KR20220057093A

KR20220057093A - 반도체 테스트 시스템

Info

Publication number: KR20220057093A
Application number: KR1020200141960A
Authority: KR
Inventors: 권오한; 오진석; 이승택; 정우식; 한동민; 오성구; 김응배; 김성진; 정석형
Original assignee: 에스케이하이닉스 주식회사; (주)디지털프론티어
Priority date: 2020-10-29
Filing date: 2020-10-29
Publication date: 2022-05-09
Also published as: KR102432940B1

Abstract

반도체 테스트 시스템은 피 시험 장치, 테스트 회로, 및 처리 회로를 포함할 수 있다. 테스트 회로는 피 시험 장치에서 출력되는 테스트 데이터 값과 기준 데이터 값을 비교하여 테스트 결과 값을 생성할 수 있다. 처리 회로는 테스트 시퀀스 정보에 기초하여 가상의 메모리 테이블을 생성 및 매핑하여 최종 테스트 결과 값을 생성할 수 있다.

Description

반도체 테스트 시스템{SEMICONDUCTOR TEST SYSTEM}

본 발명은 반도체 테스트 시스템에 관한 것으로, 더욱 상세하게는 피 시험 장치에 대한 테스트 결과를 통해 피 시험 장치의 정상 동작 여부를 분석할 수 있는 반도체 테스트 시스템에 관한 것이다.

일반적으로 반도체 테스트 장치는 예컨대, 반도체 장치와 반도체 메모리 장치를 비롯한 피 시험 장치(DUT : Device Under Test)의 정상 동작 여부를 분석하기 위하여 개발된 하나의 단일 제품이다. 반도체 테스트 장치의 일례로는 자동 테스트 장비(Automatic Test Equipment, ATE)가 있다. 자동 테스트 장비는 피 시험 장치의 테스트 결과를 내부에 설계된 메모리 영역에 저장한다. 기본적으로 자동 테스트 장비는 테스트 수행자가 원하는 테스트 결과를 제공해야만 한다. 따라서, 피 시험 장치의 모든 테스트 결과는 자동 테스트 장비의 메모리 영역에 모두 저장되어 있어야만 한다.

한편, 반도체 기술은 고도로 발전하고 있으며 피 시험 장치는 점점 고집적화 되어가고 있다. 피 시험 장치가 고집적화됨에 따라 피 시험 장치의 테스트 수행에 따른 테스트 결과는 방대해지고 있다. 하지만, 자동 테스트 장비에 설계된 메모리 영역은 자동 테스트 장비를 제작하면서 이미 일정한 용량으로 결정된다. 때문에, 고집적화된 피 시험 장치에 대한 테스트 결과를 자동 테스트 장비의 메모리 영역에 모두 저장한다는 것은 실질적으로 어려운 것이 현실이다.

본 발명의 일 실시예는 피 시험 장치에 대한 테스트 결과를 분석할 수 있는 반도체 테스트 시스템을 제공하는데 목적이 있다.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따르면, 테스트 시퀀스 정보에 대응하는 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 피 시험 장치; 상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 피 시험 장치에 대응하는 테스트 결과 값을 생성하는 테스트 회로; 및 상기 테스트 시퀀스 정보에 기초하여 상기 피 시험 장치의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하고 상기 가상의 메모리 테이블에 상기 테스트 결과 값을 매핑하여 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는 반도체 테스트 시스템이 제공될 수 있다.

본 발명의 일 실시예에 따르면, 테스트 시퀀스 정보에 대응하는 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 피 시험 장치; 상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 피 시험 장치에 대응하는 테스트 결과 값을 생성하는 테스트 회로; 상기 테스트 결과 값을 압축하여 압축 데이터 값을 생성하는 압축 회로; 및 상기 테스트 시퀀스 정보에 기초하여 상기 피 시험 장치의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하고 상기 압축 데이터 값에 기초하여 상기 가상의 메모리 테이블에 상기 테스트 결과 값을 매핑한 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는 반도체 테스트 시스템이 제공될 수 있다.

본 발명의 일 실시예는 피 시험 장치에 대한 테스트 결과를 안정적으로 처리 및 분석함으로써 테스트 결과에 대한 신뢰성을 높여줄 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1 은 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 처리 회로의 구성을 보여주기 위한 블록도이다.
도 4 는 도 1 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.
도 6 은 도 5 의 처리 회로의 구성을 보여주기 위한 블록도이다.
도 7 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다.
도 8 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

도 1 은 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.

도 1 을 참조하면, 반도체 테스트 시스템은 피 시험 장치(100), 테스트 회로(200), 및 처리 회로(300)를 포함할 수 있다.

피 시험 장치(100)는 테스트 시퀀스 정보(INF_SQ)에 대응하는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력하기 위한 구성일 수 있다. 여기서는 하나의 피 시험 장치(100)에 대하여 테스트 동작을 수행하는 경우를 일례로 하였지만, 복수의 피 시험 장치에 대하여 테스트 동작을 수행하는 경우에도 적용될 수 있다. 피 시험 장치(100)에서 출력되는 테스트 데이터 값(DAT_T)은 피 시험 장치(100) 각각에 대한 테스트 동작시 출력되는 데이터 값을 포함할 수 있다. 그리고 테스트 시퀀스 정보(INF_SQ)는 피 시험 장치에 대한 테스트 주행 정보를 의미할 수 있다. 다시 말하면, 테스트 시퀀스 정보(INF_SQ)는 피 시험 장치의 테스트 동작 순서 정보, 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함할 수 있다.

테스트 회로(200)는 테스트 데이터 값(DAT_T)을 기 저장된 기준 데이터 값과 비교하여 피 시험 장치(100)에 대응하는 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 여기서, 테스트 결과 값(DAT_R)은 피 시험 장치(100)에 대응하는 적어도 하나의 패스(pass) 정보 또는 적어도 하나의 페일(fail) 정보를 포함할 수 있다. 이어서, 테스트 회로(200)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 생성되는 테스트 제어 신호(CTR_T)를 피 시험 장치(100)에 제공할 수 있다. 그리고 테스트 회로(200)는 테스트 시퀀스 정보(INF_SQ)를 이후 설명될 처리 회로(300)에 제공할 수 있다.

처리 회로(300)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 피 시험 장치(100)의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하기 위한 구성일 수 있다. 그리고 처리 회로(300)는 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 매핑하여 최종 테스트 결과 값(INF_F)를 생성하기 위한 구성일 수 있다. 여기서, 최종 테스트 결과 값(INF_F)은 피 시험 장치(100)의 메모리 영역에 발생한 페일의 위치를 판단할 수 있는 정보를 포함할 수 있다. 따라서, 테스트 수행자는 최종 테스트 결과 값(INF_F)에 기초하여 피 시험 장치(100)의 정상 동작 여부를 판단할 수 있다.

도 2 는 도 1 의 테스트 회로(200)의 구성을 보여주기 위한 블록도이다.

도 2 를 참조하면, 테스트 회로(200)는 시퀀스 제어 회로(210), 제어 신호 생성 회로(220), 및 데이터 비교 회로(230)를 포함할 수 있다.

시퀀스 제어 회로(210)는 테스트 시퀀스 정보(INF_SQ)를 출력하기 위한 구성일 수 있다. 시퀀스 제어 회로(210)는 수행할 테스트의 종류에 따라 다양한 테스트 시퀀스 정보(INF_SQ)를 출력할 수 있다. 시퀀스 제어 회로(210)는 테스트 시퀀스 정보(INF_SQ)를 제어 신호 생성 회로(220)와 도 1 의 처리 회로(300)에 제공할 수 있다.

제어 신호 생성 회로(220)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성하기 위한 구성일 수 있다. 따라서, 테스트 제어 신호(CTR_T)는 수행할 테스트의 종류에 따라 달라질 수 있다.

데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 데이터 비교 회로(230)는 기준 데이터 값을 저장하기 위한 레지스터를 포함할 수 있다. 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기준 데이터 값을 비교하여 비교 결과가 동일한 경우 패스 정보에 대응하는 테스트 결과 값(DAT_R)을 출력할 수 있고, 비교 결과가 동일하지 않은 경우 페일 정보에 대응하는 테스트 결과 값(DAT_R)을 출력할 수 있다.

도 3 은 도 1 의 처리 회로(300)의 구성을 보여주기 위한 블록도이다.

도 3 을 참조하면, 처리 회로(300)는 매핑 제어 회로(310), 매핑 회로(320), 및 복원 회로(330)를 포함할 수 있다.

매핑 제어 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)의 매핑 위치를 제어하기 위한 구성일 수 있다. 매핑 제어 회로(310)는 테스트 결과 값(DAT_R)의 매핑 위치를 제어하기 위한 매핑 제어 신호(CTR_M)를 생성할 수 있다. 그리고 위에서 설명하였듯이, 테스트 시퀀스 정보(INF_SQ)는 피 시험 장치의 테스트 동작 순서 정보, 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함할 수 있다. 그래서 매핑 제어 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 포함되는 메모리 영역의 시작 어드레스 정보, 끝 어드레스 정보를 통해 가상의 메모리 테이블의 메모리 영역 크기를 정의할 수 있다. 가상의 메모리 테이블에 대한 설명은 도 4 에서 보다 자세히 알아보기로 한다.

매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 매핑하기 위한 구성일 수 있다. 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 저장하기 위한 복수의 레지스터를 포함할 수 있다. 매핑 제어 신호(CTR_M)에 따른 테스트 결과 값(DAT_R)의 매핑 동작 역시 도 4 에서 보다 자세히 알아보기로 한다.

복원 회로(330)는 매핑 회로(320)에서 출력되는 매핑 데이터 값(DAT_M)에 기초하여 가상의 메모리 테이블에 매핑된 테스트 결과 값(DAT_R)을 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하기 위한 구성일 수 있다. 다시 말하면, 복원 회로(330)는 가상의 메모리 테이블에 매핑된 테스트 결과 값(DAT_R)을 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값(INF_F)으로 출력할 수 있다. 도 4 에서 다시 설명하겠지만, 가상의 메모리 테이블은 테스트 시퀀스 정보(INF_SQ)에 기초하여 정의될 수 있다. 따라서, 가상의 메모리 테이블에 대응하는 어드레스 정보는 실제 메모리 영역의 어드레스 정보와 동일한 어드레스 정보일 수 있다.

위와 같은 구성을 통해 처리 회로(300)는 테스트 결과 값(DAT_R)을 피 시험 장치(100)의 메모리 영역에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값(INF_F)으로 출력할 수 있다. 테스트 수행자는 최종 테스트 결과 값(INF_F)을 통해 페일이 발생한 메모리 영역, 리페어(repair) 가능한 메모리 영역 등을 분석할 수 있다.

도 4 는 도 1 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다. 설명의 편의를 위하여, 도 4 에서는 피 시험 장치(100)가 3X3 구조의 단위 메모리 영역으로 구성된 제1 메모리 영역(A)을 포함하는 경우, 피 시험 장치(100)가 4X4 구조의 단위 메모리 영역으로 구성된 제2 메모리 영역(B)을 포함하는 경우를 일례로 설명하기로 한다. 그리고 제1 메모리 영역(A)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)인 위에서 아래 방향으로 테스트 동작이 수행된다고 가정하기로 한다. 그리고 제2 메모리 영역(B)은 제2 화살표 방향(SQ_B)인 오른쪽에서 왼쪽 방향으로 테스트 동작이 수행된다고 가정하기로 한다.

이때, 제1 및 제2 메모리 영역(A, B) 각각은 X, Y 좌표 값으로 정의할 수 있다. 즉, 제1 메모리 영역(A)의 '1' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 0)으로 정의될 수 있다. '2' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (1, 0)으로 정의될 수 있고, '4' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 1)로 정의될 수 있다. 그리고 제2 메모리 영역(B)의 '1' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 0)으로 정의될 수 있다. '2' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (1, 0)으로 정의될 수 있고, '5' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 1)로 정의될 수 있다. 여기서, 제1 및 제2 메모리 영역(A, B) 각각의 좌표 값은 제1 및 제2 메모리 영역(A, B) 각각의 어드레스 정보에 대응할 수 있다.

이어서, 설명의 편의를 위하여 제1 및 제2 메모리 영역(A, B) 각각의 '2', '7', '9' 단위 메모리 영역에 페일이 발생했다고 가정하기로 한다. 즉, 제1 메모리 영역(A)은 '2' 단위 메모리 영역에 대응하는 (1, 0), '7' 단위 메모리 영역에 대응하는 (0, 2), 및 '9', 단위 메모리 영역에 대응하는 (2, 2)에 페일이 발생할 수 있다. 그리고 제2 메모리 영역(B)은 '2' 단위 메모리 영역에 대응하는 (1, 0), '7' 단위 메모리 영역에 대응하는 (2, 1), 및 '9', 단위 메모리 영역에 대응하는 (0, 2)에 페일이 발생할 수 있다. 도 4 에서는 페일이 발생한 단위 메모리 영역을 '*'로 표기하였다.

우선, 제1 메모리 영역(A)에 대응하는 테스트 동작을 설명하기로 한다.

도 2 의 제어 신호 생성 회로(220)는 제1 메모리 영역(A)에 대응하는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성할 수 있다. 제1 메모리 영역(A)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)으로 테스트 동작이 수행될 수 있다. 그래서 제1 메모리 영역(A)에 대응하는 테스트 데이터 값(DAT_T)은 제1 메모리 영역(A)에 포함되는 '1', '4', '7', '2', '5', '8', '3', '6', '9' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다.

이어서, 도 2 의 데이터 비교 회로(230)는 제1 메모리 영역(A)에 대응하는 테스트 데이터 값(DAT_T)과 데이터 비교 회로(230)에 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성할 수 있다. 다시 말하면, 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 제1 메모리 영역(A)에 포함되는 단위 메모리 영역 각각 대한 패스 정보(P) 또는 페일 정보(F)을 적어도 하나 포함하는 테스트 결과 값(DAT_R)으로 출력할 수 있다.

한편, 도 3 의 매핑 제어 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)의 매핑 위치를 제어하기 위한 매핑 제어 신호(CTR_M)를 생성할 수 있다. 위에서 설명하였듯이, 테스트 시퀀스 정보(INF_SQ)는 테스트 동작 순서 정보, 제1 메모리 영역(A)의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함할 수 있다. 제1 메모리 영역(A)의 테스트 동작 순서 정보는 제1 화살표 방향(SQ_A)일 수 있다. 그리고 제1 메모리 영역(A)의 시작 어드레스 정보는 '1' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 그리고 제1 메모리 영역(A)의 끝 어드레스 정보는 '9' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다.

따라서, 매핑 제어 신호(CTR_M)는 제1 메모리 영역(A)의 시작 어드레스 정보와 끝 어드레스 정보에 기초하여 '1' 내지 '9' 단위 메모리 영역에 대응하는 가상의 메모리 테이블의 메모리 영역 크기를 정의할 수 있다. 여기서, 가상의 메모리 테이블의 크기를 정의할 수 있다는 것은 가상의 메모리 테이블을 생성할 수 있다는 것을 의미할 수 있다. 그리고 매핑 제어 신호(CTR_M)는 가상의 메모리 테이블에 순차적으로 입력되는 테스트 결과 값(DAT_R)의 매핑 위치를 제어할 수 있다.

그래서 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 매핑할 수 있다. 즉, 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 도 4 에서 볼 수 있듯이, '1' 내지 '9' 메모리 영역에 대응하는 가상의 메모리 테이블 크기를 정의할 수 있다. 그리고 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 테스트 결과 값(DAT_R)이 저장될 가상의 메모리 테이블의 매핑 위치를 제어할 수 있다. 따라서, 매핑 회로(320)의 매핑 데이터 값(DAT_M)은 가상의 메모리 테이블의 '1' 내지 '9' 각각의 단위 메모리 영역에 대한 패스 정보(P)와 페일 정보(F)를 포함할 수 있다.

이어서, 도 3 의 복원 회로(330)는 매핑 데이터 값(DAT_M)에 기초하여 페일이 발생한 단위 메모리 영역에 대한 어드레스 정보를 복원할 수 있다. 즉, 복원 회로(300)의 최종 테스트 결과 값(INF_F)은 가상의 메모리 테이블의 '2' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (1, 0), 가상의 메모리 테이블의 '7' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (0, 2), 및 가상의 메모리 테이블의 '9' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (2, 2)이 될 수 있다. 이렇게 복원된 어드레스 정보는 제1 메모리 영역(C) 중 페일 발생한 어드레스 정보와 동일할 수 있다.

다음으로, 제2 메모리 영역(B)에 대응하는 테스트 동작을 설명하기로 한다.

도 2 의 제어 신호 생성 회로(220)는 제2 메모리 영역(B)에 대응하는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성할 수 있다. 제2 메모리 영역(B)은 테스트 제어 신호(CTR_T)에 기초하여 제2 화살표 방향(SQ_B)으로 테스트 동작이 수행될 수 있다. 그래서 제2 메모리 영역(B)에 대응하는 테스트 데이터 값(DAT_T)은 제2 메모리 영역(B)에 포함되는 '4', '3', '2', '1', '8', '7', '6', '5', '12', '11', '10', '9', '16', '15', '14', '13' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다.

이어서, 도 2 의 데이터 비교 회로(230)는 제2 메모리 영역(B)에 대응하는 테스트 데이터 값(DAT_T)과 데이터 비교 회로(230)에 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성할 수 있다. 다시 말하면, 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 제2 메모리 영역(B)에 포함되는 단위 메모리 영역 각각 대한 패스 정보(P) 또는 페일 정보(F)을 적어도 하나 포함하는 테스트 결과 값(DAT_R)으로 출력할 수 있다.

한편, 도 3 의 매핑 제어 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)의 매핑 위치를 제어하기 위한 매핑 제어 신호(CTR_M)를 생성할 수 있다. 제2 메모리 영역(B)의 테스트 동작 순서 정보는 제1 화살표 방향(SQ_B)일 수 있다. 그리고 제2 메모리 영역(B)의 시작 어드레스 정보는 '1' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 그리고 제2 메모리 영역(B)의 끝 어드레스 정보는 '16' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 따라서, 매핑 제어 신호(CTR_M)는 제2 메모리 영역(B)의 시작 어드레스 정보와 끝 어드레스 정보에 기초하여 '1' 내지 '16' 단위 메모리 영역에 대응하는 가상의 메모리 테이블 크기를 정의할 수 있다. 그리고 매핑 제어 신호(CTR_M)는 가상의 메모리 테이블에 순차적으로 입력되는 테스트 결과 값(DAT_R)의 매핑 위치를 제어할 수 있다.

그래서 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 매핑할 수 있다. 즉, 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 도 4 에서 볼 수 있듯이, '1' 내지 '16' 메모리 영역에 대응하는 가상의 메모리 테이블 크기를 정의할 수 있다. 그리고 매핑 회로(320)는 매핑 제어 신호(CTR_M)에 기초하여 테스트 결과 값(DAT_R)이 저장될 가상의 메모리 테이블의 위치를 제어할 수 있다. 따라서, 매핑 회로(320)의 매핑 데이터 값(DAT_M)은 가상의 메모리 테이블에 대응하는 '1' 내지 '16' 각각의 단위 메모리 영역에 대한 패스 정보(P)와 페일 정보(F)를 포함할 수 있다.

이어서, 도 3 의 복원 회로(330)는 매핑 데이터 값(DAT_M)에 기초하여 페일이 발생한 단위 메모리 영역에 대한 어드레스 정보를 복원할 수 있다. 즉, 복원 회로(330)의 최종 테스트 결과 값(INF_F)은 '2' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (1, 0), '7' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (2, 1), 및 '9' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (0, 2)이 될 수 있다. 이렇게 복원된 어드레스 정보는 제2 메모리 영역(B) 중 페일 발생한 어드레스 정보와 동일할 수 있다.

정리하면, 피 시험 장치(100)는 서로 다른 메모리 영역을 가질 수 있다. 그리고 피 시험 장치(100)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 서로 다른 순서로 테스트 동작을 수행함에 따라 서로 다른 테스트 데이터 값(DAT_T)을 출력할 수 있다. 본 발명의 일 실시예에 따른 반도체 테스트 시스템은 서로 다른 테스트 데이터 값(DAT_T)을 가상의 메모리 테이블에 매핑하여 서로 다른 메모리 영역 각각의 어드레스 정보에 대응하는 최종 테스트 결과 값(INF_F)으로 복원할 수 있다. 따라서, 테스트 수행자는 피 시험 장치(100)에 대응하는 최종 테스트 결과 값(INF_F)을 통해 피 시험 장치(100)의 불량 발생 여부를 정확하게 분석할 수 있다.

도 5 는 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.

도 5 를 참조하면, 반도체 테스트 시스템은 피 시험 장치(100A), 테스트 회로(200A), 압축 회로(300A), 및 처리 회로(400A)를 포함할 수 있다.

피 시험 장치(100A)는 테스트 시퀀스 정보(INF_SQ)에 대응하는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력하기 위한 구성일 수 있다. 피 시험 장치(100A)는 도 1 의 피 시험 장치(100)에 대응하는 구성일 수 있다. 여기서, 테스트 데이터 값(DAT_T)은 피 시험 장치(110A)에 대한 테스트 동작시 출력되는 데이터 값을 포함할 수 있다. 그리고 테스트 시퀀스 정보(INF_SQ)는 피 시험 장치에 대한 테스트 주행 정보를 의미할 수 있다. 다시 말하면, 테스트 시퀀스 정보(INF_SQ)는 피 시험 장치의 테스트 동작 순서 정보, 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함할 수 있다.

테스트 회로(200A)는 테스트 데이터 값(DAT_T)을 기 저장된 기준 데이터 값과 비교하여 피 시험 장치(100A)에 대응하는 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 테스트 회로(200A)는 도 1 의 테스트 회로(200)에 대응하는 구성일 수 있다. 여기서, 테스트 결과 값(DAT_R)은 피 시험 장치(100)에 대응하는 적어도 하나의 패스 정보 또는 적어도 하나의 페일 정보를 포함할 수 있다. 이어서, 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 생성되는 테스트 제어 신호(CTR_T)를 피 시험 장치(100A)에 제공할 수 있다. 그리고 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)를 이후 설명될 처리 회로(400A)에 제공할 수 있다.

압축 회로(300A)는 테스트 결과 값(DAT_R)을 압축하여 압축 데이터 값(DAT_C)을 생성하기 위한 구성일 수 있다. 압축 회로(300A)는 테스트 결과 값(DAT_R) 중 패스 정보를 제외하고 페일 정보를 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 압축 데이터 값(DAT_C)에 대한 내용은 도 6 에서 설명하기로 한다.

처리 회로(400A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 피 시험 장치(100A)의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하기 위한 구성일 수 있다. 그리고 처리 회로(400A)는 압축 데이터 값(DAT_C)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)을 매핑한 최종 테스트 결과 값(INF_F)를 생성하기 위한 구성일 수 있다. 여기서, 최종 테스트 결과 값(INF_F)은 피 시험 장치(100A)의 메모리 영역에 발생한 페일의 위치를 판단할 수 있는 정보를 포함할 수 있다. 따라서, 테스트 수행자는 최종 테스트 결과 값(INF_F)에 기초하여 피 시험 장치(100A)의 정상 동작 여부를 판단할 수 있다.

도 6 은 도 5 의 처리 회로(400A)의 구성을 보여주기 위한 블록도이다.

도 6 을 참조하면, 처리 회로(400A)는 매핑 제어 회로(410A), 매핑 회로(420A), 및 복원 회로(430A)를 포함할 수 있다.

매핑 제어 회로(410A)는 테스트 시퀀스 정보(INF_SQ)와 압축 데이터 값(DAT_C)에 기초하여 테스트 결과 값(DAT_R)에 포함된 페일 정보의 매핑 위치를 제어하기 위한 구성일 수 있다. 매핑 제어 회로(410A)는 테스트 결과 값(DAT_R)에 포함된 페일 정보의 매핑 위치를 제어하기 위한 매핑 제어 신호(CTR_M)를 생성할 수 있다. 그리고 매핑 제어 회로(410A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 가상의 메모리 테이블의 메모리 영역 크기를 정의할 수 있다. 가상의 메모리 테이블에 대한 설명은 도 7 에서 보다 자세히 알아보기로 한다.

매핑 회로(420A)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 테스트 결과 값(DAT_R)에 포함된 페일 정보를 매핑하기 위한 구성일 수 있다. 매핑 회로(420A)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블에 페일 정보를 저장하기 위한 복수의 레지스터를 포함할 수 있다. 매핑 제어 신호(CTR_M)에 따른 테스트 결과 값(DAT_R)의 매핑 동작 역시 도 7 에서 보다 자세히 알아보기로 한다.

복원 회로(430A)는 매핑 회로(420A)에서 출력되는 매핑 데이터 값(DAT_M)에 기초하여 가상의 메모리 테이블에 매핑된 페일 정보를 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하기 위한 구성일 수 있다. 다시 말하면, 복원 회로(430A)는 가상의 메모리 테이블에 매핑된 페일 정보를 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값(INF_F)으로 출력할 수 있다. 도 7 에서 다시 설명하겠지만, 가상의 메모리 테이블은 테스트 시퀀스 정보(INF_SQ)에 기초하여 정의될 수 있다. 따라서, 가상의 메모리 테이블에 대응하는 어드레스 정보는 실제 메모리 영역의 어드레스 정보와 동일한 어드레스 정보일 수 있다.

위와 같은 구성을 통해 처리 회로(400A)는 테스트 결과 값(DAT_R) 중 페일 정보를 피 시험 장치(100A)의 메모리 영역에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값(INF_F)으로 출력할 수 있다.

도 7 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다. 설명의 편의를 위하여, 도 7 에서는 피 시험 장치(100A)가 3X3 구조의 단위 메모리 영역으로 구성된 제3 메모리 영역(C)을 포함하는 경우를 일례로 설명하기로 한다. 그리고 제3 메모리 영역(C)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)인 위에서 아래 방향으로 테스트 동작이 수행된다고 가정하기로 한다. 그리고 제3 메모리 영역(C) 중 '2', '7', '9' 단위 메모리 영역에 페일이 발생하였다고 가정하기로 한다.

우선, 도 5 의 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성할 수 있다. 도 6 에서 볼 수 있듯이, 제3 메모리 영역(C)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)으로 테스트 동작이 수행될 수 있다. 그래서 제3 메모리 영역(C)에 대응하는 테스트 데이터 값(DAT_T)은 제3 메모리 영역(C)에 포함되는 '1', '4', '7', '2', '5', '8', '3', '6', '9' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다.

이어서, 테스트 회로(200A)는 제3 메모리 영역(C)에 대응하는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성할 수 있다. 다시 말하면, 테스트 회로(200A)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 제3 메모리 영역(C)에 포함되는 단위 메모리 영역 각각 대한 패스 정보(P) 또는 페일 정보(F)을 적어도 하나 포함하는 테스트 결과 값(DAT_R)으로 출력할 수 있다.

이어서, 도 5 의 압축 회로(300A)는 테스트 결과 값(DAT_R)을 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 압축 회로(300A)는 테스트 결과 값(DAT_R) 중 패스 정보(P)를 제외하고 페일 정보(F)를 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 보다 자세히 말하면, 압축 데이터 값(DAT_C)은 제3 메모리 영역(C) 중 페일이 발생한 단위 메모리 영역의 페일 위치 정보를 포함할 수 있다.

이하, 페일 위치 정보에 대하여 보다 자세히 설명하기로 한다. 참고로, 페일 위치 정보는 상대 위치 정보 이외에 페일이 발생한 메모리 영역의 좌표를 그대로 사용할 수 있다. 이 경우 압축 데이터 값(DAT_C)과 최종 테스트 결과 값(INF_F)은 서로 동일한 결과 값을 가질 수 있다.

도 7 에서 볼 수 있듯이, 제3 메모리 영역(C)에 대응하는 테스트 결과 값(DAT_R)의 경우 테스트 동작을 시작한 단위 메모리 영역은 ①이 될 수 있다. 그리고 첫번째 페일이 발생한 단위 메모리 영역은 ②가 될 수 있다. 그래서 테스트 동작을 시작한 단위 메모리 영역인 ①과 첫번째 페일이 발생한 단위 메모리 영역인 ②의 상대 위치 정보는 '2'가 될 수 있다. 그리고 두번째 페일이 발생한 단위 메모리 영역은 ③이 될 수 있다. 그래서 첫번째 페일이 발생한 단위 메모리 영역인 ②와 두번째 페일이 발생한 단위 메모리 영역인 ③의 상대 위치 정보는 '1'가 될 수 있다. 그리고 세번째 페일이 발생한 단위 메모리 영역은 ④가 될 수 있다. 그래서 두번째 페일이 발생한 단위 메모리 영역인 ③과 세번째 페일이 발생한 단위 메모리 영역인 ④의 상대 위치 정보는 '5'가 될 수 있다. 따라서, 제3 메모리 영역(C)에 대응하는 압축 데이터 값(DAT_C)의 페일 위치 정보는 상대 위치 정보인 '2', '1', '5'가 될 수 있다.

이어서, 도 5 의 처리 회로(400A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 제3 메모리 영역(C)에 대응하는 가상의 메모리 테이블을 생성할 수 있다. 그리고 처리 회로(400A)는 압축 데이터 값(DAT_C)에 기초하여 가상의 메모리 테이블에 테스트 데이터 값(DAT_T)을 매핑한 최종 테스트 결과 값(INF_F)을 생성할 수 있다. 여기서, 가상의 메모리 테이블에 매핑되는 테스트 데이터 값(DAT_T)은 패스 정보가 제외된 페일 정보를 포함할 수 있다.

보다 자세히 설명하면, 도 6 의 매핑 제어 회로(410A)는 테스트 시퀀스 정보(INF_SQ)와 압축 데이터 값(DAT_C)에 기초하여 매핑 제어 신호(CTR_M)를 생성할 수 있다. 위에서 설명하였듯이, 테스트 시퀀스 정보(INF_SQ)는 테스트 동작 순서 정보, 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함할 수 있다. 제3 메모리 영역(C)의 테스트 동작 순서 정보는 제1 화살표 방향(SQ_A)일 수 있다. 그리고 제3 메모리 영역(C)의 시작 어드레스 정보는 '1' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 그리고 제3 메모리 영역(C)의 끝 어드레스 정보는 '9' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 그리고 압축 데이터 값(DAT_C)은 상대 위치 정보인 '2', '1', '5'를 포함할 수 있다.

그래서 도 6 의 매핑 회로(420A)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블을 생성할 수 있고, 가상의 메모리 테이블에 테스트 결과 값(DAT_R)에 포함된 페일 정보(F)를 매핑할 수 있다. 즉, 매핑 회로(420A)는 매핑 제어 신호(CTR_M)에 기초하여 도 7 에서 볼 수 있듯이, '1' 내지 '9' 메모리 영역에 대응하는 가상의 메모리 테이블을 정의할 수 있다. 그리고 매핑 회로(420A)는 압축 데이터 값(DAT_C)이 포함된 매핑 제어 신호(CTR_M)에 기초하여 페일 정보(F)를 가상의 메모리 테이블에 매핑할 수 있다. 따라서, 매핑 회로(420A)의 매핑 데이터 값(DAT_M)은 가상의 메모리 테이블에 포함된 '2', '7', '9' 각각의 단위 메모리 영역에 대한 페일 정보(F)를 포함할 수 있다.

이어서, 도 6 의 복원 회로(430A)는 매핑 데이터 값(DAT_M)에 기초하여 가상의 메모리 테이블에 매핑된 페일 정보(F)를 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원할 수 있다. 즉, 복원 회로(430A)의 최종 테스트 결과 값(INF_F)은 가상의 메모리 테이블의 '2' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (1, 0), 가상의 메모리 테이블의 '7' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (0, 2), 및 가상의 메모리 테이블의 '9' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (2, 2)이 될 수 있다.

결국, 처리 회로(400A)에서 출력되는 최종 테스트 결과 값(INF_F)은 제3 메모리 영역(C) 중 페일이 발생한 '2', '7', '9' 단위 메모리 영역의 어드레스 정보를 복원한 결과일 수 있다.

한편, 위에서 설명하였듯이, 도 5 의 처리 회로(400A)는 가상의 메모리 테이블을 생성할 수 있다. 이때, 가상의 메모리 테이블은 복수의 레지스터로 구성될 수 있다. 본 발명의 일 실시예에 따른 반도체 테스트 시스템은 가상의 메모리 테이블을 생성하는데 사용되는 복수의 레지스터를 최소화할 수 있다. 이에 대한 보다 자세한 내용은 도 8 에서 설명하기로 한다. 설명의 앞서, 도 5 의 테스트 회로(200A)는 테스트 결과 값(DAT_R)을 기 설정된 개수로 그룹핑하여 압축 회로(300A)에 제공할 수 있다.

도 8 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다. 설명의 편의를 위하여, 도 8 에서는 피 시험 장치(100A)가 3X3 구조의 단위 메모리 영역으로 구성된 제4 메모리 영역(D)을 포함하는 경우를 일례로 설명하기로 한다. 그리고 제4 메모리 영역(D)은 테스트 제어 신호(CTR_T)에 기초하여 제3 화살표 방향(SQ_A)인 왼쪽에서 오른쪽 방향으로 테스트 동작이 수행된다고 가정하기로 한다. 그리고 제4 메모리 영역(D) 중 '2', '7', '9' 단위 메모리 영역에 페일이 발생하였다고 가정하기로 한다.

우선, 도 5 의 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 데이터 값(DAT_T)을 생성할 수 있다. 도면에는 도시되지 않았지만, 테스트 데이터 값(DAT_T)은 제4 메모리 영역(D)에 포함되는 '1', '2', '3', '4', '5', '6', '7', '8', '9' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다. 그리고 테스트 회로(200A)는 제4 메모리 영역(D)에 대응하는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성할 수 있다.

이때, 테스트 회로(200A)는 테스트 결과 값(DAT_R)을 기 설정된 개수로 그룹핑하여 압축 회로(300A)에 제공할 수 있다. 여기서, 기 설정된 개수는 3 인 것을 일례로 하였다. 즉, 테스트 회로(200A)는 제4 메모리 영역(D) 중 '1', '2', '3' 단위 메모리 영역에 해당하는 테스트 결과 값(DAT_R)을 그룹핑하여 출력할 수 있고, 제4 메모리 영역(D) 중 '4', '5', '6' 단위 메모리 영역에 해당하는 테스트 결과 값(DAT_R)을 그룹핑하여 출력할 수 있으며, 제4 메모리 영역(D) 중 '7', '8', '9' 단위 메모리 영역에 해당하는 테스트 결과 값(DAT_R)을 그룹핑하여 출력할 수 있다.

이어서, 압축 회로(300A)는 테스트 결과 값(DAT_R) 중 페일 정보(F)를 압축하여 압축 데이터 값(DAT_C)를 생성할 수 있다. 여기서, 압축 데이터 값(DAT_C)는 그룹핑된 테스트 결과 값(DAT_R)에 대응하는 기준 어드레스 정보와 제4 메모리 영역(D) 중 페일이 발생한 단위 메모리 영역의 페일 위치 정보를 포함할 수 있다. 여기서, 기준 어드레스 정보는 그룹핑된 테스트 결과 값(DAT_R) 중 첫번째 단위 메모리 영역에 대응하는 어드레스 정보를 의미할 수 있다. 그리고 페일 위치 정보는 기준 어드레스 정보에 대응하는 단위 메모리 영역과 페일이 발생한 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함할 수 있다. 그리고 페일 위치 정보는 그룹핑된 테스트 결과 값(DAT_R) 중 페일이 발생한 제1 단위 메모리 영역과 제2 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함할 수 있다.

다시 말하면, 첫번째 그룹핑된 테스트 결과 값(DAT_R)은 제4 메모리 영역(D) 중 '1' 단위 메모리 영역의 테스트 결과를 첫번째로 출력할 수 있다. 그래서 첫번째 압축 데이터 값(DAT_C)의 기준 어드레스 정보는 '1' 단위 메모리 영역에 대응하는 좌표 값인 (0, 0)이 될 수 있다. 그리고 첫번째 압축 데이터 값(DAT_C)의 페일 위치 정보는 기준 어드레스 정보에 대응하는 '1' 단위 메모리 영역과 페일이 발생한 '2' 단위 메모리 영역의 상대 위치 정보인 '1'이 될 수 있다.

다음으로, 두번째 그룹핑된 테스트 결과 값(DAT_R)은 제4 메모리 영역(D) 중 '4' 단위 메모리 영역의 테스트 결과를 첫번째로 출력할 수 있다. 그래서 두번째 압축 데이터 값(DAT_C)의 기준 어드레스 정보는 '4' 단위 메모리 영역에 대응하는 좌표 값인 (0, 1)이 될 수 있다. 그리고 두번째 그룹핑된 테스트 결과 값(DAT_R)에는 페일이 발생한 단위 메모리 영역이 없기 때문에 두번째 압축 데이터 값(DAT_C)의 페일 위치 정보는 'NULL'이 될 수 있다.

다음으로, 세번째 그룹핑된 테스트 결과 값(DAT_R)은 제4 메모리 영역(D) 중 '7' 단위 메모리 영역의 테스트 결과를 첫번째로 출력할 수 있다. 그래서 세번째 압축 데이터 값(DAT_C)의 기준 어드레스 정보는 '7' 단위 메모리 영역에 대응하는 좌표 값인 (0, 2)가 될 수 있다. 그리고 세번째 압축 데이터 값(DAT_C)의 페일 위치 정보는 기준 어드레스 정보에 대응하는 '7' 단위 메모리 영역과 페일이 발생한 '7' 단위 메모리 영역의 상대 위치 정보인 '0'이 될 수 있다. 또한, 세번째 압축 데이터 정보(INF_D)의 페일 위치 정보는 첫번째 페일이 발생한 '7' 단위 메모리 영역과 두번째 ?L일이 발생한 '9' 단위 메모리 영역의 상대 위치 정보인 '2'가 될 수 있다.

한편, 도 6 의 매핑 회로(420A)는 매핑 제어 신호(CTR_M)에 기초하여 가상의 메모리 테이블을 생성할 수 있다. 위에서 설명하였듯이, 매핑 제어 신호(CTR_M)는 테스트 시퀀스 정보(INF_SQ)에 포함된 메모리 영역의 시작 어드레스 정보, 끝 어드레스 정보에 기초할 수 있다. 따라서, 매핑 회로(420A)는 제4 메모리 영역(D)의 시작 어드레스 정보, 끝 어드레스 정보에 기초하여 첫번째 가상의 메모리 테이블(①), 두번째 가상의 메모리 테이블(②), 및 세번째 가상의 메모리 테이블(③)을 생성할 수 있다. 그리고 매핑 회로(420A)는 첫번째 가상의 메모리 테이블(①)에 첫번째 압축 데이터 값(DAT_C)을 매칭할 수 있고, 두번째 가상의 메모리 테이블(②)에 두번째 압축 데이터 값(DAT_C)을 매칭할 수 있으며, 세번째 가상의 메모리 테이블(③)에 세번째 압축 데이터 값(DAT_C)을 매칭할 수 있다.

이어서, 도 6 의 복원 회로(430A)는 매핑 데이터 값(DAT_M)에 기초하여 첫번째 가상의 메모리 테이블(①), 두번째 가상의 메모리 테이블(②), 세번째 가상의 메모리 테이블(③)에 매핑된 페일 정보(F)를 어드레스 정보로 복원할 수 있다. 즉, 복원 회로(430A)의 최종 테스트 결과 값(INF_F)은 첫번째 가상의 메모리 테이블(①)의 '2' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (1, 0), 두번째 가상의 메모리 테이블(②)의 '7' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (0, 2), 및 세번째 가상의 메모리 테이블(③)의 '9' 단위 메모리 영역에 대응하는 어드레스 정보를 복원한 (2, 2)이 될 수 있다.

결국, 처리 회로(400A)에서 출력되는 최종 테스트 결과 값(INF_F)은 제4 메모리 영역(D) 중 페일이 발생한 '2', '7', '9' 단위 메모리 영역의 어드레스 정보를 복원한 결과일 수 있다.

한편, 도 8 의 첫번째 가상의 메모리 테이블(①), 두번째 가상의 메모리 테이블(②), 및 세번째 가상의 메모리 테이블(③)은 제4 메모리 영역(D)의 테스트 동작 이전에 생성될 수 있다. 즉, 가상의 메모리 테이블은 테스트 시퀀스 정보(INF_SQ)에 기초하여 생성될 수 있기 때문에 제4 메모리 영역(D)의 테스트 동작 이전에 생성될 수 있다.

다른 한편, 최종 테스트 결과 값(INF_F)으로 복원된 가상의 메모리 테이블은 매핑 회로(420A)의 메모리 용량을 고려하여 삭제될 수 있다. 즉, 첫번째 가상의 메모리 테이블(①)과 세번째 가상의 메모리 테이블(③)은 페일 정보를 포함하고 있기 때문에 최종 테스트 결과 값(INF_F)으로 복원된 이후 삭제될 수 있다. 이때, 두번째 가상의 메모리 테이블(②)의 경우 페일 정보를 포함하고 있지 않을 수 있다. 따라서, 두번째 가상의 메모리 테이블(②)은 압축 데이터 값(DAT_C)에 포함되는 페일 위치 정보인 'NULL'에 기초하여 삭제될 수 있다.

본 발명의 일 실시예에 따른 반도체 테스트 시스템은 테스트 동작 중 첫번째 가상의 메모리 테이블(①), 두번째 가상의 메모리 테이블(②), 세번째 가상의 메모리 테이블(③)을 삭제할 수 있다. 따라서, 반도체 테스트 시스템은 가상의 메모리 테이블을 삭제함으로써 가상의 메모리 테이블을 생성하는데 사용되는 복수의 레지스터를 최소화할 수 있다.

본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 피 시험 장치 200 : 테스트 회로
300 : 처리 회로

Claims

테스트 시퀀스 정보에 대응하는 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 피 시험 장치;
상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 피 시험 장치에 대응하는 테스트 결과 값을 생성하는 테스트 회로; 및
상기 테스트 시퀀스 정보에 기초하여 상기 피 시험 장치의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하고 상기 가상의 메모리 테이블에 상기 테스트 결과 값을 매핑하여 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는
반도체 테스트 시스템.
제1항에 있어서,
상기 테스트 시퀀스 정보는 상기 피 시험 장치의 테스트 동작 순서 정보, 상기 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제1항에 있어서,
상기 테스트 결과 값은 상기 피 시험 장치에 대응하는 적어도 하나의 패스 정보 또는 적어도 하나의 페일 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제1항에 있어서,
상기 테스트 회로는
상기 테스트 시퀀스 정보를 출력하는 시퀀스 제어 회로;
상기 테스트 시퀀스 정보에 기초하여 상기 테스트 제어 신호를 생성하는 제어 신호 생성 회로; 및
상기 테스트 데이터 값과 상기 기 저장된 기준 데이터 값을 비교하여 상기 테스트 결과 값을 생성하는 데이터 비교 회로를 포함하는
반도체 테스트 시스템.
제1항에 있어서,
상기 처리 회로는
상기 테스트 시퀀스 정보에 기초하여 상기 테스트 결과 값의 매핑 위치를 제어하기 위한 매핑 제어 신호를 생성하는 매핑 제어 회로;
상기 매핑 제어 신호에 기초하여 상기 가상의 메모리 테이블에 상기 테스트 결과 값을 매핑하는 매핑 회로; 및
상기 가상의 메모리 테이블에 매핑된 상기 테스트 결과 값을 상기 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값으로 출력하는 복원 회로를 포함하는
반도체 테스트 시스템.
제1항에 있어서,
상기 가상의 메모리 테이블은 상기 테스트 시퀀스 정보에 대응하는 메모리 영역 크기를 가지는 것을 특징으로 하는 반도체 테스트 시스템.
테스트 시퀀스 정보에 대응하는 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 피 시험 장치;
상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 피 시험 장치에 대응하는 테스트 결과 값을 생성하는 테스트 회로;
상기 테스트 결과 값을 압축하여 압축 데이터 값을 생성하는 압축 회로; 및
상기 테스트 시퀀스 정보에 기초하여 상기 피 시험 장치의 메모리 영역에 대응하는 가상의 메모리 테이블을 생성하고 상기 압축 데이터 값에 기초하여 상기 가상의 메모리 테이블에 상기 테스트 결과 값을 매핑한 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는
반도체 테스트 시스템.
제7항에 있어서,
상기 테스트 시퀀스 정보는 상기 피 시험 장치의 테스트 동작 순서 정보, 상기 메모리 영역의 시작 어드레스 정보, 및 끝 어드레스 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제7항에 있어서,
상기 테스트 결과 값은 상기 피 시험 장치에 대응하는 적어도 하나의 패스 정보 또는 적어도 하나의 페일 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제7항에 있어서,
상기 압축 회로는 상기 테스트 결과 값 중 패스 정보를 제외하고 페일 정보를 압축하는 것을 특징으로 하는 반도체 테스트 시스템.
제7항에 있어서,
상기 압축 데이터 값은 상기 메모리 영역 중 페일이 발생한 단위 메모리 영역의 페일 위치 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제11항에 있어서,
상기 페일 위치 정보는 상기 메모리 영역 중 테스트 동작을 시작한 단위 메모리 영역과 페일이 발생한 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제11항에 있어서,
상기 페일 위치 정보는 상기 메모리 영역 중 페일이 발생한 제1 단위 메모리 영역과 제2 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제7항에 있어서,
상기 테스트 회로는
상기 테스트 시퀀스 정보를 출력하는 시퀀스 제어 회로;
상기 테스트 시퀀스 정보에 기초하여 상기 테스트 제어 신호를 생성하는 제어 신호 생성 회로; 및
상기 테스트 데이터 값과 상기 기 저장된 기준 데이터 값을 비교하여 상기 테스트 결과 값을 생성하는 데이터 비교 회로를 포함하는
반도체 테스트 시스템.
제7항에 있어서,
상기 처리 회로는
상기 테스트 시퀀스 정보와 상기 압축 데이터 값에 기초하여 상기 테스트 결과 값에 포함된 페일 정보의 매핑 위치를 제어하기 위한 매핑 제어 신호를 생성하는 매핑 제어 회로;
상기 매핑 제어 신호에 기초하여 상기 가상의 메모리 테이블에 상기 페일 정보를 매핑하는 매핑 회로; 및
상기 가상의 메모리 테이블에 매핑된 상기 페일 정보를 상기 가상의 메모리 테이블에 대응하는 어드레스 정보로 복원하여 최종 테스트 결과 값으로 출력하는 복원 회로를 포함하는
반도체 테스트 시스템.
제7항에 있어서,
상기 가상의 메모리 테이블은 상기 테스트 시퀀스 정보에 대응하는 메모리 영역 크기를 가지는 것을 특징으로 하는 반도체 테스트 시스템.
제7항에 있어서,
상기 테스트 회로는 상기 테스트 결과 값을 기 설정된 개수로 그룹핑하여 상기 압축 회로에 제공하는 것을 특징으로 하는 반도체 테스트 시스템.
제17항에 있어서,
상기 압축 데이터 값은 그룹핑된 테스트 결과 값에 대응하는 기준 어드레스 정보와 상기 메모리 영역 중 페일이 발생한 단위 메모리 영역의 페일 위치 정보를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
제18항에 있어서,
상기 처리 회로는 상기 압축 데이터 값에 포함되는 상기 페일 위치 정보에 기초하여 기 생성된 가상의 메모리 테이블을 삭제하는 것을 특징으로 하는 반도체 테스트 시스템.