KR20220043843A - 게이트 콘택트 개구의 에칭 프로파일 제어 - Google Patents

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KR20220043843A
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etch
layer
over
etching
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테-치 슝
펭 왕
후안-저스트 린
쥰-데 우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 반도체 기판 위에 게이트 구조체를 형성하는 단계; 게이트 구조체를 에칭백하는 단계; 에칭백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계; 게이트 유전체 캡 위에 에칭 저항층(etch-resistant layer)을 퇴적시키는 단계; 에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고 콘택트 에칭 정지층 위에 층간 유전체(interlayer dielectric; ILD)층을 퇴적시키는 단계; ILD층을 관통해 연장되고 에칭 저항층에 도달하기 전에 종결되는 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계; 게이트 콘택트 개구를 더 깊어지게 하도록 제2 에칭 공정을 수행하는 단계 - 제2 에칭 공정은 콘택트 에칭 정지층을 에칭하는 것보다 더 느린 에칭 레이트로 에칭 저항층을 에칭함 -; 및 더 깊어진 게이트 콘택트 개구 내에 게이트 콘택트를 형성하는 단계를 포함한다.

Description

게이트 콘택트 개구의 에칭 프로파일 제어{ETCH PROFILE CONTROL OF GATE CONTACT OPENING}
우선권 주장 및 상호 참조
본 출원은 2020년 9월 29일에 출원된 미국 가특허 출원 63/085,002에 대한 우선권을 청구하며, 이 가특허 출원 내용은 참조로서 본 명세서 내에 병합된다.
IC 재료들 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 갖는 각 IC 세대들을 만들어냈다. IC 진화 과정에서, 기하학적 구조의 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 구성요소(또는 라인))가 감소하면서 기능적 밀도(즉, 칩 면적당 상호 연결된 디바이스들의 갯수)는 일반적으로 증가해왔다. 이러한 축소(scaling down) 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춰 이점들을 제공한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 발명을 실시하기 위한 구체적인 내용으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 20b는 본 개시의 일부 실시 예들에 따른 집적 회로 구조체의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 도시한다.
도 21 내지 도 39b는 본 개시의 일부 실시 예들에 따른 집적 회로 구조체의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 도시한다.
다음의 개시는 본 대상의 상이한 피처들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 구성요소들 및 배열들의 구체적인 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하고 제한적인 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시 예들을 포함할 수 있고, 또한 추가 피처들이 제1 과 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않게 될 수 있는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화를 목적으로 한 것이며, 반복 자체가 논의되는 다양한 실시 예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
나아가, 본 명세서에서는 도면들에 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하는 데 설명의 용이성을 위해 "~ 밑(beneath)", "~ 아래(below)", "하측(lower)", "~ 위(above)", 및 "상측(upper)" 등과 같은 공간 상대적 용어들이 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에 사용 중에 있거나 동작 중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 달리 배향될 수 있고(90° 또는 다른 배향들로 회전됨), 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 해석될 수 있다. 본 명세서에서 사용될 때, "~쯤", "약", "대략", 또는 "실질적으로"는 일반적으로 주어지는 값 또는 범위의 20% 이내, 또는 10% 이내, 또는 5% 이내를 의미할 것이다. 본 명세서에서 주어지는 수량들은 근사치이며, 이는 "~쯤", "약", "대략", 또는 "실질적으로"라는 용어가 명시적으로 언급되지 않더라도 추론될 수 있음을 의미한다.
본 개시는 일반적으로 집적 회로 구조체들 및 이를 형성하는 방법들, 그리고 보다 상세하게는 트랜지스터들(예를 들어, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)들, 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터들) 및 트랜지스터들의 게이트 구조체들 위의 게이트 콘택트들을 제조하는 것에 관한 것이다. 또한, 본 개시는 다중 게이트 트랜지스터들의 형태로 실시 예들을 제시한다는 것에 유념한다. 다중 게이트 트랜지스터들은 게이트 구조체들이 채널 영역의 적어도 2면 상에 형성되는 트랜지스터들을 포함한다. 이러한 다중 게이트 디바이스들은 p형 금속 산화물 반도체 디바이스 또는 n형 금속 산화물 반도체 디바이스를 포함할 수 있다. 본 명세서에서 구체적인 예들은 핀(fin)과 같은 구조로 인해, FinFET들로서 제시되고 지칭될 수 있다. FinFET은 채널 영역의 3면 상에 형성되는(예를 들어, 반도체 핀에서 채널 영역의 상측 부분을 감싸는) 게이트 구조체를 가진다. 또한, 본 명세서에서는 GAA 디바이스라고 지칭되는 다중 게이트 트랜지스터 디바이스 유형의 실시 예들이 제시된다. GAA 디바이스는 채널 영역의 4면 상에 형성되는(예를 들어, 채널 영역의 일부분을 둘러싸는) 게이트 구조체, 또는 이의 일부분을 갖는 임의의 디바이스를 포함한다. 또한, 본 명세서에서 제시되는 디바이스들은 나노시트 채널(들), 나노와이어 채널(들), 및/또는 다른 적합한 채널 구성으로 배치되는 채널 영역들을 갖는 실시 예들을 포함한다.
트랜지스터들을 제조하기 위한 전공정(front-end-of-line; FEOL) 과정이 완료된 후에, 트랜지스터들의 게이트 구조체들 위에 게이트 콘택트들이 형성된다. 게이트 콘택트들의 형성은 일반적으로, 제한이 아닌 예로서, 하이-k/금속 게이트(high-k/metal gate; HKMG) 구조체들을 캡핑(capping)하는 게이트 유전체 캡들 위에 층간 유전체(interlayer dielectric; ILD)층을 퇴적시키는 단계, 하나 이상의 에칭 공정을 사용함으로써 ILD층 및 게이트 유전체 캡들을 관통해 연장되는 게이트 콘택트 개구들을 형성하는 단계, 및 이어서 게이트 콘택트들로서의 역할을 하도록 게이트 콘택트 개구들 내에 하나 이상의 금속층을 퇴적시키는 단계를 포함한다.
일부 실시 예들에서, ILD층의 형성 전에 게이트 유전체 캡들 위에 형성되는 추가 에칭 정지층(중간 콘택트 에칭 정지층(middle contact etch stop layer; MCESL)이라고도 불리움)은 블랭킷이다. MCESL은 ILD층과 상이한 에칭 선택비(etch selectivity)를 갖고, 이에 따라 MCSEL는 ILD층을 관통하는 에칭의 에칭 공정을 늦출 수 있다. ILD층을 관통해 연장되는 게이트 콘택트 개구들을 형성하도록 콘택트 에칭 공정을 수행한 후에, 또 다른 에칭 공정(MCSEL 및 게이트 유전체 캡들이 조합해서 게이트 구조체들의 상면들 위의 라이너로서의 역할을 할 수 있기 때문에 종종 라이너 제거(liner removal; LRM) 에칭이라고 불리움)이 MCESL 및 게이트 유전 캡들을 브레이크 스루(break through)하도록 수행된다.
콘택트 에칭 공정은 회로 기능들 및/또는 설계 규칙들에 따라 상이한 크기들을 갖는 게이트 콘택트 개구들을 형성할 수 있다. 대안적으로, 게이트 콘택트 개구들의 크기 차이는 콘택트 에칭 공정의 부정확성으로 인해 의도치 않게 형성될 수도 있다. 콘택트 에칭 공정에서 형성되는 크기 차이는 보다 넓은 게이트 콘택트 개구들이 보다 좁은 게이트 콘택트 개구들보다 MCESL 내로 더 깊게 연장되게 할 수 있다. 이러한 개구들의 깊이 차이는 깊이 로딩(depth loading) 이슈라고 불리운다. 깊이 로딩 문제로 인해, 보다 넓은 게이트 콘택트 개구들은 종종 LRM 에칭 공정을 수행하기 전에 MCESL을 그리고 게이트 유전체 캡들까지도 펀치 스루(punch through)할 수 있다. 이에 따라, LRM 에칭 공정은 또한 보다 넓은 게이트 콘택트 개구들을 예를 들어, 게이트 구조체들 옆의 게이트 스페이서들 내로 더 깊어지게 할 수 있어, 게이트 스페이서들에 범의 치아와 같은 리세스를 초래하며, 이는 결과적으로 누설 전류(예를 들어, 게이트 콘택트들로부터 소스/드레인 콘택트들로의 누설 전류)의 위험을 증가시킨다. 더욱이, 보다 좁은 게이트 콘택트 개구들은 종종 깊이 로딩으로 인해 보다 넓은 게이트 콘택트 개구들보다 더 테이퍼진 프로파일을 가질 수 있으며, 이는 결과적으로 게이트 콘택트 면적을 감소시키고 이로 인해 콘택트 저항을 증가시킨다.
따라서, 다양한 실시 예들에서 본 개시는 게이트 유전체 캡들 상에 추가 산화물층을 제공한다. 산화물층은 게이트 유전체 캡들 및/또는 MCESL과 상이한 재료 조성 그리고 이로 인해 상이한 에칭 선택비를 가진다. 이에 따라, 산화물층은 게이트 콘택트 개구들이 산화물층에 도달할 때 LRM 에칭 공정을 늦추는 것을 가능하게 한다. LRM 에칭을 늦추는 것은 보다 넓은 개구에서 호랑이 이빨과 같은 패턴을 방지할 수 있으며, 이는 결과적으로 누설 전류의 위험을 감소시킨다. 더욱이, LRM 에칭을 늦추는 것은 보다 수직인 프로파일을 갖는 콘택트 개구들을 형성하는 것을 가능하게 하며, 이는 결과적으로 게이트 콘택트 면적을 증가시키고 이로 인해 콘택트 저항을 감소시킨다.
도 1 내지 도 20b는 본 개시의 일부 실시 예들에 따른 집적 회로 구조체(100)의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 도시한다. 형성된 트랜지스터들은 일부 예시적인 실시 예들에 따라 p형 트랜지스터(이를테면 p형 FinFET) 및 n형 트랜지스터(이를테면 n형 FinFET)를 포함할 수 있다. 다양한 도면들 및 예시적인 실시 예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 부호들이 사용된다. 방법의 추가적인 실시 예들에 대해, 도 1 내지 도 20b에 의해 도시된 공정들 이전, 동안, 그리고 이후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 대체되거나 제거될 수 있음이 이해된다. 동작들/공정들의 순서는 상호 교환 가능할 수 있다.
도 1은 초기 구조체의 사시도를 도시한다. 초기 구조체는 기판(12)을 포함한다. 기판(12)은 반도체 기판(일부 실시 예들에서 웨이퍼라고도 함)일 수 있으며, 이는 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성된 기판일 수 있다. 본 개시의 일부 실시 예들에 따르면, 기판(12)은 벌크 실리콘 기판 및 벌크 실리콘 기판 위의 에피택시 실리콘 게르마늄(SiGe)층 또는 게르마늄층(실리콘이 없음)을 포함한다. 기판(12)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역들과 같은 격리 영역들(14)이 기판(12) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(14) 사이의 기판(12)의 부분들은 반도체 스트립들(102)이라고 지칭된다.
STI 영역들(14)은 라이너 산화물(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 기판(12)의 표면층의 열 산화(thermal oxidation)를 통해 형성되는 열 산화물로 형성될 수 있다. 라이너 산화물은 또한 예를 들어, 원자층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학 증기 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학 증기 퇴적(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 퇴적된 실리콘 산화물층일 수도 있다. STI 영역들(14)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동 가능 화학 증기 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용하여 형성될 수 있다.
도 2를 참조하면, STI 영역들(14)은 반도체 스트립들(102)의 상단 부분들이 이웃하는 STI 영역들(14)의 상면들보다 더 높게 돌출하여 돌출 핀들(104)을 형성하도록 리세싱된다. 에칭은 건식 에칭 공정을 사용하여 수행될 수 있으며, 이때 에칭 가스로서 NH3 및 NF3가 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시 예들에 따르면, STI 영역들(14)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 에칭 화학 물질은 예를 들어, 희석 HF를 포함할 수 있다.
위에서 예시된 예시적인 실시 예들에서, 핀들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 또는 다중 패터닝 공정들을 포함하여, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 조합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 기판 위에 희생층이 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여 패터닝된 희생층 옆에 스페이서들이 형성된다. 이어서 희생층이 제거되고, 이어서 나머지 스페이서들, 또는 맨드릴(mandrel)들이 핀들을 패터닝하는 데 사용될 수 있다.
돌출 핀들(104)의 재료들은 또한 기판(12)의 재료와 상이한 재료들로 대체될 수 있다. 예를 들어, 돌출 핀들(104)이 n형 트랜지스터들에 대해 기능하는 경우, 돌출 핀(104)은 Si, SiP, SiC, SiPC, 또는 III-V족 화합물 반도체 이를테면 InP, GaAs, AlAs, InAs, InAlAs, 또는 InGaAs 등으로 형성될 수 있다. 다른 한편, 돌출 핀들(104)이 p형 트랜지스터들에 대해 기능하는 경우, 돌출 핀(104)들은 Si, SiGe, SiGeB, Ge, 또는 III-V족 화합물 반도체 이를테면 InSb, GaSb, 또는 InGaSb 등으로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 돌출 핀들(104)의 상면들 및 측벽들 상에 더미 게이트 구조체들(106)이 형성된다. 도 3b는 도 3a에서의 라인 B-B를 포함하는 수직 평면으로부터 얻어진 단면도를 도시한다. 더미 게이트 구조체들(106)의 형성은 핀들(104)에 걸쳐 게이트 유전체층 및 더미 게이트 전극층을 순차적으로 퇴적시키는 단계, 및 이어서 게이트 유전체층 및 더미 게이트 전극층을 패터닝하는 단계를 포함한다. 패터닝의 결과로서, 더미 게이트 구조체(106)는 게이트 유전체층(108) 및 게이트 유전체층(108) 위의 더미 게이트 전극(110)을 포함한다. 게이트 유전체층들(108)은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 조합과 같은 임의의 허용 가능한 유전체층일 수 있고, 열 산화, 스핀 공정, 또는 CVD 등과 같은 임의의 수용 가능한 공정을 사용하여 형성될 수 있다. 더미 게이트 전극들(110)은 폴리실리콘, 금속 등, 또는 이들의 조합을 포함하는 것과 같은 임의의 수용 가능한 전극층일 수 있다. 게이트 전극층은 CVD, 또는 플라즈마 강화 CVD(PECVD) 등과 같은 임의의 수용 가능한 퇴적 공정에 의해 퇴적될 수 있다. 더미 게이트 구조체들(106) 각각은 단일의 하나 또는 복수의 돌출 핀들(104)과 교차한다. 더미 게이트 구조체들(106)은 각각의 돌출 핀들(104)의 길이 방향들에 수직인 길이 방향들을 가질 수 있다.
패터닝을 지원하기 위해 더미 게이트 전극층 위에 마스크 패턴이 형성될 수 있다. 일부 실시 예들에서, 하드 마스크 패턴은 폴리실리콘의 블랭킷층 위의 저부 마스크들(112) 및 저부 마스크들(112) 위의 상부 마스크들(114)을 포함한다. 하드 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN, 또는 다른 적절한 재료들의 하나 이상의 층으로 제조된다. 특정 실시 예들에서, 저부 마스크들(112)은 실리콘 질화물을 포함하고, 상부 마스크들(114)은 실리콘 산화물을 포함한다. 마스크 패턴을 에칭 마스크로서 사용함으로써, 더미 전극층이 더미 게이트 전극들(110)로 패터닝되고, 블랭킷 게이트 유전체층이 게이트 유전체층들(108)로 패터닝된다.
다음으로, 도 4에 도시된 바와 같이, 더미 게이트 구조체들(106)의 측벽들 상에 게이트 스페이서들(116)이 형성된다. 게이트 스페이서 형성 단계의 일부 실시 예들에서, 스페이서 재료층이 기판(12) 상에 퇴적된다. 스페이서 재료층은 게이트 스페이서들(116)을 형성하도록 후속하여 에칭백될 컨포멀 층일 수 있다. 일부 실시 예들에서, 스페이서 재료층은 제1 스페이서층(118) 및 제1 스페이서층(118) 위에 형성되는 제2 스페이서층(120)과 같은 다수의 층들을 포함한다. 제1 및 제2 스페이서층들(118 및 120)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN, 실리콘 산탄화물, SiOCN, 및/또는 이들의 조합들과 같은 적절한 재료로 제조된다. 제한이 아닌 예로서, 제1 및 제2 스페이서층들(118 및 120)은 CVD 공정, 아대기압 CVD(subatmospheric CVD; SACVD) 공정, 유동 가능 CVD 공정, ALD 공정, PVD 공정, 또는 다른 적절한 공정과 같은 공정들을 사용하여 더미 게이트 구조체들(106) 위에 두 개의 상이한 유전체 재료들을 순차적으로 퇴적함으로써 형성될 수 있다. 이어서, 더미 게이트 구조체들(106)에 의해 커버되지 않는 핀들(104)의(예를 들어, 핀들(104)의 소스/드레인 영역들 내의) 부분들을 노출시키도록 퇴적된 스페이서층들(118 및 120)에 대해 이방성 에칭 공정이 수행된다. 더미 게이트 구조체들(106) 바로 위의 스페이서층들(118 및 120)의 부분들은 이러한 이방성 에칭 공정에 의해 제거될 수 있다. 더미 게이트 구조체들(106)의 측벽들 상의 스페이서층(118 및 120)의 부분들은 남아, 게이트 측벽 스페이서들을 형성할 수 있으며, 이것들은 단순화를 위해, 게이트 스페이서들(116)로서 표기된다. 일부 실시 예들에서, 제1 스페이서층(118)은 실리콘 질화물보다 더 낮은 유전 상수를 갖는 실리콘 산화물로 형성되고, 제2 스페이서층(120)은 (예를 들어, 핀(104) 내의 소스/드레인 리세스들을 에칭하는) 후속 에칭 가공에 대해 실리콘 산화물보다 더 높은 에칭 저항을 갖는 실리콘 질화물로 형성된다. 일부 실시 예들에서, 게이트 스페이서들(116)은 소스/드레인 영역들과 같은, 후속하여 형성될 도핑된 영역들을 오프셋하는 데 사용될 수 있다. 게이트 스페이서들(116)은 또한 소스/드레인 영역 프로파일을 설계하거나 수정하는 데 사용될 수 있다.
도 5에서, 게이트 스페이서들(116)의 형성이 완료된 후에, 더미 게이트 구조체들(106) 및 게이트 스페이서(116)에 의해 커버되지 않는 핀(104)의 소스/드레인 영역들 상에 소스/드레인 구조체들(122)이 형성된다. 일부 실시 예들에서, 소스/드레인 구조체들(122)의 형성은 핀(104)의 소스/드레인 영역들을 리세싱하는 단계, 이어서 핀(104)의 리세싱된 소스/드레인 영역들 내에 반도체 재료들을 에피택셜 성장시키는 단계를 포함한다.
핀(104)의 소스/드레인 영역들은 반도체 핀(104)을 침범하지만, 게이트 스페이서들(116) 및 더미 게이트 구조체들(106)의 상부 마스크들(114)은 거의 침범하지 않는 적절한 선택적 에칭 가공을 사용하여 리세싱될 수 있다. 예를 들어, 반도체 핀(104)을 리세싱하는 것은 플라즈마 소스 및 에칭 가스를 이용한 건식 화학 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(inductively coupled plasma; ICR) 에칭, 변압기 결합 플라즈마(transformer coupled plasma; TCP) 에칭, 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 에칭, 또는 반응성 이온 에칭(reactive ion etch; RIE) 등일 수 있고, 에칭 가스는 불소, 염소, 브롬, 또는 이들의 조합들 등일 수 있으며, 이는 게이트 스페이서들(116) 및 더미 게이트 구조체들(106)의 상부 마스크들(114)을 에칭하는 것보다 더 빠른 에칭 레이트로 반도체 핀(104)을 에칭한다. 일부 다른 실시 예들에서, 반도체 핀(104)을 리세싱하는 것은 과산화 암모늄 혼합물(ammonium peroxide mixture; APM), NH4OH, 수산화테트라메틸암모늄(tetramethylammonium hydroxide; TMAH), 또는 이들의 조합들 등과 같은 습식 화학 에칭에 의해 수행될 수 있으며, 이는 게이트 스페이서들(116) 및 더미 게이트 구조체들(106)의 상부 마스크들(114)을 에칭하는 것보다 더 빠른 에칭 레이트로 반도체 핀(104)을 에칭한다. 일부 다른 실시 예들에서, 반도체 핀(104)을 리세싱하는 것은 건식 화학 에칭 및 습식 화학 에칭의 조합에 의해 수행될 수 있다.
핀(104)의 소스/드레인 영역들 내에 리세스들이 생성되면, 반도체 핀(104) 상에 하나 이상의 에피택셜 재료를 제공하는 하나 이상의 에피택시 또는 에피택셜(에피) 공정들을 사용하여 핀(104) 내의 소스/드레인 리세스들 내에 소스/드레인 에피택셜 구조체들(122)이 형성된다. 에피택셜 성장 공정 동안, 게이트 스페이서들(116)은 하나 이상의 에피택셜 재료를 핀(104) 내의 소스/드레인 영역들로 제한한다. 일부 실시 예들에서, 에피택셜 구조체들(122)의 격자 상수들은 반도체 핀(104)의 격자 상수와 상이하며, 이에 따라 핀(104) 내의 그리고 에피택셜 구조체들(122) 사이의 채널 영역이 에피택셜 구조체들(122)에 의해 변형되거나 응력을 받아 반도체 디바이스의 캐리어 이동성을 개선하고 디바이스 성능을 향상시킬 수 있다. 에피택시 공정들은 CVD 퇴적 기술들(예를 들어, PECVD, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초 고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy), 및/또는 다른 적절한 공정들을 포함한다. 에피택시 공정은 반도체 핀(104)의 조성과 상호 작용하는 가스 및/또는 액체 전구체들을 사용할 수 있다.
일부 실시 예들에서, 소스/드레인 에피택셜 구조체들(122)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 재료를 포함할 수 있다. 소스/드레인 에피택셜 구조체들(122)은 붕소 또는 BF2와 같은 p형 도펀트들; 인 또는 비소와 같은 n형 도펀트들; 및/또는 이들의 조합들을 포함하는 다른 적절한 도펀트들을 포함하는 도핑 종들을 도입함으로써 에피택셜 공정 동안 인 시츄(in-situ) 도핑될 수 있다. 소스/드레인 에피택셜 구조체들(122)이 인 시츄 도핑되지 않는 경우에는, 소스/드레인 에피택셜 구조체들(122)을 도핑하기 위해 주입 공정(즉, 접합 주입 공정)이 수행된다. 일부 예시적인 실시 예들에서, n형 트랜지스터 내의 소스/드레인 에피택셜 구조체들(122)은 SiP를 포함하는 한편, p형 트랜지스터 내의 소스/드레인 에피택셜 구조체들(122)은 GeSnB 및/또는 SiGeSnB를 포함한다. 상이한 디바이스 유형들을 갖는 실시 예들에서, 포토레지스트와 같은 마스크가 p형 디바이스 영역들을 노출시키면서 n형 디바이스 영역들 위에 형성될 수 있고, p형 디바이스 영역들에서 노출된 핀들(104) 상에 p형 에피택셜 구조체들이 형성될 수 있다. 이어서 마스크는 제거될 수 있다. 후속해서, 포토레지스트와 같은 마스크가 n형 디바이스 영역들을 노출시키면서 p형 디바이스 영역들 위에 형성될 수 있고, n형 디바이스 영역에서 노출된 핀들(104) 상에 n형 에피택셜 구조체들이 형성될 수 있다. 이어서 마스크는 제거될 수 있다.
소스/드레인 에피택셜 구조체들(122)이 형성되면, 소스/드레인 에피택셜 구조체들(122) 내의 p형 도펀트들 또는 n형 도펀트들을 활성화시키기 위해 어닐링 공정이 수행될 수 있다. 어닐링 공정은 예를 들어, 급속 열 어닐링(rapid thermal anneal; RTA), 레이저 어닐링, 또는 밀리초 열 어닐링(millisecond thermal annealing; MSA) 공정 등일 수 있다.
다음으로, 도 6에서, 층간 유전체(ILD)층(126)이 기판(12) 상에 형성된다. 일부 실시 예들에서, ILD층(126)을 형성하기 전에 콘택트 에칭 정지층(contact etch stop layer; CESL)이 선택적으로 형성된다. 일부 예들에서, CESL은 ILD층(126)과 상이한 에칭 선택비를 갖는 실리콘 질화물층, 실리콘 산화물층, 실리콘 산질화물층, 및/또는 다른 적절한 재료들을 포함한다. CESL은 플라즈마 강화 화학 증기 퇴적(PECVD) 공정 및/또는 다른 적절한 퇴적 또는 산화 공정들에 의해 형성될 수 있다. 일부 실시 예들에서, ILD층(126)은 CESL과 상이한 에칭 선택비를 갖는 테트라에틸오르토실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 도핑된 실리콘 산화물 이를테면 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG), 및/또는 다른 적절한 유전체 재료들과 같은 재료들을 포함한다. ILD층(126)은 PECVD 공정 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시 예들에서, ILD층(126)의 형성 후에, 웨이퍼는 ILD층(126)을 어닐링하기 위해 높은 열 버짓 공정을 거칠 수 있다.
일부 예들에서, ILD층(126)을 형성한 후에, ILD층(126)의 과잉 재료들을 제거하기 위해 평탄화 공정이 수행될 수 있다. 예를 들어, 평탄화 공정은 더미 게이트 구조체들(106) 위에 놓인 ILD층(126)(및 존재한다면, CESL층)의 부분들을 제거하는 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 포함한다. 일부 실시 예들에서, CMP 공정은 또한 (도 5에 도시된 바와 같은) 하드 마스크층들(112, 114)을 제거하고 더미 게이트 전극들(110)을 노출시킨다.
다음으로, 도 7에 도시된 바와 같이, 나머지 더미 게이트 구조체들(106)이 제거되어, 대응하는 게이트 스페이서들(116) 사이에 게이트 트렌치들(GT1)을 생성한다. 더미 게이트 구조체들(106)은 다른 재료들(예를 들어, 게이트 스페이서들(116), 및/또는 ILD층(126))을 에칭하는 것보다 더 빠른 에칭 레이트로 더미 게이트 구조체들(106) 내의 재료들을 에칭하는 선택적 에칭 공정(예를 들면, 선택적 건식 에칭, 선택적 습식 에칭, 또는 이들의 조합)를 사용하여 제거된다.
이후에, 도 8에 도시된 바와 같이, 게이트 트렌치들(GT1) 내에 대체 게이트 구조체들(130)이 각각 형성된다. 게이트 구조체들(130)은 FinFET들의 최종 게이트들일 수 있다. 최종 게이트 구조체들 각각은 하이-k/금속 게이트 스택일 수 있지만, 다른 조성들도 가능하다. 일부 실시 예들에서, 게이트 구조체들(130) 각각은 핀(104)에 의해 제공되는 채널 영역의 3면과 연관된 게이트를 형성한다. 달리 말하면, 게이트 구조체들(130) 각각은 3면 상에서 핀(104)을 감싼다. 다양한 실시 예들에서, 하이-k/금속 게이트 구조체(130)는 게이트 트렌치(GT1)를 라이닝하는 게이트 유전체층(132), 게이트 유전체층(132) 위에 형성되는 일함수 금속층(134), 및 일함수 금속층(134) 위에 형성되고 게이트 트렌치들(GT1)의 나머지를 충전하는 충전 금속(fill metal)(136)을 포함한다. 게이트 유전체층(132)은 계면층(예를 들어, 실리콘 산화물층) 및 계면층 위의 하이-k 게이트 유전체층을 포함한다. 본 명세서에서 사용되고 설명되는 바와 같은, 하이-k 게이트 유전체들은 예를 들어, 열 실리콘 산화물의 유전 상수(~3.9)보다 더 큰 고유전 상수를 갖는 유전체 재료들을 포함한다. 하이-k/금속 게이트 구조체들(130) 내에 사용되는 일함수 금속층(134) 및/또는 충전 금속(136)은 금속, 금속 합금, 또는 금속 규화물을 포함할 수 있다. 하이-k/금속 게이트 구조체들(130)의 형성은 다양한 게이트 재료들, 하나 이상의 라이너층을 형성하기 위한 다수의 퇴적 공정들, 및 과잉 게이트 재료들을 제거하기 위한 한 번 이상의 CMP 공정을 포함할 수 있다.
일부 실시 예들에서, 게이트 유전체층(132)의 계면층은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있다. 계면층은 화학 산화, 열 산화, 원자층 퇴적(ALD), 화학 증기 퇴적(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층(132)의 하이-k 유전체층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 게이트 유전체층(132)은 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란타늄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산질화물(SiON), 및 이들의 조합들을 포함할 수 있다.
일함수 금속층(134)은 하이-k/금속 게이트 구조체들(130)에 적절한 일함수를 제공하기 위한 일함수 금속들을 포함할 수 있다. n형 FinFET의 경우, 일함수 금속층(134)은 하나 이상의 n형 일함수 금속(N-금속)을 포함할 수 있다. n형 일함수 금속은 예시적으로 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAN), 탄탈륨 탄소-질화물(TaCN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 금속 탄화물들(예를 들어, 하프늄 탄화물(HfC), 지르코늄 탄화물(ZrC), 티타늄 탄화물(TiC), 및 알루미늄 탄화물(AlC)), 알루미나이드, 및/또는 다른 적절한 재료들을 포함할 수 있지만, 이에 제한되지는 않는다. 다른 한편, p형 FinFET의 경우, 일함수 금속층(134)은 하나 이상의 p형 일함수 금속(P-금속)을 포함할 수 있다. p형 일함수 금속들은 예시적으로 티타늄 질화물(TiN), 텅스텐 질화물(WN), 및 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 플래티넘(Pt), 코발트(Co), 니켈(Ni), 전도성 금속 산화물들, 및/또는 다른 적절한 재료들을 포함할 수 있지만, 이에 제한되지는 않는다.
일부 실시 예들에서, 충전 금속(136)은 예시적으로 텅스텐, 알루미늄, 구리, 니켈, 코발트, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 니켈 규화물, 코발트 규화물, TaC, TaSiN, TaCN, TiAl, TiAN, 또는 다른 적절한 재료들을 포함할 수 있지만, 이에 제한되지는 않는다.
이어서 도 9를 참조한다. 대체 게이트 구조체들(130) 및 게이트 스페이서들(116)을 에칭백하도록 에칭백 공정이 수행되어, 에칭백된 게이트 구조체들(130) 및 에칭백된 게이트 스페이서들(116) 위에 리세스들(R1)을 생성한다. 일부 실시 예들에서, 대체 게이트 구조체들(130)의 재료들은 게이트 스페이서들(116)과 상이한 에칭 선택비를 갖기 때문에, 대체 게이트 구조체들(130)을 에칭백하도록 제1 선택적 에칭 공정이 초기에 수행되어, 대체 게이트 구조체들(130)을 게이트 스페이서들(116) 이하가 되도록 낮출 수 있다. 이어서, 게이트 스페이서들(116)을 낮추도록 제2 선택적 에칭 공정이 수행된다. 결과적으로, 대체 게이트 구조체들(130)의 상면들은 게이트 스페이서들(116)의 상면들과 상이한 높이에 있을 수 있다. 예를 들어, 도 9에 도시된 바와 같은 도시된 실시 예에서, 대체 게이트 구조체들(130)의 상면들은 게이트 스페이서들(116)의 상면들보다 더 낮다. 그러나, 일부 다른 실시 예들에서, 대체 게이트 구조체들(130)의 상면들은 게이트 스페이서들(116)의 상면들과 같은 높이이거나 게이트 스페이서들(116)의 상면들보다 더 높을 수 있다.
이어서, CVD 또는 ALD와 같은 적절한 공정에 의해 대체 게이트 구조체들(130) 맨 위에 각각 게이트 금속 캡들(138)이 선택적으로 형성된다. 일부 실시 예들에서, 금속 캡들(138)은 상향식 접근 방식을 사용하여 대체 게이트 구조체들(130) 상에 형성된다. 예를 들어, 금속 캡들(138)은 일함수 금속층(134) 및 충전 금속(136)과 같은 금속 표면 상에 선택적으로 성장되고, 이에 따라 게이트 스페이서들(116)의 측벽들에는 실질적으로 금속 캡들(138)이 성장되지 않는다. 염소 함유 전구체들을 사용하여 무불소 텅스텐(fluorine-free tungsten; FFW)이 형성되는 일부 실시 예들에서, 금속 캡들(138)은 제한이 아닌 예로서, 5 원자 퍼센트보다 더 적은 양의 불소 오염 물질 및 3 원자 퍼센트보다 더 많은 양의 염소 오염 물질을 갖는 실질적으로 FFW 막들일 수 있다. 예를 들어, FFW 막들 또는 FFW 포함 막들은 하나 이상의 비불소계 텅스텐 전구체, 이에 제한되지 않지만 이를테면 텅스텐 오염화물(WCl5), 텅스텐 육염화물(WCl6)을 사용하여 ALD 또는 CVD에 의해 형성될 수 있다. 일부 실시 예들에서, 금속 캡들(138)의 부분들은 게이트 유전체층(132) 위에 연장될 수 있으며, 이에 따라 금속 캡들(138)은 게이트 유전체층들(132)의 노출된 표면을 또한 커버할 수 있다. 금속 캡들(138)이 상향식으로 형성되기 때문에, 이의 형성은 예를 들어, 컨포멀 성장으로부터 초래되는 원치 않는 금속 재료들을 제거하기 위해 사용되는 반복된 에칭백 공정들을 감소시킴으로써 단순화될 수 있다.
금속 캡들(138)이 상향식 접근법을 사용하여 형성되는 일부 실시 예들에서, 금속 캡들(138)의 성장은 유전체 표면들(즉, 게이트 스페이서들(116) 및/또는 ILD층(126) 내의 유전체들)과 비교할 때 금속 표면들(즉, 게이트 구조체들(130) 내의 금속들) 상에서 상이한 결정핵 생성(nucleation) 지연을 가진다. 금속 표면 상에서의 결정핵 생성 지연은 유전체 표면 상에서보다 더 짧다. 이에 따라, 결정핵 생성 지연 차이는 금속 표면 상에서의 선택적 성장을 가능하게 한다. 다양한 실시 예들에서 본 개시는 게이트 스페이서들(116) 및/또는 ILD층(126)으로부터의 금속 성장을 억제하면서 게이트 구조체들(130)로부터의 금속 성장을 가능하게 하기 위해 이러한 선택비를 이용한다. 결과적으로, 게이트 구조체들(130) 상에서의 금속 캡들(138)의 퇴적 레이트가 게이트 스페이서들(116) 및/또는 ILD층(126) 상에서보다 더 빠르다. 일부 실시 예들에서, 생성된 금속 캡들(138)은 에칭백된 게이트 스페이서들(116)의 상면들보다 더 낮은 상면들을 가진다. 그러나, 일부 다른 실시 예들에서, 금속 캡들(138)의 상면들은 에칭백된 게이트 스페이서들(116)의 상면들과 같은 높이이거나 에칭백된 게이트 스페이서들(116)의 상면들보다 더 높을 수도 있다.
다음으로, 도 10에 도시된 바와 같이, 리세스들(R1)이 과충전될 때까지 유전체 캡층(140)이 기판(12) 위에 퇴적된다. 유전체 캡층(140)은 SiN, SiC, SiCN, SiON, SiCON, 또는 이들의 조합 등을 포함하고, CVD, 플라즈마 강화 CVD(PECVD), ALD, 원격 플라즈마 ALD(remote plasma ALD; RPALD), 플라즈마 강화 ALD(plasma-enhanced ALD; PEALD), 또는 이들의 조합 등과 같은 적절한 퇴적 기술에 의해 형성된다. 이어서 리세스들(R1) 내의 유전체 캡층(140)의 부분들을 게이트 유전체 캡들(142)로서의 역할을 하도록 남기면서, 리세스들(R1) 외부의 캡층을 제거하도록 CMP 공정이 수행된다. 생성된 구조체가 도 11에 도시되어 있다.
도 12를 참조하면, ILD층(126)을 관통해 연장되게 소스/드레인 콘택트들(144)이 형성된다. 소스/드레인 콘택트들(144)의 형성은 제한이 아닌 예로서, ILD층(126)(및 존재한다면, CESL)을 관통해 연장되는 콘택트 개구들을 형성하여 소스/드레인 에피택셜 구조체들(122)을 노출시키도록 한 번 이상의 에칭 공정을 수행하는 단계, 콘택트 개구들을 과충전하게 하나 이상의 금속 재료를 퇴적시키는 단계, 및 이어서 콘택트 개구들 외부의 과잉 금속 재료들을 제거하도록 CMP 공정을 수행하는 단계를 포함한다. 일부 실시 예들에서, 하나 이상의 에칭 공정은 게이트 유전체 캡들(142) 및 게이트 스페이서들(116)을 에칭하는 것보다 더 빠른 에칭 레이트로 ILD층(126)을 에칭하는 선택적 에칭이다. 결과적으로, 선택적 에칭은 게이트 유전체 캡들(142) 및 게이트 스페이서들(116)을 에칭 마스크로서 사용하여 수행되며, 이에 따라 콘택트 개구들 그리고 이로 인해 소스/드레인 콘택트들(144)이 추가 포토리소그래피 공정을 사용하지 않고 소스/드레인 에피택셜 구조체들(122)에 자기 정렬되게 형성된다. 이러한 경우, 소스/드레인 콘택트들(144)은 자기 정렬 콘택트(self-aligned contact; SAC)들이라고 불리울 수 있고, 자기 정렬 콘택트들(144)을 형성할 수 있게 하는 게이트 유전체 캡들(142)은 SAC 캡들(142)이라고 불리울 수 있다. 자기 정렬 콘택트 형성의 결과로서, SAC 캡들(142)은 각각 소스/드레인 콘택트들(144)과 각각 접촉하는 양 측벽들을 가진다.
도 13에서, 게이트 유전체 캡들(142) 및 소스/드레인 콘택트들(144) 위에 에칭 저항층(145)이 형성된다. 에칭 저항층(145)은 ALD 공정, PECVD 공정, 및/또는 다른 적절한 퇴적 공정들에 의해 형성될 수 있다. 일부 실시 예들에서, 에칭 저항층(145)은 게이트 유전체 캡들(142)의 재료 및 후속하여 형성될 MCESL의 재료와 상이한 재료로 제조된다. 예를 들어, 게이트 유전체 캡들(142) 및 후속하여 형성될 MCESL은 이들 사이의 에칭 선택비 없이 동일한 재료(예를 들어, 실리콘 질화물)로 제조되고, 에칭 저항층(145)은 산화물계 재료 또는 실리콘 질화물과 상이한 다른 적절한 유전체 재료들로 제조된다. 산화물계 재료는 제한이 아닌 예로서, 실리콘 산화물(SiOx), TEOS(테트라에톡시실란; 테트라에틸오르토실리케이트; 테트라에텔오르토실리케이트; 테트라에톡시실리사이드) 산화물, 실리콘이 풍부한 실리콘 산화물, 또는 또 다른 적절한 산화물계 유전체 재료들을 포함한다. 실리콘이 풍부한 실리콘 산화물은 50%를 초과하는 실리콘을 포함하는 실리콘 산화물이다. 재료 차이로 인해, 에칭 저항층(145)은 후속하여 형성될 MCESL 및 게이트 유전체 캡들(142)과 상이한 에칭 선택비를 가진다. 결과적으로, 에칭 저항층(145)은 게이트 유전체 캡들(142) 및 MCESL 둘 모두보다 다음의 LRM 에칭 공정에서 더 느린 에칭 레이트를 가질 수 있으며, 이는 아래에서 더 상세히 논의될 바와 같이, LRM 에칭 공정을 늦추는 것을 가능하게 할 수 있다.
일부 실시 예들에서, 에칭 저항층(145)은 두께(T1)를 가진다. 일부 실시 예들에서, 3 nm 기술 노드의 경우, 두께(T1)는 약 1 옹스트롬 내지 약 50 옹스트롬의 범위 내에 있다. 일부 추가 실시 예들에서, 두께(T1) 대 게이트 유전체 캡들(142)의 최대 두께(T2)의 비는 약 3:100 내지 약 60:100의 범위 내에 있다. 두께 비(T1/T2)가 과소한 경우, 에칭 저항층(145)은 너무 얇아서 후속 LRM 에칭 공정을 늦출 수 없다. 두께 비(T1/T2)가 과대한 경우, 에칭 저항층(145)은 너무 두꺼워서 예상되는 에칭 지속 시간 내에 펀치 스루될 수 있다. 다른 기술 노드들, 이를테면 20 nm 노드, 16 nm 노드, 10 nm 노드, 7 nm 노드, 및/또는 5 nm 노드의 경우, 에칭 저항층(145)의 두께(T1)는 약 1 nm 내지 약 20 nm의 범위 내에 있을 수 있다.
도 14에서, 에칭 저항층(145)이 게이트 유전체 캡들(142) 위에 형성되면, 이어서 에칭 저항층(145) 위에 중간 콘택트 에칭 정지층(MCESL)(146)이 형성된다. MCESL(146)은 PECVD 공정 및/또는 다른 적절한 퇴적 공정들에 의해 형성될 수 있다. 일부 실시 예들에서, MCESL(146)은 (도 15에 도시된 바와 같은) 후속하여 형성될 ILD층과 상이한 에칭 선택비를 갖는 실리콘 질화물층 및/또는 다른 적절한 재료들이다. 일부 실시 예들에서, 게이트 유전체 캡들(142) 및 MCESL(146)은 둘 모두 질화물계 재료들(예를 들어, 실리콘 질화물)이고, 이에 따라 에칭 저항층(145)(예를 들어, 산화물계층)은 게이트 유전체 캡들(142) 및 MCESL(146) 둘 모두와 상이한 에칭 선택비를 가진다. 일부 실시 예들에서, MCESL(146)은 에칭 저항층(145)의 두께(T1)보다 더 큰 두께(T3)를 가진다. 예를 들어, MCESL(146)의 두께(T3)는 약 3 nm 내지 약 20 nm의 범위 내에 있다.
도 15를 참조하면, MCESL(146) 위에 또 다른 ILD층(148)이 형성된다. 일부 실시 예들에서, ILD층(148)은 MCESL(146)(예를 들어, 실리콘 질화물)과 상이한 에칭 선택비를 갖는 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 규산염 유리, 또는 도핑된 실리콘 산화물 이를테면 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG), 및/또는 다른 적절한 유전체 재료들과 같은 재료들을 포함한다. 특정 실시 예들에서, ILD층(148)은 실리콘 산화물(SiOx)로 형성된다. ILD층(148)은 PECVD 공정 또는 다른 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시 예들에서, ILD층(148)은 MCESL(146)의 두께(T3) 및 에칭 저항층(145)의 두께(T1)보다 더 큰 두께(T4)를 가진다. 일부 추가 실시 예들에서, ILD층(148)의 두께(T4)는 MCESL(146) 및 에칭 저항층(145)의 총 두께보다 더 크다. 예를 들어, ILD층(148)의 두께(T4)는 약 3 nm 내지 약 100 nm의 범위 내에 있다.
도 16을 참조하면, 제1 에칭 공정(콘택트 에칭 공정이라고도 불리움)(ET1)을 사용함으로써 ILD층(148)을 관통해 연장되는 게이트 콘택트 개구들(O21 및 O22)을 형성하도록 ILD층(148)이 패터닝된다. 일부 실시 예들에서, 콘택트 에칭 공정(ET1)은 플라즈마 에칭과 같은 이방성 에칭 공정이다. 플라즈마 에칭을 예로 들면, 도 15에 도시된 구조체를 갖는 반도체 기판(12)이 플라즈마 툴에 로딩되고, ILD층(148)을 관통해 에칭하고 게이트 콘택트 개구들(O21 및 O22)의 저부들에서 MCESL(146)의 노출된 부분들을 리세싱하기에 충분한 지속 시간 동안, 불소 함유 가스, 이를테면 C4F8, C5F8, C4F6, CHF3 또는 유사한 종들, 불활성 가스, 이를테면 아르곤 또는 헬륨, 선택 사항인 약한 산화제, 이를테면 O2 또는 CO 또는 유사한 종들의 가스 혼합물에서 RF 또는 마이크로파 전력에 의해 생성되는 플라즈마 환경에 노출된다. C4F6, CF4, CHF3, O2 및 아르곤을 포함하는 가스 혼합물에서 생성되는 플라즈마는 ILD층(148)을 관통해 에칭하고 게이트 콘택트 개구들(O21 및 O22)의 저부들에서 MCESL(146)의 노출된 부분들을 리세싱하는 데 사용될 수 있다. 플라즈마 에칭 환경은 약 10 mTorr와 약 100 mTorr 사이의 압력을 갖고, 플라즈마는 약 50 와트와 내지 약 1000 와트 사이의 RF 전력에 의해 생성된다.
일부 실시 예들에서, 콘택트 에칭 공정(ET1)의 전술한 에칭제들 및 에칭 조건들은 MCESL(146)(예를 들어, SiN)이 ILD층(148)(예를 들면, SiOx)보다 더 느린 에칭 레이트를 보이도록 하는 것과 같은 방식으로 선택된다. 이러한 방식으로, MCESL(146)은 검출 가능한 에칭 종점으로서 작용할 수 있으며, 이는 결과적으로 오버 에칭을 방지하고 이에 따라 MCESL(146)을 펀치 또는 브레이크 스루하는 것을 방지한다. 달리 말하면, 콘택트 에칭 공정(ET1)은 실리콘 질화물을 에칭하는 것보다 더 빠른 에칭 레이트로 실리콘 산화물을 에칭하도록 조정된다. 에칭 플라즈마가 수소(H2) 가스를 함유하는 가스 혼합물로부터 생성될 때 실리콘 질화물의 에칭 레이트가 증가하는 것이 관찰되었다. 결과적으로, 콘택트 에칭 공정(ET1)은 본 개시의 일부 실시 예들에 따라 무수소(hydrogen-free) 가스 혼합물을 사용하여 수행된다. 달리 말하면, 비아 에칭 공정(ET1)에서의 플라즈마는 수소(H2) 가스가 없는 가스 혼합물에서 생성된다. 이러한 방식으로, 실리콘 질화물의 에칭 레이트는 콘택트 에칭 공정(ET1)에서 낮게 유지되며, 이는 결과적으로 실리콘 질화물(즉, MCESL 재료 및 게이트 유전체 캡 재료)을 에칭하는 것보다 더 빠른 에칭 레이트로 실리콘 산화물(즉, ILD 재료)을 에칭할 수 있게 한다.
일부 실시 예들에서, 콘택트 에칭 공정(ET1) 전에, 게이트 콘택트 개구들(O21 및 O22)의 예상되는 평면 패턴들을 정의하기 위해 포토리소그래피 공정이 수행된다. 예를 들어, 포토리소그래피 공정은 도 15에 도시된 바와 같은 ILD층(148) 위에 포토레지스트 층을 스핀-온 코팅하는 단계, 노광 후 베이크 공정들을 수행하는 단계, 및 포토레지스트 층을 현상하여 게이트 콘택트 개구들(O21 및 O22)의 평면 패턴들을 갖는 패터닝된 마스크를 형성하는 단계를 포함할 수 있다. 일부 실시 예들에서, 패터닝된 마스크를 형성하기 위해 포토레지스트를 패터닝하는 단계는 전자 빔(e-빔) 리소그래피 공정 또는 극자외선(extreme ultraviolet; EUV) 리소그래피 공정을 사용하여 수행될 수 있다.
도 16에 도시된 바와 같은 일부 실시 예들에서, 제1 횡측 치수(예를 들어, 제1 최대 폭(W21))의 게이트 콘택트 개구(O21) 및 제2 횡측 치수(예를 들어, 제2 최대 폭(W22))의 게이트 콘택트 개구(O22)가 콘택트 에칭 공정(ET1)에서 동시에 형성된다. 제2 최대 폭(W22)은 제1 최대폭(W21)보다 더 클 수 있다. 게이트 콘택트 개구들(O21과 O22) 사이의 폭 차이는 회로 기능들 및/또는 설계 규칙들에 따라 의도적으로 형성될 수 있다. 대안적으로, 게이트 콘택트 개구들(O21과 O22) 사이의 폭 차이는 콘택트 에칭 공정(ET1)의 부정확성으로 인해 의도치 않게 형성될 수 있다. 예를 들어, 게이트 콘택트 개구들(O21 및 O22) 중 하나 이상은 다른 피처들(예를 들어, ILD층(148) 위에 형성되는 패터닝된 마스크)에 의해 한정될 수 있고, 형성된 게이트 콘택트 개구들이 원래 설계된 위치에 대해 오정렬될 때 원래 설계와 상이한 크기를 가질 수 있다. 상세한 설명을 통한 도면들은 집적 회로 구조체(100)가 단지 보다 좁은 게이트 콘택트 개구(O21) 및 보다 넓은 게이트 콘택트 개구(O22)만을 포함하는 것을 도시하지만, 이는 단지 예일 뿐이다. 집적 회로 구조체(100)는 상이한 적용 예들에 따라 상이한 크기들을 갖는 임의의 수의 게이트 콘택트들을 수용할 수 있다.
게이트 콘택트 개구들(O21 및 O22)의 폭들의 차이는 콘택트 에칭 공정(ET1)의 결과에 영향을 미쳐, 보다 넓은 게이트 콘택트 개구(O22)가 보다 좁은 게이트 콘택트 개구(O21)보다 더 깊다는 것이 관찰되었다. 보다 구체적으로, 콘택트 에칭 공정(ET1)이 완료되면, 보다 좁은 게이트 콘택트 개구(O21)는 깊이(D21)를 갖고, 보다 넓은 게이트 콘택트 개구(O22)는 깊이(D21)보다 더 깊은 깊이(D22)를 가진다. 이러한 게이트 콘택트 개구들(O21 및 O22)의 깊이들의 차이는 게이트 콘택트 개구들의 폭 차이로 인한 깊이 로딩이라고 불리운다.
도 17은 본 개시의 일부 실시 예들에 따른 제2 에칭 공정(또한 LRM 에칭 공정이라고도 불리움)(ET2)의 초기 스테이지의 단면도를 도시하고, 도 18은 본 개시의 일부 실시 예들에 따른 LRM 에칭 공정(ET2)의 다음 스테이지의 단면도를 도시하며, 도 19a는 본 개시의 일부 실시 예들에 따른 LRM 에칭 공정(ET2)의 최종 스테이지의 단면도를 도시한다. LRM 에칭 공정(ET2)의 에칭 지속 시간은 MCESL(146), 에칭 저항층(145) 및 게이트 유전체 캡들(142)을 브레이크 스루(또는 펀치 스루라고 불리움)함에 따라, 게이트 콘택트 개구들(O21 및 O22)을 게이트 구조체들(130) 위의 게이트 금속 캡들(138)까지 더 깊어지게 하거나 연장시키도록 제어된다. LRM 에칭 공정(ET2)의 결과로서, 더 깊어진 게이트 콘택트 개구들(O21 및 O22)의 저부들에서 게이트 금속 캡들(138)이 노출된다.
일부 실시 예들에서, LRM 에칭 공정(ET2)은 콘택트 에칭 공정(ET1)과 상이한 에칭제 및/또는 에칭 조건들을 사용하는, 이방성 에칭 공정, 이를테면 플라즈마 에칭(예를 들어, 유도 결합 플라즈마(inductively coupled plasma; ICP), 또는 용량 결합 플라즈마(capacitively coupled plasma; CCP) 등)이다. LRM 에칭 공정(ET2)의 에칭제 및/또는 에칭 조건은 에칭 저항층(145)(예를 들어, 산화물계 재료)이 MCESL(146) 및 게이트 유전체 캡들(142)(예를 들면, 질화물계 재료)보다 더 느린 에칭 레이트를 보이도록 하는 것과 같은 방식으로 선택된다. 달리 말하면, 에칭 저항층(145)은 LRM 에칭 공정(ET2)에서 MCESL(146) 및 게이트 유전체 캡들(142)보다 더 높은 에칭 저항을 가진다. 이러한 방식으로, 에칭 저항층(145)은 LRM 에칭 공정(ET2)을 늦출 수 있으며, 이는 결과적으로 게이트 콘택트 개구들(O21 및 O22)이 에칭 저항층(145)에 도달할 때 게이트 콘택트 개구들(O21 및 O22)에서 수직 에칭 레이트 그리고 이에 따라 깊이 증가를 늦출 것이다. 이에 따라, 보다 좁은 게이트 콘택트 개구(O21)와 보다 넓은 게이트 콘택트 개구(O22) 사이의 깊이 차이가 에칭 저항층(145)에 의해 감소될 수 있다. 이에 따라, 감소된 깊이 로딩은 보다 넓은 게이트 콘택트 개구(O22)에 호랑이 이빨과 같은 패턴이 형성되는 것을 방지하며, 이는 결과적으로 누설 전류(예를 들어, 게이트 콘택트들로부터 소스/드레인 콘택트들로의 누설 전류)의 위험을 감소시킨다. 더욱이, 게이트 콘택트 개구들(O21 및 O22)이 에칭 저항층(145)에 도달할 때, 에칭 저항층(145)은 게이트 콘택트 개구들(O21 및 O22)의 하측 부분들에서 수직 에칭 레이트를 늦추지만 횡측 에칭 레이트는 늦추지 않기 때문에, LRM 에칭 공정(ET2)은 에칭 저항층(145)을 에칭하는 동안 게이트 콘택트 개구들(O21 및 O22)의 하측 부분들을 횡측으로 확장시킬 수 있으며, 이에 따라 도 17 내지 도 18에 도시된 바와 같이, 게이트 콘택트 개구들(O21 및 O22)의 저부 폭들이 증가될 수 있고 게이트 콘택트 개구들(O21 및 O22)의 측벽 프로파일은 에칭 저항층(145)이 펀치 스루되기 전보다 더 수직이 되거나 더 가파르게 될 수 있다.
플라즈마 에칭을 LRM 에칭 공정(ET2)의 예로서 들면, 도 16에 도시된 구조체를 갖는 반도체 기판(12)이 플라즈마 툴에 로딩되고, 에칭 저항층(145) 및 아래에 놓인 게이트 유전체 캡들(142)을 관통해 에칭하기에 충분한 지속 시간 동안, 불소 함유 가스(예를 들어, CHF3, CF4, C2F2, C4F6, CxHyFz(x,y,z=0-9), 또는 유사한 종들), 수소 함유가스(예를 들어, H2), 질소 함유 가스(예를 들어, N2), 산소 함유 기체(예를 들어, O2), 및 불활성 가스(예를 들어, 아르곤 또는 헬륨) 중 하나 이상의 가스 혼합물에서 RF 또는 마이크로파 전력에 의해 생성되는 플라즈마 환경에 노출된다. 플라즈마 에칭 환경은 약 10 mTorr와 약 100 mTorr 사이의 압력을 갖고, 플라즈마는 약 50 와트와 내지 약 1000 와트 사이의 RF 전력에 의해 생성된다.
수소 함유 가스 혼합물로부터 생성된 플라즈마는 산화물계 재료들(예를 들어, 실리콘 산화물)을 에칭하는 것보다 더 빠른 에칭 레이트로 실리콘 질화물을 에칭할 수 있고, 이에 따라 수소 함유 가스 혼합물을 사용하는 LRM 에칭 공정(ET2)은 질화물계 MCESL(146)을 에칭하는 것보다 더 느린 에칭 레이트로 산화물계 에칭 저항층(145)을 에칭한다. 이러한 방식으로, 에칭 저항층(145)은 LRM 에칭 공정(ET2)을 늦출 수 있다. 일부 실시 예들에서, LRM 에칭(ET2)은 약 1:1 내지 약 1:100의 CHF3 가스 대 H2 가스의 유량비를 갖는 CHF3 가스 및 H2 가스의 가스 혼합물을 사용한다. 일부 실시 예들에서, LRM 에칭(ET2)은 약 1:1 내지 약 1:100의 CF4 가스 대 H2 가스의 유량비를 갖는 CF4 가스 및 H2 가스의 가스 혼합물을 사용한다. 과도하게 높은 H2 가스 유량은 게이트 유전체 캡들(142)을 관통하는 에칭에서 과도하게 빠른 에칭 레이트를 초래할 수 있으며, 이는 결과적으로 보다 넓은 게이트 콘택트 개구(O22)에 무시할 수 없는 호랑이 이빨과 같은 리세스를 초래할 수 있다. 과도하게 낮은 H2 가스 유량은 에칭 저항층(145)과 MCESL(146) 사이에 불충분한 에칭 선택비를 초래할 수 있다. 일부 실시 예들에서, 에칭 저항층(145)의 에칭 레이트 대 MCESL(146) 및/또는 게이트 유전체 캡들(142)의 에칭 레이트의 비는 약 5 내지 약 10의 범위 내에 있다.
도 17에 도시된 바와 같은, LRM 에칭 공정(ET2)의 초기 스테이지에서, 플라즈마 에칭제는 MCESL(146)을 제1 수직 에칭 레이트(A1)로 에칭한다. LRM 에칭 공정(ET2)의 다음 스테이지에서, 게이트 콘택트 개구들(O21 및 O22)이 MCESL(146)을 펀치 스루하면, 에칭 저항층(145)이 노출되고, 이어서 플라즈마 에칭제는 도 18에 도시된 바와 같이, 에칭 저항층(145)을 제1 수직 에칭 레이트(A1)보다 더 느린 제2 수직 에칭 레이트(A2)로 에칭한다. 결과적으로, 보다 좁은 게이트 콘택트 개구(O21)와 보다 넓은 게이트 콘택트 개구(O22) 사이의 깊이 차이가 에칭 저항층(145)에 의해 감소될 수 있다. 더욱이, LRM 에칭 공정(ET2)은 에칭 저항층(145)을 에칭하는 동안 게이트 콘택트 개구들(O21 및 O22)의 하측 부분들을 횡측으로 확장시킬 수 있으며, 이에 따라 도 18에 도시된 바와 같이, 게이트 콘택트 개구들(O21 및 O22)은 증가된 저부 폭들 및 보다 수직인 측벽 프로파일을 갖게 된다. 도 19a에 도시된 바와 같은 LRM 에칭 공정(ET2)의 결과로서, 게이트 콘택트 개구들(O21 및 O22)은 실질적으로 수직인 측벽들을 갖고 호랑이 이빨과 같은 리세스가 없다.
일부 실시 예들에서, 게이트 콘택트 개구들(O21 및 O22)의 측벽들은 경사 변화 없이, ILD층(148)의 전체 두께, MCESL(146)의 전체 두께, 에칭 저항층(145)의 전체 두께, 및 유전체 캡들(142)의 전체 두께를 관통해 선형으로 그리고 수직으로 연장된다. 도 19b에 도시된 바와 같은 일부 다른 실시 예들에서는, 특히 게이트 유전체 캡들(142)이 MCESL(146)과 동일한 재료(예를 들어, 실리콘 질화물)로 형성될 때, LRM 에칭 공정(ET2)은 에칭 저항층(145)을 에칭하는 것보다 더 빠른 수직 에칭 레이트로 게이트 유전 캡들(142)을 에칭할 수 있기 때문에, 게이트 콘택트 개구들(O21 및 O22)의 하측 부분들의 측벽들이 테이퍼지게 될 수 있다. 이러한 시나리오에서, 게이트 콘택트 개구들(O21 및 O22)의 측벽들은 게이트 콘택트 개구들(O21 및 O22)의 하측 부분들 내에서보다 게이트 콘택트 개구들(O21 및 O22)의 상측 부분들 내에서 더 수직이 될 수 있고(또는 더 가파르게 될 수 있고), 에칭 저항층(145)과 게이트 유전체 캡들(142) 사이의 계면들에 게이트 콘택트 개구들(O21 및 O22)의 측벽들의 경사 변화가 위치될 수 있다.
도 19a에 도시된 바와 같은 일부 실시 예들에서, 보다 넓은 게이트 콘택트 개구(O22)는 이웃하는 게이트 스페이서(116)로 연장되어, 게이트 스페이서(116)에 노치형 코너(C22)를 생성할 수 있다. 이러한 노치형 코너(C22)는 콘택트 에칭 공정(ET1) 및/또는 LRM 에칭 공정(ET2)의 부정확성으로 인해 의도치 않게 형성될 수 있다. 그러나, 이 경우에도, 전술된 바와 같이 보다 넓은 게이트 콘택트 개구(O22)에서 깊이 증가가 에칭 저항층(145)을 펀치 스루하는 동안 느려지기 때문에, 게이트 스페이서(116)는 호랑이 이빨과 같은 리세스를 형성하도록 의도치 않게 오버 에칭되지는 않을 것이다. 보다 넓은 게이트 콘택트 개구(O22)가 호랑이 이빨과 같은 리세스를 갖지 않거나 무시할 수 있는 정도로 가진다는 것을 고려하면, 누설 전류(예를 들어, 소스/드레인 콘택트와 게이트 콘택트 개구(O22) 내에 후속하여 형성될 게이트 콘택트 사이의 누설 전류)의 위험이 감소될 수 있다. 게이트 스페이서(116)가 2층 구조체인 일부 실시 예들에서, 노치형 게이트 스페이서(116)는 계단형 상면 구조를 가지며, 이때 계단형 상면 구조의 하측 계단은 LRM 에칭 공정(ET2)에 의해 리세싱된 제1 스페이서층(118)의 상면이고, 계단형 상면 구조의 상측 계단은 LRM 에칭 공정(ET2)에 의해 리세싱되지 않은 제2 스페이서층(120)의 상면이다.
일부 실시 예들에서, 상술된 콘택트 에칭 공정(ET1) 및 LRM 에칭 공정(ET2)은 (예를 들어, 진공 차단(vacuum break) 없이 동일한 플라즈마 에칭 툴을 사용하여) 인 시츄 수행된다. 일부 실시 예들에서, 콘택트 에칭 공정(ET1) 및 LRM 에칭 공정(ET2)은 조합해서 네 스테이지들, 즉 ILD층(148)(예를 들어, 실리콘 산화물)을 관통하는 에칭, MCESL(146)(예를 들어, 실리콘 질화물)을 관통하는 에칭, 에칭 저항층(예를 들어, 실리콘 산화물)을 관통하는 에칭, 및 SAC 캡들(142)(예를 들어, 실리콘 질화물)을 관통하는 에칭을 포함하는 인 시츄 에칭이다. 일부 실시 예들에서, 상술된 콘택트 에칭 공정(ET1) 및 LRM 에칭 공정(ET2)은 엑스 시츄(ex-situ) 수행된다. 콘택트 에칭 공정(ET1)은 두 스테이지들, 즉 1) ILD층(148)(예를 들어, 실리콘 산화물)을 관통하는 에칭, 및 2) MCESL(146)(예를 들어, 실리콘 질화물)을 관통하는 에칭을 포함한다. LRM 에칭 공정(ET2)은 두 스테이지들, 즉 1)에칭 저항층(145)(예를 들어, 실리콘 산화물)을 관통하는 에칭, 및 2) SAC 캡들(142)(예를 들어, 실리콘 질화물)을 관통하는 에칭을 포함한다. 이러한 스테이지들의 가스 비율 및/또는 전력은 본 개시의 다양한 실시 예들에 따라 동일하거나 상이할 수 있다. 일부 실시 예들에서, 에칭 저항층(145)은 약 50 옹스트롬 이하의 두께를 갖기 때문에, 에칭 정지 우려 없이(즉, 에칭 공정이 에칭 저항층(145)에 의해 정지될 수 있다는 것을 우려하지 않고) 자연스럽게 펀치 스루될 수 있다.
도 20a를 참조하면, 이어서 게이트 콘택트 개구들(O21 및 O22) 내에 게이트 금속 캡들(138)을 관통해 HKMG 구조체들(130)에 전기적으로 연결되도록 게이트 콘택트들(151 및 152)이 형성된다. 게이트 콘택트들(151 및 152)은 제한이 아닌 예로서, 게이트 콘택트 개구들(O21 및 O22)을 과충전하게 하나 이상의 금속 재료를 퇴적시키는 단계, 이어서 게이트 콘택트 개구들(O21 및 O22) 외부의 과잉 금속 재료(들)를 제거하기 위한 CMP 공정을 사용하여 형성되어 한다. CMP 공정의 결과로서, 게이트 콘택트들(151 및 152)은 ILD층(148)과 실질적으로 동일 평면인 상면들을 가진다. 게이트 콘택트들(151 및 152)은 구리, 알루미늄, 텅스텐, 또는 이들의 조합들 등과 같은 금속 재료들을 포함할 수 있고, PVD, CVD, 또는 ALD 등을 사용하여 형성될 수 있다. 일부 실시 예들에서, 게이트 콘택트들(151 및 152)은 금속 확산(예를 들어, 구리 확산)으로부터 ILD층(148), MCESL(146), 에칭 저항층(145), 및/또는 게이트 유전체 캡들(142)을 보호하기 위해 하나 이상의 배리어/접착층(도시되지 않음)을 더 포함할 수 있다. 하나 이상의 배리어/접착층은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있고, PVD, CVD, 또는 ALD 등을 사용하여 형성될 수 있다.
일부 실시 예들에서, 게이트 콘택트들(151 및 152)은 호랑이 이빨과 같은 프로파일을 갖지 않고 수직 측벽 프로파일을 갖는 게이트 콘택트 개구들(O21 및 O22)의 기하학적 구조를 이어받고(inherit), 이에 따라 게이트 콘택트들(151 및 152) 또한 호랑이 이빨과 같은 프로파일을 갖지 않고 수직 측벽 프로파일을 가진다. 더 상세히, 게이트 콘택트들(151 및 152)의 측벽들은 경사 변화 없이, ILD층(148)의 전체 두께, MCESL(146)의 전체 두께, 에칭 저항층(145)의 전체 두께, 및 유전체 캡들(142)의 전체 두께를 관통해 선형으로 그리고 수직으로 연장된다. 도 20b에 도시된 바와 같은 일부 다른 실시 예들에서는, 특히 게이트 유전체 캡들(142)이 MCESL(146)과 동일한 재료(예를 들어, 실리콘 질화물)로 형성될 때, LRM 에칭 공정(ET2)은 에칭 저항층(145)을 에칭하는 것보다 더 빠른 수직 에칭 레이트로 게이트 유전 캡들(142)을 에칭할 수 있기 때문에, 게이트 콘택트들(151 및 152)의 하측 부분들의 측벽들은 테이퍼지게 될 수 있다. 이러한 시나리오에서, 게이트 콘택트들(151 및 152)의 측벽들은 게이트 콘택트들(151 및 152)의 하측 부분들 내에서보다 게이트 콘택트들(151 및 152)의 상측 부분들 내에서 더 수직이 될 수 있고(또는 더 가파르게 될 수 있고), 에칭 저항층(145)과 게이트 유전체 캡들(142) 사이의 계면들에 게이트 콘택트들(151 및 152)의 측벽들의 경사 변화가 위치될 수 있다.
도 21 내지 도 39b는 본 개시의 일부 실시 예들에 따른 집적 회로 구조체(200)의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 도시한다. 일부 예시적인 실시 예들에 따르면, 형성되는 트랜지스터들은 p형 트랜지스터(이를테면 p형 GAA FET) 및 n형 트랜지스터(이를테면 FAA FET)를 포함할 수 있다. 다양한 도면들 및 예시적인 실시 예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 부호들이 사용된다. 방법의 추가적인 실시 예들에 대해, 도 21 내지 도 39b에 의해 도시된 공정들 이전, 동안, 그리고 이후에 추가적인 동작들이 제공될 수 있고, 아래에서 설명되는 동작들 중 일부는 대체되거나 제거될 수 있음이 이해된다. 동작들/공정들의 순서는 상호 교환 가능할 수 있다.
도 21, 도 22, 도 23, 도 24a, 도 25a, 도 26a, 및 도 27a는 제조 동안 중간 스테이지들에서의 집적 회로 구조체(200)의 일부 실시 예들의 사시도들이다. 도 24b, 도 25b, 도 26b, 도 27b, 도 28 내지 도 30, 도 31a, 및 도 32 내지 도 39b는 채널의 길이 방향을 따르고 기판의 상면에 수직인, 제1 컷(예를 들어, 도 24a에서의 컷 X-X)에 따른 제조 동안 중간 스테이지들에서의 집적 회로 구조체(200)의 일부 실시 예들의 단면도들이다. 도 31b는 게이트 영역에 있고 채널의 길이 방향에 수직인, 제2 컷(예를 들어, 도 24a에서의 컷 Y-Y)에 따른 제조 동안 중간 스테이지들에서의 집적 회로 구조체(200)의 일부 실시 예들의 단면도이다.
도 21를 참조하면, 기판(210) 위에 에피택tuf 스택(220)이 형성된다. 일부 실시 예들에서, 기판(210)은 실리콘(Si)을 포함할 수 있다. 대안적으로, 기판(210)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 재료(예를 들어, GaAs, GaP, GaAsP, AlInAs, AlGaAs, GaInAs, InAs, GaInP, InP, InSb, 및/또는 GaInAsP; 또는 이들의 조합) 또는 다른 적절한 반도체 재료들을 포함할 수 있다. 일부 실시 예들에서, 기판(210)은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조체 이를테면 매립 유전체층을 포함할 수 있다. 또한 대안적으로, 기판(210)은 산소 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 기술, 웨이퍼 접합, SEG라고 지칭되는 방법, 또는 또 다른 적절한 방법에 의해 형성된 것과 같은, 매립 산화물(buried oxide; BOX)층과 같은 매립 유전체층을 포함할 수 있다.
에피택셜 스택(220)은 제2 조성의 에피택셜층들(224)이 개재된 제1 조성의 에피택셜층들(222)을 포함한다. 제1 및 제2 조성들은 상이할 수 있다. 일부 실시 예들에서, 에피택셜층들(222)은 SiGe이고, 에피택셜층들(224)은 실리콘(Si)이다. 그러나, 상이한 산화 레이트들 및/또는 에칭 선택비를 갖는 제1 조성 및 제2 조성을 제공하는 것들을 포함하는 다른 실시 예들이 가능하다. 일부 실시 예들에서, 에피택셜층들(222)은 SiGe를 포함하고, 에피택셜층들(224)이 Si를 포함하는 경우, 에피택셜층들(224)의 Si 산화 레이트는 에피택셜층들(222)의 SiGe 산화 레이트보다 더 작다.
에피택셜층들(224) 또는 이의 부분들은 다중 게이트 트랜지스터의 나노시트 채널(들)을 형성할 수 있다. 나노시트라는 용어는 본 명세서에서 나노스케일, 또는 나아가 마이크로스케일 치수들을 갖고, 이 부분의 단면 형상에 관계 없이 세장 형상을 갖는 임의의 재료 부분을 지정하는 데 사용된다. 이에 따라, 이 용어는 원형 및 실질적으로 원형인 단면의 세장형 재료 부분들, 및 예를 들어 원통형 형상 또는 실질적으로 직사각형 단면을 포함하는 빔 또는 바 형상의 재료 부분들 둘 모두를 지정한다. 디바이스의 채널 또는 채널들을 정의하기 위한 에피택셜층들(224)의 사용은 아래에서 추가로 논의된다.
에피택셜층들(222)의 세 개의 층들 및 에피택셜층(224)들의 세 개의 층들이 도 21에 도시된 바와 같이 교대로 배열되는 점에 유념하며, 이는 단지 예시적인 목적들을 위한 것이고 청구항들에서 구체적으로 나열되는 것을 넘어서 제한하는 것으로 의도되지 않는다. 에피택셜 스택(220)에는 임의의 수의 에피택셜층이 형성될 수 있고; 층들의 수는 트랜지스터에 대한 목적하는 수의 채널 영역에 따르는 것으로 이해될 수 있다. 일부 실시 예들에서, 에피택셜층들(224)의 수는 2와 10 사이이다.
아래에서 더 상세히 설명될 바와 같이, 에피택셜층들(224)은 후속하여 형성될 다중 게이트 디바이스에 대한 채널 영역(들)으로서 역할을 할 수 있고, 두께는 디바이스 성능 고려 사항들에 기초하여 선택된다. 에피택셜층들(222)은 종내 제거되고 후속하여 형성될 다중 게이트 디바이스에 대한 인접한 채널 영역(들) 사이의 수직 거리를 정의하는 역할을 할 수 있고, 두께는 디바이스 성능 고려 사항들에 기초하여 선택된다. 따라서, 에피택셜층들(222)은 또한 희생층들이라고 지칭될 수 있고, 에피택셜층들(224)은 또한 채널층들이라고 지칭될 수 있다.
예로서, 스택(220)의 층들의 에피택셜 성장은 분자 빔 에피택시(molecular beam epitaxy; MBE) 공정, 금속 유기 화학 증기 퇴적(metalorganic chemical vapor deposition; MOCVD) 공정, 및/또는 다른 적절한 에피택셜 성장 공정들에 의해 수행될 수 있다. 일부 실시 예들에서, 에피택셜 성장된 층들, 이를테면 에피택셜층들(224)은 기판(210)과 동일한 재료를 포함한다. 일부 실시 예들에서, 에피택셜 성장된 층들(222 및 224)은 기판(210)과 상이한 재료를 포함한다. 상술한 바와 같이, 적어도 일부 예들에서, 에피택셜층들(222)은 에피택셜 성장된 실리콘 게르마늄(SiGe)층을 포함하고, 에피택셜층들(224)은 에피택셜 성장된 실리콘(Si)층을 포함한다. 대안적으로, 일부 실시 예들에서, 에피택셜층들(222 및 224) 중 어느 하나는 다른 재료들 이를테면 게르마늄, 화합물 반도체 이를테면 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물, 합금 반도체 이를테면 SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합들을 포함할 수 있다. 논의된 바와 같이, 에피택셜층들(222 및 224)의 재료들은 상이한 산화 및/또는 에칭 선택비 속성들을 제공하는 것에 기초하여 선택될 수 있다. 일부 실시 예들에서, 에피택셜층들(222 및 224)은 실질적으로 도펀트가 없으며(즉, 약 0 cm-3 내지 약 1×1018 cm-3의 외인성 도펀트 농도를 가짐), 이 경우 예를 들어, 에피택셜 성장 공정 동안 의도적인 도핑이 수행되지 않는다.
도 22를 참조하면, 기판(210)으로부터 연장되는 복수의 반도체 핀들(230)이 형성된다. 다양한 실시 예들에서, 핀들(230) 각각은 기판(210)으로부터 형성된 기판 부분(212) 및 에피택셜층들(222 및 224)을 포함하는 에피택셜 스택의 에피택셜층들 각각의 부분들을 포함한다. 핀들(230)은 이중 패터닝 또는 다중 패터닝 공정들을 포함하는 적절한 공정들을 사용하여 제조될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 조합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 기판 위에 희생층이 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여 패터닝된 희생층 옆에 스페이서들이 형성된다. 이어서 희생층은 제거되고, 이어서 나머지 스페이서들, 또는 맨드릴들(mandrels)이 초기 에피택셜 스택(220)을 에칭함으로써 핀들(230)을 패터닝하는 데 사용될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 공정들을 포함할 수 있다.
도 21 및 도 22에 도시된 바와 같은 도시된 실시 예에서, 핀들(230)을 패터닝하기 전에 에피택셜 스택(220) 위에 하드 마스크(hard mask; HM)층(910)이 형성된다. 일부 실시 예들에서, HM층은 산화물층(912)(예를 들어, SiO2를 포함할 수 있는 패드 산화물층) 및 산화물층 위에 형성되는 질화물층(914)(예를 들어, Si3N4를 포함할 수 있는 패드 질화물층)을 포함한다. 산화물층(912)은 에피택셜 스택(220)과 질화물층(914) 사이의 접착층으로서 작용할 수 있고, 질화물층(914)을 에칭하는 것에 대한 에칭 정지층으로서 작용할 수 있다. 일부 예들에서, HM 산화물층(912)은 열 성장된 산화물, 화학 증기 퇴적(CVD)으로 퇴적된 산화물, 및/또는 원자층 퇴적(ALD)으로 퇴적된 산화물을 포함한다. 일부 실시 예들에서, HM 질화물층(914)은 CVD 및/또는 다른 적절한 기술들에 의해 HM 산화물층(912) 상에 퇴적된다.
후속해서, 핀들(230)이 포토리소그래피 및 에칭 공정들을 포함하는 적절한 공정들을 사용하여 제조될 수 있다. 포토리소그래피 공정은 HM층(910) 위에 포토레지스트층(도시되지 않음)을 형성하는 단계, 포토레지스트를 패턴에 노출시키는 단계, 노광 후 베이크 공정들을 수행하는 단계, 및 레지스트를 현상하여 레지스트를 포함하는 패터닝된 마스크를 형성하는 단계를 포함할 수 있다. 일부 실시 예들에서, 레지스트를 패터닝하여 패터닝된 마스크 요소를 형성하는 단계는 전자 빔(e-빔) 리소그래피 공정 또는 극자외선(EUV) 리소그래피 공정 - 예를 들어, 약 1 nm-200 nm의 파장을 갖는 EUV 영역 내의 광을 사용함 - 을 사용하여 수행될 수 있다. 이어서 패터닝된 마스크가 기판(210)의 영역들, 및 이 위에 형성된 층들을 보호하는 데 사용될 수 있는 한편, 에칭 공정은 보호되지 않는 영역들에서 HM층(910)을 관통해, 에피택셜 스택(220)을 관통해, 그리고 기판(210) 내로 트렌치들(202)을 형성함으로써, 복수의 연장 핀들(230)을 남긴다. 트렌치들(202)은 건식 에칭(예를 들어, 반응성 이온 에칭), 습식 에칭, 및/또는 이들의 조합을 사용하여 에칭될 수 있다. 또한, 예를 들어, (예를 들어, 마스크 또는 격리 영역들에 의해) 핀 영역을 정의하는 단계 및 핀들(230)의 형태로 에피택셜 스택(220)을 에피택셜 성장시키는 단계를 포함하는 기판 상에 핀들을 형성하기 위한 방법들의 다수의 다른 실시 예들도 사용될 수 있다.
다음으로, 도 23에 도시된 바와 같이, 핀들(230) 사이에 개재되게 STI 영역들(240)이 형성된다. STI 영역들(240)에 관한 재료들 및 공정 세부 사항들은 전술된 STI 영역들(14)의 재료들 및 공정 세부 사항들과 유사하므로, 간결성을 위해 반복되지 않는다.
도 24a 및 도 24b를 참조한다. 더미 게이트 구조체들(250)이 기판(210) 위에 형성되고 핀들(230) 위에 적어도 부분적으로 배치된다. 더미 게이트 구조체들(250) 아래에 놓이는 핀들(230)의 부분들은 채널 영역들이라고 지칭될 수 있다. 더미 게이트 구조체들(250)은 또한 핀들(230)의 소스/드레인(source/drain; S/D) 영역들, 예를 들어, 채널 영역들의 양 측면들 상에 인접한 핀들(230)의 영역들을 정의할 수 있다.
더미 게이트 형성 단계는 먼저 핀들(230) 위에 더미 게이트 유전체층(252)을 형성한다. 후속해서, 더미 게이트 유전체층(252) 위에 더미 게이트 전극층(254), 및 다수의 층들(256 및 258)(예를 들어, 산화물층(256) 및 질화물층(258))을 포함할 수 있는 하드 마스크가 형성된다. 이어서 하드 마스크가 패터닝되며, 이어서 패터닝된 하드 마스크를 에칭 마스크로서 사용함으로써 더미 게이트 전극층(254)을 패터닝한다. 일부 실시 예들에서, 더미 게이트 전극층(254)을 패터닝한 후에, 핀들(230)의 S/D 영역들로부터 더미 게이트 유전체층(252)이 제거된다. 에칭 공정은 습식 에칭, 건식 에칭, 및/또는 이들의 조합을 포함할 수 있다. 에칭 공정은 핀들(230), 더미 게이트 전극층(254), 산화물 마스크층(256) 및 질화물 마스크층(258)을 실질적으로 에칭하지 않고 더미 게이트 유전체층(252)을 선택적으로 에칭하도록 선택된다. 더미 게이트 유전체층 및 더미 게이트 전극층의 재료들은 전술된 더미 게이트 유전체층(108) 및 더미 게이트 전극층(110)의 재료들과 유사하고, 이에 따라 간결성을 위해 반복되지 않는다.
더미 게이트 구조체들(250)의 형성이 완료된 후에, 더미 게이트 구조체들(250)의 측벽들 상에 게이트 스페이서들(260)이 형성된다. 예를 들어, 기판(210) 상에 스페이서 재료층이 퇴적된다. 스페이서 재료층은 게이트 측벽 스페이서들을 형성하도록 후속하여 에칭백될 컨포멀 층일 수 있다. 도시된 실시 예에서, 스페이서 재료층(260)은 더미 게이트 구조체들(250)의 상단 및 측벽들 상에 컨포멀하게 배치된다. 스페이서 재료층(260)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, SiCN 막들, 실리콘 산탄화물, SiOCN 막들, 및/또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 일부 실시 예들에서, 스페이서 재료층(260)은 제1 스페이서층(262), 및 제1 스페이서층(262) 위에 형성되는 제2 스페이서 층(264)(도 24b에 도시됨)과 같은 다수의 층들을 포함한다. 예로서, 스페이서 재료층(260)은 적절한 퇴적 공정들을 사용하여 게이트 구조체들(250) 위에 유전체 재료를 퇴적함으로써 형성될 수 있다. 이어서, 더미 게이트 구조체(250)에 의해 커버되지 않는 핀들(230)의(예를 들어, 핀들(230)의 소스/드레인 영역들 내의) 부분들을 노출시키도록 퇴적된 스페이서 재료층(260)에 대해 이방성 에칭 공정이 수행된다. 더미 게이트 구조체(250) 바로 위의 스페이서 재료층의 부분들이 이 이방성 에칭 공정에 의해 완전히 제거될 수 있다. 더미 게이트 구조체(250)의 측벽들 상의 스페이서 재료층의 부분들은 남아, 게이트 측벽 스페이서들을 형성할 수 있으며, 이것들은 단순화를 위해, 게이트 스페이서들(260)로서 표기된다. 도 24b의 단면도에서 게이트 스페이서들(260)은 다층 구조체들이지만, 도 24a의 사시도에서는 단순화를 위해 단층 구조체들로서 도시된다.
다음으로, 도 25a 및 도 25b에 도시된 바와 같이, 게이트 스페이서들(260)을 넘어서 횡측으로 연장되는 반도체 핀들(230)의(예를 들어, 핀들(230)의 소스/드레인 영역들 내의) 노출된 부분들이 예를 들어, 더미 게이트 구조체(250) 및 게이트 스페이서들(260)을 에칭 마스크로서 사용하는 이방성 에칭 공정을 사용함으로써 에칭되어, 반도체 핀들(230) 내로 그리고 대응하는 더미 게이트 구조체들(250) 사이에 리세스들(R6)을 생성한다. 이방성 에칭 후에, 희생층들(222) 및 채널층들(224)의 단면들은 이방성 에칭으로 인해, 게이트 스페이서들(260)의 각 최외측 측벽들과 정렬된다. 일부 실시 예들에서, 이방성 에칭은 플라즈마 소스 및 반응 가스를 이용한 건식 화학 에칭에 의해 수행될 수 있다. 플라즈마 소스는 유도 결합 플라즈마(ICR) 소스, 변압기 결합 플라즈마(TCP) 소스, 또는 전자 사이클로트론 공명(ECR) 소스 등일 수 있고, 반응 가스는 불소계 가스(이를테면 SF6, CH2F2, CH3F, 또는 CHF3 등), 염소계 가스(예를 들어, Cl2), 브롬화 수소 가스(HBr), 산소 가스(O2) 등, 또는 이들의 조합들일 수 있다.
다음으로, 도 26a 및 도 26b에서, 희생층들(222)은 적절한 에칭 기술들을 사용함으로써 횡측으로 또는 수평으로 리세싱되어, 대응하는 채널층들(224) 사이에 각각 수직으로 횡측 리세스들(R7)을 생성한다. 이 단계는 선택적 에칭 공정을 사용함으로써 수행될 수 있다. 제한이 아닌 예로서, 희생층들(222)은 SiGe이고 채널층들(224)은 실리콘이어서 희생층들(222)의 선택적 에칭을 가능하게 한다. 일부 실시 예들에서, 선택적 습식 에칭은 Si를 에칭하는 것보다 더 빠른 에칭 레이트로 SiGe를 에칭하는 APM(예를 들어, 수산화암모늄-과산화수소-물 혼합물) 에칭을 포함한다. 일부 실시 예들에서, 선택적 에칭은 SiGe 산화에 이어서 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3 세정에 의해 제공될 수 있고, 이어서 Si를 에칭하는 것보다 더 빠른 에칭 레이트로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에칭제에 의해 SiGeOx가 제거될 수 있다. 더욱이, Si의 산화 레이트가 SiGe의 산화 레이트보다 훨씬 더 낮기 때문에(때때로 30배 더 낮음), 채널층들(224)은 희생층들(222)을 횡측으로 리세싱하는 공정에 의해 거의 에칭되지 않는다. 결과적으로, 채널층들(224)은 희생층들(222)의 양 단면들을 지나 횡측으로 연장된다.
도 27a 및 도 27b에서, 도 26a 및 도 26b를 참조하여 상술된 희생층들(222)의 횡측 에칭에 의해 남겨진 리세스들(R7)을 충전하도록 내측 스페이서 재료층(270)이 형성된다. 내측 스페이서 재료층(270)은 로우-k 유전체 재료, 이를테면 SiO2, SiN, SiCN, 또는 SiOCN일 수 있고, ALD와 같은 적절한 퇴적 방법에 의해 형성될 수 있다. 내측 스페이서 재료층(270)의 퇴적 후에, 희생층들(222)의 횡측 에칭에 의해 남겨진 리세스들(R7)을 충전하는 퇴적된 내측 스페이서 재료(270)의 부분들만이 남겨지도록, 퇴적된 내측 스페이서 재료(270)를 트리밍(trimming)하도록 이방성 에칭 공정이 수행될 수 있다. 트리밍 공정 후에, 퇴적된 내측 스페이서 재료의 나머지 부분들은 단순화를 위해 내측 스페이서들(270)로서 표기된다. 내측 스페이서들(270)은 후속 가공에서 형성되는 소스/드레인 에피택셜 구조체들로부터 금속 게이트들을 격리시키는 역할을 한다. 도 27a 및 도 27b의 예에서, 내측 스페이서들(270)의 최외측 측벽들은 채널층들(224)의 측벽들과 실질적으로 정렬된다.
도 28에서, 반도체 핀들(230)의 소스/드레인 영역들(S/D) 위에 소스/드레인 에피택셜 구조체들(280)이 형성된다. 소스/드레인 에피택셜 구조체들(280)은 핀들(230) 상에 에피택셜 재료를 제공하는 에피택셜 성장 공정을 수행함으로써 형성될 수 있다. 에피택셜 성장 공정 동안, 게이트 측벽 스페이서들(260) 및 내측 스페이서들(270)은 소스/드레인 에피택셜 구조체들(280)을 소스/드레인 영역들(S/D)로 제한한다. GAA FET들의 소스/드레인 에피택셜 구조체들(280)에 관한 재료들 및 공정 세부 사항들은 전술된 FinFET들의 소스/드레인 에피택셜 구조체들(122)의 재료들 및 공정 세부 사항들과 유사하므로, 간결성을 위해 반복되지 않는다.
도 29에서, 층간 유전체(ILD)층(310)이 기판(210) 상에 형성된다. 일부 실시 예들에서, ILD층(310)을 형성하기 전에 콘택트 에칭 정지층(CESL)이 선택적으로 형성된다. 일부 예들에서, ILD층(310)을 퇴적시킨 후에, ILD층(310)의 과잉 재료들을 제거하기 위해 평탄화 공정이 수행될 수 있다. 예를 들어, 평탄화 공정은 더미 게이트 구조체들(250) 위에 놓인 ILD층(310)(및 존재한다면, CESL층)의 부분들을 제거하고 집적 회로 구조체(200)의 상면을 평탄화하는 화학 기계적 평탄화(CMP) 공정을 포함한다. 일부 실시 예들에서, CMP 공정은 또한 (도 28에 도시된 바와 같은) 하드 마스크 층들(256, 258)을 제거하고 더미 게이트 전극층(254)을 노출시킨다.
이후에, 먼저 더미 게이트 구조체들(250)이 제거되고, 이어서 희생층들(222)이 제거된다. 생성된 구조체가 도 30에 도시되어 있다. 일부 실시 예들에서, 더미 게이트 구조체들(250)은 다른 재료들(예를 들어, 게이트 측벽 스페이서들(260) 및/또는 ILD층(310))을 에칭하는 것보다 더 빠른 에칭 레이트로 더미 게이트 구조체들(250) 내의 재료들을 에칭하는 선택적 에칭 공정(예를 들어, 선택적 건식 에칭, 선택적 습식 에칭, 또는 이들의 조합)을 사용함으로써 제거되며, 이에 따라 대응하는 게이트 측벽 스페이서들(260) 사이에 게이트 트렌치들(GT2)을 생성하며, 게이트 트렌치(GT2)에서 희생층들(222)이 노출된다. 후속해서, 게이트 트렌치들(GT2) 내의 희생층들(222)은 채널층들(224)을 에칭하는 것보다 더 빠른 에칭 레이트로 희생층들(222)을 에칭하는 또 다른 선택적 에칭 공정을 사용함으로써 제거되며, 이에 따라 이웃하는 채널층들(224) 사이에 개구들(O6)을 형성한다. 이러한 방식으로, 채널층들(224)은 기판(210) 위에 그리고 소스/드레인 에피택셜 구조체들(280) 사이에 매달린 나노시트들이 된다. 이 단계는 또한 채널 릴리즈(channel release) 공정이라고도 불리운다. 이러한 중간 가공 단계에서, 나노시트들(224) 사이의 개구들(O6)은 주변 환경 조건들(예를 들어, 공기, 질소 등)로 채워질 수 있다. 일부 실시 예들에서, 나노시트들(224)은 자신들의 기하학적 구조에 따라, 나노와이어들, 나노슬래브들 및 나노링들이라고 상호 교환 가능하게 지칭될 수 있다. 예를 들어, 일부 다른 실시 예들에서, 채널층들(224)은 희생층(222)들을 완전히 제거하기 위한 선택적 에칭 공정으로 인해 실질적인 둥근 형상(즉, 원통형)을 갖도록 트리밍될 수 있다. 이러한 경우, 생성된 채널층들(224)은 나노와이어들이라고 불리울 수 있다.
일부 실시 예들에서, 희생층들(222)은 선택적 습식 에칭 공정을 사용함으로써 제거된다. 일부 실시 예들에서, 희생층들(222)은 SiGe이고 채널층들(224)은 실리콘이어서 희생층들(222)의 선택적 제거를 가능하게 한다. 일부 실시 예들에서, 선택적 습식 에칭은 APM(예를 들어, 수산화암모늄-과산화수소-물 혼합물) 에칭을 포함한다. 일부 실시 예들에서, 선택적 제거는 SiGe 산화에 이어서 SiGeOx 제거를 포함한다. 예를 들어, 산화는 O3 세정에 의해 제공될 수 있고, 이어서 Si를 에칭하는 것보다 더 빠른 에칭 레이트로 SiGeOx를 선택적으로 에칭하는 NH4OH와 같은 에칭제에 의해 SiGeOx가 제거될 수 있다. 더욱이, Si의 산화 레이트가 SiGe의 산화 레이트보다 훨씬 더 낮기 때문에(때때로 30배 더 낮음), 채널층들(224)은 채널 릴리즈 공정에 의해 거의 에칭되지 않을 수 있다. 채널 릴리즈 단계 및 희생층들을 횡측으로 리세싱하는 이전 단계(도 26a 및 도 26b에 도시된 단계) 둘 모두는 Si를 에칭하는 것보다 더 빠른 에칭 레이트로 SiGe를 에칭하는 선택적 에칭 공정을 사용하고, 이에 따라 이들 두 단계들은 일부 실시 예들에서 동일한 에칭 화학 물질을 사용할 수 있다는 점이 유념될 수 있다. 이 경우, 채널 릴리즈 단계의 에칭 시간/지속 기간은 희생 SiGe 층들을 완전히 제거하기 위해, 희생층들을 횡측으로 리세싱하는 이전 단계의 에칭 시간/지속 기간보다 더 길다.
도 31a 및 도 31b에서, 대체 게이트 구조체들(320)은 게이트 트렌치들(GT2) 내의 매달린 나노시트들(224) 각각을 둘러싸도록 게이트 트렌치들(GT2) 내에 각각 형성된다. 게이트 구조체들(320)은 GAA FET들의 최종 게이트들일 수 있다. 최종 게이트 구조체는 하이-k/금속 게이트 스택일 수 있지만, 다른 조성들도 가능하다. 일부 실시 예들에서, 게이트 구조체들(320) 각각은 복수의 나노시트들(224)에 의해 제공되는 다중 채널들과 연관된 게이트를 형성한다. 예를 들어, 하이-k/금속 게이트 구조체들(320)은 나노시트들(224)의 릴리스에 의해 제공된 개구들(O6)(도 30에 도시된 바와 같은) 내에 형성된다. 다양한 실시 예들에서, 하이-k/금속 게이트 구조체(320)는 나노시트들(224) 주위에 형성되는 게이트 유전체층(322), 게이트 유전체층(322) 주위에 형성되는 일함수 금속층(324), 및 일함수 금속층(324) 주위에 형성되고 게이트 트렌치들(GT2)의 나머지를 충전하는 충전 금속(326)을 포함한다. 게이트 유전체층(322)은 계면층(예를 들어, 실리콘 산화물층) 및 계면층 위의 하이-k 게이트 유전체층을 포함한다. 본 명세서에서 사용되고 설명되는 바와 같은, 하이-k 게이트 유전체들은 예를 들어, 열 실리콘 산화물의 유전 상수(~3.9)보다 더 큰 고유전 상수를 갖는 유전체 재료들을 포함한다. 하이-k/금속 게이트 구조체들(320) 내에 사용되는 일함수 금속층(324) 및/또는 충전 금속층(326)은 금속, 금속 합금, 또는 금속 규화물을 포함할 수 있다. 하이-k/금속 게이트 구조체들(320)의 형성은 다양한 게이트 재료들, 하나 이상의 라이너 층을 형성하기 위한 퇴적들, 및 과잉 게이트 재료들을 제거하기 위한 한 번 이상의 CMP 공정을 포함할 수 있다. 하이-k/금속 게이트 구조체(320)의 종축을 따라 취해진 도 31b의 단면도에 도시된 바와 같이, 하이-k/금속 게이트 구조체(320)는 나노시트들(224) 각각을 둘러싸고, 이에 따라 GAA FET의 게이트라고 지칭된다. GAA FET들의 게이트 구조체들(320)에 관한 재료들 및 공정 세부 사항들은 FinFET들의 게이트 구조체들(130)과 유사하므로, 간결성을 위해 반복되지 않는다.
도 32에서, 대체 게이트 구조체들(320) 및 게이트 스페이서들(260)을 에칭백하도록 에칭백 공정이 수행되어, 에칭백된 게이트 구조체들(320) 및 에칭백된 게이트 스페이서들(260) 위에 리세스들을 생성한다. 일부 실시 예들에서, 대체 게이트 구조체들(320)의 재료들이 게이트 스페이서들(260)과 상이한 에칭 선택비를 갖기 때문에, 대체 게이트 구조체들(320)의 상면들은 게이트 스페이서들(260)의 상면들과 상이한 높이에 있을 수 있다. 예를 들어, 도 32에 도시된 바와 같은 도시된 실시 예에서, 대체 게이트 구조체들(320)의 상면들은 게이트 스페이서들(260)의 상면들보다 더 낮다. 그러나, 일부 다른 실시 예들에서, 대체 게이트 구조체들(320)의 상면들은 게이트 스페이서들(260)의 상면들과 같은 높이이거나 게이트 스페이서들(116)의 상면들보다 더 높을 수 있다.
이어서, CVD 또는 ALD와 같은 적절한 공정에 의해 에칭백된 대체 게이트 구조체들(320) 맨 위에 각각 게이트 금속 캡들(330)이 선택적으로 형성된다. 금속 캡들(330)은 제한이 아닌 예로서, 5 원자 퍼센트보다 더 적은 양의 불소 오염 물질 및 3 원자 퍼센트보다 더 많은 양의 염소 오염 물질을 갖는 실질적으로 무불소 텅스텐(FFW) 막들일 수 있다. FFW 형성에 관한 공정 세부 사항은 금속 캡들(138)에 대해 전술되었으므로, 간결성을 위해 반복되지 않는다.
도 33에서, 게이트 금속 캡들(330) 및 게이트 스페이서들(260) 위에 게이트 유전체 캡들(340)이 형성된다. 게이트 금속 캡들(330)은 게이트 스페이서들(260)의 상면들보다 더 낮은 상면들을 갖기 때문에, 게이트 유전체 캡(340)들 각각은 금속 캡(330)의 상면과 접촉하는 하측 계단 및 게이트 스페이서(260)의 상면과 접촉하는 상측 계단을 갖는 계단형 저면을 가진다. 유전체 캡들에 관한 재료들 및 공정 세부 사항들은 전술된 게이트 유전체 캡들(142)의 재료들 및 공정 세부 사항들과 유사하므로, 간결성을 위해 반복되지 않는다.
도 34에서, ILD층(310)을 관통해 연장되게 소스/드레인 콘택트들(350)이 형성된다. 소스/드레인 콘택트들(350)의 형성은 제한이 아닌 예로서, ILD층(310)을 관통해 연장되게 콘택트 개구들을 형성하여 소스/드레인 에피택셜 구조체들(280)을 노출시키도록 한 번 이상의 에칭 공정을 수행하는 단계, 콘택트 개구들을 과충전하게 하나 이상의 금속 재료를 퇴적시키는 단계, 및 이어서 콘택트 개구들 외부의 과잉 금속 재료들을 제거하도록 CMP 공정을 수행하는 단계를 포함한다. 일부 실시 예들에서, 하나 이상의 에칭 공정은 게이트 유전체 캡들(340) 및 게이트 스페이서들(260)을 에칭하는 것보다 더 빠른 에칭 레이트로 ILD층(310)을 에칭하는 선택적 에칭이다. 결과적으로, 선택적 에칭은 게이트 유전체 캡들(340) 및 게이트 스페이서들(260)을 에칭 마스크로서 사용하여 수행되며, 이에 따라 콘택트 개구들 그리고 이로 인해 소스/드레인 콘택트들(350)이 추가 포토리소그래피 공정을 사용하지 않고 소스/드레인 에피택셜 구조체들(280)에 자기 정렬되게 형성된다. 이러한 경우, 소스/드레인 콘택트들(350)은 자기 정렬 콘택트(self-aligned contact; SAC)들이라고 불리울 수 있고, 자기 정렬 콘택트들(350)을 형성할 수 있게 하는 게이트 유전체 캡들(340)은 SAC 캡들(340)이라고 불리울 수 있다.
도 35에서, ALD 공정, PECVD 공정, 및/또는 다른 적절한 퇴적 공정들을 사용함으로써, 게이트 유전체 캡들(340) 및 소스/드레인 콘택트들(350) 위에 에칭 저항층(352)이 형성된다. 일부 실시 예들에서, 에칭 저항층(352)은 게이트 유전체 캡들(340)의 재료 및 후속하여 형성될 MCESL의 재료와 상이한 재료로 제조된다. 예를 들어, 게이트 유전체 캡들(340) 및 후속하여 형성될 MCESL이 동일한 재료(예를 들어, 실리콘 질화물)로 제조될 때, 에칭 저항층(352)은 산화물계 재료, 이를테면 실리콘 산화물, TEOS 산화물, 실리콘이 풍부한 실리콘 산화물, 또는 또 다른 적절한 산화물계 유전체 재료들로 제조된다. 재료 차이로 인해, 에칭 저항층(352)은 후속하여 형성될 MCESL 및 게이트 유전체 캡들(340)과 상이한 에칭 선택비를 가진다. 결과적으로, 에칭 저항층(352)은 게이트 유전체 캡들(340) 및 MCESL 둘 모두보다 다음의 LRM 에칭 공정에서 더 느린 에칭 레이트를 가질 수 있으며, 이는 아래에서 더 상세히 논의될 바와 같이, LRM 에칭 공정을 늦추는 것을 가능하게 할 수 있다.
일부 실시 예들에서, 에칭 저항층(352)은 두께(T5)를 가진다. 일부 실시 예들에서, 3 nm 기술 노드의 경우, 두께(T5)는 약 1 옹스트롬 내지 약 50 옹스트롬의 범위 내에 있다. 일부 추가 실시 예들에서, 두께(T5) 대 게이트 유전체 캡들(340)의 최대 두께(T6)의 비는 약 3:100 내지 약 60:100의 범위 내에 있다. 두께 비(T5/T6)가 과소한 경우, 에칭 저항층(352)은 너무 얇아서 후속 LRM 에칭 공정을 늦출 수 없다. 두께 비(T5/T6)가 과대한 경우, 에칭 저항층(352)은 너무 두꺼워서 예상되는 지속 시간 내에 펀치 스루될 수 있다. 다른 기술 노드들, 이를테면 20 nm 노드, 16 nm 노드, 10 nm 노드, 7 nm 노드, 및/또는 5 nm 노드의 경우, 에칭 저항층(352)의 두께(T5)는 약 1 nm 내지 약 20 nm의 범위 내에 있을 수 있다.
도 36에서, 게이트 유전체 캡들(340) 위에 에칭 저항층(352)이 형성된 후에, 이어서 에칭 저항층(352) 위에 MCESL(360)이 퇴적된다. 후속해서, MCESL(360) 위에 또 다른 ILD층(370)이 퇴적된다. 일부 실시 예들에서, 게이트 유전체 캡들(340) 및 MCESL(360)은 둘 모두 질화물계 재료들(예를 들어, 실리콘 질화물)이고, 에칭 저항층(352) 및 ILD층(370)은 둘 모두 산화물계 재료들(예를 들어, 실리콘 산화물)이며, 이에 따라 ILD층(370) 및 에칭 저항층(352)은 게이트 유전체 캡들(340) 및 MCESL(360) 둘 모두와 상이한 에칭 선택비를 가진다. 일부 실시 예들에서, MCESL(360)은 에칭 저항층(352)의 두께(T5)보다 더 큰 두께(T7)를 가진다. 예를 들어, MCESL(360)의 두께(T7)는 약 3 nm 내지 약 20 nm의 범위 내에 있다. 일부 실시 예들에서, ILD층(370)은 MCESL(360)의 두께(T7) 및 에칭 저항층(352)의 두께(T5)보다 더 큰 두께(T8)를 가진다. 일부 추가 실시 예들에서, ILD층(370)의 두께(T8)는 MCESL(360) 및 에칭 저항층(352)의 총 두께보다 더 크다. 예를 들어, ILD층(370)의 두께(T8)는 약 3 nm 내지 약 100 nm의 범위 내에 있다.
도 37에서, 제1 에칭 공정(콘택트 에칭 공정이라고도 불리움)(ET3)을 사용함으로써 ILD층(370)을 관통해 연장되는 게이트 콘택트 개구들(O41 및 O42)을 형성하도록 ILD층(370)이 패터닝된다. 일부 실시 예들에서, 콘택트 에칭 공정(ET3)은 플라즈마 에칭과 같은 이방성 에칭 공정이다. 콘택트 에칭 공정(ET3)에 관한 공정 세부 사항들은 전술된 콘택트 에칭 공정(ET1)의 공정 세부 사항들과 유사하므로, 간결성을 위해 반복되지 않는다.
도 37에 도시된 바와 같은 일부 실시 예들에서, 제1 횡측 치수(예를 들어, 제1 최대 폭(W41))의 게이트 콘택트 개구(O41) 및 제2 횡측 치수(예를 들어, 제2 최대 폭(W42))의 게이트 콘택트 개구(O42)가 콘택트 에칭 공정(ET3)에서 동시에 형성된다. 제2 최대 폭(W42)은 제1 최대폭(W41)보다 더 클 수 있다. 게이트 콘택트 개구들(O41과 O42) 사이의 폭 차이는 회로 기능들 및/또는 설계 규칙들에 따라 의도적으로 형성될 수 있다. 대안적으로, 게이트 콘택트 개구들(O41과 O42) 사이의 폭 차이는 게이트 콘택트 개구들(O21과 O22)에 대해 전술된 바와 같이, 콘택트 에칭 공정(ET3)의 부정확성으로 인해 의도치 않게 형성될 수 있다. 게이트 콘택트 개구들(O41 및 O42)의 폭들의 차이는 보다 넓은 게이트 콘택트 개구(O42)가 보다 좁은 게이트 콘택트 개구(O41)보다 더 깊게 만든다.
도 38a에서, LRM 에칭 공정(ET4)은 MCESL(360), 에칭 저항층(352), 및 게이트 유전체 캡들(340)을 브레이크 스루함에 따라, 게이트 콘택트 개구들(O41 및 O42)을 게이트 구조체들(320) 위의 게이트 금속 캡들(330)까지 더 깊어지게 하도록 수행된다. LRM 에칭 공정(ET4)의 결과로서, 더 깊어진 게이트 콘택트 개구들(O41 및 O42)의 저부들에서 게이트 금속 캡들(330)이 노출된다. LRM 에칭 공정(ET4)의 에칭제 및/또는 에칭 조건은 에칭 저항층(352)이 MCESL(360) 및 게이트 유전체 캡들(340)보다 더 느린 에칭 레이트를 보이도록 하는 것과 같은 방식으로 선택된다. LRM 에칭 공정(ET4)에 관한 공정 세부 사항들은 LRM 에칭 공정(ET2)에 대해 전술되었으므로, 여기서는 간결성을 위해 반복되지 않는다.
에칭 저항층(352)과 MCESL(360) 사이의 에칭 선택비로 인해, MCESL(360)이 펀치 스루될 때 에칭 저항층(352)은 LRM 에칭 공정(ET4)을 늦출 수 있으며, 이는 결과적으로 게이트 콘택트 개구들(O41 및 O42)이 에칭 저항층(352)에 도달할 때 게이트 콘택트 개구들(O41 및 O42)에서 수직 에칭 레이트 및 깊이 증가를 늦출 것이다. 이에 따라, 보다 좁은 게이트 콘택트 개구(O41)와 보다 넓은 게이트 콘택트 개구(O42) 사이의 깊이 차이가 에칭 저항층(352)에 의해 감소될 수 있다. 이에 따라, 감소된 깊이 로딩은 보다 넓은 게이트 콘택트 개구(O42)에 호랑이 이빨과 같은 패턴이 형성되는 것을 방지할 수 있으며, 이는 결과적으로 누설 전류(예를 들어, 게이트 콘택트들로부터 소스/드레인 콘택트들로의 누설 전류)의 위험을 감소시킨다. 더욱이, 게이트 콘택트 개구들(O41 및 O42)이 에칭 저항층(352)에 도달할 때, 에칭 저항층(352)은 수직 에칭 레이트를 늦추지만 횡측 에칭 레이트는 늦추지 않기 때문에, LRM 에칭 공정(ET4)은 에칭 저항층(352)을 에칭하는 동안 게이트 콘택트 개구들(O41 및 O42)의 하측 부분들을 횡측으로 확장시킬 수 있으며, 이에 따라 게이트 콘택트 개구들(O41 및 O42)의 저부 폭들이 증가될 수 있고, 게이트 콘택트 개구(O41 및 O42)는 에칭 저항층(352)이 펀치 스루되기 전보다 더 수직이 될 수 있다.
일부 실시 예들에서, 게이트 콘택트 개구들(O41 및 O42)의 측벽들은 경사 변화 없이, ILD층(370)의 전체 두께, MCESL(360)의 전체 두께, 에칭 저항층(352)의 전체 두께, 게이트 유전체 캡들(340)의 전체 두께를 관통해 선형으로 그리고 수직으로 연장된다. 도 38b에 도시된 바와 같은 일부 다른 실시 예들에서는, 특히 게이트 유전체 캡들(340)이 MCESL(360)과 동일한 재료(예를 들어, 실리콘 질화물)로 형성될 때, LRM 에칭 공정(ET4)은 에칭 저항층(352)을 에칭하는 것보다 더 빠른 수직 에칭 레이트로 게이트 유전 캡들(340)을 에칭할 수 있기 때문에, 게이트 콘택트 개구들(O41 및 O42)의 하측 부분들의 측벽들이 테이퍼지게 될 수 있다. 이러한 시나리오에서, 게이트 콘택트 개구들(O41 및 O42)의 측벽들은 게이트 콘택트 개구들(O41 및 O42)의 하측 부분들 내에서보다 게이트 콘택트 개구들(O41 및 O42)의 상측 부분들 내에서 더 수직이 될 수 있고(또는 더 가파르게 될 수 있고), 에칭 저항층(352)과 게이트 유전체 캡들(340) 사이의 계면들에 게이트 콘택트 개구들(O41 및 O42)의 측벽들의 경사 변화가 위치될 수 있다.
도 38a에 도시된 바와 같은 일부 실시 예들에서, 보다 넓은 게이트 콘택트 개구(O42)는 이웃하는 게이트 스페이서(260)로 연장되어, 게이트 스페이서(260)에 노치형 코너(C42)를 생성할 수 있다. 이러한 노치형 코너(C42)는 콘택트 에칭 공정(ET3) 및/또는 LRM 에칭 공정(ET4)의 부정확성으로 인해 의도치 않게 형성될 수 있다. 그러나, 이 경우에도, 전술된 바와 같이 보다 넓은 게이트 콘택트 개구(O42)에서 깊이 증가가 에칭 저항층(352)을 펀치 스루하는 동안 느려지기 때문에, 게이트 스페이서(260)는 호랑이 이빨과 같은 리세스를 형성하도록 의도치 않게 오버 에칭되지는 않을 것이다. 보다 넓은 게이트 콘택트 개구(O42)가 호랑이 이빨과 같은 리세스를 갖지 않거나 무시할 수 있는 정도로 가지기 때문에, 누설 전류(예를 들어, 소스/드레인 콘택트와 게이트 콘택트 개구(O42) 내에 후속하여 형성될 게이트 콘택트 사이의 누설 전류)의 위험이 감소될 수 있다. 게이트 스페이서(260)가 2층 구조체인 일부 실시 예들에서, 노치형 게이트 스페이서(260)는 계단형 상면 구조를 가지며, 이때 계단형 상면 구조의 하측 계단은 LRM 에칭 공정(ET4)에 의해 리세싱된 제1 스페이서층(262)의 상면이고, 계단형 상면 구조의 상측 계단은 LRM 에칭 공정(ET4)에 의해 리세싱되지 않은 제2 스페이서층(264)의 상면이다.
도 39a를 참조하면, 이어서 보다 좁은 게이트 콘택트 개구(O41) 및 보다 넓은 게이트 콘택트 개구(O44) 내에 각각, 게이트 금속 캡들(330)을 관통해 HKMG 구조체들(320)에 전기적으로 연결되도록 보다 좁은 게이트 콘택트(381) 및 보다 넓은 게이트 콘택트(382)가 형성된다. 게이트 콘택트들(381 및 382)에 관한 재료들 및 공정 세부 사항들은 전술된 게이트 콘택트들(151 및 152)의 재료들 및 공정 세부 사항들과 유사하므로, 간결성을 위해 반복되지 않는다.
일부 실시 예들에서, 게이트 콘택트들(381 및 382)은 호랑이 이빨과 같은 프로파일을 갖지 않고 수직 측벽 프로파일을 갖는 게이트 콘택트 개구들(O41 및 O42)의 기하학적 구조를 이어받고, 이에 따라 게이트 콘택트들(381 및 382) 또한 호랑이 이빨과 같은 프로파일을 갖지 않고 수직 측벽 프로파일을 가진다. 더 상세히, 게이트 콘택트들(381 및 382)의 측벽들은 경사 변화 없이, ILD층(370)의 전체 두께, MCESL(360)의 전체 두께, 에칭 저항층(352)의 전체 두께, 및 게이트 유전체 캡들(340)의 전체 두께를 관통해 선형으로 그리고 수직으로 연장된다. 도 39b에 도시된 바와 같은 일부 다른 실시 예들에서는, 특히 게이트 유전체 캡들(340)이 MCESL(360)과 동일한 재료(예를 들어, 실리콘 질화물)로 형성될 때, LRM 에칭 공정(ET4)은 에칭 저항층(352)을 에칭하는 것보다 더 빠른 수직 에칭 레이트로 게이트 유전 캡들(340)을 에칭할 수 있기 때문에, 게이트 콘택트들(381 및 382)의 하측 부분들의 측벽들은 테이퍼지게 될 수 있다. 이러한 시나리오에서, 게이트 콘택트들(381 및 382)의 측벽들은 게이트 콘택트들(381 및 382)의 하측 부분들 내에서보다 게이트 콘택트들(381 및 382)의 상측 부분들 내에서 더 수직이 될 수 있고(또는 더 가파르게 될 수 있고), 에칭 저항층(352)과 게이트 유전체 캡들(340) 사이의 계면들에 게이트 콘택트들(381 및 382)의 측벽들의 경사 변화가 위치될 수 있다.
위의 논의들에 기초하여, 다양한 실시 예들에서 본 개시는 이점들을 제공한다는 것을 알 수 있다. 그러나, 다른 실시 예들은 추가 이점들을 제공할 수 있고, 모든 이점들이 본 명세서에서 반드시 개시되는 것은 아니며, 모든 실시 예들에 대해 특정 이점이 요구되지 않는다고 이해된다. 하나의 이점은 게이트 콘택트 개구들의 깊이 로딩 이슈가 완화될 수 있다는 점이다. 또 다른 이점은 게이트 콘택트 개구들이 보다 수직인 측벽 프로파일을 가질 수 있다는 점이다. 또 다른 이점은 수직인 측벽 프로파일을 갖는 게이트 콘택트의 저부 표면적이 테이퍼진 게이트 콘택트에 비해 증가될 수 있기 때문에 게이트 콘택트 저항이 감소될 수 있다는 점이다. 또 다른 이점은 누설 전류(예를 들어, 게이트 콘택트로부터 소스/드레인 콘택트로의 누설 전류)의 위험이 감소될 수 있다는 점이다.
일부 실시 예들에서, 방법은 반도체 기판 위에 게이트 구조체를 형성하는 단계; 게이트 구조체를 에칭백하는 단계; 에칭백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계; 게이트 유전체 캡 위에 에칭 저항층(etch-resistant layer)을 퇴적시키는 단계; 에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고 콘택트 에칭 정지층 위에 층간 유전체(interlayer dielectric; ILD)층을 퇴적시키는 단계; ILD층을 관통해 연장되고 에칭 저항층에 도달하기 전에 종결되는 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계; 게이트 콘택트 개구를 더 깊어지게 하도록 제2 에칭 공정을 수행하는 단계 - 제2 에칭 공정은 콘택트 에칭 정지층을 에칭하는 것보다 더 느린 에칭 레이트로 에칭 저항층을 에칭함 -; 및 더 깊어진 게이트 콘택트 개구 내에 게이트 콘택트를 형성하는 단계를 포함한다. 일부 실시 예들에서, 제2 에칭 공정은 에칭 저항층을 에칭하는 것보다 더 빠른 에칭 레이트로 게이트 유전체 캡을 에칭한다. 일부 실시 예들에서, 게이트 유전체 캡은 콘택트 에칭 정지층과 동일한 재료로 형성된다. 일부 실시 예들에서, 게이트 유전체 캡 및 콘택트 에칭 정지층은 질화물계이다. 일부 실시 예들에서, 에칭 저항층은 산화물계이다. 일부 실시 예들에서, 에칭 저항층은 콘택트 에칭 정지층의 두께보다 더 얇은 두께를 가진다. 일부 실시 예들에서, 에칭 저항층은 게이트 유전체 캡의 최대 두께보다 더 얇은 두께를 가진다. 일부 실시예들에서, 에칭 저항층은 약 1 옹스트롬 내지 약 50 옹스트롬의 범위 내의 두께를 가진다. 일부 실시 예들에서, 에칭 저항층은 원자층 퇴적(atomic layer deposition; ALD) 또는 플라즈마 강화 화학 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 퇴적된다. 일부 실시 예들에서, 제1 에칭 공정은 무수소(hydrogen-free) 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정이다. 일부 실시 예들에서, 제2 에칭 공정은 수소 함유 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정이다. 일부 실시 예들에서, 수소 함유 가스 혼합물은 불소 함유 가스와 수소 가스의 혼합물이다. 일부 실시 예들에서, 불소 함유 가스는 CHF3 가스, CF4 가스, CxHyFz(x, y 및 z는 0보다 큼) 가스, 또는 이들의 조합이다.
일부 실시 예들에서, 방법은 제1 게이트 구조체 위에 제1 게이트 유전체 캡을 형성하고 제2 게이트 구조체 위에 제2 게이트 유전체 캡을 형성하는 단계; 제1 게이트 유전체 캡 및 제2 게이트 유전체 캡 위에 에칭 저항층을 퇴적시키는 단계; 에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고, 콘택트 에칭 정지층 위에 층간 유전체(ILD)층을 퇴적시키는 단계; ILD층을 관통해 연장되는 제1 게이트 콘택트 개구 및 제2 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계 - 제1 게이트 콘택트 개구는 제2 게이트 콘택트 개구보다 더 작은 폭을 가짐 -; 제1 게이트 구조체 및 제2 게이트 구조체를 향해 제1 게이트 콘택트 개구 및 제2 게이트 콘택트 개구를 연장시키도록 제2 에칭 공정을 수행하는 단계 - 제2 에칭 공정이 에칭 저항층을 관통해 에칭한 후에, 제1 게이트 콘택트 개구의 측벽 프로파일은 에칭 저항층을 에칭하기 전보다 더 수직이 됨 -; 및 제2 에칭 공정을 수행한 후에, 제1 게이트 콘택트 개구 내에 제1 게이트 콘택트를 형성하고 제2 게이트 콘택트 개구 내에 제2 게이트 콘택트를 형성하는 단계를 포함한다. 일부 실시 예들에서, 제1 에칭 공정은 제1 게이트 콘택트 개구가 제2 게이트 콘택트 개구보다 더 얕은 깊이를 갖게 한다. 일부 실시 예들에서, 제2 에칭 공정이 에칭 저항층을 관통해 에칭한 후에, 제1 게이트 콘택트 개구와 제2 게이트 콘택트 개구 사이의 깊이 차이는 제2 에칭 공정을 수행하기 전보다 더 작아진다. 일부 실시 예들에서, 제2 에칭 공정은 수소 가스와의 가스 혼합물을 사용하고, 제1 에칭 공정에는 수소 가스가 없다.
일부 실시 예들에서, 디바이스는 기판 위의 소스/드레인 에피택셜 구조체들; 각각, 소스/드레인 에피택셜 구조체들 위의 소스/드레인 콘택트들; 소스/드레인 콘택트들 사이에 횡측으로 있는 게이트 구조체; 게이트 구조체 위에 있고 소스/드레인 콘택트들의 상면들 아래에 저면을 갖는 게이트 유전체 캡; 게이트 유전체 캡 위의 산화물계 에칭 저항층; 산화물계 에칭 저항층 위의 질화물계 에칭 정지층; 질화물계 에칭 정지층 위의 층간 유전체(ILD)층; 및 ILD층, 질화물계 에칭 정지층, 산화물계 에칭 저항층, 및 게이트 유전체 캡을 관통해 연장되어 게이트 구조체와 전기적으로 연결되는 게이트 콘택트를 포함한다. 일부 실시 예들에서, 산화물계 에칭 저항층은 질화물계 에칭 정지층보다 더 얇다. 일부 실시 예들에서, 산화물계 에칭 저항층은 게이트 유전체 캡보다 더 얇다.
전술한 내용은 해당 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시 예들의 특징들을 개략적으로 설명한다. 해당 기술분야의 통상의 기술자들은 본 명세서에서 소개된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있음을 이해해야 한다. 또한 해당 기술분야의 통상의 기술자들은 또한 이와 같은 균등한 구성들이 본 개시의 사상 및 범위에서 벗어나지 않음과, 본 개시의 사상 및 범위에서 벗어나지 않고 자신들이 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 방법으로서,
반도체 기판 위에 게이트 구조체를 형성하는 단계;
게이트 구조체를 에칭백하는 단계;
에칭백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
게이트 유전체 캡 위에 에칭 저항층(etch-resistant layer)을 퇴적시키는 단계;
에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고 콘택트 에칭 정지층 위에 층간 유전체(interlayer dielectric; ILD)층을 퇴적시키는 단계;
ILD층을 관통해 연장되고 에칭 저항층에 도달하기 전에 종결되는 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계;
게이트 콘택트 개구를 더 깊어지게 하도록 제2 에칭 공정을 수행하는 단계 - 제2 에칭 공정은 콘택트 에칭 정지층을 에칭하는 것보다 더 느린 에칭 레이트로 에칭 저항층을 에칭함 -; 및
더 깊어진 게이트 콘택트 개구 내에 게이트 콘택트를 형성하는 단계를 포함하는, 방법.
실시 예 2. 실시 예 1에 있어서, 제2 에칭 공정은 에칭 저항층을 에칭하는 것보다 더 빠른 에칭 레이트로 게이트 유전체 캡을 에칭하는 것인, 방법.
실시 예 3. 실시 예 1에 있어서, 게이트 유전체 캡은 콘택트 에칭 정지층과 동일한 재료로 형성되는 것인, 방법.
실시 예 4. 실시 예 1에 있어서, 게이트 유전체 캡 및 콘택트 에칭 정지층은 질화물계인 것인, 방법.
실시 예 5. 실시 예 1에 있어서, 에칭 저항층은 산화물계인 것인, 방법.
실시 예 6. 실시 예 1에 있어서, 에칭 저항층은 콘택트 에칭 정지층의 두께보다 더 얇은 두께를 갖는 것인, 방법.
실시 예 7. 실시 예 1에 있어서, 에칭 저항층은 게이트 유전체 캡의 최대 두께보다 더 얇은 두께를 갖는 것인, 방법.
실시 예 8. 실시 예 1에 있어서, 에칭 저항층은 약 1 옹스트롬 내지 약 50 옹스트롬의 범위 내의 두께를 갖는 것인, 방법.
실시 예 9. 실시 예 1에 있어서, 에칭 저항층은 원자층 퇴적(atomic layer deposition; ALD) 또는 플라즈마 강화 화학 증기 퇴적(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 퇴적되는 것인, 방법.
실시 예 10. 실시 예 1에 있어서, 제1 에칭 공정은 무수소(hydrogen-free) 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정인 것인, 방법.
실시 예 11. 실시 예 1에 있어서, 제2 에칭 공정은 수소 함유 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정인 것인, 방법.
실시 예 12. 실시 예 11에 있어서, 수소 함유 가스 혼합물은 불소 함유 가스와 수소 가스의 혼합물인 것인, 방법.
실시 예 13. 실시 예 12에 있어서, 불소 함유 가스는 CHF3 가스, CF4 가스, CxHyFz(x, y 및 z는 0보다 큼) 가스, 또는 이들의 조합인 것인, 방법.
실시 예 14. 방법으로서,
제1 게이트 구조체 위에 제1 게이트 유전체 캡을 형성하고 제2 게이트 구조체 위에 제2 게이트 유전체 캡을 형성하는 단계;
제1 게이트 유전체 캡 및 제2 게이트 유전체 캡 위에 에칭 저항층을 퇴적시키는 단계;
에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고, 콘택트 에칭 정지층 위에 층간 유전체(ILD)층을 퇴적시키는 단계;
ILD층을 관통해 연장되는 제1 게이트 콘택트 개구 및 제2 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계 - 제1 게이트 콘택트 개구는 제2 게이트 콘택트 개구보다 더 작은 폭을 가짐 -;
제1 게이트 구조체 및 제2 게이트 구조체를 향해 제1 게이트 콘택트 개구 및 제2 게이트 콘택트 개구를 연장시키도록 제2 에칭 공정을 수행하는 단계 - 제2 에칭 공정이 에칭 저항층을 관통해 에칭한 후에, 제1 게이트 콘택트 개구의 측벽 프로파일은 에칭 저항층을 에칭하기 전보다 더 수직이 됨 -; 및
제2 에칭 공정을 수행한 후에, 제1 게이트 콘택트 개구 내에 제1 게이트 콘택트를 형성하고 제2 게이트 콘택트 개구 내에 제2 게이트 콘택트를 형성하는 단계를 포함하는, 방법.
실시 예 15. 실시 예 14에 있어서, 제1 에칭 공정은 제1 게이트 콘택트 개구가 제2 게이트 콘택트 개구보다 더 얕은 깊이를 갖게 하는 것인, 방법.
실시 예 16. 실시 예 14에 있어서, 제2 에칭 공정이 에칭 저항층을 관통해 에칭한 후에, 제1 게이트 콘택트 개구와 제2 게이트 콘택트 개구 사이의 깊이 차이는 제2 에칭 공정을 수행하기 전보다 더 작아지는 것인, 방법.
실시 예 17. 실시 예 14에 있어서, 제2 에칭 공정은 수소 가스와의 가스 혼합물을 사용하고, 제1 에칭 공정에는 수소 가스가 없는 것인, 방법.
실시 예 18. 디바이스로서,
기판 위의 소스/드레인 에피택셜 구조체들;
각각, 소스/드레인 에피택셜 구조체들 위의 소스/드레인 콘택트들;
소스/드레인 콘택트들 사이에 횡측으로 있는 게이트 구조체;
게이트 구조체 위에 있고 소스/드레인 콘택트들의 상면들 아래에 저면을 갖는 게이트 유전체 캡;
게이트 유전체 캡 위의 산화물계 에칭 저항층;
산화물계 에칭 저항층 위의 질화물계 에칭 정지층;
질화물계 에칭 정지층 위의 층간 유전체(ILD)층; 및
ILD층, 질화물계 에칭 정지층, 산화물계 에칭 저항층, 및 게이트 유전체 캡을 관통해 연장되어 게이트 구조체와 전기적으로 연결되는 게이트 콘택트를 포함하는, 디바이스.
실시 예 19. 실시 예 18에 있어서, 산화물계 에칭 저항층은 질화물계 에칭 정지층보다 더 얇은 것인, 디바이스.
실시 예 20. 실시 예 18에 있어서, 산화물계 에칭 저항층은 게이트 유전체 캡보다 더 얇은 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 기판 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체를 에칭백하는 단계;
    상기 에칭백된 게이트 구조체 위에 게이트 유전체 캡을 형성하는 단계;
    상기 게이트 유전체 캡 위에 에칭 저항층(etch-resistant layer)을 퇴적시키는 단계;
    상기 에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고 상기 콘택트 에칭 정지층 위에 층간 유전체(interlayer dielectric; ILD)층을 퇴적시키는 단계;
    상기 ILD층을 관통해 연장되고 상기 에칭 저항층에 도달하기 전에 종결되는 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계;
    상기 게이트 콘택트 개구를 더 깊어지게 하도록 제2 에칭 공정을 수행하는 단계 - 상기 제2 에칭 공정은 상기 콘택트 에칭 정지층을 에칭하는 것보다 더 느린 에칭 레이트로 상기 에칭 저항층을 에칭함 -; 및
    더 깊어진 상기 게이트 콘택트 개구 내에 게이트 콘택트를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제2 에칭 공정은 상기 에칭 저항층을 에칭하는 것보다 더 빠른 에칭 레이트로 상기 게이트 유전체 캡을 에칭하는 것인, 방법.
  3. 제1항에 있어서, 상기 게이트 유전체 캡 및 상기 콘택트 에칭 정지층은 질화물계인 것인, 방법.
  4. 제1항에 있어서, 상기 에칭 저항층은 산화물계인 것인, 방법.
  5. 제1항에 있어서, 상기 제1 에칭 공정은 무수소(hydrogen-free) 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정인 것인, 방법.
  6. 제1항에 있어서, 상기 제2 에칭 공정은 수소 함유 가스 혼합물로부터 생성되는 플라즈마를 사용하는 플라즈마 에칭 공정인 것인, 방법.
  7. 방법으로서,
    제1 게이트 구조체 위에 제1 게이트 유전체 캡을 형성하고 제2 게이트 구조체 위에 제2 게이트 유전체 캡을 형성하는 단계;
    상기 제1 게이트 유전체 캡 및 상기 제2 게이트 유전체 캡 위에 에칭 저항층을 퇴적시키는 단계;
    상기 에칭 저항층 위에 콘택트 에칭 정지층을 퇴적시키고, 상기 콘택트 에칭 정지층 위에 층간 유전체(ILD)층을 퇴적시키는 단계;
    상기 ILD층을 관통해 연장되는 제1 게이트 콘택트 개구 및 제2 게이트 콘택트 개구를 형성하도록 제1 에칭 공정을 수행하는 단계 - 상기 제1 게이트 콘택트 개구는 상기 제2 게이트 콘택트 개구보다 더 작은 폭을 가짐 -;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체를 향해 상기 제1 게이트 콘택트 개구 및 상기 제2 게이트 콘택트 개구를 연장시키도록 제2 에칭 공정을 수행하는 단계 - 상기 제2 에칭 공정이 상기 에칭 저항층을 관통해 에칭한 후에, 상기 제1 게이트 콘택트 개구의 측벽 프로파일은 상기 에칭 저항층을 에칭하기 전보다 더 수직이 됨 -; 및
    상기 제2 에칭 공정을 수행한 후에, 상기 제1 게이트 콘택트 개구 내에 제1 게이트 콘택트를 형성하고 상기 제2 게이트 콘택트 개구 내에 제2 게이트 콘택트를 형성하는 단계를 포함하는, 방법.
  8. 디바이스로서,
    기판 위의 소스/드레인 에피택셜 구조체들;
    각각, 상기 소스/드레인 에피택셜 구조체들 위의 소스/드레인 콘택트들;
    상기 소스/드레인 콘택트들 사이에 횡측으로 있는 게이트 구조체;
    상기 게이트 구조체 위에 있고 상기 소스/드레인 콘택트들의 상면들 아래에 저면을 갖는 게이트 유전체 캡;
    상기 게이트 유전체 캡 위의 산화물계 에칭 저항층;
    상기 산화물계 에칭 저항층 위의 질화물계 에칭 정지층;
    상기 질화물계 에칭 정지층 위의 층간 유전체(ILD)층; 및
    상기 ILD층, 상기 질화물계 에칭 정지층, 상기 산화물계 에칭 저항층, 및 상기 게이트 유전체 캡을 관통해 연장되어 상기 게이트 구조체와 전기적으로 연결되는 게이트 콘택트를 포함하는, 디바이스.
  9. 제8항에 있어서, 상기 산화물계 에칭 저항층은 상기 질화물계 에칭 정지층보다 더 얇은 것인, 디바이스.
  10. 제8항에 있어서, 상기 산화물계 에칭 저항층은 상기 게이트 유전체 캡보다 더 얇은 것인, 디바이스.
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