CN113948466A - 栅极接触开口的蚀刻轮廓控制 - Google Patents

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CN113948466A
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gate
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resistant layer
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熊德智
王鹏
林焕哲
吴俊德
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及栅极接触开口的蚀刻轮廓控制。一种方法包括：在半导体衬底之上形成栅极结构；回蚀刻该栅极结构；在经回蚀刻的栅极结构之上形成栅极电介质帽盖；在栅极电介质帽盖之上沉积抗蚀刻层；在抗蚀刻层之上沉积接触蚀刻停止层，并在接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过ILD层并在到达抗蚀刻层之前终止；执行第二蚀刻工艺以加深栅极接触开口，其中，第二蚀刻工艺以比蚀刻接触蚀刻停止层慢的蚀刻速率来蚀刻抗蚀刻层；以及在经加深的栅极接触开口中形成栅极接触件。

Description

栅极接触开口的蚀刻轮廓控制
技术领域
本公开总体涉及半导体器件，尤其涉及栅极接触开口的蚀刻轮廓控制。
背景技术
IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC演变过程中，功能密度(即每芯片面积的互连器件的数量)通常增大，同时几何尺寸(即使用制造工艺能够产生的最小组件(或线路))减小。该缩小过程通常通过提高生产效率和降低相关成本来提供益处。
发明内容
本公开的一个方面提供了一种形成半导体器件的方法，包括：在半导体衬底之上形成栅极结构；回蚀刻所述栅极结构；在经回蚀刻的所述栅极结构之上形成栅极电介质帽盖；在所述栅极电介质帽盖之上沉积抗蚀刻层；在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过所述ILD层并在到达所述抗蚀刻层之前终止；执行第二蚀刻工艺以加深所述栅极接触开口，其中，所述第二蚀刻工艺以比蚀刻所述接触蚀刻停止层慢的蚀刻速率来蚀刻所述抗蚀刻层；以及在经加深的所述栅极接触开口中形成栅极接触件。
本公开的另一方面提供了一种形成半导体器件的方法，包括：在第一栅极结构之上形成第一栅极电介质帽盖，并且在第二栅极结构之上形成第二栅极电介质帽盖；在所述第一栅极电介质帽盖和所述第二栅极电介质帽盖之上沉积抗蚀刻层；在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成延伸穿过所述ILD层的第一栅极接触开口和第二栅极接触开口，其中，所述第一栅极接触开口的宽度小于所述第二栅极接触开口的宽度；执行第二蚀刻工艺，以使所述第一栅极接触开口和所述第二栅极接触开口朝向所述第一栅极结构和所述第二栅极结构延伸，其中，在所述第二蚀刻工艺蚀刻穿过所述抗蚀刻层之后，所述第一栅极接触开口的侧壁轮廓变为比蚀刻所述抗蚀刻层之前更垂直；以及在执行所述第二蚀刻工艺之后，在所述第一栅极接触开口中形成第一栅极接触件，并且在所述第二栅极接触开口中形成第二栅极接触件。
本公开的又一方面提供了一种半导体器件，包括：多个源极/漏极外延结构，位于衬底之上；多个源极/漏极接触件，各自位于所述多个源极/漏极外延结构之上；栅极结构，在横向位于所述多个源极/漏极接触件之间；栅极电介质帽盖，位于所述栅极结构之上并且底表面低于所述多个源极/漏极接触件的顶表面；基于氧化物的抗蚀刻层，位于所述栅极电介质帽盖之上；基于氮化物的蚀刻停止层，位于所述基于氧化物的抗蚀刻层之上；层间电介质(ILD)层，位于所述基于氮化物的蚀刻停止层之上；以及栅极接触件，延伸穿过所述ILD层、所述基于氮化物的蚀刻停止层、所述氧基抗蚀刻层、以及所述栅极电介质帽盖而与所述栅极结构电连接。
附图说明
在结合附图阅读下面的具体实施方式时，通过下面的具体实施方式最佳地理解本公开的各方面。要注意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚性，各种特征的尺寸可被任意地增大或缩小。
图1至图20B示出了根据本公开的一些实施例的集成电路结构的形成中的中间阶段的透视图和截面图。
图21至图39B示出了根据本公开的一些实施例的集成电路结构的形成中的中间阶段的透视图和截面图。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同实施例或示例。下文描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不意图进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了易于描述，本文可使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文使用的空间相关描述符也可以相应地解释。如本文所使用的，“大概”、“约”、“近似”或“基本上”应通常是指给定值或范围的百分之二十以内、或百分之十以内、或百分之五以内。本文给出的数值量是近似的，意味着如果没有明确说明，则可以推断出术语“大概”、“约”、“近似”或“基本上”。
本公开总体上涉及集成电路结构及其形成方法，并且更具体地，涉及制造晶体管(例如，鳍式场效应晶体管(FinFET)、栅极全环绕(GAA)晶体管)、以及晶体管的栅极结构之上的栅极接触件。还应注意，本公开以多栅极晶体管的形式呈现实施例。多栅极晶体管包括如下晶体管：这些晶体管的栅极结构被形成于沟道区域的至少两侧。这些多栅极器件可以包括p型金属氧化物半导体器件或n型金属氧化物半导体器件。此处，由于它们的鳍状结构，具体示例可被呈现和称为FinFET。FinFET具有形成于沟道区域的三侧的栅极结构(例如，围绕半导体鳍中的沟道区域的上部)。本文还呈现了一类被称为GAA器件的多栅极晶体管的实施例。GAA器件包括如下的任何器件：该器件的栅极结构或其一部分被形成于沟道区域的四侧(例如，围绕沟道区域的一部分)。本文呈现的器件还包括沟道区域以(一个或多个)纳米片沟道、(一个或多个)纳米线沟道、和/或其他合适的沟道配置进行布置的实施例。
在用于制造晶体管的前段制程(front-end-of-line，FEOL)工艺完成之后，在晶体管的栅极结构之上形成栅极接触件。栅极接触件的形成通常包括例如但不限于：在覆盖高k/金属栅极(HKMG)结构的栅极电介质帽盖之上沉积层间电介质(ILD)层，通过使用一个或多个蚀刻工艺来形成延伸穿过ILD层和栅极电介质帽盖的栅极接触开口，然后在栅极接触开口中沉积一个或多个金属层以用作栅极接触件。
在一些实施例中，在形成ILD层之前，在栅极电介质帽盖之上毯式地(blanket)形成附加的蚀刻停止层(也称为中间接触蚀刻停止层(MCESL))。MCESL具有与ILD层不同的蚀刻选择性，因此MCESL可以减慢蚀刻穿过ILD层的蚀刻工艺。在执行接触蚀刻工艺以形成延伸穿过ILD层的栅极接触开口之后，执行另一蚀刻工艺(有时称为衬里去除(LRM)蚀刻，因为MCESL和栅极电介质帽盖可以组合用作栅极结构的顶表面之上的衬里)，以突破MCESL和栅极电介质帽盖。
接触蚀刻工艺可以根据电路功能和/或设计规则来形成具有不同尺寸的栅极接触开口。替代地，可能由于接触蚀刻工艺的不精确性而无意地形成栅极接触开口的尺寸差异。在接触蚀刻工艺中形成的尺寸差异可能导致较宽栅极接触开口比较窄栅极接触开口更深地延伸到MCESL中。开口深度的这种差异被称为深度加载(depth loading)问题。由于该深度加载问题，较宽栅极接触开口有时可能在执行LRM蚀刻工艺之前穿通MCESL，甚至穿通栅极电介质帽盖。因此，LRM蚀刻工艺可能进一步将较宽栅极接触开口加深到例如栅极结构旁边的栅极间隔件中，而在栅极间隔件中产生虎齿状凹部，这进而导致泄漏电流(例如，从栅极接触件到源极/漏极接触件的泄漏电流)的风险增加。此外，由于该深度加载，较窄栅极接触开口有时可能具有比较宽栅极接触开口更渐缩(tapered)的轮廓，这进而导致栅极接触面积减小并因此增加了接触电阻。
因此，在各种实施例中，本公开在栅极电介质帽盖上提供了额外的氧化物层。该氧化物层具有与栅极电介质帽盖和/或MCESL不同的材料成分，并因此具有与之不同的蚀刻选择性。因此，该氧化物层允许在栅极接触开口到达氧化物层时减慢LRM蚀刻工艺。减慢LRM蚀刻可以防止较宽开口中的虎齿状图案，这进而降低了泄漏电流的风险。此外，减慢LRM蚀刻允许形成具有更垂直的轮廓的接触开口，这进而使得栅极接触面积增加并因此减小了接触电阻。
图1至图20B示出了根据本公开的一些实施例的集成电路结构100的形成中的中间阶段的透视图和截面图。根据一些示例性实施例，所形成的晶体管可以包括p型晶体管(例如，p型FinFET)和n型晶体管(例如，n型FinFET)。在各种视图和说明性实施例中，相同的附图标记用于指定相同的元件。应当理解，针对方法的附加实施例，可以在图1-20B所示出的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。这些操作/工艺的顺序可以是可互换的。
图1示出了初始结构的透视图。该初始结构包括衬底12。衬底12可以是半导体衬底(在一些实施例中也称为晶圆)，其可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。根据本公开的一些实施例，衬底12包括体硅衬底以及在该体硅衬底之上的外延硅锗(SiGe)层或锗层(其中没有硅)。衬底12可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域14可被形成为延伸到衬底12中。衬底12的位于相邻的STI区域14之间的部分被称为半导体条带102。
STI区域14可以包括衬里氧化物(未示出)。衬里氧化物可以由通过对衬底12的表面层进行热氧化而形成的热氧化物形成。衬里氧化物也可以是使用以下方法形成的沉积氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)。STI区域14还可以包括位于衬里氧化物之上的电介质材料，并且该电介质材料可以使用可流动化学气相沉积(FCVD)或旋涂等形成。
参考图2，STI区域14被凹陷，使得半导体条带102的顶部部分突出高于相邻的STI区域14的顶表面，以形成突出的鳍104。可以使用干法蚀刻工艺来执行该蚀刻，其中NH3和NF3被用作蚀刻气体。在该蚀刻工艺期间，可产生等离子体。还可以包括氩。根据本公开的替代实施例，对STI区域14的凹陷是使用湿法蚀刻工艺来执行的。例如，蚀刻化学品可以包括稀释的HF。
在上述示例性实施例中，可以通过任何合适的方法对鳍进行图案化。例如，可以使用一种或多种光刻工艺对鳍进行图案化，包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一些实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余间隔件或心轴(mandrel)来对鳍进行图案化。
突出的鳍104的材料还可以用不同于衬底12的材料来代替。例如，如果突出的鳍104用于n型晶体管，则突出的鳍104可以由Si、SiP、SiC、SiPC或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs)等形成。另一方面，如果突出的鳍104用于p型晶体管，则突出的鳍104可以由Si、SiGe、SiGeB、Ge或III-V族化合物半导体(例如，InSb、GaSb、InGaSb)等形成。
参考图3A和图3B，虚设栅极结构106被形成在突出的鳍104的顶表面和侧壁上。图3B示出了从包含图3A中的线B-B的垂直面获得的截面图。虚设栅极结构106的形成包括跨鳍104依次沉积栅极电介质层和虚设栅极电极层，随后对栅极电介质层和虚设栅极电极层进行图案化。作为该图案化的结果，虚设栅极结构106包括栅极电介质层108和位于栅极电介质层108之上的虚设栅极电极110。栅极电介质层108可以是任何可接受的电介质层(例如，氧化硅、氮化硅等、或其组合)，并且可以使用任何可接受的工艺来形成(例如，热氧化、旋涂工艺、CVD等)。虚设栅极电极110可以是任何可接受的电极层，例如，包括多晶硅、金属等、或其组合。栅极电极层可以通过任何可接受的沉积工艺来沉积，例如，CVD、等离子增强CVD(PECVD)等。每个虚设栅极结构106跨单个或多个突出的鳍104。虚设栅极结构106可以具有与相应的突出的鳍104的长度方向垂直的长度方向。
可以在虚设栅极电极层之上形成掩模图案以辅助图案化。在一些实施例中，硬掩模图案包括位于毯式多晶硅层之上的底部掩模112和位于底部掩模112之上的顶部掩模114。硬掩模图案由一层或多层SiO2、SiCN、SiON、Al2O3、SiN或其他合适的材料制成。在某些实施例中，底部掩模112包括氮化硅，并且顶部掩模114包括氧化硅。通过使用掩模图案作为蚀刻掩模，虚设电极层被图案化为虚设栅极电极110，并且毯式栅极电介质层被图案化为栅极电介质层108。
接下来，如图4所示，在虚设栅极结构106的侧壁上形成栅极间隔件116。在栅极间隔件形成步骤的一些实施例中，间隔件材料层被沉积在衬底12上。间隔件材料层可以是随后被回蚀刻以形成栅极间隔件116的共形层。在一些实施例中，间隔件材料层包括多个层，例如，第一间隔件层118和形成在第一间隔件层118之上的第二间隔件层120。第一间隔件层118和第二间隔件层120各自由合适的材料制成，例如，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、和/或前述项的组合。作为示例而非限制，第一间隔件层118和第二间隔件层120可以通过使用诸如CVD工艺、低于大气压的CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或其他合适的工艺之类的工艺，在虚设栅极结构106之上依次沉积两种不同的电介质材料来形成。然后对沉积的间隔件层118和120执行各向异性蚀刻工艺，以暴露鳍104的未被虚设栅极结构106覆盖的部分(例如，在鳍104的源极/漏极区域中)。可以通过该各向异性蚀刻工艺完全去除间隔件层118和120的位于虚设栅极结构106的正上方的部分。间隔件层118和120的位于虚设栅极结构106的侧壁上的部分可以保留，从而形成栅极侧壁间隔件，其为了简单起见被表示为栅极间隔件116。在一些实施例中，第一间隔件层118由介电常数比氮化硅更低的氧化硅形成，并且第二间隔件层120由氮化硅形成，该氮化硅对于随后的蚀刻处理(例如，在鳍104中蚀刻源极/漏极凹部)具有比氧化硅更高的抗蚀刻性。在一些实施例中，栅极间隔件116可以用于使随后形成的掺杂区域(例如，源极/漏极区域)偏移。栅极间隔件116可以进一步用于设计或修改源极/漏极区域轮廓。
在图5中，在栅极间隔件116的形成完成之后，在鳍104的未被虚设栅极结构106和栅极间隔件116覆盖的源极/漏极区域上形成源极/漏极结构122。在一些实施例中，源极/漏极结构122的形成包括使鳍104的源极/漏极区域凹陷，然后在鳍104的经凹陷的源极/漏极区域中外延生长半导体材料。
可以使用合适的选择性蚀刻工艺来使鳍104的源极/漏极区域凹陷，该合适的选择性蚀刻工艺腐蚀半导体鳍104，但几乎不腐蚀栅极间隔件116和虚设栅极结构106的顶部掩模114。例如，使半导体鳍104凹陷可以通过利用等离子源和蚀刻剂气体的干法化学蚀刻来执行。等离子体源可以是感应耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等，并且蚀刻剂气体可以是氟、氯、溴、其组合等，该蚀刻剂气体以比蚀刻栅极间隔件116和虚设栅极结构106的顶部掩模114更快的蚀刻速率来蚀刻半导体鳍104。在一些其他实施例中，使半导体鳍104凹陷可以通过湿法化学蚀刻(例如，过氧化铵混合物(APM)、NH4OH、四甲基氢氧化铵(TMAH)、其组合等)来执行，该湿法化学蚀刻以比蚀刻栅极间隔件116和虚设栅极结构106的顶部掩模114更快的蚀刻速率来蚀刻半导体鳍104。在一些其他实施例中，使半导体鳍104凹陷可以通过干法化学蚀刻和湿法化学蚀刻的组合来执行。
一旦在鳍104的源极/漏极区域中形成凹部，则通过使用在半导体鳍104上提供一种或多种外延(epi)材料的一种或多种外延工艺，来在鳍104中的源极/漏极凹部中形成源极/漏极外延结构122。在外延生长工艺期间，栅极间隔件116将该一种或多种外延材料限制在鳍104中的源极/漏极区域。在一些实施例中，外延结构122的晶格常数不同于半导体鳍104的晶格常数，使得在鳍104中并且位于外延结构122之间的沟道区域可通过外延结构122被施加应变或应力，以改善半导体器件的载流子迁移率并增强器件性能。外延工艺包括CVD沉积技术(例如，PECVD、气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可以使用与半导体鳍104的成分相互作用的气态和/或液态前体。
在一些实施例中，源极/漏极外延结构122可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合适的材料。源极/漏极外延结构122可以在外延工艺期间通过引入掺杂物质而被原位掺杂，这些掺杂物质包括：p型掺杂剂，例如，硼或BF2；n型掺杂剂，例如，磷或砷；和/或其他合适的掺杂剂，包括前述项的组合。如果源极/漏极外延结构122未被原位掺杂，则执行注入工艺(即结注入工艺)以对源极/漏极外延结构122进行掺杂。在一些示例性实施例中，n型晶体管中的源极/漏极外延结构122包括SiP，而p型晶体管中的源极/漏极外延结构122包括GeSnB和/或SiGeSnB。在具有不同器件类型的实施例中，可以在n型器件区域之上形成掩模(例如，光致抗蚀剂)，同时暴露p型器件区域，并且可以在p型器件区域中的暴露的鳍104上形成p型外延结构。然后可以去除掩模。随后，可以在p型器件区域之上形成掩模(例如，光致抗蚀剂)，同时暴露n型器件区域，并且可以在n型器件区域中的暴露的鳍104上形成n型外延结构。然后可以去除掩模。
一旦形成源极/漏极外延结构122，就可以执行退火工艺以激活源极/漏极外延结构122中的p型掺杂剂或n型掺杂剂。该退火工艺可以是例如快速热退火(RTA)、激光退火、毫秒热退火(MSA)工艺等。
接下来，在图6中，在衬底12上形成层间电介质(ILD)层126。在一些实施例中，在形成ILD层126之前可选地形成接触蚀刻停止层(CESL)。在一些示例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层、和/或具有与ILD层126不同的蚀刻选择性的其他合适的材料。CESL可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来形成。在一些实施例中，ILD层126包括诸如以下项的材料：形成正硅酸乙酯(TEOS)的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等)、和/或具有与CESL不同的蚀刻选择性的其他合适的电介质材料。ILD层126可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，在形成ILD层126之后，晶圆可经受高热预算工艺以对ILD层126进行退火。
在一些示例中，在形成ILD层126之后，可以执行平坦化工艺以去除ILD层126的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，其去除ILD层126(以及CESL层，如果存在的话)的在虚设栅极结构106上面的部分。在一些实施例中，CMP工艺还去除硬掩模层112、114(如图5所示)并暴露虚设栅极电极110。
接下来，如图7所示，去除剩余的虚设栅极结构106，从而在相应的栅极间隔件116之间形成栅极沟槽GT1。使用选择性蚀刻工艺(例如，选择性干法蚀刻、选择性湿法蚀刻、或其组合)来去除虚设栅极结构106，该选择性蚀刻工艺以比蚀刻其他材料(例如，栅极间隔件116和/或ILD层126)更快的蚀刻速率来蚀刻虚设栅极结构106中的材料。
之后，如图8所示，分别在栅极沟槽GT1中形成替换栅极结构130。栅极结构130可以是FinFET的最终栅极。最终栅极结构各自可以是高k/金属栅极(HKMG)堆叠，然而其他成分也是可能的。在一些实施例中，每个栅极结构130形成与由鳍104提供的沟道区域的三侧相关联的栅极。换句话说，每个栅极结构130在三个侧围绕鳍104。在各种实施例中，高k/金属栅极结构130包括内衬栅极沟槽GT1的栅极电介质层132、形成在栅极电介质层132之上的功函数金属层134、以及形成在功函数金属层134之上并填充栅极沟槽GT1的剩余部分的填充金属136。栅极电介质层132包括界面层(例如，氧化硅层)和位于界面层之上的高k栅极电介质层。如本文所使用和描述的，高k栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(约3.9))的电介质材料。在高k/金属栅极结构130中使用的功函数金属层134和/或填充金属136可以包括金属、金属合金、或金属硅化物。高k/金属栅极结构130的形成可以包括用于形成各种栅极材料、一个或多个内衬层的多种沉积工艺，以及用于去除过量的栅极材料的一种或多种CMP工艺。
在一些实施例中，栅极电介质层132的界面层可以包括诸如氧化硅(SiO2)、HfSiO、或氮氧化硅(SiON)之类的电介质材料。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成。栅极电介质层132的高k电介质层可以包括氧化铪(HfO2)。替代地，栅极电介质层132可以包括其他高k电介质，例如，氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3、STO)、氧化钡钛(BaTiO3、BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氧氮化物(SiON)、以及前述项的组合。
功函数金属层134可以包括用于为高k/金属栅极结构130提供合适的功函数的功函数金属。对于n型FinFET，功函数金属层134可以包括一种或多种n型功函数金属(N-金属)。n型功函数金属可以示例性地包括但不限于以下项：铝化钛(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、和/或其他合适的材料。另一方面，对于p型FinFET，功函数金属层134可以包括一种或多种p型功函数金属(P-金属)。p型功函数金属可以示例性地包括但不限于以下项：氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物、和/或其他合适的材料。
在一些实施例中，填充金属136可以示例性地包括但不限于以下项：钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN、或其他合适的材料。
然后参考图9。执行回蚀刻工艺以回蚀刻替换栅极结构130和栅极间隔件116，从而在经回蚀刻的栅极结构130和经回蚀刻的栅极间隔件116之上形成凹部R1。在一些实施例中，由于替换栅极结构130的材料具有与栅极间隔件116不同的蚀刻选择性，因此可以初始地执行第一选择性蚀刻工艺以回蚀刻替换栅极结构130，从而降低替换栅极结构130使其比栅极间隔件116低。然后，执行第二选择性蚀刻工艺以降低栅极间隔件116。结果，替换栅极结构130的顶表面可以处于与栅极间隔件116的顶表面不同的水平面。例如，在如图9所示的所描绘的实施例中，替换栅极结构130的顶表面低于栅极间隔件116的顶表面。然而，在一些其他实施例中，替换栅极结构130的顶表面可以与栅极间隔件116的顶表面齐平或高于栅极间隔件116的顶表面。
随后，通过诸如CVD或ALD之类的合适的工艺分别在替换栅极结构130的顶部可选地形成栅极金属帽盖138。在一些实施例中，金属帽盖138使用自下而上的方式形成在替换栅极结构130上。例如，在金属表面(例如，功函数金属层134和填充金属136)上选择性地生长金属帽盖138，因此栅极间隔件116的侧壁基本上未生长金属帽盖138。作为示例而非限制，金属帽盖138可以是基本上无氟的钨(FFW)膜，在FFW是使用含氯前体形成的实施例中，其氟杂质的量小于5原子百分比并且氯杂质的量大于3原子百分比。例如，可以使用一种或多种基于非氟的钨前体(例如但不限于，五氯化钨(WCl5)、六氯化钨(WCl6))，通过ALD或CVD来形成FFW膜或包括FFW的膜。在一些实施例中，金属帽盖138的一些部分可在栅极电介质层132之上延伸，使得金属帽盖138还可以覆盖栅极电介质层132的暴露表面。由于金属帽盖138是以自下而上的方式形成的，因此金属帽盖138的形成可以通过例如减少重复的回蚀工艺来简化，其中，这些重复的回蚀工艺用于去除由于共形生长而产生的不期望的金属材料。
在使用自下而上的方法形成金属帽盖138的一些实施例中，金属帽盖138的生长在金属表面(即栅极结构130中的金属)上具有与电介质表面(即栅极间隔件116和/或ILD层126中的电介质)上相比不同的成核延迟。金属表面上的成核延迟比电介质表面上的成核延迟更短。因此，成核延迟差允许金属表面上的选择性生长。本公开在各种实施例中利用了这样的选择性来允许从栅极结构130生长金属，同时抑制从栅极间隔件116和/或ILD层126生长金属。结果，金属帽盖138在栅极结构130上的沉积速率比在栅极间隔件116和ILD层126上更快。在一些实施例中，所得的金属帽盖138的顶表面低于经回蚀刻的栅极间隔件116的顶表面。然而，在一些其他实施例中，金属帽盖138的顶表面可以与经回蚀刻的栅极间隔件116的顶表面齐平或高于经回蚀刻的栅极间隔件116的顶表面。
接下来，如图10所示，在衬底12之上沉积电介质帽盖层140，直到凹部R1被过度填充为止。电介质帽盖层140包括SiN、SiC、SiCN、SiON、SiCON、前述项的组合等，并且通过合适的沉积技术形成，例如，CVD、等离子体增强CVD(PECVD)、ALD、远程等离子体ALD(RPALD)、等离子增强ALD(PEALD)、或前述项的组合等。然后执行CMP工艺以去除位于凹部R1外部的帽盖层，从而留下电介质帽盖层140的位于凹部R1中的部分以用作栅极电介质帽盖142。图11示出了所得的结构。
参考图12，形成源极/漏极接触件144，其延伸穿过ILD层126。作为示例而非限制，源极/漏极接触件144的形成包括：执行一种或多种蚀刻工艺以形成延伸穿过ILD层126(以及CESL，如果存在的话)的接触开口以暴露源极/漏极外延结构122，沉积过度填充接触开口的一种或多种金属材料，然后执行CMP工艺以去除位于接触开口外部的多余的金属材料。在一些实施例中，该一种或多种蚀刻工艺是选择性蚀刻，其以比蚀刻栅极电介质帽盖142和栅极间隔件116更快的蚀刻速率来蚀刻ILD层126。结果，该选择性蚀刻是使用栅极电介质帽盖142和栅极间隔件116作为蚀刻掩模来执行的，使得接触开口被形成为与源极/漏极外延结构122自对准(并且因此源极/漏极接触件144被形成为与源极/漏极外延结构122自对准)，而未使用额外的光刻工艺。在这种情况下，源极/漏极接触件144可以称为自对准接触件(SAC)，并且允许形成自对准的接触件144的栅极电介质帽盖142可以称为SAC帽盖142。作为自对准接触件形成的结果，SAC帽盖142各自具有分别与源极/漏极接触件144接触的相对侧壁。
在图13中，在栅极电介质帽盖142和源极/漏极接触件144之上形成抗蚀刻层145。抗蚀刻层145可以通过ALD工艺、PECVD工艺、和/或其他合适的沉积工艺来形成。在一些实施例中，抗蚀刻层145由与栅极电介质帽盖142的材料以及随后形成的MCESL的材料不同的材料制成。例如，栅极电介质帽盖142和随后形成的MCESL由相同的材料(例如，氮化硅)制成，它们之间没有蚀刻选择性，并且抗蚀刻层145由基于氧化物的材料、或不同于氮化硅的其他合适的电介质材料制成。基于氧化物的材料包括例如但不限于：氧化硅(SiOx)、TEOS(四乙氧基硅烷；正硅酸乙酯；四乙氧基硅酸酯；四乙氧基硅化物)氧化物、富硅氧化硅、或另一种合适的基于氧化物的电介质材料。富硅氧化硅是包括多于50％的硅的氧化硅。由于材料差异，抗蚀刻层145具有与随后形成的MCESL和栅极电介质帽盖142不同的蚀刻选择性。结果，抗蚀刻层145在随后的LRM蚀刻工艺中可以具有比栅极电介质帽盖142和MCESL两者更慢的蚀刻速率，这允许减慢LRM蚀刻工艺，如将在下面更详细讨论的。
在一些实施例中，抗蚀刻层145具有厚度T1。在一些实施例中，对于3nm技术节点，厚度T1在约1埃至约50埃的范围内。在一些其他实施例中，厚度T1与栅极电介质帽盖142的最大厚度T2之比在约3:100至约60:100的范围内。如果厚度比T1/T2过小，则抗蚀刻层145可能太薄而不能减慢随后的LRM蚀刻工艺。如果厚度比T1/T2过大，则抗蚀刻层145可能太厚而不能在预期的蚀刻持续时间内被穿通。对于其他技术节点，例如，20nm节点、16nm节点、10nm节点、7nm节点、和/或5nm节点，抗蚀刻层145的厚度T1可以在约1nm至约20nm的范围内。
在图14中，一旦已在栅极电介质帽盖142之上形成抗蚀刻层145，则在抗蚀刻层145之上形成中间接触蚀刻停止层(MCESL)146。MCESL146可以通过PECVD工艺、和/或其他合适的沉积工艺来形成。在一些实施例中，MCESL 146是氮化硅层、和/或具有与随后形成的ILD层(如图15所示)不同的蚀刻选择性的其他合适的材料。在一些实施例中，栅极电介质帽盖142和MCESL 146均是基于氮化物的材料(例如，氮化硅)，因此抗蚀刻层145(例如，基于氧化物的层)具有与栅极电介质帽盖142和MCESL 146两者不同的蚀刻选择性。在一些实施例中，MCESL 146的厚度T3大于抗蚀刻层145的厚度T1。例如，MCESL 146的厚度T3在约3nm至约20nm的范围内。
参考图15，在MCESL 146之上形成另一ILD层148。在一些实施例中，ILD层148包括诸如以下项的材料：正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(例如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG))、和/或具有与MCESL 146不同的蚀刻选择性的其他合适的电介质材料(例如，氮化硅)。在某些实施例中，ILD层148由氧化硅(SiOx)形成。ILD层148可以通过PECVD工艺或其他合适的沉积技术来沉积。在一些实施例中，ILD层148的厚度T4大于MCESL 146的厚度T3和抗蚀刻层145的厚度T1。在一些其他实施例中，ILD层148的厚度T4大于MCESL146和抗蚀刻层145的总厚度。例如，ILD层148的厚度T4在约3nm至约100nm的范围内。
参考图16，通过使用第一蚀刻工艺(也称为接触蚀刻工艺)ET1来图案化ILD层148以形成延伸穿过ILD层148的栅极接触开口O21和O22。在一些实施例中，接触蚀刻工艺ET1是各向异性蚀刻工艺，例如，等离子体蚀刻。以等离子体蚀刻为例，将具有图15所示结构的半导体衬底12装载到等离子体工具中，并将其暴露于由RF或微波功率在含氟气体(例如，C4F8、C5F8、C4F6、CHF3或类似物质)、惰性气体(例如，氩或氦)、可选的弱氧化剂(例如，O2或CO或类似物质)的气态混合物中产生的等离子体环境一段持续时间，该持续时间足以蚀刻穿过ILD层148并使栅极接触开口O21和O22的底部处的MCESL 146的暴露部分凹陷。在包括C4F6、CF4、CHF3、O2和氩的气态混合物中产生的等离子体可用于蚀刻穿过ILD层148，并使栅极接触开口O21和O22的底部处的MCESL 146的暴露部分凹陷。等离子体蚀刻环境的压力在约10mTorr至约100mTorr之间，并且等离子体是通过约50瓦至1000瓦之间的RF功率产生的。
在一些实施例中，以如下方式来选择接触蚀刻工艺ET1的前述蚀刻剂和蚀刻条件：MCESL 146(例如，SiN)表现出比ILD层148(例如，SiOx)更慢的蚀刻速率。这样，MCESL 146可以充当可检测的蚀刻终点，这进而防止了过度蚀刻并且因此防止了穿通或穿过MCESL 146。换句话说，接触蚀刻工艺ET1被调整为以比蚀刻氮化硅更快的蚀刻速率来蚀刻氧化硅。已经观察到，当蚀刻等离子体由含氢(H2)气的气态混合物产生时，氮化硅的蚀刻速率增加。因此，根据本公开的一些实施例，接触蚀刻工艺ET1是使用不含氢的气态混合物来执行的。换句话说，接触蚀刻工艺ET1中的等离子体是在无氢(H2)气的气态混合物中产生的。这样，氮化硅的蚀刻速率在接触蚀刻工艺ET1中保持较低，这进而允许以比蚀刻氮化硅(即MCESL和栅极电介质帽盖材料)更快的蚀刻速率来蚀刻氧化硅(即ILD材料)。
在一些实施例中，在接触蚀刻工艺ET1之前，执行光刻工艺以限定栅极接触开口O21和O22的预期的顶视图图案。例如，该光刻工艺可以包括：在ILD层148(如图15所示)之上旋涂光致抗蚀剂层，执行曝光后烘烤工艺，以及显影光致抗蚀剂层以形成具有栅极接触开口O21和O22的顶视图图案的经图案化的掩模。在一些实施例中，对光致抗蚀剂进行图案化以形成经图案化的掩模可以使用电子束(e-beam)光刻工艺或极紫外(EUV)光刻工艺来执行。
在图16所示的一些实施例中，在接触蚀刻工艺ET1中同时形成具有第一横向尺寸(例如，第一最大宽度W21)的栅极接触开口O21以及具有第二横向尺寸(例如，第二最大宽度W22)的栅极接触开口O22。第二最大宽度W22可以大于第一最大宽度W21。可以根据电路功能和/或设计规则来有意地形成栅极接触开口O21和O22之间的宽度差。替代地，可能由于接触蚀刻工艺ET1的不准确性而无意地形成栅极接触开口O21和O22之间的宽度差。例如，栅极接触开口O21和O22中的一个或多个可以通过其他特征(例如，形成在ILD层148之上的图案化掩模)来限定，并且在所形成的栅极接触开口O21和O22相对于原始设计的位置未对准时具有与原始设计不同的尺寸。尽管整个说明书的附图示出了集成电路结构100仅包括较窄栅极接触开口O21和较宽栅极接触开口O22，但这仅是示例。根据不同的应用，集成电路结构100可以容纳任意数量的具有不同尺寸的栅极接触件。
已经观察到，栅极接触开口O21和O22的宽度差影响接触蚀刻工艺ET1的结果，使得较宽栅极接触开口O22比较窄栅极接触开口O21更深。更具体地，一旦接触蚀刻工艺ET1完成，则较窄栅极接触开口O21具有深度D21，并且较宽栅极接触开口O22具有比深度D21更大的深度D22。栅极接触开口O21和O22的深度的这种差异被称为由栅极接触开口的宽度差引起的深度加载。
图17示出了根据本公开的一些实施例的第二蚀刻工艺(也称为LRM蚀刻工艺)ET2的初始阶段的截面图，图18示出了根据本公开的一些实施例的LRM蚀刻工艺ET2的下一阶段的截面图，以及图19A示出了根据本公开的一些实施例的LRM蚀刻工艺ET2的最后阶段的截面图。控制LRM蚀刻工艺ET2的蚀刻持续时间以穿过(或称为穿通)MCESL 146、抗蚀刻层145和栅极电介质帽盖142，从而向下加深或扩展栅极接触开口O21和O22到栅极结构130之上的栅极电介质帽盖138。作为LRM蚀刻工艺ET2的结果，栅极电介质帽盖138在经加深的栅极接触开口O21和O22的底部暴露。
在一些实施例中，LRM蚀刻工艺ET2是使用与接触蚀刻工艺ET1不同的蚀刻剂和/或蚀刻条件的各向异性蚀刻工艺，例如，等离子体蚀刻(例如，电感耦合等离子体(ICP)、电容耦合等离子体(CCP)等)。LRM蚀刻工艺ET2的蚀刻剂和/或蚀刻条件是以如下方式来选择的：抗蚀刻层145(例如，基于氧化物的材料)表现出比MCESL 146和栅极电介质帽盖142(例如，基于氮化物的材料)更慢的蚀刻速率。换句话说，在LRM蚀刻工艺ET2中，抗蚀刻层145具有比MCESL 146和栅极电介质帽盖142更高的抗蚀刻性。以此方式，抗蚀刻层145可以减慢LRM蚀刻工艺ET2，这进而将减慢垂直蚀刻速率，并因此在栅极接触开口O21和O22到达抗蚀刻层145时减慢了栅极接触开口O21和O22中的深度增加。因此，可以通过抗蚀刻层145来减小较窄栅极接触开口O21和较宽栅极接触开口O22之间的深度差。该减小的深度加载因此防止了在较宽栅极接触开口O22中形成虎齿状图案，这进而降低了泄漏电流(例如，从栅极接触件到源极/漏极接触件的泄漏电流)的风险。此外，由于当栅极接触开口O21和O22到达抗蚀刻层145时，抗蚀刻层145减慢了栅极接触开口O21和O22的下部的垂直蚀刻速率但未减慢其横向蚀刻速率，因此LRM蚀刻工艺ET2可以在蚀刻抗蚀刻层145期间横向扩展栅极接触开口O21和O22的下部，使得栅极接触开口O21和O22的底部宽度可以增加，并且栅极接触开口O21和O22的侧壁轮廓可以变得比在穿通抗蚀刻层145之前更垂直或更陡，如图17-图18所示。
以等离子体蚀刻作为LRM蚀刻工艺ET2的示例，将具有图16所示结构的半导体衬底12装载到等离子体工具中，并将其暴露于由RF或微波功率在含氟气体(例如，CHF3、CF4、C2F2、C4F6、CxHyFz(x、y、z＝0-9)或类似物质)、含氢气体(例如，H2)、含氮气体(例如，N2)、含氧气体(例如，O2)和惰性气体(例如，氩或氦)中的一种或多种的气态混合物中产生的等离子体环境达一段持续时间，该持续时间足以蚀刻穿过抗蚀刻层145以及下面的栅极电介质帽盖142。等离子体蚀刻环境的压力在约10mTorr至约100mTorr之间，并且等离子体是通过约50瓦至1000瓦之间的RF功率产生的。
由含氢气体混合物产生的等离子体可以以比蚀刻基于氧化物的材料(例如，氧化硅)更快的蚀刻速率来蚀刻氮化硅，因此使用含氢气体混合物的LRM蚀刻工艺ET2以比蚀刻基于氮化物的MCESL 146更慢的蚀刻速率来蚀刻基于氧化物的抗蚀刻层145。以此方式，抗蚀刻层145可以减慢LRM蚀刻工艺ET2。在一些实施例中，LRM蚀刻ET2使用CHF3气体和H2气体的气体混合物，其中，CHF3气体与H2气体的流速比为从约1:1至约1:100。在一些实施例中，LRM蚀刻ET2使用CF4气体和H2气体的气体混合物，其中，CF4气体与H2气体的流速比为从约1:1至约1:100。过高的H2气体流速可能导致蚀刻穿过栅极电介质帽盖142时的过快蚀刻速率，这进而可能在较宽栅极接触开口O22中导致不可忽略的虎齿状凹部。过低的H2气体流速可能导致抗蚀刻层145和MCESL 146之间的蚀刻选择性不足。在一些实施例中，抗蚀刻层145的蚀刻速率与MCESL 146和/或者栅极电介质帽盖142的蚀刻速率之比在约5到约10的范围内。
在LRM蚀刻工艺ET2的初始阶段，如图17所示，等离子体蚀刻剂以第一垂直蚀刻速率A1来蚀刻MCESL 146。在LRM蚀刻工艺ET2的下一阶段，一旦栅极接触开口O21和O22穿通MCESL 146，则抗蚀刻层145被暴露，然后等离子体蚀刻剂以第二垂直蚀刻速率A2来蚀刻抗蚀刻层145，该第二垂直蚀刻速率A2慢于第一垂直蚀刻速率A1，如图18所示。结果，可以通过抗蚀刻层145来减小较窄栅极接触开口O21和较宽栅极接触开口O22之间的深度差。此外，LRM蚀刻工艺ET2在蚀刻抗蚀刻层145期间可以横向扩展栅极接触开口O21和O22的下部，使得栅极接触开口O21和O22具有增加的底部宽度和更垂直的侧壁轮廓，如图18所示。作为LRM蚀刻工艺ET2的结果，如图19A所示，栅极接触开口O21和O22具有基本垂直的侧壁并且没有虎齿状凹部。
在一些实施例中，栅极接触开口O21和O22的侧壁线性地且垂直地延伸穿过ILD层148的整个厚度、MCESL 146的整个厚度、抗蚀刻层145的整个厚度、以及电介质帽盖142的整个厚度，而没有斜率变化。在如图19B所示的一些其他实施例中，由于LRM蚀刻工艺ET2可以以比蚀刻抗蚀刻层145更快的垂直蚀刻速率来蚀刻栅极电介质帽盖142，特别是在栅极电介质帽盖142由与MCESL 146相同的材料(例如，氮化硅)形成时，因此栅极接触开口O21和O22的下部的侧壁可变为渐缩的。在这种情况下，栅极接触开口O21和O22的侧壁在栅极接触开口O21和O22的上部内可以比在栅极接触开口O21和O22的下部内更垂直(或更陡)，并且栅极接触开口O21和O22的侧壁的斜率变化发生在抗蚀刻层145和栅极电介质帽盖142之间的界面处。
在如图19A所示的一些实施例中，较宽栅极接触开口O22可以延伸到相邻的栅极间隔件116中，从而在栅极间隔件116中产生带凹口的角C22。该带凹口的角C22可能由于接触蚀刻工艺ET1和/或LRM蚀刻工艺ET2的不准确性而无意地形成。然而，即使在这种情况下，栅极间隔件116也不会被无意地过度蚀刻而形成虎齿状凹部，这是因为较宽栅极接触开口O22中的深度增加在穿通抗蚀刻层145期间被减慢，如前所述。鉴于较宽栅极接触开口O22不具有虎齿状凹部或具有可忽略的虎齿状凹部，因此可以降低泄漏电流(例如，随后在栅极接触开口O22中形成的源极/漏极接触件和栅极接触件之间的泄漏电流)的风险。在栅极间隔件116是双层结构的一些实施例中，带凹口的栅极间隔件116具有阶梯式顶表面结构，其中，该阶梯式顶表面结构的较下阶梯是被LRM蚀刻工艺ET2凹陷的第一间隔件层118的顶表面，并且该阶梯式顶表面结构的较上阶梯是未被LRM蚀刻工艺ET2凹陷的第二间隔件层120的顶表面。
在一些实施例中，上述接触蚀刻工艺ET1和LRM蚀刻工艺ET2被原位执行(例如，使用相同的等离子蚀刻工具，而不破坏真空)。在一些实施例中，接触蚀刻工艺ET1和LRM蚀刻工艺ET2被组合为包括以下四个阶段的原位蚀刻：蚀刻穿过ILD层148(例如，氧化硅)、蚀刻穿过MCESL 146(例如，氮化硅)、蚀刻穿过抗蚀刻层145(例如，氧化硅)、以及蚀刻穿过SAC帽盖142(例如，氮化硅)。在一些实施例中，上述接触蚀刻工艺ET1和LRM蚀刻工艺ET2被非原位执行。接触蚀刻工艺ET1包括以下两个阶段：1)蚀刻穿过ILD层148(例如，氧化硅)，以及2)蚀刻穿过MCESL 146(例如，氮化硅)。LRM蚀刻工艺ET2包括以下两个阶段：1)蚀刻穿过抗蚀刻层145(例如，氧化硅)，以及2)蚀刻穿过SAC帽盖142(例如，氮化硅)。根据本公开的各种实施例，这些阶段的气体比率和/功率可以相同或不同。在一些实施例中，由于抗蚀刻层145的厚度不大于约50埃，因此它可被自然地穿通而不用担心蚀刻停止(即不用担心蚀刻工艺可能被抗蚀刻层145停止)。
参考图20A，然后在栅极接触开口O21和O22中形成栅极接触件151和152，以通过栅极金属帽盖138电连接到HKMG结构130。作为示例而非限制，栅极接触件151和152使用以下方式来形成：沉积一种或多种金属材料而过度填充栅极接触开口O21和O22，随后进行CMP工艺以去除在栅极接触开口O21和O22外部的过量的(一种或多种)金属材料。作为CMP工艺的结果，栅极接触件151和152具有与ILD层148基本共面的顶表面。栅极接触件151和152可以包括诸如铜、铝、钨、或它们的组合等之类的金属材料，并且可以使用PVD、CVD、或ALD等来形成。在一些实施例中，栅极接触件151和152还可以包括一个或多个阻挡/粘附层(未示出)，以保护ILD层148、MCESL 146、抗蚀刻层145、和/或栅极电介质帽盖142免受金属扩散(例如，铜扩散)的影响。该一个或多个阻挡/粘附层可以包括钛、氮化钛、钽、或氮化钽等，并且可以使用PVD、CVD、或ALD等来形成。
在一些实施例中，栅极接触件151和152继承了具有垂直的侧壁轮廓并且没有虎齿状轮廓的栅极接触开口O21和O22的几何形状，因此栅极接触件151和152也具有垂直的侧壁轮廓并且没有虎齿状轮廓。更详细地，栅极接触件151和152的侧壁线性地且垂直地延伸穿过ILD层148的整个厚度、MCESL 146的整个厚度、抗蚀刻层145的整个厚度、以及电介质帽盖142的整个厚度，而没有斜率变化。在如图20B所示的一些其他实施例中，由于LRM蚀刻工艺ET2可以以比蚀刻抗蚀刻层145更快的垂直蚀刻速率来蚀刻栅极电介质帽盖142，特别是当栅极电介质帽盖142由与MCESL 146相同的材料(例如，氮化硅)形成时，因此栅极接触件151和152的下部的侧壁可变为渐缩的。在这种情况下，栅极接触件151和152的侧壁在栅极接触件151和152的上部内可以比在栅极接触件151和152的下部内更垂直(或更陡)，并且栅极接触件151和152的侧壁的斜率变化可发生在抗蚀刻层145和栅极电介质帽盖142之间的界面处。
图21至图39B示出了根据本公开的一些实施例的集成电路结构200的形成中的中间阶段的透视图和截面图。根据一些示例性实施例，所形成的晶体管可以包括p型晶体管(例如，p型GAA FET)和n型晶体管(例如，n型FAA FET)。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。应当理解，针对该方法的附加实施例，可以在图21至图39B所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。这些操作/工艺的顺序可以是可互换的。
图21、图22、图23、图24A、图25A、图26A和图27A是制造期间的中间阶段的集成电路结构200的一些实施例的透视图。图24B、图25B、图26B、图27B、图28-30、图31A和图32-39B是集成电路结构200在制造期间的中间阶段的一些实施例的沿第一切线(例如，图24A中的切线X-X)的截面图，该第一切线沿着沟道的长度方向并且垂直于衬底的顶表面。图31B是集成电路结构200在制造期间的中间阶段的一些实施例的沿第二切线(例如，图24A中的切线Y-Y)的截面图，该第二切线在栅极区域中并且垂直于沟道的长度方向。
参考图21，在衬底210之上形成外延堆叠220。在一些实施例中，衬底210可以包括硅(Si)。替代地，衬底210可以包括锗(Ge)、硅锗(SiGe)、III-V族材料(例如，GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、和/或GaInAsP；或前述项的组合)、或其他合适的半导体材料。在一些实施例中，衬底210可以包括绝缘体上半导体(SOI)结构，例如，埋置电介质层。此外替代地，衬底210可以包括诸如埋置氧化物(BOX)层之类的埋置电介质层，其例如是通过被称为氧注入分离(SIMOX)技术、晶圆键合、SEG的方法、或其他合适的方法而形成的。
外延堆叠220包括具有第一成分的外延层222，在这些具有第一成分的外延层222中插入具有第二成分的外延层224。第一成分和第二成分可以不同。在一些实施例中，外延层222是SiGe，并且外延层224是硅(Si)。然而，其他实施例是可能的，包括提供具有不同的氧化速率和/或蚀刻选择性的第一成分和第二成分的那些实施例。在一些实施例中，外延层222包括SiGe，并且在外延层224包括Si的情况下，外延层224的Si氧化速率小于外延层222的SiGe氧化速率。
外延层224或其一些部分可以形成多栅极晶体管的(一个或多个)纳米片沟道。术语纳米片在本文中用于指定具有纳米级或甚至微米级尺寸，并且具有细长形状的任何材料部分，而不论该部分的横截面形状如何。因此，该术语涵盖圆形和基本上圆形截面的细长材料部分两者，以及包括例如圆柱形或基本上矩形的截面的梁形或条形材料部分。下面进一步讨论使用外延层224来限定器件的一个或多个沟道。
注意，外延层222的三层和外延层224的三层被如图21所示交替布置，这仅出于举例目的，而不旨在做出超过权利要求中具体记载的范围的限定。可以理解，可以在外延堆叠220中形成任意数量的外延层；层的数量取决于晶体管的沟道区域的期望数量。在一些实施例中，外延层224的数量在2到10之间。
如以下更详细描述的，外延层224可以用作随后形成的多栅极器件的(一个或多个)沟道区域，并且厚度是基于器件性能考虑来选择的。外延层222可最终被去除，并用于限定随后形成的多栅极器件的相邻的(一个或多个)沟道区域之间的垂直距离，并且厚度是基于器件性能考虑来选择的。因此，外延层222也可以被称为牺牲层，并且外延层224也可以被称为沟道层。
举例来说，外延堆叠220的层的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺、和/或其他合适的外延生长工艺来执行。在一些实施例中，外延生长的层(例如，外延层224)包括与衬底210相同的材料。在一些实施例中，外延生长的层222和224包括与衬底210不同的材料。如上所述，在至少一些示例中，外延层222包括外延生长的硅锗(SiGe)层，并且外延层224包括外延生长的硅(Si)层。替代地，在一些实施例中，外延层222和224中的任一者可以包括其他材料，例如，锗、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟)、合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP)、或前述项的组合。如所讨论的，外延层222和224的材料可以基于提供不同的氧化和/或蚀刻选择性特性来选择。在一些实施例中，外延层222和224是基本上无掺杂剂的(即具有约0cm-3至约1×1018cm-3的非本征掺杂剂浓度)，其中例如在外延生长工艺期间未执行有意掺杂。
参考图22，形成从衬底210延伸的多个半导体鳍230。在各个实施例中，每个鳍230包括由衬底210形成的衬底部分212、以及包括外延层222和224的外延堆叠的每个外延层的部分。鳍230可以使用包括双重图案工艺或多重图案工艺的适当工艺来制造。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺能够获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿经图案化的牺牲层形成间隔件。然后去除牺牲层，然后可以通过蚀刻初始的外延堆叠220来使用剩余的间隔件或心轴来图案化鳍230。该蚀刻工艺可以包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)、和/或其他合适的工艺。
在图21和图22示出的所示实施例中，在对鳍230进行图案化之前，在外延堆叠220之上形成硬掩模(HM)层910。在一些实施例中，HM层包括氧化物层912(例如，可以包括SiO2的衬垫氧化物层)和形成在氧化物层之上的氮化物层914(例如，可以包括Si3N4的衬垫氮化物层)。氧化物层912可以充当外延堆叠220和氮化物层914之间的粘附层，并且可以充当用于蚀刻氮化物层914的蚀刻停止层。在一些示例中，HM氧化物层912包括热生长的氧化物、化学气相沉积(CVD)所沉积的氧化物、和/或原子层沉积(ALD)所沉积的氧化物。在一些实施例中，通过CVD和/或其他合适的技术将HM氮化物层914沉积在HM氧化物层912上。
随后可以使用包括光刻和蚀刻工艺的适当工艺来制造鳍230。光刻工艺可以包括：在HM层910之上形成光致抗蚀剂层(未示出)，将光致抗蚀剂暴露于图案，执行曝光后烘烤工艺，以及使抗蚀剂显影以形成包括抗蚀剂的图案化掩模。在一些实施例中，对抗蚀剂进行图案化以形成经图案化的掩模元件可以使用电子束(e-beam)光刻工艺、或利用EUV区域中的光(具有例如约1-200nm的波长)的极紫外(EUV)光刻工艺来执行。然后，可以使用经图案化的掩模来保护衬底210的一些区域以及保护在这些区域上形成的层，同时蚀刻工艺在不受保护的区域中形成沟槽202，该沟槽202穿过HM层910、穿过外延堆叠220并进入到衬底210中，从而留下多个延伸的鳍230。可以使用干法蚀刻(例如，反应离子蚀刻)、湿法蚀刻、和/或它们的组合来蚀刻沟槽202。还可以使用在衬底上形成鳍的方法的许多其他的实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)，并且以鳍230的形式外延生长外延堆叠220。
接下来，如图23所示，形成插入鳍230之间的STI区域240。关于STI区域240的材料和工艺细节类似于先前讨论的STI区域14，因此为了简洁起见不再重复。
参考图24A和图24B。虚设栅极结构250被形成在衬底210之上并且至少部分地设置在鳍230之上。鳍230的位于虚设栅极结构250下方的部分可以被称为沟道区域。虚设栅极结构250还可以限定鳍230的源极/漏极(S/D)区域，例如，鳍230的与沟道区域相邻并且位于沟道区域的相反侧的区域。
虚设栅极形成步骤首先在鳍230之上形成虚设栅极电介质层252。随后，在虚设栅极电介质层252之上形成虚设栅极电极层254和硬掩模，该硬掩模可以包括多个层256和258(例如，氧化物层256和氮化物层258)。硬掩模然后被图案化，随后通过使用经图案化的硬掩模作为蚀刻掩模来对虚设栅极电极层254进行图案化。在一些实施例中，在对虚设栅极电极层254进行图案化之后，从鳍230的S/D区域去除虚设栅极电介质层252。蚀刻工艺可以包括湿法蚀刻、干法蚀刻、和/或它们的组合。选择蚀刻工艺以选择性地蚀刻虚设栅极电介质层252，而基本上不蚀刻鳍230、虚设栅极电极层254、氧化物掩模层256和氮化物掩模层258。虚设栅极电介质层和虚设栅极电极层的材料类似于先前讨论的虚设栅极电介质层108和虚设栅极电极层110，因此为了简洁起见不再重复。
在虚设栅极结构250的形成完成之后，在虚设栅极结构250的侧壁上形成栅极间隔件260。例如，在衬底210上沉积间隔件材料层。间隔件材料层可以是共形层，其随后被回蚀刻以形成栅极侧壁间隔件。在所示的实施例中，间隔件材料层260被共形地设置在虚设栅极结构250的顶部和侧壁上。间隔件材料层260可以包括电介质材料，例如，氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜、和/或前述项的组合。在一些实施例中，间隔件材料层260包括多个层，例如，第一间隔件层262以及形成在第一间隔件层262之上的第二间隔件层264(在图24B中示出)。举例来说，间隔件材料层260可以通过使用适当的沉积工艺在栅极结构250之上沉积电介质材料来形成。然后对所沉积的间隔件材料层260执行各向异性蚀刻工艺，以暴露鳍230的未被虚设栅极结构250覆盖的部分(例如，在鳍230的源极/漏极区域中)。间隔件材料层的位于虚设栅极结构250正上方的部分可以通过该各向异性蚀刻工艺被完全去除。间隔件材料层的位于虚设栅极结构250的侧壁上的部分可以保留，形成栅极侧壁间隔件，为了简单起见，这些栅极侧壁间隔件被表示为栅极间隔件260。应注意，尽管栅极间隔件260在图24B的截面图中是多层结构，但为了简单起见，它们在图24A的透视图中被示为单层结构。
接下来，如图25A和图25B所示，通过使用例如各向异性蚀刻工艺来蚀刻半导体鳍230的横向延伸超过栅极间隔件260的暴露部分(例如，在鳍230的源极/漏极区域中)，从而形成在半导体鳍230中以及在相应的虚设栅极结构250之间的凹部R6，其中该各向异性蚀刻工艺使用虚设栅极结构250和栅极间隔件260作为蚀刻掩模。在该各向异性蚀刻之后，牺牲层222和沟道层224的端面由于该各向异性蚀刻而与栅极间隔件260的相应最外侧壁是对准的。在一些实施例中，该各向异性蚀刻可以通过利用等离子体源和反应气体的干法化学蚀刻来执行。等离子体源可以是感应耦合等离子体(ICR)源、变压器耦合等离子体(TCP)源、电子回旋共振(ECR)源等，并且反应气体可以是例如氟基气体(例如，SF6、CH2F2、CH3F、CHF3等)、氯基气体(例如，Cl2)、溴化氢气体(HBr)、氧气(O2)等、或前述项的组合。
接下来，在图26A和图26B中，通过使用适当的蚀刻技术来使牺牲层222横向地或水平地凹陷，从而形成横向凹部R7，这些横向凹部R7各自垂直地位于相应的沟道层224之间。该步骤可以通过使用选择性蚀刻工艺来执行。作为示例而非限制，牺牲层222是SiGe并且沟道层224是硅，从而允许选择性地蚀刻牺牲层222。在一些实施例中，选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)，其以比蚀刻Si更快的蚀刻速率来蚀刻SiGe。在一些实施例中，选择性蚀刻包括SiGe氧化，然后是SiGeOx去除。例如，氧化可由O3清洁提供，然后SiGeOx通过诸如NH4OH之类的蚀刻剂来去除，该蚀刻剂以比蚀刻Si更快的蚀刻速率来选择性蚀刻SiGeOx。此外，因为Si的氧化速率比SiGe的氧化速率低得多(有时低至30分之一)，所以沟道层224未被横向凹陷牺牲层222的工艺显著地蚀刻。结果，沟道层224横向延伸超过牺牲层222的相对的端面。
在图27A和图27B中，形成内部间隔件材料层270以填充由上面参考图26A和图26B所讨论的对牺牲层222的侧向蚀刻而留下的凹部R7。内部间隔件材料层270可以是低k电介质材料，例如，SiO2、SiN、SiCN或SiOCN，并且内部间隔件材料层270可以通过诸如ALD之类的合适的沉积方法形成。在内部间隔件材料层270的沉积之后，可以执行各向异性蚀刻工艺以修整所沉积的内部间隔件材料270，使得仅所沉积的内部间隔件材料270的填充由横向蚀刻牺牲层222所留下的凹部R7的一些部分得以保留。在修整工艺之后，为了简化起见，将所沉积的内部间隔件材料的剩余部分表示为内部间隔件270。内部间隔件270用于将金属栅极与在后续处理中形成的源极/漏极外延结构隔离。在图27A和图27B的示例中，内部间隔件270的最外侧壁与沟道层224的侧壁基本对准。
在图28中，在半导体鳍230的源极/漏极区域S/D之上形成源极/漏极外延结构280。源极/漏极外延结构280可以通过执行在鳍230上提供外延材料的外延生长工艺来形成。在该外延生长工艺期间，栅极侧壁间隔件260和内部间隔件270将源极/漏极外延结构280限制于源极/漏极区域S/D。关于GAA FET的源极/漏极外延结构280的材料和工艺细节类似于先前讨论的FinFET的源极/漏极外延结构122，因此为简洁起见不再重复。
在图29中，层间电介质(ILD)层310形成在衬底210上。在一些实施例中，在形成ILD层310之前可选地形成接触蚀刻停止层(CESL)。在一些示例中，在沉积ILD层310之后，可以执行平坦化工艺以去除ILD层310的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，其去除ILD层310(以及CESL层，如果存在的话)的在虚设栅极结构250上方的部分，并且使集成电路结构200的顶表面平坦化。在一些实施例中，该CMP工艺还去除硬掩模层256、258(如图28所示)并暴露虚设栅极电极层254。
此后，首先去除虚设栅极结构250，然后去除牺牲层222。图30示出了所得的结构。在一些实施例中，通过使用选择性蚀刻工艺(例如，选择性干法蚀刻、选择性湿法蚀刻、或它们组合)来去除虚设栅极结构250，该选择性蚀刻工艺以比蚀刻其他材料(例如，栅极侧壁间隔件260和/或ILD层310)更快的蚀刻速率来蚀刻虚设栅极结构250中的材料，从而在相应的栅极侧壁间隔件260之间形成栅极沟槽GT2，并且牺牲层222在栅极沟槽GT2中暴露。随后，栅极沟槽GT2中的牺牲层222通过使用另一选择性蚀刻工艺来去除，该另一选择性蚀刻工艺以比蚀刻沟道层224更快的蚀刻速率来蚀刻牺牲层222，从而在相邻的沟道层224之间形成开口O6。以此方式，沟道层224成为悬在衬底210之上并位于源极/漏极外延结构280之间的纳米片。此步骤也称为沟道释放工艺。在该中间处理步骤中，纳米片224之间的开口O6可以充满周围环境条件(例如，空气、氮等)。在一些实施例中，纳米片224取决于它们的几何形状可以被可互换地称为纳米线、纳米板和纳米环。例如，在一些其他实施例中，由于用于完全去除牺牲层222的选择性蚀刻工艺，沟道层224可被修整为具有基本圆形的形状(即圆柱形)。在这种情况下，所得的沟道层224可以被称为纳米线。
在一些实施例中，牺牲层222通过使用选择性湿法蚀刻工艺来去除。在一些实施例中，牺牲层222是SiGe并且沟道层224是硅，从而允许选择性地去除牺牲层222。在一些实施例中，该选择性湿法蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，该选择性去除包括SiGe氧化，然后是SiGeOx去除。例如，氧化可由O3清洁提供，然后SiGeOx通过诸如NH4OH之类的蚀刻剂来去除，该蚀刻剂以比蚀刻Si更快的蚀刻速率来选择性蚀刻SiGeOx。此外，因为Si的氧化速率比SiGe的氧化速率低得多(有时低至30分之一)，所以沟道层224可未被沟道释放工艺显著地蚀刻。可以注意到，沟道释放步骤和先前的横向凹陷牺牲层的步骤(如图26A和图26B所示的步骤)两者均使用以比蚀刻Si更快的蚀刻速率来蚀刻SiGe的选择性蚀刻工艺，因此在一些实施例中，这两个步骤可以使用相同的蚀刻剂化学物质。在这种情况下，沟道释放步骤的蚀刻时间/持续时间比先前的横向凹陷牺牲层的步骤的蚀刻时间/持续时间更长，以便完全去除牺牲SiGe层。
在图31A和图31B中，替换栅极结构320被分别形成在栅极沟槽GT2中以围绕悬在栅极沟槽GT2中的每个纳米片224。栅极结构320可以是GAA FET的最终栅极。最终栅极结构可以是高k/金属栅极堆叠，但其他成分也是可能的。在一些实施例中，每个栅极结构320形成与由多个纳米片224提供的多沟道相关联的栅极。例如，高k/金属栅极结构320被形成在通过释放纳米片224而提供的开口O6(如图30所示)内。在各种实施例中，高k/金属栅极结构320包括：围绕纳米片224形成的栅极电介质层322、围绕栅极电介质层322形成的功函数金属层324、以及围绕功函数金属层324形成并填充栅极沟槽GT2的剩余部分的填充金属326。栅极电介质层322包括界面层(例如，氧化硅层)和位于界面层之上的高k栅极电介质层。如本文所使用和描述的，高k栅极电介质包括具有高介电常数(例如，大于热氧化硅的介电常数(～3.9))的电介质材料。在高k/金属栅极结构320内使用的功函数金属层324和/或填充金属层326可以包括金属、金属合金、或金属硅化物。高k/金属栅极结构320的形成可以包括用于形成各种栅极材料、一个或多个内衬层的沉积，以及用于去除过量的栅极材料的一个或多个CMP工艺。如沿着高k/金属栅极结构320的纵轴截取的图31B的截面图所示，高k/金属栅极结构320围绕每个纳米片224，并因此被称为GAA FET的栅极。关于GAA FET的栅极结构320的材料和工艺细节类似于FinFET的栅极结构130，因此为简洁起见不再重复。
在图32中，执行回蚀刻工艺以回蚀刻替换栅极结构320和栅极间隔件260，从而在经回蚀刻的栅极结构320和经回蚀刻的栅极间隔件260之上形成凹部。在一些实施例中，因为替换栅极结构320的材料具有与栅极间隔件260不同的蚀刻选择性，所以替换栅极结构320的顶表面可以处于与栅极间隔件260的顶表面不同的水平面。例如，在如图32示出的所示实施例中，替换栅极结构320的顶表面低于栅极间隔件260的顶表面。然而，在一些其他实施例中，替换栅极结构320的顶表面可以与栅极间隔件260的顶表面齐平或高于栅极间隔件260的顶表面。
然后，通过诸如CVD或ALD之类的适当的工艺分别在经回蚀刻的替换栅极结构320的顶部可选地形成栅极金属帽盖330。作为示例而非限制，金属帽盖330可以是基本上无氟的钨(FFW)膜，其氟杂质的量小于5原子百分比并且氯杂质的量大于3原子百分比。关于FFW形成的工艺细节先前关于栅极金属帽盖138进行了讨论，因此为了简洁起见不再重复。
在图33中，在栅极金属帽盖330和栅极间隔件260之上形成栅极电介质帽盖340。因为栅极金属帽盖330的顶表面低于栅极间隔件260的顶表面，所以每个栅极电介质帽盖340具有阶梯式的底表面，其中较下阶梯与栅极金属帽盖330的顶表面接触，而较上阶梯与栅极间隔件260的顶表面接触。关于电介质帽盖的材料和工艺细节类似于先前讨论的栅极电介质帽盖142，因此为了简洁起见不再重复。
在图34中，形成延伸穿过ILD层310的源极/漏极接触件350。作为示例而非限制，源极/漏极接触件350的形成包括：执行一个或多个蚀刻工艺以形成延伸穿过ILD层310的接触开口以暴露源极/漏极外延结构280，沉积过度填充接触开口的一种或多种金属材料，然后执行CMP工艺以去除位于接触开口外部的多余的金属材料。在一些实施例中，该一个或多个蚀刻工艺是选择性蚀刻，其以比蚀刻栅极电介质帽盖340和栅极间隔件260更快的蚀刻速率来蚀刻ILD层310。结果，该选择性蚀刻是使用栅极电介质帽盖340和栅极间隔件260作为蚀刻掩模来执行的，使得接触开口以及因此源极/漏极接触件350被形成为与源极/漏极外延结构280自对准，而无需使用附加的光刻工艺。在这种情况下，源极/漏极接触件350可被称为自对准接触件(SAC)，并且允许形成自对准的接触件350的栅极电介质帽盖340可被称为SAC帽盖340。
在图35中，通过使用ALD工艺、PECVD工艺、和/或其他合适的沉积工艺，在栅极电介质帽盖340和源极/漏极接触件350之上形成抗蚀刻层352。在一些实施例中，抗蚀刻层352由与栅极电介质帽盖340的材料以及随后形成的MCESL的材料不同的材料制成。例如，当栅极电介质帽盖340和随后形成的MCESL由相同的材料(例如，氮化硅)制成时，抗蚀刻层352由基于氧化物的材料制成，例如，氧化硅、TEOS氧化物、富硅氧化硅、或其他合适的基于氧化物的电介质材料。由于材料差异，抗蚀刻层352具有与随后形成的MCESL和栅极电介质帽盖340不同的蚀刻选择性。结果，抗蚀刻层352在随后的LRM蚀刻工艺中可以具有比栅极电介质帽盖340和MCESL两者更慢的蚀刻速率，这允许减慢LRM蚀刻工艺，如将在下面更详细讨论的。
在一些实施例中，抗蚀刻层352具有厚度T5。在一些实施例中，对于3nm技术节点，厚度T5在约1埃至约50埃的范围内。在一些其他实施例中，厚度T5与栅极电介质帽盖340的最大厚度T6之比在约3:100至约60:100的范围内。如果厚度比T5/T6过小，则抗蚀刻层352可能太薄而不能减慢随后的LRM蚀刻工艺。如果厚度比T5/T6过大，则抗蚀刻层352可能太厚而不能在预期的持续时间内被穿通。对于其他技术节点，例如，20nm节点、16nm节点、10nm节点、7nm节点、和/或5nm节点，抗蚀刻层352的厚度T5可以在约1nm至约20nm的范围内。
在图36中，在已经在栅极电介质帽盖340之上形成抗蚀刻层352之后，随后在抗蚀刻层352之上沉积MCESL 360。随后，另一ILD层370被沉积在MCESL 360之上。在一些实施例中，栅极电介质帽盖340和MCESL 360都是基于氮化物的材料(例如，氮化硅)，并且抗蚀刻层352和ILD层370都是基于氧化物的材料(例如，氧化硅)，因此ILD层370和抗蚀刻层352具有与栅极电介质帽盖340和MCESL 360两者不同的蚀刻选择性。在一些实施例中，MCESL 360的厚度T7大于抗蚀刻层352的厚度T5。例如，MCESL 360的厚度T7在约3nm至约20nm的范围内。在一些实施例中，ILD层370的厚度T8大于MCESL 360的厚度T7和抗蚀刻层352的厚度T5。在一些其他实施例中，ILD层370的厚度T8大于MCESL 360和抗蚀刻层352的总厚度。例如，ILD层370的厚度T8在约3nm至约100nm的范围内。
在图37中，通过使用第一蚀刻工艺(也称为接触蚀刻工艺)ET3来对ILD层370进行图案化，以形成延伸穿过ILD层370的栅极接触开口O41和O42。在一些实施例中，接触蚀刻工艺ET3是各向异性蚀刻工艺，例如，等离子体蚀刻。关于接触蚀刻工艺ET3的工艺细节类似于先前讨论的接触蚀刻工艺ET1，因此为了简洁起见不再重复。
在图37所示的一些实施例中，在接触刻蚀工艺ET3中同时形成具有第一横向尺寸(例如，第一最大宽度W41)的栅极接触开口O41以及具有第二横向尺寸(例如，第二最大宽度W42)的栅极接触开口O42。第二最大宽度W42可以大于第一最大宽度W41。可以根据电路功能和/或设计规则来有意地形成栅极接触开口O41和O42之间的宽度差。替代地，可能由于接触蚀刻工艺ET3的不准确性而无意地形成栅极接触开口O41和O42之间的宽度差，如先前关于栅极接触开口O21和O22所讨论的。栅极接触开口O41和O42的宽度的这种差使得较宽栅极接触开口O42比较窄栅极接触开口O41更深。
在图38A中，执行LRM蚀刻工艺ET4以穿过MCESL 360、抗蚀刻层352和栅极电介质帽盖340，从而向下加深栅极接触开口O41和O42到栅极结构320之上的栅极金属帽盖330。作为LRM蚀刻工艺ET4的结果，栅极金属帽盖330在经加深的栅极接触开口O41和O42的底部暴露。LRM蚀刻工艺ET4的蚀刻剂和/或蚀刻条件是以这样的方式选择的：抗蚀刻层352表现出比MCESL 360和栅极电介质帽盖340更慢的蚀刻速率。关于LRM蚀刻工艺ET4的工艺细节先前已关于LRM蚀刻工艺ET2进行了讨论，因此，为了简洁起见不再重复。
由于抗蚀刻层352和MCESL 360之间的蚀刻选择性，当MCESL 360被穿通时，抗蚀刻层352可以减慢LRM蚀刻工艺ET4，这进而将在栅极接触开口O41和O42到达抗蚀刻层352时减慢栅极接触开口O41和O42中的垂直蚀刻速率和深度增加。因此，可以通过抗蚀刻层352来减小较窄栅极接触开口O41和较宽栅极接触开口O42之间的深度差。该减小的深度加载因此可以防止在较宽栅极接触开口O42中形成虎齿状图案，这进而降低了泄漏电流(例如，从栅极接触件到源极/漏极接触件的泄漏电流)的风险。此外，由于当栅极接触开口O41和O42到达抗蚀刻层352时，抗蚀刻层352减慢了垂直蚀刻速率但未减慢横向蚀刻速率，因此LRM蚀刻工艺ET4可以在蚀刻抗蚀刻层352期间横向扩展栅极接触开口O41和O42的下部，使得栅极接触开口O41和O42的底部宽度可以增加，并且栅极接触开口O41和O42可以变得比抗蚀刻层352被穿通之前更垂直。
在一些实施例中，栅极接触开口O41和O42的侧壁线性地且垂直地延伸穿过ILD层370的整个厚度、MCESL 360的整个厚度、抗蚀刻层352的整个厚度、栅极电介质帽盖340的整个厚度，而没有斜率变化。在如图38B所示的一些其他实施例中，由于LRM蚀刻工艺ET4可以以比蚀刻蚀刻抗蚀刻层352更快的垂直蚀刻速率来蚀刻栅极电介质帽盖340，特别是当栅极电介质帽盖340由与MCESL 360相同的材料(例如，氮化硅)形成时，因此栅极接触开口O41和O42的下部的侧壁可变为渐缩的。在这种情况下，栅极接触开口O41和O42的侧壁在栅极接触开口O41和O42的上部内可以比在栅极接触开口O41和O42的下部内更垂直(或更陡)，并且栅极接触开口O41和O42的侧壁的斜率变化可发生在抗蚀刻层352和栅极电介质帽盖340之间的界面处。
在如图38A所示的一些实施例中，较宽栅极接触开口O42可以延伸到相邻的栅极间隔件260中，从而在栅极间隔件260中产生带凹口的角C42。该带凹口的角C42可能由于接触蚀刻工艺ET3和/或LRM蚀刻工艺ET4的不准确性而无意地形成。然而，即使在这种情况下，栅极间隔件260也不会被无意地过度蚀刻而形成虎齿状凹部，这是因为较宽栅极接触开口O42中的深度增加在穿通抗蚀刻层352期间被减慢，如前所述。鉴于较宽栅极接触开口O42不具有虎齿状凹部或具有可忽略的虎齿状凹部，因此可以降低泄漏电流(例如，随后在栅极接触开口O42中形成的源极/漏极接触件和栅极接触件之间的泄漏电流)的风险。在栅极间隔件260是双层结构的一些实施例中，带凹口的栅极间隔件260具有阶梯式顶表面结构，其中，该阶梯式顶表面结构的较下阶梯是被LRM蚀刻工艺ET4凹陷的第一间隔件层262顶表面，并且该阶梯式顶表面结构的较上阶梯是未被LRM蚀刻工艺ET4凹陷的第二间隔件层264的顶表面。
在图39A中，然后分别在较窄栅极接触开口O41和较宽栅极接触开口O42中形成较窄栅极接触件381和较宽栅极接触件382，以通过栅极金属帽盖330电连接到HKMG结构320。关于栅极接触件381和382的材料和工艺细节类似于前面讨论的栅极接触件151和152，因此为了简洁起见不再重复。
在一些实施例中，栅极接触件381和382继承了具有垂直的侧壁轮廓并且没有虎齿状轮廓的栅极接触开口O41和O42的几何形状，因此栅极接触件381和382也具有垂直的侧壁轮廓并且没有虎齿状轮廓。更详细地，栅极接触件381和382的侧壁线性地且垂直地延伸穿过ILD层370的整个厚度、MCESL 360的整个厚度、抗蚀刻层352的整个厚度、以及栅极电介质帽盖340的整个厚度，而没有斜率变化。在如图39B所示的一些其他实施例中，由于LRM蚀刻工艺ET4可以以比蚀刻抗蚀刻层352更快的垂直蚀刻速率来蚀刻栅极电介质帽盖340，特别是当栅极电介质帽盖340由与MCESL 360相同的材料(例如，氮化硅)形成时，因此栅极接触件381和382的下部的侧壁可变为渐缩的。在这种情况下，栅极接触件381和382的侧壁在栅极接触件381和382的上部内可以比在栅极接触件381和382的下部内更垂直(或更陡)，并且栅极接触件381和382的侧壁的斜率变化可发生在抗蚀刻层352和栅极电介质帽盖340之间的界面处。
基于以上讨论，可以看出本公开在各种实施例中提供了优点。然而，应当理解，其他实施例可以提供额外的优点，并且本文不一定公开了所有优点，并且没有特定优点对于所有实施例是必需的。一个优点是可以减轻栅极接触开口的深度加载问题。另一个优点是栅极接触开口可以具有更垂直的侧壁轮廓。另一个优点是可以减小栅极接触电阻，这是因为与渐缩栅极接触件相比，可以增加具有垂直的侧壁轮廓的栅极接触件的底表面面积。另一个优点是可以降低泄漏电流(例如，从栅极接触件到源极/漏极接触件的泄漏电流)的风险。
在一些实施例中，一种方法包括：在半导体衬底之上形成栅极结构；回蚀刻该栅极结构；在经回蚀刻的栅极结构之上形成栅极电介质帽盖；在栅极电介质帽盖之上沉积抗蚀刻层；在抗蚀刻层之上沉积接触蚀刻停止层，并在接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过ILD层并在到达抗蚀刻层之前终止；执行第二蚀刻工艺以加深栅极接触开口，其中，第二蚀刻工艺以比蚀刻接触蚀刻停止层慢的蚀刻速率来蚀刻抗蚀刻层；以及在经加深的栅极接触开口中形成栅极接触件。在一些实施例中，第二蚀刻工艺以比蚀刻抗蚀刻层快的蚀刻速率来蚀刻栅极电介质帽盖。在一些实施例中，栅极电介质帽盖由与接触蚀刻停止层相同的材料形成。在一些实施例中，栅极电介质帽盖和接触蚀刻停止层是基于氮化物的。在一些实施例中，抗蚀刻层是基于氧化物的。在一些实施例中，抗蚀刻层的厚度小于接触蚀刻停止层的厚度。在一些实施例中，抗蚀刻层的厚度小于栅极电介质帽盖的最大厚度。在一些实施例中，抗蚀刻层的厚度在约1埃至约50埃的范围内。在一些实施例中，抗蚀刻层是使用原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)来沉积的。在一些实施例中，第一蚀刻工艺是如下的等离子体蚀刻工艺：该等离子体蚀刻工艺使用从不含氢的气态混合物产生的等离子体。在一些实施例中，第二蚀刻工艺是如下的等离子体蚀刻工艺：该等离子体蚀刻工艺使用从含氢的气态混合物产生的等离子体。在一些实施例中，含氢的气态混合物是含氟气体和氢气的混合物。在一些实施例中，含氟气体是CHF3气体、CF4气体、CxHyFz气体、或其组合，其中，x、y和z大于零。
在一些实施例中，一种方法包括：在第一栅极结构之上形成第一栅极电介质帽盖，并且在第二栅极结构之上形成第二栅极电介质帽盖；在第一栅极电介质帽盖和第二栅极电介质帽盖之上沉积抗蚀刻层；在抗蚀刻层之上沉积接触蚀刻停止层，并在接触蚀刻停止层之上沉积层间电介质(ILD)层；执行第一蚀刻工艺以形成延伸穿过ILD层的第一栅极接触开口和第二栅极接触开口，其中，第一栅极接触开口的宽度小于第二栅极接触开口的宽度；执行第二蚀刻工艺，以使第一栅极接触开口和第二栅极接触开口朝向第一栅极结构和第二栅极结构延伸，其中，在第二蚀刻工艺蚀刻穿过抗蚀刻层之后，第一栅极接触开口的侧壁轮廓变为比蚀刻抗蚀刻层之前更垂直；以及在执行第二蚀刻工艺之后，在第一栅极接触开口中形成第一栅极接触件，并且在第二栅极接触开口中形成第二栅极接触件。在一些实施例中，第一蚀刻工艺使得第一栅极接触开口的深度小于第二栅极接触开口的深度。在一些实施例中，在第二蚀刻工艺蚀刻穿过抗蚀刻层之后，第一栅极接触开口和第二栅极接触开口之间的深度差变为比在执行第二蚀刻工艺之前小。在一些实施例中，第二蚀刻工艺使用与氢气的气体混合物，并且第一蚀刻工艺不含氢气。
在一些实施例中，一种器件包括：多个源极/漏极外延结构，位于衬底之上；多个源极/漏极接触件，各自位于多个源极/漏极外延结构之上；栅极结构，在横向位于多个源极/漏极接触件之间；栅极电介质帽盖，位于栅极结构之上并且底表面低于源极/漏极接触件的顶表面；基于氧化物的抗蚀刻层，位于栅极电介质帽盖之上；基于氮化物的蚀刻停止层，位于基于氧化物的抗蚀刻层之上；层间电介质(ILD)层，位于基于氮化物的蚀刻停止层之上；以及栅极接触件，延伸穿过ILD层、基于氮化物的蚀刻停止层、基于氧化物的抗蚀刻层、以及栅极电介质帽盖而与栅极结构电连接。在一些实施例中，基于氧化物的抗蚀刻层比基于氮化物的蚀刻停止层薄。在一些实施例中，基于氧化物的抗蚀刻层比栅极电介质帽盖薄。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成半导体器件的方法，包括：
在半导体衬底之上形成栅极结构；
回蚀刻所述栅极结构；
在经回蚀刻的所述栅极结构之上形成栅极电介质帽盖；
在所述栅极电介质帽盖之上沉积抗蚀刻层；
在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；
执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过所述ILD层并在到达所述抗蚀刻层之前终止；
执行第二蚀刻工艺以加深所述栅极接触开口，其中，所述第二蚀刻工艺以比蚀刻所述接触蚀刻停止层慢的蚀刻速率来蚀刻所述抗蚀刻层；以及
在经加深的所述栅极接触开口中形成栅极接触件。
示例2.根据示例1所述的方法，其中，所述第二蚀刻工艺以比蚀刻所述抗蚀刻层快的蚀刻速率来蚀刻所述栅极电介质帽盖。
示例3.根据示例1所述的方法，其中，所述栅极电介质帽盖由与所述接触蚀刻停止层相同的材料形成。
示例4.根据示例1所述的方法，其中，所述栅极电介质帽盖和所述接触蚀刻停止层是基于氮化物的。
示例5.根据示例1所述的方法，其中，所述抗蚀刻层是基于氧化物的。
示例6.根据示例1所述的方法，其中，所述抗蚀刻层的厚度小于所述接触蚀刻停止层的厚度。
示例7.根据示例1所述的方法，其中，所述抗蚀刻层的厚度小于所述栅极电介质帽盖的最大厚度。
示例8.根据示例1所述的方法，其中，所述抗蚀刻层的厚度在约1埃至约50埃的范围内。
示例9.根据示例1所述的方法，其中，所述抗蚀刻层是使用原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)来沉积的。
示例10.根据示例1所述的方法，其中，所述第一蚀刻工艺是如下的等离子体蚀刻工艺：该等离子体蚀刻工艺使用从不含氢的气态混合物产生的等离子体。
示例11.根据示例1所述的方法，其中，所述第二蚀刻工艺是如下的等离子体蚀刻工艺：该等离子体蚀刻工艺使用从含氢的气态混合物产生的等离子体。
示例12.根据示例11所述的方法，其中，所述含氢的气态混合物是含氟气体和氢气的混合物。
示例13.根据示例12所述的方法，其中，所述含氟气体是CHF3气体、CF4气体、CxHyFz气体、或它们的组合，其中，x、y和z大于零。
示例14.一种形成半导体器件的方法，包括：
在第一栅极结构之上形成第一栅极电介质帽盖，并且在第二栅极结构之上形成第二栅极电介质帽盖；
在所述第一栅极电介质帽盖和所述第二栅极电介质帽盖之上沉积抗蚀刻层；
在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；
执行第一蚀刻工艺以形成延伸穿过所述ILD层的第一栅极接触开口和第二栅极接触开口，其中，所述第一栅极接触开口的宽度小于所述第二栅极接触开口的宽度；
执行第二蚀刻工艺，以使所述第一栅极接触开口和所述第二栅极接触开口朝向所述第一栅极结构和所述第二栅极结构延伸，其中，在所述第二蚀刻工艺蚀刻穿过所述抗蚀刻层之后，所述第一栅极接触开口的侧壁轮廓变为比蚀刻所述抗蚀刻层之前更垂直；以及
在执行所述第二蚀刻工艺之后，在所述第一栅极接触开口中形成第一栅极接触件，并且在所述第二栅极接触开口中形成第二栅极接触件。
示例15.根据示例14所述的方法，其中，所述第一蚀刻工艺使得所述第一栅极接触开口的深度小于所述第二栅极接触开口的深度。
示例16.根据示例14所述的方法，其中，在所述第二蚀刻工艺蚀刻穿过所述抗蚀刻层之后，所述第一栅极接触开口和所述第二栅极接触开口之间的深度差变为比在执行所述第二蚀刻工艺之前小。
示例17.根据示例14所述的方法，其中，所述第二蚀刻工艺使用与氢气的气体混合物，并且所述第一蚀刻工艺不含所述氢气。
示例18.一种半导体器件，包括：
多个源极/漏极外延结构，位于衬底之上；
多个源极/漏极接触件，各自位于所述多个源极/漏极外延结构之上；
栅极结构，在横向位于所述多个源极/漏极接触件之间；
栅极电介质帽盖，位于所述栅极结构之上并且底表面低于所述多个源极/漏极接触件的顶表面；
基于氧化物的抗蚀刻层，位于所述栅极电介质帽盖之上；
基于氮化物的蚀刻停止层，位于所述基于氧化物的抗蚀刻层之上；
层间电介质(ILD)层，位于所述基于氮化物的蚀刻停止层之上；以及
栅极接触件，延伸穿过所述ILD层、所述基于氮化物的蚀刻停止层、所述氧基抗蚀刻层、以及所述栅极电介质帽盖而与所述栅极结构电连接。
示例19.根据示例18所述的器件，其中，所述氧基抗蚀刻层比所述基于氮化物的蚀刻停止层薄。
示例20.根据示例18所述的器件，其中，所述氧基抗蚀刻层比所述栅极电介质帽盖薄。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体衬底之上形成栅极结构；
回蚀刻所述栅极结构；
在经回蚀刻的所述栅极结构之上形成栅极电介质帽盖；
在所述栅极电介质帽盖之上沉积抗蚀刻层；
在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；
执行第一蚀刻工艺以形成栅极接触开口，该栅极接触开口延伸穿过所述ILD层并在到达所述抗蚀刻层之前终止；
执行第二蚀刻工艺以加深所述栅极接触开口，其中，所述第二蚀刻工艺以比蚀刻所述接触蚀刻停止层慢的蚀刻速率来蚀刻所述抗蚀刻层；以及
在经加深的所述栅极接触开口中形成栅极接触件。
2.根据权利要求1所述的方法，其中，所述第二蚀刻工艺以比蚀刻所述抗蚀刻层快的蚀刻速率来蚀刻所述栅极电介质帽盖。
3.根据权利要求1所述的方法，其中，所述栅极电介质帽盖由与所述接触蚀刻停止层相同的材料形成。
4.根据权利要求1所述的方法，其中，所述栅极电介质帽盖和所述接触蚀刻停止层是基于氮化物的。
5.根据权利要求1所述的方法，其中，所述抗蚀刻层是基于氧化物的。
6.根据权利要求1所述的方法，其中，所述抗蚀刻层的厚度小于所述接触蚀刻停止层的厚度。
7.根据权利要求1所述的方法，其中，所述抗蚀刻层的厚度小于所述栅极电介质帽盖的最大厚度。
8.根据权利要求1所述的方法，其中，所述抗蚀刻层的厚度在约1埃至约50埃的范围内。
9.一种形成半导体器件的方法，包括：
在第一栅极结构之上形成第一栅极电介质帽盖，并且在第二栅极结构之上形成第二栅极电介质帽盖；
在所述第一栅极电介质帽盖和所述第二栅极电介质帽盖之上沉积抗蚀刻层；
在所述抗蚀刻层之上沉积接触蚀刻停止层，并在所述接触蚀刻停止层之上沉积层间电介质(ILD)层；
执行第一蚀刻工艺以形成延伸穿过所述ILD层的第一栅极接触开口和第二栅极接触开口，其中，所述第一栅极接触开口的宽度小于所述第二栅极接触开口的宽度；
执行第二蚀刻工艺，以使所述第一栅极接触开口和所述第二栅极接触开口朝向所述第一栅极结构和所述第二栅极结构延伸，其中，在所述第二蚀刻工艺蚀刻穿过所述抗蚀刻层之后，所述第一栅极接触开口的侧壁轮廓变为比蚀刻所述抗蚀刻层之前更垂直；以及
在执行所述第二蚀刻工艺之后，在所述第一栅极接触开口中形成第一栅极接触件，并且在所述第二栅极接触开口中形成第二栅极接触件。
10.一种半导体器件，包括：
多个源极/漏极外延结构，位于衬底之上；
多个源极/漏极接触件，各自位于所述多个源极/漏极外延结构之上；
栅极结构，在横向位于所述多个源极/漏极接触件之间；
栅极电介质帽盖，位于所述栅极结构之上并且底表面低于所述多个源极/漏极接触件的顶表面；
基于氧化物的抗蚀刻层，位于所述栅极电介质帽盖之上；
基于氮化物的蚀刻停止层，位于所述基于氧化物的抗蚀刻层之上；
层间电介质(ILD)层，位于所述基于氮化物的蚀刻停止层之上；以及
栅极接触件，延伸穿过所述ILD层、所述基于氮化物的蚀刻停止层、所述氧基抗蚀刻层、以及所述栅极电介质帽盖而与所述栅极结构电连接。
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