KR20220038157A - 이방성 에피택셜 성장 - Google Patents

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치아 쳉 친
아비셱 듀브
아비™r 듀브
이-치아우 후앙
사우라브 초프라
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Abstract

일반적으로, 본원에서 설명되는 예들은 실리콘 게르마늄(SiGe) 표면 상에 재료를 이방성으로 에피택셜 성장시키기 위한 방법들 및 반도체 프로세싱 시스템들에 관한 것이다. 예에서, 실리콘 게르마늄 표면이 기판 상에 형성된다. 에피택셜 실리콘 게르마늄이 실리콘 게르마늄 표면 상에 에피택셜 성장된다. 에피택셜 실리콘 게르마늄의 제1 성장 레이트는 실리콘 게르마늄 표면에 직각인 제1 방향으로 이루어지고, 에피택셜 실리콘 게르마늄의 제2 성장 레이트는 제1 방향에 직각인 제2 방향으로 이루어진다. 제1 성장 레이트는 제2 성장 레이트보다 적어도 5배 더 크다.

Description

이방성 에피택셜 성장
[0001] 본원에서 설명되는 예들은 일반적으로 반도체 프로세싱 분야에 관한 것으로, 더 구체적으로는 반도체 프로세싱을 위한 이방성 에피택셜 성장에 관한 것이다.
[0002] 나노미터 및 더 작은 피처(feature)들을 신뢰성 있게 생성하는 것은 반도체 디바이스들의 차세대 VLSI(very large scale integration) 및 ULSI(ultra large-scale integration)에 대한 핵심 기술 난제들 중 하나이다. 회로 기술의 한계들에 가까워짐에 따라, VLSI 및 ULSI 기술의 축소되는 치수들은 프로세싱 능력들에 대한 추가적인 요구들을 제기하였다. 집적 회로 컴포넌트들의 치수들이 (예컨대, 나노미터 치수들로) 감소됨에 따라, 컴포넌트들을 제작하기 위해 사용되는 재료들 및 프로세스들은 일반적으로, 만족스러운 레벨들의 전기적 성능을 획득하기 위해서 신중하게 선택된다.
[0003] 본 개시내용의 실시예들은 반도체 프로세싱을 위한 방법을 포함한다. 실리콘 게르마늄 표면이 기판 상에 형성된다. 에피택셜 실리콘 게르마늄이 실리콘 게르마늄 표면 상에 에피택셜 성장된다. 에피택셜 실리콘 게르마늄의 제1 성장 레이트는 실리콘 게르마늄 표면에 직각(perpendicular)인 제1 방향으로 이루어지고, 에피택셜 실리콘 게르마늄의 제2 성장 레이트는 제1 방향에 직각인 제2 방향으로 이루어진다. 제1 성장 레이트는 제2 성장 레이트보다 적어도 5배 더 크다.
[0004] 본 개시내용의 실시예들은 반도체 프로세싱을 위한 방법을 포함한다. 실리콘 게르마늄의 (100) 표면이 기판 상에 형성된다. 에피택셜 실리콘 게르마늄이 실리콘 게르마늄의 (100) 표면 상에 에피택셜 성장된다. 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 것은 게르마늄 소스 전구체 및 실리콘 소스 전구체를 사용하는 것을 포함한다. 게르마늄 소스 전구체는 염소화(chlorinated) 저메인 가스를 포함한다.
[0005] 본 개시내용의 실시예들은, 프로세서에 의해 실행될 때, 컴퓨터 시스템으로 하여금 동작들을 수행하게 하는 명령들을 저장하는 비-일시적 컴퓨터-판독가능 매체를 포함하는 반도체 프로세싱 시스템을 더 포함한다. 동작들은 실리콘 게르마늄의 (100) 표면 상에 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 것을 포함한다. 실리콘 게르마늄의 (100) 표면은 기판 상에 있다. 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 것은 게르마늄 소스 전구체 및 실리콘 소스 전구체를 사용하는 것을 포함하고, 게르마늄 소스 전구체는 염소화 저메인 가스를 포함한다.
[0006] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 보다 상세한 설명은 예들을 참조로 하여 이루어질 수 있으며, 이러한 예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 단지 일부 예들을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 예들을 허용할 수 있기 때문이다.
[0007] 도 1a, 도 1b, 도 2a, 도 2b, 도 3a 및 도 3b는 본 개시내용의 일부 예들에 따른, finFET(fin field effect transistor)들을 형성하기 위한 프로세싱 동안의 개개의 중간 구조들의 단면도들이다.
[0008] 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b는 본 개시내용의 일부 예들에 따른, finFET들을 형성하기 위한 프로세싱 동안의 개개의 중간 구조들의 단면도들이다.
[0009] 도 7은 본 개시내용의 일부 예들에 따른, 반도체 프로세싱을 위한 방법의 흐름도이다.
[0010] 도 8a, 도 8b, 도 8c 및 도 8d는 본 개시내용의 일부 예들에 따른, 실리콘 기판 상에 에피택셜 성장된 실리콘 게르마늄 템플릿 층 상에 붕소-도핑된 실리콘 게르마늄을 에피택셜 성장시키는 실험 결과들을 도시한다.
[0011] 도 9는 본 개시내용의 일부 예들에 따른, 에피택셜 성장을 수행하기 위해 사용될 수 있는 프로세싱 챔버의 단면도이다.
[0012] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다.
[0013] 일반적으로, 본원에서 설명되는 예들은 실리콘 게르마늄(SiGe) 표면 상에 재료를 이방성으로 에피택셜 성장시키기 위한 방법들 및 반도체 프로세싱 시스템들에 관한 것이다. 일부 예들은 더 구체적으로, 실리콘 게르마늄 표면 상에 실리콘 게르마늄(이를테면, 붕소-도핑된 실리콘 게르마늄(SiGe(B)))을 이방성으로 에피택셜 성장시키는 것에 관한 것이다. 본원에서 설명되는 일부 예들은, (110) 표면이 형성되지 않도록, 예컨대, 실질적인 측방향 성장 없이, 실리콘 게르마늄의 (100) 표면 상에 실리콘 게르마늄(이를테면, SiGe(B))을 이방성으로 에피택셜 성장시키는 것을 제공한다. 당업자가 용이하게 이해할 바와 같이, 다양한 표면 배향들 및 방향들은 밀러 인덱스들의 표기법을 사용하여 본원에서 설명된다. 일부 예들에서, 실리콘 게르마늄을 이방성으로 에피택셜 성장시키는 것은 게르마늄 테트라클로라이드(GeCl4)를 사용하여 수행된다.
[0014] 실리콘 기판들(예컨대, 웨이퍼들)은 반도체 프로세싱에서 유비쿼터스이다. 그러한 기판들 상에 제조된 다양한 디바이스들은 상이한 재료로 제조될 때 개선된 동작을 갖는 것으로 밝혀졌다. 예컨대, p-타입 FET(field effect transistor)들(이를테면, finFET(fin FET)들)은 채널 구역으로서 압축 변형된(compressively strained) 실리콘 게르마늄으로 개선된 성능을 갖는 것으로 밝혀졌다. 추가로, 예컨대, p-타입 FET들은 예컨대 채널 구역에 압축 응력을 유도하기 위해 소스/드레인 구역들에 실리콘 게르마늄을 혼입시킴으로써 개선된 성능을 갖는 것으로 밝혀졌다. p-타입 FET들에서, 압축 변형 및/또는 응력 채널 구역은 홀 이동도를 증가시켜 이에 따라 구동 전류를 증가시킬 수 있으며, 이는 증가된 성능을 야기한다. 이에 따라서, 반도체 프로세싱에서 실리콘 게르마늄의 사용이 증가할 것으로 예상된다.
[0015] 일부 디바이스들에서 실리콘 게르마늄을 혼입시킬 때의 난제는 실리콘 게르마늄의 에피택셜 성장의 방향성인 것으로 밝혀졌다. 디바이스들 사이의 치수들이 감소함에 따라, 다수의 방향들로의 실리콘 게르마늄의 에피택셜 성장은 상이한 디바이스들을 위해 성장된 실리콘 게르마늄이 함께 병합(merge)되게 할 수 있다. 실리콘 게르마늄의 이러한 병합은 일부 상황들에서 불리할 수 있다. 예컨대, 실리콘 게르마늄이 finFET들의 소스/드레인 구역들 내로 혼입되면, 상이한 소스/드레인 구역들의 실리콘 게르마늄의 병합은 그러한 소스/드레인 구역들이 동일한 전위에 있게 하고, 따라서 대응하는 finFET들이 결함이 있게 할 수 있다.
[0016] 본원에서 설명되는 일부 예들은 실리콘 게르마늄 표면 상에 실리콘 게르마늄을 이방성으로 성장시킬 수 있다. 예컨대, 실리콘 게르마늄은 측방향 성장 성분이 감소된 그리고/또는 제거된 상태로 수직으로(vertically) 성장될 수 있다. 더 구체적으로, 본원에서 설명되는 일부 예들은, 실리콘 게르마늄의 (110) 표면이 형성되지 않도록, 실질적인 측방향 성장 없이, (100) 실리콘 게르마늄 표면 상에 실리콘 게르마늄을 이방성으로 성장시킬 수 있다. 이에 따라서, 실리콘 게르마늄이 소스/드레인 구역으로서 리세스된 핀 내로 혼입될 때, 이방성으로 에피택셜 성장된 실리콘 게르마늄은 핀의 원래의 토포그래피를 더 근접하게 복제할 수 있고, 예컨대 심지어 핀들 사이의 감소된 치수들에서도 다른 이웃 핀 상에 에피택셜 성장된 실리콘 게르마늄과의 병합 가능성을 감소시킬 수 있다.
[0017] 다양한 상이한 예들이 아래에서 설명된다. 상이한 예들의 다수의 특징들이 프로세스 흐름 또는 시스템에서 함께 설명될 수 있지만, 다수의 특징들은 각각 별개로 또는 개별적으로 그리고/또는 상이한 프로세스 흐름 또는 상이한 시스템에서 구현될 수 있다. 추가적으로, 다양한 프로세스 흐름들이 순서대로 수행되는 것으로서 설명되며; 다른 예들은 상이한 순서들로 그리고/또는 더 많거나 또는 더 적은 동작들로 프로세스 흐름들을 구현할 수 있다.
[0018] 도 1a, 도 1b, 도 2a, 도 2b, 도 3a 및 도 3b는 일부 예들에 따른, finFET들을 형성하기 위한 프로세싱 동안의 개개의 중간 구조들의 단면도들을 예시한다. 도 1a, 도 2a 및 도 3a는 동일한 단면, 예컨대, 핀을 따르는, 핀의 채널 구역 및 소스/드레인 구역들을 지나는 평면을 따르는 개개의 중간 구조들을 예시한다. 도 1b, 도 2b 및 도 3b는 동일한 단면, 예컨대, 핀들의 개개의 소스/드레인 구역들에서 핀들을 가로지르는 평면을 따르는 개개의 중간 구조들을 예시한다. 도 1a, 도 2a 및 도 3a의 단면은 도 1b, 도 2b 및 도 3b의 단면에 직각이다.
[0019] 도 1a 및 도 1b는 기판(2) 상에 형성된 핀들(4)을 포함하는 중간 구조를 예시하는데, 게이트 구조(8)가 핀들(4) 상에 형성되어 있다. 도 1a 및 도 1b의 중간 구조를 획득하기 위해, 기판(2)이 제공된다. 기판(2)은 임의의 적절한 반도체 기판, 이를테면, 벌크 기판, SOI(semiconductor-on-insulator) 기판 등일 수 있다. 일부 예들에서, 기판(2)은 벌크 실리콘 웨이퍼이다. 기판 사이즈들의 예들은 특히 200 mm 직경, 350 mm 직경, 400 mm 직경 및 450 mm 직경을 포함한다.
[0020] 이어서, 핀들(4)이 기판(2) 상에 형성된다. 핀들(4)은, 각각의 핀(4)이 이웃하는 한 쌍의 트렌치들 사이에 정의되도록 기판(2) 내에 트렌치들을 에칭함으로써 형성될 수 있다. 트렌치들은, 핀들(4) 사이의 치수(5)를 달성하기 위해, 다중 패터닝 프로세스, 이를테면, SADP(self-aligned double patterning), LELE(lithography-etch-lithography-etch) 이중 패터닝 등을 사용하여 에칭될 수 있다. 트렌치들을 에칭하기 위한 예시적인 에칭 프로세스는 RIE(reactive ion etch) 프로세스 등을 포함한다.
[0021] 핀들(4) 사이의 트렌치들에 격리 구조들(6)이 형성된다. 일부 예들에서, 격리 구조들(6)은 STI(shallow trench isolation)들로 지칭될 수 있다. 유전체 재료가 트렌치들에 형성될 수 있다. 유전체 재료는 예컨대 FCVD(flowable chemical vapor deposition) 등에 의해 증착된 옥사이드(예컨대, 실리콘 옥사이드)이거나 또는 이를 포함할 수 있다. 이어서, 유전체 재료는, 핀들(4)이 격리 구조들(6) 위로 돌출되도록 격리 구조들(6)을 형성하기 위해 예컨대 습식 에칭에 의해 리세스된다. 따라서, 일부 예들에서, 격리 구조들(6)은 트렌치들에 형성된 유전체 재료를 포함한다.
[0022] 핀들(4) 상에 게이트 구조(8)가 형성된다. 일부 예들에서, 게이트 구조(8)는 대체 게이트 프로세스를 위해 후속하여 제거되는 더미 게이트 구조이다. 다른 예들에서, 게이트 구조(8)는 기능적 게이트 구조일 수 있다. 더미 게이트 구조에서, 게이트 구조(8)는 핀들(4)을 따르는 계면 유전체 층, 계면 유전체 층 상의 더미 게이트 층, 및 더미 게이트 층 상의 마스크 층을 포함할 수 있다. 예컨대, 계면 유전체 층은 산화(예컨대, 플라즈마, 화학적 및/또는 열적 산화)를 사용하여 핀들(4) 상에 형성될 수 있거나, 또는 적절한 증착 프로세스(예컨대, ALD(atomic layer deposition), CVD(chemical vapor deposition) 등)를 사용하여 증착될 수 있다. 이어서, 더미 게이트 층은 계면 유전체 층 상에 (예컨대, CVD, PVD(physical vapor deposition) 등에 의해) 증착되고, (예컨대, CMP(chemical mechanical planarization)에 의해) 평탄화될 수 있다. 이어서, 마스크 층은 더미 게이트 층 상에 (예컨대, CVD, PVD 등에 의해) 증착될 수 있다. 일부 예들에서, 계면 유전체 층은 옥사이드이고; 더미 게이트 층은 실리콘, 이를테면, 비정질 실리콘 및/또는 폴리실리콘이고; 마스크 층은 실리콘 나이트라이드, 실리콘 카본 나이트라이드, 실리콘 옥시나이트라이드 등이다. 이어서, 마스크 층, 더미 게이트 층 및 계면 유전체 층은 적절한 에칭 프로세스, 이를테면, RIE 등을 사용하여 도 1a에 예시된 게이트 구조(8)로 패터닝된다.
[0023] 게이트 스페이서들(10)이 게이트 구조(8)의 측벽들을 따라 형성된다. 하나 이상의 유전체 층들은 핀들(4), 격리 구조들(6) 및 게이트 구조(8)의 표면들을 따라 등각적으로 증착될 수 있으며, 게이트 스페이서들(10)을 형성하기 위해 하나 이상의 유전체 층들의 일부분들이 게이트 구조(8)의 측벽들을 따라 남아 있도록 이방성으로 에칭될 수 있다. 게이트 스페이서들(10)의 하나 이상의 층들은 실리콘 나이트라이드, 실리콘 카본 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본 옥시나이트라이드 등이거나 또는 이를 포함할 수 있고, ALD, PECVD(plasma-enhanced CVD) 등, 또는 이들의 조합을 사용하여 증착될 수 있다. 하나 이상의 유전체 층들은 RIE 등을 사용하여 이방성으로 에칭될 수 있다.
[0024] 도 2a 및 도 2b는 리세스들(12)이 핀들(4)에 형성된 중간 구조를 예시한다. 핀들(4)에 리세스들(12)을 형성하기 위한 에칭 프로세스를 위한 마스크들로서 게이트 스페이서들(10) 및 게이트 구조(8)(예컨대, 게이트 구조(8)의 마스크 층들)를 사용하여 에칭 프로세스가 수행될 수 있다. 에칭 프로세스는 이방성 및/또는 등방성일 수 있다. 예컨대, 에칭 프로세스는 RIE 등일 수 있거나, 또는 이를테면 테트라메틸암모늄 하이드록사이드(TMAH) 등을 사용하는 습식 에칭일 수 있다.
[0025] 일부 예들에서, 핀들(4)의 재료는 실리콘이다. 예컨대, 기판(2)은, 핀들(4)을 형성하기 위해 트렌치들이 에칭되는 벌크 실리콘 웨이퍼일 수 있다. 다른 예에서, 기판(2)은 반도체 층이 실리콘인 SOI 기판일 수 있고, 트렌치들은 핀들(4)을 형성하기 위해 실리콘 층 내로 에칭된다. 리세스들(12)을 형성하기 위해 핀들(4)을 에칭하는 것은 각각의 리세스(12)에 최하부 표면(14)을 형성한다. 일부 예들에서, 최하부 표면(14)은 (100) 표면이다. 따라서, 핀(4)이 실리콘일 경우, 최하부 표면(14)은 Si(100) 표면일 수 있다.
[0026] 도 3a 및 도 3b는 소스/드레인 구역들(20)이 리세스들(12)에 형성된 중간 구조를 예시한다. 템플릿 층(16)이 각각의 리세스(12)의 표면들을 따라 형성된다. 템플릿 층(16)은 리세스들(12)의 표면들 상에 에피택셜 성장될 수 있다. 에피택셜 성장은 LPCVD(low pressure CVD), MOCVD(metal-organic CVD), LPE(liquid phase epitaxy) 등, 또는 이들의 조합을 사용하여 수행될 수 있다.
[0027] 일부 예들에서, 이를테면, 위에서 설명된 바와 같이 핀들(4)이 실리콘일 경우, 템플릿 층(16)의 재료는 실리콘 게르마늄(Si1-xGex, 여기서, x는 약 10 내지 약 30의 범위임)이다. 템플릿 층(16)의 두께는 50 옹스트롬(Å) 이상일 수 있다. 실리콘 게르마늄 템플릿 층(16)은 게르마늄 소스 전구체 및 실리콘 소스 전구체를 사용하여 에피택셜 성장될 수 있다. 게르마늄 소스 전구체는 저메인(GeH4), 고차(higher order) 저메인 및 유기 저메인이거나 또는 이를 포함할 수 있다. 고차 저메인들은 실험식 GexH(2x+2)를 갖는 화합물들, 이를테면, 디저메인(Ge2H6), 트리저메인(Ge3H8) 및 테트라저메인(Ge4H10)을 포함한다. 유기 저메인들은 실험식 RyGexH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, R = 메틸, 에틸, 프로필 또는 부틸, 이를테면, 메틸저메인((CH3)GeH3), 디메틸저메인((CH3)2GeH2), 에틸저메인((CH3CH2))GeH3), 메틸디저메인((CH3)Ge2H5), 디메틸디저메인((CH3)2Ge2H4) 및 헥사메틸디저메인((CH3)6Ge2)이다. 실리콘 소스 전구체는 실란(SiH4), 고차 실란, 할로겐화 실란 및 유기 실란이거나 또는 이를 포함할 수 있다. 고차 실란들은 실험식 SixH(2x+2)를 갖는 화합물들, 이를테면, 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10)을 포함한다. 할로겐화 실란들은 실험식 X'ySixH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, X' = F, Cl, Br 또는 I, 이를테면, 디클로로실란(SiH2Cl2), 테트라클로로실란(SiCl4) 및 헥사클로로디실란(Si2Cl6) 및 트리클로로실란(SiHCl3)이다. 유기 실란들은 실험식 RySixH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, R = 메틸, 에틸, 프로필 또는 부틸, 이를테면, 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)이다.
[0028] 게르마늄 소스 전구체의 유량은 약 10 sccm(standard cubic centimeters per minute) 내지 약 200 sccm의 범위일 수 있고, 실리콘 소스 전구체의 유량은 약 100 sccm 내지 약 1000 sccm의 범위일 수 있다. 게르마늄 소스 전구체의 유량 대 실리콘 소스 전구체의 유량의 비(ratio)는 약 1:5 내지 약 1.5:1의 범위일 수 있다. 에피택셜 성장이 수행되는 프로세싱 챔버 내의 환경의 압력은 약 5 Torr 내지 약 40 Torr의 범위로 유지될 수 있다. 에피택셜 성장 동안의 기판(2)의 온도는 약 590 ℃ 이상, 이를테면, 약 600 ℃ 이상, 더 구체적으로는 약 600 ℃ 내지 약 650 ℃의 범위로 유지될 수 있다.
[0029] 비정질 표면(예컨대, 유전체 표면) 상에서 성장되는 것과 같은 에피택셜 성장된 재료를 선택적으로 에칭하기 위해, 에천트가 에피택셜 성장 프로세스에서 유동될 수 있다. 에천트는 HCl, HF, HBr, Br2, Si2Cl6, SiCl4, SiHCl3, SiH2Cl2, CCl4, Cl2, GeCl4, GeHCl3 또는 이들의 조합이거나, 또는 이를 포함할 수 있다. 에천트 가스의 유량은 약 0 sccm 내지 약 100 sccm의 범위일 수 있다. 캐리어 가스(예컨대, 불활성 가스), 이를테면, 질소(N2), 아르곤(Ar) 등 또는 이들의 조합이 게르마늄 소스 전구체, 실리콘 소스 전구체, 에천트 및/또는 이들의 조합과 함께 사용될 수 있다.
[0030] 일부 예들에서, 템플릿 층(16)은 붕소-도핑된 실리콘 게르마늄(Si1-xGex(B) 또는 더 일반적으로는 SiGe(B))과 같이 도핑될 수 있다. 템플릿 층(16) 내의 도펀트의 농도는 약 1x1018 cm-3 내지 약 4x1020 cm-3의 범위일 수 있다. 템플릿 층(16)을 인 시튜 도핑하기 위해 템플릿 층(16)의 에피택셜 성장 동안 도펀트 소스가 유동될 수 있다. 도펀트 소스는 보란, 유기 보란(예컨대, 알킬보란들) 및 보론 할라이드이거나 또는 이를 포함할 수 있다. 보란들은 보란(BH3), 디보란(B2H6), 트리보란(B3H5), 테트라보란(B4H10), 펜타보란(9)(B5H9), 펜타보란(11), 헥사보란(10)(B6H10), 헥사보란(12)(B6H12) 및 데카보란(14)(B10H14)을 포함하는 한편, 알킬보란들은 실험식 RxBH(3-x)를 갖는 화합물들을 포함하며, 여기서, R = 메틸, 에틸, 프로필 또는 부틸이고, x = 0, 1, 2 또는 3이다. 알킬보란들은 트리메틸보란((CH3)3B), 디메틸보란((CH3)2BH), 트리에틸보란((CH3CH2)3B) 및 디에틸보란((CH3CH2)2BH)을 포함한다. 보론 할라이드들은 전자 결핍 보론 할라이드들, 이를테면, 보론 트리플루오라이드(BF3), 보론 트리클로라이드(BCl3) 및 보론 트리브로마이드(BBr3)를 포함한다. 도펀트 소스의 유량은 약 5 sccm 내지 약 30 sccm의 범위일 수 있다. 비소 및 인과 같은 다른 도펀트들이 다른 예들에서 구현될 수 있고, 따라서 상이한 도펀트 소스들이 사용될 수 있다.
[0031] 템플릿 층(16)의 에피택셜 성장은 템플릿 층(16)이 성장되는 리세스(12)의 표면들을 템플릿 층(16)의 표면들이 복제하게 할 수 있다. 이에 따라서, 템플릿 층(16)은 리세스(12)의 최하부 표면(14)을 복제하는 표면(18)을 가질 수 있다. 일부 예들에서, 최하부 표면(14)이 Si(100) 표면일 경우, 템플릿 층(16)의 표면(18)은 SiGe(100) 표면일 수 있다.
[0032] 소스/드레인 구역들(20)은 리세스들(12) 내의 템플릿 층들(16) 상에 형성된다. 각각의 소스/드레인 구역(20)은 대응하는 템플릿 층(16)의 하나 이상의 표면들로부터 이방성으로 성장된다. 에피택셜 성장은 LPCVD, MOCVD, LPE 등, 또는 이들의 조합을 사용하여 수행될 수 있다. 소스/드레인 구역(20)의 이방성 성장은 (예컨대, 핀(4)에 리세스들(12)을 형성하기 전에) 소스/드레인 구역(20)이 개개의 핀(4)의 원래의 토포그래피를 더 근접하게 재현할 수 있게 한다. 도 3a에 도시된 바와 같이, 소스/드레인 구역들(20)의 최상부 표면들은 (예컨대, 융기된 소스/드레인 구역들로서) 핀들(4)의 개개의 최상부 표면들 위에 있을 수 있다.
[0033] 일부 예들에서, 소스/드레인 구역들(20)의 재료는 실리콘 게르마늄(Si1-yGey, 여기서, y는 약 30 내지 약 50의 범위임)이며, 이는 이를테면 붕소로 도핑될 수 있다(예컨대, 붕소-도핑된 실리콘 게르마늄(SiGe(B)). 소스/드레인 구역들(20) 내의 도펀트의 농도는 약 1x1020 cm-3 내지 약 1x1022 cm-3의 범위일 수 있다. 실리콘 게르마늄으로 이뤄진 소스/드레인 구역들(20)은 게르마늄 소스 전구체 및 실리콘 소스 전구체를 사용하여 에피택셜 성장될 수 있다. 게르마늄 소스 전구체는 염소화 저메인 가스이거나 또는 이를 포함할 수 있다. 염소화 저메인 가스들은 게르마늄 테트라클로라이드(GeCl4), 디클로로저메인(GeH2Cl2), 트리클로로저메인(GeHCl3), 헥사클로로-디저메인(Ge2Cl6) 또는 이들의 조합을 포함한다. 실리콘 소스 전구체는 실란(SiH4), 고차 실란, 할로겐화 실란 및 유기 실란이거나 또는 이를 포함할 수 있다. 고차 실란들은 실험식 SixH(2x+2)를 갖는 화합물들, 이를테면, 디실란(Si2H6), 트리실란(Si3H8) 및 테트라실란(Si4H10)을 포함한다. 할로겐화 실란들은 실험식 X'ySixH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, X' = F, Cl, Br 또는 I, 이를테면, 디클로로실란(SiH2Cl2), 테트라클로로실란(SiCl4) 및 헥사클로로디실란(Si2Cl6) 및 트리클로로실란(SiHCl3)이다. 유기 실란들은 실험식 RySixH(2x+2-y)를 갖는 화합물들을 포함하며, 여기서, R = 메틸, 에틸, 프로필 또는 부틸, 이를테면, 메틸실란((CH3)SiH3), 디메틸실란((CH3)2SiH2), 에틸실란((CH3CH2)SiH3), 메틸디실란((CH3)Si2H5), 디메틸디실란((CH3)2Si2H4) 및 헥사메틸디실란((CH3)6Si2)이다. 소스/드레인 구역들(20)을 인 시튜 도핑하기 위해 소스/드레인 구역들(20)의 에피택셜 성장 동안 도펀트 소스 가스가 유동될 수 있다. 도펀트 소스 가스는 보란, 유기 보란(예컨대, 알킬보란들) 및 보론 할라이드이거나 또는 이를 포함할 수 있다. 보란들은 보란(BH3), 디보란(B2H6), 트리보란(B3H5), 테트라보란(B4H10), 펜타보란(9)(B5H9), 펜타보란(11), 헥사보란(10)(B6H10), 헥사보란(12)(B6H12) 및 데카보란(14)(B10H14)을 포함하는 한편, 알킬보란들은 실험식 RxBH(3-x)를 갖는 화합물들을 포함하며, 여기서, R = 메틸, 에틸, 프로필 또는 부틸이고, x = 0, 1, 2 또는 3이다. 알킬보란들은 트리메틸보란((CH3)3B), 디메틸보란((CH3)2BH), 트리에틸보란((CH3CH2)3B) 및 디에틸보란((CH3CH2)2BH)을 포함한다. 보론 할라이드들은 전자 결핍 보론 할라이드들, 이를테면, 보론 트리플루오라이드(BF3), 보론 트리클로라이드(BCl3) 및 보론 트리브로마이드(BBr3)를 포함한다.
[0034] 게르마늄 소스 전구체의 유량은 약 50 sccm 내지 약 500 sccm의 범위일 수 있고, 실리콘 소스 전구체의 유량은 약 50 sccm 내지 약 500 sccm의 범위일 수 있다. 게르마늄 소스 전구체의 유량 대 실리콘 소스 전구체의 유량의 비는 약 1:3 내지 약 1.5:1의 범위일 수 있다. 도펀트 소스 가스의 유량은 약 5 sccm 내지 약 30 sccm의 범위일 수 있다. 캐리어 가스(예컨대, 불활성 가스), 이를테면, 질소(N2), 아르곤(Ar) 등 또는 이들의 조합이 게르마늄 소스 전구체, 실리콘 소스 전구체, 도펀트 소스 가스 또는 이들의 조합과 함께 사용될 수 있다. 에피택셜 성장이 수행되는 프로세싱 챔버 내의 환경의 압력은 약 5 Torr 내지 약 40 Torr의 범위로 유지될 수 있다. 에피택셜 성장 동안의 기판(2)의 온도는 약 500 ℃ 이상, 이를테면, 약 500 ℃ 내지 약 700 ℃의 범위, 더 구체적으로는 약 540 ℃ 내지 약 600 ℃의 범위로 유지될 수 있다.
[0035] 이들 조건들 하에서, 실리콘 게르마늄의 에피택셜 성장은 이방성으로 증착될 수 있다. 일부 예들에서, 템플릿 층(16)의 표면(18)이 SiGe(100) 표면일 경우, 소스/드레인 구역들(20)(예컨대, SiGe(B))은, (110) 표면이 형성되지 않도록, <010> 방향으로의 실질적인 측방향 성장 없이, 개개의 SiGe(100) 표면들로부터 <100> 방향으로 이방성으로 성장될 수 있다. 소스/드레인 구역(20)의 측방향 성장 성분이 억제될 수 있다. 측방향 성장 성분의 억제는 소스/드레인 구역(20)에 형성되는 패싯(facet)(예컨대, (110) 표면)을 감소시키거나 또는 제거할 수 있다. 일부 예들에서, (예컨대, <100> 방향으로의) 수직 성장 레이트는 (예컨대, <100> 방향에 직각인) 측방향 성장 레이트보다 적어도 5배 더 크다. 소스/드레인 구역들(20)의 에피택셜 성장 프로세스 동안, 염소화 저메인 가스로부터 해리된 염소는 (110) 표면을 형성할 수 있는 측방향 성장을 에칭할 수 있다. 수직 증착 및 에칭 레이트들 그리고 측방향 증착 및 에칭 레이트들의 조합은 측방향 성장 레이트보다 상당히 더 큰 수직 성장 레이트를 야기한다. 따라서, 실리콘 게르마늄 소스/드레인 구역들(20)은 핀들(4)의 원래의 토포그래피를 더 근접하게 재현할 수 있다.
[0036] 소스/드레인 구역들(20)을 성장시키기 위해 사용되는 에피택셜 성장 프로세스의 측방향 성장 레이트가 억제됨에 따라, 이웃 핀들(4) 사이의 치수(5)가 감소될 수 있다. 심지어 감소된 치수(5)에서도, 이웃 핀들(4)의 소스/드레인 구역들(20)을 병합할 위험은, 소스/드레인 구역들(20)이 핀들(4)의 원래의 토포그래피를 더 근접하게 재현한 상태로 감소될 수 있다.
[0037] 후속 프로세싱이 도 3a 및 도 3b의 중간 구조에 대해 수행될 수 있다. 예컨대, CESL(contact etch stop layer)이 게이트 구조(8), 게이트 스페이서들(10), 소스/드레인 구역(20) 및 격리 구조들(6)의 표면들 상에 등각적으로 형성될 수 있다. 층간 유전체(ILD0)가 CESL 상에 형성될 수 있다. 게이트 구조(8)를 제거하고 게이트 구조(8)가 제거된 기능적 게이트 구조를 형성하기 위해, 대체 게이트 프로세스가 수행될 수 있다. 추가적인 프로세싱이 수행될 수 있다.
[0038] 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b는 일부 예들에 따른, finFET들을 형성하기 위한 프로세싱 동안의 개개의 중간 구조들의 단면도들을 예시한다. 도 4a, 도 5a 및 도 6a는 동일한 단면, 예컨대, 핀을 따르는, 핀의 채널 구역 및 소스/드레인 구역들을 지나는 평면을 따르는 개개의 중간 구조들을 예시한다. 도 4b, 도 5b 및 도 6b는 동일한 단면, 예컨대, 핀들의 개개의 소스/드레인 구역들에서 핀들을 가로지르는 평면을 따르는 개개의 중간 구조들을 예시한다. 도 4a, 도 5a 및 도 6a의 단면은 도 4b, 도 5b 및 도 6b의 단면에 직각이다. 도 1a 내지 도 3b의 설명의 대부분은, 당업자에 의해 용이하게 이해될 바와 같이, 도 4a 내지 도 6b에 적용가능하며, 따라서 그러한 설명은 간결성을 위해 여기서 생략된다.
[0039] 도 4a 및 도 4b는 기판(2) 상에 형성된 핀들(4)을 포함하는 중간 구조를 예시하는데, 게이트 구조(8)가 핀들(4) 상에 형성되어 있다. 도 4a 및 도 4b는, 헤테로에피택셜 층(30)이 기판(2) 상에 형성되며 그리고 핀들(4)을 적어도 부분적으로 형성하기 위해 사용되는 것을 제외하고는, 도 1a 및 도 1b와 유사하다. 예컨대, 헤테로에피택셜 층(30)은 기판(2) 상에 에피택셜 성장될 수 있다. 예로서, 기판(2)은 벌크 실리콘 웨이퍼일 수 있고, 헤테로에피택셜 층(30)은 실리콘 게르마늄(Si1-xGex, 여기서, x는 약 10 내지 약 30의 범위임)일 수 있다. 핀들(4)은, 각각의 핀(4)이 이웃하는 한 쌍의 트렌치들 사이에 정의되도록, 헤테로에피택셜 층(30) 내로 그리고/또는 헤테로에피택셜 층(30)을 통해 그리고 가능하게는 기판(2) 내로 트렌치들을 에칭함으로써 형성될 수 있다. 핀들(4)은 에칭된 헤테로에피택셜 층(30)을 포함한다.
[0040] 도 5a 및 도 5b는 리세스들(12)이 핀들(4)에 형성된 중간 구조를 예시한다. 일부 예들에서, 리세스들(12)은 헤테로에피택셜 층(30)을 통해 연장되지 않는다. 리세스들(12)은 헤테로에피택셜 층(30)의 표면인 개개의 최하부 표면들(32)을 갖는다.
[0041] 일부 예들에서, 헤테로에피택셜 층(30)의 재료는 실리콘 게르마늄이다. 일부 예들에서, 최하부 표면(32)은 (100) 표면이다. 따라서, 헤테로에피택셜 층(30)이 실리콘 게르마늄일 경우, 최하부 표면(32)은 SiGe(100) 표면일 수 있다.
[0042] 도 6a 및 도 6b는 소스/드레인 구역들(20)이 리세스들(12)에 형성된 중간 구조를 예시한다. 소스/드레인 구역들(20)은 헤테로에피택셜 층(30) 상에 형성된다. 각각의 소스/드레인 구역(20)은 헤테로에피택셜 층(30)의 하나 이상의 표면들로부터 이방성으로 성장된다. 소스/드레인 구역(20)의 이방성 성장은 (예컨대, 리세스들(12)이 핀(4)에 형성되기 전에) 소스/드레인 구역(20)이 개개의 핀(4)의 원래의 토포그래피를 더 근접하게 재현할 수 있게 한다. 도 6a에 도시된 바와 같이, 소스/드레인 구역들(20)의 최상부 표면들은 (예컨대, 융기된 소스/드레인 구역들로서) 핀들(4)의 개개의 최상부 표면들 위에 있을 수 있다.
[0043] 일부 예들에서, 소스/드레인 구역들(20)의 재료는 실리콘 게르마늄(Si1-yGey, 여기서, y는 약 30 내지 약 50의 범위임)이며, 이는 이를테면 붕소로 도핑될 수 있다(예컨대, 붕소-도핑된 실리콘 게르마늄(SiGe(B)). 실리콘 게르마늄으로 이뤄진 소스/드레인 구역들(20)은 위의 도 3a 및 도 3b와 관련하여 설명된 바와 같이 에피택셜 성장될 수 있다. 실리콘 게르마늄의 에피택셜 성장은 이방성으로 증착될 수 있다. 일부 예들에서, 헤테로에피택셜 층(30)의 최하부 표면(32)이 SiGe(100) 표면일 경우, 소스/드레인 구역들(20)(예컨대, SiGe(B))은, (110) 표면이 형성되지 않도록, <010> 방향으로의 실질적인 측방향 성장 없이, 개개의 SiGe(100) 표면으로부터 <100> 방향으로 이방성으로 성장될 수 있다. 소스/드레인 구역(20)의 측방향 성장 성분이 억제될 수 있다. 측방향 성장 성분의 억제는 소스/드레인 구역(20)에 형성되는 패싯(예컨대, (110) 표면)을 감소시키거나 또는 제거할 수 있다. 일부 예들에서, (예컨대, <100> 방향으로의) 수직 성장 레이트는 (예컨대, <100> 방향에 직각인) 측방향 성장 레이트보다 적어도 5배 더 크다. 소스/드레인 구역들(20)의 에피택셜 성장 프로세스 동안, 염소화 저메인 가스로부터 해리된 염소는 (110) 표면을 형성할 수 있는 측방향 성장을 에칭할 수 있다. 수직 증착 및 에칭 레이트들 그리고 측방향 증착 및 에칭 레이트들의 조합은 측방향 성장 레이트보다 상당히 더 큰 수직 성장 레이트를 야기한다. 따라서, 실리콘 게르마늄 소스/드레인 구역들(20)은 핀들(4)의 원래의 토포그래피를 더 근접하게 재현할 수 있다.
[0044] 도 3a 및 도 3b 다음에 위에서 설명된 바와 같이, 후속 프로세싱이 도 6a 및 도 6b의 중간 구조에 대해 수행될 수 있다.
[0045] 도 7은 일부 예들에 따른, 반도체 프로세싱을 위한 방법의 흐름도이다. 블록(102)에서, 실리콘 게르마늄(SiGe) 표면이 형성된다. SiGe 표면은 다수의 방식들로 형성될 수 있다. SiGe 표면은 (100) 표면(예컨대, SiGe(100) 표면)일 수 있다. 도 1a 내지 도 3b에 묘사된 프로세싱에 예시된 바와 같이, SiGe(100) 표면은, (100) 표면 상에 SiGe 템플릿 층을 에피택셜 성장시킴으로써 형성될 수 있다. SiGe 템플릿 층은 도 3a 및 도 3b의 템플릿 층(16)의 예와 관련하여 위에서 설명된 바와 같이 에피택셜 성장될 수 있다. 도 4a 내지 도 6b에 묘사된 프로세싱에 예시된 바와 같이, SiGe(100) 표면은, (100) 표면을 갖도록 SiGe 층을 에칭함으로써 형성될 수 있다. (100) 표면을 갖도록 SiGe 층을 에칭하는 것은, 도 5a 및 도 5b에서 헤테로에피택셜 층(30)을 에칭하는 예와 관련하여 위에서 설명된 바와 같이 수행될 수 있다. 일부 예들에서, SiGe 표면은, 이를테면 붕소를 포함하여, 도핑될 수 있다.
[0046] 블록(104)에서, 실리콘 게르마늄(SiGe)이 SiGe 표면 상에 이방성으로 에피택셜 성장된다. SiGe는 붕소-도핑된 SiGe(SiGe(B))일 수 있다. (예컨대, SiGe 표면에 직각인 방향으로의) SiGe의 수직 성장 레이트는 (예컨대, SiGe 표면에 평행한 방향으로의) SiGe의 측방향 성장 레이트보다 적어도 5배 더 크다. 더 구체적으로, 예컨대, 도 3a 및 도 3b 그리고 도 6a 및 도 6b에서 소스/드레인 구역들(20)과 관련하여 위에서 설명된 바와 같이, (110) 표면이 형성되지 않도록, <010> 방향으로의 실질적인 측방향 성장 없이, SiGe는 SiGe(100) 표면으로부터 <100> 방향으로 이방성으로 성장될 수 있다. 더 구체적으로, SiGe의 에피택셜 성장은 염소화 저메인 가스, 이를테면, 게르마늄 테트라클로라이드(GeCl4)를 전구체로서 사용하는 것을 포함할 수 있다.
[0047] 도 8a, 도 8b, 도 8c 및 도 8d는 Si 기판 상에 에피택셜 성장된 SiGe 템플릿 층 상에 SiGe(B)를 에피택셜 성장시키는 실험 결과들을 예시한다. 도 8a 내지 도 8d에서, SiGe 템플릿 층의 성장 동안의 기판 온도의 영향이 관찰되었다. 도 8a 내지 도 8d에서, SiGe 템플릿 층은 Si 기판의 (110) 표면 상에 에피택셜 성장되었다. SiGe 템플릿 층은 저메인(GeH4) 및 실란(SiH4) 전구체들을 사용하여 에피택셜 성장되었다. 저메인(GeH4) 전구체의 유량은 35 sccm였고, 실란(SiH4) 전구체의 유량은 140 sccm였다. 에피택셜 성장이 수행된 프로세싱 챔버 내의 환경의 압력은 10 Torr였다. 이어서, SiGe 템플릿 층 상에 SiGe(B)를 성장시키려고 시도하기 위해 에피택셜 성장 프로세스가 수행되었다. SiGe(B)를 성장시키려고 시도하는 에피택셜 성장 프로세스는 게르마늄 테트라클로라이드(GeCl4) 및 실란(SiH4) 전구체들을 사용했다. 디보란(B2H6)이 인 시튜 도핑을 위한 도펀트 소스로서 사용되었다. 게르마늄 테트라클로라이드(GeCl4) 전구체의 유량은 120 sccm였고; 실란(SiH4) 전구체의 유량은 160 sccm였으며; 디보란(B2H6) 도펀트 소스의 유량은 7 sccm였다. 에피택셜 성장이 수행된 프로세싱 챔버 내의 환경의 압력은 10 Torr였다. SiGe(B)를 성장시키려고 시도하는 에피택셜 성장 프로세스 동안의 Si 기판의 온도는 540 ℃였다.
[0048] 도 8a에서, SiGe 템플릿 층은 Si0.82Ge0.18였다. SiGe 템플릿 층의 에피택셜 성장 동안의 Si 기판의 온도는 540 ℃였다. SiGe 템플릿 층은 대략 20 nm의 두께까지 성장되었다. 도 8a에 도시된 바와 같이, SiGe(B)는 SiGe 템플릿 층 상에 결함 있게 성장되었다.
[0049] 도 8b에서, SiGe 템플릿 층은 Si0.82Ge0.18였다. SiGe 템플릿 층의 에피택셜 성장 동안의 Si 기판의 온도는 560 ℃였다. SiGe 템플릿 층은 대략 30 nm의 두께까지 성장되었다. 도 8b에 도시된 바와 같이, SiGe(B)는 SiGe 템플릿 층 상에 결함 있게 성장되었다.
[0050] 도 8c에서, SiGe 템플릿 층은 Si0.84Ge0.16였다. SiGe 템플릿 층의 에피택셜 성장 동안의 Si 기판의 온도는 590 ℃였다. SiGe 템플릿 층은 대략 32 nm의 두께까지 성장되었다. 도 8c에 도시된 바와 같이, SiGe(B)는 SiGe 템플릿 층 상에 성장되지 않았다.
[0051] 도 8d에서, SiGe 템플릿 층은 Si0.86Ge0.14였다. SiGe 템플릿 층의 에피택셜 성장 동안의 Si 기판의 온도는 650 ℃였다. SiGe 템플릿 층은 대략 46 nm의 두께까지 성장되었다. 도 8d에 도시된 바와 같이, SiGe(B)는 SiGe 템플릿 층 상에 성장되지 않았다.
[0052] 도 8a 내지 도 8d에 의해 도시된 바와 같이, SiGe(B)가 SiGe 템플릿 층 상에 에피택셜 성장되는지 여부는 SiGe 템플릿 층의 에피택셜 성장의 온도에 의해 영향을 받을 수 있다. SiGe 템플릿 층의 에피택셜 성장의 증가된 온도는 성장된 SiGe 템플릿 층의 품질을 증가시킬 수 있는 것으로 여겨진다. 따라서, SiGe 템플릿 층은, SiGe 템플릿 층이 더 높은 온도들에서 더 정밀하게 성장되는 하부의 (110) 표면을 복제할 수 있는 것으로 여겨진다. SiGe 템플릿 층 상의 더 정밀하게 복제된 (110) 표면은 후속 에피택셜 성장 프로세스 동안 상부의 SiGe(B)의 에피택셜 성장을 감소시키거나 또는 방지할 수 있다. 역으로, SiGe 템플릿 층의 에피택셜 성장의 감소된 온도는 성장된 SiGe 템플릿 층의 품질을 감소시킬 수 있는 것으로 여겨진다. 따라서, SiGe 템플릿 층은 더 낮은 온도들에서 성장될 때 더 결함이 있을 수 있고, 더 결함이 있는 SiGe 템플릿 층은, 예컨대, SiGe(B)가 후속 에피택셜 성장 프로세스 동안 핵 생성 및 성장할 수 있는 (100) 표면을 도입할 수 있는 것으로 여겨진다. 도 8c 및 도 8d 각각에서 SiGe 템플릿 층의 상부 표면이 일부 기복(undulation)들을 나타낸다는 점은 주목할 가치가 있다. 이들 기복들은, 개개의 SiGe 템플릿 층의 결함 있는 에피택셜 성장의 결과가 아닌, 후속 에피택셜 성장 프로세스 동안의 에칭 성분(예컨대, 염소)으로부터의 에칭의 결과인 것으로 여겨진다. 이에 따라서, 도 1a 내지 도 3b의 프로세싱에 의해 예시된 바와 같은 일부 예들에서 SiGe 템플릿 층(예컨대, 템플릿 층(16))이 구현될 때, SiGe 템플릿 층은 약 590 ℃ 이상으로 유지되는 기판 온도로 에피택셜 성장될 수 있다.
[0053] 도 9는 에피택셜 성장을 수행하기 위해 사용될 수 있는 프로세싱 챔버(200)의 단면도이다. 프로세싱 챔버(200)는 열 프로세싱 챔버일 수 있고, 위에서 설명된 임의의 에피택셜 성장 프로세스를 수행하기 위해 사용될 수 있다. 템플릿 층 및 위에 놓인 재료(예컨대, SiGe(B))의 에피택셜 성장은 프로세싱 챔버(200)에서 수행될 수 있다. 퍼지 프로세스가 템플릿 층의 에피택셜 성장 후에 그리고 위에 놓인 재료의 에피택셜 성장 전에 수행될 수 있다.
[0054] 프로세싱 챔버(200)는 챔버 바디(202), 지지 시스템들(204) 및 제어기(206)를 포함한다. 챔버 바디(202)는 상부 부분(212) 및 하부 부분(214)을 포함한다. 상부 부분(212)은 상부 돔(216)과 기판(201) 사이에서 챔버 바디(202) 내의 영역을 포함한다. 하부 부분(214)은 하부 돔(230)과 기판(201)의 최하부 사이에서 챔버 바디(202) 내의 영역을 포함한다. 증착 프로세스들은 일반적으로, 상부 부분(212) 내의 기판(201)의 상부 표면에 대해 발생한다.
[0055] 지원 시스템(204)은 프로세싱 챔버(200) 내의 에피택셜 재료들의 성장과 같은 미리 결정된 프로세스들을 실행 및 모니터링하기 위해 사용되는 컴포넌트들을 포함한다. 제어기(206)는 지원 시스템(204)에 커플링되고, 프로세싱 챔버(200) 및 지원 시스템(204)을 제어하도록 구성된다. 제어기(206)는 일반적으로 CPU(central processing unit), 메모리 및 지원 회로들을 포함할 수 있다. CPU는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 프로세서 중 하나일 수 있다. 메모리 또는 비-일시적 컴퓨터-판독가능 매체는 CPU에 의해 액세스가능하고, 메모리, 이를테면, RAM(random access memory), ROM(read only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 저장소 중 하나 이상일 수 있다. 지원 회로들은 CPU에 커플링되며, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함할 수 있다. 본원에서 개시된 다양한 방법들은 일반적으로, 예컨대 소프트웨어 루틴으로서 메모리에 저장된 컴퓨터 명령 코드를 실행하는 CPU에 의해 CPU의 제어 하에 구현될 수 있다. 컴퓨터 명령 코드가 CPU에 의해 실행될 때, CPU는 다양한 방법들에 따라 프로세스들을 수행하도록 프로세싱 챔버(200)를 제어한다.
[0056] 프로세싱 챔버(200)는, 프로세싱 챔버(200) 내에 포지셔닝된 컴포넌트들에 열 에너지를 제공하도록 구성된 복수의 열 소스들, 이를테면, 램프들(235)을 포함한다. 예컨대, 램프들(235)은 기판(201), 서셉터(226) 및/또는 예열 링(223)에 열 에너지를 제공하도록 구성될 수 있다. 하부 돔(230)은, 하부 돔(230)을 통한 열 복사의 통과를 가능하게 하기 위해, 광학적으로 투명한 재료, 이를테면, 석영으로 형성될 수 있다. 램프들(235)은 상부 돔(216)뿐만 아니라 하부 돔(230)을 통해 열 에너지를 제공하도록 포지셔닝될 수 있는 것으로 고려된다.
[0057] 챔버 바디(202)는 챔버 바디(202)에 형성된 복수의 플레넘들을 포함한다. 플레넘들은 캐리어 가스와 같은 하나 이상의 가스 소스들(276), 및 전구체 가스들 및/또는 도펀트 소스 가스들과 같은 하나 이상의 증착 가스들(278)과 유체 연통한다. 예컨대, 제1 플레넘(220)은 제1 플레넘(220)을 통해 챔버 바디(202)의 상부 부분(212) 내로 증착 가스(250)를 제공하도록 구성될 수 있는 한편, 제2 플레넘(224)은 상부 부분(212)으로부터 증착 가스(250)를 배기시키도록 구성될 수 있다. 그러한 방식으로, 증착 가스(250)는 기판(201)의 상부 표면에 평행하게 유동할 수 있다.
[0058] 액체 전구체가 사용되는 경우들에서, 프로세싱 챔버(200)는 액체 전구체 소스(282)와 유체 연통하는 액체 기화기(280)를 포함할 수 있다. 액체 기화기(280)는 프로세싱 챔버(200)에 전달될 액체 전구체들을 기화시키기 위해 사용될 수 있다. 도시되지 않았지만, 액체 전구체 소스(282)는 예컨대 전구체 액체 및 용매 액체의 하나 이상의 앰풀들, 차단(shut-off) 밸브 및 LFM(liquid flow meter)을 포함할 수 있다는 것이 고려된다.
[0059] 기판 지지 조립체(232)가 챔버 바디(202)의 하부 부분(214)에 포지셔닝된다. 기판 지지 조립체(232)는 프로세싱 포지션에서 기판(201)을 지지하는 것으로 예시된다. 기판 지지 조립체(232)는 광학적으로 투명한 재료로 형성된 서셉터 지지 샤프트(227), 및 서셉터 지지 샤프트(227)에 의해 지지되는 서셉터(226)를 포함한다. 서셉터 지지 샤프트(227)의 샤프트(260)는 리프트 핀 콘택들(242)과 커플링되는 슈라우드(231) 내에 포지셔닝된다. 서셉터 지지 샤프트(227)는 프로세싱 동안 기판(201)의 회전을 가능하게 하기 위해서 회전가능하다. 서셉터 지지 샤프트(227)의 회전은 서셉터 지지 샤프트(227)에 커플링된 액추에이터(229)에 의해 가능하게 된다. 슈라우드(231)는 일반적으로 제자리에 고정되며, 그러므로 프로세싱 동안 회전하지 않는다. 지지 핀들(237)은 서셉터 지지 샤프트(227)를 서셉터(226)에 커플링한다.
[0060] 리프트 핀들(233)은 서셉터 지지 샤프트(227)에 형성된 개구들(라벨링되지 않음)을 통해 배치된다. 리프트 핀들(233)은 수직으로 작동가능하고, 기판(201)을 (도시된 바와 같은) 프로세싱 포지션으로부터 기판 제거 포지션으로 리프팅하기 위해 기판(201)의 밑면과 접촉하도록 구성된다.
[0061] 예열 링(223)은 챔버 바디(202)에 커플링된 하부 라이너(240) 상에 제거가능하게 배치된다. 예열 링(223)은 챔버 바디(202)의 내부 볼륨 주위에 배치되고, 기판(201)이 프로세싱 포지션에 있는 동안 기판(201)을 에워싼다. 예열 링(223)은, 프로세스 가스가 예열 링(223)에 인접한 제1 플레넘(220)을 통해 챔버 바디(202)에 진입할 때, 프로세스 가스의 예열을 가능하게 한다.
[0062] 상부 돔(216)의 중앙 윈도우 부분(215) 및 하부 돔(230)의 최하부 부분(217)은 광학적으로 투명한 재료, 이를테면, 석영으로 형성될 수 있다. 중앙 윈도우 부분(215)의 둘레 주위에서 중앙 윈도우 부분(215)과 맞물리는 상부 돔(216)의 주변 플랜지(219), 최하부 부분의 둘레 주위에서 최하부 부분과 맞물리는 하부 돔(230)의 주변 플랜지(221)는 모두, 열 복사에 직접 노출되는 것으로부터 주변 플랜지들에 근접한 O-링들(222)을 보호하기 위해 불투명 석영으로 형성될 수 있다. 주변 플랜지(219)는 광학적으로 투명한 재료, 이를테면, 석영으로 형성될 수 있다.
[0063] 전술된 내용이 본 개시내용의 다양한 예들에 관한 것이지만, 다른 그리고 추가적인 예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 프로세싱을 위한 방법으로서,
    기판 상에 실리콘 게르마늄 표면을 형성하는 단계; 및
    상기 실리콘 게르마늄 표면 상에 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계
    를 포함하며,
    상기 에피택셜 실리콘 게르마늄의 제1 성장 레이트는 상기 실리콘 게르마늄 표면에 직각(perpendicular)인 제1 방향으로 이루어지고, 상기 에피택셜 실리콘 게르마늄의 제2 성장 레이트는 상기 제1 방향에 직각인 제2 방향으로 이루어지며, 상기 제1 성장 레이트는 상기 제2 성장 레이트보다 적어도 5배 더 큰,
    반도체 프로세싱을 위한 방법.
  2. 제1 항에 있어서,
    상기 실리콘 게르마늄 표면은 (100) 표면인,
    반도체 프로세싱을 위한 방법.
  3. 제1 항에 있어서,
    상기 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계는 염소화(chlorinated) 저메인 가스를 사용하는 단계를 포함하는,
    반도체 프로세싱을 위한 방법.
  4. 제3 항에 있어서,
    상기 염소화 저메인 가스는 게르마늄 테트라클로라이드(GeCl4)를 포함하는,
    반도체 프로세싱을 위한 방법.
  5. 제1 항에 있어서,
    상기 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계는 상기 에피택셜 실리콘 게르마늄을 붕소로 인 시튜(in situ)로 도핑하는 단계를 포함하는,
    반도체 프로세싱을 위한 방법.
  6. 제1 항에 있어서,
    상기 실리콘 게르마늄 표면을 형성하는 단계는 상기 기판 상에 실리콘 게르마늄 템플릿 층을 에피택셜 성장시키는 단계를 포함하고, 상기 실리콘 게르마늄 템플릿 층은 상기 실리콘 게르마늄 표면을 갖는,
    반도체 프로세싱을 위한 방법.
  7. 제6 항에 있어서,
    상기 실리콘 게르마늄 템플릿 층을 에피택셜 성장시키는 단계는 적어도 590 ℃의 기판 온도로 수행되는,
    반도체 프로세싱을 위한 방법.
  8. 제1 항에 있어서,
    상기 실리콘 게르마늄 표면을 형성하는 단계는, 리세스를 형성하기 위해 상기 기판 상에 실리콘 게르마늄 층을 에칭하는 단계를 포함하고, 상기 리세스의 표면은 상기 실리콘 게르마늄 표면인,
    반도체 프로세싱을 위한 방법.
  9. 제1 항에 있어서,
    상기 에피택셜 실리콘 게르마늄은 상기 기판 상의 핀 상에 소스/드레인 구역의 적어도 일부분을 형성하는,
    반도체 프로세싱을 위한 방법.
  10. 반도체 프로세싱을 위한 방법으로서,
    기판 상에 실리콘 게르마늄의 (100) 표면을 형성하는 단계; 및
    상기 실리콘 게르마늄의 (100) 표면 상에 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계
    를 포함하며,
    상기 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계는 게르마늄 소스 전구체 및 실리콘 소스 전구체를 사용하는 단계를 포함하며, 상기 게르마늄 소스 전구체는 염소화 저메인 가스를 포함하는,
    반도체 프로세싱을 위한 방법.
  11. 제10 항에 있어서,
    상기 염소화 저메인 가스는 게르마늄 테트라클로라이드(GeCl4)인,
    반도체 프로세싱을 위한 방법.
  12. 제10 항에 있어서,
    상기 실리콘 소스 전구체는 실란(SiH4)을 포함하는,
    반도체 프로세싱을 위한 방법.
  13. 제10 항에 있어서,
    상기 에피택셜 실리콘 게르마늄을 에피택셜 성장시키는 단계는, <010> 방향으로의 실질적인 성장 없이 상기 에피택셜 실리콘 게르마늄을 <100> 방향으로 성장시키는,
    반도체 프로세싱을 위한 방법.
  14. 제10 항에 있어서,
    실리콘 게르마늄 층에 리세스를 형성하는 단계를 더 포함하며, 상기 실리콘 게르마늄의 (100) 표면은 상기 리세스의 최하부 표면인,
    반도체 프로세싱을 위한 방법.
  15. 제10 항에 있어서,
    상기 기판 상에 실리콘 게르마늄 템플릿 층을 에피택셜 성장시키는 단계를 더 포함하며, 상기 실리콘 게르마늄 템플릿 층을 에피택셜 성장시키는 단계는 적어도 590 ℃의 기판 온도로 수행되며, 상기 실리콘 게르마늄 템플릿 층은 상기 실리콘 게르마늄의 (100) 표면을 갖는,
    반도체 프로세싱을 위한 방법.
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