KR20220037947A - 직접 본딩 영역에서 인덕터를 구비한 마이크로전자 어셈블리 - Google Patents

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KR20220037947A
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inductor
microelectronic component
region
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아델 에이 엘쉬어비니
지구오 퀴안
제럴드 에스 파스다스트
모하마드 에나물 카비르
한 우이 덴
기민 전
케빈 피 오브라이언
요한나 엠 스완
쇼나 엠 리프
알렉산다르 알레크소브
페라스 이드
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인텔 코포레이션
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Abstract

본 명세서에는 직접 본딩에 의해 함께 결합되는 마이크로전자 컴포넌트들을 포함하는 마이크로전자 어셈블리, 및 그와 관련된 구조 및 기술이 개시된다. 예를 들어, 일부 실시예에서, 마이크로전자 어셈블리는 제1 마이크로전자 컴포넌트 및 직접 본딩 영역에 의해 제1 마이크로전자 컴포넌트에 결합된 제2 마이크로전자 컴포넌트를 포함할 수 있으며, 직접 본딩 영역은 인덕터의 적어도 일부를 포함한다.

Description

직접 본딩 영역에서 인덕터를 구비한 마이크로전자 어셈블리{MICROELECTRONIC ASSEMBLIES WITH INDUCTORS IN DIRECT BONDING REGIONS}
집적 회로(IC) 패키지는 일반적으로 패키지 기판에 와이어 본딩되거나 솔더링된 다이를 포함한다. 사용 시, 전기 신호와 전력은 와이어본드 또는 솔더를 통해 패키지 기판과 다이 사이에서 전달된다.
실시예들은 첨부된 도면과 함께 후속하는 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호는 유사한 구조적 요소를 지칭한다. 실시예는 첨부 도면에서 제한이 아닌 예로서 예시된다.
도 1은 다양한 실시예에 따른 직접 본딩을 포함하는 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 2는 다양한 실시예에 따른 도 1의 마이크로전자 어셈블리의 일부의 측단면 분해도이다.
도 3 및 도 4는 다양한 실시예에 따른 마이크로전자 컴포넌트의 예시적인 직접 본딩 인터페이스의 측단면도이다.
도 5 내지 도 8은 다양한 실시예에 따른 마이크로전자 컴포넌트의 예시적인 직접 본딩 인터페이스의 평면도이다.
도 9 내지 도 12는 다양한 실시예에 따른 마이크로전자 컴포넌트의 예시적인 직접 본딩 인터페이스의 측단면도이다.
도 13은 다양한 실시예에 따른 직접 본딩을 포함하는 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 14 내지 도 17은 다양한 실시예에 따른 도 1 및 도 2의 마이크로전자 어셈블리의 일부의 제조에서의 예시적인 단계의 측단면도이다.
도 18a 및 도 18b는 다양한 실시예에 따른 직접 본딩을 포함하는 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 19는 다양한 실시예에 따른 인덕터를 갖는 직접 본딩 영역을 포함하는 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 20 내지 도 25는 다양한 실시예에 따른 도 19의 마이크로전자 어셈블리의 제조에서의 예시적인 단계의 측단면도이다.
도 26 내지 도 32는 다양한 실시예에 따른 인덕터를 갖는 직접 본딩 영역을 포함하는 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 33 내지 도 38은 다양한 실시예에 따른 인덕터를 갖는 직접 본딩 영역을 포함하는 예시적인 마이크로전자 어셈블리의 상면 단면도이다.
도 39는 다양한 실시예에 따른 마이크로전자 어셈블리의 직접 본딩 영역에 포함될 수 있는 나선형 코일 인덕터의 사시도이다.
도 40은 다양한 실시예에 따른 마이크로전자 어셈블리의 직접 본딩 영역에 포함될 수 있는 나선형 코일 인덕터의 평면도이다.
도 41은 다양한 실시예에 따른 직접 본딩 영역에서 인덕터를 갖는 예시적인 전력 전달 네트워크를 포함하는 마이크로전자 어셈블리를 도시한다.
도 42a 및 도 42b는 다양한 실시예에 따른 인덕터의 일부를 갖는 직접 본딩 영역을 포함하는 마이크로전자 어셈블리를 예시한다.
도 43 및 도 44는 다양한 실시예에 따른 인덕터를 갖는 직접 본딩 영역을 포함하는 마이크로전자 어셈블리의 측단면도이다.
도 45a 및 도 45b는 다양한 실시예에 따른 변압기를 갖는 직접 본딩 영역을 포함하는 마이크로전자 어셈블리를 예시한다.
도 46a 내지 도 46c는 다양한 실시예에 따른 직접 본딩을 포함하는 마이크로전자 어셈블리의 일부일 수 있는 전도성 구조를 예시한다.
도 47은 다양한 실시예에 따른 직접 본딩 영역에 적어도 부분적으로 포함될 수 있는 인덕터의 평면도이다.
도 48은 다양한 실시예에 따른 직접 본딩 영역에 변압기를 갖는 마이크로전자 어셈블리에 포함될 수 있는 회로의 개략도이다.
도 49는 본 명세서에 개시된 실시예 중 임의의 실시예에 따른 마이크로전자 컴포넌트에 포함될 수 있는 웨이퍼 및 다이의 평면도이다.
도 50은 본 명세서에 개시된 실시예들 중 임의의 실시예에 따른 마이크로전자 컴포넌트에 포함될 수 있는 집적 회로(IC) 장치의 측단면도이다.
도 51은 본 명세서에 개시된 실시예 중 임의의 실시예에 따른 마이크로전자 어셈블리를 포함할 수 있는 IC 장치 어셈블리의 측단면도이다.
도 52는 본 명세서에 개시된 실시예 중 임의의 실시예에 따른 마이크로전자 어셈블리를 포함할 수 있는 예시적인 전기 장치의 블록도이다.
본 명세서에는 직접 본딩뿐만 아니라 관련 구조 및 기법에 의해 함께 결합되는 마이크로전자 컴포넌트를 포함하는 마이크로전자 어셈블리가 개시된다. 예를 들어, 일부 실시예에서, 마이크로전자 어셈블리는 제1 마이크로전자 컴포넌트, 및 직접 본딩 영역에 의해 제1 마이크로전자 컴포넌트에 결합된 제2 마이크로전자 컴포넌트를 포함할 수 있으며, 여기서 직접 본딩 영역은 인덕터의 적어도 일부를 포함한다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면을 참조하는데, 첨부 도면에서, 동일한 번호는 전반에 걸쳐 동일한 부분을 가리키고, 실시될 수 있는 실시예가 예시로서 도시되어 있다. 다른 실시예가 이용될 수 있고, 본 개시의 범위를 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 받아들여서는 안된다.
청구된 주제를 이해하는 데 가장 도움이 되는 방식으로, 다양한 동작이 복수의 개별 행위 또는 동작으로 차례로 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안된다. 특히, 이들 동작은 제시된 순서대로 수행되지 않을 수 있다. 설명된 동작은 설명된 실시예와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고 및/또는 설명된 동작은 추가 실시예에서는 생략될 수도 있다.
본 개시의 목적을 위해, "A 및/또는 B" 및 "A 또는 B"라는 문구는 (A),(B) 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, "A, B 및/또는 C" 및 "A, B, 또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는(A, B 및 C)를 의미한다. 도면은 반드시 일정한 비율로 되어 있지는 않다. 많은 도면이 평평한 벽과 직각 모서리가 있는 직선형 구조를 보여주지만, 이는 단순히 설명을 쉽게하기 위한 것이며, 이러한 기술을 사용하여 만든 실제 장치는 둥근 모서리, 표면 거칠기 및 기타 특징을 나타낼 것이다. 용이한 설명을 위해, 본 명세서에서는 도 18a 및 도 18b를 묶어서 "도 18"로 지칭할 수 있고, 도 42a 및 도 42b를 묶어서 "도 42"로 지칭할 수 있고, 그 밖의 다른 도면도 마찬가지로 이와 같이 지칭할 수 있다.
상세한 설명은 "실시예에서" 또는 "실시예들에서"라는 문구를 사용하며, 이들 각각은 동일하거나 상이한 실시예 중 하나 이상을 지칭할 수 있다. 또한, 본 개시의 실시예들과 관련하여 사용되는 용어 "포함하는", "내포하는", "갖는" 등은 동의어이다. 치수의 범위를 설명하기 위해 사용될 때, "X와 Y 사이"라는 문구는 X와 Y를 포함하는 범위를 나타낸다. 본 명세서에서 "상단", "하단" 등의 용어는 도면의 다양한 특징을 설명하기 위해 사용될 수 있지만, 이러한 용어는 단순히 논의의 편의를 위한 것으로, 원하는 방향 또는 요구되는 방향을 의미하지는 않는다. 특정 요소는 본 명세서에서 단수로 지칭될 수 있지만, 그러한 요소는 다수의 하위 요소를 포함할 수 있다. 예를 들어, "유전체 재료"는 하나 이상의 유전체 재료를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "전도성 접촉부"는 상이한 컴포넌트들 사이의 전기적 인터페이스로서 역할을 하는 전도성 재료(예를 들어, 금속)의 일부를 지칭할 수 있고, 전도성 접촉부는 컴포넌트의 표면 내에 오목부 형태를 취하거나, 그 표면과 같은 높이로 있거나 또는 그 표면에서 멀어질 수 있으며, 임의의 적합한 형태(예컨대, 전도성 패드 또는 소켓, 또는 전도성 라인 또는 비아의 일부)를 취할 수 있다.
도 1은 다양한 실시예에 따른 마이크로전자 어셈블리(100)의 측단면도이다. 도 1에는 마이크로전자 어셈블리(100)에 다수의 요소가 포함되어 있는 것으로 도시되어 있지만, 이들 요소 중 다수는 마이크로전자 어셈블리(100)에 존재하지 않을 수도 있다. 예를 들어, 다양한 실시예에서, 열 전달 구조(152), 열 인터페이스 재료(TIM)(154), 몰드 재료(126), 마이크로전자 컴포넌트(102-2), 언더필(underfill) 재료(138), 및/또는 지지 컴포넌트(182)는 포함되지 않을 수 있다. 또한, 도 1은, 후속 도면에서는 예시의 편의를 위해 생략되어 있지만 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)에 포함될 수 있는 다수의 요소를 도시한다. 이러한 요소의 예는 열 전달 구조(152), TIM(154), 몰드 재료(126), 마이크로전자 컴포넌트(102-2), 언더필 재료(138), 및/또는 지지 컴포넌트(182)를 포함한다. 도 1의 마이크로전자 어셈블리(100)의 요소들 중 다수는 첨부된 도면 중 다른 도면에 포함되어 있고, 이들 요소에 대한 설명은 이들 도면을 설명할 때 반복되지 않으며, 이들 요소 중 임의의 것은 본 명세서에 개시된 임의의 형태를 취할 수 있다. 일부 실시예에서, 본 명세서에 개시된 마이크로전자 어셈블리(100) 중 개개의 마이크로전자 어셈블리들은 상이한 기능을 갖는 다수의 마이크로전자 컴포넌트(102)가 포함되는 SiP(system-in-package)로서 기능할 수 있다. 그러한 실시예에서, 마이크로전자 어셈블리(100)는 SiP로 지칭될 수 있다.
마이크로전자 어셈블리(100)는 직접 본딩(DB) 영역(130-1)에 의해 마이크로전자 컴포넌트(102-1)에 결합된 인터포저(150)를 포함할 수 있다. 특히, 도 2에 도시된 바와 같이, DB 영역(130-1)은 인터포저(150)의 상단 표면에 DB 인터페이스(180-1A)를 포함할 수 있되, 이 DB 인터페이스(180-1A)는 전도성 DB 접촉부(110) 세트 및 DB 인터페이스(180-1A)의 DB 접촉부(110) 주위의 DB 유전체(108)를 포함한다. DB 영역(130-1)은 또한 마이크로전자 컴포넌트(102-1)의 하단 표면에 DB 인터페이스(180-1B)를 포함할 수 있되, 이 DB 인터페이스(180-1B)는 DB 접촉부(110) 세트 및 DB 인터페이스(180-1B)의 DB 접촉부(110) 주위의 DB 유전체(108)를 포함한다. 인터포저(150)의 DB 인터페이스(180-1A)의 DB 접촉부(110)는 마이크로전자 컴포넌트(102-1)의 DB 인터페이스(180-1B)의 DB 접촉부(110)와 정렬되어, 마이크로전자 어셈블리(100)에서, 마이크로전자 컴포넌트(102-1)의 DB 접촉부(110)는 인터포저(150)의 DB 접촉부(110)와 접촉할 수 있다. 도 1의 마이크로전자 어셈블리(100)에서, 인터포저(150)의 DB 인터페이스(180-1A)는 마이크로전자 컴포넌트(102-1)의 DB 인터페이스(180-1B)와 본딩되어, 인터포저(150)와 마이크로전자 컴포넌트(102-1)를 연결하는 DB 영역(130-1)을 형성할 수 있으며, 이는 이하에서 더 설명된다. 보다 일반적으로, 본 명세서에 개시된 DB 영역(130)은 함께 본딩된 2개의 상보형 DB 인터페이스(180)를 포함할 수 있으며, 예시의 편의를 위해, 후속 도면 중 다수는 도면의 명확성을 향상시키기 위해 DB 인터페이스(180)의 식별을 생략할 수 있다.
본 명세서에서 사용되는 바와 같이, "직접 본딩"이라는 용어는 금속 대 금속 본딩 기술(예를 들어, 구리 대 구리 본딩, 또는 대향 DB 인터페이스(180)의 DB 접촉부(110)가 먼저 접촉한 다음 열 및 압축이 가해지는 다른 기술) 및 하이브리드 본딩 기술(예컨대, 대향 DB 인터페이스(180)의 DB 유전체(108)가 먼저 접촉한 다음 가열 및 때때로 압축을 가하는 기술, 또는 대향 DB 인터페이스(180)의 DB 접촉부(110) 및 DB 유전체(108)가 실질적으로 동시에 접촉되고, 그 후 열 및 압축을 받는 기술)을 포함하는데 사용된다. 이러한 기술에서, 하나의 DB 인터페이스(180)에서의 DB 접촉부(110) 및 DB 유전체(108)는 각각 다른 DB 인터페이스(180)에서의 DB 접촉부(110) 및 DB 유전체(108)와 접촉하게 되고, 상승된 압력 및/또는 온도가 가해져, 접촉하는 DB 접촉부(110) 및/또는 접촉하는 DB 유전체(108)는 본딩되게 될 수 있다. 일부 실시예에서, 이러한 본딩은 개재 솔더(intervening solder) 또는 이방성 전도성 재료를 사용하지 않고 달성될 수 있는 반면, 일부 다른 실시예에서는 평면성을 수용하기 위해 DB 상호연결부에 솔더의 얇은 캡이 사용될 수 있고, 이 솔더는 프로세싱 동안 DB 영역(130)에서 금속간 화합물(IMC)이 될 수 있다. DB 상호연결부는 다른 유형의 상호연결부보다 더 높은 전류를 안정적으로 전도할 수 있는데, 예를 들어, 일부 기존 솔더 상호연결부는 전류가 흐를 때 많은 양의 취약성 IMC를 형성할 수 있으며, 이러한 상호연결부를 통해 제공되는 최대 전류는 기계적 고장을 완화하기 위해 제한될 수 있다.
DB 유전체(108)는 하나 이상의 무기 유전체 재료와 같은 하나 이상의 유전체 재료를 포함할 수 있다. 예를 들어, DB 유전체(108)는 (예를 들어, 실리콘 질화물 형태의) 실리콘 및 질소와, (예를 들어, 실리콘 카보나이트라이드 형태의) 실리콘, 탄소 및 질소와, (예를 들어, 탄소 도핑된 산화물 형태의) 탄소 및 산소와, (예를 들어, 실리콘 산질화물 형태의) 실리콘, 산소 및 질소와, (예를 들어, 알루미늄 산화물 형태의) 알루미늄 및 산소와, (예컨대, 티타늄 산화물 형태의) 티타늄 및 산소와, (예컨대, 하프늄 산화물 형태의) 하프늄 및 산소와, (예를 들어, 테트라에틸 오르토실리케이트(TEOS) 형태의) 실리콘, 산소, 탄소 및 수소와, (예컨대, 지르코늄 산화물 형태의) 지르코늄 및 산소와, (예를 들어, 니오븀 산화물 형태의) 니오븀 및 산소와, (예를 들어, 탄탈럼 산화물 형태의) 탄탈럼 및 산소와, 이들의 조합을 포함할 수 있다. 다수의 유전체 재료를 포함하는 DB 유전체(108)의 배열의 일부 특정 실시예는 도 4를 참조하여 아래에서 설명된다.
DB 접촉부(110)는 필라(pillar), 패드(pad) 또는 기타 구조물을 포함할 수 있다. DB 접촉부(110)는, 첨부된 도면에서 DB 영역(130)의 두 DB 인터페이스(180)에서 동일한 방식으로 도시되어 있지만, 두 DB 인터페이스(180)에서 동일한 구조를 가질 수 있고, 또는 상이한 DB 인터페이스(180)에서의 DB 접촉부(110)는 상이한 구조를 가질 수 있다. 예를 들어, 일부 실시예에서, 하나의 DB 인터페이스(180) 내의 DB 접촉부(110)는 금속 필라(예컨대, 구리 필라)를 포함할 수 있고, 상보형 DB 인터페이스(180)의 상보형 DB 접촉부(110)는 유전체에 함몰되어 있는 금속 패드(예컨대, 구리 패드)를 포함할 수 있다. DB 접촉부(110)는 구리, 망간, 티타늄, 금, 은, 팔라듐, 니켈, 구리 및 알루미늄(예를 들어, 구리 알루미늄 합금의 형태), 탄탈럼(예를 들어, 탄탈럼 금속, 또는 탄탈럼 질화물 형태의 탄탈럼 및 질소), 코발트, 코발트 및 철(예컨대, 코발트 철 합금 형태), 또는 전술한 것의 임의의 합금(예컨대, 망가닌의 형태의 구리, 망간 및 니켈)을 포함할 수 있다. DB 접촉부(110)에서 다수의 재료의 일부 특정 배열은 도 3을 참조하여 아래에서 설명된다. 일부 실시예에서, DB 인터페이스(180)의 DB 유전체(108) 및 DB 접촉부(110)는 저온 플라즈마 강화 화학 기상 증착(PECVD)과 같은 저온 증착 기술(예를 들어, 증착이 섭씨 250도 미만 또는 섭씨 200도 미만의 온도에서 발생하는 기술)을 사용하여 제조될 수 있다.
도 1 및 2는 또한 DB 영역(130-2)에 의해 (도 2에 도시된 DB 인터페이스(180-2A 및 180-2B)를 통해) 인터포저(150)에 결합된 마이크로전자 컴포넌트(102-2)을 도시한다. 비록 도 1은 DB 영역(130)에 의해 인터포저(150)에 결합된 특정 수의 마이크로전자 컴포넌트(102)를 도시하지만, 이러한 수 및 배열은 단순히 예시적이며, 마이크로전자 어셈블리(100)는 DB 영역(130)에 의해 인터포저(150)에 결합된 임의의 원하는 수 및 배역의 마이크로전자 컴포넌트(102)를 포함할 수 있다. 다수의 상이한 DB 인터페이스(180)(및 상이한 DB 영역(130))의 DB 유전체를 지칭하는 데 단일 참조 번호 "108"이 사용되지만, 이는 단순히 예시의 편의를 위한 것이며, (예를 들어, 도 3을 참조하여 아래에서 설명되는 임의의 실시예에 따라) 상이한 DB 인터페이스(108)의 DB 유전체(180)는 (단일 DB 영역(130) 내에서도) 상이한 재료 및/또는 구조를 가질 수 있다. 유사하게, 단일 참조 번호 "110"이 다수의 상이한 DB 인터페이스(180)(및 상이한 DB 영역(130))의 DB 접촉부를 지칭하는 데 사용되지만, 이는 단순히 설명의 편의를 위한 것이며, (예를 들어, 도 4를 참조하여 아래에서 설명되는 임의의 실시예에 따라) 상이한 DB 인터페이스(180)의 DB 접촉부(110)는 (심지어 단일 DB 영역(130) 내에서도) 상이한 재료 및/또는 구조를 가질 수 있다.
인터포저(150)는 절연 재료(106)(예를 들어, 당업계에 공지된, 다수의 층에 형성된 하나 이상의 유전체 재료) 및 절연 재료(106)를 통과하는 하나 이상의 전도성 경로(112)(예를 들어, 도시된 바와같은 전도성 라인(114) 및/또는 전도성 비아(116)를 포함함)를 포함할 수 있다. 일부 실시예에서, 인터포저(150)의 절연 재료(106)는 폴리이미드 또는 폴리벤즈옥사졸과 같은 유기 재료일 수 있거나, 충진 재료(무기물일 수 있음)와 함께 유기 폴리머 매트릭스(예컨대, 에폭사이드)를 포함할 수 있다. 그러한 일부 실시예에서, 인터포저(150)는 "유기 인터포저"로 지칭될 수 있다. 일부 실시예에서, 인터포저(150)의 절연 재료(106)는 유기 빌드업 필름의 다수의 층에 제공될 수 있다. 유기 인터포저(150)는 반도체 또는 유리 기반 인터포저보다 제조 비용이 저렴할 수 있으며, 유기 절연 재료(106)의 낮은 유전 상수 및 사용될 수 있는 더 두꺼운 라인(향상된 전력 전달, 시그널링 및 잠재적인 열 이점을 얻을 수 있음)으로 인해 전기적 성능 장점을 가질 수 있다. 유기 인터포저(150)는 또한 패터닝에 사용되는 레티클(reticle)의 크기에 의해 제한되는, 반도체 기반 인터포저에 대해 달성될 수 있는 것보다 더 큰 풋프린트를 가질 수 있다. 또한, 유기 인터포저(150)는 반도체 또는 유리 기반 인터포저를 제한하는 설계 규칙보다 덜 제한적인 설계 규칙의 적용을 받을 수 있으며, 이에 따라, 넌-맨해튼 라우팅(예컨대, 수평 상호연결을 위해 하나의 층을 사용하고 수직 상호연결을 위해 또 다른 층을 사용하는 것으로 제한되지 않음)과 같은 설계 특징을 사용할 수 있고, (달성 가능한 피치에서 제한될 수 있고 덜 바람직한 전력 전달 및 시그널링 성능을 초래할 수 있는) 쓰루 실리콘 비아 또는 쓰루 유리 비아와 같은 쓰루 기판 비아(TSV)를 피할 수 있다. 유기 인터포저를 포함하는 기존의 집적 회로 패키지는 솔더 기반 부착 기술로 제한되었으며, 이는 차세대 장치에 필요한 미세 피치를 달성하기 위해 기존 솔더 기반 상호연결의 사용을 배제하는 달성 가능한 피치에 대한 하한을 가질 수 있다. 본 명세서에 개시된 바와 같이, 직접 본딩과 함께 마이크로전자 어셈블리(100)에서 유기 인터포저(150)를 활용하는 것은 직접 본딩에 의해 달성가능한(및 이전에는 반도체 기반 인터포저를 사용할 때만 달성가능한) 극미세 피치(예컨대, 이하에서 설명되는 피치(128))와 연계하여 유기 인터포저의 이들 장점을 이용할 수 있고, 따라서 종래의 접근방식으로는 가능하지 않았던 패키지 시스템 경쟁 성능 및 기능을 달성할 수 있는 크고 정교한 다이 집합체의 설계 및 제조를 지원할 수 있다.
다른 실시예에서, 인터포저(150)의 절연 재료(106)는 난연성 등급 4 재료(FR-4), 비스말레이미드 트리아진(BT) 수지, 또는 저유전율 또는 초저유전율 유전체(예를 들어, 탄소-도핑된 유전체, 불소 도핑된 유전체 및 다공성 유전체)를 포함할 수 있다. 인터포저(150)가 표준 인쇄 회로 기판(PCB) 프로세스를 사용하여 형성되는 경우, 절연 재료(106)는 FR-4를 포함할 수 있고, 인터포저(150)의 전도성 경로(112)는 FR-4의 빌드업 층에 의해 분리된 패턴화된 구리 시트에 의해 형성될 수 있다. 이러한 일부 실시예에서, 인터포저(150)는 "패키지 기판" 또는 "회로 기판"으로 지칭될 수 있다.
일부 실시예에서, 인터포저(150)의 전도성 경로(112) 중 하나 이상은 인터포저(150)의 상단 표면에 있는 전도성 접촉부(예를 들어, DB 접촉부트(110) 중 하나)와 인터포저(150)의 하단 표면에 있는 전도성 접촉부(118) 사이에서 연장될 수 있다. 일부 실시예에서, 인터포저(150)의 전도성 경로(112) 중 하나 이상은 인터포저(150)의 상단 표면에서 상이한 전도성 접촉부 사이에서(예를 들어, 이하에서 더 설명되는 바와 같이, 잠재적으로 상이한 DB 영역(130)에 있는 상이한 DB 접촉부(110) 사이에서) 연장될 수 있다. 일부 실시예에서, 인터포저(150)의 전도성 경로(112) 중 하나 이상은 인터포저(150)의 하단 표면에서의 상이한 전도성 접촉부(118) 사이에서 연장될 수 있다.
일부 실시예에서, 인터포저(150)는 전도성 경로(112)만을 포함할 수 있고, 능동 또는 수동 회로를 포함하지 않을 수 있다. 다른 실시예에서, 인터포저(150)는 능동 또는 수동 회로(예를 들어, 무엇보다도 트랜지스터, 다이오드, 저항기, 인덕터 및 커패시터)를 포함할 수 있다. 일부 실시예에서, 인터포저(150)는 트랜지스터를 포함하는 하나 이상의 장치 층을 포함할 수 있다.
도 1 및 도 2(및 첨부 도면의 기타 도면)는 인터포저(150)에서 특정 수 및 배열의 전도성 경로(112)를 도시하고 있지만, 이는 단순히 예시적인 것이며 임의의 적절한 수 및 배열이 사용될 수 있다. 본 명세서에 개시된 전도성 경로(112)(예를 들어, 라인(114) 및/또는 비아(116)를 포함함)는 예를 들어, 구리, 은, 니켈, 금, 알루미늄, 기타 금속 또는 합금, 또는 재료의 조합과 같은 임의의 적절한 전도성 재료로 형성될 수 있다. 전도성 경로(112)의 일부일 수 있는 라이너 재료(132)의 일부 특정 배열의 예는 도 9 및 도 10을 참조하여 아래에서 설명된다.
일부 실시예에서, 마이크로전자 컴포넌트(102)는 집적 회로(IC) 다이(패키지 또는 비패키지) 또는 IC 다이의 스택(예를 들어, 고대역폭 메모리 다이 스택)을 포함할 수 있다. 일부 그러한 실시예에서, 마이크로전자 컴포넌트(102)의 절연 재료는 실리콘 이산화물, 실리콘 질화물, 산질화물, 폴리이미드 재료, 유리 강화 에폭시 매트릭스 재료, 또는 저유전율 또는 초저유전율 유전체(예를 들어, 탄소 도핑된 유전체, 불소 도핑된 유전체, 다공성 유전체, 유기 폴리머 유전체, 광 이미지화 유전체 및/또는 벤조사이클로부텐 기반 폴리머)를 포함할 수 있다. 일부 추가 실시예에서, 마이크로전자 컴포넌트(102)의 절연 재료는 실리콘, 게르마늄, 또는 III-V족 재료(예를 들어, 갈륨 질화물)와 같은 반도체 재료, 및 하나 이상의 추가 재료를 포함할 수 있다. 예를 들어, 마이크로전자 컴포넌트(102)의 절연 재료는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 마이크로전자 컴포넌트(102)의 전도성 경로는 전도성 라인 및/또는 전도성 비아를 포함할 수 있고, 마이크로전자 컴포넌트(102)의 전도성 접촉부 중 임의의 것을 임의의 적절한 방식으로 연결할 수 있다(예를 들어, 마이크로전자 컴포넌트(102)의 동일한 표면 또는 상이한 표면 상의 다수의 전도성 접촉부트를 연결한다). 본 명세서에 개시된 마이크로전자 컴포넌트(102)에 포함될 수 있는 예시적인 구조는 도 50을 참조하여 아래에서 논의된다. 특히, 마이크로전자 컴포넌트(102)는 능동 및/또는 수동 회로(예를 들어, 무엇보다도 트랜지스터, 다이오드, 저항기, 인덕터 및 커패시터)를 포함할 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)는 트랜지스터를 포함하는 하나 이상의 장치 층을 포함할 수 있다. 마이크로전자 컴포넌트(102)가 능동 회로를 포함할 때, 전력 및/또는 접지 신호는 인터포저(150)를 통해 라우팅될 수 있고 또한 DB 영역(130)을 통해 (또한 개재되는 마이크로전자 컴포넌트(102)를 통해) 마이크로전자 컴포넌트(102)로/로부터 라우팅될 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)는 본 명세서의 인터포저(150)의 임의의 실시예의 형태를 취할 수 있다. 비록 도 1의 마이크로전자 어셈블리(100)의 마이크로전자 컴포넌트(102)는 (개별 마이크로전자 컴포넌트(102)가 개별 마이크로전자 컴포넌트(102)의 단일 표면 상에서만 전도성 접촉부(예를 들어, DB 접촉부(110))를 갖는다는 의미에서) 단면 컴포넌트이지만, 일부 실시예에서, 마이크로전자 컴포넌트(102)는 컴포넌트의 여러 표면에 전도성 접촉부가 있는 양면(또는 "다중 레벨" 또는 "전방향(omni-directional)") 컴포넌트일 수 있다. 양면 마이크로전자 컴포넌트(102)의 일부 특정 예는 도 18을 참조하여 아래에서 설명된다.
표면 실장 저항기, 커패시터 및/또는 인덕터와 같은 추가 컴포넌트(미도시)는 인터포저(150)의 상단 표면, 또는 하단 표면에 배치되거나 인터포저(150)에 내장될 수 있다. 도 1의 마이크로전자 어셈블리(100)는 또한 인터포저(150)에 결합된 지지 컴포넌트(182)를 포함한다. 도 1의 특정 예에서, 지지 컴포넌트(182)는 개재 솔더(120)(예를 들어, 볼 그리드 어레이(BGA) 배열의 솔더 볼)에 의해 인터포저(150)의 상보형 전도성 접촉부(118)에 전기적으로 결합된 전도성 접촉부(118)를 포함하지만, 임의의 적절한 상호연결 구조(예를 들어, 핀 그리드 어레이 배열의 핀, 랜드 그리드 어레이 배열의 랜드, 필라, 패드와 필라 등)가 사용될 수 있다. 본 명세서에 개시된 마이크로전자 어셈블리(100)에 이용되는 솔더(120)는 납/주석, 주석/비스무트, 공융 주석/은, 삼원 주석/은/구리, 공융 주석/구리, 주석/니켈/구리, 주석/비스무트/구리, 주석/인듐/구리, 주석/아연/인듐/비스무트, 또는 기타 합금과 같은 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 인터포저(150)와 지지 컴포넌트(182) 사이의 결합은 제2 레벨 상호연결(SLI) 또는 다중 레벨 상호연결(MLI)으로 지칭될 수 있다.
일부 실시예에서, 지지 컴포넌트(182)는 패키지 기판일 수 있다(예를 들어, 위에서 설명한 바와 같이 PCB 프로세스를 사용하여 제조될 수 있음). 일부 실시예에서, 지지 컴포넌트(182)는 회로 기판(예를 들어, 마더보드)일 수 있고, 그것에 부착된 다른 컴포넌트(미도시)를 가질 수 있다. 지지 컴포넌트(182)는 당업계에 공지된 바와 같이 지지 컴포넌트(182)를 통해 전력, 접지, 및 신호를 라우팅하기 위한 전도성 경로 및 기타 전도성 접촉부(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, 지지 컴포넌트(182)는 다른 IC 패키지, 인터포저, 또는 임의의 다른 적절한 컴포넌트를 포함할 수 있다. 언더필 재료(138)는 인터포저(150)를 지지 컴포넌트(182)에 결합하는 솔더(120) 주위에 배치될 수 있다. 일부 실시예에서, 언더필 재료(138)는 에폭시 재료를 포함할 수 있다.
일부 실시예에서, 지지 컴포넌트(182)는 저밀도 컴포넌트일 수 있는 반면, 인터포저(150) 및/또는 마이크로전자 컴포넌트(102)는 고밀도 컴포넌트일 수 있다. 본 명세서에 사용된 바와 같이, 용어 "저밀도" 및 "고밀도"는 저밀도 컴포넌트 내의 전도성 경로(예를 들어, 전도성 라인 및 전도성 비아를 포함함)가 고밀도 컴포넌트 내의 전도성 경로보다 더 크고/크거나 더 큰 피치를 갖는 것을 나타내는 상대적인 용어이다. 일부 실시예에서, 마이크로전자 컴포넌트(102)는 고밀도 컴포넌트일 수 있고, 인터포저(150)는 저밀도 컴포넌트일 수 있다. 일부 실시예에서, (예를 들어, 고밀도 컴포넌트가 다이인 경우) 고밀도 컴포넌트는 이중 다마신 또는 단일 다마신 프로세스를 사용하여 제조될 수 있는 반면, (예컨대, 저밀도 컴포넌트가 패키지 기판 또는 인터포저인 경우) 저밀도 컴포넌트는 SAP(semi-additive process) 또는 MSAP(modified semi-additive process)(작은 수직 상호연결 특징부가 고급 레이저 또는 리소그래피 프로세스로 형성됨)를 사용하여 제조될 수 있다. 일부 다른 실시예에서, (예를 들어, 고밀도 컴포넌트가 패키지 기판 또는 인터포저인 경우) 고밀도 컴포넌트는 SAP 또는 MSAP를 사용하여 제조될 수 있는 반면, (예컨대, 저밀도 컴포넌트가 PCB인 경우) 저밀도 컴포넌트는 SAP 또는 MSAP를 사용하여 제조될 수 있다(에칭 화학을 사용하여 원하지 않는 금속 영역을 제거하고, 표준 레이저 프로세스에 의해 거친 수직 상호연결 특징부가 형성됨).
도 1의 마이크로전자 어셈블리(100)는 또한 몰드 재료(126)를 포함할 수 있다. 몰드 재료(126)는 인터포저(150) 상의 마이크로전자 컴포넌트들(102) 중 하나 이상 주위로 연장될 수 있다. 일부 실시예에서, 몰드 재료(126)는 인터포저(150) 상의 다수의 마이크로전자 컴포넌트들(102) 사이에 그리고 DB 영역(130) 주위로 연장될 수 있다. 일부 실시예에서, 몰드 재료(126)는 (도시되어 있지 않은) 인터포저(150) 상의 마이크로전자 컴포넌트(102) 중 하나 이상 위로 연장될 수 있다. 몰드 재료(126)는 적절한 에폭시 재료와 같은 절연 재료일 수 있다. 몰드 재료(126)는 마이크로전자 어셈블리(100)의 불균일한 열 팽창으로부터 발생하는, 마이크로전자 컴포넌트(102)와 인터포저(150) 사이의 응력을 완화하거나 최소화할 수 있는 열팽창 계수(CTE)를 갖도록 선택될 수 있다. 일부 실시예에서, 몰드 재료(126)의 CTE는 인터포저(150)의 CTE(예를 들어, 인터포저(150)의 절연 재료(106)의 CTE) 및 마이크로전자 컴포넌트(102)의 CTE에 중간인 값을 가질 수 있다. 일부 실시예에서, 마이크로전자 어셈블리(100)에 사용되는 몰드 재료(126)는 적어도 부분적으로 그의 열적 특성을 고려하여 선택될 수 있다. 예를 들어, 마이크로전자 어셈블리(100)에 사용되는 하나 이상의 몰드 재료(126)는 열 전달을 지연시키기 위해 낮은 열 전도성을 가질 수 있거나(예를 들어, 기존의 몰드 화합물), 또는 열 전달을 용이하게 하기 위해 높은 열 전도성을 가질 수 있다(예를 들어, 특히 구리, 은, 다이아몬드, 실리콘 카바이드, 알루미늄 질화물, 붕소 질화물과 같은, 높은 열전도율을 갖는 금속 또는 세라믹 입자를 포함하는 몰드 재료). 본 명세서에서 언급된 임의의 몰드 재료(126)는 상이한 재료 조성을 갖는 하나 이상의 상이한 재료를 포함할 수 있다.
도 1의 마이크로전자 어셈블리(100)는 또한 TIM(154)을 포함할 수 있다. TIM(154)은 폴리머 또는 다른 바인더에 열 전도성 재료(예를 들어, 금속 입자)를 포함할 수 있다. TIM(154)은 열 인터페이스 재료 페이스트 또는 열 전도성 에폭시(이는 적용되는 경우 유체일 수 있고 당업계에 공지된 바와 같이 경화 시 경화될 수 있음)일 수 있다. TIM(154)은 마이크로전자 컴포넌트(102)에 의해 생성된 열이 열 전달 구조(152)로 쉽게 흐르도록 하는 경로를 제공할 수 있는데, 이 열 전달 구조에서, 열은 확산 및/또는 소산될 수 있다. 도 1의 마이크로전자 어셈블리(100)의 일부 실시예는 몰드 재료(126) 및 마이크로전자 컴포넌트(102)의 상부 표면에 걸친 스퍼터링된 금속화(도시되지 않음)를 포함할 수 있고, TIM(154)(예를 들어, 솔더 TIM)은 이 금속화 상에 배치될 수 있다.
도 1의 마이크로전자 어셈블리(100)는 또한 열 전달 구조(152)를 포함할 수 있다. 열 전달 구조(152)는 (예를 들어, 열이 더 쉽게 소산될 수 있도록) 하나 이상의 마이크로전자 컴포넌트(102)로부터 멀리 열을 이동시키는 데 사용될 수 있다. 열 전달 구조(152)는 임의의 적절한 열 전도성 재료(예를 들어, 금속, 적절한 세라믹 등)를 포함할 수 있고, 임의의 적절한 특징부(예를 들어, 열 확산기, 핀(fin)을 포함하는 열 확산기, 냉각판 등)을 포함할 수 있다. 일부 실시예에서, 열 전달 구조(152)는 집적 열 확산기(IHS)이거나 이를 포함할 수 있다.
마이크로전자 어셈블리(100)의 요소는 임의의 적절한 치수를 가질 수 있다. 첨부 도면의 서브세트만이 치수를 나타내는 참조 번호로 라벨링되지만, 이것은 단순히 예시의 명확성을 위한 것이며, 본 명세서에 개시된 마이크로전자 어셈블리(100) 중 어느 것이라도 본 명세서에서 설명된 치수를 갖는 컴포넌트를 가질 수 있다. 일부 실시예에서, 인터포저(150)의 두께(184)는 20 미크론과 200 미크론 사이일 수 있다. 일부 실시예에서, DB 영역(130)의 두께(188)는 0.1 미크론과 5 미크론 사이일 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)의 두께(190)는 10 미크론과 780 미크론 사이일 수 있다. 일부 실시예에서, DB 영역(130) 내의 DB 접촉부(110)의 피치(128)는 20미크론 미만(예를 들어, 0.1미크론과 20미크론 사이)일 수 있다.
도 3 내지 도 41은 추가의 예시적인 마이크로전자 어셈블리(100) 및 그 컴포넌트를 도시한다. 본 명세서에서 도 3 내지 도 41 중 임의의 것을 참조하여 설명된 임의의 특징은 마이크로전자 어셈블리(100) 또는 그 컴포넌트를 형성하기 위해 임의의 다른 특징과 결합될 수 있다. 예를 들어, 아래에서 더 논의되는 바와 같이, 도 4는 DB 접촉부(110)가 다수의 상이한 재료 부분을 포함하는 DB 인터페이스(180)의 실시예를 도시하고, 도 9는 DB 접촉부(110)와 인접한 DB 유전체(108) 사이에 라이너 재료(132)가 존재하는 DB 인터페이스(180)의 실시예를 도시한다. 도 4 및 도 9의 이들 특징들은 조합되어 본 개시에 따른 DB 인터페이스(180)는 다수의 상이한 재료 부분을 갖는 DB 접촉부(110)와 그리고 DB 접촉부(110)와 인접 DB 유전체(108) 사이의 라이너 재료(132)를 갖는다. 이러한 특정 조합은 단순히 하나의 예시이며, 임의의 조합이 사용될 수 있다.
위에서 언급한 바와 같이, DB 유전체(108)는 임의의 원하는 방식으로 배열된 하나 이상의 재료를 포함할 수 있다. 예를 들어, 도 3은 DB 접촉부(110) 주위에 DB 유전체(108)를 포함하는 DB 인터페이스(180)(인터포저(150) 또는 마이크로전자 컴포넌트(102)의 일부일 수 있음)를 도시한다. 도 3의 특정 실시예에서, DB 유전체(108)는 제1 부분(108A) 및 제2 부분(108B)을 포함할 수 있되, 제2 부분(108B)은 제1 부분(108A)과 DB 인터페이스(180)의 본딩 표면 사이에 있다. 제1 부분(108A) 및 제2 부분(108B)은 서로 다른 재료 조성을 가질 수 있다. 예를 들어, 일부 실시예에서, 제1 부분(108A)은 실리콘 및 산소(예를 들어, 실리콘 산화물의 형태)를 포함할 수 있고, 제2 부분(108B)은 실리콘, 산소, 탄소 및 질소(예를 들어, 실리콘 옥시카보나이트라이드 형태)를 포함할 수 있다. 제1 부분(108A)의 두께(190A)는 제2 부분(108B)의 두께(190B)보다 클 수 있다. 예를 들어, 일부 실시예에서, 두께(190B)는 5 나노미터 미만(예를 들어, 3 나노미터 미만)일 수 있는 반면, 두께(190A)는 5 나노미터 초과(예를 들어, 50 나노미터와 5 미크론 사이)일 수 있다. 두께(190A)가 두께(190B)보다 더 클 때, 제1 부분(108A)은 "벌크" 재료로 지칭될 수 있고 제2 부분(108B)은 DB 유전체(108)의 "인터페이스" 재료로 지칭될 수 있다. 도 3은 DB 유전체(108)가 2개의 부분을 포함하는 실시예를 도시하고 있지만, DB 유전체(108)는 (예를 들어, DB 인터페이스(180)의 본딩 표면에 평행한 층에 배열된) 2개보다 많은 부분을 포함할 수 있다.
또한 위에서 언급한 바와 같이, DB 접촉부(110)는 임의의 원하는 방식으로 배열된 하나 이상의 재료를 포함할 수 있다. 예를 들어, 도 4는 DB 접촉부(110) 주위에 DB 유전체(108)를 포함하는 DB 인터페이스(180)(인터포저(150) 또는 마이크로전자 컴포넌트(102)의 일부일 수 있음)를 도시한다. 도 4의 특정 실시예에서, DB 접촉부(110)는 제1 부분(110A) 및 제2 부분(110B)을 포함할 수 있되, 제2 부분(110B)은 제1 부분(110A)과 DB 인터페이스(180)의 본딩 표면 사이에 있다. 제1 부분(110A)과 제2 부분(110B)은 서로 다른 재료 조성을 가질 수 있다. 예를 들어, 일부 실시예에서, 제1 부분(110A)은 구리를 포함할 수 있고, 제2 부분(110B)은 귀금속(예를 들어, 은 또는 금)을 포함할 수 있고, 이러한 실시예에서, 제2 부분(110B)은 부식에 대한 DB 접촉부(110)의 저항을 개선하는 역할을 할 수 있다. 제1 부분(110A)의 두께(192A)는 제2 부분(110B)의 두께(192B)보다 클 수 있다. 예를 들어, 일부 실시예에서, 두께(192B)는 5 나노미터 미만일 수 있는 반면, 두께(192A)는 50 나노미터 초과일 수 있다. 두께(192A)가 두께(192B)보다 더 큰 경우, 제1 부분(110A)은 "벌크" 재료로 지칭될 수 있고 제2 부분(110B)은 DB 접촉부(110)의 "인터페이스" 재료로 지칭될 수 있다. 도 4는 DB 접촉부(110)가 2개의 부분을 포함하는 실시예를 도시하지만, DB 접촉부(110)는 (예를 들어, DB 인터페이스(180)의 본딩 표면에 평행한 층에 배열된) 2개 초과의 부분을 포함할 수 있다. 일부 실시예에서, DB 인터페이스(180)는 다수의 부분을 갖는 DB 유전체(108) 및 다수의 부분을 갖는 DB 접촉부(110)를 포함할 수 있다.
DB 인터페이스(180)에서 DB 접촉부(110)의 풋프린트는 임의의 원하는 형상을 가질 수 있고, 다수의 DB 접촉부(110)는 임의의 원하는 방식으로(예를 들어, DB 접촉부(110)를 형성하기 위해 리소그래픽 패터닝 기법을 사용하여) DB 인터페이스(180) 내에 정렬될 수 있다. 예를 들어, 도 5 내지 도 8은 DB 인터페이스(180)의 DB 유전체(108)에서의 DB 접촉부(110)의 다양한 배열의 평면도이다. 도 5의 실시예에서, DB 접촉부(110)는 직사각형(예를 들어, 정사각형) 풋프린트를 가지며 직사각형 어레이로 배열된다. 도 6의 실시예에서, DB 접촉부(110)는 십자형 풋프린트를 가지며 삼각형 어레이로 배열된다. 도 7의 실시예에서, DB 접촉부(110)는 직사각형 어레이로 배열되고, DB 접촉부(110)의 교번하는 행은 십자형 풋프린트와 삼각형 풋프린트를 갖는다. 도 8의 실시예에서, DB 접촉부(110)는 직사각형 어레이로 배열되고, DB 접촉부(110)는 원형 풋프린트를 가지며, DB 접촉부(110)의 풋프린트의 직경은 바둑판 패턴으로 다양하다. DB 인터페이스(180)에 포함된 DB 접촉부(110)는 이들 및 다른 풋프린트 형상, 크기 및 배열(예를 들어, 육각형 어레이, 타원형 풋프린트 등)의 임의의 적절한 조합을 가질 수 있다. 일부 특정 실시예에서, DB 인터페이스(180)의 DB 접촉부(110)는 볼록한 다각형(예를 들어, 정사각형, 직사각형, 팔각형, 십자형 등) 또는 원으로 형상화된 풋프린트를 가질 수 있다.
위에서 언급한 바와 같이, 일부 실시예에서, 라이너 재료는 DB 접촉부(110)와 인접 DB 유전체(108) 사이에 존재할 수 있다. 예를 들어, 도 9는 인터포저(150) 및 그 DB 인터페이스(180)의 일부를 도시한다. 도 9의 실시예에서, 라이너 재료(132)는 DB 접촉부(110)와 인접 DB 유전체(108) 사이에 존재한다. 라이너 재료(132)는 (예를 들어, DB 접촉부(110)와 인접 DB 유전체(108) 사이의 확산, 예컨대, DB 접촉부(110)가 구리를 포함하고 DB 유전체(108)가 실리콘 산화물을 포함하는 경우에 발생할 수 있는 구리 확산을 제한하기 위한) 확산 장벽으로서, 및/또는 (예를 들어, DB 접촉부(110)와 인접 DB 유전체(108) 사이의 기계적 인터페이스의 강도를 개선하기 위한) 접착 촉진제로서 역할을 할 수 있다. 도 9의 특정 실시예에서, 라이너 재료(132)는 인터포저(150)의 절연 재료(106)를 지나는 비아(116) 및/또는 라인(114) 주위에는 존재하지 않을 수 있다. 다른 실시예에서, 라이너 재료(132)는 또한 비아(116) 및/또는 라인(114) 주위에 존재할 수 있으며, 이러한 실시예는 도 10에 도시되어 있다. 일부 실시예에서, 라이너 재료(132)는 비아(116) 및/또는 라인(114) 주위에만 존재할 뿐, DB 접촉부(110)(도시되지 않음) 주위에는 존재하지 않을 수 있다. 도 9의 실시예에서, 라이너 재료(132)는 전도성 재료(예를 들어, 코발트, 루테늄, 또는 탄탈럼 및 질소(예를 들어, 탄탈럼 질화물의 형태)를 포함할 수 있음), 또는 비전도성 재료(예를 들어, 실리콘 및 질소(예를 들어, 실리콘 질화물 형태) 또는 다이아몬드 유사 탄소)일 수 있다. 도 10의 실시예에서, 라이너 재료(132)는 비전도성 재료일 수 있다. 또 다른 실시예에서, 라이너 재료(132)가 인터포저(150)에 존재하지 않을 수 있다. 라이너 재료(132)의 사용에 관한 다양한 실시예가 도 9 및 10에 도시되어 있고 인터포저(150)에서의 이들의 존재와 관련하여 논의되었지만, 이는 단순히 예시를 용이하게 하기 위한 것이며, 마이크로전자 컴포넌트(102)의 DB 인터페이스(180)도 (예를 들어, DB 접촉부(110) 주위에만, 및/또는 마이크로전자 컴포넌트(102)의 금속화 스택의 라인 및 비아 주변에만) 라이너 재료(132)를 포함할 수 있다.
일부 실시예에서, 리소그래피 비아 기술은 인터포저(150)(예를 들어, 유기 인터포저(150)) 또는 마이크로전자 컴포넌트(102)에 금속화의 하나 이상의 층을 형성하기 위해 사용될 수 있다. 예를 들어, 도 11은 인터포저(150) 및 그 DB 인터페이스(180)의 일부를 도시한다. 도 11의 실시예에서, 절연 재료(106)의 3개의 상이한 층이 도시된다(106A, 106B, 및 106C로 표시됨). "상단" 층(106A)(DB 인터페이스(180)에 가장 가까운 층) 내에서, 비아(116)는 그들의 측면이 자신이 안착하는 라인(114)의 측면과 정렬되도록 리소그래피 기술(예를 들어, "제로 오정렬" 기술)을 사용하여 패터닝될 수 있다. "하부" 층(예를 들어, 층(106B))에서, 비아(116)는 통상적인 기술을 사용하여 패턴화될 수 있고 비아(116)의 측면은 자신이 안착하는 라인(114)의 측면과 정렬되지 않을 수 있다. 보다 일반적으로, 리소그래피 방식으로 형성된 비아(116)는 임의의 원하는 풋프린트(예를 들어, 비원형 풋프린트)를 가질 수 있다. 도 11의 실시예에서, DB 접촉부(110)는 층(106A)의 비아(116)와 전도성 접촉하는 "패드"일 수 있다. DB 인터페이스(180)의 형성에서 리소그래피 비아 기술의 사용은 리소그래피 비아 제조 동안 수행되는 평탄화(예를 들어, 화학적 기계적 연마) 작업으로 인해 극도로 평평한 DB 인터페이스(180)를 초래할 수 있고, 평평한 DB 인터페이스(180)는 보다 덜 "고르지 않은(uneven)" DB 인터페이스(180)와 비교했을 때 보다 신뢰성 있게 직접 본딩을 형성할 수 있다. 따라서, DB 인터페이스(180)의 DB 접촉부(110)를 형성하기 위한 리소그래피 비아 기술의 사용은 기계적으로 및 전기적으로 신뢰할 수 있는 DB 영역(130)을 지원할 수 있다.
일부 실시예에서, 리소그래피 비아 기술은 인터포저(150)(예를 들어, 유기 인터포저(150)) 또는 마이크로전자 컴포넌트(102)의 DB 인터페이스(180)에 DB 접촉부(110)을 형성하는 데 사용된다. 예를 들어, 도 12는 인터포저(150) 및 그 DB 인터페이스(180)의 일부를 도시한다. 도 12의 실시예에서, DB 접촉부(110)는 비아(116) 및 이 비아(116)가 안착하는 라인(114)을 포함하고, 이들 비아(116)는 (예를 들어, 비아(116)의 측면이 자신이 안착하는 라인(114)의 측면과 정렬되도록) 리소그래피 기술을 사용하여 패터닝될 수 있다. DB 유전체(108)는 도시된 바와 같이 DB 접촉부(110)의 비아(116) 및 라인(114)과 접촉할 수 있다. 절연 재료(106)의 금속화는 리소그래피 기술 또는 종래 기술을 사용하여 패터닝될 수 있다. 비아(116)/라인(114)의 다양한 실시예가 도 11 및 도 12에 도시되어 있고 인터포저(150)에서의 이들의 존재와 관련하여 논의되었지만, 이는 단순히 예시를 용이하게 하기 위한 것이며, 마이크로전자 컴포넌트(102)의 DB 인터페이스(180)도 DB 인터페이스(180) 및/또는 기타 금속화에서 리소그래픽 패터닝된 비아(116)/라인(114)을 포함할 수 있다.
도 1 및 도 2의 실시예에서, DB 접촉부(110)는 하부 절연 재료(106)의 비아(116)와 접촉하는 패드로서 도시되어 있다. 다른 실시예에서, DB 접촉부(110)는 비아 자체일 수 있다. 예를 들어, 도 13은 DB 접촉부(110)가 절연 재료(106)에서의 패드와 접촉하는 비아인 실시예를 도시하고, 도시된 바와 같이, DB 접촉부(110)는 그들이 접촉하는 패드보다 좁을 수 있다.
도 1 및 도 2의 마이크로전자 어셈블리(100), 및 본 명세서에 개시된 마이크로전자 어셈블리(100)의 다른 것들은 임의의 적절한 방식으로 제조될 수 있다. 예를 들어, 도 14 내지 도 17은 다양한 실시예에 따른, 도 1 및 도 2의 마이크로전자 어셈블리(100)의 일부의 제조에서의 예시적인 단계의 측단면도이다. 도 14 내지 도 17을 참조하여 설명된 동작들은 본 명세서에 개시된 마이크로전자 어셈블리(100)의 특정 실시예를 참조하여 예시될 수 있지만, 도 14 내지 도 17을 참조하여 논의된 제조 방법은 임의의 적절한 마이크로전자 어셈블리(100)를 형성하는데 사용될 수 있다. 동작들은 각각 한번씩 그리고 도 14 내지 도 17에서의 특정 순서로 도시되어 있지만, 이들 동작은 원하는 대로 재정렬 및/또는 반복될 수 있다(예를 들어, 다수의 마이크로전자 어셈블리(100)를 동시에 제조할 때 상이한 동작들이 병렬로 수행될 수 있다). 도 14 내지 도 17을 참조하여 아래에서 논의되는 제조 프로세스는 인터포저(150)가 유기 인터포저일 때 특히 유리할 수 있고, 또한 유리 기반 또는 반도체 기반 인터포저(예를 들어, 임의의 직접 본딩 동작 이전에 하부의 유리 또는 실리콘 웨이퍼가 이미 얇아졌고 TSV가 형성된 유리 기반 또는 반도체 기반 인터포저)에 대해 바람직할 수 있다. 그러나, 임의의 적절한 제조 프로세스가 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)를 제조하는 데 사용될 수 있다.
도 14는 캐리어(104) 상에 장착된 인터포저(150)를 포함하는 어셈블리를 도시한다. 인터포저(150)는 2개의 노출된 DB 인터페이스(180-1, 180-2)를 포함한다. 캐리어(104)는 임의의 적절한 재료를 포함할 수 있고, 일부 실시예에서 반도체 웨이퍼(예를 들어, 실리콘 웨이퍼) 또는 유리(예를 들어, 유리 패널)를 포함할 수 있다. 인터포저(150)가 유기 인터포저인 경우, 인터포저(150)는 유리하게는 캐리어(104) 상에 제조될 수 있고, 이는 인터포저(150)의 층이 형성될 수 있는 기계적으로 안정적인 표면을 제공할 수 있다.
도 15는 마이크로전자 컴포넌트(102-1, 102-2)를 도 14의 인터포저(150)/캐리어(104)에 직접 본딩한 후의 어셈블리를 도시한다. 특히, 마이크로전자 컴포넌트(102)의 DB 인터페이스(180)(표시되지 않음)는 인터포저(150)의 DB 인터페이스(180)와 접촉하게 될 수 있고, 열 및/또는 압력이 인가되어 접촉하는 DB 인터페이스(180)를 본딩하여 DB 영역(130)을 형성할 수 있다(DB 영역(130-1 및 130-2) 각각은 DB 인터페이스(180-1 및 180-2)에 대응한다).
도 16은 도 15의 어셈블리의 인터포저(150)의 표면 및 마이크로전자 컴포넌트(102) 주위에 몰드 재료(126)를 제공한 후의 어셈블리를 도시한다. 일부 실시예에서, 몰드 재료(126)는 마이크로전자 컴포넌트(102) 위로 연장되어 그 위에 남아 있을 수 있는 반면, 다른 실시예에서, 몰드 재료(126)는 도시된 바와 같이 마이크로전자 컴포넌트(102)의 상부 표면을 노출시키도록 다시 연마될 수 있다.
도 17은 도 16의 어셈블리로부터 캐리어(104)를 제거하고, 새롭게 노출된 전도성 접촉부(118) 상에 솔더(120)를 제공한 후의 어셈블리를 도시다. 도 17의 어셈블리는 도시된 바와 같이 그 자체가 마이크로전자 어셈블리(100)일 수 있다. 추가 제조 작업이 도 17의 마이크로전자 어셈블리(100)에 대해 수행되어 다른 마이크로전자 어셈블리(100)를 형성할 수 있는데, 예를 들어, 솔더(120)는 도 17의 마이크로전자 어셈블리(100)를 지지 컴포넌트(182)에 결합하는데 사용될 수 있고, 도 17의 마이크로전자 어셈블리(100)의 상단면에 TIM(154) 및 열전달 구조(152)가 제공되어, 도 1 및 도 2의 마이크로전자 어셈블리(100)를 형성한다.
마이크로전자 어셈블리(100)의 상이한 DB 영역(130)은 상이한 DB 유전체(108)를 포함할 수 있다. 일부 실시예에서, DB 접촉부(110)의 밀도(즉, DB 접촉부(110)가 차지하는 DB 인터페이스(180)의 본딩 표면의 면적의 비율)는 상이한 DB 영역(130) 사이에서 다를 수 있다. 일부 실시예에서, 이러한 상이한 밀도는 하나의 DB 영역(130)이 다른 DB 영역(130)보다 더 적은 전기 경로를 필요로 하기 때문일 수 있다. 다른 실시예에서, 이러한 상이한 밀도는 열 전달을 향상 또는 억제하기 위해 사용될 수 있는데, 열 전달을 향상시키기 위해 DB 접촉부(110)의 더 큰 밀도(따라서 열 전도성 금속의 더 높은 비율)가 사용되고 열 전달을 억제하기 위해 DB 접촉부(110)의 더 낮은 밀도(따라서 열 전도성 금속의 더 낮은 비율)가 사용될 수 있다. 도 1 및 도 2의 실시예에서, DB 유전체(108)는 DB 영역(130)의 외부로 연장되어 인터포저(150)의 상단 표면의 나머지를 덮는다. 다른 실시예에서, DB 영역(130) 외부의 인터포저(150)의 상단 표면에 상이한 재료가 배치될 수 있다. 첨부된 도면들 중 다양한 도면들이 인터포저(150)의 단일 표면(예를 들어, 상단 표면)에서 DB 영역(130)을 도시하지만, 마이크로전자 어셈블리(100)는 인터포저(150)의 다수의 표면에서 DB 영역들(130)을 포함할 수 있다.
마이크로전자 어셈블리(100)는 직접 본딩에 의해 결합된 마이크로전자 컴포넌트(102)의 다중 "계층"을 포함할 수 있다. 예를 들어, 도 18a 및 18b는 마이크로전자 어셈블리(100)를 도시하되, 이 마이크로전자 어셈블리(100)에서, 마이크로전자 컴포넌트(102-1)는 그의 상단 표면에 2개의 DB 인터페이스(180)(표시되지 않음)를 포함하고, 하단 표면에서 자신의 DB 인터페이스(180)(표시되지 않음)를 갖는 마이크로전자 컴포넌트(102-3 및 102-4)는 DB 영역(130-3 및 130-4)을 통해 마이크로전자 컴포넌트(102-1)에 각각 결합된다. 유사하게, 마이크로전자 컴포넌트(102-2)은 그 상단 표면에 DB 인터페이스(180)(표시되지 않음)를 포함하고, 하단 표면에서 자신의 DB 인터페이스(180)(표시되지 않음)를 갖는 마이크로전자 컴포넌트(102-5)는 DB 영역(130-5)을 통해 마이크로전자 컴포넌트(102-2)에 결합된다. 따라서, 도 18의 마이크로전자 어셈블리(100)는 직접 본딩된 마이크로전자 컴포넌트(102)의 2개 층을 갖는 것으로 설명될 수 있다. 도 18a 및 18b의 마이크로전자 어셈블리(100)는 많은 특징을 공유하고, 도 18b는, 마이크로전자 컴포넌트(102-1)가 임베디드 마이크로전자 컴포넌트(102-6)(예를 들어, 임베디드 다이)를 포함하고 DB 영역(130-4)이 임베디드 마이크로전자 컴포넌트(102-6)의 상단 표면에 있는 특정 실시예를 예시한다. 일부 실시예에서, 임베디드 마이크로전자 컴포넌트(102-6)는 더 높은 밀도 컴포넌트일 수 있고 마이크로전자 컴포넌트(102-1)는 더 낮은 밀도 컴포넌트일 수 있다. 마이크로전자 컴포넌트(102-1)는 임베디드 마이크로전자 컴포넌트(102-6)의 바닥 표면에 있는 접촉부(미도시)를 마이크로전자 어셈블리(102-1)의 바닥 표면에 있는 DB 접촉부(110)에 도통가능하게 결합하는 하나 이상의 전도성 구조물(195)을 포함할 수 있다. 보다 일반적으로, 본 명세서에 개시된 임의의 마이크로전자 컴포넌트(102)는 하나 이상의 다이를 포함할 수 있고 구리 필라 및 TSV(예를 들어, 쓰루 실리콘 비아)와 같은 상이한 유형의 패스-쓰루 전도성 상호연결부를 가질 수 있다.
일부 실시예에서, 도 18의 마이크로전자 어셈블리(100)의 제1 계층에 있는 마이크로전자 컴포넌트(102-1, 102-2)는 그들의 상단 표면 및 하단 표면에서의 DB 영역(130) 사이에서 연장되어 제2 층에 있는 마이크로전자 컴포넌트(102)(즉, 마이크로전자 컴포넌트(102-3, 102-4 및 102-5))에 전력, 접지, 및/또는 신호를 위한 전도성 경로를 제공하는 전도성 구조물(194)을 포함할 수 있다. 일부 실시예에서, 이러한 전도성 구조물(194)은 장벽 산화물에 의해 주변 실리콘 또는 다른 반도체 재료로부터 격리되는, 금속 비아와 같은 전도성 재료를 포함하는 하나 이상의 TSV, 예컨대, 마이크로전자 컴포넌트(102-1 및 102-2)가 실리콘 기판을 포함하는 경우에는 쓰루-실리콘 비아 또는 마이크로전자 컴포넌트(102-1 및 102-2)가 유리 기판을 포함하는 경우에는 쓰루-유리 비아를 포함할 수 있다. 일부 실시예에서, 제1 계층에서의 마이크로전자 컴포넌트(102-1, 102-2)는 수동형일 수 있고(예를 들어, 트랜지스터를 포함하지 않음) 또는 능동형일 수 있다(예를 들어, 메모리 회로 및/또는 전력 전달 회로의 형태로 트랜지스터를 포함할 수 있다).
도 18의 실시예에서, 몰드 재료(126)는 제2 계층에서 마이크로전자 컴포넌트(102)까지 연장되고 측방향으로 이를 둘러쌀 수 있고, 일부 실시예(도시되지 않음)에서, 몰드 재료(126)는 제2 계층에서 마이크로전자 어셈블리(102)의 상단 표면을 덮을 수 있다. 도 18에 도시된 바와 같이, 일부 실시예에서, 몰드 재료(126)의 상단 표면은 노출된 DB 인터페이스(180)와 동일 평면에 있을 수 있다. 일부 실시예에서, 노출된 DB 인터페이스(180)를 포함하는 마이크로전자 어셈블리(100)는 직접 본딩 작업이 수행될 때까지 노출된 DB 인터페이스(180)를 보호하기 위해 노출된 DB 인터페이스(180) 상에 일시적이고 제거 가능한 보호 재료(예를 들어, 접착제(미도시))를 가질 수 있다. 여러 계층의 마이크로전자 컴포넌트(102)를 포함하는 마이크로전자 어셈블리(100)는 도 14 내지 도 17을 참조하여 위에서 논의된 방식으로 형성될 수 있되, 몰드 재료(126)의 증착 이전에 마이크로전자 컴포넌트(102)의 추가 계층이 이전 어셈블리에 결합된다. 일부 다른 실시예에서, 여러 계층의 마이크로전자 컴포넌트(102)를 포함하는 마이크로전자 어셈블리(100)는 먼저 마이크로전자 컴포넌트(102)의 계층들을 조립하고, 그런 다음 도 15를 참조하여 위에서 논의된 바와 같이 조립된 계층을 인터포저(150)에 결합함으로써 형성될 수 있다. 마이크로전자 어셈블리(100)는 마이크로전자 컴포넌트(102)의 2개의 계층으로 제한되지 않고, 원하는 대로 3개의 계층 이상을 포함할 수 있다. 또한, 도 18의 개별 계층에 있는 마이크로전자 컴포넌트(102)는 동일한 높이를 갖는 것으로 도시되지만, 이는 단순히 예시를 용이하게 하기 위한 것이며, 마이크로전자 어셈블리(100)의 임의의 개별 계층의 마이크로전자 컴포넌트(102)는 상이한 높이를 가질 수 있다. 또한, 마이크로전자 어셈블리(100)의 모든 마이크로전자 컴포넌트(102)가 다수의 마이크로전자 컴포넌트(102)의 스택의 일부일 수 있는 것은 아니며, 예를 들어, 도 18의 마이크로전자 어셈블리(100)의 일부 변형예에서, 마이크로전자 컴포넌트(102-5)는 마이크로전자 컴포넌트(102-2)의 상단에 존재하지 않을 수 있다(따라서 마이크로전자 컴포넌트(102-2)는 전도성 구조물(194)을 포함하지 않을 수 있다(예를 들어, TSV를 포함하지 않을 수 있다)).
도 18의 실시예에서, 몰드 재료(126)는 제2 계층에서 마이크로전자 컴포넌트(102)까지 연장되어 측방향으로 이를 둘러쌀 수 있고, 일부 실시예(도시되지 않음)에서, 몰드 재료(126)는 제2 계층에서 마이크로전자 컴포넌트(102)의 상단 표면을 덮을 수 있다.
일부 실시예에서, 마이크로전자 어셈블리(100)는 DB 영역(130)에 적어도 부분적으로 하나 이상의 인덕터 또는 변압기를 포함할 수 있다. 일부 이러한 실시예에서, 마이크로전자 어셈블리(100)의 하나의 컴포넌트(예를 들어, 인터포저(150) E또는 마이크로전자 컴포넌트(102))는 그의 DB 인터페이스(180)에서 인덕터의 일부를 포함할 수 있고, 마이크로전자 어셈블리(100)의 다른 컴포넌트(예를 들어, 다른 마이크로전자 컴포넌트(102))는 그의 DB 인터페이스(180)에서 인덕터의 다른 부분을 포함할 수 있고, 컴포넌트의 DB 인터페이스(180)가 함께 본딩되어 DB 영역(130)을 형성하면, 인덕터는 완성될 수 있다.
도 19는 DB 영역(130)에 의해 결합된 2개의 마이크로전자 컴포넌트(102)를 포함하는 마이크로전자 어셈블리(100)의 일부의 측단면도이며, 인덕터(210)가 DB 유전체(108) 내의 다른 DB 접촉부(110)를 또한 포함하는 DB 영역(130)에 적어도 부분적으로 배치된다. 도 20 내지 도 32는 도 19의 투시도를 공유한다. 첨부 도면의 도 19 및 기타 도면은 2개의 마이크로전자 컴포넌트(102) 사이의 DB 영역(130)의 인덕터(210)를 도시하고 있지만, 이는 단순히 설명의 편의를 위한 것이며, 인덕터(210)는 임의의 두 컴포넌트(예를 들어, 인터포저(150) 및 마이크로전자 컴포넌트(102) 등)) 사이의 DB 영역(130)에 포함될 수 있다. 첨부 도면의 도 19 및 기타 도면의 마이크로전자 컴포넌트(102)는 하부 마이크로전자 컴포넌트(102-1) 및 상부 마이크로전자 컴포넌트(102-2)로 지칭될 수 있으나, "하부" 및 "상부"라는 용어의 사용은 단지 설명의 편의를 위한 것으로, 원하는 방향 또는 필요한 방향을 암시하는 것은 아니다. 또한, 첨부 도면의 도 19 및 기타 도면은 DB 인터페이스(180) 및 나머지 구조물(204)을 포함하는 마이크로전자 컴포넌트(102)을 예시하고, 이 나머지 구조물(204)은 절연 재료(106) 및 전도성 경로(112), 또는 본 명세서에 개시된 임의의 다른 금속화 스택 및/또는 장치 층과 같은 인터포저(150)의 재료의 실시예 중 임의의 실시예를 포함할 수 있다. 특히, 마이크로전자 컴포넌트(102)의 나머지 구조물(204)은 인덕터(210)를 다른 회로(예를 들어, 도 41을 참조하여 아래에서 논의되는 전압 조정기 회로)에 전기적으로 연결하기 위한 전도성 경로(도시되지 않음)를 포함할 수 있다.
도 19의 인덕터(210)는 유전체 영역(218)에 의해 자성 영역(magnetic region)(208)으로부터 이격된 인덕터 트레이스(222)를 포함한다. 인덕터 트레이스(222), 유전체 영역(218), 및 자성 영역(208)은 각각 마이크로전자 어셈블리(100)의 하나의 마이크로전자 컴포넌트(102)에 의해 제공되는 부분, 및 마이크로전자 어셈블리(100)의 다른 마이크로전자 컴포넌트(102)에 의해 제공되는 부분을 포함할 수 있다. 예를 들어, 인덕터 트레이스(222)는 DB 인터페이스(180) 각각에서 인덕터 트레이스 재료(206)(예를 들어, 구리)를 포함하고, 유사하게, 유전체 영역(218) 및 자성 영역(208)은 DB 인터페이스(180) 각각에서 재료를 포함한다. 도 19의 실시예에서, 인덕터(210)에 대해 제공된 이러한 부분들은 대칭적이지만, 다른 실시예에서 이러한 제공된 부분들은 대칭이 아닐 수 있다(예를 들어, 도 26을 참조하여 아래에서 논의된다).
마이크로전자 컴포넌트(102)의 인덕터 트레이스 재료(206)는 다른 마이크로전자 컴포넌트(102)의 인덕터 트레이스 재료(206)에 본딩되어 인덕터 트레이스(222)를 형성할 수 있다. 일부 이러한 실시예에서, 인덕터 트레이스 재료(206)는 본 명세서에서 DB 접촉부(110)를 참조하여 설명된 재료 중 임의의 재료를 포함할 수 있다. 다른 실시예에서, 마이크로전자 컴포넌트(102)는 각각 인덕터(210)에 인덕터 트레이스 재료(206)를 제공할 수 있지만, 상이한 마이크로전자 컴포넌트(102)의 인덕터 트레이스 재료(206)는 이격된 채로 유지되어 분리된 인덕터 트레이스(222)를 제공할 수 있고(예를 들어, 도 29-30을 참조하여 아래에서 설명됨),이러한 실시예에서, 상이한 마이크로전자 컴포넌트(102)의 인덕터 트레이스 재료(206)는 함께 본딩되지 않을 수 있고, 임의의 적절한 전도성 재료(예를 들어, 임의의 적절한 금속)를 포함할 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)에 의해 인덕터(210)에 제공되는 인덕터 트레이스 재료(206)는 0.1 미크론과 10 미크론 사이(예를 들어, 0.1 미크론과 1 미크론 사이, 또는 1 미크론과 6 미크론 사이)의 두께(232)를 가질 수 있다.
유전체 영역(218)은 인덕터 트레이스(222)를 적어도 부분적으로 둘러쌀 수 있다. 도시된 바와 같이, 각각의 마이크로전자 컴포넌트(102)에 의해 제공되는 유전체 영역(218)의 부분은 U자형 단면을 가질 수 있다. 일부 실시예에서, 유전체 영역(218)의 두께(224)는 0.01 미크론과 2 미크론 사이일 수 있다. 임의의 적절한 유전체 재료가 유전체 영역(218)에 포함될 수 있다. 예를 들어, 일부 실시예에서, 유전체 영역(218)은 알루미늄 및 질소(예를 들어, 알루미늄 질화물 형태)를 포함할 수 있다.
자성 영역(208)은 인덕터 트레이스(222)를 적어도 부분적으로 둘러쌀 수 있고, 위에서 언급한 바와 같이 유전체 영역(218)에 의해 인덕터 트레이스(222)로부터 이격될 수 있다. 도시된 바와 같이, 각각의 마이크로전자 컴포넌트(102)에 의해 제공된 유전체 영역(218)의 부분은 U자형 단면을 가질 수 있고, 일부 실시예에서 DB 인터페이스(180)의 본딩 표면에 평행하게 연장되는 테두리 부분(lip portion)(212)을 가질 수 있다. 테두리 부분(212)은, 상이한 마이크로전자 컴포넌트(102)에 의해 제공되는 자성 영역(208)의 부분들 사이에 "자성 비아"를 제공함으로써, 테두리 부분(212)이 존재하지 않는 실시예에 비해 인덕터(210)의 인덕턴스를 증가시킬 수 있다.
일부 실시예에서, 자성 영역(208)의 두께(226)는 0.01 미크론과 1 미크론 사이일 수 있다. 일부 실시예에서, 자성 영역(208)은 유전체 재료의 얇은 층과 교번하는 자성 재료의 얇은 층을 포함할 수 있고, 이들 개별 층은 U자형 단면을 가질 수 있고 적어도 부분적으로 인덕터 트레이스(222)를 둘러쌀 수 있다. 이러한 층 형성은 와전류를 감소시키는 데 도움이 될 수 있고 인덕터(210)의 품질 인자를 개선할 수 있다. 일부 실시예에서, 자성 재료는 니켈 및 철(예컨대, 퍼멀로이 형태)을 포함할 수 있고, 또는 코발트, 지르코늄 및 탄탈럼(예컨대, 코발트 탄탈럼 지르코늄 형태)를 포함할 수 있고, 또는 코발트, 지르코늄, 탄탈럼 및 붕소를 포함할 수 있고, 자성 재료의 개개의 얇은 층은 10 나노미터 내지 200 나노미터(예를 들어, 10 나노미터 내지 100 나노미터, 또는 20 나노미터 내지 40 나노미터)의 두께를 가질 수 있다. 일부 실시예에서, 자성 영역(208) 내의 자성 재료의 개개의 얇은 층은 전기 전도성일 수 있다. 일부 실시예에서, 자성 영역(208)에 포함된 유전체 재료의 얇은 층은 임의의 적절한 유전체 재료(예를 들어, 알루미늄 및 질소(예를 들어, 알루미늄 질화물 형태))를 포함할 수 있고, 유전체 재료의 개개의 얇은 층은 1 미크론 미만의 두께를 가질 수 있다.
도 19의 것과 유사한 마이크로전자 어셈블리(100)는 마이크로전자 컴포넌트(102)를 별개로 형성한 후 직접 본딩 작업을 수행하여 DB 영역(130)을 형성함으로써 (그리고 그에 따라 인덕터(210)를 완성함으로써) 제조될 수 있다. 도 19의 것과 유사한 마이크로전자 컴포넌트(102)는 임의의 적절한 기술을 사용하여 제조될 수 있다. 예를 들어, 도 20 내지 도 25는 인덕터(210)의 일부를 포함하는 마이크로전자 컴포넌트(102)을 제조하기 위한 예시적인 프로세스에서 단계들의 측단면도이다. 도 20 내지 도 25는 도 19에 예시된 특정 마이크로전자 컴포넌트(102)를 제조하기 위한 프로세스를 예시하지만, 도 20 내지 도 25에 도시된 것과 같은 프로세스는 본 명세서에 개시된 인덕터(210)의 일부를 포함하는 임의의 마이크로전자 컴포넌트(102)(예를 들어, 도 26 내지 도 40을 참조하여 아래에서 논의되는 임의의 인덕터(210))를 형성하는 데 사용될 수 있다.
도 20은 마이크로전자 컴포넌트(102)의 나머지 구조물(204) 상의 DB 유전체(108)를 포함하는 어셈블리를 도시한다. DB 유전체(108) 및 나머지 구조물(204)은 본 명세서에 개시된 임의의 형태를 취할 수 있다.
도 21은 도 20의 어셈블리의 DB 유전체(108)에 리세스(228)를 형성한 후의 어셈블리를 도시하며, 리세스(228)는 DB 접촉부(110)의 위치에 대응할 수 있고, 나머지 구조물(204)의 전도성 경로(미도시)를 노출시킬 수 있다.
도 22는 도 21의 어셈블리의 리세스(228)를 희생 재료(216)로 채우고 그런 다음 DB 유전체(108)에 (그리고 아마도 DB 유전체(108)를 지나 나머지 구조물(204) 내로) 더 깊은 리세스(230)를 형성한 후의 어셈블리를 도시한다. 리세스(230)는 후술하는 바와 같이 인덕터(210)에 대응할 수 있다. 리세스(230)는 도 19를 참조하여 위에서 논의된 바와 같이 자성 영역(208)의 테두리 부분(212)에 대응하는 부분을 포함할 수 있음을 유의한다. 일부 실시예에서, 이중 다마신 프로세스가 리세스(230)를 형성하기 위해 사용될 수 있다.
도 23은 도 22의 어셈블리의 리세스(230)에 등각 자성 영역(208)을 형성하고, 유전체 영역(218)을 형성한 후의 어셈블리를 도시한다. 자성 영역(208)은 도시된 바와 같이 테두리 부분(212)을 포함할 수 있다. 위에서 논의된 바와 같이, 자성 영역(208)은 리세스(230) 내에 자성 재료 및 유전체 재료의 교번하는 등각 층을 증착함으로써 형성될 수 있다. 유전체 영역(218)은 자성 영역(208)에 걸쳐 리세스(230)에 하나 이상의 유전체 재료를 등각으로 증착함으로써 형성될 수 있다. 일부 실시예에서, 자성 영역(208) 및 유전체 영역(218)을 위한 재료의 증착은 희생 재료(216)/DB 유전체(108) 위에서부터 이들 재료를 제거하기 위한 평탄화 작업(예를 들어, 화학적 기계적 연마(CMP))이 뒤따를 수 있다.
도 24는 도 23의 어셈블리로부터 희생 재료(216)를 제거하고 전도성 재료(214)를 증착한 후의 어셈블리를 도시한다. 전도성 재료(214)는 리세스(230) 및 리세스(228)의 나머지 부분을 채울 수 있되, 인덕터 트레이스 재료(206)에 대응하는 리세스(230) 내에 전도성 재료(214)를 채우고, DB 접촉부(110)에 대응하는 리세스(228) 내에 전도성 재료(214)를 채운다. 일부 실시예에서, 전도성 재료(214)는 전기도금 기술을 사용하여 증착될 수 있다. 인덕터 트레이스 재료(206)가 DB 접촉부(110)와 다른 재료 조성을 갖는 실시예에서, 인덕터 트레이스 재료(206)를 위한 재료는 희생 재료(216)가 제거되기 전에 증착될 수 있고, 재료는 평탄화될 수 있고, 희생 재료(216)가 제거될 수 있고, 그런 다음 DB 접촉부(110)를 위한 재료가 증착될 수 있다.
도 25는 DB 유전체(108) 위의 전도성 재료(214)를 제거하기 위해 도 24의 어셈블리를 평탄화한 후의 어셈블리를 도시한다. 생성된 어셈블리는 DB 접촉부(110) 및 인덕터 트레이스 재료(206)를 포함하는, 도 19의 마이크로전자 컴포넌트(102)의 형태를 취할 수 있다.
위에서 언급한 바와 같이, 일부 실시예에서, 마이크로전자 어셈블리(100)의 DB 영역(130)에 포함된 인덕터(210)는 DB 본딩 인터페이스에 대해 대칭이 아닐 수 있다. 예를 들어, 도 26은 상부 마이크로전자 컴포넌트(102-2)에 의해 제공되는 인덕터 트레이스 재료(206), 자성 영역(208), 및 유전체 영역(218)의 부분이 하부 마이크로전자 컴포넌트(102-1)에 의해 제공되는 인덕터 트레이스 재료(206), 자성 영역(208) 및 유전체 영역(218)의 대응하는 부분보다 더 큰 실시예를 예시한다. 상이한 마이크로전자 컴포넌트(102)에 의해 제공되는 상이한 크기의 인덕터 트레이스 재료(206), 자성 영역(208), 및/또는 유전체 영역(218)을 갖는 것은 인덕터(210)의 인덕턴스를 제조 동안 발생하는 오정렬 및 기타 비이상(non-idealities)에 대해 더 강건하게 만들 수 있다.
일부 실시예에서, 자성 영역(208)은 테두리 부분(212)을 포함하지 않을 수 있다. 예를 들어, 도 27은 테두리 부분(212)이 존재하지 않는 실시예를 도시한다.
도 19, 26 및 27의 마이크로전자 어셈블리(100)은 인덕터(210)의 벽이 실질적으로 직선인 실시예를 도시한다. 다른 실시예에서, 인덕터(210)의 벽(예를 들어, 자성 영역(208) 및 유전체 영역(218))은 만곡될 수 있다. 예를 들어, 도 28은 인덕터(210)의 벽이 만곡된 실시예를 도시한다. 또한, 만곡된 벽을 갖는 인덕터(210)는 더 높은 인덕턴스를 달성할 수 있고 와전류 손실을 감소시킬 수 있지만 더 높은 DC 저항을 야기할 수 있다.
위에서 언급한 바와 같이, 일부 실시예에서, 마이크로전자 어셈블리(100)의 마이크로전자 컴포넌트(102) 각각에 의해 제공되는 인덕터 트레이스 재료(206)는 서로 접촉하지 않을 수 있고, 따라서 별개의 인덕터 트레이스(222)를 형성할 수 있다. 예를 들어, 도 29는 인덕터(210)가 DB 영역(130)에 2개의 인덕터 트레이스(222)를 포함하는 실시예를 도시하되, 상이한 인덕터 트레이스(222)는 상이한 마이크로전자 컴포넌트(102)에 의해 제공되고 유전체 영역(218)의 개재 재료에 의해 이격된다. 도 29의 실시예에서 두 인덕터 트레이스(222)는 모두 유전체 영역(218) 및 자성 영역(208)에 의해 적어도 부분적으로 둘러싸여 있다. 유사하게, 인덕터(210)는 상이한 마이크로전자 컴포넌트(102) 내의 유전체 영역(218) 및 자성 영역(208)의 상이한 부분을 포함할 수 있고, 이 상이한 부분은 접촉하지 않을 수 있으며, 도 30은 마이크로전자 컴포넌트(102) 각각이 인덕터 트레이스 재료(206), 유전체 영역(218), 및 자성 영역(208)의 일부에 기여하지만, 하나의 마이크로전자 컴포넌트(102)의 부분은 (예를 들어, DB 유전체(108)를 개재함으로써) 다른 마이크로전자 컴포넌트(102)의 부분과 이격되어 있는 실시예를 도시한다. 자성 영역(208)에 의해 제공되는 자성 "엔벨로프" 내에 다수의 인덕터 트레이스(222)를 갖는 것은 인덕터(210)에 의해 지원되는 포화 전류를 증가시킬 수 있다.
일부 실시예에서, 각각의 마이크로전자 컴포넌트(102)는 DB 영역(130)의 인덕터(210)에 인덕터 트레이스 재료(206)의 다수의 부분을 제공할 수 있다. 예를 들어, 도 31은 각각의 마이크로전자 컴포넌트(102)가 인덕터 트레이스 재료(206)의 2개의 개별 부분을 인덕터(210)에 제공하는 실시예를 예시한다. 보다 일반적으로, 마이크로전자 컴포넌트(102) 및 마이크로전자 어셈블리(100)는 인덕터 트레이스 재료(206)의 2개 이상의 개별 부분을 인덕터(210)에 제공할 수 있다.
일부 실시예에서, 자성 영역(208) 및/또는 유전체 영역(218)은 DB 영역(130)의 인덕터(210)에서 불연속적일 수 있다. 예를 들어, 위에서 설명된 도 30은 자성 영역(208)과 유전체 영역(218)이 불연속적인 실시예를 도시하되, 한 부분은 상부 마이크로전자 컴포넌트(102-2)에 의해 제공되고 다른 부분은 하부 마이크로전자 컴포넌트(102-1)에 의해 제공된다. 다른 실시예에서, 단일 마이크로전자 컴포넌트(102)는 자성 영역(208) 및/또는 유전체 영역(218)의 불연속적인 부분을 제공할 수 있다. 예를 들어, 도 32는 자성 영역(208)이 상부 마이크로전자 컴포넌트(102-2) 내에서 그리고 하부 마이크로전자 컴포넌트(102-1) 내에서 불연속적인 실시예를 예시한다. 인덕터(210)의 자성 영역(208)에서의 불연속성은 와전류 손실을 감소시킬 수 있고, 따라서 자성 영역(208)이 실질적으로 연속적인 실시예에 비해 인덕터(210)의 품질 인자를 개선할 수 있다.
도 30 및 32는, 인덕터 트레이스(222)의 길이방향 길이에 수직인 단면에서 인덕터(210)를 볼 때 자성 영역(208) 및/또는 유전체 영역(218)이 불연속적인 실시예를 도시한다. 일부 실시예에서, 자성 영역(208) 및/또는 유전체 영역(218)은 인덕터 트레이스(222)의 길이방향 길이에 평행한 방향에서 불연속적일 수 있다. 예를 들어, 도 33은 도 19의 마이크로전자 어셈블리(100)의 하부 마이크로전자 컴포넌트(102-1)의 상부 단면도이고, 도 33의 단면은 도 19의 단면(A-A)에 대응할 수 있고, 도 19의 단면은 도 33의 단면(A-A)에 대응할 수 있다. 도 34-38은 도 33의 사시도를 공유한다. 도 33의 실시예에서, 자성 영역(208) 및 유전체 영역(218)은 인덕터 트레이스(222)의 길이방향 길이를 따라 실질적으로 연속적인 것으로 도시되어 있다. 이와는 대조적으로, 도 34는 자성 영역(208) 및 유전체 영역(218)이 인덕터 트레이스(222)의 길이방향 길이를 따라 불연속적인 것으로 도시된 실시예를 예시하고, 자성 영역(208) 및 유전체 영역(218)의 3개의 부분이 도시되어 있지만, 자성 영역(208) 및/또는 유전체 영역(218)은 임의의 원하는 수의 불연속 부분을 포함할 수 있다. 도 35는 자성 영역(208) 및 유전체 영역(218)이 (도 34의 실시예와 같이) 인덕터 트레이스(222)의 길이방향 길이를 따라 불연속적이고 (도 31을 참조하여 앞서 설명한 바와 같이) 인덕터 트레이스(222)의 다수의 세그먼트가 존재하는 실시예를 도시한다.
일부 실시예에서, 인덕터 트레이스(222)는 다수의 "턴(turn)"을 인덕터(210)에 제공할 수 있다. 예를 들어, 도 36은 자성 영역(208) 및 유전체 영역(218)에 의해 적어도 부분적으로 둘러싸인 다수의 세그먼트를 제공하는 인덕터 트레이스 재료(206)의 단일 루프를 포함하는 마이크로전자 컴포넌트(102)의 평면 단면도이다. 보다 일반적으로, 인덕터(210)는 임의의 원하는 수의 턴으로 배열된 임의의 원하는 수의 인덕터 트레이스 재료(206)를 포함할 수 있다. 예를 들어, 도 37은 도시된 바와 같이, 각각이 단일 턴으로 배열된 인덕터 트레이스 재료(206)의 2개의 부분, 및 자성 영역(208) 및 유전체 영역(218)의 6개의 불연속 부분을 도시한다. 도 38은 도 37의 실시예의 인덕터 트레이스 재료(206)의 동일한 배열을 갖는 실시예를 도시하지만, 2세트의 자성 영역(208)/유전체 영역(218)이 인덕터 트레이스 재료(206)의 부분들의 턴을 적어도 부분적으로 둘러싸고 있다.
일부 실시예에서, 마이크로전자 어셈블리(100)의 DB 영역(130)은 나선형 코일 인덕터(210)의 적어도 일부를 포함할 수 있다. 이러한 실시예에서, 나선형 코일 인덕터(210)의 일부는 마이크로전자 어셈블리(100) 내의 하나의 마이크로전자 컴포넌트(102)에 의해 제공될 수 있고, 나선형 코일 인덕터(210)의 일부는 다른 마이크로전자 컴포넌트(102) 및 마이크로전자 어셈블리(100)에 의해 제공될 수 있고, 나선형 코일 인덕터(210)는 도 19를 참조하여 위에서 논의된 바와 같은 마이크로전자 컴포넌트(102)의 직접 본딩 시에 완성될 수 있다. 예를 들어, 도 39는 마이크로전자 어셈블리(100)에 포함될 수 있는 나선형 코일 인덕터(210a)의 사시도이다. 평면 자성 영역(208)은 도시된 바와 같이, 나선형으로 배열된 인덕터 트레이스 재료(206)의 중간을 통해 연장될 수 있고, 인덕터 트레이스 재료(206)의 나선형 배열의 외부로 연장될 수 있으며, 일부 실시예에서, 평면 자성 영역(208)은 마이크로전자 어셈블리(100) 내의 마이크로전자 컴포넌트(102) 중 하나 이상의 DB 인터페이스(180)의 표면에 위치할 수 있는 반면, 다른 실시예에서는 다수의 평면 자성 영역(208)(미도시)이 나선형으로 배열된 인덕터 트레이스 재료(206)의 중간을 통해 연장될 수 있되, 각각의 평면 자성 영역(208)은 DB 유전체(108)에 포함되지만 DB 인터페이스(180)의 본딩 표면으로부터 이격된다. 도 40은 마이크로전자 어셈블리(100)의 DB 영역(130)에 포함될 수 있는 나선형 코일 인덕터(210)의 실시예의 평면도이다. 도 40의 특정 실시예에서, 도시되어 있는 바와 같이, 인덕터 트레이스 재료의 일부(206A)는 마이크로전자 컴포넌트(102) 중 하나에 포함될 수 있고, 인덕터 트레이스 재료(206)의 일부(206B)는 마이크로전자 컴포넌트(102) 중 다른 하나에 포함될 수 있되, 인덕터 트레이스 재료(206)의 나선형 배열 내에 그리고 인덕터 트레이스 재료(206)의 나선형 배열 외부에 평면 자성 영역(208)이 있다. 도 39 및 도 40에 도시된 것과 같은 나선형 코일 인덕터(210)는 평면 자성 영역(208)만을 포함할 수 있고, 따라서 자성 영역(208)이 비평면인 실시예보다 제조하는 것이 더 간단할 수 있지만, 그러한 나선형 코일 인덕터(210)의 자성 "루프"는 도 19 내지 도 38의 인덕터(210)의 자성 "루프"보다 클 수 있고, 따라서 더 낮은 인덕턴스를 달성할 수 있다.
DB 영역(130)에 포함된 인덕터(210)는 마이크로전자 어셈블리(100)에서 임의의 원하는 회로의 일부일 수 있다. 일부 실시예에서, 인덕터(210)는 전압 조정기 회로의 일부일 수 있다. 이러한 실시예는 (예를 들어, 단일 마이크로전자 컴포넌트(102) 내의 다수의 상이한 영역에 대해 및/또는 다수의 상이한 마이크로전자 컴포넌트(102)에 대해) 다수의 상이한 전압 도메인이 요구되는 마이크로전자 어셈블리(100)에서 특히 유리할 수 있다. 전자 장치가 작아짐에 따라, 메모리와 로직 장치 사이의 거리를 줄이면 다이와 스택이 서로 다른 기능(예컨대, 로직, 메모리, 전압 조정, 라우팅 등)을 제공하는 이기종 다중 다이 스택으로 다이를 배열하는 것이 유리할 수 있다. 이러한 스택에서, 전력 전달은, 각 다이가 일반적으로 와트당 최상의 가능한 전체 성능을 달성하기 위해 다른 전압 및/또는 전류에서 작동하기 때문에, 극도로 어려울 수 있다. 본 명세서에 개시된 인덕터(210)는 이전 접근법의 넓은 면적 요건 없이 고효율 전압 변환을 달성하기 위해 온-다이 전압 조정기 회로에 포함될 수 있다.
예를 들어, 도 41은 인터포저(150) 상의 스택으로 배열된 4개의 마이크로전자 컴포넌트(102)(102-1, 102-2, 102-3 및 102-4로 표시됨)을 포함하는 마이크로전자 어셈블리(100)를 예시한다. 마이크로전자 컴포넌트(102-1) 및 마이크로전자 컴포넌트(102-2)는 DB 영역(130)에 의해 함께 결합될 수 있고, 마이크로전자 컴포넌트(102-3) 및 마이크로전자 컴포넌트(102-4)는 DB 영역(130)에 의해 함께 결합될 수 있으며, 인터포저(150) 및 마이크로전자 컴포넌트(102-1)는 직접 본딩 또는 임의의 다른 적절한 부착 기술에 의해 함께 결합될 수 있고, 마이크로전자 컴포넌트(102-2) 및 마이크로전자 컴포넌트(102-3)는 직접 본딩 또는 임의의 다른 적절한 부착 기술에 의해 함께 결합될 수 있다.
인터포저(150)는 마이크로전자 컴포넌트(102)의 스택에 하나 이상의 전력 레일을 제공할 수 있고, 이러한 전력 레일은 단일 전압(도 41에서 "Vcc_common"으로 표시됨)을 가질 수 있다. Vcc_common 전압은 전도성 경로(예를 들어, TSV를 포함함)에 의해 마이크로전자 컴포넌트(102)의 스택을 통해 제공될 수 있다. 접지 경로 뿐만 아니라 추가적인 전력 레일이 인터포저(150)에 존재할 수 있지만, 예시의 명확성을 위해 도시되지는 않는다. 마이크로전자 컴포넌트(102) 중 하나 이상은 Vcc_common 전압을 특정 전력 도메인에 맞게 원하는 동작 전압으로 변경하기 위한 전압 조정기 회로를 포함할 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)는 마이크로전자 컴포넌트(102)에 의해 사용되는 전력 도메인에 대한 전압 조정기 회로를 포함할 수 있다. 예를 들어, 도 41의 실시예에서, 마이크로전자 컴포넌트(102-1)는 Vcc_common 전압을 수신하고 이를 마이크로전자 컴포넌트(102-1)에서 사용하기 위한 전압(Vcc_1)으로 변환하는 전압 조정기 회로(VR1)를 포함할 수 있다. 마이크로전자 컴포넌트(102-1)를 마이크로전자 컴포넌트(102-2)에 결합하는 DB 영역(130)은 전압 조정기 회로(VR1)의 일부인 적어도 하나의 인덕터(210)를 포함할 수 있다. 유사하게, 마이크로전자 컴포넌트(102-3)는 Vcc_common 전압을 수신하고 이를 마이크로전자 컴포넌트(102-3)에서 사용하기 위한 전압(Vcc_3)으로 변환하는 전압 조정기 회로(VR3)를 포함할 수 있다. 마이크로전자 컴포넌트(102-3)를 마이크로전자 컴포넌트(102-4)에 결합하는 DB 영역(130)은 전압 조정기 회로(VR3)의 일부인 적어도 하나의 인덕터(210)를 포함할 수 있다.
일부 실시예에서, 마이크로전자 컴포넌트(102)는 상이한 마이크로전자 컴포넌트(102)에 의해 사용되는 전력 도메인에 대한 전압 조정기 회로를 포함할 수 있다. 예를 들어, 도 41의 실시예에서, 마이크로전자 컴포넌트(102-1)는 Vcc_common 전압을 수신하고 이를 마이크로전자 컴포넌트(102-2)에서 사용하기 위한 전압(Vcc_2)으로 변환하는 전압 조정기 회로(VR2)를 포함할 수 있다. 마이크로전자 컴포넌트(102-1)를 마이크로전자 컴포넌트(102-2)에 결합하는 DB 영역(130)은 전압 조정기 회로(VR2)의 일부인 적어도 하나의 인덕터(210)를 포함할 수 있다. 유사하게, 마이크로전자 컴포넌트(102-3)는 Vcc_common 전압을 수신하고 이를 마이크로전자 컴포넌트(102-4)에서 사용하기 위한 전압(Vcc_4)으로 변환하는 전압 조정기 회로(VR4)를 포함할 수 있다. 마이크로전자 컴포넌트(102-3)를 마이크로전자 컴포넌트(102-4)에 결합하는 DB 영역(130)은 전압 조정기 회로(VR4)의 일부인 적어도 하나의 인덕터(210)를 포함할 수 있다. 일부 실시예에서, 마이크로전자 컴포넌트(102)의 스택은 동일한 전압 요구 사항을 갖는 다수의 마이크로전자 컴포넌트(102)를 포함할 수 있고, 그러한 실시예에서, 스택에서 가장 낮은 그러한 마이크로전자 컴포넌트(102)는 적절한 전압 조정기 회로(하나 이상의 인덕터(210)를 포함할 수 있음)를 포함할 수 있고, 조정된 전압은 자체 전압 조정기 회로를 포함할 것을 요구받지 않는 마이크로전자 컴포넌트(102의 다른 것들에 제공될 수 있다.
임의의 전압 조정기 회로(예를 들어, 도 41의 전압 조정기 회로(VR 1, 2, 3, 또는 4))는 벅 조정기를 포함할 수 있다. 벅 조정기는 일부 기존 접근 방식(예컨대, 낮은 드롭아웃 조정기)보다 더 나은 효율성을 가질 수 있으며, 훨씬 더 높은 입력 전압 대 출력 전압 비율을 지원할 수 있다. 또한, 벅 조정기를 활용하면 다이 스택을 통한 고전류 전원 레일의 필요성을 줄여 면적 효율성을 개선하고 IR 손실을 줄일 수 있다. 이것은 마이크로전자 컴포넌트(102)이 특수 전력 장치 기술(예를 들어, 갈륨 질화물 기반 트랜지스터 또는 갈륨 비소 기반 트랜지스터와 같은 III-V 반도체 기반 위에 구축된 다이를 포함함)을 사용할 때 특히 사실일 수 있다. 벅 조정기를 제조하는 기존의 접근 방식은 상대적으로 높은 품질 계수와 낮은 DC 저항과 함께 높은 인덕터 값을 요구했으며, 이러한 인덕터는 대량 제조 기술을 사용하여 구현하는 데 크고 비용이 많이 든다. 벅 조정기 회로의 일부로서 DB 영역(130)에서 인덕터(210)를 사용하는 것은 벅 조정기의 비용, 면적 및 복잡성을 감소시킬 수 있고, 따라서 마이크로전자 어셈블리에서의 채택을 진전시킬 수 있다. 도 41에 도시된 특정 전력 전달 네트워크는 단순히 예시적인 것이며, 본 명세서에 개시된 인덕터(210)는 임의의 다른 적절한 전력 전달 네트워크의 전압 조정기에, 또는 다른 설정에 포함될 수 있다.
일부 실시예에서, 마이크로전자 어셈블리(100)에 포함된 인덕터(210)는 DB 영역(130) 내에 적어도 하나의 턴을 가질 수 있고, DB 영역(130) 외부에(예를 들어, 금속화 스택에) 적어도 하나의 턴을 가질 수 있다. 예를 들어, 도 42a 및 도 42b는 다양한 실시예에 따른, 인덕터(210)의 일부와 함께 DB 영역(130)을 포함하는 마이크로전자 어셈블리(100)를 예시한다. 도 42a는 마이크로전자 어셈블리(100)의 측단면도이고, 도 42b는 인덕터(210) 자체의 사시도이다. 도 42의 인덕터(210)는 제1 턴(222A) 및 제2 턴(222B)을 포함하는 인덕터 트레이스(222)를 포함할 수 있고, 인덕터(210)는 도시되지 않은 하나 이상의 전도성 경로에 의해 마이크로전자 어셈블리(100) 내의 다른 회로에 전기적으로 결합될 수 있다. 도 42a에 도시된 바와 같이, 제1 턴(222A)은 하부 마이크로전자 컴포넌트(102-1)의 일부일 수 있고 또한 DB 영역(130)에(예를 들어, 제1 턴(222A)의 인덕터 트레이스 재료(206)가 하부 마이크로전자 컴포넌트(102-1)의 DB 접촉부(110)와 동일 평면에 있을 수 있도록 하부 마이크로전자 컴포넌트(102-1)의 DB 인터페이스(180)에) 있을 수 있다. 제2 턴(222B)은 하부 마이크로전자 컴포넌트(102-1)의 나머지 구조물(204)의 일부일 수 있고, 예를 들어, 제2 턴(222B)의 인덕터 트레이스 재료(206)는 하부 마이크로전자 컴포넌트(102-1)의 DB 영역(130) "아래의" 금속화(234)와 적어도 부분적으로 동일 평면에 있을 수 있다. 도 42에 도시된 특정 인덕터(210)는 2개의 턴을 가지지만, 이는 단순히 설명의 편의를 위한 것이며, DB 영역(130)에 적어도 부분적으로 포함된 임의의 인덕터(210)는 다양한 실시예에서 2개 이상의 턴을 가질 수 있다. 도 42의 실시예에서, 하부 마이크로전자 컴포넌트(102-1)의 인덕터 트레이스 재료(206)는 DB 영역(130)에서 상부 마이크로전자 컴포넌트(102-2)의 DB 유전체(108)와 접촉할 수 있고, 일부 실시예에서, 인덕터(210)의 제1 턴(222A)에 근접한 상부 마이크로전자 컴포넌트(102-2)에 의해 제공되는 DB 영역(130)의 부분은, 전도성 재료(예를 들어, DB 접촉부(110)의 재료)가 위치하지 않을 수 있는 "KOZ(keep-out zone)"으로 지정될 수 있다.
일부 실시예에서, 마이크로전자 어셈블리(100)에 포함된 인덕터(210)는 DB 영역(130)의 하나의 마이크로전자 컴포넌트(102)에서 적어도 하나의 턴을 가질 수 있고, 다른 마이크로전자 컴포넌트(102)에서 DB 영역(130) 외부에 적어도 하나의 턴을 가질 수 있다. 예를 들어, 도 43은 도 42b에 예시된 멀티-턴 구조를 가질 수 있는 인덕터(210)를 포함하는 마이크로전자 어셈블리(100)를 예시한다. 도 43에 도시된 바와 같이, 제1 턴(222A)은 상부 마이크로전자 컴포넌트(102-2)의 일부일 수 있고 또한 DB 영역(130)에(예를 들어, 제1 턴(222A)의 인덕터 트레이스 재료(206)가 상부 마이크로전자 컴포넌트(102-2)의 DB 접촉부(110)와 동일 평면에 있을 수 있도록 상부 마이크로전자 컴포넌트(102-2)의 DB 인터페이스(180)에) 있을 수 있다. 도 43의 인덕터(210)의 제2 턴(222B)은 도 42를 참조하여 위에서 논의된 바와 같이 하부 마이크로전자 컴포넌트(102-1)의 나머지 구조물(204)의 일부일 수 있다. 도 43의 실시예에서, 상부 마이크로전자 컴포넌트(102-2)의 인덕터 트레이스 재료(206)는 DB 영역(130)에서 하부 마이크로전자 컴포넌트(102-1)의 DB 유전체(108)와 접촉할 수 있고, 일부 실시예에서, 인덕터(210)의 제1 턴(222A)에 근접한 하부 마이크로전자 컴포넌트(102-1)에 의해 제공되는 DB 영역(130)의 부분은, 전도성 재료(예를 들어, DB 접촉부(110)의 재료)가 위치하지 않을 수 있는 "KOZ(keep-out zone)"으로 지정될 수 있다.
일부 실시예에서, 마이크로전자 어셈블리에 포함된 인덕터(210)는 DB 영역(130)에 적어도 하나의 턴을 가질 수 있고, 마이크로전자 컴포넌트(102) 모두는 인덕터 트레이스 재료(206)를 그 턴에 제공할 수 있다. 예를 들어, 도 44는 도 42b에 예시된 멀티-턴 구조를 가질 수 있는 인덕터(210)를 포함하는 마이크로전자 어셈블리(100)를 예시한다. 도 44에 도시된 바와 같이, 제1 턴(222A)은 하부 마이크로전자 컴포넌트(102-1) 및 상부 마이크로전자 컴포넌트(102-2) 모두에 의해 제공되는 인덕터 트레이스 재료(206)를 포함하고, 인덕터 트레이스 재료(206)의 이러한 세트는 DB 인터페이스(180)에서 함께 본딩될 수 있고 본 명세서에 개시된 DB 접촉부(110) 중 임의의 것의 형태를 취할 수 있다. 도 44의 인덕터(210)의 제2 턴(222B)은 도 42를 참조하여 위에서 논의된 바와 같이, 하부 마이크로전자 컴포넌트(102-1)의 나머지 구조물(204)의 일부일 수 있다. 하부 마이크로전자 컴포넌트(102-1)가 반도체 기판(예를 들어, 실리콘 기판)을 포함하는 실시예에서, 도 42 내지 도 44의 인덕터(210)는 하부 마이크로전자 컴포넌트(102-1)의 금속화 스택의 하부 층에 포함된 종래의 내장형 인덕터보다 기판으로부터 더 멀리 위치할 수 있고, 따라서 더 낮은 기판 손실 및 더 높은 품질 인자를 보여줄 수 있다(및/또는 도 42 내지 도 44의 인덕터(210)는 동일한 품질 인자에 대해 기존의 내장형 인덕터보다 훨씬 작게 만들어질 수 있다). 또한, DB 인터페이스(180)에서의 금속 두께(예를 들어, DB 접촉부(110)의 두께)가 일반적으로 하부에 있는 금속화의 두께보다 더 크기 때문에, DB 인터페이스(180)에서 적어도 일부를 포함하는 인덕터(210)는 기존 내장형 인덕터보다 더 두꺼울 수 있고, 따라서 금속 손실 감소로 인해 더 높은 품질 인자를 가질 수 있다.
일부 실시예에서, DB 영역(130)은 변압기의 적어도 일부를 포함할 수 있다. 예를 들어, 하나의 마이크로전자 컴포넌트(102) 내의 인덕터(210)는 DB 영역(130)을 가로질러 다른 마이크로전자 컴포넌트(102) 내의 인덕터(210)에 유도 결합되어 변압기를 제공할 수 있다. 그러한 변압기는 마이크로전자 컴포넌트(102) 중 하나 또는 둘 모두의 회로에 결합될 수 있다. 예를 들어, 도 45는 DB 영역(130)이 (하부 마이크로전자 컴포넌트(102-1) 내) 제1 인덕터(210-1)의 적어도 일부 및 (상부 마이크로전자 컴포넌트(102-2) 내) 제2 인덕터(210-2)의 적어도 일부를 포함하는 마이크로전자 어셈블리(100)를 예시하며, 제1 인덕터(210-1) 및 제2 인덕터(210-2)는 함께 변압기(240)를 제공할 수 있다. 도 45a는 마이크로전자 어셈블리(100)의 측단면도이고, 도 45b는 코일 구조를 나타내는 인덕터(210) 자체의 평면도이다. 도 45a에 도시된 바와 같이, 제1 인덕터(210-1)는 제2 인덕터(210-2)와 물리적으로 접촉하지 않을 수 있지만, 동작 중에는 제1 인덕터(210-1)가 제2 인덕터(210-2)와 유도 결합될 수 있다. 제1 인덕터(210-1)의 풋프린트가 제2 인덕터(210-2)의 풋프린트와 겹치는 영역(예를 들어, 도 45b에서 점선 원으로 표시된 영역)에서, 인덕터(210) 중 하나 또는 둘 다는 수직 "조그(jog)"를 포함할 수 있되, 인덕터(210)의 세그먼트는 다른 인덕터(210)와의 접촉을 피하기 위해 하나 이상의 비아를 통해 하부 금속층으로 낙하한다(drop down).
본 명세서에 개시된 실시예들 중 다양한 실시예에서, DB 인터페이스(180)에 전도성 구조물(예를 들어, DB 접촉부(110), 인덕터 트레이스 재료(206))을 갖는 것이 바람직할 수 있다. 그러나, 이들 전도성 구조물이 너무 큰 연속적인 영역을 갖는 경우, 직접 본딩 이전에 DB 인터페이스(180)에 가해지는 평탄화 작업은 전도성 구조물의 상단 표면이 오목한 형상("디싱(dishing)"으로 지칭되는 현상)을 갖게 할 수 있다. 이러한 디싱은 후속 직접 본딩 작업의 신뢰성에 부정적인 영향을 미칠 수 있다. 또한, 유전체 대 유전체 본딩 동안, 길고 연속적이며 및/또는 넓은 전도성 트레이스는 본딩에 부정적인 영향을 미치고 본딩 보이드(bonding voids)를 초래할 수 있다. (예를 들어, 원하는 인덕턴스를 달성하기 위해) 원하는 전체 면적을 실질적으로 유지하면서 디싱 및 본딩 보이드의 위험을 완화하기 위해, DB 인터페이스(180)에서 전도성 구조물은, DB 인터페이스(180)에서 전도성 구조물의 일부가 더 작은 연속 면적을 가지며 DB 인터페이스(180)로부터 떨어져 있는 전도성 구조물의 부분은 더 큰 면적을 갖도록 수정될 수 있다.
예를 들어, 도 46a는 DB 인터페이스(180)에서(예를 들어, DB 접촉부(110) 또는 인덕터 트레이스 재료(206)로서) 배치될 수 있는 큰 전도성 영역(262)을 포함하는 전도성 구조물(260)의 평면도이다. 도 46b는 도 46a의 전도성 구조물(260) 대신 DB 인터페이스(180)에서 구현될 수 있는 전도성 구조물(260)을 예시한다. 특히, 도 46b의 전도성 구조물(260)은 DB 인터페이스(180)에서 전도성 영역(262)에서의 불연속성을 포함하는 "사다리" 또는 "와플" 형상을 갖지만(따라서 디싱의 위험을 감소시킬 수 있지만), 도 46a의 전도성 구조물(260)의 전체 면적을 여전히 크게 유지한다. 도 46c는 도 46a의 전도성 구조물(260) 대신(또는 도 46b의 전도성 구조물(260) 대신) DB 인터페이스(180)에 다른 전도성 구조물(260)이 구현될 수 있음을 나타낸다. 특히, 도 46c의 전도성 구조물(260)은 또한, DB 인터페이스(180)에서 전도성 영역(262)에 의해 제공되는 부분(예를 들어, 사다리의 "레일")을 포함하고, 또한 DB 인터페이스(180)로부터 더 멀리 떨어져 금속화(234)에 의해 제공되고 비아(250)에 의해 전도성 영역(262)에 결합된 부분(예를 들어, 사다리의 "가로대(rungs)")를 포함하는 "사다리" 또는 "와플" 형상을 갖는다. 이러한 구현은 도 45b의 구현에 비해, 도 46a의 전도성 구조물(260)의 전체 면적을 크게 유지시키면서도 전도성 영역(262)을 디싱(dishing)하는 위험을 더욱 감소시킬 수 있다.
본 명세서에 개시된 임의의 구조물(예를 들어, 임의의 인덕터 트레이스(222))는 도 46에 예시된 기술을 이용할 수 있다. 예를 들어, 도 47은, DB 인터페이스(180)로부터 멀어지며 금속화(234)와 교번하고(도시된 바와 같이 비아(250)를 통해 전도성 영역(262)에 결합된) DB 인터페이스(180)에서의 전도성 영역(262)을 포함하는 코일 인덕터(210)(예를 들어, 도 45의 변압기(240)의 인덕터(210) 중 임의의 것일 수 있음)의 실시예를 도시한다. 이러한 구조의 사용은 디싱을 감소시키고 직접 본딩 표면에 불연속성을 도입하여 본딩 동안 본딩 파(bond wave)의 전파를 개선함으로써 직접 본딩의 품질을 향상시킬 수 있다.
본 명세서에 개시된 변압기(240)는 임의의 적절한 회로에 포함될 수 있다. 예를 들어, 도 48은 다양한 실시예에 따른, DB 영역(130)에 변압기(240)를 갖는 마이크로전자 어셈블리(100)에 포함될 수 있는 "T-코일" 회로의 개략도이다. 도 48의 실시예에서, 하부 마이크로전자 컴포넌트(102-1)는 트랜시버(254)(예를 들어, 고속 트랜시버), 정전기 방전(ESD) 보호 회로(256), 및 트랜시버(254)와 ESD 보호 회로(256) 사이에 결합된 제1 인덕터(210-1)를 포함할 수 있다. 일부 실시예에서, ESD 보호 회로(256)는 당업계에 공지된 바와 같이 하나 이상의 ESD 보호 다이오드를 포함할 수 있다. 상부 마이크로전자 컴포넌트(102-2)는 출력 패드(258)와, (DB 영역(130)을 지나는 전기 경로를 통해) 출력 패드(258)와 ESD 보호 회로(256) 사이에 결합된 제2 인덕터(210-2)를 포함할 수 있다. 인덕터(210-1, 210-2)는 함께 변압기(240)를 제공할 수 있다. 도 48의 것과 유사한 T-코일 회로는 트랜시버(254)의 성능에 대한 ESD 보호 회로(256)의 영향을 감소시켜 (예를 들어, 무선 주파수에서) 더 빠르고 더 정확한 통신을 허용할 수 있다. 본 명세서에 개시된 인덕터(210) 및/또는 변압기(240)는 발진기 회로(예를 들어, 위상 동기 루프 발진기), 증폭기 회로(예를 들어, 유리하게는 고효율 증폭을 위한 III-V 트랜지스터를 포함할 수 있는 직렬화기/역직렬화기), 또는 이퀄라이저 회로와 같은 임의의 적절한 회로에 사용될 수 있고, 기존 접근 방식보다 더 작은 크기에서 더 높은 품질 인자를 가능하게 할 수 있다. 본 명세서에 개시된 변압기(240)를 사용함으로써, 종래의 변압기를 사용할 때 달성될 수 있는 것보다 더 작은 다이 크기 및/또는 더 적은 금속층으로 원하는 변압기 성능이 달성될 수 있다.
본 명세서에 개시된 마이크로전자 컴포넌트(102) 및 마이크로전자 어셈블리(100)는 임의의 적절한 전자 컴포넌트에 포함될 수 있다. 도 49 내지 도 52는 본 명세서에 개시된 마이크로전자 컴포넌트(102) 및 마이크로전자 어셈블리(100) 중 임의의 것을 포함할 수 있거나 이에 적절하게 포함될 수 있는 장치의 다양한 예를 도시한다.
도 49는 본 명세서에 개시된 마이크로전자 컴포넌트(102) 중 임의의 것에 포함될 수 있는 웨이퍼(1500) 및 다이(1502)의 평면도이다. 예를 들어, 다이(1502)는 마이크로전자 컴포넌트(102)의 역할을 할 수 있거나, 마이크로전자 컴포넌트(102)에 포함될 수 있다. 웨이퍼(1500)는 반도체 재료로 구성될 수 있고 웨이퍼(1500)의 표면 상에 형성된 IC 구조를 갖는 하나 이상의 다이(1502)를 포함할 수 있다. 다이(1502) 각각은 임의의 적합한 IC를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 후, 웨이퍼(1500)는 반도체 제품의 개별 "칩"을 제공하기 위해 다이(1502)가 서로 분리되는 개별화 프로세스를 거칠 수 있다. 다이(1502)는 하나 이상의 트랜지스터(예를 들어, 아래에서 논의되는 도 50의 트랜지스터(1640) 중 일부) 및/또는 전기 신호를 트랜지스터 및 임의의 다른 IC 컴포넌트에 라우팅하기 위한 지원 회로를 포함할 수 있다. 일부 실시예에서, 웨이퍼(1500) 또는 다이(1502)는 메모리 장치(예를 들어, 정적 RAM(SRAM) 장치, 자기 RAM(MRAM) 장치, 저항성 RAM(RRAM) 장치, 전도성 브리징 RAM(CBRAM RAM) 장치 등과 같은 랜덤 액세스 메모리(RAM) 장치), 로직 장치(예컨대, AND, OR, NAND 또는 NOR 게이트), 또는 임의의 다른 적절한 회로 요소를 포함할 수 있다. 이러한 장치들 중 다수는 단일 다이(1502) 상에 결합될 수 있다. 예를 들어, 다수의 메모리 장치에 의해 형성된 메모리 어레이는 프로세싱 장치(예를 들어, 도 52의 프로세싱 장치(1802))로서 또는 메모리 장치에 정보를 저장하거나 메모리 어레이에 저장된 명령을 실행하도록 구성된 다른 로직과 동일한 다이(1502) 상에 형성될 수 있다.
도 50은 본 명세서에 개시된 마이크로전자 컴포넌트(102) 중 임의의 것에 포함될 수 있는 IC 장치(1600)의 측단면도이다. 예를 들어, IC 장치(1600)(예컨대, 도 49를 참조하여 앞서 논의된 다이(1502)의 일부로서)는 마이크로전자 컴포넌트(102)로서 기능할 수 있거나, 마이크로전자 컴포넌트(102)에 포함될 수 있다. IC 장치(1600) 중 하나 이상은 하나 이상의 다이(1502)(도 49)에 포함될 수 있다. IC 장치(1600)는 기판(1602)(예를 들어, 도 49의 웨이퍼(1500)) 상에 형성될 수 있고 다이(예를 들어, 도 49의 다이(1502))에 포함될 수 있다. 기판(1602)은 예를 들어 n형 또는 p형 재료 시스템(또는 이 둘의 조합)을 포함하는 반도체 재료 시스템으로 구성된 반도체 기판일 수 있다. 기판(1602)은, 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator) 하부구조를 사용하여 형성된 결정질 기판을 포함할 수 있다. 일부 실시예에서, 기판(1602)은 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비소 또는 갈륨 안티몬화물을 포함하지만 이에 제한되지 않는, 실리콘과 결합될 수 있거나 결합되지 않을 수 있는 대안 재료를 사용하여 형성될 수 있다. II-VI, III-V, 또는 IV족으로 분류된 추가 재료가 또한 기판(1602)을 형성하는 데 사용될 수 있다. 기판(1602)을 형성할 수 있는 재료의 몇 가지 예가 본 명세서에 설명되어 있지만, IC 장치(1600)에 대한 토대로서 기능을 할 수 있는 임의의 재료가 사용될 수 있다. 기판(1602)은 개별화된 다이(예를 들어, 도 49의 다이(1502)) 또는 웨이퍼(예를 들어, 도 49의 웨이퍼(1500))의 일부일 수 있다.
IC 장치(1600)는 기판(1602) 상에 배치된 하나 이상의 장치 층(1604)을 포함할 수 있다. 장치 층(1604)은 기판(1602) 상에 형성된 하나 이상의 트랜지스터(1640)(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET))의 특징을 포함할 수 있다. 장치 층(1604)은, 예를 들어, 하나 이상의 소스 및/또는 드레인(S/D) 영역(1620), S/D 영역(1620) 사이의 트랜지스터(1640)의 전류 흐름을 제어하기 위한 게이트(1622), 및 S/D 영역(1620)으로/로부터 전기 신호를 라우팅하기 위한 하나 이상의 S/D 접촉부(1624)를 포함할 수 있다. 트랜지스터(1640)는 명료함을 위해 도시되지 않은 추가적인 특징, 예를 들어 장치 격리 영역, 게이트 접촉부 등을 포함할 수 있다. 트랜지스터(1640)는 도 50에 도시된 유형 및 구성에 제한되지 않고, 예를 들어 평면 트랜지스터, 비평면 트랜지스터, 또는 이 둘의 조합과 같은 다양한 다른 유형 및 구성을 포함할 수 있다. 평면 트랜지스터는 바이폴라 접합 트랜지스터(BJT), 이종 접합 바이폴라 트랜지스터(HBT) 또는 고전자 이동성 트랜지스터(HEMT)를 포함할 수 있다. 비평면 트랜지스터는 이중 게이트 트랜지스터 또는 삼중 게이트 트랜지스터와 같은 FinFET 트랜지스터와, 나노리본 및 나노와이어 트랜지스터와 같은 랩-어라운드 또는 올-어라운드 게이트 트랜지스터를 포함할 수 있다.
각 트랜지스터(1640)는 적어도 두 개의 층, 즉 게이트 유전체 및 게이트 전극으로 이루어진 게이트(1622)를 포함할 수 있다. 게이트 유전체는 하나의 층 또는 층의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물, 실리콘 카바이드, 및/또는 고유전율 유전체 재료를 포함할 수 있다. 고유전율 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈럼, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체에 사용될 수 있는 고유전율 물질의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈럼 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈럼 산화물 및 납 아연 니오베이트를 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 고유전율 재료가 사용될 때 품질을 개선하기 위해 게이트 유전체에 대해 어닐링 프로세스가 수행될 수 있다.
게이트 전극은 게이트 유전체 상에 형성될 수 있으며, 트랜지스터(1640)가 p형 금속 산화물 반도체(PMOS) 트랜지스터인지 또는 n형 금속 산화물 반도체(NMOS) 트랜지스터인지 여부에 따라 적어도 하나의 p형 일함수 금속 또는 n형 일함수 금속을 포함할 수 있다. 일부 구현에서, 게이트 전극은 2개 이상의 금속 층의 스택으로 구성될 수 있고, 여기서 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 충진 금속 층이다. 다른 목적을 위해 배리어 층과 같은 추가 금속 층이 포함될 수 있다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 전도성 금속 산화물(예컨대, 루테늄 산화물), 및 아래에서 (예컨대, 일함수 조율을 위한) NMOS 트랜지스터를 참조하여 논의되는 임의의 금속을 포함하지만 이에 국한되지 않는다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈럼, 알루미늄, 이들 금속의 합금, 이들 금속의 카바이드(예컨대, 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈럼 카바이드, 및 알루미늄 카바이드), 및 위에서 (예컨대, 일함수 조율을 위한) PMOS 트랜지스터를 참조하여 논의된 임의의 금속을 포함하지만 이에 국한되지 않는다.
일부 실시예에서, 소스-채널-드레인 방향을 따른 트랜지스터(1640)의 단면으로 볼 때, 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분과, 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 U자형 구조로 구성될 수 있다. 다른 실시예에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는 단순히, 기판의 상단 표면에 실질적으로 평행하고 기판의 상단 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면 층일 수 있다. 다른 실시예에서, 게이트 전극은 U자형 구조와 평면의 비-U자형 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 비-U자형 층 위에 형성된 하나 이상의 U자형 금속 층으로 구성될 수 있다.
일부 실시예에서, 한 쌍의 측벽 스페이서가 게이트 스택을 브래킷(bracket)하기 위해 게이트 스택의 대향 측면 상에 형성될 수 있다. 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서를 형성하는 프로세스는 당업계에 잘 알려져 있고 일반적으로 증착 및 에칭 프로세스 단계를 포함한다. 일부 실시예에서, 복수의 스페이서 쌍이 사용될 수 있으며, 예를 들어, 두 쌍, 세 쌍 또는 네 쌍의 측벽 스페이서가 게이트 스택의 대향 측면에 형성될 수 있다.
S/D 영역(1620)은 각 트랜지스터(1640)의 게이트(1622)에 인접한 기판(1602) 내에 형성될 수 있다. S/D 영역(1620)은 예를 들어 주입/확산 프로세스 또는 에칭/증착 프로세스를 사용하여 형성될 수 있다. 전자의 프로세스에서, 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트가 기판(1602)에 이온 주입되어 S/D 영역(1620)을 형성할 수 있다. 도펀트를 활성화하고 이들이 기판(1602) 내로 더 확산되게 하는 어닐링 프로세스가 이온 주입 프로세스에 후속할 수 있다. 후자의 프로세스에서, 기판(1602)은 먼저 S/D 영역(1620)의 위치에 리세스를 형성하도록 에칭될 수 있다. 그런 다음 에피택셜 증착 프로세스가 S/D를 제조하는 데 사용되는 재료로 리세스를 채우도록 수행될 수 있다. 일부 구현에서, S/D 영역(1620)은 실리콘 게르마늄 또는 실리콘 카바이드와 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 실시예에서, 에피택셜 증착된 실리콘 합금은 붕소, 비소 또는 인과 같은 도펀트로 인-시추 도핑될 수 있다. 일부 실시예에서, S/D 영역(1620)은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 사용하여 형성될 수 있다. 추가 실시예에서, 금속 및/또는 금속 합금의 하나 이상의 층이 S/D 영역(1620)을 형성하기 위해 사용될 수 있다.
전력 및/또는 입/출력(I/O) 신호와 같은 전기 신호는 장치 층(1604) 상에 배치된 하나 이상의 상호연결 층(도 50에서 상호연결 층(1606-1610)으로 예시됨)를 통해 장치 층(1604)의 장치(예컨대, 트랜지스터(1640))로 및/또는 그 장치로부터 라우팅될 수 있다. 예를 들어, 장치 층(1604)의 전기 전도성 특징부(예를 들어, 게이트(1622) 및 S/D 접촉부(1624))는 상호연결 층(1606-1610)의 상호연결 구조물(1628)과 전기적으로 결합될 수 있다. 하나 이상의 상호연결 층(1606-1610)은 IC 장치(1600)의 금속화 스택("ILD 스택"이라고도 함)(1619)을 형성할 수 있다.
상호연결 구조물(1628)은 다양한 설계에 따라 전기 신호를 라우팅하도록 상호연결 층(1606-1610) 내에 정렬될 수 있다(특히, 이러한 정렬은 도 50에 도시된 상호연결 구조물(1628)의 특정 구성에 제한되지 않는다). 특정 개수의 상호연결 층(1606-1610)이 도 50에 도시되어 있지만, 본 개시의 실시예는 도시된 것보다 더 많거나 더 적은 상호연결 층을 갖는 IC 장치를 포함한다.
일부 실시예에서, 상호연결 구조물(1628)은 금속과 같은 전기 전도성 재료로 채워진 라인(1628a) 및/또는 비아(1628b)를 포함할 수 있다. 라인(1628a)은 장치 층(1604)이 형성되는 기판(1602)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호를 라우팅하도록 정렬될 수 있다. 예를 들어, 라인(1628a)은 도 50의 관점에서 페이지 안팎의 방향으로 전기 신호를 라우팅할 수 있다. 비아(1628b)는 장치 층(1604)이 형성되는 기판(1602)의 표면에 실질적으로 수직인 평면의 방향으로 전기 신호를 라우팅하도록 정렬될 수 있다. 일부 실시예에서, 비아(1628b)는 서로 다른 상호연결 층(1606-1610)의 라인(1628a)을 함께 전기적으로 결합할 수 있다.
상호연결 층(1606-1610)은 도 50에 도시된 바와 같이 상호연결 구조물(1628) 사이에 배치된 유전체 재료(1626)를 포함할 수 있다. 일부 실시예에서, 상호연결 층(1606-1610) 중 상이한 상호연결 층에서의 상호연결 구조물(1628) 사이에 배치된 유전체 재료(1626)는 상이한 조성을 가질 수 있고, 다른 실시예에서, 상이한 상호연결 층(1606-1610) 사이의 유전체 재료(1626)의 조성은 동일할 수 있다.
제1 상호연결 층(1606)은 장치 층(1604) 위에 형성될 수 있다. 일부 실시예에서, 제1 상호연결 층(1606)은 도시된 바와 같이 라인(1628a) 및/또는 비아(1628b)를 포함할 수 있다. 제1 상호연결 층(1606)의 라인(1628a)은 장치 층(1604)의 접촉부(예를 들어, S/D 접촉부(1624))와 결합될 수 있다.
제2 상호연결 층(1608)은 제1 상호연결 층(1606) 위에 형성될 수 있다. 일부 실시예에서, 제2 상호연결 층(1608)은 제2 상호연결 층(1608)의 라인(1628a)을 제1 상호연결 층(1606)의 라인(1628a)과 결합시키는 비아(1628b)를 포함할 수 있다. 명확성을 위해 라인(1628a) 및 비아(1628b)가 각각의 상호연결 층 내에서(예를 들어, 제2 상호연결 층(1608) 내에서) 구조적으로 라인으로 묘사되지만, 일부 실시예에서 라인(1628a) 및 비아(1628b)는 구조적으로 그리고/또는 재료적으로 연속적일 수 있다(예를 들어, 이중 다마신 프로세스 동안 동시에 채워질 수 있다).
제2 상호연결 층(1608) 또는 제1 상호연결 층(1606)과 관련하여 설명된 유사한 기술 및 구성에 따라 제3 상호연결 층(1610)(및 원하는 경우 추가 상호연결 층)이 제2 상호연결 층(1608) 상에 연속적으로 형성될 수 있다. 일부 실시예에서, IC 장치(1600) 내의 금속화 스택(1619)에서 "상위"에 있는(즉, 장치 층(1604)으로부터 멀리 떨어져 있는) 상호연결 층은 더 두꺼울 수 있다.
IC 장치(1600)는 솔더 레지스트 재료(1634)(예를 들어, 폴리이미드 또는 유사한 재료), 및 상호연결 층(1606-1610) 상에 형성된 하나 이상의 전도성 접촉부(1636)를 포함할 수 있다. 도 50에서, 전도성 접촉부(1636)는 본드 패드의 형태를 취하는 것으로 도시되어 있다. 전도성 접촉부(1636)는 상호연결 구조물(1628)과 전기적으로 결합될 수 있고 트랜지스터(들)(1604)의 전기 신호를 다른 외부 장치로 라우팅하도록 구성될 수 있다. 예를 들어, IC 장치(1600)를 포함하는 칩을 다른 컴포넌트(예를 들어, 회로 기판)와 기계적으로 및/또는 전기적으로 결합하기 위해 솔더 본드가 하나 이상의 전도성 접촉부(1636) 상에 형성될 수 있다. IC 장치(1600)는 상호연결 층(1606-1610)으로부터의 전기 신호를 라우팅하기 위한 추가적인 또는 대안적인 구조물을 포함할 수 있고, 예를 들어, 전도성 접촉부(1636)는 전기 신호를 외부 컴포넌트로 라우팅하는 다른 유사한 특징(예를 들어, 포스트)을 포함할 수 있다.
도 51은 본 명세서에 개시된 마이크로전자 컴포넌트(102) 및/또는 마이크로전자 어셈블리(100) 중 임의의 것을 포함할 수 있는 IC 장치 어셈블리(1700)의 측단면도이다. IC 장치 어셈블리(1700)는 회로 기판(1702)(예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트를 포함한다. IC 장치 어셈블리(1700)는 회로 기판(1702)의 제1 표면(1740) 및 회로 기판(1702)의 대향하는 제2 표면(1742)에 배치된 컴포넌트를 포함하고, 일반적으로, 컴포넌트는 한쪽 표면 또는 양쪽 표면(1740 및 1742)에 배치될 수 있다. IC 장치 어셈블리(1700)를 참조하여 아래에서 논의되는 IC 패키지 중 임의의 것은 본 명세서에 개시된 마이크로전자 어셈블리(100)의 실시예 중 임의의 것을 포함할 수 있다(예를 들어, 직접 본딩에 의해 함께 결합된 다수의 마이크로전자 컴포넌트(102)를 포함할 수 있다).
일부 실시예에서, 회로 기판(1702)은 유전체 재료의 층에 의해 서로 분리되고 전기 전도성 비아에 의해 상호연결된 복수의 금속 층을 포함하는 PCB일 수 있다. 금속 층 중 임의의 하나 이상은 회로 기판(1702)에 결합된 컴포넌트들 사이에서 (선택적으로 다른 금속 층과 연계하여) 전기 신호를 라우팅하도록 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예에서, 회로 기판(1702)은 PCB 기판이 아닐 수 있다.
도 51에 도시된 IC 장치 어셈블리(1700)는 결합 컴포넌트(1716)에 의해 회로 기판(1702)의 제1 표면(1740)에 결합된 패키지 온 인터포저 구조물(package-on-interposer structure)(1736)을 포함한다. 결합 컴포넌트(1716)는 패키지 온 인터포저 구조물(1736)을 회로 기판(1702)에 전기적 및 기계적으로 결합할 수 있고, (도 51에 도시된 것과 같은) 솔더 볼, 수 소켓 부분과 암 소켓 부분, 접착제, 언더필(underfill) 재료 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조물을 포함할 수 있다.
패키지 온 인터포저 구조물(1736)은 결합 컴포넌트(1718)에 의해 패키지 인터포저(1704)에 결합된 IC 패키지(1720)를 포함할 수 있다. 결합 컴포넌트(1718)는 결합 컴포넌트(1716)와 관련하여 전술된 형태와 같이 애플리케이션에 적합한 임의의 형태를 취할 수 있다. 도 51에는 단일 IC 패키지(1720)가 도시되어 있지만, 다수의 IC 패키지가 패키지 인터포저(1704)에 결합될 수 있고, 이에 더하여 추가적인 인터포저가 패키지 인터포저(1704)에 결합될 수 있다. 패키지 인터포저(1704)는 회로 기판(1702)과 IC 패키지(1720)를 브리지하는 데 사용되는 개재 기판(intervening substrate)을 제공할 수 있다. IC 패키지(1720)는, 예를 들어 다이(도 49의 다이(1502)), IC 장치(예를 들어, 도 50의 IC 장치(1600)), 또는 임의의 다른 적합한 컴포넌트이거나 또는 이를 포함할 수 있다. 일반적으로, 패키지 인터포저(1704)는 더 넓은 피치로 연결부를 넓히거나 또는 다른 연결부로 연결을 다시 라우팅할 수 있다. 예를 들어, 패키지 인터포저(1704)는 회로 기판(1702)에 결합하기 위해 IC 패키지(1720)(예를 들어, 다이)를 결합 컴포넌트(1716)의 BGA(ball grid array) 전도성 접촉부의 세트에 결합할 수 있다. 도 51에 도시된 실시예에서, IC 패키지(1720) 및 회로 기판(1702)은 패키지 인터포저(1704)의 대향 측면에 부착되어 있지만, 다른 실시예에서, IC 패키지(1720) 및 회로 기판(1702)은 패키지 인터포저(1704)의 동일 측면에 부착될 수 있다. 일부 실시예에서, 3개 이상의 컴포넌트가 패키지 인터포저(1704)를 이용하여 상호연결될 수 있다.
일부 실시예에서, 패키지 인터포저(1704)는 유전체 재료의 층에 의해 서로 분리되고 전기 전도성 비아에 의해 상호연결된 다수의 금속 층을 포함하는 PCB로서 형성될 수 있다. 일부 실시예에서, 패키지 인터포저(1704)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 무기 필러(inorganic fillers)가 있는 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 실시예에서, 패키지 인터포저(1704)는 실리콘, 게르마늄 및 다른 Ⅲ-Ⅴ족과 Ⅳ족 재료와 같이 반도체 기판에 사용하기 위한 전술된 것과 동일한 재료를 포함할 수 있는 다른 강성 또는 가요성 재료로 형성될 수 있다. 패키지 인터포저(1704)는 금속 라인(1710), 및 TSV(1706)를 포함하지만 이에 한정되지 않는 비아(1708)를 포함할 수 있다. 패키지 인터포저(1704)는 수동 및 능동 장치를 모두 포함하는 내장형 장치(1714)를 더 포함할 수 있다. 이러한 장치는 커패시터, 디커플링 커패시터, 저항, 인덕터, 퓨즈, 다이오드, 변압기, 센서, ESD 장치 및 메모리 장치를 포함할 수 있지만 이에 한정되는 것은 아니다. 무선 주파수 장치, 전력 증폭기, 전력 관리 장치, 안테나, 어레이, 센서 및 MEMS(microelectromechanical system) 장치와 같은 보다 복잡한 장치도 패키지 인터포저(1704) 상에 형성될 수 있다. 패키지 온 인터포저 구조물(1736)은 당업계에 알려진 임의의 패키지 온 인터포저 구조물의 형태를 취할 수 있다.
IC 장치 어셈블리(1700)는 결합 컴포넌트(1722)에 의해 회로 기판(1702)의 제1 표면(1740)에 연결된 IC 패키지(1724)를 포함할 수 있다. 결합 컴포넌트(1722)는 결합 컴포넌트(1716)와 관련하여 전술된 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1724)는 IC 패키지(1720)와 관련하여 전술된 임의의 실시예의 형태를 취할 수 있다.
도 51에 도시된 IC 장치 어셈블리(1700)는 결합 컴포넌트(1728)에 의해 회로 기판(1702)의 제2 표면(1742)에 연결된 패키지 온 패키지 구조물(1734)을 포함한다. 패키지 온 패키지 구조물(1734)은 결합 컴포넌트(1730)에 의해 함께 결합된 IC 패키지(1726) 및 IC 패키지(1732)를 포함할 수 있되, IC 패키지(1726)는 회로 기판(1702)과 IC 패키지(1732) 사이에 배치된다. 결합 컴포넌트(1728,1730)는 전술된 결합 컴포넌트(1716)의 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1726,1732)는 전술된 IC 패키지(1720)의 임의의 실시예의 형태를 취할 수 있다. 패키지 온 패키지 구조물(1734)은 당업계에 알려진 임의의 패키지 온 패키지 구조물에 따라 구성될 수 있다.
도 52는 본 명세서에 개시된 마이크로전자 컴포넌트(102) 및/또는 마이크로전자 어셈블리(100) 중 임의의 것을 포함할 수 있는 예시적인 전기 장치(1800)의 블록도이다. 예를 들어, 전기 장치(1800)의 컴포넌트 중 임의의 적절한 컴포넌트는 본 명세서에 개시된 IC 장치 어셈블리(1700), IC 장치(1600), 또는 다이(1502) 중 하나 이상을 포함할 수 있다. 도 52에는 다수의 컴포넌트가 전기 장치(1800)에 포함되는 것으로 도시되어 있지만, 이들 컴포넌트 중 임의의 하나 이상은 애플리케이션에 적합하도록 생략되거나 또는 중복될 수 있다. 일부 실시예에서, 전기 장치(1800)에 포함된 컴포넌트의 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예에서, 이들 컴포넌트의 일부 또는 전부는 단일 SoC(system-on-a-chip) 다이 상에 제조된다.
또한, 다양한 실시예에서, 전기 장치(1800)는 도 52에 도시된 컴포넌트 중 하나 이상을 포함하지 않을 수 있지만, 전기 장치(1800)는 하나 이상의 컴포넌트에 결합하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 전기 장치(1800)는 디스플레이 장치(1806)를 포함하지 않을 수 있지만, 디스플레이 장치(1806)가 연결될 수 있는 디스플레이 장치 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 또 다른 예시 세트에서, 전기 장치(1800)는 오디오 입력 장치(1824) 또는 오디오 출력 장치(1808)를 포함하지 않을 수 있지만, 오디오 입력 장치(1824) 또는 오디오 출력 장치(1808)가 연결될 수 있는 오디오 입력 또는 출력 장치 인터페이스 회로(예를 들어, 커넥터 및 지원 회로)를 포함할 수 있다.
전기 장치(1800)는 프로세싱 장치(1802)(예를 들어, 하나 이상의 프로세싱 장치)를 포함할 수 있다. 본 명세서에 사용되는 것과 같이, "프로세싱 장치" 또는 "프로세서"라는 용어는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다. 프로세싱 장치(1802)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific integrated circuits), CPU(central processing unit), GPU(graphic processing unit), 암호화프로세서(하드웨어 내에서 암호화 알고리즘을 실행하는 특수 프로세서), 서버 프로세서 또는 임의의 다른 적합한 프로세싱 장치를 포함할 수 있다. 전기 장치(1800)는 메모리(1804)를 포함할 수 있고, 이 메모리(1804)는 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리 및/또는 하드 드라이브와 같은 하나 이상의 메모리 장치를 자체적으로 포함할 수 있다. 일부 실시예에서, 메모리(1804)는 프로세싱 장치(1802)와 다이를 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있고 eDRAM(embedded dynamic random access memory) 또는 STT-MRAM(spin transfer torque magnetic random access memory)을 포함할 수 있다.
일부 실시예에서, 전기 장치(1800)는 통신 칩(1812)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1812)은 전기 장치(1800)로 또한 그로부터 데이터의 전송을 위해 무선 통신을 관리하도록 구성될 수 있다. "무선"이라는 용어 및 그 파생어는 변조된 전자기 방사를 사용하여 비고체(nonsolid) 매체를 통해 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수 있지만, 관련된 장치가 어떤 와이어도 포함하지 않는다는 것을 의미하지는 않는다.
통신 칩(1812)은 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 보정), 임의의 보정, 업데이트 및/또는 개정과 함께 하는 LTE(Long-Term Evolution) 프로젝트(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과한 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 두문자인 WiMAX 네트워크라고 지칭된다. 통신 칩(1812)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1812)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1812)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized)와 그 파생물, 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1812)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 전기 장치(1800)는 무선 통신을 가능하게 하고 및/또는 (AM 또는 FM 라디오 전송과 같은) 다른 무선 통신을 수신하기 위한 안테나(1822)를 포함할 수 있다.
일부 실시예에서, 통신 칩(1812)은 전기, 광학 또는 임의의 다른 적합한 통신 프로토콜(예를 들어, 이더넷)과 같은 유선 통신을 관리할 수 있다. 전술한 것과 같이, 통신 칩(1812)은 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩(1812)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(1812)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신 전용일 수 있다. 일부 실시예에서, 제1 통신 칩(1812)은 무선 통신 전용일 수 있고, 제2 통신 칩(1812)은 유선 통신 전용일 수 있다.
전기 장치(1800)는 배터리/전원 회로(1814)를 포함할 수 있다. 배터리/전원 회로(1814)는 하나 이상의 에너지 저장 장치(예를 들어, 배터리 또는 커패시터) 및/또는 전기 장치(1800)의 컴포넌트를 전기 장치(1800)와 분리된 에너지 소스(예를 들어, AC 라인 전원)에 연결하기 위한 회로를 포함할 수 있다.
전기 장치(1800)는 디스플레이 장치(1806)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 장치(1806)는 헤드 업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, LCD(liquid crystal display), 발광 다이오드 디스플레이 또는 평면 패널 디스플레이와 같은 임의의 시각적 표시기를 포함할 수 있다.
전기 장치(1800)는 오디오 출력 장치(1808)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 장치(1808)는 스피커, 헤드셋 또는 이어버드와 같은 청각적 표시기를 생성하는 임의의 장치를 포함할 수 있다.
전기 장치(1800)는 오디오 입력 장치(1824)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 장치(1824)는 마이크로폰, 마이크로폰 어레이, 또는 디지털 악기(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 악기)와 같은, 소리를 나타내는 신호를 생성하는 임의의 장치를 포함할 수 있다.
전기 장치(1800)는 GPS(global positioning system) 장치(1818)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 장치(1818)는 당업계에 알려진 것과 같이, 위성 기반 시스템과 통신할 수 있고 전기 장치(1800)의 위치를 수신할 수 있다.
전기 장치(1800)는 다른 출력 장치(1810)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 장치(1810)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 장치에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가 저장 장치를 포함할 수 있다.
전기 장치(1800)는 다른 입력 장치(1820)(또는 전술한 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 장치(1820)의 예는 가속도계, 자이로스코프, 나침반, 이미지 캡처 장치, 키보드, 마우스와 같은 커서 제어 장치, 스타일러스, 터치패드, 바코드 리더, QR(Quick Response) 코드 리더, 임의의 센서 또는 RFID(radio frequency identification) 리더를 포함할 수 있다.
전기 장치(1800)는 휴대용 또는 모바일 전기 장치(예를 들어, 휴대폰, 스마트 폰, 모바일 인터넷 장치, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인용 컴퓨터 등), 데스크톱 전기 장치, 서버 장치 또는 다른 네트워크 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더 또는 웨어러블 전기 장치와 같은 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예에서, 전기 장치(1800)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
다음 단락은 본 명세서에 개시된 실시예의 다양한 예를 제공한다.
예 A1은 마이크로전자 어셈블리로서, 제1 마이크로전자 컴포넌트, 및 직접 본딩 영역에 의해 제1 마이크로전자 컴포넌트에 결합된 제2 마이크로전자 컴포넌트를 포함하고, 직접 본딩 영역은 인덕터의 적어도 일부를 포함한다.
예 A2는 예 A1의 주제를 포함하고, 직접 본딩 영역이 인덕터의 자성 영역의 적어도 일부를 포함하는 것을 추가로 특정한다.
예 A3은 예 A2의 주제를 포함하고, 자성 영역이 니켈 및 철을 포함함을 추가로 특정한다.
예 A4는 예 A2-A3 중 어느 하나의 주제를 포함하고, 자성 영역이 코발트, 지르코늄 및 탄탈럼을 포함하는 것을 추가로 특정한다.
예 A5는 예 A2 내지 예 A4 중 어느 하나의 주제를 포함하고, 자성 영역이 200 나노미터 미만의 두께를 갖는 자성 재료 층을 포함하는 것을 추가로 특정한다.
예 A6은 예 A5의 주제를 포함하고, 자성 재료 층의 두께가 10 나노미터 내지 200 나노미터임을 추가로 특정한다.
예 A7은 예 A6의 주제를 포함하고, 자성 재료 층의 두께가 10 나노미터 내지 100 나노미터임을 추가로 특정한다.
예 A8은 예 A7의 주제를 포함하고, 자성 재료 층의 두께가 20 나노미터 내지 40 나노미터임을 추가로 특정한다.
예 A9는 예 A2-A8 중 어느 하나의 주제를 포함하고, 자성 영역이 제1 자성 재료 층, 제2 자성 재료 층, 및 제1 자성 재료 층과 제2 자성 재료 층 사이의 유전체 재료 층을 포함함을 추가로 특정한다.
예 A10은 예 A9의 주제를 포함하고, 유전체 재료 층이 1 미크론 미만의 두께를 갖는 것을 추가로 특정한다.
예 A11은 예 A10의 주제를 포함하고, 유전체 재료 층의 두께가 0.01 미크론보다 더 크다는 것을 추가로 특정한다.
예 A12는 예 A2 내지 예 A11 중 어느 하나의 주제를 포함하고, 자성 영역이 1 미크론 미만의 두께를 갖는 것을 추가로 특정한다.
예 A13은 예 A12의 주제를 포함하고, 자성 영역의 두께가 0.01 미크론보다 더 큰 것을 추가로 특정한다.
예 A14는 예 A2 내지 예 A13 중 어느 하나의 주제를 포함하고, 자성 영역이 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함함을 추가로 특정한다.
예 A15는 예 A14의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A16은 예 A14의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하지 않는다는 것을 추가로 특정한다.
예 A17은 예 A14-A16 중 어느 하나의 주제를 포함하고, 제1 부분이 제1 부분의 측면으로부터 멀어지는 방향으로 연장되는 테두리를 갖는 것을 추가로 특정한다.
예 A18은 예 A17의 주제를 포함하고, 제2 부분이 제2 부분의 측면으로부터 멀리 연장되는 테두리를 갖는 것을 추가로 특정한다.
예 A19는 예 A14-A18 중 어느 하나의 주제를 포함하고, 제1 부분이 제2 부분보다 더 크다는 것을 추가로 특정한다.
예 A20은 예 A14-A19 중 어느 하나의 주제를 포함하고, 제1 부분이 제1 U자형 단면을 갖고, 제2 부분이 제2 U자형 단면을 가지며, 제1 U자형 단면은 제2 U자형 단면보다 크다는 것을 더 특정한다.
예 A21은 예 A2-A20 중 어느 하나의 주제를 포함하고, 직접 본딩 영역이 인덕터의 전도성 트레이스의 적어도 일부를 포함하고 자성 영역이 전도성 트레이스 주위로 적어도 부분적으로 연장된다는 것을 추가로 특정한다.
예 A22는 예 A21의 주제를 포함하고, 전도성 트레이스가 0.1 미크론과 12 미크론 사이의 두께를 가짐을 추가로 특정한다.
예 A23은 예 A21-A22 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 구리를 포함함을 추가로 지정한다.
예 A24는 예 A23의 주제를 포함하고, 전도성 트레이스가 망간 및 니켈도 포함함을 추가로 지정한다.
예 A25는 예 A21-A24 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 망간, 티타늄, 금, 은, 팔라듐, 니켈, 알루미늄, 탄탈럼 또는 코발트를 포함하는 것을 추가로 지정한다.
예 A26은 예 A25의 주제를 포함하고, 전도성 트레이스가 탄탈럼 및 질소를 포함함을 추가로 특정한다.
예 A27은 예 A25-A26 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 코발트 및 철을 포함함을 추가로 특정한다.
예 A28은 예 A21 내지 예 A27 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제2 마이크로전자 컴포넌트의 금속 접촉부과 본딩된 제1 마이크로전자 컴포넌트의 금속 접촉부를 포함함을 추가로 특정한다.
예 A29는 예 A28의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부가 벌크 금속 영역 및 인터페이스 금속 영역을 포함하고, 인터페이스 금속 영역의 재료 조성은 벌크 금속 영역의 재료 조성과 상이함을 추가로 특정한다.
예 A30은 예 A29의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부가 비원형 풋프린트를 갖는다는 것을 추가로 특정한다.
예 A31은 예 A21-A30 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함함을 추가로 특정한다.
예 A32는 예 A31의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A33은 예 A21-A32 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 전도성 트레이스이고, 제1 전도성 트레이스가 제1 마이크로전자 컴포넌트에 의해 제공되고, 직접 본딩 영역이 인덕터의 제2 전도성 트레이스의 적어도 일부를 포함하고, 제2 전도성 트레이스는 제2 마이크로전자 컴포넌트에 의해 제공되고, 자성 영역은 제2 전도성 트레이스 주위에서 적어도 부분적으로 연장된다.
예 A34는 예 A33의 주제를 포함하고, 제1 전도성 트레이스와 제2 전도성 트레이스가 직접 본딩 영역에서 이격된다는 것을 추가로 특정한다.
예 A35는 예 A21-A34 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 전도성 트레이스이고, 제1 전도성 트레이스는 제1 마이크로전자 컴포넌트에 의해 제공되고, 직접 본딩 영역은 인덕터의 제2 전도성 트레이스의 적어도 일부를 포함하고, 제2 전도성 트레이스는 제1 마이크로전자 컴포넌트에 의해 제공되고, 자성 영역은 제2 전도성 트레이스 주위로 적어도 부분적으로 연장됨을 추가로 특정한다.
예 A36은 예 A35의 주제를 포함하고, 제1 전도성 트레이스와 제2 전도성 트레이스가 직접 본딩 영역에서 이격된다는 것을 추가로 특정한다.
예 A37은 예 A21-A36 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 만곡된 부분을 갖는다는 것을 추가로 특정한다.
예 A38은 예 A21-A37 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 직선 부분을 갖는다는 것을 추가로 지정한다.
예 A39는 예 A2-A38 중 어느 하나의 주제를 포함하고, 직접 본딩 영역이 인덕터의 유전체 영역의 적어도 일부를 포함하되, 유전체 영역은 전도성 트레이스와 자성 영역 사이에 있음을 추가로 특정한다.
예 A40은 예 A39의 주제를 포함하고, 유전체 영역이 알루미늄 및 질소를 포함함을 추가로 특정한다.
예 A41은 예 A39-A40 중 어느 하나의 주제를 포함하고, 유전체 영역이 0.1 미크론과 2 미크론 사이의 두께를 갖는 것을 추가로 특정한다.
예 A42는 예 A39-A41 중 어느 하나의 주제를 포함하고, 유전체 영역이 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함하는 것을 추가로 특정한다.
예 A43은 예 A42의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A44는 예 A42의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하지 않는다는 것을 추가로 특정한다.
예 A45는 예 A42 내지 예 A44 중 어느 하나의 주제를 포함하고, 제1 부분이 제2 부분보다 더 크다는 것을 추가로 특정한다.
예 A46은 예 A42-A45 중 어느 하나의 주제를 포함하고, 제1 부분이 제1 U자형 단면을 갖고, 제2 부분이 제2 U자형 단면을 갖고, 제1 U자형 단면은 제2 U자형 단면보다 크다는 것을 추가로 특정한다.
예 A47은 예 A1-A46 중 어느 하나의 주제를 포함하고, 직접 본딩 영역이 인덕터의 전도성 트레이스의 적어도 일부를 포함함을 추가로 특정한다.
예 A48은 예 A47의 주제를 포함하고, 전도성 트레이스가 0.1 미크론과 12 미크론 사이의 두께를 갖는다는 것을 추가로 특정한다.
예 A49는 예 A47-A48 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 구리를 포함함을 추가로 특정한다.
예 A50은 예 A49의 주제를 포함하고, 전도성 트레이스가 망간 및 니켈도 포함함을 추가로 특정한다.
예 A51은 예 A47-50 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 망간, 티타늄, 금, 은, 팔라듐, 니켈, 알루미늄, 탄탈럼 또는 코발트를 포함하는 것을 추가로 특정한다.
예 A52는 예 A51의 주제를 포함하고, 전도성 트레이스가 탄탈럼 및 질소를 포함함을 추가로 특정한다.
예 A53은 예 A51-A52 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 코발트 및 철을 포함함을 추가로 지정한다.
예 A54는 예 A47 내지 예 A53 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제2 마이크로전자 컴포넌트의 금속 접촉부과 본딩된 제1 마이크로전자 컴포넌트의 금속 접촉부를 포함함을 추가로 특정한다.
예 A55는 예 A54의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부는 벌크 금속 영역 및 인터페이스 금속 영역을 포함하고, 인터페이스 금속 영역의 재료 조성은 벌크 금속 영역의 재료 조성과 상이함을 추가로 특정한다.
예 A56은 예 A55의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부가 비원형 풋프린트를 갖는다는 것을 추가로 특정한다.
예 A57은 예 A47-A56 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함함을 추가로 특정한다.
예 A58은 예 A57의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A59는 예 A47-A58 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 전도성 트레이스이고, 제1 전도성 트레이스는 제1 마이크로전자 컴포넌트에 의해 제공되고, 직접 본딩 영역은 인덕터의 제2 전도성 트레이스의 적어도 일부를 포함하며, 제2 전도성 트레이스는 제2 마이크로전자 컴포넌트에 의해 제공됨을 추가로 특정한다.
예 A60은 예 A59의 주제를 포함하고, 제1 전도성 트레이스와 제2 전도성 트레이스가 직접 본딩 영역에서 이격된다는 것을 추가로 특정한다.
예 A61은 예 A47-A60 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 제1 전도성 트레이스이고, 제1 전도성 트레이스는 제1 마이크로전자 컴포넌트에 의해 제공되고, 직접 본딩 영역은 인덕터의 제2 전도성 트레이스의 적어도 일부를 포함하고, 제2 전도성 트레이스는 제1 마이크로전자 컴포넌트에 의해 제공됨을 추가로 특정한다.
예 A62는 예 A61의 주제를 포함하고, 제1 전도성 트레이스와 제2 전도성 트레이스가 직접 본딩 영역에서 이격된다는 것을 추가로 특정한다.
예 A63은 예 A47-A62 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 만곡된 부분을 갖는다는 것을 추가로 특정한다.
예 A64는 예 A47-A63 중 어느 하나의 주제를 포함하고, 전도성 트레이스가 직선 부분을 갖는다는 것을 추가로 특정한다.
예 A65는 예 A47-A64 중 어느 하나의 주제를 포함하고, 직접 본딩 영역이 인덕터의 유전체 영역의 적어도 일부를 포함하고, 유전체 영역이 전도성 트레이스 주위에서 적어도 부분적으로 연장되는 것을 추가로 특정한다.
예 A66은 예 A65의 주제를 포함하고, 유전체 영역이 알루미늄 및 질소를 포함함을 추가로 특정한다.
예 A67은 예 A65-A66 중 어느 하나의 주제를 포함하고, 유전체 영역이 0.1 미크론과 2 미크론 사이의 두께를 갖는 것을 추가로 특정한다.
예 A68은 예 A65-A67 중 어느 하나의 주제를 포함하고, 유전체 영역이 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함함을 추가로 특정한다.
예 A69는 예 A68의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A70은 예 A68의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하지 않는다는 것을 추가로 특정한다.
예 A71은 예 A68-A70 중 어느 하나의 주제를 포함하고, 제1 부분이 제2 부분보다 더 크다는 것을 추가로 특정한다.
예 A72는 예 A68-A71 중 어느 하나의 주제를 포함하고, 제1 부분이 제1 U자형 단면을 갖고, 제2 부분이 제2 U자형 단면이고, 제1 U자형 단면은 제2 U자형 단면보다 크다는 것을 추가로 특정한다.
예 A73은 예 A1-A72 중 어느 하나의 주제를 포함하고, 직접 본딩 영역이 인덕터의 유전체 영역의 적어도 일부를 포함하되, 유전체 영역은 인덕터의 전도성 트레이스와 인덕터의 자성 영역 사이에 있음을 추가로 특정한다.
예 A74는 예 A73의 주제를 포함하고, 유전체 영역이 알루미늄 및 질소를 포함함을 추가로 특정한다.
예 A75는 예 A73-A74 중 어느 하나의 주제를 포함하고, 유전체 영역이 0.1 미크론과 2 미크론 사이의 두께를 갖는 것을 추가로 특정한다.
예 A76은 예 A73-A75 중 어느 하나의 주제를 포함하고, 유전체 영역이 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함하는 것을 추가로 특정한다.
예 A77은 예 A76의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A78은 예 A76의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하지 않는다는 것을 추가로 특정한다.
예 A79는 예 A76-A78 중 어느 하나의 주제를 포함하고, 제1 부분이 제2 부분보다 더 크다는 것을 추가로 특정한다.
예 A80은 예 A76-A79 중 어느 하나의 주제를 포함하고, 제1 부분이 제1 U자형 단면을 갖고, 제2 부분이 제2 U자형 단면을 갖고, 제1 U자형 단면은 제2 U자형 단면보다 크다는 것을 추가로 특정한다.
예 A81은 예 A1-A80 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 인터포저를 포함하는 것을 추가로 특정한다.
예 A82는 예 A1-A81 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 A83은 예 A1-A82 중 어느 하나의 주제를 포함하고, 제2 마이크로전자 컴포넌트가 다이를 포함하는 것을 추가로 특정한다.
예 A84는 예 A1-A83 중 어느 하나의 주제를 포함하고, 마이크로전자 어셈블리가 열 확산기를 더 포함하고, 제2 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트와 열 확산기 사이에 있음을 추가로 특정한다.
예 A85는 예 A84의 주제를 포함하고, 마이크로전자 어셈블리가 제2 마이크로전자 컴포넌트와 열 확산기 사이에 열 인터페이스 재료를 더 포함함을 추가로 특정한다.
예 A86은 마이크로전자 어셈블리로서, 제1 마이크로전자 컴포넌트와, 직접 본딩 영역에 의해 제1 마이크로전자 컴포넌트에 결합된 제2 마이크로전자 컴포넌트를 포함하되, 직접 본딩 영역은 인덕터의 나선형 코일의 적어도 일부를 포함한다.
예 A87은 예 A86의 주제를 포함하고, 직접 본딩 영역이 인덕터의 자성 영역의 적어도 일부를 포함하는 것을 추가로 특정한다.
예 A88은 예 A87의 주제를 포함하고, 자성 영역이 니켈 및 철을 포함함을 추가로 특정한다.
예 A89는 예 A87-A88 중 어느 하나의 주제를 포함하고, 자성 영역이 코발트, 지르코늄 및 탄탈럼을 포함하는 것을 추가로 특정한다.
예 A90은 예 A87-A89 중 어느 하나의 주제를 포함하고, 자성 영역이 1 미크론 미만의 두께를 갖는 것을 추가로 특정한다.
예 A91은 예 A90의 주제를 포함하고, 자성 영역의 두께가 0.01 미크론보다 크다는 것을 추가로 특정한다.
예 A92는 예 A87-A91 중 어느 하나의 주제를 포함하고, 자성 영역이 자성 평면을 포함함을 추가로 특정한다.
예 A93은 예 A86-A92 중 어느 하나의 주제를 포함하고, 나선형 코일이 구리를 포함함을 추가로 특정한다.
예 A94는 예 A93의 주제를 포함하고, 나선형 코일이 망간 및 니켈도 포함함을 추가로 특정한다.
예 A95는 예 A86-A94 중 어느 하나의 주제를 포함하고, 나선형 코일이 망간, 티타늄, 금, 은, 팔라듐, 니켈, 알루미늄, 탄탈럼, 또는 코발트를 포함하는 것을 추가로 특정한다.
예시 A96은 예시 A95의 주제를 포함하고, 나선형 코일이 탄탈럼 및 질소를 포함하는 것을 추가로 특정한다.
예 A97은 예 A95-A96 중 어느 하나의 주제를 포함하고, 나선형 코일이 코발트 및 철을 포함함을 추가로 특정한다.
예 A98은 예 A86-A97 중 어느 하나의 주제를 포함하고, 나선형 코일이 제2 마이크로전자 컴포넌트의 금속 접촉부와 본딩된 제1 마이크로전자 컴포넌트의 금속 접촉부를 포함하는 것을 추가로 특정한다.
예 A99는 예 A98의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부가 벌크 금속 영역 및 인터페이스 금속 영역을 포함하고, 인터페이스 금속 영역의 재료 조성은 벌크 금속 영역의 재료 조성과 상이함을 추가로 특정한다.
예 A100은 예 A99의 주제를 포함하고, 제1 마이크로전자 컴포넌트의 금속 접촉부가 비원형 풋프린트를 갖는다는 것을 추가로 특정한다.
예 A101은 예 A86-A100 중 어느 하나의 주제를 포함하고, 나선형 코일이 제1 마이크로전자 컴포넌트에 의해 제공되는 제1 부분 및 제2 마이크로전자 컴포넌트에 의해 제공되는 제2 부분을 포함함을 추가로 특정한다.
예 A102는 예 A101의 주제를 포함하고, 제1 부분이 제2 부분과 접촉하고 있음을 추가로 특정한다.
예 A103은 예 A86-A102 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 인터포저를 포함하는 것을 추가로 특정한다.
예 A104는 예 A86-A103 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 A105는 예 A86-A104 중 어느 하나의 주제를 포함하고, 제2 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 A106은 예 A86-A105 중 어느 하나의 주제를 포함하고, 마이크로전자 어셈블리가 열 확산기을 더 포함하고, 제2 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트와 열 확산기 사이에 있음을 추가로 특정한다.
예 A107은 예 A106의 주제를 포함하고, 마이크로전자 어셈블리가 제2 마이크로전자 컴포넌트와 열 확산기 사이에 열 인터페이스 재료를 더 포함함을 추가로 특정한다.
예시 A108은 시스템으로서, 회로 기판과, 회로 기판에 통신 가능하게 결합된, 예 A1-A107 중 어느 하나의 마이크로전자 어셈블리 중 임의의 것을 포함한다.
예 A109는 예 A108의 주제를 포함하고, 회로 기판이 마더보드임을 추가로 특정한다.
예 A110은 예 A108-A109 중 어느 하나의 주제를 포함하고, 시스템이 핸드헬드 컴퓨팅 시스템임을 추가로 특정한다.
예 A111은 예 A108-A110 중 어느 하나의 주제를 포함하고, 시스템이 웨어러블 컴퓨팅 시스템임을 추가로 특정한다.
예 A112는 예 A108-A109 중 어느 하나의 주제를 포함하고 시스템이 서버 컴퓨팅 시스템임을 추가로 특정한다.
예 A113은 예 A108-A109 중 어느 하나의 주제를 포함하고, 시스템이 차량용 컴퓨팅 시스템임을 추가로 특정한다.
예 A114는 예 A108-A113 중 어느 하나의 주제를 포함하고, 시스템이 회로 기판에 통신 가능하게 결합된 디스플레이를 더 포함한다는 것을 추가로 특정한다.
예 A115는 예 A108-A114 중 어느 하나의 주제를 포함하고, 시스템이 회로 기판에 통신 가능하게 결합된 무선 통신 장치를 더 포함한다는 것을 더 특정한다.
예 A116은 예 A108-A115 중 어느 하나의 주제를 포함하고, 시스템이 마이크로전자 어셈블리 및 회로 기판 주위에 하우징을 더 포함함을 추가로 특정한다.
예 A117은 예 A108-A116 중 어느 하나의 주제를 포함하고, 인덕터가 전압 조정기 회로의 일부임을 추가로 특정한다.
예 A118은 예 A117의 주제를 포함하고, 전압 조정기 회로가 벅 조정기 회로임을 추가로 지정한다.
예 A119는 예 A117-A118 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트 또는 제2 마이크로전자 컴포넌트가 III-V 트랜지스터를 포함하는 것을 추가로 특정한다.
예 A120은 예 A119의 주제를 포함하고, III-V 트랜지스터가 갈륨을 포함함을 추가로 특정한다.
예 B1은 마이크로전자 어셈블리로서, 직접 본딩 인터페이스를 갖는 제1 마이크로전자 컴포넌트- 제1 마이크로전자 컴포넌트는 인덕터 트레이스를 포함하고, 인덕터 트레이스의 인터페이스 부분은 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 존재함 -와, 직접 본딩 인터페이스를 갖는 제2 마이크로전자 컴포넌트를 포함하고, 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스는 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 결합된다.
예 B2는 예 B1의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 인덕터 트레이스의 제1 턴의 일부이고, 인덕터 트레이스의 제2 턴의 적어도 일부가 제1 마이크로전자 컴포넌트의 금속화 스택에 있음을 추가로 특정한다.
예 B3은 예 B1-2 중 어느 하나의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스의 유전체 재료와 접촉하는 것을 추가로 특정한다.
예 B4는 예 B1-2 중 어느 하나의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스의 전도성 재료와 접촉하는 것을 추가로 특정한다.
예 B5는 예 B1-4 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 제1 인덕터 트레이스이고, 제2 마이크로전자 컴포넌트가 제2 인덕터 트레이스를 포함하고, 제1 인덕터 트레이스와 제2 인덕터 트레이스가 변압기의 일부임을 추가로 특정한다.
예 B6은 예 B5의 주제를 포함하고, 제2 인덕터 트레이스의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 있음을 추가로 특정한다.
예 B7은 예 B6의 주제를 포함하고, 제2 인덕터 트레이스의 인터페이스 부분이 제1 인덕터 트레이스의 인터페이스 부분과 접촉하지 않는다는 것을 추가로 특정한다.
예 B8은 예 B6-7 중 어느 하나의 주제를 포함하고, 제2 인덕터 트레이스의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 금속화 스택에서 제2 인덕터 트레이스의 세그먼트와 교번하는 제2 인덕터 트레이스의 세그먼트를 포함함을 추가로 특정한다.
예 B9는 예 B6-8 중 어느 하나의 주제를 포함하고, 제2 인덕터 트레이스의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 금속화 스택에서 제2 인덕터 트레이스의 일부에 의해 전기적으로 결합되는 제2 인덕터 트레이스의 부분들을 포함함을 추가로 특정한다.
예 B10은 예 B5-9 중 어느 하나의 주제를 포함하고, 제2 인덕터 트레이스가 코일 구조를 갖는다는 것을 추가로 특정한다.
예 B11은 예 B5-10 중 어느 하나의 주제를 포함하고, 변압기가 T-코일 회로의 일부임을 추가로 특정한다.
예 B12는 예 B5-11 중 어느 하나의 주제를 포함하고, 변압기가 다이오드에 전기적으로 결합됨을 추가로 특정한다.
예 B13은 예 B1-12 중 어느 하나의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 제1 마이크로전자 컴포넌트의 금속화 스택에서 인덕터 트레이스의 세그먼트와 교번하는 인덕터 트레이스의 세그먼트를 포함함을 추가로 특정한다.
예 B14는 예 B1-13 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 코일 구조를 갖는다는 것을 추가로 특정한다.
예 B15는 예 B1-14 중 어느 하나의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 제1 마이크로전자 컴포넌트의 금속화 스택에서 인덕터 트레이스의 일부에 의해 전기적으로 결합되는 인덕터 트레이스의 부분들을 포함함을 추가로 특정한다.
예 B16은 예 B1-15 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 구리를 포함함을 추가로 특정한다.
예 B17은 예 B16의 주제를 포함하고, 인덕터 트레이스가 망간 및 니켈도 포함함을 추가로 특정한다.
예 B18은 예 B1-17 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 망간, 티타늄, 금, 은, 팔라듐, 니켈, 알루미늄, 탄탈럼, 또는 코발트를 포함함을 추가로 특정한다.
예 B19는 예 B18의 주제를 포함하고, 인덕터 트레이스가 탄탈럼 및 질소를 포함함을 추가로 특정한다.
예 B20은 예 B18-19 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 코발트 및 철을 포함함을 추가로 특정한다.
예 B21은 예 B1-20 중 어느 하나의 주제를 포함하고, 인덕터 트레이스가 벌크 금속 영역 및 인터페이스 금속 영역을 포함하고, 인터페이스 금속 영역의 재료 조성이 벌크 금속 영역의 재료 조성과 다르다는 것을 추가로 특정한다.
예 B22는 예 B1-21 중 어느 하나의 주제를 포함하고, 인덕터 트레이스의 인터페이스 부분이 비원형 풋프린트를 갖는다는 것을 추가로 특정한다.
예 B23은 예 B1-22 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 인터포저를 포함하는 것을 추가로 특정한다.
예 B24는 예 B1-23 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 B25는 예 B1-24 중 어느 하나의 주제를 포함하고, 제2 마이크로전자 컴포넌트가 다이를 포함하는 것을 추가로 특정한다.
예 B26은 예 B1-25 중 어느 하나의 주제를 포함하고, 마이크로전자 어셈블리가 열 확산기을 더 포함하고, 제2 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트와 열 확산기 사이에 있음을 추가로 특정한다.
예 B27은 예 B26의 주제를 포함하고, 마이크로전자 어셈블리가 제2 마이크로전자 컴포넌트와 열 확산기 사이에 열 인터페이스 재료를 더 포함함을 추가로 특정한다.
예 B28은 마이크로전자 어셈블리로서, 제1 마이크로전자 컴포넌트와, 제2 마이크로전자 컴포넌트를 포함하고, 제1 마이크로전자 컴포넌트 및 제2 마이크로전자 컴포넌트는 직접 본딩 영역에 의해 결합되고, 직접 본딩 영역은 변압기의 적어도 일부를 포함한다.
예 B29는 예 B28의 주제를 포함하고, 직접 본딩 영역이 금속-금속 본딩 및 유전-유전체 본딩을 포함함을 추가로 특정한다.
예 B30은 예 B28-29 중 어느 하나의 주제를 포함하고, 변압기는 제1 인덕터 및 제2 인덕터를 포함하고, 제1 인덕터는 제1 마이크로전자 컴포넌트에 포함되고, 제2 인덕터는 제2 마이크로전자 컴포넌트에 포함된다.
예 B31은 예 B30의 주제를 포함하고, 제1 인덕터의 인터페이스 부분이 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 있음을 추가로 특정한다.
예 B32는 예 B31의 주제를 포함하고, 제2 인덕터의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 있음을 추가로 특정한다.
예 B33은 예 B32의 주제를 포함하고, 제2 인덕터의 인터페이스 부분이 제1 인덕터의 인터페이스 부분과 접촉하지 않는 것을 추가로 특정한다.
예 B34는 예 B32-33 중 어느 하나의 주제를 포함하고, 제2 인덕터의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 금속화 스택에서 제2 인덕터의 세그먼트와 교번하는 제2 인덕터의 세그먼트를 포함함을 추가로 특지정한다.
예 B35는 예 B32-34 중 어느 하나의 주제를 포함하고, 제2 인덕터의 인터페이스 부분이 제2 마이크로전자 컴포넌트의 금속화 스택에서 제2 인덕터의 일부에 의해 전기적으로 결합되는 제2 인덕터의 부분들을 포함함을 추가로 특정한다.
예 B36은 예 B30-35 중 어느 하나의 주제를 포함하고, 제2 인덕터가 코일 구조를 갖는다는 것을 추가로 특정한다.
예 B37은 예 B30-36 중 어느 하나의 주제를 포함하고, 제1 인덕터의 인터페이스 부분이 제1 마이크로전자 컴포넌트의 금속화 스택에서 제1 인덕터의 세그먼트와 교번하는 제1 인덕터의 세그먼트를 포함함을 추가로 특정한다.
예 B38은 예 B30-37 중 어느 하나의 주제를 포함하고, 제1 인덕터의 인터페이스 부분이 제1 마이크로전자 컴포넌트의 금속화 스택에서 제1 인덕터의 일부에 의해 전기적으로 결합되는 제1 인덕터의 부분들을 포함함을 추가로 특정한다.
예 B39는 예 B30-38 중 어느 하나의 주제를 포함하고, 제1 인덕터가 코일 구조를 갖는다는 것을 추가로 특정한다.
예 B40은 예 B28-39 중 어느 하나의 주제를 포함하고, 변압기가 T-코일 회로의 일부임을 추가로 특정한다.
예 B41은 예 B28-40 중 어느 하나의 주제를 포함하고, 변압기가 다이오드에 전기적으로 결합됨을 추가로 특정한다.
예 B42는 예 B28의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 직접 본딩 인터페이스를 갖고, 변압기의 적어도 일부가 직접 본딩 인터페이스에 있음을 추가로 특정한다.
예 B43은 예 B42의 주제를 포함하고, 변압기의 일부가 구리를 포함함을 추가로 특정한다.
예 B44는 예 B43의 주제를 포함하고, 변압기의 일부가 망간 및 니켈도 포함함을 추가로 특정한다.
예 B45는 예 B42-44 중 어느 하나의 주제를 포함하고, 변압기의 일부분이 망간, 티타늄, 금, 은, 팔라듐, 니켈, 알루미늄, 탄탈럼, 또는 코발트를 포함하는 것을 추가로 특정한다.
예 B46은 예 B45의 주제를 포함하고, 변압기의 일부가 탄탈럼 및 질소를 포함함을 추가로 특정한다.
예 B47은 예 B45-46 중 어느 하나의 주제를 포함하고, 변압기의 일부가 코발트 및 철을 포함함을 추가로 특정한다.
예 B48은 예 B42-47 중 어느 하나의 주제를 포함하고, 변압기의 일부가 벌크 금속 영역 및 인터페이스 금속 영역을 포함하고, 인터페이스 금속 영역의 재료 조성이 벌크 금속 영역의 재료 조성과 상이함을 추가로 특정한다.
예 B49는 예 B28-48 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 인터포저를 포함하는 것을 추가로 특정한다.
예 B50은 예 B28-49 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 B51은 예 B28-50 중 어느 하나의 주제를 포함하고, 제2 마이크로전자 컴포넌트가 다이를 포함함을 추가로 특정한다.
예 B52는 예 B28-51 중 어느 하나의 주제를 포함하고, 변압기가 무선 주파수 변압기임을 추가로 특정한다.
예 B53은 예 B28-52 중 어느 하나의 주제를 포함하고, 변압기가 트랜시버에 전기적으로 결합됨을 추가로 특정한다.
예 B54는 예 B53의 주제를 포함하고, 트랜시버가 고속 트랜시버임을 추가로 특정한다.
예 B55는 예 B28-34 중 어느 하나의 주제를 포함하고, 마이크로전자 어셈블리가 열 확산기을 더 포함하고, 제2 마이크로전자 컴포넌트가 제1 마이크로전자 컴포넌트와 열 확산기 사이에 있음을 추가로 특정한다.
예 B56은 예 B55의 주제를 포함하고, 마이크로전자 어셈블리가 제2 마이크로전자 컴포넌트와 열 확산기 사이에 열 인터페이스 재료를 더 포함함을 추가로 특정한다.
예 B57은 예 B28-56 중 어느 하나의 주제를 포함하고, 제1 마이크로전자 컴포넌트 또는 제2 마이크로전자 컴포넌트가 III-V 트랜지스터를 포함하는 것을 추가로 특정한다.
예 B58은 예 B57의 주제를 포함하고, III-V 트랜지스터가 갈륨을 포함함을 추가로 특정한다.
예시 B59는 시스템으로서, 회로 기판과, 회로 기판에 통신 가능하게 결합된, 예 B1-58 중 어느 하나의 마이크로전자 어셈블리 중 임의의 것을 포함한다.
예 B60은 예 B59의 주제를 포함하고, 회로 기판이 마더보드임을 추가로 특정한다.
예 B61은 예 B59-60 중 어느 하나의 주제를 포함하고 시스템이 핸드헬드 컴퓨팅 시스템임을 추가로 특정한다.
예 B62는 예 B59-61 중 어느 하나의 주제를 포함하고, 시스템이 웨어러블 컴퓨팅 시스템임을 추가로 특정한다.
예 B63은 예 B59-60 중 어느 하나의 주제를 포함하고, 시스템이 서버 컴퓨팅 시스템임을 추가로 특정한다.
예 B64는 예 B59-60 중 어느 하나의 주제를 포함하고, 시스템이 차량용 컴퓨팅 시스템임을 추가로 특정한다.
예 B65는 예 B59-64 중 어느 하나의 주제를 포함하고, 시스템이 회로 기판에 통신 가능하게 결합된 디스플레이를 더 포함함을 추가로 특정한다.
예 B66은 예 B59-65 중 어느 하나의 주제를 포함하고, 시스템이 회로 기판에 통신 가능하게 결합된 무선 통신 장치를 더 포함한다는 것을 더 특정한다.
예 B67은 예 B59-56 중 어느 하나의 주제를 포함하고, 시스템이 마이크로전자 어셈블리 및 회로 기판 주위에 하우징을 더 포함함을 추가로 특정한다.

Claims (20)

  1. 마이크로전자 어셈블리로서,
    직접 본딩 인터페이스를 갖는 제1 마이크로전자 컴포넌트- 상기 제1 마이크로전자 컴포넌트는 인덕터 트레이스를 포함하고, 상기 인덕터 트레이스의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 존재함 -와,
    직접 본딩 인터페이스를 갖는 제2 마이크로전자 컴포넌트- 상기 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스는 상기 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 결합됨 -를 포함하는
    마이크로전자 어셈블리.
  2. 제1항에 있어서,
    상기 인덕터 트레이스의 인터페이스 부분은 상기 인덕터 트레이스의 제1 턴(first turn)의 일부이고, 상기 인덕터 트레이스의 제2 턴의 적어도 일부가 상기 제1 마이크로전자 컴포넌트의 금속화 스택에 있는,
    마이크로전자 어셈블리.
  3. 제1항에 있어서,
    상기 인덕터 트레이스의 인터페이스 부분은 상기 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스의 유전체 재료와 접촉하는,
    마이크로전자 어셈블리.
  4. 제1항에 있어서,
    상기 인덕터 트레이스의 인터페이스 부분은 상기 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스의 전도성 재료와 접촉하는
    마이크로전자 어셈블리.
  5. 제1항에 있어서,
    상기 인덕터 트레이스는 제1 인덕터 트레이스이고, 상기 제2 마이크로전자 컴포넌트는 제2 인덕터 트레이스를 포함하고, 상기 제1 인덕터 트레이스와 상기 제2 인덕터 트레이스는 변압기의 일부인,
    마이크로전자 어셈블리.
  6. 제1항에 있어서,
    상기 인덕터 트레이스의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 금속화 스택에서 상기 인덕터 트레이스의 세그먼트와 교번하는 상기 인덕터 트레이스의 세그먼트를 포함하는,
    마이크로전자 어셈블리.
  7. 제1항에 있어서,
    상기 인덕터 트레이스는 코일 구조를 갖는,
    마이크로전자 어셈블리.
  8. 제1항에 있어서,
    상기 인덕터 트레이스의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 금속화 스택에서 상기 인덕터 트레이스의 일부에 의해 전기적으로 결합되는 상기 인덕터 트레이스의 부분들을 포함하는
    마이크로전자 어셈블리.
  9. 제1항에 있어서,
    상기 제1 마이크로전자 컴포넌트는 다이를 포함하는,
    마이크로전자 어셈블리.
  10. 마이크로전자 어셈블리로서,
    제1 마이크로전자 컴포넌트와,
    제2 마이크로전자 컴포넌트를 포함하되,
    상기 제1 마이크로전자 컴포넌트 및 상기 제2 마이크로전자 컴포넌트는 직접 본딩 영역에 의해 결합되고, 상기 직접 본딩 영역은 변압기의 적어도 일부를 포함하는
    마이크로전자 어셈블리.
  11. 제10항에 있어서,
    상기 직접 본딩 영역은 금속-금속 본딩 및 유전-유전체 본딩을 포함하는,
    마이크로전자 어셈블리.
  12. 제10항에 있어서,
    상기 변압기는 제1 인덕터 및 제2 인덕터를 포함하고, 상기 제1 인덕터는 상기 제1 마이크로전자 컴포넌트에 포함되고, 상기 제2 인덕터는 상기 제2 마이크로전자 컴포넌트에 포함되는,
    마이크로전자 어셈블리.
  13. 제12항에 있어서,
    상기 제1 인덕터의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 있는,
    마이크로전자 어셈블리.
  14. 제13항에 있어서,
    상기 제2 인덕터의 인터페이스 부분은 상기 제2 마이크로전자 컴포넌트의 직접 본딩 인터페이스에 있는,
    마이크로전자 어셈블리.
  15. 제14항에 있어서,
    상기 제2 인덕터의 인터페이스 부분은 상기 제1 인덕터의 인터페이스 부분과 접촉하지 않는,
    마이크로전자 어셈블리.
  16. 제12항에 있어서,
    상기 제1 인덕터의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 금속화 스택에서 상기 제1 인덕터의 세그먼트와 교번하는 상기 제1 인덕터의 세그먼트를 포함하는,
    마이크로전자 어셈블리.
  17. 제12항에 있어서,
    상기 제1 인덕터의 인터페이스 부분은 상기 제1 마이크로전자 컴포넌트의 금속화 스택에서 상기 제1 인덕터의 일부에 의해 전기적으로 결합되는 상기 제1 인덕터의 부분들을 포함하는
    마이크로전자 어셈블리.
  18. 제12항에 있어서,
    상기 제1 인덕터는 코일 구조를 갖는
    마이크로전자 어셈블리.
  19. 시스템으로서,
    회로 기판과,
    상기 회로 기판에 통신 가능하게 결합된 마이크로전자 어셈블리를 포함하되, 상기 마이크로전자 어셈블리는 직접 본딩 영역에 변압기의 적어도 일부를 포함하는
    시스템.
  20. 제19항에 있어서,
    상기 회로 기판은 마더보드인
    시스템.
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