KR20220036952A - 박막 전극 어레이 및 집적 회로를 위한 샌드위치 어셈블리 방식 - Google Patents

박막 전극 어레이 및 집적 회로를 위한 샌드위치 어셈블리 방식 Download PDF

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KR20220036952A
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수핀 첸
카밀로 에이. 디아즈-보티아
동진 서
바네사 엠. 톨로사
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뉴럴링크 코포레이션
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Abstract

고밀도 전극과 함께 사용하기 위한 박막 전극 어레이를 포함하는 샌드위치 어셈블리가 개시된다. 관련 전자기기에 의해 필요한 부피를 최소화하기 위해, 전극 어레이 및 집적 회로는 인쇄 회로 기판(PCB) 위에 샌드위칭되며, 이는 반대 측면 상에 다른 집적 회로를 가질 수 있다. 특히, 개시된 장치, 시스템, 및 방법은 PCB 위의 커스텀 칩과 필드-프로그래밍가능 게이트 어레이(FPGA) 아래 사이에 소통을 용이하게 하는 홀 및 비아를 제공함으로써 이전 시스템에 비해 개선된다. 박막 전극 어레이는 적층된 금 또는 다른 금속 볼의 필라를 버킹하여 박막 플렉스 회로를 리베팅함으로써 고정될 수 있다. 시스템은 임베딩된 와이어 트레이스 및 홀을 갖는 박막 어레이, 홀과 정렬된 비아를 갖는 PCB, 박막을 샌드위칭하는 아날로그-디지털 변환기(ADC)를 포함하는 칩, 및 칩으로부터 홀을 관통하여 비아까지의 솔더 연결부를 포함할 수 있다.

Description

박막 전극 어레이 및 집적 회로를 위한 샌드위치 어셈블리 방식
관련 출원에 대한 상호 참조문헌
[0001] 본 출원은 2019년 7월 12일에 출원된 미국 가특허출원 제62/873,497호의 혜택을 청구하며, 이러한 문헌은 전문이 모든 목적을 위해 본원에 참고로 포함된다.
연방 지원 연구 및 개발 하에서 이루어진 발명에 대한 권리에 관한 진술
[0002] 해당 사항 없음
[0003] 1. 본 발명의 분야
[0004] 본 발명의 구체예는 일반적으로, 반도체 집적 회로(IC) 칩과 다층 신축성 절연 기판 사이의 인터커넥션 구조물에 관한 것이다. 보다 상세하게는, 구체예는 생체적합성 신축성 기판 전극 및 인쇄 회로 기판 및 IC 칩의 공간-절약형 어셈블리를 위한 장치 및 공정에 관한 것이다.
[0005] 2. 관련 기술의 설명
[0006] 이식가능 디바이스(Implantable device)는 뇌와 같은 신경 조직에 이식되어, 뇌-컴퓨터 인터페이스를 형성할 수 있다. 특정 경우에, 이식가능 디바이스는 뉴런의 자극(예를 들어, 광, 전류, 전압, 또는 약물) 및/또는 뉴런 신호의 기록을 위한 전극과 같은 도관을 갖는 생체적합성 기판을 포함할 수 있다.
[0007] 이러한 신경 신호는 희미하고, 아날로그적이고, 처리되지 않은 신호일 수 있고, 디지털 컴퓨터에 의해 처리되기 전에, 아날로그-디지털 변환, 집계, 및 데이터 패킷 및/또는 인간- 또는 기계-판독 가능 포맷으로의 변환을 필요로 할 수 있다. 이러한 변환, 사전-처리, 및 포맷화(formatting)는 상당한 부피를 차지하고 뇌 임플란트에 상당한 중량을 추가하는 전자기기를 필요로 할 수 있다. 이에 따라, 뇌-컴퓨터 인터페이스를 실행 가능하게 하기 위해, 경량, 컴팩트한 전자기기 패키지가 필요하다.
[0008] 당 분야에서, 외부 세계로부터의 자극제와 집적 회로 사이의 인터페이스 및 더욱 컴팩트한 전자기기가 일반적으로 요구되고 있다.
[0009] 일반적으로, 미세가공된 박막 전극 커넥션 와이어의 리본 케이블은 아날로그-디지털 변환기(ADC) 집적 회로(IC) 칩의 바디와 인쇄 회로 기판 사이에 샌드위칭된다. 전극 와이어 중 일부는 ADC 칩의 제1 측면 상에 핀의 제1 열에 연결되며, ADC 하부에서 리본 케이블이 진행된 후에, 다른 전극 와이어는 ADC의 핀의 제2 열에 연결된다. ADC의 출력부, 디지털 핀은 리본 케이블에서 홀을 관통하여 인쇄 회로 기판 하부 및/또는 인쇄 회로 기판의 반대편 측면 상에 탑재된 다른 IC 칩으로 진행한다.
[0010] ADC 집적 회로 칩은 또한, ADC 및 DAC 이중 기능이 한 칩 상에 있도록 디지털-아날로그 변환기(DAC)를 하우징할 수 있으며, ADC의 출력부, 디지털 핀은 DAC의 입력부, 디지털 핀으로 역할을 한다.
[0011] 본 개시는 임베딩된 와이어 트레이스를 갖는 박막을 포함하는 박막 전극 변환기 장치로서, 와이어 트레이스는 박막의 원위 단부에서의 전극으로부터 전도성 패드의 2차원(2D) 어레이로 이어지며, 와이어 트레이스 중 일부는 전도성 패드의 제1 열과 연결되며, 와이어 트레이스 중 나머지는 전도성 패드의 제2 열과 연결되며, 제2 열은 제1 열보다 원위 단부로부터 더 멀리 떨어져 있으며, 박막은 박막을 관통하는 홀을 갖는 박막 전극 변환기 장치에 관한 것이다. 장치는 박막을 관통하는 홀과 정렬된 비아를 갖는 인쇄 회로 기판(PCB), ADC와 PCB 사이에 박막을 샌드위칭하고 박막의 전도성 패드의 제1 열 및 제2 열 중 적어도 하나와 전기적으로 연결된 ADC 입력부를 갖는 아날로그-디지털 변환기(ADC), 및 ADC의 출력부로부터 박막 홀을 관통하여 PCB 비아로 진행하는 솔더 연결부(solder connection)를 포함한다.
[0012] 추가 구체예에서, 박막 전극 변환기 장치는 박막 및 ADC 반대편의 PCB의 측면에 부착된 집척 회로 칩을 추가로 포함하며, 집적 회로 칩은 PCB 비아와 연결된다.
[0013] 추가 구체예에서, 집적 회로 칩은 필드 프로그래밍가능 게이트 어레이(FPGA)를 포함한다.
[0014] 추가 구체예에서, ADC는 다수의 전극으로부터의 아날로그 신호를 디지털 신호로 변환시키고 이러한 신호들을 함께 다중화하도록 구성되며, 솔더 연결부는 다중화된 디지털 신호를 박막의 한 측면 상의 ADC로부터 다른 측면 상의 집적 회로 칩으로 라우팅(route)하도록 구성되며, 집적 회로 칩은 다중화된 디지털 신호를 직렬화 데이터 구조로 변환시키도록 구성된다.
[0015] 추가 구체예에서, 직렬화 데이터 구조는 프로토콜 버퍼(Protocol Buffer), Avro, Thrift, Bond, 및 확장 가능한 마크업 언어(XML)로 구성되는 군으로부터 선택된 포맷을 갖는다.
[0016] 추가 구체예에서, ADC는 다수의 디지털 신호를 함께 다중화하도록 구성된다.
[0017] 추가 구체예에서, 박막의 각 전도성 패드는 이의 개개 와이어 트레이스보다 적어도 5배 더 넓다.
[0018] 추가 구체예에서, 박막 전극 변환기 장치는 제1 열과 제2 열 사이에서 박막을 관통하는 홀의 제3 열, 및 ADC의 출력부로부터 박막의 홀의 제3 열을 관통하여 PCB 비아로 진행하는 다수의 솔더 연결부를 추가로 포함한다.
[0019] 추가 구체예에서, 박막 전극 변환기 장치는 박막에서의 홀 내에 장착된 표면 장착 커패시터, 및 표면 장착 커패시터의 단부 종결부로부터 PCB 비아로 관통하여 진행하는 솔더 연결부를 추가로 포함한다.
[0020] 추가 구체예에서, 박막 전극 변환기 장치는 박막의 전도성 패드와 접지 엘리먼트 사이를 연결하는 정전기 방전(ESD) 커패시터를 추가로 포함한다.
[0021] 추가 구체예에서, PCB 비아는 블라인드 비아이다.
[0022] 추가 구체예에서, 솔더 연결부는 금을 포함한다.
[0023] 추가 구체예에서, 전극은 생체적합성이다.
[0024] 추가 구체예에서, 박막은 임베딩된 와이어 트레이스의 둘 이상의 층을 포함한다.
[0025] 추가 구체예에서, 박막 관통 홀은 제1 열과 제2 열 사이에 있다.
[0026] 일부 구체예는 박막 전극 수용 장치를 제작하는 방법으로서, 임베딩된 와이어 트레이스를 갖는 박막을 제공하는 단계로서, 와이어 트레이스는 박막의 원위 단부에서 전극으로부터 전도성 패드의 2차원(2D) 어레이로 이어지며, 와이어 트레이스 중 일부는 전도성 패드의 제1 열과 연결되며, 와이어 트레이스의 나머지는 전도성 패드의 제2 열과 연결되며, 제2 열은 제1 열보다 원위 단부로부터 더 멀리 떨어져 있으며, 박막은 박막을 관통하는 홀을 갖는 단계, 인쇄 회로 기판(PCB)과 아날로그-디지털 변환기(ADC) 사이에 박막을 샌드위칭하는 단계, 제1 세트의 ADC 입력부를 박막의 전도성 패드의 제1 열 및 제2 열 중 적어도 하나와 전기적으로 연결하는 단계, 및 ADC의 출력부로부터 박막 홀을 관통하여 PCB 비아로 진행하는 솔더 연결부를 가열 및 형성하는 단계를 포함하는 방법에 관한 것이다.
[0027] 방법은 박막 및 ADC의 반대편의 PCB의 측면에 집적 회로 칩을 부착하고, 집적 회로 칩에 PCB 비아를 연결하는 것을 추가로 포함할 수 있다.
[0028] 일부 구체예는 박막 플렉스 회로를 강성 부품과 정렬 및 접합하는 방법으로서, 볼 본더를 이용하여, 강성 부품 상에 하부 금속 볼을 증착시키는 단계, 볼 본더를 이용하여, 하부 금속 볼의 상부 상에 다른 금속 볼을 적층하여, 적층된 금속 볼의 제1 필라를 형성하는 단계, 볼 본더를 이용하여, 적층된 금속 볼의 제2 필라를 형성하는 단계, 및 적층된 금속 볼의 제1 필라 및 제2 필라가 박막 플렉스 회로에서 홀을 관통하여 돌출하도록 박막 플렉스 회로를 정렬 및 배치하는 단계를 포함하는 방법에 관한 것이다. 필라는 박막 플렉스 회로를 팽팽하게 유지시키고, 주름을 방지한다.
[0029] 방법은 이의 개개 홀을 관통하여 돌출하는 적층된 금속 볼의 각 필라를 버킹하여 개개 홀의 직경보다 더 큰 직경을 갖는 버크-테일을 형성하며, 이에 의해, 강성 부품에 박막 플렉스 회로를 리베팅하는 것을 포함할 수 있다.
[0030] 필라는 플립 칩 본더를 이용하여 버킹될 수 있다.
[0031] 방법은 볼 본더를 이용하여, 홀을 관통하여 돌출되는 제1 필라와 제2 필라 사이에서 연속 와이어를 드로잉하여, 강성 부품 상에 박막 플렉스 회로 위에 스테이플을 생성시키는 것을 추가로 포함할 수 있다.
[0032] 방법은 정렬 및 배치 후 강성 캐리어로부터 박막 플렉스 회로를 이형시키는 것을 추가로 포함할 수 있다.
[0033] 강성 부품은 집적 회로(IC) 칩일 수 있으며, 방법은 박막 플렉스 회로 상의 노출된 패드에 IC 칩의 볼 그리드 어레이를 접합시키는 것을 추가로 포함할 수 있다.
[0034] 박막 플렉스 회로는 다른 두께들 중에서, 5 ㎛ 내지 20 ㎛ 두께를 가질 수 있다.
[0035] 강성 부품은 인쇄 회로 기판(PCB) 및 집적 회로(IC) 칩으로 구성되는 군으로부터 선택될 수 있다.
[0036] 금속 볼은 다른 물질들 중에서, 금, 구리, 또는 알루미늄을 포함할 수 있다.
[0037] 도 1은 본 개시의 구체예에 따른, 인쇄 회로 기판(PCB) 상의 박막 전극 어레이의 평면도를 예시한 것이다.
[0038] 도 2는 본 개시의 구체예에 따른, 비아를 갖는 PCB와 정렬된, 홀을 갖는 박막 전극 어레이를 포함하는 전자기기 패키지의 수직 단면도를 예시한 것이다.
[0039] 도 3은 본 개시의 구체예에 따른, 비아가 필드-프로그래밍가능 게이트 어레이(FPGA)에 칩을 연결시킨 PCB 상에 홀을 갖는 박막 전극 어레이의 직교 투상도를 예시한 것이다.
[0040] 도 4는 본 개시의 구체예에 따른, 박막 전극 어레이 상에 쓰레드(thread) 및 코인형 접촉 패드의 평면도를 예시한 것이다.
[0041] 도 5는 본 개시의 구체예에 따른, 전자기기 패키지에 부착된 커패시터의 수직 단면도를 예시한 것이다.
[0042] 도 6a는 본 개시의 구체예에 따른, 어레이 부착 구조물에 대한 금속성 구체의 배치의 수직 단면도를 예시한 것이다.
[0043] 도 6b는 본 개시의 구체예에 따른, 어레이 부착 구조물에 대한 리벳 포스트(rivet post)를 형성하기 위한 금속성 구체의 적층을 예시한 것이다.
[0044] 도 6c는 본 개시의 구체예에 따른, 어레이 부착 구조물의 어셈블링을 예시한 것이다.
[0045] 도 6d는 본 개시의 구체예에 따른, 어레이 정렬 구조물에서 리벳을 형성하기 위한 적층된 금속성 구체의 버킹(bucking)을 예시한 것이다.
[0046] 도 6e는 본 개시의 구체예에 따른, 어레이 정렬 구조물을 포함하는 전자기기 패키지의 어셈블링을 예시한 것이다.
[0047] 도 6f는 본 개시의 구체예에 따른, 어레이 스테이플 구조물에 대한 적층된 금속성 구체로 박막의 스테이플링(stapling)을 예시한 것이다.
[0048] 도 7은 본 발명에 따른 구체예를 예시한 순서도이다.
[0049] 도 8은 본 발명에 따른 구체예를 예시한 순서도이다.
[0050] 이식 가능한 뇌-컴퓨터 인터페이스 또는 다른 센서 인터페이스와 함께 사용하기 위한 박막 전극 어레이 및 집적 회로를 위한 샌드위치 구조물이 개시된다. 전극 어레이는 뇌와 같은 생체내 신경 조직에 이식된 전극에 연결된 와이어("쓰레드" 또는 "케이블"로도 지칭됨)를 포함할 수 있으며, 뇌 임플란트 시스템은 이러한 전극으로부터의 신호를 처리하기 위한 전자기기, 및 전자기기를 포함하는 전자기기 인클로져("전자기기 패키지" 또는 "필박스"로도 지칭됨) 하우징을 추가로 포함할 수 있다. 전자기기 인클로져 하우징 및/또는 뇌 임플란트에 의해 전체적으로 필요한 부피를 최소화하기 위해, 전극 어레이 및 집적 회로는 인쇄 회로 기판(PCB) 위에 함께 샌드위칭될 수 있으며, 다른 칩은 PCB의 반대편 측면 상에 위치될 수 있다. 전극 와이어 트레이스 및/또는 연결부의 상당한 부분은 PCB 상에서 실제적인 것보다 더 높은 밀도로 박막 어레이 상에 위치되어, 부피를 추가로 낮출 수 있다.
[0051] 특히, PCB의 한 측면 상의 부품은 칩(예를 들어, 커스텀 애플리케이션-특정 집적 회로, 또는 ASIC; NMIC로도 지칭됨) 및 칩으로부터 정보를 수집하기 위해 사용되는 다른 부품을 포함할 수 있다. 칩은 전극으로부터 수집된 신호를 디지털화하기 위한 아날로그-디지털 변환기(ADC)로서 기능할 수 있고/거나, 부품으로서 하나 이상의 ADC를 포함할 수 있다. 또한, 칩은 신호를 증폭 및/또는 패킷화하거나 다른 기능을 수행할 수 있다. 용어 "칩" 및 "ADC"는 본원에서 상호 교환적으로 사용될 수 있다.
[0052] PCB의 제2 측면 상에서, 집적 회로, 예를 들어, 필드-프로그래밍가능 게이트 어레이(FPGA), 및 다른 부품이 단일 커넥터를 통해 신호를 집계하는 데 사용될 수 있다. PCB 위의 칩 및/또는 다른 부품이 하기 집적 회로 또는 FPGA와 통신할 수 있도록 하기 위해, PCB 상의 박막 전극 어레이는 홀(관통 홀로도 지칭됨)을 포함할 수 있으며, PCB는 홀과 정렬된 비아를 포함할 수 있고, 이에 의해, 2개의 측면을 전기적으로 연결시킬 수 있다.
[0053] 개시된 장치 및 방법은 이러한 홀 및 비아를 제공하고, 전자기기 부품이 PCB의 반대 측면으로부터 소통하여, 이러한 것이 점유하는 부피를 감소시킴으로써 이전 시스템에 비해 개선할 수 있다. 시스템은 또한, 미세가공을 이용하여 박막 어레이 상에 고밀도로 와이어 트레이스를 증착시킴으로써 감소시킨다. 시스템은 박막 플렉스 회로를 리벳팅하기 위해 적층된 금 또는 다른 금속 볼의 필라를 버킹하는 연결 또는 고정 전략을 이용함으로써 추가 개선을 제공한다. 시스템은 임베딩된 와이어 트레이스 및 홀을 갖는 박막, 박막을 샌드위칭하는, 홀과 정렬된 비아를 갖는 PCB, 및 칩(ADC로도 지칭될 수 있음)으로부터 홀을 관통하여 비아까지 솔더 연결부를 포함할 수 있다.
[0054] 도 1은 본 개시의 구체예에 따른, 인쇄 회로 기판(PCB)(102) 상의 박막 전극 어레이(108)를 포함하는, 뇌 임플란트의 부품(100)을 예시한 것이다. 박막 전극 어레이(108)는 신경 조직으로부터 신호를 처리하는 전자기기 부품을 하우징하는 전자기기 패키지("전자기기 인클로져" 또는 "필박스"로도 지칭됨)의 일부일 수 있다. 도시된 바와 같이, 박막 전극 어레이(108)는 PCB(102)와 복수의 칩(104), 예를 들어, 커스텀 ASIC 사이에 위치될 수 있으며, 이는 전극으로부터 수신된 아날로그 신호를 디지털화하기 위한 ADC로서 기능할 수 있고/있거나 부품으로서 ADC를 포함할 수 있다. 칩(104)은 신호를 추가로 증폭 및/또는 패킷화할 수 있다. 칩은 본원에서 ADC로서 상호 교환적으로 지칭될 수 있다. 박막 전극 어레이(108)는 50 ㎛ 미만, 예를 들어, 5 ㎛ 내지 20 ㎛의 두께, 또는 필요한 다른 두께를 가질 수 있다.
[0055] 일 구체예에서, 박막 전극 어레이(108)는 PCB 상의 상업적 인쇄 기술로 가능한 것보다 훨씬 더 이격된 전극 와이어 트레이스를 갖도록 미세가공될 수 있으며, 이에 의해 전자기기 패키지의 면적 및/또는 부피를 절약한다. PCB(102) 아래에, 전자기기 인클로져는 신호를 집계할 수 있는, FPGA와 같은 집적 회로를 포함할 수 있다. PCB(102)의 반대편 측면 상에 칩 및 FPGA를 위치시킴으로써 및 박막 어레이(108) 상에 고밀도로 와이어 트레이스를 증착시킴으로써, 개시된 전자기기 패키지는 더 적은 부피를 점유하여, 더 작고, 더 편안하고, 덜 눈에 띄는 뇌 임플란트를 초래할 수 있다.
[0056] 박막 어레이(108)는 칩(104)의 입력부 및/또는 출력부에 전기적으로 연결된 접촉 패드를 포함할 수 있다. 박막 어레이(108)는 신경 조직, 예를 들어, 뇌의 활성을 자극 및/또는 기록할 수 있는, 전극, 플렉스 케이블, 및 와이어(106)를 포함하거나 여기에 연결될 수 있다. 와이어(106)는 직경이 약 20 내지 30 ㎛인 매우 얇은 직경의 지지 전극을 갖는 박막 어레이 상에 증착될 수 있고, 대안적으로 "쓰레드" 또는 "필라멘트"로 지칭될 수 있다. PCB는 케이블 및/또는 다른 커넥터를 추가로 포함할 수 있다.
[0057] 박막 어레이(108)는 폴리머로 제조될 수 있다. 박막 어레이(108)가 매우 얇기(예를 들어, 5 ㎛ 내지 20 ㎛ 두께) 때문에, 이는 신축성일 수 있다. 일부 구체예에서, 반 데르 발스 힘 또는 진공 압력과 같은 강화 전략(stiffening strategy)이 사용될 수 있다. 일부 구체예에서, 두꺼운 폴리머의 사용하면 심지어 수 마이크로미터 정도의 두께만 추가해도 박막 어레이(108)이 경직될 수 있고, 와이어 트레이스를 지지하기 위해 박막에 대한 충분한 구조적 강도를 제공할 수 있다. 박막 어레이에서 여러 타입의 폴리머(예를 들어, 2개의 타입)를 사용하면, 또한, 박막 어레이가 경직될 수 있다. 마지막으로, 어레이는 적층된 금속성 구체로부터 형성된 포스트를 사용하여 구조물을 부착시키고/거나, 스테이플은 하기에 추가로 기술되는 바와 같이, 박막 어레이를 고정시킬 수 있다.
[0058] 일 구체예에서, 박막 어레이(108)는 실리콘 웨이퍼 상에서 미세가공될 수 있다. 미세가공 후, 박막은 웨이퍼로부터 이형되고, 강성 캐리어에 부착될 수 있으며, 전자기기 인클로져의 PCB-박막 어레이-커스텀 칩 "샌드위치" 구조물이 어셈블링될 수 있다. 대안적으로, 공정 효율을 증가시키고 단계의 수를 감소시키기 위해, 박막은 캐리어를 사용하는 것 대신에 강성 실리콘 웨이퍼 상에 존재할 수 있다. 이러한 경우에, 박막(108)은 전자기기 패키지가 어셈블링되는 동안, 강성 실리콘 웨이퍼 상에 존재한다. 실리콘 웨이퍼는 이후에 전자기기 패키지의 어셈블링 후 이형되고 에칭될 수 있다.
[0059] 도 2는 본 개시의 구체예에 따른, 비아를 갖는 PCB(220)와 정렬된, 홀(212)을 갖는 박막 전극 어레이(210)를 포함한 전자기기 패키지(200)를 예시한 것이다. 일 구체예에서, 박막 전극 어레이(210)에서 홀(212)은 원형 또는 타원형이고, 대략 95 ㎛ × 85 ㎛으로 측정된다. PCB는 대략 직사각형이고, 대략 1.8 cm × 2.3 cm로 측정된다. 이러한 예에서, 홀 및 비아는 박막 전극 위의 ADC(202)를 PCB(220) 아래의 FPGA(230)에 전기적으로 연결시킬 수 있다. 일부 구체예에서, FPGA(230)는 다른 타입의 집적 회로에 의해 대체될 수 있고, 본 개시에 의해 제한되지 않는다.
[0060] 엄격한 허용오차 내에서, 예를 들어, 20 mm 거리에 걸쳐 5 ㎛ 또는 10 ㎛ 내의 박막 어레이와 PCB의 적절한 정렬은 개시된 시스템의 적절한 기능화를 위해 중요할 수 있다. 이러한 정밀한 정렬은 하기에 추가로 기술되는 바와 같이, 포스트 및/또는 리벳을 사용하여 어레이 부착 구조물에 의해 달성될 수 있다. 일부 구체예에서, 비아는 블라인드 비아일 수 있다.
[0061] ADC(202) 상의 접촉 패드(206)는 와이어 트레이스를 전기적으로 연결시켜, 플렉스 케이블(218)에서 ADC(202)까지 연장시킬 수 있다. 접촉 패드(206)는 솔더로부터 제조될 수 있으며, 크기가 대략 50 ㎛ 내지 100 ㎛, 예를 들어, 85 ㎛의 범위이다. 일 구체예에서, ADC(202)는 전극(216), 플렉스 케이블(218) 및 와이어 트레이스를 통해 신경 조직으로부터부터 수신된 아날로그 전기 신호를 디지털 신호로 변환시킬 수 있다. ADC(202)는 또한, 신호를 다중화 및/또는 패킷화할 수 있다.
[0062] 통상적인 예에서, ADC(202)로부터 출력된 디지털 신호는 ADC(202) 상의 연결 지점(204)으로부터 솔더 경로(208) 상의 홀(212)을 통해 접촉 패드(222)로 전송될 수 있다. 접촉 패드(222)로부터, 신호는 PCB(220)에서의 비아(224)를 통해 PCB(220)의 반대편 측면으로, 및 솔더 패드(226)로 전송될 수 있다. 이로부터, 디지털 신호는 FPGA(230)에 입력될 수 있고, 집계 및/또는 다중화될 수 있다. 이에 따라, 전자기기 패키지(200)는 여러 처리된 신호를 생성할 수 있고, 각 신호를 처리한 커스텀 칩을 추적할 수 있다.
[0063] 일부 구체예에서, FPGA(230) 및/또는 집적 회로 칩은 디지털 신호를 직렬화 데이터 구조, 예를 들어, 프로토콜 버퍼(즉, protobuf), Avro, Thrift, Bond, 확장 가능한 마크업 언어(XML), 또는 다른 데이터 구조로 변환시킬 수 있다.
[0064] 와이어 트레이스는 매우 가까운 간격으로, 박막 전극 어레이(210) 상에 미세가공 기술을 이용하여 증착될 수 있으며, 이에 따라, 다수의 와이어(예를 들어, 3,000 또는 6,000)는 제한된 부피로 임플란트에 연결될 수 있다. ADC(202)는 복수의 커스텀 칩, 예를 들어, 커스텀 ASIC, 또는 임의의 다른 타입의 ADC를 포함할 수 있고, 본 개시에 의해 제한되지 않는다.
[0065] 도 3은 본 개시의 구체예에 따른, 칩(302), 와이어(306) 및 홀(308)을 구비한 박막 전극 어레이(304), 및 칩(302)을 필드-프로그래밍가능 게이트 어레이(FPGA)(330)에 연결하는 비아(322)를 구비한 PCB(320)를 포함한 전자기기 패키지(300)의 직교 투상도를 예시한 것이다. 일부 구체예에서, 비아(322) 중 일부 또는 전부는 블라인드 비아일 수 있다.
[0066] 이러한 예에서, 전극 및 전극으로부터의 와이어(306)는 박막 어레이(304) 상에서 와이어 트레이스(예를 들어, 수천 개의 와이어 트레이스)로서 계속되어, 접촉 패드(314)로 이어진다. 일 구체예에서, 각 와이어 트레이스는 자체 접촉 패드에서 종결될 수 있다. 접촉 패드(314)는 면적을 절약하기 위해, 박막 어레이(304) 상에서 2차원으로, 예를 들어, 열로 배열될 수 있다. 일 구체예에서, 일부 와이어 트레이스는 전도성 패드의 어레이에서 제1 열(315)과 연결될 수 있으며, 다른 와이어 트레이스는 어레이에서 다른 개개 열(309) 및 열(313)과 연결된다. 일부 구체예에서, 박막(304)은 임베딩된 와이어 트레이스의 다수의 층을 포함할 수 있다. 특히, 와이어 트레이스의 다수의 층을 사용하여 박막(304) 상에 더 미세한 피치에서 와이어 트레이스를 인쇄하고/거나 커스텀 칩(302)의 크기를 소형화하면, 제공된 부피의 전자기기 패키지에 대해 커스텀 칩(302)에 입력할 수 있는 신호의 수를 증가시킨다.
[0067] 일 구체예에서, 커스텀 칩(302)(NMIC로도 지칭될 수 있음)은 전극으로부터 복수의 입력(예를 들어, 3,000 또는 6,000 입력)을 수신할 수 있고, 신호를 다중화하고/거나 더 적은 신호(예를 들어, 100 출력 수준)를 출력할 수 있다. 통상적인 예에서, 각 커스텀 칩은 FPGA(330)으로 전송하기 위해, 입력의 하위세트, 예를 들어, 64 또는 256 입력을 2개의 접촉 패드로 집계할 수 있다. 다른 예에서, 칩은 더 큰 수의 입력을 집계하도록 스케일링되고, 본 개시에 의해 제한되지 않는다. 출력은 홀(308) 및 비아(322)를 통해 FPGA(330)로 통과될 수 있다. 이에 따라, FPGA(330)는 100개의 디지털 신호 수준으로 수신할 수 있고, 이를 집계할 수 있다.
[0068] 도 4는 본 개시의 구체예에 따른, 박막 전극 어레이 상의 쓰레드(402 및 404) 및 코인형 접촉 패드(406 및 408)를 예시한 것이다. 일부 구체예에서, 금속성 구체, 예를 들어, 금 범프는 접촉 패드, 예를 들어, 패드(406 및 408) 위에 배치될 수 있고, 패드를 납작하게 하고 평평하게 하기 위해 코인형일 수 있다. 이러한 예에서, 와이어 트레이스 또는 쓰레드(402 및 404)는 각각 접촉(410 및 412)에서 종결되며, 이는 커스텀 집적 회로 또는 칩과 연결될 수 있다. 접촉 패드는 대략 50 ㎛ 내지 100 ㎛, 예를 들어, 85 ㎛의 크기 범위이고, 전자기기 패키지의 부피를 최소화하기 위해 2차원적으로(예를 들어, 열로) 배열되고/거나 층을 이룰 수 있다.
[0069] 커패시터 부착
[0070] 도 5는 본 개시의 구체예에 따른, 전자기기 패키지에 부착된 커패시터(534)를 예시한 것이다. 일부 구체예에서, 전자기기의 부피를 최소화하기 위해, 복수의 커패시터는 박막 어레이(540) 위(예를 들어, 칩 위)에 배치되고, 전자기기 패키지의 회로에서 적절한 지점에 전기적으로 연결될 수 있다. 이러한 경우에, 커패시터는 PCB(530)의 홀 및 비아를 통한 커넥션을 사용하여 FPGA에 전기적으로 연결될 수 있다. 대안적으로, 커패시터는 박막 어레이(540)에서 홀을 관통하여 장착될 수 있다. 이러한 경우에, 커패시터는 먼저 PCB(530) 상에 어셈블링될 수 있으며, 이후에 박막(540)은 커패시터가 홀을 관통하여 장착되도록 정렬 및 장착될 수 있다. 커패시터는 표면 장착 커패시터, 정전기 방전(ESD) 커패시터, 및/또는 임의의 타입의 커패시터를 포함할 수 있고, 본 개시에 의해 제한되지 않는다.
[0071] 커패시터는 플립-칩 본딩에 의해 부착될 수 있다. 금속성 구체(532)는 미세가공되고, 이후에, 열압축에 의해 커패시터와 상호연결하기 위해 접합될 수 있다. 일 구체예에서, 이러한 증착은 낮은 솔더-온도 범위, 예를 들어, 180℃ 내지 250℃에서 수행될 수 있다. 커패시터(534)는 미세기계처리된 실리콘 고정자(536)에서 수동으로 로딩되고, 박막 어레이(540) 및/또는 커스텀 칩에 플립-칩 접합에 의해 부착될 수 있다.
[0072] 일부 구체예에서, 금속성 구체(532), 예를 들어, 금 범프 또는 금속 볼은 금속 접촉 패드를 동일한 높이로 만들기 위해, PCB 패드 또는 비아 높이를 증가시키기 위해 사용될 수 있다. 특히, 금 범프는 칩과 접촉하지 않는 접촉 패드(538) 상에 사용될 수 있다. 칩과의 접촉 유무에 따른 높이 차이를 방지함은 전체 전기 연결을 개선할 수 있지만, 박막 어레이(540)가 얇고 신축성이기 때문에 불필요할 수 있다. PCB(530)는 대략 3 ㎛ 내지 20 ㎛, 예를 들어, 15 ㎛ 리세싱될 수 있다. 이러한 리세스는 산소 플라즈마, 반응성 이온 에칭(RIE), 레이저, 화학적 기계적 폴리싱(CMP)/랩핑, 또는 습식 에칭으로의 에칭에 의해 형성될 수 있다.
[0073] 어레이 부착
[0074] 도 6a 내지 도 6f는 본 개시의 구체예에 따른, 금, 구리, 또는 알루미늄으로부터 볼 또는 범프, 및/또는 솔더 방울과 같은 금속성 구체로부터 제조된 리벳을 기초로 한 박막 전극 어레이를 위한 어레이 부착 구조를 예시한 것이다. 다양한 구체예에서, 금속성 구체로부터 형성된 포스트는 PCB 상에 박막 어레이를 보유하고 정렬할 수 있고, 적소에 리벳을 형성하기 위해 버킹되고/거나 스테이플링될 수 있다. 일부 구체예에서, 필라는 또한, 버킹 또는 스테이플링 없이 가이드 포스트로서 사용될 수 있다. 개시된 어레이 부착 구조 및 방법은 예를 들어, 20 mm에 걸쳐 5 ㎛ 또는 10 ㎛ 내의, 매우 엄격한 허용오차로 박막 어레이 및 PCB를 정렬할 수 있다. 이러한 정확한 정렬은 와이어, 접촉 패드, 및 전기 연결부 및 개시된 시스템의 적절한 기능의 적절한 정렬을 위해 중요할 수 있다.
[0075] 도 6a는 본 개시의 구체예에 따른, 어레이 부착 구조를 위한 금속성 구체(640)를 배치하는 것을 예시한 것이다. 이러한 예에서, 전기적 연결을 위해 비아 또는 관통 홀 이외에, PCB(620) 및/또는 박막 어레이는 또한, 필라 또는 포스트를 유지하기 위해 사용되는 홀 또는 리세스(630 및 632)를 가질 수 있다. 이러한 필라 또는 포스트는 PCB(620)에 박막 어레이(플렉스 부품으로도 지칭됨)를 접합하도록 사용될 수 있다.
[0076] 임시 강성 캐리어(예를 들어, 실리콘 또는 유리로부터 제조됨)는 PCB에 이를 고정시키면서 박막을 적소에 유지시키기 위해 사용될 수 있다. 특히, 캐리어는 박막을 유지할 수 있으며, 홀은 박막에서 개방된다. 예를 들어, 홀은 핀을 이용하여 기계적으로 개방될 수 있다.
[0077] 예시적인 구체예에서, 금속성 구체(640)는 직경이 대략 85 ㎛이고 높이 대략 60 ㎛인 금 범프이다. 금속성 구체(640)는 볼 본더로 증착될 수 있다. 구체는 예를 들어, 열압축을 이용하여, 미세제작되고, 이후에 다른 부품과 상호연결하기 위해 접합될 수 있다. 이러한 방법은 솔더과 비교하여 더욱 정밀한 증착을 가능하게 할 수 있고, 열악한 금속 흐름으로 인해 솔더로부터 코드(chord)를 추가로 방지할 수 있다.
[0078] 도 6b는 본 개시의 구체예에 따른, 어레이 부착 구조를 위한 리벳 포스트를 형성하기 위해 금속성 구체를 적층하는 것을 예시한다. 이러한 예에서, 제2 금속성 구체(642)(예를 들어, 금, 구리, 또는 알루미늄 범프 및/또는 솔더 방울)는 예를 들어, 볼 본더를 이용하여 금속성 구체(640)의 상단 상에 적층된다. 금속성 구체는 홀에서 스택(644 및 646)(필라 또는 포스트로도 지칭됨) 또는 PBC(620)에서 리세스(630 및 632)에서 배열될 수 있다.
[0079] 박막 어레이(610)는 박막 어레이(610)에서 홀이 PBC(620)에서 포스트 및/또는 홀(630 및 632) 또는 비아와 정렬되도록 PBC(620)와 정렬될 수 있다. 일 예에서, 포스트는 각 개의 적층된 구체를 함유할 수 있지만, 또한, 다른 수를 함유할 수 있고, 본 개시에 의해 제한되지 않는다.
[0080] 일부 구체예에서, 필라는 박막(610) 및/또는 PBC(620)에서 홀에, 금속 와이어와 같은 금속을(예를 들어, 볼 본더 또는 플립 칩을 통해) 증착하고, 금속을 전단하기 위해 볼 본더 또는 플립 칩을 짧은 거리 이동하고, 잡아 당겨서 리벳을 형성하기 위해 적층 및/또는 버킹될 수 있는 범프, 점적, 또는 구체를 생성함으로써 형성될 수 있다.
[0081] 도 6c는 본 개시의 구체예에 따른, 어레이 부착 구조를 조립하는 것을 예시한 것이다. 도 6b의 예에서와 같이, 박막 어레이(610)는 박막 어레이(610)에서 홀(634 및 636)이 PBC(620)에서 포스트 및/또는 홀(630 및 632)과 정렬하도록 PBC(620) 상에 배치될 수 있다. 일 구체예에서, 임시 강성 캐리어는 이러한 것이 (예를 들어, 리벳을 형성하기 위해 포스트를 버킹함으로써, 또는 스테이플링함으로써) 영구적으로 부착될 때까지 박막 어레이(610) 및 PBC(620)를 정렬되게 유지하기 위해 사용될 수 있다.
[0082] 일부 구체예에서, 제1 포스트의 위치에서 박막 어레이(610) 및 PBC(620)를 정렬하고/하거나 박막 어레이(610) 및 PBC(620)에서 해당 홀을 관통하여 제1 포스트를 삽입하는 것은 박막 어레이(610) 및 PBC(620)를 매우 정밀하게 정렬할 수 있다. 예를 들어, 포스트(644)는 먼저 홀(634)을 통해 정렬될 수 있다. 이후에, 제1 포스트는 피봇으로서 사용될 수 있으며, 나머지 포스트는 박막 어레이(610) 및 PBC(620)에서 나머지 홀을 관통하여 삽입된다. 이러한 방식으로, 박막 어레이(610) 및 PBC(620)는 매우 엄격한 허용오차 내에서, 예를 들어, 20 mm 거리에 걸쳐 5 ㎛ 또는 10 ㎛ 내로 정렬될 수 있다. 일부 구체예에서, 이러한 정밀한 정렬은 전극, 와이어 트레이스, 접촉 패드, 및 전자기기 부품이 정확하게 정렬 및 기능하도록 할 수 있다.
[0083] 일부 구체예에서, 필라는 또한, 리벳을 형성하기 버킹 없이 가이드 포스트로서 사용될 수 있다. 필라는 박막 어레이(610)를 팽팽하게 유지하고 주름을 방지할 수 있다.
[0084] 도 6d는 본 개시의 구체예에 따른, 어레이 정렬 구조에서 리벳(650)을 형성하기 위해 버킹 적층 금속성 구체를 예시한 것이다. 일부 구체예에서, 한 쌍의 적층 금속성 구체를 함유한 필라는 리벳 구조(650)를 형성하기 위해 기계적 힘에 의해 버킹될 수 있으며, 이는 이후에 PCB(620)에 박막(610)을 고정시킬 수 있다. 특히, 필라는 홀(630, 636)보다 더 큰 직경을 갖는 버크-테일(648)을 형성하기 위해 버킹되어, PCB(620)에 박막 어레이(610)를 리벳팅할 수 있다.
[0085] 필라는 플립 칩 본더 또는 볼 본더를 이용하여 버킹될 수 있다. 리벳은 또한, 박막 플렉스 회로를 팽팽하게 유지시키고, 주름을 방지할 수 있다. 일부 구체예에서, 2개의 금속성 구체 대신에, 3개의 구체는 리벳팅 전에 어레이를 정렬되게 유지하기에 충분한 높이의 필라를 생성하고 리벳을 아래로 유지하도록 버크-테일에 대한 충분히 큰 직경을 제공하기 위해 적층될 수 있다. 일부 구체예에서, 다른 수의 구체, 예를 들어, 4개의 구체가 적층될 수 있고, 본 개시에 의해 제한되지 않는다.
[0086] 개시된 어레이 부착 방법은 비교적 저온에서 정렬 및 접합함으로써 통상적인 기술에 비해 개선할 수 있다. 금속성 포스트는 리벳을 형성하기 위해 기계적 힘에 의해 버킹되어, 접합 방법과 같은, 통상적인 방법에서 사용되는 가열 또는 경화로부터 폴리머에 대한 손상을 방지할 수 있다. 일 구체예에서, 버킹은 실온에서 수행될 수 있다. 기계적 압력이 충분하면, 금속성 포스트는 충분히 가단성일 수 있고, 이에 따라, 접착제를 사용하지 않고 부착할 수 있다. 대안적으로, 상승된 용융 온도는, 또한, 예를 들어, 구체를 물리적으로 용해시키기 위해 사용될 수 있다.
[0087] 일 구체예에서, 포스트는 금속성 구체로부터 어셈블링되고, 한 번에 하나씩 버킹될 수 있다. 특히, 제1 포스트는 제1 포스트의 위치에서 박막 및 PBC를 잘 정렬하기 위해 어셈블링 및/또는 버킹될 수 있으며, 이후에, 제1 포스트는 다른 섹션을 더 잘 정렬하기 위해 피봇(pivot)으로서 사용될 수 있다. 대안적으로, 모든 포스트는 동시에 어셈블링되고 버킹될 수 있다. 포스트를 버킹한 후에, 강성 캐리어는 전자기기 패키지 어셈블리로부터 제거될 수 있다.
[0088] 도 6e는 본 개시의 구체예에 따른, 어레이 정렬 구조를 포함하는 전자기기 패키지를 어셈블링하는 것을 예시한 것이다. 이러한 예에서, 박막 어레이(610) 및 PCB(620)가 포스트를 버킹함으로써 함께 리벳팅된 직후에, 집적 회로 또는 칩(602)은 전자기기 패키지의 메인 샌드위치 어셈블리를 형성하기 위해, 박막 어레이(610) 상에 배치될 수 있다. 칩(602)은 접촉 패드(614)와 전기적 접촉되게 할 수 있다. 일부 구체예에서, 칩(602)은 솔더 볼(606)에 의해 접촉 패드(614)에 전기적으로 연결될 수 있다.
[0089] 특히, 칩(602)은 솔더 볼(606)이 사전-부착된 복수의 커스텀 칩(NMIC로도 지칭됨)중 하나일 수 있다. 일 구체예에서, 솔더 볼(606)은 직경이 대략 80 ㎛ to 100 ㎛이고 높이가 대략 60 ㎛일 수 있다. 솔더 볼(606)은 박막 전극 어레이(610)에서 홀을 관통할 수 있고, PBC(620) 아래에 접착할 수 있다. 박막 전극 어레이(610)이가 매우 얇기 때문에(예를 들어, 5 ㎛ 내지 20 ㎛), 솔더 볼(606)은 홀을 통과하기에 충분히 크고, PCB(620)의 비아, FPGA, 및/또는 다른 부품에 칩(602)을 전기적으로 연결시킨다. 개시된 시스템 및 방법은 이에 의해, 전도성 충전제를 사용해야 하는 기존 시스템에 비해 개선한다. 또한, 박막 전극 어레이(610)가 얇기 때문에, 상이한 크기의 솔더 볼을 사용하는 것이 필요하지 않을 수 있다.
[0090] 도 6f는 본 개시의 구체예에 따른, 어레이 스테이플 구조를 위한 적층 금속성 구체로 박막을 스테이플링함을 예시한 것이다. 일부 구체예에서, 스테이플(652)은 금 와이어 또는 알루미늄 와이어로부터 제조될 수 있다. 일 구체예에서, 스테이플(652)은 박막 어레이(610)에서 홀(634 및 636)에 및/또는 PCB(620)에서 홀(630 및 632)에 삽입될 수 있다. 스테이플(652)은 또한, 적층 금속성 구체(644 및 646), 예를 들어, 금 범프 또는 알루미늄 또는 구리 볼에 접합될 수 있다. 일 구체예에서, 스테이플은 예를 들어, 금속을 홀(예를 들어, 홀(630 및 634))에 증착시키면서볼 본더를 당기고, 볼 본더를 온화하게 위로 당기고, 금속을 다음 홀(예를 들어, 홀(632 및 636))에 증착시킴으로써 와이어로서 형성될 수 있다. 구체는 유사한 기술을 이용하여 형성될 수 있지만, 구체를 형성하기 위해 금속을 잡아당기기(pulling off)보다는 전단을 사용할 수 있다.
[0091] 포스트 또는 적층 금속성 구체(644 및 646)는 정밀한 정렬을 가능하게 하기 위해 스테이플(652)과 함께 사용될 수 있다. 대안적으로, 특히, 전자기기 패키지가 더 크고/거나 더 높은 정렬 허용오차가 가능한 적용에 대하여, 스테이플은 포스트 없이 증착될 수 있다.
[0092] 도 7은 구체예에 따른 공정(700)의 순서도이다. 작업 701에서, 임베딩된 와이어 트레이스를 갖는 박막이 제공된다. 와이어 트레이스는 박막의 원위 단부에서 전극으로부터 전도성 패드의 2차원(2D) 어레이로 이어지며, 여기서, 와이어 트레이스 중 일부는 전도성 패드의 제1 열과 연결하며, 와이어 트레이스 중 나머지는 전도성 패드의 제2 열과 연결하며, 제2 열은 제1 열보다 원위 단부로부터 더 멀리 떨어져 있으며, 박막은 이를 관통하는 홀을 가진다. 작업 702에서, 박막은 비아를 갖는 인쇄 회로 기판(PCB)과 아날로그-디지털 변환기(ADC) 사이에 샌드위칭된다. 작업 703에서, 제1 세트의 ADC 입력부는 박막의 전도성 패드의 제1 열 및 제2 열 중 적어도 하나와 전기적으로 연결된다. 작업 704에서, ADC의 출력부에서 박막 홀을 관통하여 PCB 비아로 진행하는 솔더 연결부는 가열 및 형성된다.
[0093] 도 8은 구체예에 따른 공정(800)의 순서도이다. 작동 801에서, 하부 금속 볼은 볼 본더를 사용하여 강성 부품 상에 증착된다. 작업 802에서, 다른 금속 볼은 적층 금속 볼의 제1 필라를 형성하기 위해 하부 금속 볼의 상단 상에 적층된다. 작업 803에서, 적층 금속 볼의 제2 필라는 볼 본더를 사용하여 형성된다. 작업 804에서, 박막 플렉스 회로는, 적층 금속 볼의 제1 필라 및 제2 필라가 박막 플렉스 회로에서 관통 홀에 돌출하도록 정렬 및 배치된다.
[0094] 뇌 임플란트 또는 뇌 임플란트를 위한 다른 시스템 및 개개 제어 시스템은 또한 전체 장치의 부품일 수 있는 하나 이상의 마이크로프로세서/처리 디바이스를 가질 수 있다는 것이 인식되어야 한다. 제어 시스템은 일반적으로, 전자 통신(유선 또는 무선)에서, 이의 개개 디바이스에 근접하고, 또한, 개개 시스템을 모니터링하고, 개개 시스템의 구성을 변화시키고, 개개 시스템, 및 이의 하위-부분에 대해 프로그래밍된 명령어를 작동, 직접 가이딩, 또는 설정하기 위해, 사용자에 의해 조작되도록 구성된 디스플레이 인터페이스 및/또는 작동 제어를 포함할 수 있다. 이러한 처리 디바이스는 버스를 통해 비-휘발성 메모리 디바이스에 소통 가능하게 연결될 수 있다. 비-휘발성 메모리 디바이스는 전원이 없을 때 저장된 정보를 보유하는 임의의 타입의 메모리 디바이스를 포함할 수 있다. 메모리 디바이스의 비제한적인 예는 전기적으로 소거 가능한 프로그램 가능 읽기-전용 메모리("ROM"), 플래시 메모리, 또는 임의의 다른 타입의 비-휘발성 메모리를 포함한다. 일부 양태에서, 메모리 디바이스 중 적어도 일부는 프로세싱 디바이스가 명령어를 읽을 수 있는 비-일시적 매체 또는 메모리 디바이스를 포함할 수 있다. 비-일시적 컴퓨터-판독 가능 매체는 처리 디바이스에 컴퓨터-판독 가능 명령어 또는 다른 프로그램 코드를 제공할 수 있는 전자, 광학, 자기, 또는 다른 저장 디바이스를 포함할 수 있다. 비-일시적 컴퓨터-판독 가능 매체의 비제한적인 예는 자기 디스크(들), 메모리 칩(들), ROM, 랜덤-액세스 메모리("RAM"), ASIC, 구성된 프로세서, 광학 저장장치, 및/또는 컴퓨터 프로세서가 명령어를 판독할 수 있는 임의의 다른 매체를 포함한다(그러나, 이로 제한되지 않음). 명령어는 예를 들어, C, C++, C#, Java, Python, Perl, JavaScript 등을 포함하는 임의의 적합한 컴퓨터-프로그래밍 언어로 작성된 코드로부터 컴파일러 및/또는 인터프리터에 의해 생성된 프로세서별 명령어를 포함할 수 있다.
[0095] 상기 설명이 본 발명의 다양한 구체예 및 고려되는 최상의 모드를 기술하지만, 상기 텍스트가 얼마나 상세하든지와는 무관하게, 본 발명은 여러 방식으로 실시될 수 있다. 시스템의 세부사항은 이의 특정 구현에서 상당히 다를 수 있지만, 여전히 본 개시에 의해 포함된다. 상기에 주지된 바와 같이, 본 발명의 특정 특징 또는 양태를 기술할 때 사용되는 특정 용어는, 용어가 본원에서 이와 관련된 본 발명의 임의의 특정 특징, 특성, 또는 양태로 제한되는 것으로 재규정된다는 것을 시사하는 것으로 간주되어서는 안된다. 일반적으로, 하기 청구범위에서 사용되는 용어는 상기 상세한 설명 섹션이 이러한 용어를 명시적으로 규정하지 않는 한, 본 발명을 본 명세서에 개시된 특정 예로 제한하는 것으로 해석되어서는 안된다. 이에 따라, 본 발명의 실제 범위는 개시된 예뿐만 아니라, 청구범위에 따라 본 발명의 실행 또는 구현하는 모든 균등한 방법을 포함한다.
[0096] 일부 구체예에서, 본 개시의 시스템 및 방법은 신경외과적 기술과 관련하여 사용될 수 있다. 그러나, 당업자는 신경외과적 기술이 비제한적인 적용임을 인지할 것이며, 본 개시의 시스템 및 방법은 임의의 생물학적 조직과 관련하여 사용될 수 있다. 생물학적 조직은 뇌, 근육, 간, 췌장, 비장, 신장, 방광, 장, 심장, 위, 피부, 결장 등을 포함할 수 있지만, 이로 제한되지 않는다.
[0097] 본 개시의 시스템 및 방법은 무척추동물, 척추동물, 어류, 조류, 포유동물, 설치류(예를 들어, 마우스, 래트), 유제류, 소, 양, 돼지, 말, 비-인간 영장류, 및 인간을 포함하지만 이로 제한되지 않는 임의의 적합한 다세포 유기체 상에서 사용될 수 있다. 또한, 생물학적 조직은 생체 외(예를 들어, 조직 외식편), 또는 생체 내(예를 들어, 방법은 환자에게 수행되는 수술 절차임)일 수 있다.
[0098] 본원에 제공된 본 발명의 교시는 반드시 상기 기술된 시스템이 아닌, 다른 시스템에 적용될 수 있다. 상기에 기술된 다양한 예의 구성요소들 및 행위들은 본 발명의 추가 구현을 제공하기 위해 결합될 수 있다. 본 발명의 일부 대안적인 구현은 상기에 주지된 그러한 구현에 대한 추가 구성요소를 포함할 수 있을 뿐만 아니라, 더 적은 구성요소를 포함할 수 있다. 또한, 본원에 주지된 임의의 특정 숫자는 단지 예일 뿐이며, 대안적인 구현은 상이한 값 또는 범위를 사용할 수 있고, 이러한 범위 내 및 이의 경계에서 값의 다양한 증분 및 구배를 수용할 수 있다.
[0099] 특징, 장점, 또는 유사한 언어에 대한 상기 설명 전반에 걸친 언급은 본 기술로 실현될 수 있는 특징 및 장점 모두가 본 발명의 임의의 단일 구체예이어야 하거나 임의의 단일 구체예에 속한다는 것을 의미하지는 않는다. 오히려, 특징 및 장점을 언급하는 언어는 구체예와 관련하여 기술된 특정 특성, 장점, 또는 특징이 본 기술의 적어도 하나의 구체예에 포함됨을 의미하는 것으로 이해된다. 이에 따라, 본 명세서 전반에 걸쳐, 특징 및 장점의 논의, 및 유사한 언어는 동일한 구체예를 지칭할 수 있지만, 반드시 그러한 것은 아니다. 또한, 본 기술의 기술된 특성, 장점, 및 특징은 하나 이상의 구체예에서 임의의 적합한 방식으로 결합될 수 있다. 관련 분야에서 숙련된 기술자는 본 기술이 특정 구체예의 특정 특징 또는 장점 중 하나 이상 없이 실시될 수 있음을 인식할 것이다. 다른 경우에, 추가 특징 및 장점은 본 기술의 모든 구체예에 존재하지 않을 수 있는 특정 구체예에서 인식될 수 있다.

Claims (26)

  1. 임베딩된 와이어 트레이스(embedded wire trace)를 갖는 박막으로서, 상기 와이어 트레이스는 상기 박막의 원위 단부에서 전극으로부터 전도성 패드의 2차원(2D) 어레이로 이어지며, 상기 와이어 트레이스 중 일부는 상기 전도성 패드의 제1 열과 연결되며, 상기 와이어 트레이스 중 나머지는 상기 전도성 패드의 제2 열과 연결되며, 상기 제2 열은 상기 제1 열보다 상기 원위 단부로부터 더 멀리 떨어져 있으며, 상기 박막은 상기 박막을 관통하는 홀(hole)을 갖는 박막;
    상기 박막을 관통하는 홀과 정렬된 비아(via)를 갖는 인쇄 회로 기판(PCB);
    ADC와 상기 PCB 사이에 상기 박막을 샌드위칭하고 상기 박막의 전도성 패드의 제1 열 및 상기 제2 열 중 적어도 하나와 전기적으로 연결된 ADC 입력부를 갖는 아날로그-디지털 변환기(ADC); 및
    상기 ADC의 출력부로부터 상기 박막 홀을 관통하여 상기 PBC 비아로 진행하는 솔더 연결부(solder connection)를 포함하는 장치.
  2. 제1항에 있어서, 박막 및 ADC의 반대편 PCB의 측면에 부착된 집적 회로 칩을 추가로 포함하며, 상기 집적 회로 칩은 PBB 비아와 연결되어 있는 장치.
  3. 제2항에 있어서, 집적 회로 칩이 필드 프로그래밍가능 게이트 어레이(FPGA)를 포함하는 장치.
  4. 제2항에 있어서,
    ADC가 다수의 전극으로부터의 아날로그 신호를 디지털 신호로 변환시키고 이러한 신호를 함께 다중화(multiplex)하도록 구성되며;
    솔더 연결부가 상기 다중화된 디지털 신호를 박막의 한 측면 상의 ADC로부터 다른 측면 상의 집적 회로 칩으로 라우팅(route)하도록 구성되며;
    상기 집적 회로 칩이 상기 다중화된 디지털 신호를 직렬화 데이터 구조로 변환시키도록 구성된 장치.
  5. 제4항에 있어서, 직렬화 데이터 구조가 프로토콜 버퍼(Protocol Buffer), Avro, Thrift, Bond, 및 확장 가능한 마크업 언어(extensible markup language: XML)로 구성되는 군으로부터 선택된 포맷을 갖는 장치.
  6. 제1항에 있어서, ADC가 다수의 디지털 신호를 함께 다중화하도록 구성된 장치.
  7. 제1항에 있어서, 박막의 각 전도성 패드가 이의 개개 와이어 트레이스보다 적어도 5배 더 넓은 장치.
  8. 제1항에 있어서,
    제1 열과 제2 열 사이의 박막을 관통하는 홀의 제3 열; 및
    ADC의 출력부로부터 상기 박막의 홀의 제3 열을 관통하여 PCB 비아로 진행하는 다수의 솔더 연결부를 추가로 포함하는 장치.
  9. 제1항에 있어서,
    박막에서 홀 내에 장착된 표면 장착 커패시터(surface mount capacitor); 및
    상기 표면 장착 커패시터의 단부 종결부로부터 PCB 비아로 관통하여 진행하는 솔더 연결부를 추가로 포함하는 장치.
  10. 제1항에 있어서,
    박막의 전도성 패드와 접지 엘리먼트(ground element) 사이를 연결하는 정전기 방전(ESD) 커패시터를 추가로 포함하는 장치.
  11. 제1항에 있어서, PCB 비아가 블라인드 비아(blind via)인 장치.
  12. 제1항에 있어서, 솔더 연결부가 금을 포함하는 장치.
  13. 제1항에 있어서, 전극이 생체적합성인 장치.
  14. 제1항에 있어서, 박막이 임베딩된 와이어 트레이스의 둘 이상의 층을 포함하는 장치.
  15. 제1항에 있어서, 박막 관통 홀이 제1 열과 제2 열 사이에 있는 장치.
  16. 박막 전극 수용 장치를 제작하는 방법으로서,
    임베딩된 와이어 트레이스를 갖는 박막을 제공하는 단계로서, 상기 와이어 트레이스는 상기 박막의 원위 단부에서 전극으로부터 전도성 패드의 2차원(2D) 어레이로 이어지며, 상기 와이어 트레이스 중 일부는 상기 전도성 패드의 제1 열과 연결되며, 상기 와이어 트레이스 중 나머지는 상기 전도성 패드의 제2 열과 연결되며, 상기 제2 열은 상기 제1 열보다 상기 원위 단부로부터 더 멀리 떨어져 있으며, 상기 박막은 상기 박막을 관통하는 홀을 갖는 단계;
    비아를 갖는 인쇄 회로 기판(PCB)과 아날로그-디지털 변환기(ADC) 사이에 상기 박막을 샌드위칭하는 단계;
    제1 세트의 ADC 입력부를 상기 박막의 전도성 패드의 상기 제1 열 및 제2 열 중 적어도 하나와 전기적으로 연결하는 단계; 및
    상기 ADC의 출력부로부터 상기 박막 홀을 관통하여 상기 PCB 비아로 진행하는 솔더 연결부를 가열하고 형성하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    박막 및 ADC 반대편의 PCB의 측면에 집적 회로 칩을 부착하고;
    상기 PCB 비아를 상기 집적 회로 칩에 연결하는 것을 추가로 포함하는 방법.
  18. 박막 플렉스 회로를 강성 부품과 정렬 및 접합시키는 방법으로서,
    볼 본더(ball bonder)를 이용하여, 강성 부품 상에 하부 금속 볼을 증착하는 단계;
    상기 볼 본더를 이용하여, 상기 하부 금속 볼의 상단 상에 다른 금속 볼을 적층하여, 적층된 금속 볼의 제1 필라(pillar)를 형성하는 단계;
    상기 볼 본더를 이용하여, 적층된 금속 볼의 제2 필라를 형성하는 단계; 및
    상기 적층된 금속 볼의 제1 필라 및 제2 필라가 상기 박막 플렉스 회로에서 홀을 관통하여 돌출하도록 박막 플렉스 회로를 정렬 및 배치하는 단계를 포함하며,
    상기 필라는 상기 박막 플렉스 회로를 팽팽하게 유지시키고, 주름을 방지하는 방법.
  19. 제18항에 있어서,
    이의 개개 홀을 관통하여 돌출된 적층된 금속 볼의 각 필라를 버킹(bucking)하여 상기 개개 홀의 직경보다 더 큰 직경을 갖는 버크-테일(buck-tail)을 형성하고, 이에 의해, 강성 부품에 박막 플렉스 회로를 리베팅(riveting)하는 것을 추가로 포함하는 방법.
  20. 제19항에 있어서, 필라가 플립 칩 본더(flip chip bonder)를 이용하여 버킹되는 방법.
  21. 제18항에 있어서, 볼 본더를 이용하여, 홀을 관통하여 돌출된 제1 필라와 제2 필라 사이에 연속 와이어를 드로잉(drawing)하여, 강성 부품 상의 박막 플렉스 회로 위에 스테이플(staple)을 형성하는(fashioning) 것을 추가로 포함하는 방법.
  22. 제18항에 있어서, 정렬 및 배치 후 강성 캐리어(rigid carrier)로부터 박막 플렉스 회로를 이형시키는 것을 추가로 포함하는 방법.
  23. 제18항에 있어서, 강성 부품이 집적 회로(IC) 칩이며,
    상기 IC 칩의 볼 그리드 어레이를 박막 플렉스 회로 상의 노출된 패드에 접합하는 것을 추가로 포함하는 방법.
  24. 제18항에 있어서, 박막 플렉스 회로가 5 ㎛ 내지 20 ㎛ 두께인 방법.
  25. 제18항에 있어서, 강성 부품이 인쇄 회로 기판(PCB) 및 집적 회로(IC) 칩으로 구성되는 군으로부터 선택된 방법.
  26. 제18항에 있어서, 금속 볼이 금, 구리, 또는 알루미늄을 포함하는 방법.
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