KR20220034541A - 오류 검출에 기초한 채널 등화를 위한 장치 및 방법 - Google Patents

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KR20220034541A
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삼성전자주식회사
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Abstract

장치는, 채널을 통해서 수신된 입력 신호로부터, 제1 데이터 시퀀스 및 제1 등화된 신호를 생성하도록 구성된 등화 회로, 제1 등화된 신호로부터 제1 데이터 시퀀스의 오류를 가정함으로써 제2 데이터 시퀀스를 생성하도록 구성된 시퀀스 추정 회로, 제1 등화된 신호에 기초하여 오류를 예측하고, 오류가 예측되는 경우, 시퀀스 추정 회로를 인에이블하도록 구성된 오류 예측 회로, 및 오류가 검출되는 경우, 제1 데이터 시퀀스 대신 제2 데이터 시퀀스를 출력하도록 구성된 선택 회로를 포함할 수 있다.

Description

오류 검출에 기초한 채널 등화를 위한 장치 및 방법{APPARATUS AND METHOD FOR CHANNEL EQUALIZATION BASED ON ERROR DETECTION}
본 개시의 기술적 사상은 채널 등화에 관한 것으로서, 자세하게는 오류 검출에 기초한 채널 등화를 위한 장치 및 방법에 관한 것이다.
데이터 전송속도(data rate)의 증가에 기인하여 통신에서 발생하는 오류, 예컨대 비트 오류율(bit error rate; BER)이 증가할 수 있고, 이를 해소하기 위하여 채널 등화(channel equalization)가 사용될 수 있다. 채널 등화는, 송신기가 송신한 신호를 수신기가 정확하게 식별할 수 있도록, 채널에 의해서 발생하는 왜곡을 보상하는 것을 지칭할 수 있고, 수신기 및/또는 송신기는 채널 등화를 위한 구조를 포함할 수 있다. 그러나, 비트 오류율은 채널에 의한 신호의 왜곡뿐만 아니라, 채널에서 발생하는 노이즈에 기인하여 증가할 수 있고, 채널 등화는 이와 같은 노이즈에 기인하는 비트 오류율의 증가를 해소하는데 한계가 있을 수 있다.
본 개시의 기술적 사상은, 노이즈 등에 기인하는 오류의 검출에 기초한 채널 등화를 위한 장치 및 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 장치는, 채널을 통해서 수신된 입력 신호로부터, 제1 데이터 시퀀스 및 제1 등화된 신호를 생성하도록 구성된 등화 회로, 제1 등화된 신호로부터 제1 데이터 시퀀스의 오류를 가정함으로써 제2 데이터 시퀀스를 생성하도록 구성된 시퀀스 추정 회로, 제1 등화된 신호에 기초하여 오류를 예측하고, 오류가 예측되는 경우, 시퀀스 추정 회로를 인에이블하도록 구성된 오류 예측 회로, 및 오류가 검출되는 경우, 제1 데이터 시퀀스 대신 제2 데이터 시퀀스를 출력하도록 구성된 선택 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 채널을 통해서 수신된 일련의 심볼들을 포함하는 입력 신호를 처리하도록 구성된 장치는, DFE(decision feedback equalizer)에 기초하여, 입력 신호로부터 제1 데이터 시퀀스를 생성하도록 구성된 등화 회로, DFE에 기초하여, 제1 데이터 시퀀스에 포함된 적어도 하나의 제1 심볼 값과 상이한 적어도 하나의 제2 심볼 값을 포함하는 제2 데이터 시퀀스를 입력 신호에 대응하는 비등화된 신호로부터 생성하도록 구성된 시퀀스 추정 회로, 및 제1 데이터 시퀀스의 오류가 검출되는 경우, 제1 데이터 시퀀스 대신 제2 데이터 시퀀스를 출력하도록 구성된 선택 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 채널을 통해서 수신된 일련의 심볼들을 포함하는 입력 신호를 처리하는 방법은, 채널 등화에 기초하여, 입력 신호로부터 제1 데이터 시퀀스 및 제1 등화된 신호를 생성하는 단계, 제1 등화된 신호에 기초하여 제1 데이터 시퀀스의 오류를 예측하는 단계, 오류가 예측되는 경우, 채널 등화에 기초하여 입력 신호에 대응하는 비등화된(non-equalized) 신호로부터 제2 데이터 시퀀스를 생성하는 단계, 제1 데이터 시퀀스에서 오류를 검출하는 단계, 및 오류가 검출되는 경우, 제1 데이터 시퀀스 대신 제2 데이터 시퀀스를 출력하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 장치 및 방법에 의하면, 채널에서 발생한 노이즈 등에 기인하는 오류가 검출될 수 있고, 검출된 오류를 정정함으로써 비트 오류율이 감소할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 장치 및 방법에 의하면, 채널 등화에서 노이즈에 기인하는 오류가 전파되는 것이 방지될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 장치 및 방법에 의하면, 노이즈 등에 기인하는 오류가 예측될 수 있고, 예측된 오류가 있는 경우에 오류의 검출 및 정정이 수행됨으로써 비용, 예컨대 전력 및 시간이 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 수신기를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 등화 회로를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따라 등화된 신호의 레벨에 따른 심볼의 분포를 나타내는 그래프이다.
도 4는 본 개시의 예시적 실시예에 따른 수신기를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시예에 따른 심볼의 예시들을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 오류 예측 회로를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 시퀀스 추정 회로를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따라 시퀀스 추정 회로의 동작의 예시를 나타내는 타이밍도이다.
도 9는 본 개시의 예시적 실시예에 따른 수신기를 나타내는 블록도이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 오류 검출 회로의 예시들을 나타내는 블록도들이다.
도 11은 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따라 오류 검출에 기초한 채널 등화를 위한 방법의 예시들을 나타내는 순서도들이다.
도 14는 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 수신기(10)를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 수신기(10)는 채널(통신 채널 또는 링크)(CH)을 통해서 송신기(5)와 통신할 수 있다.
송신기(5) 및 수신기(10)는 채널(CH)을 통해서 상호 통신하는 임의의 대상들을 지칭할 수 있다. 예를 들면, 송신기(5) 및 수신기(10)는, 반도체 공정에 의해서 제조되는 집적 회로들일 수 있고, 하나의 패키지에 함께 포함되거나 상이한 패키지들에 각각 포함될 수 있다. 또한, 송신기(5) 및 수신기(10)는 하나의 시스템에 포함될 수도 있고, 채널(CH)을 통해서 연결된 상호 이격된 시스템들에 각각 포함될 수도 있다.
채널(CH)은 신호를 전달하는 임의의 매체(medium)를 지칭할 수 있다. 예를 들면, 채널(CH)은, 전기적 신호, 광 신호 등을 전달하기 위한 케이블을 포함할 수도 있고, 집적 회로 또는 인쇄회로기판(PCB)에 형성된 패턴들을 포함할 수도 있다. 일부 실시예들에서, 채널(CH)은 직렬 통신 채널일 수 있고, 차동 신호들을 포함하거나, 클락 신호를 포함할 수도 있다.
송신기(5)는 정보를 포함하는 송신 신호(TX)를 출력할 수 있다. 예를 들면, 송신기(5)는 수신기(10)에 보내고자 하는 정보, 즉 페이로드(payload)를 인코딩할 수 있고, 인코딩된 데이터를 변조함으로써 송신 신호(TX)를 생성할 수 있다. 송신기(5)는 임의의 변조 방식을 채용할 수 있고, 높은 데이터 전송속도(data rate)를 위하여 높은 변조 차수(modulation order), 예컨대 멀티-레벨 시그널링(multi-level signaling)이 채용될 수 있다. 이에 따라, 송신 신호(TX)는 일련의 심볼들(또는 데이터 심볼들)을 포함할 수 있고, 정보는 심볼이 가지는 값, 즉 심볼 값으로 표현될 수 있다. 본 명세서에서, 송신 신호(TX)는 펄스 진폭 변조(pulse amplitude modulation; PAM)에 기초하여 변조된 것으로 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
송신 신호(TX)는 채널(CH)을 통과하면서 왜곡될 수 있고, 이에 따라 수신기(10)는 송신 신호(TX)와 상이한 수신 신호(RX)를 수신할 수 있다. 이와 같은 채널(CH)에 기인하는 신호의 왜곡을 보상하기 위하여, 송신기(5) 및/또는 수신기(10)는 채널 등화(channel equalization)를 위한 구조를 포함할 수 있다. 예를 들면, 송신기(5)는 수신기(10)에 대한 접속을 초기화할 수 있고, 초기화 과정에서 채널 트레이닝(또는 링크 트레이닝)을 수행할 수 있다. 채널 트레이닝에서 송신기(5)는 미리 정의된 일련의 심볼들을 포함하는 심볼 스트림을 수신기(10)에 송신할 수 있고, 수신기(10)는 심볼 스트림을 샘플링함으로써 채널(CH)의 특성을 나타내는 파라미터들을 계산할 수 있으며, 계산된 파라미터들을 송신기(5)에 제공할 수 있다. 송신기(5)는 수신 신호(RX)를 처리하기 위한 파라미터들을 수신기(10)로부터 제공된 파라미터들에 기초하여 수신기(10)에 제공할 수 있고, 채널 트레이닝 종료시 수신기(10)로부터 제공된 파라미터들에 기초하여 처리된 송신 신호(TX)를 생성할 수 있다.
수신기(10)는 채널(CH)을 통해서 수신 신호(RX)를 수신할 수 있고, 송신기(5)로부터 제공된 파라미터들에 기초하여 수신 신호(RX)를 처리함으로써 채널 등화를 수행할 수 있다. 도 1에 도시된 바와 같이, 수신기(10)는 아날로그 전단(analog front-end; AFE) 회로(11), 아날로그-디지털 컨버터(analog-to-digital converter; ADC)(13), 등화 회로(15), 부분 시퀀스 추정기(17) 및 멀티플렉서(multiplexer)(19)를 포함할 수 있다.
아날로그 전단 회로(11)는 채널(CH)을 통해서 수신 신호(RX)를 수신할 수 있고, 아날로그 입력 신호(IN_A)를 출력할 수 있다. 예를 들면, 아날로그 전단 회로(11)는 수신 신호(RX)를 증폭함으로써 아날로그 입력 신호(IN_A)를 생성할 수 있다. 아날로그-디지털 컨버터(13)는 아날로그 전단 회로(11)로부터 아날로그 입력 신호(IN_A)를 수신할 수 있고, 아날로그 입력 신호(IN_A)를 변환함으로써 디지털 입력 신호(IN_D)를 생성할 수 있다. 아날로그-디지털 컨버터(13)는 후속하는 등화 회로(15)에서 제1 데이터 시퀀스(SEQ1)를 생성하는데 요구되는 샘플링 속도(sample rate) 및 분해능(resolution)을 가질 수 있다. 본 명세서에서, 디지털 입력 신호(IN_D)는 입력 신호로서 단순하게 지칭될 수 있다.
등화 회로(15)는 아날로그-디지털 컨버터(13)로부터 디지털 입력 신호(IN_D)를 수신할 수 있고, 디지털 입력 신호(IN_D)로부터 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다. 예를 들면, 등화 회로(15)는 채널 트레이닝에서 송신기(5)로부터 제공된 파라미터들에 기초하여 디지털 입력 신호(IN_D)를 처리함으로써 제1 등화된 신호(EQ1)를 생성할 수 있고, 제1 등화된 신호(EQ1)의 레벨에 기초하여 제1 데이터 시퀀스(SEQ1)에 포함된 심볼 값을 결정(decision)할 수 있다. 도 2을 참조하여 후술되는 바와 같이, 등화 회로(15)는 인접한 심볼 값들에 기초하여 현재의 심볼 값을 결정할 수 있고, 이에 따라 노이즈 등에 기인하여 등화 회로(15)에서 하나의 심볼 값이 잘못 결정되는 경우, 제1 데이터 시퀀스(SEQ1)는 잘못 결정된 복수의 심볼 값들을 포함할 수도 있다. 등화 회로(15)의 예시가 도 2를 참조하여 설명될 것이다.
부분 시퀀스 추정기(17)는 등화 회로(15)로부터 제1 등화된 신호(EQ1)를 수신할 수 있고, 제1 등화된 신호(EQ1)를 처리함으로써 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 일부 실시예들에서, 부분 시퀀스 추정기(17)는 제1 등화된 신호(EQ1)에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 예측할 수 있고, 오류가 예측되는 경우(즉, 예측된 오류가 존재하는 경우) 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 부분 시퀀스 추정기(17)는 제1 데이터 시퀀스(SEQ1)의 오류를 가정함으로써 제2 데이터 시퀀스(SEQ2)를 생성할 수 있고, 이에 따라 제2 데이터 시퀀스(SEQ2)는, 제1 데이터 시퀀스(SEQ1)에 포함된 적어도 하나의 심볼 값과 상이한 심볼 값을 포함할 수 있다. 본 명세서에서, 제1 데이터 시퀀스(SEQ1)에 포함된 심볼 값은 제1 심볼 값으로서 지칭될 수 있고, 제2 데이터 시퀀스(SEQ2)에 포함된 심볼 값은 제2 심볼 값으로서 지칭될 수 있다.
부분 시퀀스 추정기(17)는 제1 등화된 신호(EQ1)에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 검출할 수 있고, 오류 검출 신호(DET)를 생성할 수 있다. 일부 실시예들에서, 부분 시퀀스 추정기(17)는 디지털 입력 신호(IN_D)에 대응하는 비등화된(non-equalized) 신호로부터 제2 데이터 시퀀스(SEQ2)를 생성할 수 있고, 제1 등화된 신호(EQ1) 및 비등화된 신호에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 검출할 수 있다. 부분 시퀀스 추정기(170)는, 제1 데이터 시퀀스(SEQ1)의 오류가 검출된 경우 활성화된(activated) 오류 검출 신호(DET)를 생성할 수 있는 한편, 제1 데이터 시퀀스(SEQ1)의 오류가 검출되지 아니한 경우 비활성화된(inactivated) 오류 검출 신호(DET)를 생성할 수 있다. 부분 시퀀스 추정기(18)의 예시들이 도 4 및 도 9 등을 참조하여 설명될 것이다.
멀티플렉서(19)는 등화 회로(15)로부터 제1 데이터 시퀀스(SEQ1)를 수신할 수 있고, 부분 시퀀스 추정기(17)로부터 제2 데이터 시퀀스(SEQ2)를 수신할 수 있다. 또한, 멀티플렉서(19)는 부분 시퀀스 추정기(17)로부터 수신되는 오류 검출 신호(DET)에 기초하여 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2) 중 하나를 선택할 수 있고, 선택된 데이터 시퀀스를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다. 예를 들면, 멀티플렉서(19)는, 비활성화된 오류 검출 신호(DET)에 응답하여 제1 데이터 시퀀스(SEQ1)를 선택할 수 있는 한편, 활성화된 오류 검출 신호(DET)에 응답하여 제2 데이터 시퀀스(SEQ2)를 선택할 수 있다. 이에 따라, 제1 데이터 시퀀스(SEQ1)에서 오류가 검출되는 경우, 제1 데이터 시퀀스(SEQ1) 대신 제2 데이터 시퀀스(SEQ2)가 출력될 수 있다. 본 명세서에서, 멀티플렉서(19)는 선택 회로로서 지칭될 수도 있다.
전술된 바와 같이, 부분 시퀀스 추정기(17)는 채널(CH)에서 발생한 노이즈 등에 기인하는 오류를 검출할 수 있고, 오류가 검출되는 경우 오류가 정정된 제2 데이터 시퀀스(SEQ2)가 출력 데이터 시퀀스(SEQ)로서 출력될 수 있다. 또한, 노이즈 등에 기인하는 오류가 검출되고 정정됨으로써 등화 회로(15)에 의해서 오류가 전파되는 것이 방지될 수 있고, 결과적으로 통신 오류, 예컨대 비트 오류율(bit error rate; BER)이 감소할 수 있다. 또한, 부분 시퀀스 추정기(17)는 노이즈를 예측, 즉 노이즈가 발생할 수 있는 상태를 판정할 수 있고, 오류의 검출 및 정정(예컨대, 제2 데이터 시퀀스(SEQ2)의 생성)은 오류가 예측되는 경우에만 수행됨으로써 비용, 예컨대 전력 및 시간이 감소할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 등화 회로(20)를 나타내는 블록도이다. 구체적으로, 도 2의 블록도는 등화 회로(20)의 동작을 개략적으로 나타낸다. 도 1을 참조하여 전술된 바와 같이, 등화 회로(20)는 디지털 입력 신호(IN_D)로부터 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다. 이하에서, 도 2는 도 1을 참조하여 설명될 것이다.
도 2를 참조하면, 등화 회로(20)는 결정 피드백 등화기(decision feedback equalizer; DFE)에 기초하여, 디지털 입력 신호(IN_D)로부터 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다. 도 2에 도시된 바와 같이, 제1 데이터 시퀀스(SEQ1)에 포함된 심볼 값은 일련의 지연부들(25)에 의해서 지연될 수 있고, 지연된 심볼 값들이 제1 내지 제n 계수들(C1 내지 Ck)과 승산되어 합산기(29)에 의해 합산될 수 있다(k는 1보다 큰 정수). 일부 실시예들에서, 제1 내지 제k 계수들(C1 내지 Ck) 중 적어도 하나는, 채널 트레이닝에서 도 1의 송신기(5)로부터 제공되는 파라미터들에 기초하여 정의될 수 있다. 가산기(21)는 합산기(29)의 출력은 디지털 입력 신호(IN_D)를 가산함으로써 제1 등화된 신호(EQ1)를 생성할 수 있고, 결정부(23)는 제1 등화된 신호(EQ1)의 레벨을 적어도 하나의 문턱값(threshold)(또는 문턱 레벨)과 비교함으로써 심볼 값을 결정할 수 있다.
도 2에 도시된 바와 같이, 결정 피드백 등화기에서 현재의 심볼 값은 선행하는 심볼 값들에 기초하여 결정될 수 있고, 후속하는 심볼 값들을 판정하는데 사용될 수 있다. 이에 따라, 노이즈 등에 기인하여 하나의 심볼 값에 오류가 발생하는 경우, 후속하는 심볼 값들 역시 오류를 포함할 수 있고, 이에 따라 제1 데이터 시퀀스(SEQ1)에서 오류가 전파될 수 있다. 도 1을 참조하여 전술된 바와 같이, 부분 시퀀스 추정기(17)는 제1 데이터 시퀀스(SEQ1)의 오류를 검출할 수 있고, 오류가 정정된 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 이에 따라, 오류의 전파가 방지될 수 있으며, 비트 오류율이 감소할 수 있다.
도 3은 본 개시의 예시적 실시예에 따라 등화된 신호의 레벨에 따른 심볼의 분포를 나타내는 그래프이다. 구체적으로, 도 3의 그래프는 0의 심볼 값을 가지는 심볼의 분포(31) 및 1의 심볼 값을 가지는 심볼의 분포(32)를 나타낸다.
도 3을 참조하면, 0의 심볼 값을 가지는 심볼들은 제1 레벨(L1)을 중심으로 분포될 수 있고, 1의 심볼 값을 갖는 심볼들은 제2 레벨(L2)을 중심으로 분포될 수 있다. 문턱값(THR)은 제1 레벨(L1) 및 제2 레벨(L2) 사이에 있을 수 있고, 일부 실시예들에서 제1 레벨(L1) 및 제2 레벨(L2)의 중간값일 수 있다(THR = (L1+L2)/2). 이에 따라, 문턱값(THR)보다 낮은 레벨에 대응하는 심볼은 0의 심볼 값을 가지는 것으로 결정될 수 있는 한편, 문턱값(THR)보다 높은 레벨에 대응하는 심볼은 1의 심볼 값을 가지는 것으로 결정될 수 있다. 노이즈 등에 기인하여, 등화된 신호가 문턱값(THR)에 근접한 레벨을 가지는 경우, 결정된 심볼 값에 오류가 포함될 가능성이 높을 수 있다. 따라서, 도 1의 부분 시퀀스 추정기(17)는 문턱값(THR)을 포함하는 범위(R)에 제1 등화된 신호(EQ1)의 레벨이 포함되는 경우, 제1 데이터 시퀀스(SEQ1)에서 예측되는 오류가 존재하는 것, 즉 제1 데이터 시퀀스(SEQ1)가 잠재적(potential) 오류를 포함하는 것으로 판정할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 수신기(40)를 나타내는 블록도이다. 도 1의 수신기(10)와 유사하게, 도 4의 수신기(40)는 등화 회로(42), 부분 시퀀스 추정기(44) 및 멀티플렉서(46)를 포함할 수 있다. 이하에서, 도 4에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 4를 참조하면, 등화 회로(42)는 디지털 입력 신호(IN_D)를 수신할 수 있고, 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다. 또한, 멀티플렉서(46)는 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)를 수신할 수 있고, 오류 검출 신호(DET)에 기초하여 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2) 중 하나를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다. 부분 시퀀스 추정기(44)는 제1 등화된 신호(EQ1)를 수신할 수 있고, 제2 데이터 시퀀스(SEQ2) 및 오류 검출 신호(DET)를 생성할 수 있다. 도 4에 도시된 바와 같이, 부분 시퀀스 추정기(44)는, 오류 예측 회로(44_2), 시퀀스 추정 회로(44_4) 및 오류 검출 회로(44_6)를 포함할 수 있다.
오류 예측 회로(44_2)는 제1 등화된 신호(EQ1)를 수신할 수 있고, 인에이블 신호(ENA)를 생성할 수 있다. 예를 들면, 도 3을 참조하여 전술된 바와 같이, 오류 예측 회로(44_2)는 제1 등화된 신호(EQ1)의 레벨에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 예측할 수 있고, 오류가 예측되는 경우 활성화된 인에이블 신호(ENA)를 생성할 수 있다. 일부 실시예들에서, 오류 예측 회로(44_2)는 오류가 예측되는 시점으로부터 n개의 심볼들에 대응하는 구간 동안 인에이블 신호(ENA)를 활성화시킬 수 있다(n은 1보다 큰 정수). 오류 예측 회로(44_2)의 예시가 도 6 등을 참조하여 설명될 것이다.
시퀀스 추정 회로(44_4)는 제1 등화된 신호(EQ1) 및 인에이블 신호(ENA)를 수신할 수 있고, 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있다. 시퀀스 추정 회로(44_4)는 제1 데이터 시퀀스(SEQ1)의 오류를 가정할 수 있고, 이에 따라 제1 데이터 시퀀스(SEQ1)의 적어도 하나의 심볼 값과 상이한 적어도 하나의 심볼 값을 포함하는 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 시퀀스 추정 회로(44_4)는 제2 등화된 신호(EQ2)의 레벨에 기초하여 심볼 값을 결정할 수 있고, 제2 데이터 시퀀스(SEQ2)는 결정된 심볼 값들을 포함할 수 있다. 시퀀스 추정 회로(44_4)는, 활성화된 인에이블 신호(ENA)에 응답하여 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있는 한편, 비활성화된 인에이블 신호(ENA)에 응답하여 저전력 모드로 설정될 수 있다. 이에 따라, 수신기(40)에서 시퀀스 추정 회로(44_4)에 의한 전력 소비가 감소할 수 있다. 시퀀스 추정 회로(44_4)의 예시가 도 7 등을 참조하여 설명될 것이다.
오류 검출 회로(44_6)는 제1 등화된 신호(EQ1) 및 제2 등화된 신호(EQ2)를 수신할 수 있고, 오류 검출 신호(DET)를 생성할 수 있다. 일부 실시예들에서, 오류 검출 회로(44_6)는 최대 우도 시퀀스 추정(maximum likelihood sequence estimation; MLSE)에 기초하여 오류 검출 신호(DET)를 생성할 수 있다. 최대 우도 시퀀스 추정은, n차원 신호성상도(constellation)에서 n개의 연속적인 심볼들이 가질 수 있는 심볼 값들의 조합들에 대응하는 후보 점들 중, n개의 연속적인 심볼들에 각각 대응하는 n개의 레벨들이 나타내는 점에 가장 가까운 후보 점을 찾는 것을 지칭할 수 있다. 오류 검출 회로(44_6)는 제1 등화된 신호(EQ1)에 대응하는 제1 유클리드 거리(Euclidian distance)(예컨대, 도 10a의 D1) 및 제2 등화된 신호(EQ2)에 대응하는 제2 유클리드 거리(예컨대, 도 10a의 D2)를 계산할 수 있고, 제1 유클리드 거리 및 제2 유클리드 거리의 비교 결과에 기초하여 오류를 검출할 수 있다.
오류 검출 회로(44_6)는 오류 예측 회로(44_2)로부터 인에이블 신호(ENA)를 수신할 수 있다. 오류 검출 회로(44_6)는 활성화된 인에이블 신호(ENA)에 응답하여 오류의 검출 여부에 따라 활성화되거나 비활성화된 오류 검출 신호(DET)를 생성할 수 있는 한편, 비활성화된 인에이블 신호(ENA)에 응답하여 비활성화된 오류 검출 신호(DET)를 생성할 수 있다. 이에 따라, 인에이블 신호(ENA)가 비활성화되는 경우, 즉 제1 데이터 시퀀스(SEQ1)에서 오류가 예측되지 아니하는 경우, 멀티플렉서(46)는 제1 데이터 시퀀스(SEQ1)를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다. 일부 실시예들에서, 오류 검출 회로(44_6)는, 비활성화된 인에이블 신호(ENA)에 응답하여 저전력 모드로 설정될 수 있고, 저전력 모드에서 비활성화된 오류 검출 신호(DET)를 생성할 수 있다. 이에 따라, 수신기(40)에서 시퀀스 추정 회로(44_4)뿐만 아니라 오류 검출 회로(44_6)에 의한 전력 소비도 감소할 수 있다. 오류 검출 회로(44_6)의 예시들이 도 10a 및 도 10b를 참조하여 설명될 것이다.
도 5는 본 개시의 예시적 실시예에 따른 심볼의 예시들을 나타내는 도면이다. 구체적으로, 도 5는 4-레벨 펄스 진폭 변조(4-level pulse amplitude modulation; PAM-4)에 의해서 변조된 심볼의 예시들을 나타낸다. 일부 실시예들에서, 도 5의 세로축은 전압일 수 있다.
심볼은 단위 구간(unit interval; UI)에서 심볼 값에 대응하는 레벨을 가질 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 심볼은 단위 구간(UI)에서 제1 내지 제4 진폭(AMP1 내지 AMP4)을 가질 수 있고, 제1 내지 제4 진폭(AMP1 내지 AMP4)은 4개의 상이한 심볼 값들(예컨대, 이진수들 "00", "01", "10", "11")에 대응할 수 있다. 도 5에 도시된 바와 같이, 단위 구간(UI)은 레벨이 변동하는 구간, 즉 상승 시간(rise time) 및 하강 시간(falling time)을 포함할 수 있고, 도 1의 아날로그-디지털 컨버터(ADC)는 단위 구간(UI)의 중심, 즉 시간 t0에서 심볼을 샘플링함으로써 디지털 입력 신호(IN_D)를 생성할 수 있다.
심볼의 진폭을 판정하기 위하여 제1 내지 제3 문턱값(THR1 내지 THR3)이 사용될 수 있다. 예를 들면, 도 5에 도시된 바와 같이, 제1 문턱값(THR1)은 제1 진폭(AMP1) 및 제2 진폭(AMP2)을 구별하기 위하여 사용될 수 있고, 일부 실시예들에서 제1 진폭(AMP1) 및 제2 진폭(AMP2)의 중간값에 대응할 수 있다. 또한, 제2 문턱값(THR2)은 제2 진폭(AMP2) 및 제3 진폭(AMP3)을 구별하기 위하여 사용될 수 있고, 일부 실시예들에서 제2 진폭(AMP2) 및 제3 진폭(AMP3)의 중간값에 대응할 수 있다. 또한, 제3 문턱값(THR3)은 제3 진폭(AMP3) 및 제4 진폭(AMP4)을 구별하기 위하여 사용될 수 있고, 일부 실시예들에서 제3 진폭(AMP3) 및 제4 진폭(AMP4)의 중간값에 대응할 수 있다.
도 5에서 이상적인 심볼의 예시들이 도시되나, 수신 신호(RX)에 포함된 심볼은 채널(CH) 및/또는 인접한 심볼들로부터 영향을 받을 수 있고, 이에 따라 시간 t0에서 제1 내지 제4 진폭(AMP1 내지 AMP4)과 상이한 진폭을 가질 수 있다. 도 3을 참조하여 전술된 바와 같이, 심볼이 제1 내지 제3 문턱값(THR1 내지 THR3)에 근접한 진폭을 가지는 경우, 결정된 심볼 값은 오류를 포함할 가능성이 높을 수 있다. 이에 따라, 도 4의 오류 예측 회로(44_2)는, 도 5에 도시된 바와 같이 제1 내지 제3 문턱값(THR1 내지 THR3)을 각각 포함하는 제1 내지 제3 범위(R1 내지 R3)를 정의할 수 있고, 제1 등화된 신호(EQ1)의 레벨이 제1 내지 제3 범위(R1 내지 R3) 중 하나의 범위에 포함되는 경우, 잠재적(potential) 오류가 존재하는 것을 판정할 수 있다. 이하에서, 도 5에 도시된 바와 같이 4-레벨 펄스 진폭 변조(PAM-4)가 주로 참조될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 6은 본 개시의 예시적 실시예에 따른 오류 예측 회로(60)를 나타내는 블록도이다. 구체적으로, 도 6의 블록도는 4-레벨 펄스 진폭 변조(PAM-4)에 기초하여 변조된 심볼에서 오류를 예측하는 오류 예측 회로(60)를 나타낸다. 도 4를 참조하여 전술된 바와 같이, 오류 예측 회로(60)는 제1 등화된 신호(EQ1)에 기초하여 오류를 예측할 수 있고, 예측된 오류가 존재하는 경우 활성화된 인에이블 신호(ENA)를 생성할 수 있다. 도 6에 도시된 바와 같이, 오류 예측 회로(60)는 제1 내지 제3 계산기(61 내지 63), 제1 내지 제3 비교기(64 내지 66) 및 3-입력 OR 게이트(67)를 포함할 수 있다.
오류 예측 회로(60)는 제1 등화된 신호(EQ1)의 레벨과 문턱값의 차이를 계산할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 계산기(61)는 제1 등화된 신호(EQ1) 및 제1 문턱값(THR1) 사이 제1 차이(DIF1)를 계산할 수 있고, 제2 계산기(62)는 제1 등화된 신호(EQ1) 및 제2 문턱값(TRH2) 사이 제2 차이(DIF2)를 계산할 수 있으며, 제3 계산기(63)는 제1 등화된 신호(EQ1) 및 제3 문턱값(THR3) 사이 제3 차이(DIF3)를 계산할 수 있다.
오류 예측 회로(60)는 제1 등화된 신호(EQ1)의 레벨 및 문턱값 사이 차이를 기준치와 비교할 수 있고, 해당 차이가 기준치보다 작은 경우 활성화된 인에이블 신호(ENA)를 생성할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 비교기(64)는 제1 차이(DIF1) 및 제1 기준치(REF1)를 비교할 수 있고, 제1 차이(DIF1)가 제1 기준치(REF1)보다 작은 경우, 즉 제1 등화된 신호(EQ1)의 레벨이 제1 범위(R1)에 포함되는 경우, 하이 레벨을 가지는 제1 비교 신호(CMP1)를 생성할 수 있다. 제2 비교기(65)는 제2 차이(DIF2) 및 제2 기준치(REF2)를 비교할 수 있고, 제2 차이(DIF2)가 제2 기준치(REF2)보다 작은 경우, 즉 제1 등화된 신호(EQ1)의 레벨이 제2 범위(R2)에 포함되는 경우, 하이 레벨을 가지는 제2 비교 신호(CMP2)를 생성할 수 있다. 제3 비교기(66)는 제3 차이(DIF3) 및 제3 기준치(REF3)를 비교할 수 있고, 제3 차이(DIF3)가 제3 기준치(REF3)보다 작은 경우, 즉 제1 등화된 신호(EQ1)의 레벨이 제3 범위(R3)에 포함되는 경우, 하이 레벨을 가지는 제3 비교 신호(CMP3)를 생성할 수 있다. 3-입력 OR 게이트(67)는 제1 내지 제3 비교 신호(CMP1 내지 CMP3) 중 하나가 하이 레벨을 가지는 경우, 즉 제1 등화된 신호(EQ1)의 레벨이 제1 내지 제3 범위(R1 내지 R3) 중 하나에 포함되는 경우, 하이 레벨을 가지는 인에이블 신호(ENA)를 생성할 수 있다.
도 4의 오류 예측 회로(44_2)는 도 6의 오류 예측 회로(60)에 제한되지 아니하며, 제1 등화된 신호(EQ1)로부터 인에이블 신호(ENA)를 생성하는 임의의 구조를 가질 수 있다. 예를 들면, 오류 예측 회로(44_2)는, 도 6에 도시된 계산기들 및/또는 비교기들보다 적은 수의 계산기 및/또는 비교기를 포함할 수 있고, 도 6에서 병렬적으로 수행되는 동작들 중 일부를 순차적으로 수행할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 시퀀스 추정 회로(70)를 나타내는 블록도이다. 도 4를 참조하여 전술된 바와 같이, 시퀀스 추정 회로(70)는 제1 등화된 신호(EQ1)를 수신할 수 있고, 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있다. 도 7에 도시된 바와 같이, 시퀀스 추정 회로(70)는 역등화기(72) 및 부분 등화기(74)를 포함할 수 있다. 이하에서, 도 7은 도 4를 참조하여 설명될 것이다.
역등화기(72)는 제1 등화된 신호(EQ1)를 수신할 수 있고, 비등화된 신호(NEQ)를 생성할 수 있다. 제1 데이터 시퀀스(SEQ1)의 오류를 가정하기 위하여 등화 회로(42)에 의해서 등화되지 아니한 신호, 즉 디지털 입력 신호(IN_D)에 대응하는 비등화된 신호(NEQ)가 필요할 수 있고, 역등화기(72)는 등화 회로(42)가 수행한 동작을 역으로 수행함으로써 비등화된 신호(NEQ)를 생성할 수 있다. 예를 들면, 등화 회로(42)가 도 2를 참조하여 전술된 바와 같이 결정 피드백 등화기에 기초하여 제1 등화된 신호(EQ1)를 생성한 경우, 역등화기(72)는 도 2에 도시된 동작을 제1 등화된 신호(EQ1)에 역으로 적용함으로써 비등화된 신호(NEQ)를 생성할 수 있고, DFE 제거기로서 지칭될 수 있다.
부분 등화기(74)는 비등화된 신호(NEQ)를 수신할 수 있고, 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있다. 부분 등화기(74)는 등화 회로(42)와 유사한 구조를 가질 수 있는 한편, 제1 데이터 시퀀스(SEQ1)에서 오류가 예측된 심볼 값과 상이한 심볼 값을 설정할 수 있다. 예를 들면, 제1 데이터 시퀀스(SEQ1)에서 심볼의 레벨이 도 5의 제1 범위(R1)에 포함되고 제1 등화 회로(42)가 해당 심볼 값을 제1 진폭(AMP1)에 대응하는 심볼 값(예컨대, "00")으로 결정한 경우, 부분 등화기(74)는 해당 심볼 값을 제1 범위(R1)에 인접한 다른 진폭, 즉 제2 진폭(AMP2)에 대응하는 심볼 값(예컨대, "01")으로 설정할 수 있다. 일부 실시예들에서, 부분 등화기(74)는 제1 데이터 시퀀스(SEQ1)에서 오류가 예측된 심볼 값을 식별하기 위하여, 등화 회로(42)로부터 제1 데이터 시퀀스(SEQ1)를 수신할 수 있다.
부분 등화기(74)는 제2 데이터 시퀀스(SEQ2)의 설정된 심볼 값 및 비등화된 신호(NEQ)로부터 등화 회로(42)와 동일한 방식으로 제2 등화된 신호(EQ2)를 생성할 수 있다. 또한, 부분 등화기(74)는 설정된 심볼 값에 후속하는 심볼 값들을 등화 회로(42)와 동일한 방식으로 제2 등화된 신호(EQ2)의 레벨들에 기초하여 순차적으로 결정할 수 있고, 이에 따라 제2 데이터 시퀀스(SEQ2)가 생성될 수 있다. 결과적으로, 제2 데이터 시퀀스(SEQ2)는 제1 데이터 시퀀스(SEQ2)의 적어도 하나의 심볼 값과 상이한 적어도 하나의 심볼 값을 포함할 수 있다.
도 8은 본 개시의 예시적 실시예에 따라 시퀀스 추정 회로의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 8의 타이밍도는 제1 등화된 신호(EQ1), 제2 데이터 시퀀스(SEQ1), 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2)를 시간의 흐름에 따라 나타낸다. 도 8에서 제1 등화된 신호(EQ1) 및 제2 등화된 신호(EQ2)는 디지털 값이 나타내는 레벨로서 1 내지 제3 문턱값(THR1 내지 THR3)과 함께 도시된다. 이하에서, 도 8은 도 4를 참조하여 설명될 것이다.
제1 심볼(SYM1)에서, 제1 등화된 신호(EQ1)는 노이즈 등에 기인하여 제2 문턱값(THR2)에 근접한 레벨을 가질 수 있다. 도 8에 도시된 바와 같이, 등화 회로(42)는 제1 심볼(SYM1)의 심볼 값을 "10"으로 결정할 수 있다. 제2 문턱값(THR2)에 근접한 제1 등화된 신호(EQ1)의 레벨에 기인하여, 오류 예측 회로(44_2)는 활성화된 인에이블 신호(ENA)를 생성할 수 있고, 시퀀스 추정 회로(44_4)는 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 도 8에 도시된 바와 같이, 시퀀스 추정 회로(44_4)는 제1 심볼(SYM1)의 심볼 값을 제1 데이터 시퀀스(SEQ1)의 심볼 값 "10"에 인접한 "01"로 설정할 수 있다.
제2 심볼(SYM2)에서, 제1 등화된 신호(EQ1)는 제1 문턱값(THR1) 및 제2 문턱값(THR2) 사이의 레벨을 가질 수 있고, 이에 따라 등화 회로(42)는 제2 심볼(SYM2)의 심볼 값을 "01"으로 결정할 수 있다. 다른 한편으로, 제2 등화된 신호(EQ2)는, 제2 데이터 시퀀스(SEQ2)에서 "01"로 설정된 제1 심볼(SYM1)에 기인하여 제1 문턱값(THR1)보다 낮은 레벨을 가질 수 있고, 이에 따라 시퀀스 추정 회로(44_4)는 제2 심볼(SYM2)의 심볼 값을 "00"으로 결정할 수 있다.
제3 심볼(SYM3)에서, 제1 등화된 신호(EQ1) 및 제2 등화된 신호(EQ2)는 제1 문턱값(THR1)보다 작은 레벨을 각각 가질 수 있고, 이에 따라 제3 심볼(SYM3)의 심볼 값은 1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)에서 "00"으로 판정될 수 있다. 또한, 제n 심볼(SYMn)에서, 제1 등화된 신호(EQ1) 및 제2 등화된 신호(EQ2)는 제2 문턱값(THR2) 및 제3 문턱값(THR3) 사이 레벨을 각각 가질 수 있고, 이에 따라 제n 심볼(SYMn)의 심볼 값은 1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)에서 "10"으로 판정될 수 있다.
도 8에 도시된 바와 같이, 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)는 제1 심볼(SYM1) 및 제2 심볼(SYM2)에서 상이한 심볼 값들을 각각 가질 수 있다. 도 4를 참조하여 전술된 바와 같이, 오류 검출 회로(44_6)에 의해서 제1 데이터 시퀀스(SEQ1)의 오류가 검출되는 경우 제2 데이터 시퀀스(SEQ2)가 선택될 수 있는 한편, 오류 검출 회로(44_6)에 의해서 제1 데이터 시퀀스(SEQ1)의 오류가 검출되지 아니하는 경우 제1 데이터 시퀀스(SEQ1)가 선택될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 수신기(90)를 나타내는 블록도이다. 수신기(90)는, 도 4의 수신기(40)와 유사하게 도 9의 등화 회로(92), 부분 시퀀스 추정기(94) 및 멀티플렉서(96)를 포함할 수 있고, 버퍼(98)를 더 포함할 수 있다. 이하에서, 도 9에 대한 설명 중 도 1 및 도 4에 대한 설명과 중복되는 내용은 생략될 것이다.
도 9를 참조하면, 등화 회로(92)는 디지털 입력 신호(IN_D)를 수신할 수 있고, 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다. 또한, 멀티플렉서(96)는 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)를 수신할 수 있고, 오류 검출 신호(DET)에 기초하여 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2) 중 하나를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다. 부분 시퀀스 추정기(94)는 제1 등화된 신호(EQ1)를 수신할 수 있고, 제2 데이터 시퀀스(SEQ2) 및 오류 검출 신호(DET)를 생성할 수 있다. 도 9에 도시된 바와 같이, 부분 시퀀스 추정기(94)는, 오류 예측 회로(94_2), 시퀀스 추정 회로(94_4) 및 오류 검출 회로(94_6)를 포함할 수 있다.
도 4의 부분 시퀀스 추정기(44)와 비교할 때, 도 9의 부분 시퀀스 추정기(94)에서 시퀀스 추정 회로(94_4)는 제1 등화된 신호(EQ1)를 수신하는 대신, 버퍼(98)로부터 비등화된 신호(NEQ)를 수신할 수 있다. 도 9에 도시된 바와 같이, 버퍼(98)는 디지털 입력 신호(IN_D)를 수신할 수 있고, 디지털 입력 신호(IN_D)를 저장할 수 있다. 예를 들면, 버퍼(98)는 FIFO(first in first out)로 기능할 수 있고, 시퀀스 추정 회로(94_4)가 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성하는데 필요한 디지털 입력 신호(IN_D)의 값들을 저장할 수 있다. 일부 실시예들에서, 버퍼(98)는 메모리 셀 어레이를 포함하는 메모리 장치를 포함할 수도 있고, 복수의 레지스터들을 포함할 수도 있다. 본 명세서에서, 디지털 입력 신호(IN_D)의 값을 버퍼(98)에 저장하는 것은 디지털 입력 신호(IN_D)를 저장하는 것으로 단순하게 지칭될 수 있다. 시퀀스 추정 회로(94_4)는 버퍼(98)로부터 제공되는 비등화된 신호(NEQ)로부터 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있고, 이에 따라 시퀀스 추정 회로(94_4)에서 도 7의 역등화기(72)는 생략될 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따른 오류 검출 회로의 예시들을 나타내는 블록도들이다. 도 4를 참조하여 전술된 바와 같이, 도 10a 및 도 10b의 오류 검출 회로들(100a, 100b)은 최대 우도 시퀀스 추정에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 검출할 수 있고, 검출된 오류에 기초하여 오류 검출 신호(DET)를 생성할 수 있다. 이하에서, 도 10a 및 도 10b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 오류 검출 회로(100a)는 제1 유클리드 거리 계산기(101) 및 제2 유클리드 거리 계산기(102) 및 비교기(103)를 포함할 수 있다. 제1 유클리드 거리 계산기(101)는 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)에 기초하여 제1 유클리드 거리(D1)를 계산할 수 있다. 예를 들면, 제1 유클리드 거리 계산기(101)는, n개의 연속적인 심볼들에 대응하는, 제1 등화된 신호(EQ1)의 n개의 레벨들 및 제1 데이터 시퀀스(SEQ1)에 포함된 n개의 심볼 값들을 추출할 수 있고, n차원의 신호성상도에서 n개의 레벨들이 정의하는 점 및 n개의 심볼 값들이 정의하는 점 사이 유클리드 거리를 제1 유클리드 거리(D1)로서 계산할 수 있다. 또한, 제2 유클리드 거리 계산기(102)는 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)에 기초하여 제2 유클리드 거리(D2)를 계산할 수 있다. 예를 들면, 제2 유클리드 거리 계산기(102)는, n개의 연속적인 심볼들에 대응하는, 제2 등화된 신호(EQ2)의 n개의 레벨들 및 제2 데이터 시퀀스(SEQ2)에 포함된 n개의 심볼 값들을 추출할 수 있고, n차원의 신호성상도에서 n개의 레벨들이 정의하는 점 및 n개의 심볼 값들이 정의하는 점 사이 유클리드 거리를 제2 유클리드 거리(D2)로서 계산할 수 있다.
비교기(103)는 제1 유클리드 거리(D1) 및 제2 유클리드 거리(D2)를 비교할 수 있고, 오류 검출 신호(DET)를 생성할 수 있다. 도 10a에 도시된 바와 같이, 비교기(103)는 제1 유클리드 거리(D1)가 제2 유클리드 거리(D2)보다 큰 경우, 제1 데이터 시퀀스(SEQ1)의 오류가 검출되었음을 나타내는, 활성화된 오류 검출 신호(DET)를 생성할 수 있다.
도 10b를 참조하면, 오류 검출 회로(100b)는 제1 멀티플렉서(104), 제2 멀티플렉서(105), 유클리드 거리 계산기(106), 래치(107) 및 비교기(108)를 포함할 수 있다. 도 10a의 오류 검출 회로(100a)와 비교할 때, 도 10b의 오류 검출 회로(100b)는 하나의 유클리드 거리 계산기(106)를 포함할 수 있고, 제1 유클리드 거리(D1) 및 제2 유클리드 거리(D2)를 병렬적으로 계산하는 대신, 순차적으로 계산할 수 있다. 즉, 제1 데이터 시퀀스(SEQ1) 및 제2 등화된 신호(EQ1)는 도 4의 등화 회로(42)에 의해서 조기에 생성될 수 있는 한편, 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)는, 시퀀스 추정 회로(44_4)에 의해서 지연되어 생성될 수 있으므로, 오류 검출 회로(100b)는 하나의 유클리드 거리 계산기(106)를 사용하여 제1 유클리드 거리(D1) 및 제2 유클리드 거리(D2)를 순차적으로 계산할 수 있다.
제1 멀티플렉서(104)는 제1 데이터 시퀀스(SEQ1) 및 제2 데이터 시퀀스(SEQ2)를 순차적으로 선택하여 유클리드 거리 계산기(106)에 제공할 수 있고, 제2 멀티플렉서(105)는 제1 등화된 신호(EQ1) 및 제2 등화된 신호(EQ2)를 순차적으로 선택하여 유클리드 거리 계산기(106)에 제공할 수 있다. 유클리드 거리 계산기(106)는 제1 유클리드 거리(D1) 및 제2 유클리드 거리(D2)를 순차적으로 계산할 수 있다. 래치(107)는 유클리드 거리 계산기(106)로부터 출력되는 제1 유클리드 거리(D1)를 저장할 수 있고, 비교기(108)에 제1 유클리드 거리(D1)를 제공할 수 있다. 비교기(108)는 래치(107)로부터 제공되는 제1 유클리드 거리(D1) 및 유클리드 거리 계산기(106)로부터 수신되는 제2 유클리드 거리(D2)를 비교함으로써 오류 검출 신호(DET)를 생성할 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다. 오류 검출에 기초한 채널 등화를 위한 방법은, 일련의 심볼들을 포함하는 입력 신호를 처리하는 방법으로서 지칭될 수도 있고, 도 11에 도시된 바와 같이, 복수의 단계들(S20, S30, S40, S50, S60, S70, S80, S90)을 포함할 수 있다. 일부 실시예들에서, 도 11의 방법은 도 1의 수신기(10)에 의해서 수행될 수 있고, 이하에서 도 11은 도 1을 참조하여 설명될 것이다.
도 11을 참조하면, 단계 S20에서, 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)가 생성될 수 있다. 예를 들면, 등화 회로(15)는 결정 피드백 등화기에 기초하여 디지털 입력 신호(IN_D)로부터 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성할 수 있다.
단계 S30에서, 제1 데이터 시퀀스(SEQ1)의 오류가 예측될 수 있다. 예를 들면, 부분 시퀀스 추정기(17)는 제1 등화된 신호(EQ1)의 레벨이 문턱값에 근접한 경우, 제1 데이터 시퀀스(SEQ1)에서 오류가 예측되는 것, 즉 제1 데이터 시퀀스(SEQ1)가 잠재적인 오류를 가지는 것으로 판정할 수 있다. 단계 S30의 예시가 도 12를 참조하여 후술될 것이다. 도 11에 도시된 바와 같이, 단계 S40에서, 오류가 예측되는 경우 단계 S80이 후속하여 수행될 수 있는 한편, 오류가 예측되지 아니하는 경우 단계 S50이 후속하여 수행될 수 있다.
제1 데이터 시퀀스(SEQ1)에서 오류가 예측되지 아니하는 경우, 단계 S50에서 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)가 생성될 수 있다. 예를 들면, 부분 시퀀스 추정기(17)는 제1 데이터 시퀀스(SEQ2)의 오류를 가정함으로써 디지털 입력 신호(IN_D)에 대응하는 비등화된 신호로부터 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)를 생성할 수 있다. 단계 S50의 예시들이 도 13a 및 도 13b를 참조하여 후술될 것이다.
단계 S60에서, 제1 데이터 시퀀스(SEQ1)의 오류가 검출될 수 있다. 예를 들면, 부분 시퀀스 추정기(17)는 최대 우도 시퀀스 추정에 기초하여 제1 데이터 시퀀스(SEQ1)의 오류를 검출할 수 있다. 단계 S60의 예시가 도 14를 참조하여 후술될 것이다. 도 11에 도시된 바와 같이, 단계 S70에서, 제1 데이터 시퀀스(SEQ1)에서 오류가 검출되지 아니한 경우 단계 S80이 후속하여 수행될 수 있는 한편, 제1 데이터 시퀀스(SEQ1)에서 오류가 검출된 경우 단계 S90이 후속하여 수행될 수 있다.
제1 데이터 시퀀스(SEQ1)에서 오류가 예측되지 아니하거나 검출되지 아니한 경우, 단계 S80에서 제1 데이터 시퀀스(SEQ1)가 출력될 수 있다. 예를 들면, 부분 시퀀스 추정기(17)는 제1 데이터 시퀀스(SEQ1)에서 오류가 예측되지 아니하거나, 오류가 예측되었음에도 검출되지 아니한 경우, 비활성화된 오류 검출 신호(DET)를 생성할 수 있고, 멀티플렉서(19)는 비활성화된 오류 검출 신호(DET)에 응답하여 제1 데이터 시퀀스(SEQ1)를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다.
제1 데이터 시퀀스(SEQ1)에서 오류가 검출된 경우, 단계 S90에서 제2 데이터 시퀀스(SEQ2)가 출력될 수 있다. 예를 들면, 부분 시퀀스 추정기(17)는 제1 데이터 시퀀스(SEQ1)에서 오류가 검출된 경우, 활성화된 오류 검출 신호(DET)를 생성할 수 있고, 멀티플렉서(19)는 활성화된 오류 검출 신호(DET)에 응답하여 제2 데이터 시퀀스(SEQ2)를 출력 데이터 시퀀스(SEQ)로서 출력할 수 있다. 이에 따라, 제1 데이터 시퀀스(SEQ1)의 오류를 가정함으로써 생성된 제2 데이터 시퀀스(SEQ2)가 출력될 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다. 구체적으로, 도 12의 순서도는 도 11의 단계 S30의 예시를 나타낸다. 도 11을 참조하여 전술된 바와 같이, 도 12의 단계 S30'에서 제1 데이터 시퀀스(SEQ1)의 오류가 예측될 수 있다. 도 12에 도시된 바와 같이, 단계 S30'은 복수의 단계들(S32, S34, S36, S38)을 포함할 수 있다. 일부 실시예들에서, 단계 S30'은 도 4의 오류 예측 회로(44_2)에 의해서 수행될 수 있고, 이하에서 도 12는 도 4를 참조하여 설명될 것이다.
도 12를 참조하면, 단계 S32에서 제1 등화된 신호(EQ1)의 레벨이 복수의 범위들과 비교될 수 있다. 예를 들면, 오류 예측 회로(44_2)는 심볼 값을 결정하는데 사용되는 적어도 하나의 문턱값을 포함하는 적어도 하나의 범위를 정의할 수 있고, 제1 등화된 신호(EQ1)의 레벨을 적어도 하나의 범위와 비교할 수 있다. 도 12에 도시된 바와 같이, 단계 S34에서, 제1 등화된 신호(EQ1)의 레벨이 적어도 하나의 범위에 포함되는 경우 단계 S36이 후속하여 수행될 수 있는 한편, 제1 등화된 신호(EQ1)의 레벨이 적어도 하나의 범위에 포함되지 아니하는 경우 단계 S38이 후속하여 수행될 수 있다.
제1 등화된 신호(EQ1)의 레벨이 적어도 하나의 범위에 포함되는 경우 단계 S36에서, 오류가 예측되는 것, 즉 예측되는 오류가 있는 것으로 판정될 수 있다. 예를 들면, 오류 예측 회로(44_2)는 오류가 예측되는 경우, 활성화된 인에이블 신호(ENA)를 생성할 수 있다. 다른 한편으로, 제1 등화된 신호(EQ1)의 레벨이 적어도 하나의 범위에 포함되지 아니하는 경우 단계 S38에서, 오류가 예측되지 아니하는 것, 즉 예측되는 오류가 없는 것으로 판정될 수 있다. 예를 들면, 오류 예측 회로(44_2)는 오류가 예측되지 아니하는 경우, 비활성화된 인에이블 신호(ENA)를 생성할 수 있다.
도 13a 및 도 13b는 본 개시의 예시적 실시예들에 따라 오류 검출에 기초한 채널 등화를 위한 방법의 예시들을 나타내는 순서도들이다. 구체적으로, 도 13a 및 도 13b의 순서도들은 도 11의 단계 S50의 예시들을 나타낸다. 도 11을 참조하여 전술된 바와 같이, 도 13a의 단계 S50a 및 도 13b의 단계 S50b에서, 제2 데이터 시퀀스(SEQ2) 및 제2 등화된 신호(EQ2)가 생성될 수 있다. 일부 실시예들에서, 도 13a의 단계 S50a는 도 7의 시퀀스 추정 회로(70)에 의해서 수행될 수 있고, 도 13b의 단계 S50b는 도 9의 시퀀스 추정 회로(94_4)에 의해서 수행될 수 있다. 이하에서, 도 13a 및 도 13b는 도 7 및 도 9를 참조하여 설명될 것이며 도 13a 및 도 13b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 13a를 참조하면, 단계 S50a는 복수의 단계들(S51, S52, S53)을 포함할 수 있다. 단계 S51에서, 제1 등화된 신호(EQ1)로부터 비등화된 신호(NEQ)가 생성될 수 있다. 예를 들면, 도 7의 역등화기(72)는 등화 회로(92)가 디지털 입력 신호(IN_D)으로부터 제1 데이터 시퀀스(SEQ1) 및 제1 등화된 신호(EQ1)를 생성한 동작을 역으로 수행함으로써 제1 등화된 신호(EQ1)로부터 비등화된 신호(NEQ)를 생성할 수 있다.
단계 S52에서, 적어도 하나의 제2 심볼 값이 설정될 수 있다. 예를 들면, 도 7의 부분 등화기(74)는 오류를 포함하는 것으로 가정된 제1 데이터 시퀀스(SEQ1)의 적어도 하나의 제1 심볼 값과 상이한 심볼 값으로서, 제2 데이터 시퀀스(SEQ2)에 포함된 적어도 하나의 제2 심볼 값을 설정할 수 있다.
단계 S53에서, 적어도 하나의 제2 심볼 값 및 비등화된 신호(NEQ)로부터 제2 데이터 시퀀스(SEQ2)가 생성될 수 있다. 예를 들면, 도 7의 부분 등화기(74)는 역등화기(72)가 제공하는 비등화된 신호(NEQ) 및 단계 S52에서 설정된 적어도 하나의 제2 심볼 값에 기초하여 제2 데이터 시퀀스(SEQ2)를 생성할 수 있다. 이에 따라, 제2 데이터 시퀀스(SEQ2)는, 제1 데이터 시퀀스(SEQ1)에서 오류가 검출되는 경우, 제1 데이터 시퀀스(SEQ1) 대신 선택될 수 있고, 오류가 정정된 버전에 대응할 수 있다.
도 13b를 참조하면, 단계 S10에서, 디지털 입력 신호(IN_D)가 버퍼(98)에 저장될 수 있다. 예를 들면, 도 9의 버퍼(98)는 디지털 입력 신호(IN_D)를 수신할 수 있고, 디지털 입력 신호(IN_D)의 값들을 저장할 수 있다. 일부 실시예들에서, 단계 S10은 도 11의 단계 S20이 수행되기 전에 수행될 수 있고, 단계 S20에 후속하여 도 11의 단계 S30 및 단계 S40이 수행된 후, 도 13b의 단계 S50b가 수행될 수 있다. 도 13b에 도시된 바와 같이, 단계 S50b는 복수의 단계들(S54, S55, S56)을 포함할 수 있다.
단계 S54에서, 버퍼(98)로부터 비등화된 신호(NEQ)가 수신될 수 있다. 예를 들면, 도 9의 시퀀스 추정 회로(94_4)는 버퍼(98)로부터 비등화된 신호(NEQ)를 수신할 수 있다. 이에 따라, 시퀀스 추정 회로(94_4)에서 제1 등화된 신호(EQ1)로부터 비등화된 신호(NEQ)를 생성하기 위한 구성요소(예컨대, 도 7의 72)가 생략될 수 있다. 그 다음에, 단계 S55에서 적어도 하나의 제2 심볼 값이 설정될 수 있고, 단계 S56에서 적어도 하나의 제2 심볼 값 및 비등화된 신호(NEQ)로부터 제2 데이터 시퀀스(SEQ2)가 생성될 수 있다.
도 14는 본 개시의 예시적 실시예에 따라 오류 검출에 기초한 채널 등화를 위한 방법을 나타내는 순서도이다. 구체적으로, 도 14의 순서도는 도 11의 단계 S60의 예시를 나타낸다. 도 11을 참조하여 전술된 바와 같이, 도 14의 단계 S60'에서 제1 데이터 시퀀스(SEQ1)의 오류가 검출될 수 있다. 도 14에 도시된 바와 같이, 단계 S60'은 복수의 단계들(S61, S63, S65, S67, S69)을 포함할 수 있다. 일부 실시예들에서, 단계 S60'은 도 4의 오류 검출 회로(44_6)에 의해서 수행될 수 있고, 이하에서 도 14는 도 4를 참조하여 설명될 것이다.
도 14를 참조하면, 단계 S61에서 제1 유클리드 거리(D1)가 계산될 수 있다. 예를 들면, 오류 검출 회로(44_6)는 제1 등화된 신호(EQ1) 및 제1 데이터 시퀀스(SEQ1)에 기초하여 제1 유클리드 거리(D1)를 계산할 수 있다. 제1 유클리드 거리(D1)는, n개의 연속적인 심볼들에서 제1 등화된 신호(EQ1) 및 제1 데이터 시퀀스(SEQ1) 사이 괴리의 정도를 나타낼 수 있다.
단계 S63에서, 제2 유클리드 거리(D2)가 계산될 수 있다. 예를 들면, 오류 검출 회로(44_6)는 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2)에 기초하여 제2 유클리드 거리(D2)를 계산할 수 있다. 제2 유클리드 거리(D2)는, n개의 연속적인 심볼들에서 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2) 사이 괴리의 정도를 나타낼 수 있다. 일부 실시예들에서, 도 10a를 참조하여 전술된 바와 같이, 단계 S61 및 단계 S63은 병렬적으로 수행될 수 있다. 또한, 일부 실시예들에서, 도 10b를 참조하여 전술된 바와 같이, 단계 S61 및 단계 S63은 순차적으로 수행될 수도 있다.
단계 S65에서, 제1 유클리드 거리(D1) 및 제2 유클리드 거리(D2)가 비교될 수 있다. 도 14에 도시된 바와 같이, 제2 유클리드 거리(D2)가 제1 유클리드 거리(D1)보다 작은 경우, 즉 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2) 사이 괴리의 정도가 제1 등화된 신호(EQ1) 및 제1 데이터 시퀀스(SEQ1) 사이 괴리의 정도보다 낮은 경우, 단계 S67에서 제1 데이터 시퀀스(SEQ1)에 오류가 있는 것으로 판정될 수 있다. 다른 한편으로, 제1 유클리드 거리(D1)가 제2 유클리드 거리(D2)보다 작은 경우, 즉 제1 등화된 신호(EQ1) 및 제1 데이터 시퀀스(SEQ1) 사이 괴리의 정도가 제2 등화된 신호(EQ2) 및 제2 데이터 시퀀스(SEQ2) 사이 괴리의 정도보다 낮은 경우, 단계 S69에서 제1 데이터 시퀀스(SEQ1)에 오류가 없는 것으로 판정될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 시스템(150)을 나타내는 블록도이다. 도 15에 도시된 바와 같이, 시스템(150)은 채널(CH)을 통해서 상호 통신하는 메모리 컨트롤러(152) 및 메모리 장치(154)를 포함할 수 있다. 일부 실시예들에서, 메모리 장치(154)는, DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리를 포함할 수도 있고, 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성 메모리를 포함할 수도 있다. 일부 실시예들에서, 시스템(150)은 일련의 명령어들을 실행하는 프로세서 및 버스를 포함하는 컴퓨팅 시스템일 수도 있고, 호스트와 통신하는 스토리지 시스템일 수도 있다.
메모리 컨트롤러(152) 및 메모리 장치(154)는 직렬화된 신호를 채널(CH)을 통해서 송수신할 수 있다. 이를 위하여 도 15에 도시된 바와 같이, 메모리 컨트롤러(152)는 직렬화기(152_2) 및 역직렬화기(152_4)를 포함할 수 있고, 메모리 장치(154) 역시 직렬화기(154_2) 및 역직렬화기(154_4)를 포함할 수 있다. 직렬화기들(152_2, 254_2)은, 상대방에 송신하고자 하는 신호를 병렬적으로 수신할 수 있고, 수신된 신호를 직렬화함으로써 생성된 신호를 채널(CH)에 출력할 수 있다. 또한, 역직렬화기들(152_4, 154_4)은, 채널(CH)을 통해서 직렬화된 신호를 수신할 수 있고, 수신된 신호를 역직렬화함으로써 생성된 신호를 병렬적으로 출력할 수 있다. 직렬화기 및 역직렬화기는 SerDes로서 총괄적으로 지칭될 수도 있다. 또한, 시스템(150)은 높은 데이터 전송속도를 위하여, 2-레벨 펄스 진폭 변조(PAM-2), 4-레벨 펄스 진폭 변조(PAM-4), 8-레벨 펄스 진폭 변조(PAM-8) 등과 같은 멀티 레벨 시그널링을 채용할 수 있다.
도 15의 역직렬화기들(152_4, 154_4)은, 도면들을 참조하여 전술된 수신기를 포함할 수 있다. 이에 따라, 채널(CH)에서 주기적으로 또는 비주기적으로 발생하는 노이즈에 의한 오류가 검출 및 정정될 수 있고, 채널 등화에서 오류의 전파가 방지될 수 있으며, 결과적으로 메모리 컨트롤러(152) 및 메모리 장치(154) 사이 통신에서 비트 오류율이 감소할 수 있다. 또한, 오류의 검출 및 정정은 오류가 예측되는 경우에만 수행될 수 있고, 이에 따라 시스템(150)에서 전력 소비가 절감될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 채널을 통해서 수신된 입력 신호로부터, 제1 데이터 시퀀스 및 제1 등화된 신호를 생성하도록 구성된 등화 회로;
    상기 제1 등화된 신호로부터 상기 제1 데이터 시퀀스의 오류를 가정함으로써 제2 데이터 시퀀스를 생성하도록 구성된 시퀀스 추정 회로;
    상기 제1 등화된 신호에 기초하여 상기 오류를 예측하고, 상기 오류가 예측되는 경우, 상기 시퀀스 추정 회로를 인에이블하도록 구성된 오류 예측 회로; 및
    상기 오류가 검출되는 경우, 상기 제1 데이터 시퀀스 대신 상기 제2 데이터 시퀀스를 출력하도록 구성된 선택 회로를 포함하는 장치.
  2. 청구항 1에 있어서,
    상기 오류 예측 회로는, 단위 구간(unit interval; UI)의 중심에서 상기 제1 등화된 신호의 레벨이 적어도 하나의 범위에 포함되는 경우, 상기 오류가 예측되는 것으로 판정하도록 구성된 것을 특징으로 하는 장치.
  3. 청구항 2에 있어서,
    상기 적어도 하나의 범위는, 심볼 값을 결정하기 위한 적어도 하나의 문턱값을 포함하는 것을 특징으로 하는 장치.
  4. 청구항 1에 있어서,
    상기 시퀀스 추정 회로는, 상기 입력 신호에 대응하는 비등화된(non-equalized) 신호로부터 적어도 하나의 심볼 값을 설정함으로써 상기 제2 데이터 시퀀스를 생성하도록 구성된 부분 등화기를 포함하는 것을 특징으로 하는 장치.
  5. 청구항 4에 있어서,
    상기 시퀀스 추정 회로는, 상기 제1 등화된 신호로부터 상기 비등화된 신호를 생성하도록 구성된 역등화기를 더 포함하는 것을 특징으로 하는 장치.
  6. 청구항 1에 있어서,
    상기 시퀀스 추정 회로는, 상기 제2 데이터 시퀀스에 대응하는 제2 등화된 신호를 생성하도록 구성되고,
    상기 제1 데이터 시퀀스, 상기 제1 등화된 신호, 상기 제2 데이터 시퀀스 및 상기 제2 등화된 신호에 기초하여 상기 오류를 검출하도록 구성된 오류 검출 회로를 더 포함하는 장치.
  7. 청구항 6에 있어서,
    상기 오류 검출 회로는, 상기 제1 등화된 신호와 상기 제1 데이터 시퀀스에 기초한 제1 유클리드 거리(Euclidean distance) 및 상기 제2 등화된 신호와 상기 제2 데이터 시퀀스에 기초하여 제2 유클리드 거리에 기초하여 상기 오류를 검출하도록 구성된 것을 특징으로 하는 장치.
  8. 청구항 7에 있어서,
    상기 오류 검출 회로는, 상기 제1 유클리드 거리가 상기 제2 유클리드 거리보다 큰 경우, 상기 오류의 발생을 판정하도록 구성된 것을 특징으로 하는 장치.
  9. 채널을 통해서 수신된 일련의 심볼들을 포함하는 입력 신호를 처리하도록 구성된 장치로서,
    DFE(decision feedback equalizer)에 기초하여, 상기 입력 신호로부터 제1 데이터 시퀀스를 생성하도록 구성된 등화 회로;
    DFE에 기초하여, 상기 제1 데이터 시퀀스에 포함된 적어도 하나의 제1 심볼 값과 상이한 적어도 하나의 제2 심볼 값을 포함하는 제2 데이터 시퀀스를 상기 입력 신호에 대응하는 비등화된 신호로부터 생성하도록 구성된 시퀀스 추정 회로; 및
    상기 제1 데이터 시퀀스의 오류가 검출되는 경우, 상기 제1 데이터 시퀀스 대신 상기 제2 데이터 시퀀스를 출력하도록 구성된 선택 회로를 포함하는 장치.
  10. 청구항 9에 있어서,
    상기 시퀀스 추정 회로는, 상기 적어도 하나의 제2 심볼 값을 상기 적어도 하나의 제1 심볼 값과 상이한 값으로 설정하도록 구성된 것을 특징으로 하는 장치.
  11. 청구항 9에 있어서,
    상기 등화 회로는, 상기 제1 데이터 시퀀스에 대응하는 제1 등화된 신호를 생성하도록 구성되고,
    상기 시퀀스 추정 회로는, 상기 제2 데이터 시퀀스에 대응하는 제2 등화된 신호를 생성하도록 구성되고,
    상기 제1 등화된 신호 및 상기 제2 등화된 신호에 기초하여 상기 오류를 검출하도록 구성된 오류 검출 회로를 더 포함하는 장치.
  12. 청구항 11에 있어서,
    상기 제1 등화된 신호에 기초하여 상기 오류를 예측하고, 상기 오류가 예측되는 경우, 상기 시퀀스 추정 회로를 인에이블하도록 구성된 오류 예측 회로를 더 포함하는 장치.
  13. 청구항 12에 있어서,
    상기 오류 검출 회로는, 상기 제1 등화된 신호와 상기 제1 데이터 시퀀스에 기초한 제1 유클리드 거리(Euclidean distance) 및 상기 제2 등화된 신호와 상기 제2 데이터 시퀀스에 기초하여 제2 유클리드 거리에 기초하여 상기 오류를 검출하도록 구성된 것을 특징으로 하는 장치.
  14. 채널을 통해서 수신된 일련의 심볼들을 포함하는 입력 신호를 처리하는 방법으로서,
    채널 등화에 기초하여, 상기 입력 신호로부터 제1 데이터 시퀀스 및 제1 등화된 신호를 생성하는 단계;
    상기 제1 등화된 신호에 기초하여 상기 제1 데이터 시퀀스의 오류를 예측하는 단계;
    상기 오류가 예측되는 경우, 상기 채널 등화에 기초하여 상기 입력 신호에 대응하는 비등화된(non-equalized) 신호로부터 제2 데이터 시퀀스를 생성하는 단계;
    상기 제1 데이터 시퀀스에서 오류를 검출하는 단계; 및
    상기 오류가 검출되는 경우, 상기 제1 데이터 시퀀스 대신 상기 제2 데이터 시퀀스를 출력하는 단계를 포함하는 방법.
  15. 청구항 14에 있어서,
    상기 오류를 예측하는 단계는,
    상기 제1 등화된 신호의 레벨을 적어도 하나의 범위와 비교하는 단계; 및
    상기 제1 등화된 신호의 레벨이 상기 적어도 하나의 범위에 포함되는 경우, 상기 오류가 예측되는 것으로 판정하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 청구항 15에 있어서,
    상기 적어도 하나의 범위는, 심볼 값을 결정하기 위한 적어도 하나의 문턱값을 포함하는 것을 특징으로 하는 장치.
  17. 청구항 14에 있어서,
    상기 제2 데이터 시퀀스를 생성하는 단계는,
    상기 제2 데이터 시퀀스에 포함된 적어도 하나의 제2 심볼 값에 상기 제1 데이터 시퀀스에 포함된 적어도 하나의 제1 심볼 값과 상이한 값을 설정하는 단계; 및
    상기 비등화된 신호 및 상기 적어도 하나의 제2 심볼 값에 기초하여, 상기 제2 데이터 시퀀스를 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 청구항 17에 있어서,
    상기 제2 데이터 시퀀스를 생성하는 단계는, 상기 제1 등화된 신호로부터 상기 비등화된 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 청구항 14에 있어서,
    상기 제2 데이터 시퀀스에 대응하는 제2 등화된 신호를 생성하는 단계를 더 포함하고,
    상기 오류를 검출하는 단계는,
    상기 제1 등화된 신호와 상기 제1 데이터 시퀀스에 기초한 제1 유클리드 거리(Euclidean distance)를 계산하는 단계;
    상기 제2 등화된 신호와 상기 제2 데이터 시퀀스에 기초하여 제2 유클리드 거리를 계산하는 단계; 및
    상기 제1 유클리드 거리 및 상기 제2 유클리드 거리에 기초하여 상기 오류를 검출하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 청구항 14에 있어서,
    상기 제1 데이터 시퀀스 및 상기 제1 등화된 신호를 생성하는 단계 및 상기 제2 데이터 시퀀스를 생성하는 단계는, DFE(decision feedback equalizer)에 기초한 것을 특징으로 하는 방법.
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