KR20220031781A - 표시 장치와 그의 제조 방법 - Google Patents

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소명수
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Abstract

본 발명은 서브 화소들 내에서 발광 소자들이 배치되는 영역을 구획하는 격벽과 서브 화소들 사이에 배치되는 뱅크를 동시에 형성함으로써, 제조 비용을 절감할 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 개구부를 정의하는 격벽, 상기 기판 상에 배치되며, 상기 격벽과 일체로 형성되는 제1 뱅크, 상기 격벽과 상기 제1 뱅크 상에 배치되는 제1 전극, 및 상기 개구부에 배치되며, 상기 제1 전극에 전기적으로 연결되는 발광 소자를 구비한다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 서브 화소들 내에서 발광 소자들이 배치되는 개구부를 정의하는 격벽과 발광 소자들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 하는 뱅크를 동시에 형성함으로써, 제조 비용을 절감할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 서브 화소들 내에서 발광 소자들이 배치되는 개구부를 정의하는 격벽과 발광 소자들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 하는 뱅크를 동시에 형성함으로써, 제조 비용을 절감할 수 있는 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 개구부를 정의하는 격벽, 상기 기판 상에 배치되며, 상기 격벽과 일체로 형성되는 제1 뱅크, 상기 격벽과 상기 제1 뱅크 상에 배치되는 제1 전극, 및 상기 개구부에 배치되며, 상기 제1 전극에 전기적으로 연결되는 발광 소자를 구비한다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 개구부를 정의하는 뱅크, 상기 개구부와 상기 뱅크 상에 배치되는 제1 전극, 상기 개구부와 상기 뱅크 상에 배치되는 제2 전극, 및 상기 개구부에 배치되며, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되는 발광 소자를 구비한다. 상기 뱅크는 제1 높이를 갖는 제1 서브 뱅크와 상기 제1 높이보다 높은 제2 높이를 갖는 제2 서브 뱅크를 포함한다. 상기 제1 서브 뱅크와 상기 제2 서브 뱅크는 일체로 형성된다.
상기 다른 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치의 제조 방법은 기판 상에 포토 레지스트층을 형성하는 단계, 광을 차광하는 차광부, 광의 일부를 투과시키는 제1 광 투과부, 및 광을 그대로 통과시키는 제2 광 투과부를 포함하는 하프톤 마스크를 이용하여 상기 포토 레지스트층을 노광하는 단계, 상기 포토 레지스트층을 현상하여 제1 높이를 갖는 제1 격벽 및 제2 격벽과 제2 높이를 갖는 뱅크를 동시에 형성하는 단계, 상기 제1 격벽과 상기 제1 뱅크 상에 제1 전극을 형성하고, 상기 제2 격벽 상에 제2 전극을 형성하는 단계, 및 발광 소자들을 포함하는 도포성 용액을 도포하고, 상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하며, 상기 도포성 용액을 휘발시켜 제거하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 하프톤 마스크를 이용하여 개구부를 정의하는 격벽과 발광 소자들을 형성하기 위한 공정에서 발광 소자들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 하는 뱅크를 일체로 동시에 형성한다. 이에 따라, 마스크 비용이 절감될 수 있으므로, 제조 비용을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 표시 패널의 표시 영역의 화소의 일 예를 보여주는 평면도이다.
도 3은 도 2의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 4는 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 5는 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6은 도 5의 A 영역의 일 예를 상세히 보여주는 확대 단면도이다.
도 7은 도 5의 A 영역의 또 다른 예를 상세히 보여주는 확대 단면도이다.
도 8은 도 5의 A 영역의 또 다른 예를 상세히 보여주는 확대 단면도이다.
도 9는 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 10은 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 11은 도 10의 B 영역의 일 예를 상세히 보여주는 확대 단면도이다.
도 12는 도 10의 B 영역에서 제1 전극이 생략된 경우를 상세히 보여주는 확대 단면도이다.
도 13은 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 14는 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 15는 도 1의 표시 패널의 표시 영역의 화소의 또 다른 예를 보여주는 평면도이다.
도 16은 도 15의 Ⅲ-Ⅲ’을 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 도 15의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 도 13의 Ⅲ-Ⅲ’을 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17은 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18은 도 13의 Ⅲ-Ⅲ’을 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19는 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 21 내지 도 27은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
본 명세서에서는, 일 실시예에 따른 표시 장치(10)가 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치인 것을 예시하였으나, 이에 한정되지 않는다.
일 실시예에 따른 표시 장치(10)는 표시 패널(100), 표시 구동 회로(200), 및 회로 보드(300)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 또는, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 또는, 표시 패널(100)의 기판(도 6의 SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 화소(도 2의 PX)들이 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 회로 보드(300)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
회로 보드(300)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 회로 보드(300)들은 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste)과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 회로 보드(300)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 표시 패널(100)은 회로 보드(300)들을 통해 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 입력 받을 수 있다. 회로 보드(300)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
표시 구동 회로(200)들은 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 생성할 수 있다. 표시 구동 회로(200)들은 데이터 전압들, 전원 전압들, 스캔 타이밍 신호들 등을 회로 보드(300)들을 통해 표시 패널(100)에 공급할 수 있다.
표시 구동 회로(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 회로 보드(300) 상에 부착될 수 있다. 또는, 표시 구동 회로(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
도 2는 도 1의 표시 패널의 표시 영역의 화소의 일 예를 보여주는 평면도이다.
도 2를 참조하면, 표시 영역(DA)은 제1 방향(X축 방향)과 제2 방향(Y축 방향)으로 배열되는 화소(PX)들을 포함한다. 도 2에서는 설명의 편의를 위해 하나의 화소(PX)만을 예시하였다.
화소(PX)들 각각은 복수의 서브 화소들(PX1, PX2, PX3)을 포함한다. 본 명세서에서는, 화소(PX)들 각각이 3 개의 서브 화소들, 즉 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다.
제1 서브 화소(PX1)는 제1 광을 발광하는 발광 소자(172)들을 포함하고, 제2 서브 화소(PX2)는 제2 광을 발광하는 발광 소자(172)들을 포함하며, 제3 서브 화소(PX3)는 제3 광을 발광하는 발광 소자(172)들을 포함할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광이고, 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광이고, 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광일 수 있다.
제1 표시 영역(DA1)에서 제1 서브 화소(PX1)들, 제2 서브 화소(PX2)들, 및 제3 서브 화소(PX3)들은 제1 방향(X축 방향)으로 교대로 배열될 수 있다. 제1 서브 화소(PX1)들은 제2 방향(Y축 방향)으로 배열되고, 제2 서브 화소(PX2)들은 제2 방향(Y축 방향)으로 배열되며, 제3 서브 화소(PX3)들은 제2 방향(Y축 방향)으로 배열될 수 있다.
제1 서브 화소(PX1)들, 제2 서브 화소(PX2)들, 및 제3 서브 화소(PX3)들 각각은 제1 전극(171), 제2 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 발광 소자(172)들을 포함할 수 있다.
제1 전극(171)은 서브 화소들(PX1, PX2, PX3)마다 분리된 화소 전극이고, 제2 전극(173)은 서브 화소들(PX1, PX2, PX3)에 공통으로 연결된 공통 전극일 수 있다. 예를 들어, 어느 한 서브 화소의 제2 전극(173)은 그와 제2 방향(Y축 방향)으로 인접하는 서브 화소의 제2 전극(173)에 전기적으로 연결될 수 있다. 제1 전극(171)은 발광 소자(172)의 일 단에 전기적으로 연결되는 애노드(Anode) 전극이고, 제2 전극(173)은 발광 소자(172)의 타 단에 전기적으로 연결되는 캐소드(Cathode) 전극일 수 있다.
제1 전극(171)과 제2 전극(173)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 전극(171)들 중 어느 하나는 제2 전극(173)의 일 측에 배치되고, 다른 하나는 제2 전극(173)의 타 측에 배치될 수 있다. 제1 전극(171)과 제2 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
제1 전극(171)은 화소 콘택홀(PCT)을 통해 박막 트랜지스터(도 4 및 도 5의 ST)의 소스 전극 또는 드레인 전극에 전기적으로 연결될 수 있다. 제2 전극(173)은 공통 콘택홀(CCT)을 통해 제1 전원 배선(도 4 및 도 5의 VL1)에 전기적으로 연결될 수 있다.
도 2에서는 서브 화소들(PX1, PX2, PX3) 각각이 2 개의 제1 전극(171)들과 1 개의 제2 전극(173)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 서브 화소들(PX1, PX2, PX3) 각각은 1 개의 제1 전극(171)과 1 개의 제2 전극(173)을 포함하거나 3 개 이상의 제1 전극(171)들과 2 개 이상의 제2 전극(173)들을 포함할 수 있다. 또한, 제1 전극(171)과 제2 전극(173)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 제1 전극(171)과 제2 전극(173) 중 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 즉, 제1 전극(171)의 적어도 일부 영역과 제2 전극(173)의 적어도 일부 영역이 서로 이격되어 대향함으로써, 제1 전극(171)과 제2 전극(173) 사이에 발광 소자(172)가 배치될 영역이 형성된다면, 제1 전극(171)과 제2 전극(173)의 배치 구조 또는 형상은 어느 것이든 가능할 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(174)의 연장 길이(제2 방향(Y축 방향)의 길이)와 제2 접촉 전극(175)의 연장 길이(제2 방향(Y축 방향)의 길이) 각각은 제1 전극(171)의 연장 길이(제2 방향(Y축 방향)의 길이)보다 짧을 수 있다. 제1 접촉 전극(174)의 폭(제1 방향(X축 방향)의 길이)와 제2 접촉 전극(175)의 폭(제1 방향(X축 방향)의 길이) 각각은 제1 전극(171)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다.
제1 접촉 전극(174)은 제3 방향(Z축 방향)에서 제1 전극(171)과 중첩할 수 있다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CTT1)을 통해 제1 전극(171)에 연결될 수 있다.
제2 접촉 전극(175)은 제3 방향(Z축 방향)에서 제2 전극(173)과 중첩할 수 있다. 제2 접촉 전극(175)은 제2 접촉 콘택홀(CTT2)을 통해 제2 전극(173)에 연결될 수 있다.
제1 접촉 전극(174)은 발광 소자(172)의 일 단에 배치된 제1 전극과 접촉할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 타 단에 배치된 제2 전극과 접촉할 수 있다. 이에 따라, 발광 소자(172)는 제1 접촉 전극(174)을 통해 제1 전극(171)에 전기적으로 연결되고, 제2 접촉 전극(175)을 통해 제2 전극(173)에 전기적으로 연결될 수 있다.
발광 소자(172)들은 서로 이격되어 배치될 수 있다. 발광 소자(172)들은 제2 방향(Y축 방향)으로 배열될 수 있다. 발광 소자(172)들은 제1 방향(X축 방향)으로 연장될 수 있다.
발광 소자(172)들은 격벽(191)에 의해 정의되는 개구부(OA)에 배치될 수 있다. 즉, 발광 소자(172)들은 제3 방향(Z축 방향)에서 격벽(191)과 중첩하지 않을 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174a)과 접촉하고, 타 단은 제2 접촉 전극(174b)과 접촉할 수 있다. 발광 소자(172)들 각각의 일 단은 제3 방향(Z축 방향)에서 제1 전극(171)과 중첩하고, 타 단은 제3 방향(Z축 방향)에서 제2 전극(173)과 중첩할 수 있다.
발광 소자(172)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(172)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(172)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(172)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(172)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(172)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
격벽(191)은 발광 소자(172)들, 화소 콘택홀(PCT)들, 및 공통 콘택홀(CCT)이 배치되는 개구부(OA)를 정의할 수 있다. 도 2에서는 발광 소자(172)들이 배치되는 개구부(OA)와 화소 콘택홀(PCT)들 및 공통 콘택홀(CCT)이 배치되는 개구부(OA)가 연결되어 하나의 개구부(OA)된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 발광 소자(172)들이 배치되는 개구부(OA)와 화소 콘택홀(PCT)들 및 공통 콘택홀(CCT)이 배치되는 개구부(OA)는 격벽(191)에 의해 분리될 수 있다.
제1 뱅크(193)는 격벽(191)의 외측에 배치될 수 있다. 제1 뱅크(193)는 격벽(191)을 둘러쌀 수 있다. 제1 뱅크(193)는 발광 소자(172)들을 형성하기 위한 공정에서 발광 소자(172)들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 할 수 있다. 제1 뱅크(193)는 서브 화소들(PX1, PX2, PX3) 각각의 테두리에 배치될 수 있다.
도 6은 일 실시예에 따른 발광 소자를 보여주는 예시 도면이다.
도 6을 참조하면, 발광 소자(172)는 제1 반도체층(175a), 제2 반도체층(175b), 활성층(175c), 전극층(175d), 및 절연막(175e)을 포함할 수 있다.
일 실시예에 따른 발광 소자(172)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(172)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(172)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(172)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(172)는 다양한 형태를 가질 수 있다.
발광 소자(172)는 임의의 도전형(예컨대, p형 또는 n형) 불순물이 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(172)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d) 및 절연막(172e)을 포함할 수 있다. 도 3에서는 발광 소자(172)의 각 구성들을 보여주기 위해 절연막(172e)의 일 부분이 제거되어 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)이 노출된 상태를 도시하고 있으며, 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)의 외면을 둘러싸도록 배치될 수 있다.
제1 반도체층(172a)은 n형 반도체일 수 있다. 일 예로, 발광 소자(172)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(172a)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(172a)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(172a)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(172a)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(172b)은 후술하는 활성층(172c) 상에 배치된다. 제2 반도체층(172b)은 p형 반도체일 수 있으며 일 예로, 발광 소자(172)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(172b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(172b)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(172b)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(172b)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 3에서는 제1 반도체층(172a)과 제2 반도체층(172b)이 하나의 층으로 구성된 것을 도시하고 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 반도체층(172a)과 제2 반도체층(172b)은 활성층(172c)의 물질에 따라 제1 반도체층(172a)과 제2 반도체층(172b)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(172c)은 제1 반도체층(172a)과 제2 반도체층(172b) 사이에 배치된다. 활성층(172c)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(172c)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(172c)은 제1 반도체층(172a) 및 제2 반도체층(172b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(172c)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(172c)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(172c)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 활성층(172c)은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(172c)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(172c)이 방출하는 광은 청색 파장대의 광으로 한정되지 않으며, 적색, 및 녹색 파장대의 광을 방출할 수도 있다. 활성층(172c)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(172c)에서 방출되는 광은 발광 소자(172)의 길이 방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(172c)에서 방출되는 광의 방향성은 하나의 방향으로 한정되지 않는다.
전극층(172d)은 오믹(Ohmic) 접촉 전극일 수 있으나, 이에 한정되지 않으며, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(172)는 적어도 하나의 전극층(172d)을 포함할 수 있다. 도 7에서는 발광 소자(172)가 하나의 전극층(172d)을 포함하는 것을 예시하였으나, 2 개 이상의 전극층(172d)을 포함할 수 있다. 또는, 발광 소자(172)에서 전극층(172d)은 생략될 수도 있다.
전극층(172d)은 발광 소자(172)의 일 단이 제1 접촉 전극(174)과 접촉할 때, 발광 소자(172)와 제1 접촉 전극(174) 사이의 저항을 감소시킬 수 있다. 전극층(172d)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(172d)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(172d)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(172d)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)의 외면을 둘러싸도록 배치된다. 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(172e)은 발광 소자(172)의 길이 방향에서 양 단부가 노출되도록 형성될 수 있다.
도 3에서는 절연막(172e)이 발광 소자(172)의 길이 방향으로 연장되어 제1 반도체층(172a)으로부터 전극층(172d)까지 덮도록 배치된 것을 예시하였으나, 이에 한정되지 않는다. 절연막(172e)은 활성층(172c)의 외면, 및 제1 반도체층(172a)과 제2 반도체층(172b)의 일부의 외면만을 덮을 수 있다. 또는, 절연막(172e)은 전극층(172d)의 외면의 일부를 덮음으로써, 전극층(172d)의 외면의 일부가 절연막(172e)에 의해 덮이지 않고 부분적으로 노출될 수도 있다.
절연막(172e)의 두께는 10㎚ 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(172e)의 두께는 40㎚ 내외일 수 있다.
절연막(172e)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라, 활성층(172c)이 제1 접촉 전극(174) 또는 제2 접촉 전극(175)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(172e)은 활성층(172c)을 포함하여 발광 소자(172)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 발광 소자(172)는 표시 장치(10)의 제조 시, 소정의 도포성 용액 내에 포함될 수 있다. 이때, 발광 소자(172)가 도포성 용액 내에서 인접한 다른 발광 소자(172)와 응집되지 않고 분리되기 위해, 절연막(172e)의 표면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(172)의 길이(h)는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛일 수 있으며, 바람직하게는 3㎛ 내지 5㎛일 수 있다. 또한, 발광 소자(172)의 직경은 30㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 발광 소자(172)들은 활성층(172c)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는, 발광 소자(172)의 직경은 500㎚ 내외의 범위를 가질 수 있다.
도 4는 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 5는 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 4 및 도 5를 참조하면, 서브 화소들(PX1, PX2, PX3) 각각은 적어도 하나의 박막 트랜지스터(ST), 적어도 하나의 커패시터(CST), 및 복수의 발광 소자(175)들을 포함할 수 있다.
기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB1)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB1) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 박막 트랜지스터(ST)를 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 반도체층이 배치될 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 소스 전극(SE)과 드레인 전극(DE)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 액티브층(ACT)은 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하며, 소스 전극(SE)과 드레인 전극(DE)은 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하지 않을 수 있다.
액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
게이트 절연막(130) 상에는 박막 트랜지스터(ST)의 게이트 전극(GE)과 커패시터(CST)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층이 배치될 수 있다. 게이트 전극(GE)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터(CST)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터(CST)가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 층간 절연막(142) 상에는 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층이 배치될 수 있다. 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 박막 트랜지스터(ST)의 드레인 전극(DE)을 노출하는 드레인 콘택홀을 통해 드레인 전극(DE)에 연결될 수 있다. 도 4에서는 연결 전극(ANDE)이 박막 트랜지스터(ST)의 드레인 전극(DE)에 연결되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 박막 트랜지스터(ST)의 소스 전극(SE)을 노출하는 소스 콘택홀을 통해 소스 전극(SE)에 연결될 수 있다. 제1 전원 배선(VL1)에는 제1 전원 전압이 인가될 수 있다. 제1 전원 배선(VL1)은 제1 방향(X축 방향)으로 연장될 수 있으나, 이에 한정되지 않는다. 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(ANDE) 상에는 박막 트랜지스터(ST)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 격벽(191), 제1 뱅크(193), 제1 전극(171), 및 제2 전극(173)이 배치될 수 있다.
격벽(191)은 개구부(OA)를 정의할 수 있다. 개구부(OA)는 평탄화막(160)이 격벽(191)에 의해 덮이지 않고 노출된 영역일 수 있다. 격벽(191)은 제1 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 격벽(191)의 측면들 각각은 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
제1 뱅크(193)는 격벽(191)과 일체로 형성될 수 있다. 제1 뱅크(193)의 높이(제3 방향(Z축 방향)의 길이, H2)는 격벽(191)의 높이(제3 방향(Z축 방향)의 길이, H1)보다 클 수 있다. 제1 뱅크(193)는 제1 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 제1 뱅크(193)의 측면들 각각은 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
격벽(191)과 제1 뱅크(193)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 격벽(191)과 제1 뱅크(193)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
제1 전극(171)은 격벽(191)과 제1 뱅크(193) 상에 배치될 수 있다. 제1 전극(171)은 격벽(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제1 전극(171)은 제1 뱅크(193)의 적어도 하나의 측면 상에 배치될 수 있다.
예를 들어, 제1 전극(171)은 도 6과 같이 제1 뱅크(193)의 적어도 하나의 측면(SS)의 전체를 덮을 수 있다. 또는, 제1 전극(171)은 도 7과 같이 제1 뱅크(193)의 적어도 하나의 측면(SS)의 일부가 드러나도록 제1 뱅크(193)의 적어도 하나의 측면(SS)의 일부에는 배치되지 않을 수 있다. 예를 들어, 제1 전극(171)은 도 7과 같이 제1 뱅크(193)의 적어도 하나의 측면(SS)의 상부가 드러나도록 제1 뱅크(193)의 적어도 하나의 측면(SS)의 상부에는 배치되지 않을 수 있다. 또는, 제1 전극(171)은 도 8과 같이 제1 뱅크(193)의 적어도 하나의 측면(SS)의 전체를 덮고, 상면(US)의 일부를 덮을 수 있다.
제2 전극(173)은 격벽(191)과 제1 뱅크(193) 상에 배치될 수 있다. 제2 전극(173)은 격벽(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제2 전극(173)은 제1 뱅크(193)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 어느 한 서브 화소의 제2 전극(173)은 제1 뱅크(193)를 넘어 그와 제2 방향(Y축 방향)으로 인접하는 서브 화소의 제2 전극(173)에 연결될 수 있다.
제1 전극(171)과 제2 전극(173)은 개구부(OA)에 배치될 수 있다. 제1 전극(171)은 개구부(OA)에서 평탄화막(160)을 관통하는 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 이로 인해, 제1 전극(171)은 박막 트랜지스터(ST)의 드레인 전극(DE)에 연결될 수 있다. 제2 전극(173)은 개구부(OA)에서 평탄화막(160)을 관통하는 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다. 제2 전극(173)은 제2 방향(Y축 방향)으로 연장되고, 제1 전원 배선(VL1)은 제1 방향(X축 방향)으로 연장될 수 있다. 이 경우, 제2 전극(173)은 서브 화소들(PX1, PX2, PX3)에서 공통으로 연결될 수 있다.
제1 전극(171)과 제2 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극(171)과 제2 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(175)로부터 발광한 광 중에서 제1 전극(171)과 제2 전극(173)으로 진행하는 광은 제1 전극(171)과 제2 전극(173)에서 발광 소자(175)의 상부로 진행할 수 있다.
예를 들어, 제1 전극(171)과 제2 전극(173)이 제1 뱅크(193)의 측면 상에 배치되므로, 발광 소자(172)로부터 발광된 광 중에서 발광 소자(172)의 측면 방향으로 진행하는 광(L)은 제1 뱅크(193)의 측면 상에 배치된 제1 전극(171) 또는 제2 전극(173)에 의해 반사되어 발광 소자(172)의 상부 방향으로 진행할 수 있다. 이로 인해, 발광 소자(172)로부터 발광된 광이 손실되는 비율을 낮출 수 있으므로, 발광 소자(172)로부터 발광된 광의 출광 효율을 높일 수 있다.
제1 전극(171)과 제2 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 제1 전극(171)과 제2 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
발광 소자(172)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(172)들 상에는 제2 절연막(182)이 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 제1 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(Z축 방향)에서 격벽(191)과 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제1 접촉 전극(174)을 통해 제1 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 제2 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(Z축 방향)에서 격벽(191)과 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제2 접촉 전극(175)을 통해 제2 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(172)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 제2 접촉 전극(175)은 제2 절연막(182)과 제3 절연막(183) 상에 배치될 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다.
발광 소자(175)들 각각의 일 단은 제1 접촉 전극(174)과 제1 전극(171)을 통해 박막 트랜지스터(ST)의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 제2 전극(173)을 통해 제1 전원 배선(VL1)에 연결된다. 그러므로, 발광 소자(175)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제2 절연막(182)과 제3 절연막(183) 상에는 제4 절연막(184)이 배치될 수 있다. 제4 절연막(184)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함할 수 있다. 제4 절연막(184)은 생략될 수 있다.
도 4 및 도 5와 같이, 개구부(OA)를 정의하는 격벽(191)과 발광 소자(172)들을 형성하기 위한 공정에서 발광 소자(172)들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 하는 제1 뱅크(193)를 일체로 동시에 형성한다. 이에 따라, 마스크 비용이 절감될 수 있으므로, 제조 비용을 줄일 수 있다.
도 9는 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 10은 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 9 및 도 10의 실시예는 발광 소자(172)들 상에 파장 변환층(QDL) 또는 투명 절연막이 배치되는 것에서 도 4 및 도 5의 실시예와 차이점이 있다. 도 9 및 도 10에서는 도 4 및 도 5의 실시예와 차이점 위주로 설명한다.
도 9 및 도 10을 참조하면, 제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에 배치되고, 제2 파장 변환층은 제2 서브 화소(PX2)에 배치되며, 투명 절연막은 제3 서브 화소(PX3)에 배치될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2), 및 제3 서브 화소(PX3) 각각의 발광 소자(172)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)의 발광 소자(172)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소(PX2)의 발광 소자(172)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에서 제4 절연막(184) 상에 배치될 수 있다. 제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에서 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제1 전극(171)과 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제2 전극(172) 상에 배치될 수 있다.
제1 파장 변환층(QDL)이 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제1 전극(171)과 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제2 전극(172)에 접촉하는데, 제1 전극(171) 및 제2 전극(172)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 반사율이 높은 도전 물질이므로, 소수성을 가질 수 있다. 이 경우, 제1 파장 변환층(QDL)은 제1 전극(171) 및 제2 전극(172)과 최소 면적으로 접촉하려는 경향을 가지며, 도 11과 같이 상부 방향으로 볼록할 수 있다.
이에 비해, 제1 전극(171) 및 제2 전극(172)이 제1 뱅크(193)의 적어도 하나의 측면에서 생략되는 경우, 제1 파장 변환층(QDL)은 제1 뱅크(193)에 접촉할 수 있다. 제1 뱅크(193)가 포토 레지스트인 경우, 친수성을 가질 수 있다. 이 경우, 제1 파장 변환층(QDL)은 제1 뱅크(193)와 최대 면적으로 접촉하려는 경향을 가지며, 도 12와 같이 하부 방향으로 볼록할 수 있다.
제1 파장 변환층(QDL)의 부피는 도 11과 같이 상부 방향으로 볼록한 경우, 도 12와 같이 하부 방향으로 볼록한 경우보다 클 수 있다. 제1 파장 변환층(QDL)의 부피가 클수록 제1 서브 화소(PX1)의 발광 소자(172)들에서 발광된 제3 광이 제1 파장 변환층(QDL)에 의해 제1 광으로 변환되는 비율을 높일 수 있다. 즉, 제1 파장 변환층(QDL)의 부피가 클수록 발광 소자(172)들로부터 발광된 광의 출광 효율을 높일 수 있다.
또한, 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제1 전극(171)과 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제2 전극(172)에 의해, 제1 파장 변환층(QDL)의 파장 시프터 또는 산란체에 의해 측면 방향으로 진행하는 광을 상부 방향으로 반사할 수 있다. 이로 인해, 발광 소자(172)로부터 발광된 광이 손실되는 비율을 낮출 수 있으므로, 발광 소자(172)로부터 발광된 광의 출광 효율을 높일 수 있다. 이 경우, 제1 파장 변환층(QDL) 상에 배치되는 저굴절 유기막 없이도, 발광 소자(172)로부터 발광된 광의 출광 효율을 높일 수 있으므로, 저굴절 유기막을 생략하여 제조 비용을 절감할 수 있다.
한편, 제2 서브 화소(PX2)에 배치되는 제2 파장 변환층의 배치와 제3 서브 화소(PX3)에 배치되는 투명 절연막의 배치는 제1 파장 변환층(QDL)과 실질적으로 동일하므로, 제2 파장 변환층의 배치와 투명 절연막의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL) 상에는 제1 컬러필터가 배치될 수 있다. 제1 컬러필터는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(PX1)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL)에 의해 변환된 제1 광은 제1 컬러필터를 투과할 수 있다.
제2 파장 변환층 상에는 제2 컬러필터가 배치될 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소(PX2)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
투명 절연막 상에는 제3 컬러필터가 배치될 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소(PX3)의 발광 소자(172)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
컬러필터들 상에는 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 컬러필터들 사이에 배치될 수 있다. 블랙 매트릭스는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
도 13은 도 2의 Ⅰ-Ⅰ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 14는 도 2의 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13 및 도 14의 실시예는 제1 뱅크(193) 상에 제2 뱅크(194)가 배치되며, 제4 절연막(184) 상에 파장 변환층(QDL)이 배치되는 것에서 도 4 및 도 5의 실시예와 차이점이 있다. 도 13 및 도 14에서는 도 4 및 도 5의 실시예와 차이점 위주로 설명한다.
도 13 및 도 14를 참조하면, 제2 뱅크(194)는 제1 뱅크(193) 상에 배치될 수 있다. 제2 뱅크(194)의 높이(제3 방향(Z축 방향)의 길이)는 제1 뱅크(193)의 높이(제3 방향(Z축 방향)의 길이)보다 낮을 수 있다. 제2 뱅크(194)의 면적은 제1 뱅크(193)의 면적보다 작을 수 있다. 제1 뱅크(193)의 상면의 일부는 제2 뱅크(194)에 의해 덮이지 않고 노출될 수 있다.
제2 뱅크(194)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 제2 뱅크(194)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에서 제4 절연막(184) 상에 배치될 수 있다. 제1 파장 변환층(QDL)은 제1 서브 화소(PX1)에서 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제1 전극(171)과 제1 뱅크(193)의 적어도 하나의 측면을 덮는 제2 전극(172) 상에 배치될 수 있다. 제1 파장 변환층(QDL)은 제2 뱅크(194)에 의해 덮이지 않고 노출되는 제1 뱅크(193)의 상면 상에 배치될 수 있다. 제1 파장 변환층(QDL)은 제2 뱅크(194)의 적어도 하나의 측면 상에 배치될 수 있다. 제1 파장 변환층(QDL)의 상면의 높이는 제1 뱅크(193)의 상면의 높이보다 높고, 제2 뱅크(194)의 상면의 높이보다 낮을 수 있다.
제1 파장 변환층(QDL)의 부피는 도 13 및 도 14와 같이 제2 뱅크(194)를 포함하는 경우, 도 9 및 도 10과 같이 제2 뱅크(194)를 포함하지 않는 경우보다 클 수 있다. 제1 파장 변환층(QDL)의 부피가 클수록 제1 서브 화소(PX1)의 발광 소자(172)들에서 발광된 제3 광이 제1 파장 변환층(QDL)에 의해 제1 광으로 변환되는 비율을 높일 수 있다. 즉, 제1 파장 변환층(QDL)의 부피가 클수록 발광 소자(172)들로부터 발광된 광의 출광 효율을 높일 수 있다.
한편, 제1 파장 변환층(QDL)에 대한 설명은 도 9 및 도 10을 결부하여 설명한 바와 실질적으로 동일하므로 생략한다.
도 15는 도 1의 표시 패널의 표시 영역의 화소의 또 다른 예를 보여주는 평면도이다.
도 15의 실시예는 서브 화소들(PX1, PX2, PX3) 각각에서 격벽(191)이 생략되는 것에서 도 2의 실시예와 차이점이 있다. 도 15에서는 도 2의 실시예와 차이점 위주로 설명한다.
도 15를 참조하면, 개구부(OA)는 제1 뱅크(193)에 의해 정의될 수 있다. 개구부(OA)에는 발광 소자(172)들, 화소 콘택홀(PCT)들, 및 공통 콘택홀(CCT)뿐만 아니라, 제1 접촉 전극(174)들, 제2 접촉 전극(175), 제1 접촉 콘택홀(CTT1)들, 및 제2 접촉 콘택홀(CTT2)이 배치될 수 있다.
도 16은 도 15의 Ⅲ-Ⅲ’을 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 17은 도 15의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16 및 도 17의 실시예는 격벽(191)이 생략된 것에서 도 4 및 도 5의 실시예와 차이점이 있다. 도 16 및 도 17에서는 도 4 및 도 5의 실시예와 차이점 위주로 설명한다.
도 16 및 도 17을 참조하면, 제1 뱅크(193)는 제1 서브 뱅크(193a)와 제2 서브 뱅크(193b)를 포함한다. 제1 서브 뱅크(193a)는 제2 서브 뱅크(193b)와 일체로 형성될 수 있다. 제1 서브 뱅크(193a)의 높이(제3 방향(Z축 방향)의 길이, H1)는 제2 서브 뱅크(193b)의 높이(제3 방향(Z축 방향)의 길이, H2)보다 작을 수 있다.
제1 전극(171)은 제1 서브 뱅크(193a)의 적어도 하나의 측면과 상면 상에 배치되고, 제2 서브 뱅크(193b)의 적어도 하나의 측면 상에 배치될 수 있다. 제2 전극(173)은 제1 서브 뱅크(193a)의 적어도 하나의 측면과 상면 상에 배치되고, 제2 서브 뱅크(193b)의 적어도 하나의 측면과 상면 상에 배치될 수 있다.
제1 서브 뱅크(193a)와 제2 서브 뱅크(193b)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 제1 서브 뱅크(193a)와 제2 서브 뱅크(193b)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
도 18은 도 13의 Ⅲ-Ⅲ’을 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 19는 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18 및 도 19의 실시예는 격벽(191)이 생략된 것에서 도 4 및 도 5의 실시예와 차이점이 있을 뿐이므로, 도 18 및 도 19에 대한 자세한 설명은 생략한다.
도 20은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 21 내지 도 27은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 도 20 내지 도 27을 결부하여 일 실시예에 따른 표시 장치(10)의 제조 방법을 상세히 설명한다.
첫 번째로, 도 21과 같이 기판(SUB1) 상에 박막 트랜지스터(ST)들과 평탄화막(160)을 형성한다. (도 20의 S101)
기판(SUB1) 상에 무기 물질을 증착하여 버퍼막(BR)을 형성한다.
그리고 나서, 버퍼막(BR) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 반도체층을 형성한다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체일 수 있다.
그리고 나서, 박막 트랜지스터(ST)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE) 상에 무기 물질을 증착하여 게이트 절연막(130)을 형성한다.
그리고 나서, 게이트 절연막(130) 상에 포토 리소그래피 공정을 이용하여 박막 트랜지스터(ST)의 게이트 전극(GE)과 커패시터(CST)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층을 형성한다.
그리고 나서, 박막 트랜지스터(ST)의 게이트 전극(GE)을 마스크로 하여 소스 전극(SE)과 드레인 전극(DE)에 이온 또는 불순물을 도핑한다. 이로 인해, 박막 트랜지스터(ST)의 소스 전극(SE)과 드레인 전극(DE)은 도전성을 가질 수 있다.
그리고 나서, 박막 트랜지스터(ST)의 게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에 무기 물질을 증착하여 제1 층간 절연막(141)을 형성한다.
그리고 나서, 제1 층간 절연막(141) 상에 포토 리소그래피 공정을 이용하여 커패시터(CST)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층을 형성한다.
그리고 나서, 제2 커패시터 전극(CAE2) 상에 무기 물질을 증착하여 제2 층간 절연막(142)을 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통함으로써 박막 트랜지스터(ST)의 드레인 전극(DE)을 노출하는 드레인 콘택홀(DCT)을 형성한다.
그리고 나서, 제2 층간 절연막(142) 상에 포토 리소그래피 공정을 이용하여 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층을 형성한다. 연결 전극(ANDE)은 드레인 콘택홀(DCT)을 통해 박막 트랜지스터(ST)의 드레인 전극(DE)에 연결될 수 있다.
그리고 나서, 연결 전극(ANDE) 상에는 유기 물질을 증착하여 평탄화막(160)을 형성한다.
두 번째로, 도 22와 같이 평탄화막(160) 상에 포토 레지스트층(PRL)을 형성하고, 하프톤 마스크(MASK)를 이용하여 포토 레지스트층(PRL)을 노광한다. (도 20의 S102)
도 22와 도 23에서는 포토 레지스트층(PRL)이 광이 조사된 부분이 현상할 때 제거되는 포지티브 포토 레지스트인 것을 예시하였다. 하지만, 포토 레지스트층(PRL)은 광이 조사되지 않은 부분이 현상할 때 제거되는 네거티브 포토 레지스트일 수 있다.
포토 레지스트층(PRL) 상에 하프톤 마스크(MASK)를 배치한 후, 포토 레지스트층(PRL)에 광을 조사한다. 하프톤 마스크(MASK)는 차광부(LS), 제1 광 투과부(LT1), 및 제2 광 투과부(LT2)를 포함한다. 차광부(LS)는 광을 차단하는 영역일 수 있다. 제1 광 투과부(LT1)는 입사되는 광을 그대로 투과시키는 영역일 수 있다. 제2 광 투과부(LT2)는 입사되는 광의 일부만을 투과시키는 영역일 수 있다. 제2 광 투과부(LT2)의 광 투과율은 대략 50% 이하일 수 있다.
이로 인해, 차광부(LS)에 대응하는 포토 레지스트층(PRL)의 영역에는 광이 조사되지 않을 수 있다. 제1 광 투과부(LT1)에 대응하는 포토 레지스트층(PRL)의 영역에는 입사되는 광의 대부분이 조사될 수 있다. 제2 광 투과부(LT2)에 대응하는 포토 레지스트층(PRL)의 영역에는 입사되는 광의 일부가 조사될 수 있다.
세 번째로, 도 23과 같이 포토 레지스트층(PRL)을 현상하여 개구부(OA), 제1 높이(H1)를 갖는 격벽(191), 및 제2 높이(H2)를 갖는 제1 뱅크(193)를 동시에 형성한다. (도 20의 S103)
포토 레지스트층(PRL)이 포지티브 포토 레지스트인 경우, 제1 광 투과부(LT1)에 대응하는 포토 레지스트층(PRL)은 모두 제거되며, 개구부(OA)가 형성될 수 있다. 제2 광 투과부(LT2)에 대응하는 포토 레지스트층(PRL)의 일부가 제거되며, 제1 높이(H1)를 갖는 격벽(191)이 형성될 수 있다. 차광부(LS)에 대응하는 포토 레지스트층(PRL)은 제거되지 않으며, 제1 높이(H1)보다 큰 제2 높이(H2)를 갖는 제1 뱅크(193)가 형성될 수 있다.
네 번째로, 도 24와 같이 제1 전극(171)과 제2 전극(173)을 형성하고, 제1 전극(171)과 제2 전극(173) 상에 제1 절연막(181)을 형성한다. (도 20의 S104)
구체적으로, 포토 리소그래피 공정을 이용하여 평탄화막(160)을 관통함으로써 연결 전극(ANDE)을 노출하는 화소 콘택홀(PCT) 및 평탄화막(160)을 관통함으로써 제1 전원 배선(VL1)을 노출하는 공통 콘택홀(CCT)을 동시에 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 평탄화막(160) 상에 제1 전극(171)과 제2 전극(173)을 형성한다. 제1 전극(171)은 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 제2 전극(173)은 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다.
그리고 나서, 제1 전극(171)과 제2 전극(173) 상에 무기 물질을 증착하여 제1 절연막(181)을 형성한다.
다섯 번째로, 도 25와 같이 발광 소자(172)들을 포함하는 도포성 용액을 도포하고, 제1 전극(171)과 제2 전극(172)에 전압을 인가하여 발광 소자(172)들을 정렬하며, 도포성 용액을 제거하고, 발광 소자(172)들 상에 제2 절연막(182)을 형성한다. (도 20의 S105)
구체적으로, 도포성 용액은 잉크젯 프린팅법(Inkjet printing), 잉크젯 주입법(Inkjet injection), 슬롯-다이 코팅법(Slot dye coating), 슬롯-다이 프린팅법(Slot dye printing) 중에 어느 한 공정을 이용하여 도포될 수 있다. 제1 뱅크(193)는 서브 화소들(PX1, PX2, PX3) 각각에서 개구부(OA)를 둘러싸도록 배치되며, 도포성 용액은 제1 뱅크(193) 내에 배치될 수 있다.
그리고 나서, 제1 전극(171)에 제1 구동 전압을 인가하고, 제2 전극(173)에 제2 구동 전압을 인가함으로써, 제1 전극(171)과 제2 전극(173) 사이에 전기장을 형성한다. 도포성 용액 내의 발광 소자(172)들 각각은 전기장에 의해 발광 소자(172)의 일 단이 제1 전극(171)에 인접하게 배치되고, 타 단이 제2 전극(173)에 인접하게 배치되도록 정렬될 수 있다.
그리고 나서, 도포성 용액을 건조하여 발광 소자(172)들을 제외한 도포성 용액을 제거할 수 있다.
그리고 나서, 발광 소자(172)들 상에 무기 물질을 증착하여 제2 절연막(182)를 형성한다.
여섯 번째로, 도 26과 같이 발광 소자(172)의 일 단과 접촉하는 제1 접촉 전극(174)을 형성하고, 제1 접촉 전극(174) 상에 제3 절연막(183)을 형성한다. (도 20의 S106)
구체적으로, 포토 리소그래피 공정을 이용하여 제1 절연막(181)을 관통하여 제1 전극(171)을 노출하는 제1 접촉 콘택홀(CCT1)과 제1 절연막(181)을 관통하여 제2 전극(173)을 노출하는 제2 접촉 콘택홀(CCT2)을 동시에 형성한다.
그리고 나서, 포토 리소그래피 공정을 이용하여 제1 절연막(181) 상에 제1 접촉 전극(174)을 형성한다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CCT1)을 통해 제1 전극(171)에 연결될 수 있다.
그리고 나서, 제1 접촉 전극(174) 상에 무기 물질을 증착하여 제3 절연막(183)을 형성한다.
일곱 번째로, 도 27과 같이 발광 소자(172)의 타 단과 접촉하는 제2 접촉 전극(175)을 형성하고, 제2 접촉 전극(175) 상에 제4 절연막(184)을 형성한다. (도 20의 S107)
구체적으로, 포토 리소그래피 공정을 이용하여 제1 절연막(181) 상에 제2 접촉 전극(175)을 형성한다. 제2 접촉 전극(172)은 제2 접촉 콘택홀(CCT2)을 통해 제2 전극(173)에 연결될 수 있다.
그리고 나서, 제2 접촉 전극(175) 상에 무기 물질을 증착하여 제3 절연막(183)을 형성한다.
도 20 내지 도 27과 같이, 하프톤 마스크(MASK)를 이용하여 개구부(OA)를 정의하는 격벽(191)과 발광 소자(172)들을 형성하기 위한 공정에서 발광 소자(172)들을 포함하는 도포성 용액을 가두는 댐과 같은 역할을 하는 제1 뱅크(193)를 일체로 동시에 형성한다. 이에 따라, 마스크 비용이 절감될 수 있으므로, 제조 비용을 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 표시 구동 회로 300: 회로 보드
171: 제1 전극 172: 발광 소자
173: 제2 전극 174: 제1 접촉 전극
175: 제2 접촉 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 개구부를 정의하는 격벽;
    상기 기판 상에 배치되며, 상기 격벽과 일체로 형성되는 제1 뱅크;
    상기 격벽과 상기 제1 뱅크 상에 배치되는 제1 전극; 및
    상기 개구부에 배치되며, 상기 제1 전극에 전기적으로 연결되는 발광 소자를 구비하는 표시 장치.
  2. 제1 항에 있어서,
    상기 격벽과 상기 제1 뱅크는 동일한 물질을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 격벽의 높이는 상기 제1 뱅크의 높이보다 낮은 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 뱅크의 측면 상에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 뱅크의 측면 중 적어도 일부는 상기 제1 전극에 의해 덮이지 않는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 뱅크의 상면 상에 배치되는 표시 장치.
  7. 제1 항에 있어서,
    상기 격벽 상에 배치되는 제2 전극을 더 구비하고,
    상기 발광 소자는 상기 제2 전극에 전기적으로 연결되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 전극은 상기 제1 뱅크 상에 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 전극은 상기 제1 뱅크의 측면과 상면 상에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자 상에 배치되는 절연막; 및
    상기 절연막 상에 배치되며, 광의 파장을 변환하는 파장 변환층을 더 구비하는 표시 장치.
  11. 제10 항에 있어서,
    상기 파장 변환층은 상기 제1 뱅크의 측면 상에 배치되는 제1 전극에 접촉하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 뱅크의 상면 상에 배치되는 제2 뱅크를 더 구비하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 뱅크의 높이는 상기 제2 뱅크의 높이보다 높은 표시 장치.
  14. 제12 항에 있어서,
    상기 파장 변환층은 상기 제2 뱅크의 측면에 접촉하는 표시 장치.
  15. 기판;
    상기 기판 상에 배치되며, 개구부를 정의하는 뱅크;
    상기 개구부와 상기 뱅크 상에 배치되는 제1 전극;
    상기 개구부와 상기 뱅크 상에 배치되는 제2 전극; 및
    상기 개구부에 배치되며, 상기 제1 전극과 상기 제2 전극에 전기적으로 연결되는 발광 소자를 구비하고,
    상기 뱅크는 제1 높이를 갖는 제1 서브 뱅크와 상기 제1 높이보다 높은 제2 높이를 갖는 제2 서브 뱅크를 포함하며,
    상기 제1 서브 뱅크와 상기 제2 서브 뱅크는 일체로 형성되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 전극은 상기 제1 서브 뱅크의 측면과 상면, 및 상기 제2 서브 뱅크의 측면 상에 배치되는 표시 장치.
  17. 제15 항에 있어서,
    상기 제2 전극은 상기 제1 서브 뱅크의 측면과 상면, 및 상기 제2 서브 뱅크의 측면과 상면 상에 배치되는 표시 장치.
  18. 기판 상에 포토 레지스트층을 형성하는 단계;
    광을 차광하는 차광부, 광을 그대로 투과시키는 제1 광 투과부, 및 광의 일부를 투과시키는 제2 광 투과부를 포함하는 하프톤 마스크를 이용하여 상기 포토 레지스트층을 노광하는 단계;
    상기 포토 레지스트층을 현상하여 개구부, 제1 높이를 갖는 격벽, 및 제2 높이를 갖는 뱅크를 동시에 형성하는 단계;
    상기 개구부, 상기 격벽, 및 상기 뱅크 상에 서로 떨어져 배치되는 제1 전극과 제2 전극을 형성하는 단계; 및
    발광 소자들을 포함하는 도포성 용액을 도포하고, 상기 제1 전극과 상기 제2 전극 사이에 전기장을 형성하여 상기 발광 소자들을 정렬하며, 상기 도포성 용액을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 격벽과 상기 뱅크는 일체로 형성되는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 제1 전극은 상기 격벽의 측면과 상면, 및 상기 뱅크의 측면에 배치되는 표시 장치의 제조 방법.
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