KR20220026204A - Clock distribution network insensitive to power supply noise and a semiconductor memory device including the same - Google Patents

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Abstract

The present invention relates to a clock distribution network insensitive to power supply noise and a semiconductor memory device including the same. The network includes: a clock divider dividing the input clock pair by 1/N (N=2^n, where n is a natural number greater than or equal to 1) to generate and output 2×N divided clocks; a voltage controlled delay line (VCDL) that offsets a delayed clock jitter according to the first control signal during write mode, and cancels a data jitter by using a second control signal (W2*NOISE) during read mode; an adaptive filter in which, after tracking the first and second gains for minimizing jitter in each of the write and read modes, the first and second gains are multiplied by power supply noise to generate the first control signal and the second control signal, thereby providing the signals to the VCDL; a driver driving 2×N divided clocks from which jitter has been removed through the VCDL; and a clock distribution circuit for distributing the 2×N divided clocks and transmitting the clocks to each of a plurality of transmission/reception circuits, wherein the first control signal and the second control signal have phases opposite to that of the power supply noise.

Description

전원 잡음에 둔감한 클럭 분배 네트워크 및 이를 포함하는 반도체 메모리 장치 {Clock distribution network insensitive to power supply noise and a semiconductor memory device including the same}Clock distribution network insensitive to power supply noise and a semiconductor memory device including the same

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전원 잡음에 의해 발생되는 각종 지터를 효과적으로 제거할 수 있도록 하는 전원 잡음에 둔감한 클럭 분배 네트워크 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a clock distribution network insensitive to power source noise that can effectively remove various kinds of jitter caused by power source noise, and a semiconductor memory device including the same.

최근 들어 정보통신 기술의 발달로 인터넷 데이터 트래픽은 꾸준히 증가하고 있다. 이러한 방대한 데이터 처리를 위해 PC 및 스마트폰의 성능은 폭발적으로 향상되고 있으며, 해당 기기들에 사용되는 핵심 부품들인 CPU 및 DRAM의 성능도 이에 비례하여 꾸준히 향상되고 있다. Recently, with the development of information and communication technology, Internet data traffic has been steadily increasing. The performance of PCs and smartphones is explosively improving for processing such vast amounts of data, and the performance of CPU and DRAM, which are core components used in the devices, is steadily improving in proportion to it.

CPU나 DRAM 같은 장치의 성능 향상을 위해서는 클럭 주파수(Clock Frequency)가 높아져야 하며, 고주파수로 동작하는 장치에서 발생하는 가장 큰 문제점 중 하나는 클럭 지터(Clock Jitter)이다. 이러한 클럭 지터에 가장 큰 영향을 미치는 것은 전원잡음(Supply Noise)으로 알려져 있으며, 전원잡음에 의해 클럭 지터가증가하면 고속동작이 불가능해진다.In order to improve the performance of devices such as CPUs and DRAMs, the clock frequency must be increased, and one of the biggest problems in devices operating at high frequencies is clock jitter. The biggest influence on the clock jitter is known as supply noise, and if the clock jitter increases due to the power supply noise, high-speed operation becomes impossible.

CPU나 DRAM 등 클럭 기반으로 동작하는 장치의 경우, 칩 내부에서 클럭이 여러 회로로 분배되는 네트워크가 구성되며, 이러한 네트워크에서 전원 잡음에 의 클럭 지터가 발생하게 된다.In the case of clock-based devices such as CPU or DRAM, a network in which the clock is distributed to several circuits is formed inside the chip, and clock jitter due to power supply noise occurs in these networks.

최신 모바일 DRAM인 LPDDR5(Low Power Double Date Rate 5)를 예로 들면, 기존 LPDDR4에 비해 데이터 전송률(Data Rate)은 1.5배 증가하고, VDD는 1.1V에서 1.0V로 낮아졌다. 전원 잡음은 더욱 증가할 수 밖에 없는 환경이며, 데이터 크기(Data Eye)가 1.5배 작아져 클럭 지터가 커지는 경우 데이터 크기가 작아지게 되어 고속 동작이 매우 어렵게 된다.Taking LPDDR5 (Low Power Double Date Rate 5), the latest mobile DRAM, as an example, compared to the existing LPDDR4, the data rate is increased by 1.5 times and VDD is lowered from 1.1V to 1.0V. Power noise is an environment inevitably increasing further, and when the data eye becomes 1.5 times smaller and the clock jitter increases, the data size becomes smaller, making high-speed operation very difficult.

도 1 및 도 2는 종래의 기술에 따른 DRAM의 클럭 분배 네트워크를 설명하기 위한 도면으로, 이하에서는 설명의 편이를 위해 LPDDR5를 DRAM의 일례로써 선택, 설명하기로 한다. 1 and 2 are diagrams for explaining a clock distribution network of DRAM according to the prior art. Hereinafter, for convenience of description, LPDDR5 will be selected and described as an example of DRAM.

도 1 및 도 2를 참고하면, DRAM는 다수의 데이터(DQ0~7), 데이터(DQ0~7)와 동기된 클럭쌍(RDQS_t, RDQS_c), 데이터 제어를 위한 클럭쌍(WCK_t/ WCK_c), 데이터 반전 및 마스킹 신호(DMI) 각각에 대응되는 단자들을 구비하는 입출력 단자부(110), DQ 단자 각각에 연결되는 송신/수신 회로(TX/RX)와 RDQS 단자 각각에 연결된 송신 회로(TX)를 구비하여, DQ 단자를 통해 입력되는 데이터를 클럭에 동기화하여 셀로 전달하거나, 셀 데이터를 클럭에 동기화하여 DQ 단자로 출력하는 송수신 회로(120), 클럭 입력쌍을 분주하여 입력 클럭의 N배 주기를 가지는 분주 클럭을 생성한 후, 송신 회로와 수신 회로 각각에 분배하는 클럭 분배 네크워크(130) 등을 포함한다.1 and 2 , DRAM includes a plurality of data DQ0 to 7, a clock pair RDQS_t and RDQS_c synchronized with the data DQ0 to 7, a clock pair for data control (WCK_t/ WCK_c), and data An input/output terminal unit 110 having terminals corresponding to each of the inverting and masking signals (DMI), a transmit/receive circuit (TX/RX) connected to each of the DQ terminals, and a transmit circuit (TX) connected to each of the RDQS terminals , a transmission/reception circuit 120 that synchronizes data input through the DQ terminal to a clock and transmits it to a cell, or synchronizes cell data to a clock and outputs it to the DQ terminal, and divides the clock input pair by dividing the clock input pair with an N times period of the input clock After generating a clock, the clock distribution network 130 and the like are distributed to each of the transmitting circuit and the receiving circuit.

그리고 클럭 분배 네크워크(130)는 다시 클럭 입력쌍(WCK_t/ WCK_c)을 수신 및 버퍼링하는 버퍼(131), 버퍼(131)의 출력 클럭쌍을 분주하여 서로 다른 주기를 입력 클럭의 N배 주기를 갖는 다수의 분주 클럭을 생성하는 클럭 디바이더(132), 클럭 디바이더(120)의 다수의 분주 클럭을 드라이빙하는 드라이버(133), 이진 트리 계층 구조로 연결되는 다수의 리피터(RPT)를 통해, 드라이버(133)의 출력 클럭을 분배하여 다수의 송신/수신 회로 각각에 전달하는 클럭 분배 회로(134) 등을 포함한다. In addition, the clock distribution network 130 divides the output clock pair of the buffer 131 for receiving and buffering the clock input pair WCK_t/WCK_c again, and the buffer 131 having a different cycle N times the cycle of the input clock. Through a clock divider 132 that generates a plurality of divided clocks, a driver 133 that drives a plurality of divided clocks of the clock divider 120, and a plurality of repeaters (RPT) connected in a binary tree hierarchy, the driver 133 ) and a clock distribution circuit 134 and the like for distributing the output clock and transferring the output clock to each of the plurality of transmit/receive circuits.

다만, 도 1의 클럭 분배 네크워크(130)에 따르면, 입력 클럭쌍인 WCK_t/ WCK_c는 데이터 입출력 제어를 위해 단자(DQ/DMI)으로 분배(Distribution)되는데, 이러한 과정에서 전원 전압에 의해 클럭 지터가 발생하게 된다. However, according to the clock distribution network 130 of FIG. 1, the input clock pair WCK_t/WCK_c is distributed to the terminals DQ/DMI for data input/output control. In this process, clock jitter is reduced by the power supply voltage. will occur

클럭 지터는 수신 회로에서는 입력 데이터와의 셋업/홀드 시간(setup/hold time)에 영향을 주며, 송신 회로에서는 출력 데이터의 지터를 발생시키게 된다. 또한 송신 회로에서는 클럭 지터 뿐만 아니라 전원 잡음에 의해 송신 회로 자체에서 발생하는 지터가 더해져 최종 데이터 지터는 더욱 커지게 된다.Clock jitter affects the setup/hold time with input data in the receiving circuit, and generates jitter in the output data in the transmitting circuit. In addition, in the transmission circuit, jitter generated in the transmission circuit itself due to power supply noise as well as clock jitter is added, so that the final data jitter becomes larger.

이에 종래에서는 도 2에서와 같이 전원 레귤레이션(supply regulation)을 이용하거나, CML(Current-Mode Logic) 타입 클럭 분배를 통해 전원 잡음에 의한 클럭 지터를 해결하는 방법 등이 제안된 바 있다. Accordingly, conventionally, a method of solving clock jitter caused by power supply noise using supply regulation as shown in FIG. 2 or using a current-mode logic (CML) type clock distribution has been proposed.

도 2의 (a)는 LDO(Low DropOut)를 사용한 전원 레귤레이션(supply regulation) 방법으로, 이는 전원 잡음에 의한 영향을 가장 손쉽게 제거할 수 있으나, 클럭 분배와 송신 회로에서 LDO를 사용하려면 큰 전류 구동 능력과 큰 캐패시터가 필요하여 상대적으로 큰 회로 면적을 필요로 한다는 단점을 가진다. 특히, LDO의 드랍 아웃 전압(drop out voltage)로 인해 Low VDD & High Frequency 동작이 불가능한 추가적인 문제도 가진다. Figure 2 (a) is a power supply regulation method using LDO (Low DropOut), which can most easily remove the effect of power supply noise. It has the disadvantage of requiring a relatively large circuit area due to the need for capability and large capacitors. In particular, there is an additional problem that Low VDD & High Frequency operation is impossible due to the drop out voltage of the LDO.

한편, CML 타입 클럭 분배 방법은 클럭 분배 네크워크 구성 시 클럭 구동(driver)을 인버터가 아닌 CML(Current Mode Logic)를 사용하여 전원 잡음에 영향을 줄이도록 한다. 하지만, 도 2의 (b)의 그래프와 같이 CML의 경우 클럭 주파수와 상관없이 일전한 전류 소모를 하기 때문에 DRAM과 같이 동작 영역이 넓은 장치에는 사용하기 부적합한 한계가 있다. On the other hand, the CML type clock distribution method uses CML (Current Mode Logic) instead of an inverter as a clock driver when configuring a clock distribution network to reduce the influence on power supply noise. However, as shown in the graph of FIG. 2(b), CML consumes the same current regardless of the clock frequency, so there is a limitation that it is unsuitable for use in a device having a wide operating area such as DRAM.

따라서, CML의 경우 고주파수 영역에서만 사용 가능하며, 또한 CML을 사용한다 하더라도 전원 잡음에 의해 송신 회로에서 발생한 데이터 지터를 해결할 방법이 없는 추가적인 문제도 가진다. Therefore, in the case of CML, it can be used only in a high frequency region, and even if CML is used, there is an additional problem that there is no way to solve data jitter generated in the transmission circuit due to power supply noise.

이에 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 VCDL(Voltage Controlled Delay Line)과 적응 필터를 이용하여 전원 잡음에 의해 발생되는 클럭 지터를 보다 효과적으로 제거할 수 있도록 하는 전원 잡음에 둔감한 클럭 분배 네트워크 및 이를 포함하는 반도체 메모리 장치를 제공하고자 한다. Accordingly, in order to solve the above problems, the present invention uses a voltage controlled delay line (VCDL) and an adaptive filter to more effectively remove clock jitter caused by power source noise, which is insensitive to power supply noise. An object of the present invention is to provide a network and a semiconductor memory device including the same.

또한 전력 소모량을 최소화함과 동시에 넓은 대역폭을 확보할 수 있도록 하는 전원 잡음에 둔감한 클럭 분배 네트워크 및 이를 포함하는 반도체 메모리 장치를 제공하고자 한다. Another object of the present invention is to provide a clock distribution network insensitive to power supply noise that minimizes power consumption and secures a wide bandwidth, and a semiconductor memory device including the same.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The object of the present invention is not limited to the object mentioned above, and other objects not mentioned will be clearly understood by those of ordinary skill in the art from the description below.

상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따르면 입력 클럭쌍을 1/N(N=2n n은 1 이상의 자연수) 분주하여 2×N개의 분주 클럭을 생성 및 출력하는 클럭 디바이더; 읽기 모드시에는 제1 제어 신호에 따라 지연 클럭 지터를 상쇄시키고, 쓰기 모드시에는 제2 제어 신호(W2*NOISE)를 이용하여 데이터 지터를 상쇄시키는 VCDL(Voltage Controlled Delay Line); 읽기 및 쓰기 모드 각각에서 지터 발생을 최소화하기 위한 제1 및 제2 이득을 추적한 후, 상기 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성하여 상기 VCDL에 제공하는 적응 필터; 상기 VCDL를 통해 지터 제거된 2×N개의 분주 클럭을 드라이빙하는 드라이버; 및 상기 2×N개의 분주 클럭을 분배하여 다수의 송신/수신 회로 각각에 전달하는 클럭 분배 회로를 포함하며, 상기 제1 제어 신호와 상기 제2 제어 신호는 상기 전원 잡음과 반대되는 위상을 가지는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크를 제공한다. As a means for solving the above problem, according to an embodiment of the present invention, a clock divider that generates and outputs 2×N divided clocks by dividing an input clock pair by 1/N (N=2 n n is a natural number equal to or greater than 1) ; VCDL (Voltage Controlled Delay Line) for canceling delay clock jitter according to the first control signal in the read mode and canceling the data jitter by using the second control signal (W2*NOISE) in the write mode; After tracking the first and second gains for minimizing jitter generation in each of the read and write modes, the first and second gains are multiplied by power supply noise to generate the first control signal and the second control signal. adaptive filter to provide for VCDL; a driver for driving 2xN divided clocks from which jitter has been removed through the VCDL; and a clock distribution circuit that distributes the 2×N divided clocks and transmits them to each of a plurality of transmit/receive circuits, wherein the first control signal and the second control signal have a phase opposite to the power supply noise. Features a clock distribution network that is insensitive to power supply noise.

상기 VCDL은 쓰기 모드일 때에는 상기 제1 제어 신호를 수신하여 전달하고, 읽기 모드일 때에는 상기 제2 제어 신호를 수신하여 전달하는 먹스; 및 상기 2×N개의 분주 클럭 각각에 대응되며, 트랜지스터로 구현된 다수의 지연 소자를 구비하는 2×N개의 지연라인을 포함하며, 상기 지연 소자는 전원 전압에 변동되는 트랜지스터 전류 도통 속도를 상기 제1 제어 신호 또는 상기 제2 제어 신호에 따라 조절하는 것을 특징으로 한다. The VCDL includes: a mux that receives and transmits the first control signal in a write mode, and receives and transmits the second control signal in a read mode; and 2xN delay lines corresponding to each of the 2xN divided clocks and having a plurality of delay elements implemented as transistors, wherein the delay elements control the conduction speed of the transistor current that varies with the power supply voltage. It is characterized in that the adjustment is made according to the first control signal or the second control signal.

상기 적응 필터는 상기 클럭 디바이더의 출력 클럭 중 하나를 1/N 분주하여 기준 클럭을 생성하는 제1 클럭 디바이더; 상기 송신 회로의 출력 신호를 1/2 분주하는 제2 클럭 디바이더; 쓰기 모드인 경우에는 수신 회로의 입력 클럭을 1/N 분주하고, 읽기 모드인 경우에는 상기 제2 클럭 디바이더의 출력 클럭을 1/N 분주하여 딜레이 클럭을 생성하는 제3 클럭 디바이더; 상기 기준 클럭과 상기 딜레이 클럭에 기반하여 전원 잡음 발생 여부에 따른 지연 증감을 파악하고, 지연 증감에 상응하는 신호 값을 가지는 에러 신호를 생성 및 출력하는 제어부; 전원 잡음을 기준 전압에 비교하여 잡음 신호를 생성 및 출력하는 전원 잡음 수신부; 및 상기 에러 신호와 상기 잡음 신호에 기반하여 제1 및 제2 이득을 업데이트한 후, 상기 업데이트된 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성 및 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 한다. The adaptive filter may include: a first clock divider configured to generate a reference clock by dividing one of the output clocks of the clock divider by 1/N; a second clock divider dividing the output signal of the transmitting circuit by 1/2; a third clock divider for generating a delay clock by dividing an input clock of the receiving circuit by 1/N in a write mode and dividing an output clock of the second clock divider by 1/N in a read mode; a control unit configured to determine delay increase or decrease according to whether power supply noise is generated based on the reference clock and the delay clock, and generate and output an error signal having a signal value corresponding to the increase or decrease in delay; a power source noise receiver for generating and outputting a noise signal by comparing the power source noise with a reference voltage; and after updating first and second gains based on the error signal and the noise signal, multiplying the updated first and second gains by power supply noise to generate the first control signal and the second control signal; It characterized in that it comprises a control signal generator to output.

상기 제어부는 상기 기준 클럭과 상기 딜레이 클럭의 위상차를 시간 도메인으로 변환하는 TDC(Time-to-Tigital Converter); 상기 TDC의 지연 시간을 카운팅하는 CNT(counter); 상기 CNT의 출력을 기 설정 시간 동안 수집 및 평균하여 디지털 코드를 생성하는 DLF(Digital Loop Filter); 기 설정된 기준 코드를 저장하는 레지스터; 상기 디지털 코드의 변동량이 기 설정된 불감대에 진입하면, 인에이블 신호를 비활성화시키고, 그렇지 않으면 상기 인에이블 신호를 활성화시키는 인에이블 신호 생성부; 및 상기 인에이블 신호가 활성화되면, 상기 디지털 코드와 상기 기준 코드를 비교하여 상기 에러 신호를 생성하는 에러 신호 생성부를 포함하는 것을 특징으로 한다. The control unit may include: a Time-to-Tigital Converter (TDC) for converting a phase difference between the reference clock and the delay clock into a time domain; CNT (counter) for counting the delay time of the TDC; DLF (Digital Loop Filter) for generating a digital code by collecting and averaging the output of the CNT for a preset time; a register for storing a preset reference code; an enable signal generating unit which deactivates an enable signal when the amount of variation of the digital code enters a preset dead band, otherwise activates the enable signal; and an error signal generator configured to generate the error signal by comparing the digital code with the reference code when the enable signal is activated.

상기 적응 필터는 상기 인에이블 신호가 비활성화되는 경우, 동작 중지되는 것을 특징으로 한다. The adaptive filter is characterized in that when the enable signal is deactivated, the operation is stopped.

본 발명은 클럭 분배 및 TX 전체 회로를 위한 LDO(supply regulation)를 사용하지 않고 적응 필터와 VCDL을 이용하여 전원 잡음에 의한 지터를 감소시키도록 한다. 특히, 클럭 분배의 지터 뿐 아니라 최종 데이터의 지터까지 감소시킬 수 있도록 한다. The present invention reduces jitter caused by power supply noise by using an adaptive filter and VCDL without using LDO (supply regulation) for clock distribution and the entire TX circuit. In particular, it is possible to reduce the jitter of the final data as well as the jitter of the clock distribution.

그리고 본 발명의 적응 필터는 DLL과 달리 이득 캘리브레이션(이득 잠금)이 완료되면, 동작을 일시 멈출 수 있어 적응 필터에 의한 전력 소모량이 최소화되도록 한다. Also, unlike DLL, the adaptive filter of the present invention can temporarily stop operation when gain calibration (gain lock) is completed, so that power consumption by the adaptive filter is minimized.

또한 본 발명의 적응 필터는 이득 캘리브레이션이 끝나면 피드-포워드(feed-foreword)로 동작하기 때문에 DLL과 같은 피드-백 방식에 비해 넓은 동작 대역폭을 보장할 수 있다. 즉, 보상 가능한 전원 잡음의 주파수가 높아지도록 한다. In addition, since the adaptive filter of the present invention operates as a feed-forward after the gain calibration is completed, a wider operating bandwidth can be guaranteed compared to a feedback method such as a DLL. That is, the frequency of compensable power supply noise is increased.

뿐 만 아니라, 본 발명은 기준 클럭 생성을 위한 별도의 레플리카 지연(replica delay)를 사용하지 않고, TDC를 이용한 이득 캘리브레이션 방법을 제시하여 전력 소모량을 감소시킬 수 있다. In addition, the present invention can reduce power consumption by proposing a gain calibration method using TDC without using a separate replica delay for generating a reference clock.

VCDL을 각 데이터 채널(DQ/DMI/RDQS 등)에 설치하는 것이 아니라 클럭 분배 회로의 맨 앞 단에 설치하여 VCDL의 개수와 이로 인한 전력 소모량을 감소시킬 수 있다. Instead of installing VCDLs in each data channel (DQ/DMI/RDQS, etc.), it is possible to reduce the number of VCDLs and their power consumption by installing them at the front end of the clock distribution circuit.

도 1 및 도 2는 종래의 기술에 따른 DRAM의 클럭 분배 네트워크를 설명하기 위한 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 클럭 분배 네트워크를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 VCDL를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 적응 필터를 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 제어부를 설명하기 위한 도면이다. 1 and 2 are diagrams for explaining a clock distribution network of a DRAM according to the related art.
3 and 4 are diagrams for explaining a clock distribution network according to an embodiment of the present invention.
5 is a diagram for explaining VCDL according to an embodiment of the present invention.
6 is a diagram for explaining an adaptive filter according to an embodiment of the present invention.
7 and 8 are diagrams for explaining a control unit according to an embodiment of the present invention.

이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.The following is merely illustrative of the principles of the invention. Therefore, those skilled in the art will be able to devise various devices that, although not explicitly described or shown herein, embody the principles of the present invention and are included within the spirit and scope of the present invention. Moreover, it is to be understood that all conditional terms and examples listed herein are, in principle, expressly intended solely for the purpose of enabling the concept of the present invention to be understood, and not limited to the specifically enumerated embodiments and states as such. should be

또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.Moreover, it is to be understood that all detailed description reciting the principles, aspects, and embodiments of the invention, as well as specific embodiments, are intended to cover structural and functional equivalents of such matters. It should also be understood that such equivalents include not only currently known equivalents, but also equivalents developed in the future, i.e., all devices invented to perform the same function, regardless of structure.

따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.Thus, for example, the block diagrams herein are to be understood as representing conceptual views of illustrative circuitry embodying the principles of the present invention. Similarly, all flowcharts, state transition diagrams, pseudo code, etc. may be tangibly embodied on computer-readable media and be understood to represent various processes performed by a computer or processor, whether or not a computer or processor is explicitly shown. should be

프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.The functions of the various elements shown in the figures including a processor or functional blocks represented by similar concepts may be provided by the use of dedicated hardware as well as hardware having the ability to execute software in association with appropriate software. When provided by a processor, the functionality may be provided by a single dedicated processor, a single shared processor, or a plurality of separate processors, some of which may be shared.

또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 다른 하드웨어도 포함될 수 있다.In addition, the clear use of terms presented as processor, control, or similar concepts should not be construed as exclusively referring to hardware having the ability to execute software, and without limitation, digital signal processor (DSP) hardware, ROM for storing software. It should be understood to implicitly include (ROM), RAM (RAM) and non-volatile memory. Other common hardware may also be included.

본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.In the claims of this specification, a component expressed as a means for performing the function described in the detailed description includes, for example, a combination of circuit elements that perform the function or software in any form including firmware/microcode, etc. It is intended to include all methods of performing the functions of the device, coupled with suitable circuitry for executing the software to perform the functions. Since the present invention defined by these claims is combined with the functions provided by the various enumerated means and in a manner required by the claims, any means capable of providing the functions are equivalent to those contemplated from the present specification. should be understood as

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. The above-described objects, features, and advantages will become more apparent through the following detailed description in relation to the accompanying drawings, whereby those of ordinary skill in the art to which the present invention pertains can easily implement the technical idea of the present invention. There will be. In addition, in the description of the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

도 3 및 도 4는 본 발명의 일 실시예에 따른 클럭 분배 네트워크를 설명하기 위한 도면이다. 3 and 4 are diagrams for explaining a clock distribution network according to an embodiment of the present invention.

도 3 및 도 4를 참고하면, 본 발명의 클럭 분배 네트워크(200)는 버퍼(131), 클럭 디바이더(132), 드라이버(133), 클럭 분배 회로(134) 이외에, 클럭 디바이더(132)의 뒷단에 위치되는 VCDL(Voltage Controlled Delay Line, 210), 적응 필터(220), 및 VB-LDO(Voltage Boosting Low DropOut)(230)를 더 포함하도록 한다. 3 and 4 , the clock distribution network 200 of the present invention includes a buffer 131 , a clock divider 132 , a driver 133 , and a clock divider circuit 134 in addition to the clock divider 132 at the rear end. VCDL (Voltage Controlled Delay Line, 210), an adaptive filter 220, and VB-LDO (Voltage Boosting Low DropOut) 230 located in the to be further included.

버퍼(131)는 클럭 입력쌍(WCK_t/ WCK_c)을 수신 및 버퍼링한다. The buffer 131 receives and buffers the clock input pair WCK_t/WCK_c.

클럭 디바이더(132)는 버퍼(131)의 출력 클럭쌍을 1/N(N=2n n은 1 이상의 자연수) 분주하여 입력 클럭의 N배 주기를 갖는 2×N개의 분주 클럭을 생성 및 출력한다. 이하에서는 설명의 편이를 위해, N을 2로 설정하여 설명하기로 한다. The clock divider 132 divides the output clock pair of the buffer 131 by 1/N (N=2 n n is a natural number greater than or equal to 1) to generate and output 2×N divided clocks having a period N times that of the input clock. . Hereinafter, for convenience of description, N is set to 2 for description.

VCDL(210)는 쓰기 모드시에는 적응 필터(220)의 제1 제어 신호(W1*NOISE)에 따라 지연 클럭 지터를 상쇄시키고, 읽기 모드시에는 적응 필터(220)의 제2 제어 신호(W2*NOISE)를 이용하여 데이터 지터를 상쇄시켜 준다. In the write mode, the VCDL 210 cancels the delay clock jitter according to the first control signal W1*NOISE of the adaptive filter 220, and in the read mode, the second control signal W2* of the adaptive filter 220 NOISE) to cancel data jitter.

이때, VCDL(210)는 클럭 분배 회로(134)의 출력단, 즉 송신/수신 회로의 앞단에 설치될 수 도 있으나, 이러한 경우 송신/수신 회로의 개수만큼 VCDL(210)내 지연라인의 구비 개수가 증가 되어야 하므로, 본 발명에서는 VCDL(210)를 클럭 디바이더(132)의 출력단에 설치하여, 지연라인 구비 개수가 최소화될 수 있도록 한다. At this time, the VCDL 210 may be installed at the output end of the clock distribution circuit 134, that is, at the front end of the transmit/receive circuit. In this case, the number of delay lines in the VCDL 210 is equal to the number of transmit/receive circuits. Therefore, in the present invention, the VCDL 210 is installed at the output terminal of the clock divider 132 so that the number of delay lines can be minimized.

적응 필터(220)는 읽기 및 쓰기 모드 각각에서 지터 발생을 최소화하기 위한 제1 및 제2 이득(W1, W2)을 추적한다. 그리고 제1 및 제2 이득(W1, W2)에 전원 잡음을 곱하여 RX용 클럭의 지터와 반대되는 위상을 가지는 제1 제어 신호(W1*NOISE)과 송신 회로를 통과한 최종 데이터 지터와 반대되는 위상을 가지는 제2 제어 신호(W2*NOISE)를 동시 생성하여 VCDL(210)에 제공한다. The adaptive filter 220 tracks the first and second gains W1 and W2 for minimizing jitter generation in each of the read and write modes. And the first control signal (W1*NOISE) having a phase opposite to the jitter of the RX clock by multiplying the first and second gains (W1, W2) by the power source noise and the phase opposite to the final data jitter passing through the transmission circuit A second control signal W2*NOISE having ? is simultaneously generated and provided to the VCDL 210.

드라이버(133)는 VCDL(210)를 통해 지터 제거된 2×N개의 분주 클럭을 드라이빙한다. The driver 133 drives the jitter-removed 2xN divided clocks through the VCDL 210 .

클럭 분배 회로(134)는 이진 트리 계층 구조로 연결되는 다수의 리피터(RPT)를 통해, 드라이버(133)의 출력 클럭을 분배하여 다수의 송신/수신 회로 각각에 전달한다. The clock distribution circuit 134 distributes the output clock of the driver 133 through a plurality of repeaters (RPT) connected in a binary tree hierarchical structure, and transmits the output clock to each of the plurality of transmit/receive circuits.

더하여, 본 발명에서는 VB-LDO(230)를 더 구비하고, 이를 통해 버퍼(131), 클럭 디바이더(132), 및 VCDL(210)의 전원 전압을 레귤레이션하여, 클럭 디바이더(132)의 출력을 기준 클럭으로 사용하고 VCDL의 지연 값 조절을 편하게 할 수도 있도록 한다. In addition, in the present invention, the VB-LDO 230 is further provided, and through this, the power supply voltage of the buffer 131, the clock divider 132, and the VCDL 210 is regulated, and the output of the clock divider 132 is referenced. Use it as a clock and make it easy to adjust the delay value of VCDL.

이와 같이, 본 발명은 클럭 분배 네트워크(200)에 적응 필터(220)와 VCDL(210)를 추가하고, 이들을 통해 전원 잡음에 의해 클럭 분배에서 발생하는 지터뿐 아니라 송신 회로에 의해 발생되는 데이터 지터까지 감소시킬 수 있도록 한다. In this way, the present invention adds the adaptive filter 220 and the VCDL 210 to the clock distribution network 200, and through them, not only jitter generated in clock distribution due to power supply noise but also data jitter generated by the transmission circuit. make it possible to reduce

도 5는 본 발명의 일 실시예에 따른 VCDL를 설명하기 위한 도면이다. 5 is a diagram for explaining VCDL according to an embodiment of the present invention.

도 5를 참고하면, 본 발명의 VCDL(210)은 먹스(211)와 클럭 디바이더(132)의 출력 클럭 각각에 대응되는 2×N개의 지연 라인(212)으로 구성된다. Referring to FIG. 5 , the VCDL 210 of the present invention includes 2×N delay lines 212 corresponding to output clocks of the mux 211 and the clock divider 132 , respectively.

먹스(211)는 쓰기 모드일 때에는 제1 제어 신호(W1*NOISE)를 수신하여 제어 신호(Vctrl)로써 선택하여 출력하고, 읽기 모드일 때에는 제2 제어 신호(W2*NOISE)를 수신하여 제어 신호(Vctrl)로써 선택하여 출력한다. 제어 신호(Vctrl)는 비반전 제어 신호(VP)와 반전 제어 신호(VN)로 구성됨은 물론 당연하다. In the write mode, the mux 211 receives the first control signal W1*NOISE, selects it as the control signal Vctrl, and outputs it, and in the read mode, receives the second control signal W2*NOISE and receives the control signal (Vctrl) to select and output. It goes without saying that the control signal Vctrl is composed of a non-inverting control signal VP and an inverting control signal VN.

지연 라인(212) 각각은 신호의 지연 전달을 위한 다수의 지연 소자(212_1)와 신호 출력을 위한 버퍼(212_2)를 포함한다. Each of the delay lines 212 includes a plurality of delay elements 212_1 for delayed transmission of signals and a buffer 212_2 for signal output.

지연 소자(212_1) 각각은 전원 전압(VDD)에 연결된 소스와 비반전 제어 신호(VP)가 인가되는 게이트를 가지는 제1 트랜지스터(Q1), 접지 전압(GND)에 연결된 드레인과 비반전 제어 신호(VP)가 인가되는 게이트를 가지는 제2 트랜지스터(Q2), 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2) 사이에 직렬 연결되어, 제1 트랜지스터(Q1)의 드레인에 연결된 소스와 클럭(또는 앞단 지연 소자의 출력 신호)이 인가되는 게이트를 가지는 제3 트랜지스터(Q3), 및 제3 트랜지스터(Q3)의 드레인에 연결된 소스와 클럭(또는 앞단 지연 소자의 출력 신호)이 인가되는 게이트와, 제2 트랜지스터(Q2)의 소스에 연결되는 제4 트랜지스터(Q4)를 구비한다. Each of the delay elements 212_1 includes a first transistor Q1 having a source connected to the power supply voltage VDD and a gate to which the non-inverting control signal VP is applied, a drain connected to the ground voltage GND and a non-inverting control signal ( A second transistor Q2 having a gate to which VP) is applied, a source connected in series between the first transistor Q1 and the second transistor Q2 and connected to the drain of the first transistor Q1 and a clock (or the preceding stage) A third transistor Q3 having a gate to which an output signal of the delay element) is applied, a source connected to the drain of the third transistor Q3 and a gate to which a clock (or an output signal of the preceding delay element) is applied; and a fourth transistor Q4 connected to the source of the transistor Q2.

즉, 본 발명은 제3 및 제4 트랜지스터(Q4)를 이용하여 입력 클럭을 뒷단으로 전달시키되, 전원 잡음에 따라 수시 변동되는 제3 및 제4 트랜지스터(Q4)의 전류 도통 속도를, 제어 신호(VP/VN)에 인가되는 제1 및 제2 트랜지스터(Q2)를 통해 일정하게 유지시켜 줌으로써, 전원 잡음에 따른 지터 발생을 사전 차단하도록 한다. That is, in the present invention, the input clock is transferred to the rear stage by using the third and fourth transistors Q4, and the current conduction speed of the third and fourth transistors Q4, which varies from time to time according to power noise, is controlled by the control signal ( By maintaining constant through the first and second transistors Q2 applied to VP/VN), the generation of jitter due to power supply noise is prevented in advance.

참고로, 트랜지스터의 전류 도통 속도는 소스 전압과 게이트 전압의 크기에 따라 결정된다. 이에 전원 잡음에 의해 소스 전압이 비정상적으로 변동되게 되면, 트랜지스터의 전류 도통 속도 또한 이에 비례하여 변동되어 지터 현상이 발생하게 된다. For reference, the current conduction speed of the transistor is determined by the magnitude of the source voltage and the gate voltage. Accordingly, when the source voltage is abnormally fluctuated due to power source noise, the current conduction speed of the transistor also fluctuates in proportion to this, resulting in jitter.

이에 본 발명에서는 제어 신호(VP,VN)를 게이트 전압으로 인가받는 제1 및 제2 트랜지스터(Q2)를 제3 및 제4 트랜지스터(Q4)의 양단에 연결한 후, 제어 신호(VP,VN)가 전원 잡음과 반대되는 위상을 가지도록 함으로써, 제1 및 제2 트랜지스터(Q2)가 전원 전압에 따라 변동되는 전류 도통 속도가 게이트 전압을 통해 조절되도록 한다. Accordingly, in the present invention, after connecting the first and second transistors Q2 to which the control signals VP and VN are applied as gate voltages to both ends of the third and fourth transistors Q4, the control signals VP and VN are By making α to have a phase opposite to the power source noise, the current conduction speed of the first and second transistors Q2, which varies according to the power source voltage, is controlled through the gate voltage.

그 결과 제3 및 제4 트랜지스터(Q4)는 항상 일정한 전류 도통 속도를 가지게 되고, 제3 및 제4 트랜지스터(Q4)는 지터 없이 클럭을 뒷단으로 전달할 수 있게 된다. 즉, VCDL의 출력(클럭)은 VCDL 뒷 단의 클럭 분배 네트워크에서 발생한 클럭 지터를 미리 보상하는 역할을 한다. 예를 들어, 클럭 분배 네트워크에서 전원 잡음에 의해 +100ps의 지터가 발생하면, VCDL의 출력은 -100ps의 지연을 같는 클럭을 출력하여 지터를 보상할 수 있다.As a result, the third and fourth transistors Q4 always have a constant current conduction speed, and the third and fourth transistors Q4 can transmit the clock to the rear stage without jitter. That is, the output (clock) of the VCDL serves to compensate in advance for the clock jitter generated in the clock distribution network behind the VCDL. For example, if jitter of +100ps occurs due to power supply noise in the clock distribution network, the output of VCDL can compensate for the jitter by outputting a clock with a delay of -100ps.

도 6은 본 발명의 일 실시예에 따른 적응 필터를 설명하기 위한 도면이다. 6 is a diagram for explaining an adaptive filter according to an embodiment of the present invention.

도 6을 참고하면, 본 발명의 적응 필터(220)는 제1 내지 제3 클럭 디바이더(221~223), 제어부(224), 전원 잡음 수신부(225), 제어 신호 생성부(226), 스위칭부(227) 등을 포함한다. Referring to FIG. 6 , the adaptive filter 220 of the present invention includes first to third clock dividers 221 to 223 , a control unit 224 , a power noise receiving unit 225 , a control signal generating unit 226 , and a switching unit. (227) and the like.

제1 클럭 디바이더(221)는 클럭 디바이더(132)의 출력 클럭(ICLK_IN) 중 하나(ICLK_IN)를 수신 및 1/N 분주하여 기준 클럭(CLK_REF)을 생성한다. The first clock divider 221 receives and divides 1/N one of the output clocks ICLK_IN of the clock divider 132 by 1/N to generate a reference clock CLK_REF.

제2 클럭 디바이더(222)는 송신 회로의 출력 신호(PULL_UP)를 수신 및 1/2 분주하여, 송신 회로의 출력 신호의 주파수가 송신 회로의 입력 클럭과 동일 주파수를 가지도록 한다. 이는 송신 회로의 출력 신호의 주파수가 송신 회로의 입력 클럭 보다 2배 높기 때문이다.The second clock divider 222 receives and divides by 1/2 the output signal PULL_UP of the transmission circuit so that the frequency of the output signal of the transmission circuit has the same frequency as the input clock of the transmission circuit. This is because the frequency of the output signal of the transmitting circuit is twice as high as the input clock of the transmitting circuit.

제3 클럭 디바이더(223)는 쓰기 모드인 경우에는 송신 회로의 입력 클럭(ICLK_DIST)을 수신 및 1/N 분주하여 딜레이 클럭(CLK_D)을 생성하고, 일기 모드인 경우에는 제2 클럭 디바이더(222)의 출력 클럭(PULL_UP/2)을 수신 및 1/N 분주하여 딜레이 클럭(CLK_D)을 생성한다. The third clock divider 223 generates a delay clock CLK_D by receiving and dividing by 1/N the input clock ICLK_DIST of the transmission circuit in the write mode, and in the read mode, the second clock divider 222 A delay clock (CLK_D) is generated by receiving and dividing the output clock (PULL_UP/2) by 1/N.

즉, 본 발명에서는 ICLK_IN, ICLK_DIST, PULL_UP의 높은 주파수를 충분히 낮춘 후, 클럭간 위상차를 비교 분석하도록 한다. 또한 쓰기 모드인 경우에서는 ICLK_DIST, 읽기 모드에서는 PULL_UP 신호를 피드백 클럭으로 이용하는 데, 이는 쓰기 모드에서는 ICLK_DIST가 수신 data의 샘플링 클럭으로 사용 되고, 읽기 모드에서는 RDQS(=PULL_UP)가 data와 같은 주파수로 출력되는 신호이기 때문이다.That is, in the present invention, after sufficiently lowering the high frequencies of ICLK_IN, ICLK_DIST, and PULL_UP, the phase difference between clocks is compared and analyzed. Also, in write mode, ICLK_DIST and in read mode, PULL_UP signal are used as feedback clocks. In write mode, ICLK_DIST is used as the sampling clock of the received data, and in read mode, RDQS (=PULL_UP) is output with the same frequency as the data. Because it is a signal.

제어부(224)는 전원 잡음이 없을 때 기준 클럭(CLK_REF)과 딜레이 클럭(CLK_D)간의 지연과, 전원 잡음이 있을 때 기준 클럭(CLK_REF)과 딜레이 클럭(CLK_D)간의 지연을 각각 획득한 후 서로 비교하여, 전원 잡음 발생 여부에 따른 지연 증감을 파악한다. 그리고 지연 증감에 상응하는 신호 값을 가지는 에러 신호(S_error)를 생성 및 출력한다. The controller 224 obtains the delay between the reference clock CLK_REF and the delay clock CLK_D when there is no power source noise and the delay between the reference clock CLK_REF and the delay clock CLK_D when there is power source noise, respectively, and compares them with each other Thus, the increase/decrease in delay according to the occurrence of power source noise is identified. Then, an error signal S_error having a signal value corresponding to the increase or decrease of the delay is generated and output.

전원 잡음 수신부(225)는 어커뮬레이터(Accumulator)의 경우에는 업/다운 카운터(up/down counter)로 구현 가능하고, 잡음 증폭기(noise amplifier)의 경우에는 이득 조절이 가능한 VGA(variable gain amplifier)로 구현되는 비교기를 구비하고, 이를 통해 전원 잡음을 기준 전압(VREF)에 비교하여 잡음 부호 신호(S_noise)를 생성 및 출력한다. In the case of an accumulator, the power noise receiver 225 can be implemented as an up/down counter, and in the case of a noise amplifier, a variable gain amplifier (VGA) with gain controllable. It has a comparator implemented as , and generates and outputs a noise code signal S_noise by comparing the power supply noise with the reference voltage VREF.

제어 신호 생성부(226)는 믹서(226_1), 합산기(226_2), 제1 제어 신호 생성부(226_3), 제2 제어 신호 생성부(226_4) 등을 구비하여, 에러 신호(S_error)와 잡음 부호 신호(S_noise)에 기반하여 제1 및 제2 이득(W1, W2)를 업데이트하고, 이를 반영한 제1 및 제2 제어 신호(W1*NOISE, W2*NOISE)를 생성 및 출력한다. The control signal generator 226 includes a mixer 226_1 , a summer 226_2 , a first control signal generator 226_3 , a second control signal generator 226_4 , and the like, and includes an error signal S_error and noise. sign The first and second gains W1 and W2 are updated based on the signal S_noise, and first and second control signals W1*NOISE and W2*NOISE reflecting the first and second control signals W1*NOISE and W2*NOISE are generated and output.

보다 구체적으로, 쓰기 모드인 경우에는, 믹서(226_1) 및 합산기(226_2)를 통해 에러 신호(S_error)와 잡음 부호 신호(S_noise)를 곱한 후 현재의 제1 이득(W1)에 더하여 에러 신호의 크기가 최소화되는 새로운 제1 이득(W1)을 획득한다. 그리고 제1 제어 신호 생성부(226_3)를 통해 새로운 제1 이득(W1)과 전원 잡음(NOISE)을 곱하여, 제1 제어 신호(W1*NOISE)를 생성 및 출력한다. More specifically, in the write mode, the error signal S_error and the noise code are transmitted through the mixer 226_1 and the summer 226_2. After multiplying the signal S_noise, a new first gain W1 in which the magnitude of the error signal is minimized is obtained by adding it to the current first gain W1. Then, the first control signal W1*NOISE is generated and output by multiplying the new first gain W1 by the power supply noise NOISE through the first control signal generator 226_3.

반면 읽기 모드인 경우에는 믹서(226_1) 및 합산기(226_2)를 통해 에러 신호(S_error)와 잡음 부호 신호(S_noise)를 곱한 후 현재의 제2 이득(W2)에 더하여 제2 이득(W2)을 획득하고, 제2 제어 신호 생성부(226_4)를 통해 새로이 획득된 제2 이득(W2)과 전원 잡음(NOISE)를 곱하여 제2 제어 신호(W2*NOISE)를 생성 및 출력한다. On the other hand, in the read mode, the error signal S_error and the noise code are transmitted through the mixer 226_1 and the summer 226_2. After multiplying the signal S_noise, the second gain W2 is obtained by adding the current second gain W2, and the second gain W2 newly acquired through the second control signal generator 226_4 and the power supply noise (NOISE) is multiplied to generate and output a second control signal W2*NOISE.

스위칭부(227)는 합산기(226_2)와 제1 제어 신호 생성부(226_3) 사이와 송신 회로의 입력단과 제3 클럭 디바이더(223) 사이에 각각 위치되어, 쓰기 모드시에 턴온되는 두 개의 제1 스위치(SW1)와, 합산기(226_2)와 제2 제어 신호 생성부(226_4) 사이와 송신 회로의 출력단과 제3 클럭 디바이더(223) 사이에 각각 위치되어, 읽기 모드시에 턴온되는 두 개의 제2 스위치(SW2)를 구비한다. The switching unit 227 is respectively positioned between the summer 226_2 and the first control signal generator 226_3 and between the input terminal of the transmission circuit and the third clock divider 223, and is turned on in the write mode. The first switch SW1, the summer 226_2 and the second control signal generator 226_4, and the output terminal of the transmission circuit and the third clock divider 223, respectively, are positioned between the two switches that are turned on in the read mode. A second switch SW2 is provided.

즉, DRAM의 동작 모드에 따라 합산기(226_2)의 신호 출력 경로와. 제3 클럭 디바이더(223)의 신호 입력 경로를 변경해주도록 한다. 이때, DRAM의 동작 모드는 읽기 명령어(READ)를 사용하게 용이하게 확인 가능할 것이다. That is, with the signal output path of the summer 226_2 according to the operation mode of the DRAM. The signal input path of the third clock divider 223 is changed. In this case, the operation mode of the DRAM may be easily checked by using the read command READ.

도 7 및 도 8은 본 발명의 일 실시예에 따른 제어부를 설명하기 위한 도면이다. 7 and 8 are diagrams for explaining a control unit according to an embodiment of the present invention.

먼저, 도 7을 참고하면, 본 발명의 제어부(224)는 TDC(Time-to-Tigital Converter)(224_1), CNT(counter)(224_2), DLF(Digital Loop Filter)(224_3), 레지스터(224_4), 인에이블 신호 생성부(224_5), 클럭 수신부(224_6), 및 에러 신호 생성부(224_7) 등을 포함한다. First, referring to FIG. 7 , the controller 224 of the present invention includes a Time-to-Tigital Converter (TDC) 224_1, a counter (CNT) 224_2, a Digital Loop Filter (DLF) 224_3, and a register 224_4. ), an enable signal generator 224_5 , a clock receiver 224_6 , and an error signal generator 224_7 .

TDC(224_1)는 기준 클럭(CLK_REF)와 딜레이 클럭(CLK_D)의 위상차를 시간 도메인으로 변환하고, CNT(counter)(224_2)는 TDC(224_1)의 지연 시간을 카운팅하고, DLF(224_3)는 CNT(224_2)의 출력을 수신 및 평균하여 디지털 코드(LPF_CODE)를 생성 및 출력한다. The TDC 224_1 converts the phase difference between the reference clock CLK_REF and the delay clock CLK_D into the time domain, the CNT (counter) 224_2 counts the delay time of the TDC 224_1, and the DLF 224_3 is the CNT Receives and averages the output of (224_2) to generate and output a digital code (LPF_CODE).

레지스터(224_4)는 기 설정된 기준 코드(REF_CODE)를 저장한다. 이때, 기준 코드(REF_CODE)는 전원 잡음이 없는 경우에 획득되는 LPF_CODE이다. The register 224_4 stores a preset reference code REF_CODE. In this case, the reference code REF_CODE is an LPF_CODE obtained when there is no power source noise.

인에이블 신호 생성부(224_5)는 도 8에서와 같이, 디지털 코드(LPF_CODE)의 변화량이 기 설정된 불감대(DEAD ZONE)로의 진입 여부를 확인하고, 불감대(DEAD ZONE) 미진입시에만 인에이블 신호를 활성화한다. 즉, 디지털 코드(LPF_CODE)의 변동량이 불감대(DEAD ZONE)에 진입하면, 에러가 최소가 되는 이득이 획득되었다고 판단하고 인에이블 신호를 비활성화시킴으로써, 적응 필터(220)의 동작(특히, 제1 내지 제3 클럭 디바이더의 동작)이 중지되도록 한다. As shown in FIG. 8 , the enable signal generating unit 224_5 checks whether the amount of change in the digital code LPF_CODE enters a preset dead zone, and only when the dead zone does not enter the enable signal activate That is, when the variation amount of the digital code LPF_CODE enters the DEAD ZONE, it is determined that the gain with the minimum error has been obtained, and the enable signal is deactivated, thereby operating the adaptive filter 220 (particularly, the first to the operation of the third clock divider) is stopped.

클럭 수신부(224_6)는 인에이블 신호가 활성화되면, 기준 클럭(CLK_REF)를 에러 신호 생성부(224_7)의 동작 클럭로써 획득 및 제공한다. When the enable signal is activated, the clock receiving unit 224_6 obtains and provides the reference clock CLK_REF as the operating clock of the error signal generating unit 224_7 .

에러 신호 생성부(224_7)는 디지털 코드(LPF_CODE)와 기준 코드(REF_CODE)를 비교하여, 비교 결과값에 상응하는 에러 신호(S_error)를 생성 및 출력한다. 즉, 디지털 코드(LPF_CODE)가 기준 코드(REF_CODE)보다 크거나 같을 경우 “1”을, 그렇지 않을 때에는 “0"의 신호값을 가지는 에러 신호 신호(S_error)를 생성 및 출력한다.The error signal generator 224_7 compares the digital code LPF_CODE and the reference code REF_CODE, and generates and outputs an error signal S_error corresponding to the comparison result. That is, when the digital code LPF_CODE is greater than or equal to the reference code REF_CODE, it generates and outputs an error signal signal S_error having a signal value of “1” and otherwise, “0”.

이와 같이, 본 발명의 적응 필터는 제어부를 통해 이득 캘리브레이션(gain calibration)을 수행하고, 이득 캘리브레이션이 완료되면, 더 이상 적응 필터 동작을 위한 피드백 루프의 동작을 수행하지 않도록 한다. As described above, the adaptive filter of the present invention performs gain calibration through the control unit, and when the gain calibration is completed, the feedback loop for the adaptive filter operation is not performed any more.

그 결과, 본 발명의 적응 필터는 DLL을 이용하여 전원 잡음을 보상하는 방식에 비해 전력 소모량을 줄일 수 있으며, 이득 잠금 이후 피드-포워드(feed-foreword)로 동작하기 때문에 DLL에 비해 좀 더 높은 주파수의 전원 잡음에도 대응이 가능한 장점(DLL에 비해 넓은 대역폭을 가짐)을 가지게 된다. As a result, the adaptive filter of the present invention can reduce power consumption compared to a method of compensating for power supply noise using a DLL, and since it operates as a feed-forward after gain locking, a higher frequency than a DLL It has the advantage of being able to cope with the noise of the power supply (it has a wider bandwidth compared to the DLL).

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.In the above, preferred embodiments of the present invention have been illustrated and described, but the present invention is not limited to the specific embodiments described above, and it is common in the technical field to which the present invention pertains without departing from the gist of the present invention as claimed in the claims. Various modifications may be made by those having the knowledge of, of course, and these modifications should not be individually understood from the technical spirit or perspective of the present invention.

Claims (6)

입력 클럭쌍을 1/N(N=2n n은 1 이상의 자연수) 분주하여 2×N개의 분주 클럭을 생성 및 출력하는 클럭 디바이더;
쓰기 모드시에는 제1 제어 신호에 따라 지연 클럭 지터를 상쇄시키고, 읽기 모드시에는 제2 제어 신호(W2*NOISE)를 이용하여 데이터 지터를 상쇄시키는 VCDL(Voltage Controlled Delay Line);
쓰기 및 읽기 모드 각각에서 지터 발생을 최소화하기 위한 제1 및 제2 이득을 추적한 후, 상기 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성하여 상기 VCDL에 제공하는 적응 필터;
상기 VCDL를 통해 지터 제거된 2×N개의 분주 클럭을 드라이빙하는 드라이버; 및
상기 2×N개의 분주 클럭을 분배하여 다수의 송신/수신 회로 각각에 전달하는 클럭 분배 회로를 포함하며,
상기 제1 제어 신호와 상기 제2 제어 신호는
상기 전원 잡음과 반대되는 위상을 가지는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크. a clock divider that divides an input clock pair by 1/N (N=2 n n is a natural number greater than or equal to 1) to generate and output 2×N divided clocks;
VCDL (Voltage Controlled Delay Line) for canceling delay clock jitter according to the first control signal in the write mode and canceling the data jitter by using the second control signal (W2*NOISE) in the read mode;
After tracking the first and second gains for minimizing jitter generation in each of the write and read modes, the first and second gains are multiplied by power supply noise to generate the first control signal and the second control signal. adaptive filter to provide for VCDL;
a driver for driving 2xN divided clocks from which jitter has been removed through the VCDL; and
and a clock distribution circuit that distributes the 2×N divided clocks and transmits them to each of a plurality of transmit/receive circuits,
The first control signal and the second control signal are
A clock distribution network insensitive to power supply noise, characterized in that it has a phase opposite to that of the power supply noise. 제1항에 있어서, 상기 VCDL은
쓰기 모드일 때에는 상기 제1 제어 신호를 수신하여 전달하고, 읽기 모드일 때에는 상기 제2 제어 신호를 수신하여 전달하는 먹스; 및
상기 2×N개의 분주 클럭 각각에 대응되며, 트랜지스터로 구현된 다수의 지연 소자를 구비하는 2×N개의 지연라인을 포함하며,
상기 지연 소자는
전원 전압에 변동되는 트랜지스터 전류 도통 속도를 상기 제1 제어 신호 또는 상기 제2 제어 신호에 따라 조절하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크. The method of claim 1, wherein the VCDL is
a mux that receives and transmits the first control signal in a write mode and receives and transmits the second control signal in a read mode; and
and 2×N delay lines corresponding to each of the 2×N divided clocks and having a plurality of delay elements implemented as transistors,
The delay element is
A clock distribution network insensitive to power source noise, characterized in that a transistor current conduction speed that varies according to a power supply voltage is adjusted according to the first control signal or the second control signal. 제1항에 있어서, 상기 적응 필터는
상기 클럭 디바이더의 출력 클럭 중 하나를 1/N 분주하여 기준 클럭을 생성하는 제1 클럭 디바이더;
송신 회로의 출력 신호를 1/2 분주하는 제2 클럭 디바이더;
쓰기 모드인 경우에는 송신 회로의 입력 클럭을 1/N 분주하고, 읽기 모드인 경우에는 상기 제2 클럭 디바이더의 출력 클럭을 1/N 분주하여 딜레이 클럭을 생성하는 제3 클럭 디바이더;
상기 기준 클럭과 상기 딜레이 클럭에 기반하여 전원 잡음 발생 여부에 따른 지연 증감을 파악하고, 지연 증감에 상응하는 신호 값을 가지는 에러 신호를 생성 및 출력하는 제어부;
전원 잡음을 기준 전압에 비교하여 잡음 신호를 생성 및 출력하는 전원 잡음 수신부; 및
상기 에러 신호와 상기 잡음 신호에 기반하여 제1 및 제2 이득을 업데이트한 후, 상기 업데이트된 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성 및 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크. The method of claim 1, wherein the adaptive filter is
a first clock divider for generating a reference clock by dividing one of the output clocks of the clock divider by 1/N;
a second clock divider dividing the output signal of the transmitting circuit by 1/2;
a third clock divider for generating a delay clock by dividing an input clock of the transmission circuit by 1/N in a write mode and dividing an output clock of the second clock divider by 1/N in a read mode;
a control unit configured to determine delay increase or decrease depending on whether power supply noise is generated based on the reference clock and the delay clock, and to generate and output an error signal having a signal value corresponding to the increase or decrease in the delay;
a power noise receiving unit for generating and outputting a noise signal by comparing the power source noise with a reference voltage; and
After updating first and second gains based on the error signal and the noise signal, the updated first and second gains are multiplied by power source noise to generate and output the first control signal and the second control signal A clock distribution network insensitive to power noise, characterized in that it comprises a control signal generator. 제3항에 있어서, 상기 제어부는
상기 기준 클럭과 상기 딜레이 클럭의 위상차를 시간 도메인으로 변환하는 TDC(Time-to-Tigital Converter);
상기 TDC의 지연 시간을 카운팅하는 CNT(counter);
상기 CNT의 출력을 기 설정 시간 동안 수집 및 평균하여 디지털 코드를 생성하는 DLF(Digital Loop Filter);
기 설정된 기준 코드를 저장하는 레지스터;
상기 디지털 코드의 변동량이 기 설정된 불감대에 진입하면, 인에이블 신호를 비활성화시키고, 그렇지 않으면 상기 인에이블 신호를 활성화시키는 인에이블 신호 생성부; 및
상기 인에이블 신호가 활성화되면, 상기 디지털 코드와 상기 기준 코드를 비교하여 상기 에러 신호를 생성하는 에러 신호 생성부를 포함하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크. According to claim 3, wherein the control unit
a time-to-digital converter (TDC) for converting a phase difference between the reference clock and the delay clock into a time domain;
CNT (counter) for counting the delay time of the TDC;
DLF (Digital Loop Filter) for generating a digital code by collecting and averaging the output of the CNT for a preset time;
a register for storing a preset reference code;
an enable signal generating unit which deactivates an enable signal when the amount of variation of the digital code enters a preset dead band, otherwise activates the enable signal; and
and an error signal generator generating the error signal by comparing the digital code with the reference code when the enable signal is activated. 제4항에 있어서, 상기 적응 필터는
상기 인에이블 신호가 비활성화되는 경우, 동작 중지되는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크. 5. The method of claim 4, wherein the adaptive filter is
The clock distribution network insensitive to power supply noise, characterized in that the operation is stopped when the enable signal is deactivated. 제1항 내지 제5항의 어느 한 항에 기재된 전원 잡음에 둔감한 클럭 분배 네트워크를 포함하는 반도체 메모리 장치. A semiconductor memory device comprising the clock distribution network insensitive to power supply noise according to any one of claims 1 to 5.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20100081035A (en) * 2009-01-05 2010-07-14 삼성전자주식회사 Clock signal generator circuit for reduceing power comsumption
KR20100111988A (en) * 2009-04-08 2010-10-18 삼성전자주식회사 Semiconductor integrated circuit compensating jitter and jitter compensation method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100081035A (en) * 2009-01-05 2010-07-14 삼성전자주식회사 Clock signal generator circuit for reduceing power comsumption
KR20100111988A (en) * 2009-04-08 2010-10-18 삼성전자주식회사 Semiconductor integrated circuit compensating jitter and jitter compensation method

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