KR20220021390A - Tsv structure and method forming same - Google Patents
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Abstract
Description
[우선권 청구 및 상호-참조][Priority Claim and Cross-Reference]
본 출원은, 2020년 9월 22일에 출원되었고 발명의 명칭이 "Novel TSV Structure"인 미국 가출원 제63/081,502호의 이익을 청구하며, 이 미국 가출원은 본 명세서에 참조로서 통합된다.This application claims the benefit of U.S. Provisional Application No. 63/081,502, filed September 22, 2020 and entitled "Novel TSV Structure," which is incorporated herein by reference.
실리콘 관통 비아(TSV, Through-Silicon Via)는, 디바이스 다이의 양면에 있는 도전성 피처가 상호연결될 수 있도록, 디바이스 다이 내의 전기적 경로로서 사용된다. TSV의 형성 공정은, 개구를 형성하기 위해 반도체 기판을 에칭하는 단계, TSV를 형성하기 위해 도전성 물질로 개구를 충전시키는 단계, 후면으로부터 반도체 기판의 부분을 제거하기 위해 후면 그라인딩 공정을 수행하는 단계, 및 TSV에 연결되도록 반도체 기판의 후면 상에 전기 커넥터를 형성하는 단계를 포함한다.Through-Silicon Vias (TSVs) are used as electrical paths within the device die so that conductive features on both sides of the device die can be interconnected. The process of forming the TSV includes etching the semiconductor substrate to form the opening, filling the opening with a conductive material to form the TSV, performing a backside grinding process to remove a portion of the semiconductor substrate from the backside; and forming an electrical connector on the backside of the semiconductor substrate to be connected to the TSV.
본 개시의 양상은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 논의의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 4 내지 도 13, 도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g는, 일부 실시예에 따른 관통 비아를 포함하는 다이의 형성 시의 중간 단계의 단면도를 도시한다.
도 15는 일부 실시예에 따른 관통 비아의 평면도를 도시한다.
도 16은, 일부 실시예에 따른 점진적으로 감소되는 하단 부분을 갖는 유전체 라이너를 도시한다.
도 17 내지 도 19는, 일부 실시예에 따른 관통 비아를 포함하는 다이의 패키징 시의 중간 단계의 단면도를 도시한다.
도 20은, 일부 실시예에 따른 다중 라이너 관통 비아를 포함하는 다이를 형성하기 위한 공정 흐름을 도시한다.Aspects of the present disclosure are best understood by reading the following detailed description in conjunction with the accompanying drawings. It should be noted that, in accordance with standard practice in the industry, various features are not drawn to scale. Indeed, for clarity of discussion, the dimensions of various features may be arbitrarily increased or decreased.
1, 2, 3A, 3B, 3C, 3D, 3E, 3F, 3G, 4 to 13, 14A, 14B, 14C, 14D, 14E, 14F , and FIG. 14G illustrates a cross-sectional view of an intermediate stage in the formation of a die including through vias in accordance with some embodiments.
15 illustrates a top view of a through via in accordance with some embodiments.
16 illustrates a dielectric liner having a progressively reduced bottom portion in accordance with some embodiments.
17-19 illustrate cross-sectional views of intermediate steps in packaging a die including through vias in accordance with some embodiments.
20 illustrates a process flow for forming a die including a multi-liner through via via in accordance with some embodiments.
다음의 개시는, 본 발명의 상이한 특징을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 이들은 물론 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 논의되는 다양한 실시예 및/또는 구성 간의 관계에 영향을 주는 것은 아니다.The following disclosure provides several different embodiments or examples for implementing different features of the invention. To simplify the present disclosure, specific examples of components and arrangements are described below. These are, of course, merely examples and are not intended to be limiting. For example, the formation of a first feature on or on a second feature in the following description may include embodiments in which the first feature and the second feature are formed in direct contact with the first feature. Embodiments may also be included in which additional features may be formed between the first and second features so that the first and second features may not be in direct contact with each other. In addition, this disclosure may repeat reference numerals and/or letters in various instances. Such repetitions are for the purpose of simplicity and clarity, and such repetitions do not in themselves affect the relationship between the various embodiments and/or configurations discussed.
또한, 도면에 도시된 바와 같은 또 다른 요소나 피처에 대한 한 요소나 피처의 관계를 설명하기 위하여, "아래에 놓이는", "아래", "하부", "위에 놓이는", 및 "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어는 마찬가지로 적절히 해석될 수 있다.In addition, in order to describe the relationship of one element or feature to another element or feature as shown in the drawings, "overlying", "below", "lower", "overlying", "upper", etc. The same spatially relative terms may be used herein for ease of description. Spatial relative terms are intended to encompass different orientations of the device in use or in operation, in addition to the orientations shown in the figures. The device may be otherwise oriented (rotated 90 degrees or at other orientations), and spatially relative descriptors used herein may likewise be interpreted as appropriate.
일부 실시예에 따라서 관통 비아를 위한 다중층 라인너를 포함하는 다이 및 그를 형성하는 방법이 제공된다. 다이는, 상이한 물질로 형성되며 상이한 높이를 가질 수 있는 복수의 라이너를 포함한다. 예컨대, 외측 라이너는 확산 배리어로서 작용하도록 밀도가 높은 물질로 형성될 수 있으며, 기생 커패시턴스를 감소시키도록 얇을 수 있다. 내측 라이너는 더 두꺼울 수 있으며, 외측 라이너보다 더 낮은 k 값을 가질 수 있다. 다중층 설계를 사용하면, 반도체 기판과 같은 다른 피처와 관통 비아 사이의 기생 커패시턴스가 불리하게 증가하지 않으면서, 관통 비아의 라이너는 확산을 방지하기 위한 개선된 능력을 가질 수 있다. 일부 실시예에 따라서 다이의 형성 시의 중간 단계가 예시된다. 일부 실시예의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적 실시예에 걸쳐, 유사한 요소를 표시하기 위해 유사한 참조 번호가 사용된다.A die including a multilayer liner for a through via and a method of forming the same are provided in accordance with some embodiments. The die includes a plurality of liners that are formed of different materials and may have different heights. For example, the outer liner may be formed of a dense material to act as a diffusion barrier and may be thin to reduce parasitic capacitance. The inner liner may be thicker and may have a lower k value than the outer liner. Using a multilayer design, the liner of a through-via may have improved ability to prevent diffusion, without adversely increasing the parasitic capacitance between the through-via and other features, such as a semiconductor substrate. Intermediate steps in the formation of a die are illustrated in accordance with some embodiments. Several variations of some embodiments are discussed. Throughout the various figures and exemplary embodiments, like reference numbers are used to denote like elements.
도 1, 도 2, 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 4 내지 도 13, 도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g는, 본 개시의 일부 실시예에 따른 관통 비아를 포함하는 다이의 형성 시의 중간 단계의 단면도를 도시한다. 대응하는 공정은, 도 20에 도시된 공정 흐름(200)에도 개략적으로 반영되어 있다.1, 2, 3A, 3B, 3C, 3D, 3E, 3F, 3G, 4 to 13, 14A, 14B, 14C, 14D, 14E, 14F , and FIG. 14G shows a cross-sectional view of an intermediate stage in the formation of a die including through vias in accordance with some embodiments of the present disclosure. The corresponding process is also schematically reflected in the
도 1은 웨이퍼(20)의 단면도를 도시한다. 본 개시의 일부 실시예에 따라서, 웨이퍼(20)는, 능동 디바이스 및 가능하게는 수동 디바이스를 포함하는 디바이스 웨이퍼이거나 그러한 디바이스 웨이퍼를 포함할 수 있으며, 이는 집적 회로 디바이스(26)로서 표시되어 있다. 웨이퍼(20)는 웨이퍼 내에 복수의 칩/다이(22)를 포함할 수 있으며, 칩(22) 중 하나가 도시되어 있다. 본 개시의 대안적인 실시예에 따라서, 웨이퍼(20)는, 능동 디바이스가 없는 인터포저 웨이퍼이며, 수동 디바이스를 포함할 수 있거나 그렇지 않을 수 있다.1 shows a cross-sectional view of a
본 개시의 일부 실시예에 따라서, 웨이퍼(20)는 반도체 기판(24), 및 반도체 기판(24)의 상단 표면에 형성된 피처를 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 탄소 도핑된 실리콘, 또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족 화합물 반도체로 형성되거나 이를 포함할 수 있다. 반도체 기판(24) 내의 활성 영역을 격리하기 위하여 반도체 기판(24) 내에 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(도시되지 않음)이 형성될 수 있다.In accordance with some embodiments of the present disclosure, the
본 개시의 일부 실시예에 따라서, 웨이퍼(20)는, 반도체 기판(24)의 상단 표면 상에 형성된 집적 회로 디바이스(26)를 포함한다. 일부 실시예에 따라서 집적 회로 디바이스(26)는 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 및 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(26)의 세부사항은 본 명세서에서 예시되지 않는다. 대안적인 실시예에 따라서, 웨이퍼(20)는 (능동 디방이스가 없는) 인터포저를 형성하기 위해 사용되고, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.In accordance with some embodiments of the present disclosure, the
층간 유전체(ILD)(28)는 반도체 기판(24) 위에 형성되고, 집적 회로 디바이스(26) 내의 트랜지스터(도시되지 않음)의 게이트 스택 사이의 공간을 충전시킨다. 일부 실시예에 따라서, ILD(28)는 실리콘 산화물, 인규산염 유리(PSG, Phospho Silicate Glass), 붕소 규산염 유리(BSG, Boro Silicate Glass), 붕소 도핑된 인규산염 유리(BPSG, Boron-doped Phospho Silicate Glass), 또는 불소 도핑된 규산염 유리(FSG, Fluorine-doped Silicate Glass) 등으로 형성된다. ILD(28)는 스핀 코팅 또는 유동가능 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다. 본 개시의 일부 실시예에 따라서, ILD(28)는 또한 플라즈마 강화 화학적 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition) 또는 저압 화학적 기상 증착(LPCVD, Low Pressure Chemical Vapor Deposition) 등과 같은 퇴적 방법을 사용하여 형성될 수 있다.An interlayer dielectric (ILD) 28 is formed over the
콘택트 플러그(30)가 ILD(28) 내에 형성되고, 집적 회로 디바이스(26)를 그 위에 놓이는 금속 라인 및 비아에 전기적으로 연결시키기 위해 사용된다. 본 개시의 일부 실시예에 따라서, 콘택트 플러그(30)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸, 질화물, 이들의 합금, 및/또는 이들의 다중층으로부터 선택되는 도전성 물질로 형성되거나 이를 포함한다. 콘택트 플러그(30)의 형성은, ILD(28) 내에 콘택트 개구를 형성하는 단계, 콘택트 개구 내에 도전성 물질을 충전시키는 단계, 및 콘택트 플러그(30)의 상단 표면이 ILD(28)의 상단 표면과 수평을 이루도록 (화학적 기계적 연마(CMP, Chemical Mechanical Polish) 공정 또는 기계적 그라인딩 공정과 같은) 평탄화 공정을 수행하는 단계를 포함할 수 있다.A
ILD(28) 및 콘택트 플러그(30) 위에는 상호연결 구조물(32)이 있다. 상호연결 구조물(32)은, 유전체층(38)(금속간 유전체(IMD, Inter-metal Dielectric)로서도 지칭됨) 및 에칭 정지층(37) 내에 형성되는 금속 라인(34) 및 비아(36)를 포함한다. 동일한 레벨에 있는 금속 라인은 이후 금속층으로서 총칭된다. 본 개시의 일부 실시예에 따라서, 상호연결 구조물(32)은, 비아(36)를 통해 상호연결된 금속 라인(34)을 포함하는 복수의 금속층을 포함한다. 금속 라인(34) 및 비아(36)는 구리 또는 구리 합금으로 형성될 수 있으며, 다른 금속으로 형성될 수도 있다. 본 개시의 일부 실시예에 따라서, 유전체층(38)은 로우-k 유전체 물질로 형성된다. 로우-k 유전체 물질의 유전 상수(k 값)는, 예컨대, 약 3.0보다 더 낮을 수 있다. 유전체층(38)은 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(HSQ, Hydrogen SilsesQuioxane), 또는 메틸 실세스퀴옥산(MSQ, MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시의 일부 실시예에 따라서, 유전체층(38)의 형성은, 유전체층(38) 내에 포로겐(porogen) 함유 유전체 물질을 퇴적시킨 후, 경화 공정을 수행하여 포로겐을 축출하는 단계를 포함하며, 따라서 잔존 유전체층(38)은 다공성이다. 에칭 정지층(37)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 실리콘 산화질화물 등으로 형성되거나 이를 포함할 수 있다.Above the ILD 28 and the
유전체층(38) 내의 금속 라인(34) 및 비아(36)의 형성은, 단일 다마신(damascene) 공정 및/또는 이중 다마신 공정을 포함할 수 있다. 금속 라인 또는 비아를 형성하기 위한 단일 다마신 공정에서, 유전체층(38) 중 하나 내에 트렌치 또는 비아 개구가 먼저 형성되고, 뒤이어서 트렌치 또는 비아 개구를 도전성 물질로 충전시킨다. 이후, 유전체층의 상단 표면보다 더 높은 도전성 물질의 과잉 부분을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행되어, 대응하는 트렌치 또는 비아 개구 내에 금속 라인 또는 비아를 남긴다. 이중 다마신 공정에서, 유전체층 내에 트렌치와 비아 개구 둘 다가 형성되고, 비아 개구는 트렌치 아래에 놓이고 트렌치에 연결된다. 이후, 금속 라인 및 비아를 각각 형성하기 위해 트렌치 및 비아 개구 내에 도전성 물질이 충전된다. 도전성 물질은 확산 배리어층, 및 확산 배리어층 위의 구리 함유 금속 물질을 포함할 수 있다. 확산 배리어층은 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물 등을 포함할 수 있다.The formation of
금속 라인(34)은, 유전체층(38)의 상단층인 상단 유전체층(유전체층(38A)으로서 표시됨) 내의 금속 라인, 금속 패드, 또는 비아(34A로서 표시됨)와 같은 상단 도전성 (금속) 피처를 포함한다. 일부 실시예에 따라서, 유전체층(38A)은, 유전체층(38)의 하부 층의 물질과 유사한 로우-k 유전체 물질로 형성된다. 상단 유전체층(38A) 내의 금속 라인(34)은 또한, 구리 또는 구리 합금으로 형성될 수 있으며, 이중 다마신 구조물 또는 단일 다마신 구조물을 포함할 수 있다.
일부 실시예에 따라서, 에칭 정지층(40)은 상단 유전체층(38A) 및 상단 금속층 상에 퇴적된다. 에칭 정지층(40)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 실리콘 산화질화물 등으로 형성되거나 이를 포함할 수 있다.An
에칭 정지층(40) 위에 패시베이션층(42)(때때로 passivation-1 또는 pass-1로서 지칭됨)이 형성된다. 일부 실시예에 따라서, 패시베이션층(42)은, 대략적으로 실리콘 산화물의 유전 상수와 같거나 그보다 더 큰 유전 상수를 갖는 비-로우-k 유전체 물질로 형성된다. 패시베이션층(42)은, 무도핑 규산염 유리(USG, Undoped Silicate Glass), 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산화질화물(SiON), 실리콘 산화탄화물(SiOC), 또는 실리콘 탄화물(SiC) 등, 이들의 조합, 및/또는 이들의 다중층으로부터 선택되는 물질을 포함할 수 있으며 이에 제한되지 않는 비유기 유전체 물질로 형성되거나 그러한 비유기 유전체 물질을 포함할 수 있다. 일부 실시예에 따라서, 상단 유전체층(38A)과 금속 라인(34)의 상단 표면은 서로 수평을 이룬다. 따라서, 패시베이션층(42)은 평면형 층일 수 있다.A passivation layer 42 (sometimes referred to as passivation-1 or pass-1) is formed over the
일부 실시예에 따라서, 패시베이션층(42) 위에 유전체층(44)이 퇴적된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(202)으로서 도시되어 있다. 유전체층(44)은, 패시베이션층(42)의 물질과는 상이한 물질로 형성되거나 그러한 물질을 포함하며, SiC, SiN, SiON, 또는 SiOC 등으로 형성되거나 그러한 물질을 포함할 수 있다.A
도 2를 참조하면, 에칭 마스크(46)가 형성된 후 패터닝된다. 일부 실시예에 따라서, 에칭 마스크(46)는 포토레지스트를 포함하며, TiN 또는 BN 등으로 형성된 하드 마스크를 포함할 수 있거나 그렇지 않을 수 있다. 이후, 유전체층(44)을 비롯한 유전체층, 패시베이션층(42), 에칭 정지층(40), IMD(38), 에칭 정지층(37), ILD(28) 등을 관통하는 개구를 형성하기 위해 이방성 에칭 공정이 수행된다. 개구(48)가 기판(24)의 중간 레벨까지 연장되도록 반도체 기판(24)은 더 에칭되며, 중간 레벨은 반도체 기판(24)의 상단 표면(24A)과 하단 표면 사이에 있다. 이와 같이 개구(48)가 형성된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(204)으로서 도시되어 있다. 개구(48)는 반도체 관통 비아(TSV, Through-Semiconductor Via)(때때로 실리콘 관통 비아(Through-Silicon Via)로서도 지칭됨)를 형성하기 위해 사용되며, 따라서 이후 TSV 개구(48)로서 지칭된다. 이방성 에칭 공정은, 상이한 물질로 형성되는 유전체층을 에칭하기 위해 그리고 반도체 기판(24)을 에칭하기 위해 상이한 에칭 가스를 채용하는 복수의 에칭 공정을 포함한다.Referring to FIG. 2 , an
일부 실시예에 따라서, TSV 개구(48)는 상단 폭(W1), 및 상단 폭(W1)보다 더 작은 하단 폭(W2)을 갖는다. TSV 개구(48)는, 기울어지고 직선인 에지(48E)를 가질 수 있으며, 직선 에지(48E)의 기울기 각도(α)는 90도보다 더 작고, 예컨대, 약 80도와 약 90도 사이의 범위 내에 있다. 일부 실시예에 따라서 개구(48)의 종횡비(H1/W1)는 약 2와 약 10 사이의 범위 내에 있을 수 있다. TSV 개구(48)의 형성 후에, 예컨대, 애싱 공정을 통해, 에칭 마스크(46)가 제거된다.In accordance with some embodiments, the
도 3a를 참조하면, 제1 라이너(50)가 퇴적된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(206)으로서 도시되어 있다. 라이너(50)는 TSV 개구(48) 외부의 수평 부분, 및 TSV 개구(48) 내로 연장되는 수직 부분을 포함한다. 일부 실시예에 따라서, 라이너(50)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 실리콘 산화탄화물 등, 또는 이들의 조합과 같은 유전체 물질로 형성되거나 그러한 유전체 물질을 포함한다. 대안적인 실시예에 따라서, 라이너(50)는 Ti, TiN, Ta, 또는 TaN 등, 또는 이들의 조합과 같은 도전성 물질로 형성되거나 그러한 도전성 물질을 포함한다. 높은 k 값을 가질 수 있는 라이너(50)가 기생 커패시터의 기생 커패시턴스의 불리한 증가를 야기하지 않도록, 라이너(50)의 두께(T1)는 작다. 예컨대, 라이너(50)의 두께(T1)는 약 2Å과 약 500Å 사이의 범위 내에 있을 수 있으며, 두께(T1)는 수직 부분의 중간 높이에서 측정될 수 있다. 퇴적 방법은 플라즈마 강화 화학적 기상 증착(PECVD), 최종 원자층 퇴적(ALD, Atomic Layer Deposition), 또는 물리적 기상 증착(PVD, Physical Vapor Deposition) 등을 포함할 수 있다. 라이너(50)의 형성을 위한 전구체는 SiCl4, SiH2Cl2, Si2Cl6, 또는 Si3Cl8 등과 같은 실리콘 함유 전구체를 포함할 수 있고, 예컨대, SiN이 형성되어야 할 때는, NH3와 같은 질소 함유 전구체를 포함할 수 있다. 일부 실시예에 따라서, 라이너(50)는 확산을 방지하기 위한 양호한 능력을 가지며, 바람직하지 않은 물질이 라이너(50)를 관통하는 것을 방지할 수 있다.Referring to FIG. 3A , a
일부 실시예에 따라서, TSV 개구(48)의 하단 부분의 측벽이 커버되지 않으면서, 라이너(50)가 컨포멀하지 않은(non-conformal) 층이고, 라이너(50)가 TSV 개구(48)의 상단 부분의 측벽을 커버하도록 라이너(50)의 퇴적의 공정 조건이 조정된다. 일부 실시예에 따라서, PECVD가 사용되며, 라이너(50)에 대해 바람직한 프로파일을 달성하도록 일부 공정 조건이 조정된다. 조정되는 공정 조건은 공정 가스의 압력, Si/N 가스 유량비 등을 포함할 수 있으며, Si/N 가스 유량비는 질소 함유 가스의 유량에 대한 실리콘 함유 가스의 유량의 비율이다. 예컨대, 공정 가스의 압력을 높이는 것은, (높이(H2)가 감소되도록) 라이너(50)가 TSV 개구(48)의 하단을 향해 덜 연장되도록 할 수 있으며, 압력을 감소시키는 것은, 라이너(50)가 TSV 개구(48)의 하단을 향해 더 연장되도록 할 수 있다. Si/N 가스 유량비를 증가시키는 것은, 라이너(50)가 TSV 개구(48)의 하단을 향해 덜 연장되도록 할 수 있으며, Si/N 가스 유량비를 감소시키는 것은, 라이너(50)가 TSV 개구(48)의 하단을 향해 더 연장되도록 할 수 있다. 압력과 Si/N 가스 유량비의 올바른 조합을 포함하는 올바른 공정 조건을 선택함으로써, 라이너(50)의 하단은 바람직한 높이에 위치될 수 있다. 예컨대, 도 3a에 도시된 바와 같이, 하단(50bot)은, 반도체 기판(24)의 상단 표면(24T)과 수평을 이루는(또는 실질적으로 수평을 이루는) 레벨에 있으며, 예컨대, 높이 차이는 약 100nm보다 더 작다.In accordance with some embodiments, the
도 3b는 대안적인 실시예에 따른 라이너(50)의 형성을 도시하며, 여기서 라이너(50)의 하단(50bot)은 반도체 기판(24)의 상단 표면(24T)보다 더 높다. 예컨대, 유전체층(38)의 상단층의 측벽은 라이너(50)에 의해 커버될 수 있으며, 유전체층(38)의 일부 하부층의 측벽은 라이너(50)에 의해 커버되지 않는다. 이들 실시예는, 유전체층(38)의 하단층이 유전체층(38)의 상단층보다 더 높은 k 값을 가질 때 적용될 수 있으며, 따라서 라이너(50)는, 더 낮은 k 값을 갖는(예컨대, 3.8보다 더 낮거나 약 3.5 또는 약 3.0보다 더 낮은 k 값을 갖는) 유전체층(38)의 측벽을 커버하도록 형성되고, 더 높은(예컨대, 약 3.5 또는 3.8보다 더 높은) k 값을 갖는 유전체층(38)의 측벽은 보호되지 않는다. 결과적인 TSV와 그를 둘러싸는 도전성 물질 또는 반도체 물질 사이에 기생 커패시터가 형성될 수 있다는 것이 이해되며, TSV와 반도체 기판(24) 사이의 기생 커패시턴스는 기생 커패시턴스의 주요 기여자이다. 따라서, (후속적으로 형성되는 라이너(52)(도 4)보다 더 높은 k 값을 갖는) 라이너(50)가 도 3a 및 도 3b에 도시된 바와 같이 반도체 기판(24) 내로 연장되지 않으면, 기생 커패시턴스가 감소될 수 있다.3B illustrates the formation of a
도 3c는 또 다른 대안적인 실시예에 따른 라이너(50)의 형성을 도시하며, 라이너(50)의 하단(50bot)은 반도체 기판(24)의 상단 표면(24T)보다 더 낮고, TSV 개구(48)의 하단보다 더 높다. 도 3c에서의 라이너(50)의 형성은, 전술한 바와 같이 올바른 공정 조건을 선택함으로써 달성될 수 있다.3C illustrates the formation of a
도 3d는 또 다른 대안적인 실시예에 따른 라이너(50)의 형성을 도시하며, 라이너(50)는, TSV 개구(48)의 하단 표면을 비롯하여, TSV 개구(48)에 노출된 모든 표면을 커버한다. 일부 실시예에 따라서, 도 3d에서의 라이너(50)는 PECVD를 사용하여 형성될 수 있고, 전술한 바와 같이 올바른 공정 조건을 선택함으로써 달성될 수 있다. 대안적인 실시예에 따라서, 라이너(50)는, ALD 또는 CVD 등과 같은 컨포멀한(conformal) 퇴적 방법을 사용하여 형성될 수 있다. 결과적인 라이너(50)는 따라서 컨포멀할 수 있으며, 예컨대, 약 20퍼센트 또는 약 10퍼센트보다 더 작은 두께 변동을 갖는 수평 부분 및 수직 부분을 가질 수 있다.3D illustrates the formation of a
도 3a, 도 3b, 도 3c, 및 도 3d에 도시된 바와 같은 라이너(50)는 단일층 유전체 라이너일 수 있거나 이중층 라이너와 같은 복합 라이너일 수 있다. 도 3a, 도 3b, 도 3c, 및 도 3d는, 유전체 (서브) 라이너(50A 및 50B)를 포함하는 예시 이중층 라이너(50)를 도시한다. 도 3a, 도 3b, 도 3c, 및 도 3d에서의 라이너(50)는 또한 단일층 라이너일 수 있다는 것이 이해된다. 따라서, 라이너(50A 및 50B)를 분리하는 라인은, 이들 라인이 존재할 수 있거나 존재하지 않을 수 있다는 것을 나타내기 위해 파선으로서 도시되어 있다. 일부 실시예에 따라서, 라이너(50A 및 50B)는 상이한 물질로 형성되거나, 상이한 조성을 갖는 동일한 물질로 형성된다. 예컨대, 유전체 라이너 둘 다는 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있지만, 라이너(50A)의 질소 원자 백분율은 라이너(50B) 내의 질소 원자 백분율보다 더 높거나 더 낮을 수 있다. 라이너(50A 및 50B)는 분리된 공정에서 형성될 수 있으며, 동일한 공정 챔버 내에서 형성될 수 있거나(또는 그렇지 않을 수 있음), 그 사이에 진공 브레이크(vacuum break) 없이 인-시츄(in-situ) 형성될 수 있다(또는 그렇지 않을 수 있음). 따라서, 도 3a, 도 3b, 도 3c, 및 도 3d에는 상세히 도시되지 않았지만, 라이너(50A 및 50B)는, 일부 실시예에 따라서 도 3e, 도 3f, 및 도 3g에 도시된 바와 같이, 상이한 두께로 연장될 수 있다.The
도 3e, 도 3f, 및 도 3g는 일부 실시예에 따라 도 3a, 도 3b, 도 3c, 및 도 3d에 도시된 바와 같은 이중층 라이너(50)의 일부 세부사항을 도시한다. 라이너(50A 및 50B)의 도시된 하단 레벨은 예시라는 것이 이해되며, 라이너(50A 및 50B) 각각의 하단은 임의의 조합으로 TSV 개구(48)의 상단과 하단 사이의 임의의 레벨에 있을 수 있다. 예컨대, 라이너(50A 및 50B) 각각의 하단은 도 3a, 도 3b, 도 3c, 및 도 3d에 도시된 임의의 레벨에 있을 수 있다. 도 3e는, 라이너(50B)가 라이너(50A)보다 더 깊이 TSV 개구(48) 내로 연장되는 실시예를 도시한다. 도 3f는, 라이너(50B)가 라이너(50A)와 동일한 깊이로 TSV 개구(48) 내로 연장되는 실시예를 도시한다. 도 3g는, 라이너(50B)가 TSV 개구(48) 내로 라이너(50A)보다 덜 연장되는 실시예를 도시한다.3E, 3F, and 3G show some details of a
도 3a 내지 도 3g에 도시된 바와 같은 실시예에서, 라이너(50)(및 서브층(50A 및 50B))는 상이한 깊이로 퇴적되므로, 공정 변동은, 라이너(50)의 상이한 부분이 동일한 깊이 또는 상이한 깊이로 연장되게 할 수 있다. 예컨대, 도 3a 내지 도 3g 각각에서, 개구(48)의 좌측의 라이너(50)의 부분은, 개구(48)의 우측의 라이너(50)의 부분과 동일한 깊이로, 또는 그보다 더 크거나 더 작은 깊이로 연장될 수 있다. 또한, 라이너(50)의 하단 단부 부분은, (균일한 두께이기보다는) 점진적으로 감소되는 두께를 가질 수 있다. 예컨대, 도 16은, 점진적으로 감소되는 두께를 갖는 라이너(50)의 하단 부분을 도시한다. 또한, 도 16은, 유전체 라이너(50)의 상이한 부분이 TSV 개구(48)의 상이한 깊이로 연장될 수 있다는 것을 도시한다. 일부 실시예에 따라서 깊이 차이(ΔH)는 약 100nm보다 더 클 수 있다.3A-3G, since the liner 50 (and sub-layers 50A and 50B) are deposited to different depths, process variations may occur such that different portions of the
도 4를 참조하면, 제1 라이너(50) 상에 제2 라이너(52)가 퇴적된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(208)으로서 도시되어 있다. 일부 실시예에 따라서, 유전체 라이너(52)는 라이너(50)의 물질과는 상이한 물질로 형성된다. 예컨대, 유전체 라이너(52)는, 실리콘 산화물 또는 실리콘 산화질화물 등과 같은 유전체 물질로 형성되거나 그러한 유전체 물질을 포함할 수 있다. 따라서, 라이너(52)는 대안적으로 유전체 라이너(52)로서 지칭된다. 유전체 라이너(52)의 수평 부분과 수직 부분이 서로에 가까운 두께를 갖도록, 예컨대, 약 20퍼센트 또는 약 10퍼센트보다 더 작은 변동을 갖도록, 유전체 라이너(52)는 컨포멀한 층으로서 퇴적된다. 퇴적 방법은 원자층 퇴적(ALD) 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등을 포함할 수 있다. 유전체 라이너(52)의 두께(T2)는 약 500Å과 약 2,500Å 사이의 범위 내에 있을 수 있다. 라이너(50 및 52)는 또한 다중층 라이너로서 총칭된다. 일부 실시예에 따라서 비율(T1:T2)은 약 0.001:1과 약 0.5:1 사이의 범위 내에 있을 수 있다.Referring to FIG. 4 , a
라이너(50 및 52)는 상이한 밀도를 가질 수 있다. 일부 실시예에 따라서, 유전체 라이너(50)는 라이너(52)보다 밀도가 더 높다. 예컨대, 라이너(50)는 약 3g/cm3와 약 10g/cm3 사이의 범위 내의 밀도(DS50)를 가질 수 있다. 유전체 라이너(52)는 약 2.5g/cm3와 약 4g/cm3 사이의 범위 내의 밀도(DS52)를 가질 수 있다. 밀도 차이(DS52 - DS50)는 약 0.5g/cm3보다 더 클 수 있고, 약 0.5g/cm3와 약 7g/cm3 사이의 범위 내에 있을 수 있다.
도 5는 금속 시드층(54)의 퇴적을 도시한다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(210)으로서 도시되어 있다. 일부 실시예에 따라서, 금속 시드층(54)은 물리적 기상 증착(PVD)을 통해 형성된다. 금속 시드층(54)은, 예컨대, 구리로 형성된, 단일층일 수 있거나, 예컨대, 도전성 배리어층, 및 도전성 배리어층 상의 구리층을 포함하는, 복수의 층을 포함할 수 있다. 도전성 배리어층은 TiN, Ti, TaN, 또는 Ta 등으로 형성하거나 그러한 물질을 포함할 수 있다.5 shows the deposition of a
도 6은, 구리 또는 구리 합금과 같은 금속 물질일 수 있는, 도전성 물질(56)의 퇴적을 도시한다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(212)으로서 도시되어 있다. 퇴적 공정은 전기화학 도금(ECP, electrochemical plating) 또는 무전해 도금 등을 사용하여 수행될 수 있다. 도금은, 도금되는 도전성 물질(56)의 상단 표면이 라이너(50 또는 52)의 상단 표면보다 더 높아질 때까지 수행된다.6 shows the deposition of a
도 7은 도전성 물질(56)의 상단 표면을 평탄화하기 위해 수행되는 평탄화 공정을 도시하며, 이는 CMP 공정 또는 기계적 그라인딩 공정일 수 있다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(214)으로서 도시되어 있다. 일부 실시예에 따라서, 도 7에 도시된 바와 같이, 평탄화 공정은 유전체층(42)을 정지층으로서 사용하여 수행된다. 대안적인 실시예에 따라서, 평탄화 공정은 유전체층(44)(도 6)과 같은 다른 유전체층을 CMP 정지층으로서 사용하여 수행된다. 따라서, 잔존 도전성 물질(56)의 상단 표면은 유전체층(44)의 상단 표면과 동일 평면 내에 있을 것이다. 금속 시드층(54) 및 도전성 물질(56)의 잔존 부분은 이후 관통 비아(61)로서 총칭된다.7 shows a planarization process performed to planarize the top surface of the
도 7 내지 도 13은 일부 실시예에 따른 상부 피처의 형성을 도시한다. 이들 공정은 예라는 것이 이해되며, 본 개시에 의해 임의의 다른 연결 방식이 고려된다. 도 7을 더 참조하면, 상단 금속 라인/패드(34)에 연결하기 위한 비아(58)가 형성된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(216)으로서 도시되어 있다. 일부 실시예에 따라서, 비아(58)는 단일 다마신 공정을 통해 형성된다. 형성 공정은, 개구를 형성하기 위해 패시베이션층(42) 및 그 아래에 놓이는 에칭 정지층(37)을 에칭하고, (예컨대, 티타늄, 티타늄 질화물, 탄탈룸, 또는 탄탈룸 질화물 등으로 형성된) 도전성 배리어를 퇴적시키고, 구리 또는 텅스텐 등과 같은 도전성 물질을 도금하는 단계를 포함할 수 있다. 이후 과잉 물질을 제거하기 위해 CMP 공정이 수행되어, 비아(58)를 남길 수 있다.7-13 illustrate the formation of upper features in accordance with some embodiments. It is understood that these processes are examples, and any other manner of connection is contemplated by the present disclosure. Referring further to FIG. 7 , vias 58 are formed for connection to top metal lines/
도 8을 참조하면, 일부 실시예에 따라서, 유전체 격리층(60)이 퇴적된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(218)으로서 도시되어 있다. 격리층(60)의 물질은 라이너(50)를 형성하기 위한 후보 물질의 동일한 그룹으로부터 선택될 수 있고, 라이너(50)의 물질과 동일하거나 그와는 상이할 수 있다. 예컨대, 라이너(50)가 실리콘 질화물로 형성될 때, 격리층(60)은 실리콘 질화물 또는 실리콘 탄화물로 형성될 수 있다.Referring to FIG. 8 , a
도 9를 참조하면, 격리층(60)이 에칭되고, 패시베이션층(42) 위에 금속 패드(62)가 형성된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(220)으로서 도시되어 있다. 금속 패드(62)는 알루미늄 패드 또는 알루미늄-구리 패드일 수 있으며, 다른 금속 물질이 사용될 수도 있다. 형성 공정은, 금속층을 퇴적시킨 후, 금속층을 패터닝하여 금속 패드(62)를 남기는 단계를 포함할 수 있다. 금속 패드(62)는 또한, 일부 실시예에 따라서 격리층(60) 바로 위에서 연장되는 몇몇 부분을 가질 수 있다. 이후 패시베이션층(64)(때때로 passivation-2로서 지칭됨)이 형성된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(222)으로서 도시되어 있다. 패시베이션층(64)은 단일층 또는 복합층일 수 있고, 실리콘 산화물, 실리콘 질화물, USG, 또는 실리콘 산화질화물 등과 같은 비다공성 물질로 형성될 수 있다.Referring to FIG. 9 , the
그다음으로, 패시베이션층(64)의 몇몇 부분이 금속 패드(62)의 에지 부분을 커버하고 금속 패드(62)의 몇몇 부분이 패시베이션층(64)의 개구를 통해 노출되도록, 패시베이션층(64)이 패터닝된다. 이후, 예컨대, 유동가능한 형태로 폴리머층(66)을 디스펜싱한 후 폴리머층(66)을 경화킴으로써, 폴리머층(66)이 형성된다. 금속 패드(62)를 노출시키도록 폴리머층(66)이 패터닝된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(222)으로서 또한 도시되어 있다. 폴리머층(66)은 폴리이미드 또는 폴리벤조옥사졸(PBO, polybenzoxazole) 등으로 형성될 수 있다.The
이후, 도 10에 도시된 바와 같이, 그 아래에 놓이는 금속 패드(62)에 전기적으로 연결하기 위해 언더 범프 야금(UBM, Under-Bump-Metallurgies)(68) 및 도전성 영역(70)이 형성된다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(224)으로서 도시되어 있다. UBM(68) 및 도전성 영역(70)의 형성 공정은, 패시베이션층(64) 및 폴리머층(66) 내의 개구 내로 연장되는 블랭킷 금속 시드층을 퇴적시키고, 금속 시드층 상에 패터닝된 도금 마스크를 형성하고, 도전성 영역(70)을 도금하고, 도금 마스크를 제거하고, 이전에 도금 마스크에 의해 커버되었던 블랭킷 금속 시드층의 부분을 에칭하는 단계를 포함할 수 있다. 블랭킷 금속 시드층의 잔존 부분은 UBM(68)으로서 지칭된다. 금속 시드층은 티타늄층, 및 티타늄층 위의 구리층을 포함할 수 있다. 도전성 영역(70)은 구리, 니켈, 팔라듐, 알루미늄, 금, 이들의 합금, 및/또는 이들의 다중층을 포함할 수 있다. 도전성 영역(70) 각각은, SnAg 또는 유사한 물질로 형성될 수 있는 솔더 영역으로 캐핑될 수 있거나 그렇지 않을 수 있는, 구리 영역을 포함할 수 있다. 일부 실시예에 따라서, 도전성 영역(70)은 웨이퍼(20) 내의 상단 유전체층의 상단 표면보다 더 높이 돌출되며, 솔더 본딩 또는 직접적인 금속 대 금속 본딩 등을 위해 사용될 수 있다. 대안적인 실시예에 따라서, 유전체층(71)이, 도전성 영역(70)의 상단 표면과 동일 평면 내에 있는 상단 표면을 갖도록 형성되며, 하이브리드 본딩을 위해 사용될 수 있다.Thereafter, as shown in FIG. 10 , Under-Bump-Metallurgies (UBM) 68 and
도 11 내지 도 13은 반도체 기판(24)의 후면 상에 피처를 형성하기 위한 공정을 도시한다. 도 20에 도시된 공정 흐름(200)에서 각 공정은 공정(226)으로서 도시되어 있다. 도 11을 참조하면, TSV(61)가 드러날 때까지 기판(24)의 부분을 제거하기 위해 후면 그라인딩 공정이 수행된다. 그다음으로, 도 12에 도시된 바와 같이, TSV(61)가 반도체 기판(24)의 후면 표면 밖으로 돌출되도록, (예컨대, 에칭을 통해) 반도체 기판(24)이 약간 리세싱된다.11-13 illustrate a process for forming a feature on the back surface of a
그다음으로, 도 12에 도시된 바와 같이, 유전체층(72)이 퇴적되고, TSV(61)를 다시 노출시키기 위한 CMP 공정 또는 기계적 그라인딩 공정이 뒤잇는다. TSV(61)는 따라서 유전체층(72)을 관통한다. 일부 실시예에 따라서, 유전체층(72)은 실리콘 산화물 또는 실리콘 질화물 등으로 형성된다. 도 13을 참조하면, TSV(61)와 접촉하는 패드 부분을 포함하는 RDL(74)이 형성된다. 일부 실시예에 따라서 RDL(74)은 알루미늄, 구리, 니켈, 또는 티타늄 등으로 형성될 수 있다.A
도 14a는 유전체층(76) 및 전기 커넥터(78)의 형성을 도시한다. 일부 실시예에 따라서, 전기 커넥터(78)는, RDL(74)의 패드 상에 솔더 볼을 도금하고 솔더 볼을 리플로잉함으로써 형성될 수 있는, 솔더 영역을 포함한다. 대안적인 실시예에 따라서, 전기 커넥터(78)는, 리플로잉가능하지 않은 (비-솔더) 금속 물질로 형성된다. 예컨대, 전기 커넥터(78)는 구리 패드 또는 필라로서 형성될 수 있고, 니켈 캐핑층을 포함할 수 있거나 그렇지 않을 수 있다. 전기 커넥터(78)는, 그를 둘러싸는 유전체층 밖으로 돌출될 수 있고, 솔더 본딩 또는 직접적인 금속 대 금속 본딩을 위해 사용될 수 있다. 대안적으로, 디바이스(22)가 하이브리드 본딩을 위해 사용될 수 있도록, 전기 커넥터(78)의 하단 표면은 유전체층(76)의 하단 표면과 동일 평면 내에 있을 수 있다. 웨이퍼(20)의 전면 상에 있는 유전체층(71)이 형성될 수 있거나 형성되지 않을 수 있다는 것을 나타내기 위해 파선을 사용하여, 유전체층(71)이 또한 도 14a에 도시되어 있다. 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g에는 도시되어 있지 않지만, 유전체층(71)은 또한 이들 도면에 도시된 구조물 내에 형성될 수 있다. 일부 실시예에 따라서, 예컨대, 스크라이브 라인(80)을 통해 절단함으로써, 소잉(sawing) 공정을 통해 웨이퍼(20)가 개별화된다.14A shows the formation of
도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g는, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g에 도시된 구조물에 기초하여 형성된 구조물을 각각 도시한다. 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g에 도시된 구조물을 형성하기 위한 공정 및 물질의 세부사항은, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g 각각의 논의 및 도 4 내지 도 13의 논의를 참조하여 확인할 수 있다. 도 14a, 도 14b, 도 14c, 및 도 14d 각각에서, 라이너(50) 내에 파선이 그려져 있으며, 이는, 라이너(50)가 단일층 라이너일 수 있거나, 서브 라이너(50A 및 50B)를 포함하는 이증층 라이너일 수 있다는 것을 나타낸다. 또한, 라이너(50A)의 하단은 각 라이너(50B)의 하단보다 더 낮거나, 그와 수평을 이루거나, 그보다 더 높을 수 있다. 도 14a에서, 라이너(50)는, 반도체 기판(24)의 상단 표면(24T)과 수평을 이루는 하단 단부(50bot)를 갖는다. 유전체 라이너(50)가 2개의 서브 라이너(50A 및 50B)를 가질 때, 서브 라이너(50A 및 50B) 중 하나는, 상단 표면(24T)과 수평을 이루는 하단 단부(50bot)를 가지며, 다른 하나의 하단 단부(50bot)는 반도체 기판(24)의 상단 표면(24T)보다 더 높거나, 더 낮거나, 그와 수평을 이룰 수 있다. 도 14b는, 라이너(50)의 하단 단부(50bot)(또는 서브 라이너(50A 및 50B) 중 적어도 하나)가 상단 표면(24T)보다 더 높다는 것을 도시한다. 도 14c는, 라이너(50)의 하단 단부(또는 서브 라이너(50A 및 50B) 중 적어도 하나)가 상단 표면(24T)보다 더 낮다는 것을 도시한다. 도 14d는, 라이너(50)의 하단 단부(및 서브 라이너(50A 및 50B))가 반도체 기판(24)의 하단 표면까지 연장된다는 것을 도시한다. 도 14e는, 서브 라이너(50A)가, 서브 라이너(50B)의 하단보다 더 높은 하단을 갖는다는 것을 도시한다. 도 14f는, 서브 라이너(50A)가, 서브 라이너(50B)와 동일한 레벨까지 연장된다는 것을 도시한다. 도 14g는, 서브 라이너(50A)가 서브 라이너(50B)보다 더 낮게 연장된다는 것을 도시한다.14B, 14C, 14D, 14E, 14F, and 14G show structures formed based on the structures shown in FIGS. 3B, 3C, 3D, 3E, 3F, and 3G, respectively. do. Details of the process and materials for forming the structures shown in FIGS. 14B, 14C, 14D, 14E, 14F, and 14G include FIGS. 3B, 3C, 3D, 3E, 3F, and Reference may be made to the discussion of each of FIG. 3G and the discussion of FIGS. 4-13 . In each of FIGS. 14A, 14B, 14C, and 14D , a dashed line is drawn within the
전술한 예에서, TSV(61)의 상단 단부는 패시베이션층(42)의 상단 표면과 수평을 이룬다. 대안적인 실시예에 따라서, TSV(61)의 상단 단부는, (적용가능할 때마다) 패시베이션층(42)의 상단 표면보다 더 낮은 임의의 다른 레벨에 있을 수 있다. 예컨대, TSV(61)의 상단 표면은 상호연결 구조물(32) 내의 상단 금속층의 상단 표면과 동일 평면 내에 있을 수 있고, 상호연결 구조물(32) 내의 임의의 다른 유전체층의 상단 표면은 ILD(28)의 상단 표면과 동일 평면 내에 있거나, 기판(24)의 상단 표면과 동일 평면 내에 있을 수 있다.In the example described above, the top end of the
도 15는 TSV(61)의 평면도를 도시한다. 일부 실시예에 따라서, 라이너(50A 및 50B) 각각 및 유전체 라이너(52)는 링을 형성하며, 링은 원형 형상 또는 (육각형 형상 또는 팔각형 형상과 같은) 다각형 형상 등을 가질 수 있다. 금속 시드층(54)은(도전성 물질(56)의 물질과는 상이한 물질을 포함한다면), 구분가능할 수 있다.15 shows a top view of the
도 16은 일부 실시예에 따른 TSV(61) 및 라이너(50 및 52)를 도시한다. 라이너(50)(및 서브층(50A 및 50B))의 하단 단부는, 점진적으로 감소되는 두께를 가질 수 있으며, 상부는 각 하단 부분보다 더 두껍다. 앞서 언급된 바와 같이, 공정 변동으로 인해, 라이너(50)의 상이한 부분은 상이한 레벨까지 연장될 수 있다. 또한, 개별 아일랜드(island)를 형성하도록 라이너(50)의 상부로부터 분리된 라이너(50)의 몇몇 부분(50')이 존재할 수 있거나 존재하지 않을 수 있다.16 shows the
도 17 내지 도 19는, 디바이스(22)를 그 안에 포함하는 패키지(81)(도 19)의 형성 시의 중간 단계를 도시한다. 디바이스(22)는 개략적으로 도시되어 있다는 것이 이해되며, (TSV의 라이너와 같은) 디바이스(22)의 세부사항은 전술한 개시를 참조하여 확인할 수 있다. 도 17을 참조하면, 디바이스(22)가 디바이스(82)에 본딩된다. 본딩은 하이브리드 본딩을 통해 수행될 수 있으며, 유전체층(71) 및 전기 커넥터(도전성 영역)(70)가 디바이스(82)의 표면 유전체층(84) 및 본드 패드(86)에 각각 본딩된다. 디바이스(82)는 디바이스 다이, 패키지 기판, 인터포저, 또는 패키지 등일 수 있다.17-19 show intermediate steps in the formation of a package 81 ( FIG. 19 ) containing the
도 18은 반도체 기판(24)에 후면 그라인딩 공정이 수행된 후의, 그리고 에칭을 통한 반도체 기판(24)의 리세싱 후의 구조물을 도시한다. 따라서, TSV(61)는 반도체 기판(24)의 후면 표면보다 더 높게 돌출된다. 그다음으로, 도 19에 도시된 바와 같이, 유전체층(72)이 퇴적되며, 유전체층(72)과 TSV(61)의 상단 표면이 수평을 이루도록 하기 위한 평탄화 공정이 뒤잇는다. 이후, 몰딩 화합물, 실리콘 질화물, 또는 실리콘 산화물 등, 또는 이들의 조합으로 형성되거나 이를 포함할 수 있는, 갭 충전 영역(90)이 형성된다. 이후, 전기 커넥터(78)를 포함하는 상호연결 구조물(92)이 디바이스(22) 및 갭 충전 영역(90) 위에 형성된다. TSV(61)를 통해 상호연결 구조물(92)이 디바이스(82)에 전기적으로 연결된다.18 shows the structure after the
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 관통 비아를 위해 하나보다 더 많은 유전체 라이너를 형성함으로써, 각 디바이스의 전기적 성능이 더 안정적이다. 기생 커패시턴스가 감소될 수 있도록, 라이너는, (반도체 기판 내에 있지 않은 부분과 같은) TSV의 몇몇 부분의 측벽 상에 선택적으로 형성될 수 있다.Embodiments of the present disclosure have several advantageous features. By forming more than one dielectric liner for the through via, the electrical performance of each device is more stable. A liner may optionally be formed on the sidewall of some portion of the TSV (such as a portion not within a semiconductor substrate) so that parasitic capacitance may be reduced.
본 개시의 일부 실시예에 따라서, 방법은, 반도체 기판 위에 복수의 유전체층을 형성하는 단계; 개구를 형성하기 위해 복수의 유전체층 및 반도체 기판을 에칭하는 단계; 개구 내로 연장되는 제1 라이너를 퇴적시키는 단계; 제1 라이너 위에 제2 라이너를 퇴적시키는 단계 - 제2 라이너는 개구 내로 연장됨 - ; 관통 비아를 형성하기 위해 개구 내에 도전성 물질을 충전시키는 단계; 및 반도체 기판의 양면에 도전성 피처를 형성하는 단계 - 도전성 피처는 관통 비아를 통해 전기적으로 상호연결됨 - 를 포함한다. 실시예에서, 제1 라이너를 퇴적시키는 단계는, 컨포멀하지 않은 퇴적 방법을 사용하여 수행된다. 실시예에서, 제2 라이너를 퇴적시키는 단계는, 컨포멀한 퇴적 방법을 사용하여 수행된다. 실시예에서, 제1 라이너는, 개구의 제2 하단보다 더 높은 제1 하단을 갖도록 퇴적된다. 실시예에서, 제1 하단은 반도체 기판의 상단 표면과 수평을 이룬다. 실시예에서, 제1 하단은 반도체 기판의 상단 표면보다 더 높다. 실시예에서, 제1 하단은 반도체 기판의 상단 표면보다 더 낮다. 실시예에서, 제1 라이너를 퇴적시키는 단계는, 도전성 라이너를 퇴적시키는 단계를 포함하고, 제2 라이너를 퇴적시키는 단계는, 유전체 라이너를 퇴적시키는 단계를 포함한다. 실시예에서, 제1 라이너를 퇴적시키는 단계는, 실리콘 질화물을 퇴적시키는 단계를 포함하고, 제2 라이너를 퇴적시키는 단계는, 실리콘 산화물을 퇴적시키는 단계를 포함한다. 실시예에서, 제1 라이너를 퇴적시키는 단계는, 실리콘 탄화물을 퇴적시키는 단계를 포함하고, 제2 라이너를 퇴적시키는 단계는, 실리콘 산화물을 퇴적시키는 단계를 포함한다.In accordance with some embodiments of the present disclosure, a method includes forming a plurality of dielectric layers over a semiconductor substrate; etching the plurality of dielectric layers and the semiconductor substrate to form openings; depositing a first liner extending into the opening; depositing a second liner over the first liner, the second liner extending into the opening; filling the opening with a conductive material to form a through via; and forming conductive features on both sides of the semiconductor substrate, the conductive features being electrically interconnected through through vias. In an embodiment, depositing the first liner is performed using a non-conformal deposition method. In an embodiment, depositing the second liner is performed using a conformal deposition method. In an embodiment, the first liner is deposited to have a first bottom that is higher than a second bottom of the opening. In an embodiment, the first bottom is level with the top surface of the semiconductor substrate. In an embodiment, the first bottom is higher than the top surface of the semiconductor substrate. In an embodiment, the first bottom is lower than the top surface of the semiconductor substrate. In an embodiment, depositing the first liner comprises depositing a conductive liner and depositing the second liner comprises depositing a dielectric liner. In an embodiment, depositing the first liner comprises depositing silicon nitride and depositing the second liner comprises depositing silicon oxide. In an embodiment, depositing the first liner comprises depositing silicon carbide and depositing the second liner comprises depositing silicon oxide.
본 개시의 일부 실시예에 따라서, 구조물은, 반도체 기판; 반도체 기판 위의 복수의 유전체층; 복수의 유전체층 위의 제1 도전성 피처; 반도체 기판 아래에 놓이는 제2 도전성 피처; 반도체 기판 및 복수의 유전체층을 관통하는 관통 비아 - 관통 비아는 제1 도전성 피처와 제2 도전성 피처를 전기적으로 상호연결시킴 - ; 관통 비아를 에워싸는 제1 라이너; 및 제1 라이너를 에워싸는 제2 라이너 - 제2 라이너는, 제1 라이너보다 더 높은 밀도를 가짐 - 를 포함한다. 실시예에서, 제1 라이너는 관통 비아의 상단 부분과 물리적으로 접촉하고, 제2 라이너는 관통 비아의 하단 부분과 물리적으로 접촉한다. 실시예에서, 제2 라이너의 하단 단부는 반도체 기판의 상단 표면과 수평을 이룬다. 실시예에서, 제2 라이너의 하단 단부는 반도체 기판의 상단 표면보다 더 높다. 실시예에서, 제2 라이너의 하단 단부는 반도체 기판의 상단 표면보다 더 낮다. 실시예에서, 제1 라이너는 실리콘 산화물을 포함하고, 제2 라이너는 실리콘 질화물을 포함한다. 실시예에서, 제2 라이너는 제1 서브층, 및 제1 서브층을 에워싸는 제2 서브층을 포함하고, 제1 서브층 및 제2 서브층의 하단 단부는 상이한 레벨에 있다.In accordance with some embodiments of the present disclosure, a structure may include a semiconductor substrate; a plurality of dielectric layers over the semiconductor substrate; a first conductive feature over the plurality of dielectric layers; a second conductive feature overlying the semiconductor substrate; a through via passing through the semiconductor substrate and the plurality of dielectric layers, the through via electrically interconnecting the first conductive feature and the second conductive feature; a first liner surrounding the through via; and a second liner surrounding the first liner, the second liner having a higher density than the first liner. In an embodiment, the first liner is in physical contact with the top portion of the through via and the second liner is in physical contact with the bottom portion of the through via. In an embodiment, the bottom end of the second liner is level with the top surface of the semiconductor substrate. In an embodiment, the bottom end of the second liner is higher than the top surface of the semiconductor substrate. In an embodiment, the bottom end of the second liner is lower than the top surface of the semiconductor substrate. In an embodiment, the first liner comprises silicon oxide and the second liner comprises silicon nitride. In an embodiment, the second liner includes a first sub-layer and a second sub-layer surrounding the first sub-layer, wherein the bottom ends of the first sub-layer and the second sub-layer are at different levels.
본 개시의 일부 실시예에 따라서, 구조물은 다이를 포함한다. 다이는, 반도체 기판; 반도체 기판 위의 복수의 로우-k 유전체층; 반도체 기판 및 복수의 로우-k 유전체층을 관통하는 관통 비아; 관통 비아를 에워싸는 제1 라이너 - 제1 라이너는 관통 비아의 상단 단부와 하단 단부 둘 다까지 연장됨 - ; 제1 라이너를 에워싸는 제2 라이너 - 제2 라이너는 관통 비아보다 더 짧음 - ; 반도체 기판 위에 있고 다이의 상단 표면에 있는 제1 전기 커넥터; 및 반도체 기판 아래에 놓이고 다이의 하단 표면에 있는 제2 전기 커넥터 - 제1 전기 커넥터와 제2 전기 커넥터는 관통 비아를 통해 전기적으로 상호연결됨 - 를 포함한다. 실시예에서, 제2 라이너는 제1 라이너보다 밀도가 더 높다. 실시예에서, 제2 라이너는 제1 라이너보다 더 얇다.In accordance with some embodiments of the present disclosure, a structure includes a die. The die may include a semiconductor substrate; a plurality of low-k dielectric layers over the semiconductor substrate; a through via passing through the semiconductor substrate and the plurality of low-k dielectric layers; a first liner surrounding the through via, the first liner extending to both a top end and a bottom end of the through via; a second liner surrounding the first liner, the second liner being shorter than the through via; a first electrical connector over the semiconductor substrate and on a top surface of the die; and a second electrical connector underlying the semiconductor substrate and at a bottom surface of the die, the first electrical connector and the second electrical connector being electrically interconnected through the through via. In an embodiment, the second liner is denser than the first liner. In an embodiment, the second liner is thinner than the first liner.
전술한 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지해야 한다.The foregoing outlines features of several embodiments so that those skilled in the art may better understand aspects of the present disclosure. Those skilled in the art should appreciate that they may readily use the present disclosure as a basis for designing or modifying other processes and structures for carrying out the same purposes and/or for achieving the same advantages of the embodiments introduced herein. Moreover, those skilled in the art should recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure, and that various changes, substitutions, and modifications can be made in the present disclosure without departing from the spirit and scope of the present disclosure.
<부기><bookkeeping>
1. 방법에 있어서, 1. A method comprising:
반도체 기판 위에 복수의 유전체층을 형성하는 단계; forming a plurality of dielectric layers over the semiconductor substrate;
개구를 형성하기 위해 상기 복수의 유전체층 및 상기 반도체 기판을 에칭하는 단계; etching the plurality of dielectric layers and the semiconductor substrate to form openings;
상기 개구 내로 연장되는 제1 라이너를 퇴적시키는 단계; depositing a first liner extending into the opening;
상기 제1 라이너 위에 제2 라이너를 퇴적시키는 단계 - 상기 제2 라이너는 상기 개구 내로 연장됨 - ; depositing a second liner over the first liner, the second liner extending into the opening;
관통 비아를 형성하기 위해 상기 개구 내에 도전성 물질을 충전시키는 단계; 및 filling the opening with a conductive material to form a through via; and
상기 반도체 기판의 양면에 도전성 피처를 형성하는 단계 - 상기 도전성 피처는 상기 관통 비아를 통해 전기적으로 상호연결됨 - forming conductive features on both sides of the semiconductor substrate, the conductive features being electrically interconnected through the through vias;
를 포함하는, 방법.A method comprising
2. 제1항에 있어서, 상기 제1 라이너를 퇴적시키는 단계는, 컨포멀하지 않은(non-conformal) 퇴적 방법을 사용하여 수행되는, 방법.2. The method of clause 1, wherein depositing the first liner is performed using a non-conformal deposition method.
3. 제2항에 있어서, 상기 제2 라이너를 퇴적시키는 단계는, 컨포멀한(conformal) 퇴적 방법을 사용하여 수행되는, 방법.3. The method of
4. 제1항에 있어서, 상기 제1 라이너의 하단은 상기 개구의 하단보다 더 높은, 방법.4. The method of clause 1, wherein the lower end of the first liner is higher than the lower end of the opening.
5. 제4항에 있어서, 상기 제1 라이너의 하단은 상기 반도체 기판의 상단 표면과 수평을 이루는, 방법.5. The method of claim 4, wherein a bottom of the first liner is level with a top surface of the semiconductor substrate.
6. 제4항에 있어서, 상기 제1 라이너의 하단은 상기 반도체 기판의 상단 표면보다 더 높은, 방법.6. The method of claim 4, wherein a bottom of the first liner is higher than a top surface of the semiconductor substrate.
7. 제4항에 있어서, 상기 제1 라이너의 하단은 상기 반도체 기판의 상단 표면보다 더 낮은, 방법.7. The method of claim 4, wherein a bottom of the first liner is lower than a top surface of the semiconductor substrate.
8. 제1항에 있어서, 상기 제1 라이너를 퇴적시키는 단계는, 도전성 라이너를 퇴적시키는 단계를 포함하고, 상기 제2 라이너를 퇴적시키는 단계는, 유전체 라이너를 퇴적시키는 단계를 포함하는, 방법.8. The method of clause 1, wherein depositing the first liner comprises depositing a conductive liner and depositing the second liner comprises depositing a dielectric liner.
9. 제1항에 있어서, 상기 제1 라이너를 퇴적시키는 단계는, 실리콘 질화물을 퇴적시키는 단계를 포함하고, 상기 제2 라이너를 퇴적시키는 단계는, 실리콘 산화물을 퇴적시키는 단계를 포함하는, 방법.9. The method of clause 1, wherein depositing the first liner comprises depositing silicon nitride and depositing the second liner comprises depositing silicon oxide.
10. 제1항에 있어서, 상기 제1 라이너를 퇴적시키는 단계는, 실리콘 탄화물을 퇴적시키는 단계를 포함하고, 상기 제2 라이너를 퇴적시키는 단계는, 실리콘 산화물을 퇴적시키는 단계를 포함하는, 방법.10. The method of clause 1, wherein depositing the first liner comprises depositing silicon carbide and depositing the second liner comprises depositing silicon oxide.
11. 구조물에 있어서, 11. A structure comprising:
반도체 기판; semiconductor substrate;
상기 반도체 기판 위의 복수의 유전체층; a plurality of dielectric layers over the semiconductor substrate;
상기 복수의 유전체층 위의 제1 도전성 피처; a first conductive feature over the plurality of dielectric layers;
상기 반도체 기판 아래에 놓이는 제2 도전성 피처; a second conductive feature overlying the semiconductor substrate;
상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 관통 비아 - 상기 관통 비아는 상기 제1 도전성 피처와 상기 제2 도전성 피처를 전기적으로 상호연결시킴 - ; a through via passing through the semiconductor substrate and the plurality of dielectric layers, the through via electrically interconnecting the first conductive feature and the second conductive feature;
상기 관통 비아를 에워싸는 제1 라이너; 및 a first liner surrounding the through via; and
상기 제1 라이너를 에워싸는 제2 라이너 - 상기 제2 라이너는, 상기 제1 라이너보다 더 높은 밀도를 가짐 - a second liner surrounding the first liner, the second liner having a higher density than the first liner
를 포함하는, 구조물.Containing, the structure.
12. 제11항에 있어서, 상기 제1 라이너는 상기 관통 비아의 상단 부분과 물리적으로 접촉하고, 상기 제2 라이너는 상기 관통 비아의 하단 부분과 물리적으로 접촉하는, 구조물.12. The structure of clause 11, wherein the first liner is in physical contact with a top portion of the through via and the second liner is in physical contact with a bottom portion of the through via.
13. 제12항에 있어서, 상기 제2 라이너의 하단 단부는 상기 반도체 기판의 상단 표면과 수평을 이루는, 구조물.13. The structure of clause 12, wherein a bottom end of the second liner is level with a top surface of the semiconductor substrate.
14. 제12항에 있어서, 상기 제2 라이너의 하단 단부는 상기 반도체 기판의 상단 표면보다 더 높은, 구조물.14. The structure of clause 12, wherein a bottom end of the second liner is higher than a top surface of the semiconductor substrate.
15. 제12항에 있어서, 상기 제2 라이너의 하단 단부는 상기 반도체 기판의 상단 표면보다 더 낮은, 구조물.15. The structure of clause 12, wherein a bottom end of the second liner is lower than a top surface of the semiconductor substrate.
16. 제11항에 있어서, 상기 제1 라이너는 실리콘 산화물을 포함하고, 상기 제2 라이너는 실리콘 질화물을 포함하는, 구조물.16. The structure of clause 11, wherein the first liner comprises silicon oxide and the second liner comprises silicon nitride.
17. 제11항에 있어서, 상기 제2 라이너는 제1 서브층, 및 상기 제1 서브층을 에워싸는 제2 서브층을 포함하고, 상기 제1 서브층 및 상기 제2 서브층의 하단 단부는 상이한 레벨에 있는, 구조물.17. The method of clause 11, wherein the second liner comprises a first sub-layer and a second sub-layer surrounding the first sub-layer, wherein the bottom ends of the first sub-layer and the second sub-layer are different from each other. A structure in a level.
18. 구조물에 있어서, 18. A structure comprising:
다이 die
를 포함하며, 상기 다이는, comprising, the die comprising:
반도체 기판; semiconductor substrate;
상기 반도체 기판 위의 복수의 로우-k 유전체층; a plurality of low-k dielectric layers over the semiconductor substrate;
상기 반도체 기판 및 상기 복수의 로우-k 유전체층을 관통하는 관통 비아; a through via passing through the semiconductor substrate and the plurality of low-k dielectric layers;
상기 관통 비아를 에워싸는 제1 라이너 - 상기 제1 라이너는 상기 관통 비아의 상단 단부와 하단 단부 둘 다까지 연장됨 - ; a first liner surrounding the through via, the first liner extending to both a top end and a bottom end of the through via;
상기 제1 라이너를 에워싸는 제2 라이너 - 상기 제2 라이너는 상기 관통 비아보다 더 짧음 - ; a second liner surrounding the first liner, the second liner being shorter than the through via;
상기 반도체 기판 위에 있고 상기 다이의 상단 표면에 있는 제1 전기 커넥터; 및 a first electrical connector over the semiconductor substrate and on a top surface of the die; and
상기 반도체 기판 아래에 놓이고 상기 다이의 하단 표면에 있는 제2 전기 커넥터 - 상기 제1 전기 커넥터와 상기 제2 전기 커넥터는 상기 관통 비아를 통해 전기적으로 상호연결됨 - a second electrical connector underlying the semiconductor substrate and at a bottom surface of the die, the first electrical connector and the second electrical connector being electrically interconnected through the through vias;
를 포함하는, 구조물.Containing, the structure.
19. 제18항에 있어서, 상기 제2 라이너는 상기 제1 라이너보다 밀도가 더 높은, 구조물.19. The structure of clause 18, wherein the second liner is denser than the first liner.
20. 제18항에 있어서, 상기 제2 라이너는 상기 제1 라이너보다 더 얇은, 구조물.20. The structure of clause 18, wherein the second liner is thinner than the first liner.
Claims (10)
반도체 기판 위에 복수의 유전체층을 형성하는 단계;
개구를 형성하기 위해 상기 복수의 유전체층 및 상기 반도체 기판을 에칭하는 단계;
상기 개구 내로 연장되는 제1 라이너를 퇴적시키는 단계;
상기 제1 라이너 위에 제2 라이너를 퇴적시키는 단계 - 상기 제2 라이너는 상기 개구 내로 연장됨 - ;
관통 비아를 형성하기 위해 상기 개구 내에 도전성 물질을 충전시키는 단계; 및
상기 반도체 기판의 양면에 도전성 피처들을 형성하는 단계 - 상기 도전성 피처들은 상기 관통 비아를 통해 전기적으로 상호연결됨 -
를 포함하는, 방법.In the method,
forming a plurality of dielectric layers over the semiconductor substrate;
etching the plurality of dielectric layers and the semiconductor substrate to form openings;
depositing a first liner extending into the opening;
depositing a second liner over the first liner, the second liner extending into the opening;
filling the opening with a conductive material to form a through via; and
forming conductive features on both sides of the semiconductor substrate, the conductive features being electrically interconnected through the through vias;
A method comprising
반도체 기판;
상기 반도체 기판 위의 복수의 유전체층;
상기 복수의 유전체층 위의 제1 도전성 피처;
상기 반도체 기판 아래에 놓이는 제2 도전성 피처;
상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 관통 비아 - 상기 관통 비아는 상기 제1 도전성 피처와 상기 제2 도전성 피처를 전기적으로 상호연결시킴 - ;
상기 관통 비아를 에워싸는 제1 라이너; 및
상기 제1 라이너를 에워싸는 제2 라이너 - 상기 제2 라이너는, 상기 제1 라이너보다 더 높은 밀도를 가짐 -
를 포함하는, 구조물.In the structure,
semiconductor substrate;
a plurality of dielectric layers over the semiconductor substrate;
a first conductive feature over the plurality of dielectric layers;
a second conductive feature overlying the semiconductor substrate;
a through via passing through the semiconductor substrate and the plurality of dielectric layers, the through via electrically interconnecting the first conductive feature and the second conductive feature;
a first liner surrounding the through via; and
a second liner surrounding the first liner, the second liner having a higher density than the first liner
Containing, the structure.
다이
를 포함하며, 상기 다이는,
반도체 기판;
상기 반도체 기판 위의 복수의 로우-k 유전체층;
상기 반도체 기판 및 상기 복수의 로우-k 유전체층을 관통하는 관통 비아;
상기 관통 비아를 에워싸는 제1 라이너 - 상기 제1 라이너는 상기 관통 비아의 상단 단부와 하단 단부 둘 다까지 연장됨 - ;
상기 제1 라이너를 에워싸는 제2 라이너 - 상기 제2 라이너는 상기 관통 비아보다 더 짧음 - ;
상기 반도체 기판 위에 있고 상기 다이의 상단 표면에 있는 제1 전기 커넥터; 및
상기 반도체 기판 아래에 놓이고 상기 다이의 하단 표면에 있는 제2 전기 커넥터 - 상기 제1 전기 커넥터와 상기 제2 전기 커넥터는 상기 관통 비아를 통해 전기적으로 상호연결됨 -
를 포함하는, 구조물.In the structure,
die
comprising, the die comprising:
semiconductor substrate;
a plurality of low-k dielectric layers over the semiconductor substrate;
a through via passing through the semiconductor substrate and the plurality of low-k dielectric layers;
a first liner surrounding the through via, the first liner extending to both a top end and a bottom end of the through via;
a second liner surrounding the first liner, the second liner being shorter than the through via;
a first electrical connector over the semiconductor substrate and on a top surface of the die; and
a second electrical connector underlying the semiconductor substrate and at a bottom surface of the die, the first electrical connector and the second electrical connector being electrically interconnected through the through vias;
Containing, the structure.
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