KR20220018877A - Semiconductor channel resistor and apparatus and method for forming it - Google Patents
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Abstract
Description
본 발명은 반도체 채널저항에 관한 것으로, 반도체 능동소자 채널 저항 전기회로와 이 전기회로를 구성하는 장치 및 방법에 관한 것이다. The present invention relates to a semiconductor channel resistor, and to a semiconductor active element channel resistor electric circuit and an apparatus and method for configuring the electric circuit.
반도체 집적회로 설계를 위하여는 능동소자뿐만 아니라, 저항, 인덕터, 커패시터 등의 수동소자가 필요하다. 이들 중 반도체 기판 상에 형성되는 저항에는 저저항을 위한 박막저항과, 중저항 및 고저항을 위한 채널저항이 있다.In order to design a semiconductor integrated circuit, not only active elements but also passive elements such as resistors, inductors, and capacitors are required. Among them, the resistance formed on the semiconductor substrate includes a thin film resistance for low resistance and a channel resistance for medium resistance and high resistance.
도 1은 SiC(또는 Si) 기판 상의 AlGaN/GaN 채널층을 사용한 저항을 나타낸다. 도 1을 참조하면, AlGaN/GaN 채널층을 사용한 저항(10)은, SiC(또는 Si) 기판(11) 위의 버퍼층(12)에 형성된 AlGaN(104)/GaN(13) 채널층에 오믹(Ohmic) 공정으로 금속전극용 오믹접촉부(15, 16)를 형성하여 만들어진다. 여기서 AlGaN(14)/GaN(13) 채널층은 능동소자인 트랜지스터의 캐리어 이동을 위해 사용되기도 하지만, 중저항 및 고저항용 저항체이기도 하다.1 shows the resistance using an AlGaN/GaN channel layer on a SiC (or Si) substrate. 1, the
이러한 반도체 채널저항을 전기회로로 구성하는 종래의 방식에 따르면, 단순 저항 성분, 또는 저항 및 커패시터 성분을 사용하여 전기적인 연결 상태로 단순 구성하고 있다.According to a conventional method of configuring such a semiconductor channel resistor as an electric circuit, a simple resistance component or a resistor and a capacitor component are used to form a simple electrical connection state.
도 2는 SiC 또는 Si 기판 상의 AlGaN/GaN 채널층에 대한 종래의 전기회로 구성을 나타낸다. 도 1과 같이 AlGaN/GaN 채널층을 사용하여 형성된 저항(10)이, 제1포트 P1과 제2포트 P2 사이에 연결되는 단순 저항 R로 구성되어 있다.2 shows a conventional electrical circuit configuration for an AlGaN/GaN channel layer on a SiC or Si substrate. The
도 3은 SiC 또는 Si 기판 상의 AlGaN/GaN 채널층에 대한 또다른 종래의 전기회로 구성을 나타낸다. AlGaN/GaN 채널층을 사용하여 형성된 저항이, 제1포트 P1과 제2포트 P2 사이에 병렬 연결된 저항(이하, 메인저항) R 및 커패시터(이하, 메인커패시터) C로 구성되어 있다.3 shows another conventional electrical circuit configuration for an AlGaN/GaN channel layer on a SiC or Si substrate. The resistor formed using the AlGaN/GaN channel layer is composed of a resistor (hereinafter, main resistor) R and a capacitor (hereinafter, a main capacitor) C connected in parallel between the first port P1 and the second port P2.
그러나, 도 1의 반도체 채널저항은 기판에 의한 기판저항 성분 및 기판 채널층의 전하로 인한 기판커패시턴스 성분과, 금속전극을 위한 오믹 공정으로 인한 저항(이하, 오믹저항) 성분이 존재하기 때문에, 반도체 채널저항을 종래의 단순 저항으로 구성하여 집적회로를 설계(도 2)하거나 병렬 연결된 메인저항과 메인커패시터로 구성하여 설계(도 3)하는 경우에는 설계결과와 측정결과 사이에 오차가 유발된다.However, in the semiconductor channel resistance of FIG. 1, there are a substrate resistance component by the substrate, a substrate capacitance component due to the charge of the substrate channel layer, and a resistance (hereinafter ohmic resistance) component due to the ohmic process for the metal electrode. When an integrated circuit is designed by configuring the channel resistance with a conventional simple resistor (FIG. 2) or when designing an integrated circuit with a main resistor and a main capacitor connected in parallel (FIG. 3), an error is induced between the design result and the measurement result.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 메인저항 및 메인커패시터 이외에 기판저항 및 기판커패시턴스 성분과 오믹저항 성분을 포함시켜 반도체 채널저항의 특성을 정확히 구성할 수 있는 전기회로 구성 장치 및 방법를 제안함을 목적으로 한다. The present invention has been proposed to solve the above problems, and includes a substrate resistance, a substrate capacitance component, and an ohmic resistance component in addition to the main resistor and the main capacitor to accurately configure the characteristics of the semiconductor channel resistance. intended to suggest.
상기 과제를 달성하기 위하여 본 발명의 일 측면에 따르면, 제1포트와 제2포트 사이에, 병렬 연결된 저항 및 커패시터와, 이 병렬 연결된 저항 및 커패시터에 직렬 연결되는 오믹저항이 포함된 제1수동소자부를 포함하는 반도체 채널저항의 전기회로가 제공된다. 이 전기회로에는 추가적으로 상기 제1포트와 접지 사이에 연결된 제2수동소자부와, 상기 제2포트와 접지 사이에 연결된 제3수동소자부가 포함될 수 있는데, 여기서 제2수동소자부는 저항, 커패시터, 및 병렬연결된 저항과 커패시터 중 하나를 포함할 수 있고, 제3수동소자부는 저항, 커패시터, 및 병렬연결된 저항과 커패시터 중 하나를 포함할 수 있다.According to one aspect of the present invention in order to achieve the above object, a first passive element including a resistor and a capacitor connected in parallel between the first port and the second port, and an ohmic resistor connected in series to the resistor and the capacitor connected in parallel. An electrical circuit of a semiconductor channel resistor comprising a negative is provided. The electric circuit may additionally include a second passive element part connected between the first port and the ground, and a third passive element part connected between the second port and the ground, wherein the second passive element part includes a resistor, a capacitor, and One of a resistor and a capacitor connected in parallel may be included, and the third passive element unit may include one of a resistor, a capacitor, and a resistor and a capacitor connected in parallel.
본 발명의 다른 측면에 따르면, 선택된 기판 항목을 수신하도록 구성된 기판선택부 - 여기서 기판 항목은 SiC 항목과 Si 항목을 포함함; 선택된 저항 항목을 수신하도록 구성된 저항선택부 - 여기서 저항 항목은 메인저항 항목, 오믹저항 항목, P1측 기판저항 항목, 및 P2측 기판저항 항목을 포함함; 선택된 커패시터 항목을 수신하도록 구성된 커패시터선택부 - 여기서 커패시터 항목은 메인커패시터 항목, P1측 기판커패시터 항목, P2측 기판커패시터 항목을 포함함; 및 상기 선택된 기판 항목, 저항 항목, 및 커패시터 항목으로 전기회로를 구성하는 회로구성부를 포함하는 반도체 채널저항 전기회로 구성장치가 제공된다.According to another aspect of the invention, there is provided a substrate selector configured to receive a selected substrate item, wherein the substrate item comprises a SiC item and a Si item; a resistance selection unit configured to receive the selected resistance item, wherein the resistance item includes a main resistance item, an ohmic resistance item, a P1 side substrate resistance item, and a P2 side substrate resistance item; a capacitor selection unit configured to receive the selected capacitor item, wherein the capacitor item includes a main capacitor item, a P1 side substrate capacitor item, and a P2 side substrate capacitor item; and a circuit component for configuring an electric circuit with the selected substrate item, resistance item, and capacitor item is provided.
또한 본 발명의 또다른 측면에 따르면, 저항선택부와 커패시터선택부를 통해 메인저항과 메인커패시터가 선택되었는지 판단하여 선택된 메인저항과 메인커패시터를 병렬로 연결하여 P1과 P2 사이에 연결하고; 저항선택부를 통해 오믹저항이 선택되었는지 판단하여 오믹저항이 선택되지 않았으면 상기 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항과 메인커패시터를 최종 회로로 구성하고; 오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 병렬연결된 메인저항 및 메인커패시터와 P1 사이에 직렬 연결하고; 기판선택부를 통해 반도체 기판이 SiC 기판 또는 Si 기판으로 선택되었는지 판단하여 SiC 기판으로 선택된 것으로 판단된 때 상기 구성된 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항 및 메인커패시터와 직렬 연결된 오믹저항을 최종 회로로 구성하는 것을 포함하는 반도체 채널저항 전기회로 구성방법이 제공된다.According to another aspect of the present invention, it is determined whether the main resistor and the main capacitor are selected through the resistor selection unit and the capacitor selection unit, and the selected main resistor and the main capacitor are connected in parallel to connect between P1 and P2; determining whether the ohmic resistor is selected through the resistor selection unit, and if the ohmic resistor is not selected, configure the parallel-connected main resistor and the main capacitor connected between the P1 and P2 as a final circuit; When the ohmic resistor is selected, the selected ohmic resistor is connected in series between the parallel-connected main resistor and the main capacitor and P1; When it is determined that the semiconductor substrate is selected as the SiC substrate or the Si substrate through the substrate selection unit, the parallel-connected main resistor connected between P1 and P2 configured above and the ohmic resistor connected in series with the main capacitor are used as a final circuit There is provided a method of constructing a semiconductor channel resistance electric circuit comprising constructing.
이상에서 소개한 본 발명의 구성 및 작용은 이후에 도면과 함께 설명하는 구체적인 실시예를 통하여 더욱 명확해질 것이다. The configuration and operation of the present invention introduced above will be clearer through specific embodiments described later with drawings.
종래의 반도체 채널저항 전기회로 구성과 달리, 본 발명의 반도체 채널저항 전기회로 구성에 의하면 반도체기판 및 채널 전하로 인한 기판저항 및 기판커패시턴스 성분과, 금속전극을 위한 오믹공정에 의한 오믹저항 성분이 포함되어 반도체 채널저항의 특성을 정확히 구성할 수 있어 반도체 채널저항 설계나 반도체 채널저항을 포함한 집적회로 설계를 보다 정확하게 할 수 있다.Unlike the conventional semiconductor channel resistance electrical circuit configuration, according to the semiconductor channel resistance electrical circuit configuration of the present invention, the substrate resistance and substrate capacitance components due to the semiconductor substrate and channel charge, and the ohmic resistance component by the ohmic process for the metal electrode are included. Therefore, it is possible to accurately configure the characteristics of semiconductor channel resistance, so that semiconductor channel resistance design or integrated circuit design including semiconductor channel resistance can be made more accurately.
도 1은 AlGaN/GaN 채널층을 이용한 반도체 채널저항의 단면도.
도 2는 반도체 채널저항을 구성한 종래의 전기회로.
도 3은 반도체 채널저항을 구성한 또다른 종래의 전기회로.
도 4는 본 발명의 일 실시예에 따른 반도체 채널저항을 구성한 전기회로.
도 5는 본 발명의 다른 실시예에 따른 반도체 채널저항을 구성한 전기회로.
도 6은 본 발명에 따른 전기회로 구성장치의 구성도
도 7은 기판선택부(110)의 기판 항목들을 나타낸다.
도 8은 저항선택부(130)의 저항 항목들을 나타낸다.
도 9는 커패시터선택부(150)의 커패시터 항목들을 나타낸다.
도 10~12는 본 발명의 전기회로 구성방법의 프로세스 흐름도이다.1 is a cross-sectional view of a semiconductor channel resistance using an AlGaN/GaN channel layer.
2 is a conventional electric circuit comprising a semiconductor channel resistor;
3 is another conventional electric circuit comprising a semiconductor channel resistor;
4 is an electric circuit comprising a semiconductor channel resistor according to an embodiment of the present invention.
5 is an electric circuit comprising a semiconductor channel resistor according to another embodiment of the present invention.
6 is a block diagram of an electric circuit configuration device according to the present invention;
7 shows substrate items of the
8 shows resistance items of the
9 shows capacitor items of the
10 to 12 are process flow diagrams of the method for constructing an electric circuit of the present invention.
본 발명의 이점 및 특징, 그리고 이들을 달성하는 방법은 첨부된 도면과 함께 상세하게 기술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 기재에 의해 정의된다. 한편, 본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용된 '포함한다(comprise)' 또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the detailed description in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only this embodiment allows the disclosure of the present invention to be complete, and those of ordinary skill in the art to which the present invention pertains. It is provided to fully inform the person of the scope of the invention, and the present invention is defined by the description of the claims. On the other hand, the terms used herein are for the purpose of describing the embodiment, not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, 'comprise' or 'comprising' refers to the presence or addition is not excluded.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가급적 동일한 부호를 부여하고 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In adding reference numerals to the components of each drawing, the same components are given the same reference numerals as much as possible even if they are shown in different drawings, and in describing the present invention, detailed descriptions of related known components or functions In the case where the gist of the present invention may be obscured, a detailed description thereof will be omitted.
도 4는 본 발명의 일 실시예에 따라 구성된 반도체 채널저항 전기회로로, 실리콘카바이드(SiC)와 같이 반도체 기판 저항이 커서 반도체 기판의 기생성분을 무시할 수 있는 경우에 구성된 전기회로이다. 도 4를 참조하면, 일 실시예에 따라 구성된 반도체 채널저항 전기회로(20)에서 제1포트 P1과 제2포트 P2 사이의 수동소자부(30)는 병렬 연결된 메인저항 R 및 메인커패시터 C에 오믹저항 Rc가 직렬로 연결된다. 4 is a semiconductor channel resistance electric circuit constructed according to an embodiment of the present invention, and is an electric circuit configured when a semiconductor substrate resistance is large, such as silicon carbide (SiC), and a parasitic component of the semiconductor substrate can be ignored. Referring to FIG. 4 , in the semiconductor channel resistance
도 1에 나타낸 반도체 채널저항(20)은 실제로 오믹접촉 공정을 통해 최종적으로 완성된다. 따라서 종래에 구성된 전기회로를 나타낸 도 3은 이 오믹접촉부가 빠진 전기회로이며 본 발명은 오믹저항 Rc까지 고려하여 회로를 구성함으로써 정확도가 매우 개선된 전기회로를 제공할 수 있다. The
도 5는 본 발명의 다른 실시예에 따라 구성된 반도체 채널저항 전기회로로, 실리콘(Si)과 같이 반도체 기판 저항이 작아서 반도체 기판의 기생성분을 무시할 수 없는 경우에 구성된 전기회로이다. 도 5를 참조하면, 반도체 채널저항 전기회로(20)에서 FIG. 5 is a semiconductor channel resistance electric circuit constructed according to another embodiment of the present invention, and is an electric circuit constructed when a semiconductor substrate resistance is small, such as silicon (Si), so that parasitic components of the semiconductor substrate cannot be ignored. 5, in the semiconductor channel resistance
제1포트 P1과 제2포트 P2 사이의 제1수동소자부(30)는 도 4와 같이 병렬 연결된 메인저항 R 및 메인커패시터 C에 오믹저항 Rc가 직렬로 연결되며, The first
제1포트 P1과 접지 사이의 제2수동소자부(40)는 P1측 기판저항 Rsub1과 기판커패시터 Csub1 중 하나, 또는 기판저항 Rsub1과 기판커패시터 Csub1이 병렬로 연결되고, The second
제2포트 P2와 접지 사이의 제3수동소자부(50)는 P2측 기판저항 Rsub2와 기판커패시터 Csub2 중 하나, 또는 기판저항 Rsub2와 기판커패시터 Csub2가 병렬로 연결된다. In the third
이와 같이, 반도체 채널저항은 SiC 기판이나 Si 기판에서 형성될 수 있는데 SiC 기판에서 형성되는 경우는 SiC 기판의 저항이 커서 도 4의 전기회로로 구성하는 것이 가능하며, Si 기판에서 형성되는 경우는 Si 기판의 저항이 작아 기판 성분을 고려해야 하므로 도4의 전기회로 구성에 상기 제2수동소자부(40)와 제3수동소자부(50)가 결합된 도 5의 전기회로를 구성하는 것이다.In this way, the semiconductor channel resistance can be formed on a SiC substrate or a Si substrate. When formed on a SiC substrate, the resistance of the SiC substrate is large, so it is possible to configure the electric circuit of FIG. 4 , and when formed on a Si substrate, Si Since the resistance of the substrate is small, it is necessary to consider the components of the substrate, so that the second
도 5의 제2수동소자부(40)의 기판저항 Rsub1과 제3수동소자부(50)의 기판저항 Rsub2는 같은 값일 수도 있고 다른 값일 수도 있으며, 또한 제2수동소자부(40)의 기판커패시터 Csub1과 제3수동소자부(50)의 기판커패시터 Csub2는 같은 값일 수도 있고 다른 값일 수도 있다.The substrate resistance Rsub1 of the second
도 6은 상술한 전기회로를 구성하는 장치의 구성도이다.6 is a block diagram of an apparatus constituting the above-described electric circuit.
전기회로 구성장치(100)에 유저인터페이스 UI(200)가 연결되어 있다. 전기회로 구성장치(100)는, 유저인터페이스(200)에 연결된 유저에게 기판 항목(item)을 선택하도록 선택지를 제공하고 선택된 기판 항목을 수신하도록 구성된 기판선택부(110), 선택된 기판 항목을 수신하여 이 기판 항목에 관련된 태스크를 처리하는 기판처리부(120), 유저인터페이스(200)에 연결된 유저에게 저항 항목을 선택하도록 선택지를 제공하고 선택된 저항 항목을 수신하도록 구성된 저항선택부(130), 선택된 저항 항목을 수신하여 이 저항 항목에 관련된 태스크를 처리하는 저항처리부(120), 유저인터페이스(200)에 연결된 유저에게 커패시터 항목을 선택하도록 선택지를 제공하고 선택된 커패시터 항목을 수신하도록 구성된 커패시터선택부(150), 선택된 커패시터 항목을 수신하여 이 커패시터 항목에 관련된 태스크를 처리하는 커패시터처리부(120), 상기 처리된 기판 항목, 저항 항목, 및 커패시터 항목으로 전기회로를 구성하는 회로구성부(170), 구성된 전기회로를 화면표시, 인쇄, 신호 전송 등의 방식으로 출력하기 위한 데이터를 출력하는 회로출력부(180)를 포함한다.The
이렇게 구성되는 전기회로 구성장치(100)는 하드웨어 및 소프트웨어로 구성되는 컴퓨터 내지는 프로세서로 구현될 수 있다. 또한 유저인터페이스(200)는 하드웨어 및 소프트웨어로 구성되며 표시화면, 인쇄기 등이 포함되는 컴퓨터 내지는 프로세서로 구현될 수 있다. The
도 7은 기판선택부(110)의 기판 항목들을 나타낸다. 기판선택부(110)는 기판의 종류가 SiC인지 Si인지를 선택하도록 SiC 항목(111)과 Si 항목(112)을 유저에게 제공한다.7 shows substrate items of the
도 8은 저항선택부(130)의 저항 항목들을 나타낸다. 저항 항목에 메인저항(R) 항목(131), 오믹저항(Rc) 항목(132), P1측 기판저항(Rsub1) 항목(133), P2측 기판저항(Rsub2) 항목(134)이 포함되어 유저에게 제공된다.8 shows resistance items of the
도 9는 커패시터선택부(150)의 커패시터 항목들을 나타낸다. 커패시터 항목에 메인커패시터(C) 항목(151), P1측 기판커패시터(Csub1) 항목(152), P2측 기판커패시터(Csub2) 항목(153)이 포함되어 유저에게 제공된다.9 shows capacitor items of the
도 6~9와 같이 구성된 전기회로 구성장치(100)의 기능(태스크 처리)을 설명은, 도 10~12를 참조하여 본 발명의 전기회로 구성방법의 프로세스 흐름에 대해 설명하는 것으로 갈음하기로 한다.The description of the function (task processing) of the electrical
도 10을 참조하면, 저항선택부(130)를 활성화하여 저항 항목들 중 하나를 유저가 선택하도록 제공한다(S100). 메인저항이 선택되었는지 판단하여(S110) 메인저항이 선택되었으면 커패시터선택부(150)를 활성화하여 커패시터 항목들 중 하나를 유저가 선택하도록 제공한다(S120). 메인커패시터가 선택되었는지 판단하여(S130) 메인커패시터가 선택되었으면 선택된 메인저항과 메인커패시터를 병렬로 연결하여 도 4에서 언급한 수동소자부(30)를 구성하여 M으로 저장하고, 이 M을 P1과 P2 사이에 연결한다(S140). 그리고 다시 저항선택부(130)를 활성화하여 저항 항목들 중 하나를 유저가 선택하도록 제공한다(S150). 오믹저항이 선택되었는지 판단하여(S160) 오믹저항이 선택되지 않았으면 앞서 S140에서 구성된, P1과 P2 사이에 연결된 M을 최종회로로 출력한다(S170). 반면에 오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 S140에서 구성된 M과 P1 사이에 연결한다(S180). 그리고 기판선택부(110)를 활성화하여(S190) 기판 항목들 중 하나를 유저가 선택하도록 제공한다(S200). 유저가 기판선택부(110)에서 SiC 기판 항목을 선택하였으면 상기 S180에서 구성된, P1과 P2 사이에 오믹저항과 수동소자부(30) M이 직렬 연결된 회로를 출력한다(S170). Referring to FIG. 10 , the
여기까지가 앞서 설명한 도 4의 회로를 구성하기 위한 실시예에 관련된 내용이다. 반면에 앞의 S200에서 Si 기판 항목이 선택되었으면 앞서 설명한 도 5의 회로를 구성하기 위한 실시예에 관련된 도 11로 넘어가 설명한다. This is the content related to the embodiment for configuring the circuit of FIG. 4 described above. On the other hand, if the Si substrate item is selected in S200 above, the description goes to FIG. 11 related to the embodiment for configuring the circuit of FIG. 5 described above.
한편, 반도체 기판이 SiC인지 Si인지의 선택 단계는 도 10에서와 같은 위치에 있지 않고, 다른 위치에서 수행될 수 있다. 예를 드러, S100 이전에 미리 모두 단계로서 반도체 기판이 SiC인지 Si인지의 선택 프로세스를 수행할 수도 있다.On the other hand, the step of selecting whether the semiconductor substrate is SiC or Si is not located at the same position as in FIG. 10 , but may be performed at a different position. For example, before S100, the selection process of whether the semiconductor substrate is SiC or Si may be performed as all steps in advance.
도 11에서, 앞의 S200에서 Si 기판 항목이 선택되었으면 저항선택부(130)를 활성화하여(S210) 저항 항목들 중 앞서 선택된 메인저항과 오믹저항을 제외한 저항 항목들 중 하나를 선택하도록 유저에게 제공한다. P1측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고(S220), 커패시터선택부(150)를 활성화하여(S230) 커패시터 항목들 중 앞서 선택된 메인커패시터를 제외한 커패시터 항목들 중 하나를 선택하도록 유저에게 제공한다. P1측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단한다(S240). 앞의 S220과 S240에서 P1측 기판저항과 P1측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단한다(S250). 둘 중 하나만 선택되었다면 P1과 접지 사이에 상기 선택된 P1측 기판저항 또는 P1측 기판커패시터를 연결하고(S260) 이상에서 구성된 최종 회로를 출력한다(S290). 반면에 P1측 기판저항과 P1측 기판커패시터가 모두 선택되었다고 판단되면 P1측 기판저항과 P1측 기판커패시터를 병렬연결하여 앞서 도 5에서 설명한 제2수동소자부(40)를 구성하여 S1으로 저장하고(S270) 이 S1을 P1과 접지 사이에 연결한다(S280). 그리고 이상에서 구성된 최종 회로를 출력한다(S290).In FIG. 11 , if the Si substrate item is selected in S200 above, the
이상의 도 11의 프로세스는 반도체기판의 P1측과 접지 사이에 연결되는 제2수동소자부(40)에 연관된 프로세스로, 도 5와 같이 완전한 전기회로를 구성하려면 반도체기판의 P2측과 접지 사이에 연결되는 제3수동소자부(50)에 대해서도 고려해야 한다. 제3수동소자부(50)에 대한 전기회로 구성은 도 11에 나타낸 제2수동소자부(40)에 대한 것과 유사하다. 이에 대해서 도 12를 참조하여 설명한다. 이하의 도 12의 프로세스 설명은 설명의 순서상 도 11의 설명 다음에 되었지만 실제로는 도 11의 프로세스와 도 12의 프로세스는 시간상 순서가 있는 것이 아니며, 또한 순차적일 필요도 없다(즉, 병렬 처리도 가능함).The above process of FIG. 11 is a process related to the second
도 12를 참조하면, 앞의(도 10의) S200에서 Si 기판 항목이 선택되었으면 저항선택부(130)를 활성화하여(S310) 저항 항목들 중 앞서 선택된 메인저항과 오믹저항을 제외한 저항 항목들 중 하나를 선택하도록 유저에게 제공한다. P2측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고(S320), 커패시터선택부(150)를 활성화하여(S330) 커패시터 항목들 중 앞서 선택된 메인커패시터를 제외한 커패시터 항목들 중 하나를 선택하도록 유저에게 제공한다. P2측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단한다(S340). 앞의 S320과 S340에서 P2측 기판저항과 P2측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단한다(S350). 둘 중 하나만 선택되었다면 P2와 접지 사이에 상기 선택된 P2측 기판저항 또는 P2측 기판커패시터를 연결하고(S360) 이상에서 구성된 최종 회로를 출력한다(S390). 반면에 P2측 기판저항과 P2측 기판커패시터가 모두 선택되었다고 판단되면 P2측 기판저항과 P2측 기판커패시터를 병렬연결하여 앞서 도 5에서 설명한 제3수동소자부(50)를 구성하여 S2로 저장하고(S370) 이 S2를 P2와 접지 사이에 연결한다(S380). 그리고 이상에서 구성된 최종 회로를 출력한다(S390).Referring to FIG. 12 , if the Si substrate item is selected in S200 (of FIG. 10 ), the
이상에서 설명한 본 발명의 방법 및/또는 장치의 각 구성요소의 기능(function) 또는 과정(process)은 DSP(digital signal processor), 프로세서, 컨트롤러, ASIC(application-specific IC), 프로그래머블 로직소자(FPGA 등), 기타 전자소자 중의 적어도 하나 그리고 이들의 조합이 포함되는 하드웨어 요소로써 구현 가능하다. 또한 하드웨어 요소와 결합되어 또는 독립적으로 소프트웨어로써도 구현 가능한데, 이 소프트웨어는 기록매체에 저장 가능하다.The function or process of each component of the method and/or apparatus of the present invention described above is a digital signal processor (DSP), a processor, a controller, an application-specific IC (ASIC), a programmable logic device (FPGA). etc.), at least one of other electronic devices, and a combination thereof can be implemented as a hardware element. In addition, it can be implemented as software in combination with a hardware element or independently, and the software can be stored in a recording medium.
지금까지 본 발명의 바람직한 실시예를 통하여 본 발명을 상세히 설명하였으나, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 명세서에 개시된 내용과는 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 또한 본 발명의 보호범위는 상기 상세한 설명보다는 후술한 특허청구범위에 의하여 정해지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태는 본 발명의 기술적 범위에 포함되는 것으로 해석되어야 한다.Although the present invention has been described in detail through preferred embodiments of the present invention, those of ordinary skill in the art to which the present invention pertains will not change the technical spirit or essential features of the present invention and differ from the contents disclosed in this specification It will be understood that the invention may be embodied in other specific forms. It should be understood that the embodiments described above are illustrative in all respects and not restrictive. In addition, the protection scope of the present invention is determined by the claims described below rather than the above detailed description, and all changes or modifications derived from the claims and their equivalent concepts should be interpreted as being included in the technical scope of the present invention. do.
Claims (9)
제1포트와 제2포트 사이에, 병렬 연결된 저항 및 커패시터와, 이 병렬 연결된 저항 및 커패시터에 직렬 연결되는 오믹저항이 포함된 제1수동소자부를 포함하는 반도체 채널저항의 전기회로.An electric circuit of a channel resistance formed on a semiconductor substrate,
An electric circuit of a semiconductor channel resistor comprising a first passive element between a first port and a second port including a resistor and a capacitor connected in parallel, and an ohmic resistor connected in series with the resistor and the capacitor connected in parallel.
상기 제2수동소자부는 저항, 커패시터, 및 병렬연결된 저항과 커패시터 중 하나를 포함하고,
상기 제3수동소자부는 저항, 커패시터, 및 병렬연결된 저항과 커패시터 중 하나를 포함하는 반도체 채널저항의 전기회로.The method of claim 1, further comprising: a second passive element unit connected between the first port and ground; and a third passive element unit connected between the second port and ground;
The second passive element unit includes a resistor, a capacitor, and one of a resistor and a capacitor connected in parallel,
The third passive element unit is an electric circuit of a semiconductor channel resistor including a resistor, a capacitor, and one of a resistor and a capacitor connected in parallel.
선택된 저항 항목을 수신하도록 구성된 저항선택부 - 여기서 저항 항목은 메인저항 항목, 오믹저항 항목, P1측 기판저항 항목, 및 P2측 기판저항 항목을 포함함;
선택된 커패시터 항목을 수신하도록 구성된 커패시터선택부 - 여기서 커패시터 항목은 메인커패시터 항목, P1측 기판커패시터 항목, P2측 기판커패시터 항목을 포함함; 및
상기 선택된 기판 항목, 저항 항목, 및 커패시터 항목으로 전기회로를 구성하는 회로구성부를 포함하는 반도체 채널저항 전기회로 구성장치.a substrate selector configured to receive a selected substrate item, wherein the substrate item includes a SiC item and a Si item;
a resistance selection unit configured to receive the selected resistance item, wherein the resistance item includes a main resistance item, an ohmic resistance item, a P1 side substrate resistance item, and a P2 side substrate resistance item;
a capacitor selection unit configured to receive the selected capacitor item, wherein the capacitor item includes a main capacitor item, a P1 side substrate capacitor item, and a P2 side substrate capacitor item; and
A semiconductor channel resistance electric circuit construction apparatus comprising a circuit element for configuring an electric circuit with the selected substrate item, resistance item, and capacitor item.
상기 기판선택부에서 SiC 기판 항목이 선택되었는지 판단하고;
SiC 기판 항목이 선택되었으면, 상기 저항선택부와 커패시터선택부를 통해 메인저항과 메인커패시터가 선택되었는지 판단하여 선택된 메인저항과 메인커패시터를 병렬로 연결하여 P1과 P2 사이에 연결하고;
저항선택부를 통해 오믹저항이 선택되었는지 판단하여 오믹저항이 선택되지 않았으면 상기 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항과 메인커패시터를 최종 회로로 구성하고;
오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 병렬연결된 메인저항 및 메인커패시터와 P1 사이에 직렬 연결하도록 구성되는 반도체 채널저항 전기회로 구성장치. 4. The method of claim 3, wherein the circuit component
determining whether a SiC substrate item is selected in the substrate selection unit;
When the SiC substrate item is selected, it is determined whether the main resistor and the main capacitor are selected through the resistor selection unit and the capacitor selection unit, and the selected main resistor and the main capacitor are connected in parallel to connect between P1 and P2;
determining whether the ohmic resistor is selected through the resistor selection unit, and if the ohmic resistor is not selected, configure the parallel-connected main resistor and the main capacitor connected between the P1 and P2 as a final circuit;
When the ohmic resistor is selected, the semiconductor channel resistor electric circuit construction device is configured to connect the selected ohmic resistor in series between the parallel-connected main resistor and the main capacitor and P1.
상기 기판선택부에서 Si 기판 항목이 선택되었는지 판단하고;
Si 기판 항목이 선택되었으면, 상기 저항선택부와 커패시터선택부를 통해 메인저항과 메인커패시터가 선택되었는지 판단하여 선택된 메인저항과 메인커패시터를 병렬로 연결하여 P1과 P2 사이에 연결하고;
저항선택부를 통해 오믹저항이 선택되었는지 판단하여 오믹저항이 선택되지 않았으면 상기 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항과 메인커패시터를 최종 회로로 구성하고;
오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 병렬연결된 메인저항 및 메인커패시터와 P1 사이에 직렬 연결하고;
저항선택부를 통해 P1측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고, 커패시터선택부를 통해 P1측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단하여, 상기 P1측 기판저항과 P1측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단하고;
상기 둘 중 하나만 선택되었다면 P1과 접지 사이에 상기 선택된 P1측 기판저항 또는 P1측 기판커패시터를 연결하여 최종 회로를 구성하고, 반면에 P1측 기판저항과 P1측 기판커패시터가 모두 선택되었다면 P1측 기판저항과 P1측 기판커패시터를 병렬연결하여 이를 P1과 접지 사이에 연결하여 최종 회로를 구성하도록 구성되는 반도체 채널저항 전기회로 구성장치.4. The method of claim 3, wherein the circuit component
determining whether a Si substrate item is selected in the substrate selection unit;
When the Si substrate item is selected, it is determined whether the main resistor and the main capacitor are selected through the resistor selection unit and the capacitor selection unit, and the selected main resistor and the main capacitor are connected in parallel to connect between P1 and P2;
determining whether the ohmic resistor is selected through the resistor selection unit, and if the ohmic resistor is not selected, configure the parallel-connected main resistor and the main capacitor connected between the P1 and P2 as a final circuit;
When the ohmic resistor is selected, the selected ohmic resistor is connected in series between the parallel-connected main resistor and the main capacitor and P1;
It is determined whether the P1 side substrate resistance is selected or not through the resistor selection unit, and it is determined whether the P1 side substrate capacitor is selected or not selected through the capacitor selection unit, so that the P1 side substrate resistance and the P1 side substrate capacitor are both determine whether one of them is selected or all are selected;
If only one of the above two is selected, the final circuit is formed by connecting the selected P1 side substrate resistor or P1 side substrate capacitor between P1 and ground, whereas if both the P1 side substrate resistance and P1 side substrate capacitor are selected, the P1 side substrate resistance A semiconductor channel resistance electric circuit construction device configured to connect the P1 side substrate capacitor in parallel and connect it between P1 and the ground to form a final circuit.
상기 기판선택부에서 Si 기판 항목이 선택되었는지 판단하고;
Si 기판 항목이 선택되었으면, 상기 저항선택부와 커패시터선택부를 통해 메인저항과 메인커패시터가 선택되었는지 판단하여 선택된 메인저항과 메인커패시터를 병렬로 연결하여 P1과 P2 사이에 연결하고;
저항선택부를 통해 오믹저항이 선택되었는지 판단하여 오믹저항이 선택되지 않았으면 상기 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항과 메인커패시터를 최종 회로로 구성하고, 오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 병렬연결된 메인저항 및 메인커패시터와 P1 사이에 연결하고;
저항선택부를 통해 P2측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고, 커패시터선택부를 통해 P2측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단하여, 상기 P2측 기판저항과 P2측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단하고;
상기 둘 중 하나만 선택되었다면 P2와 접지 사이에 상기 선택된 P2측 기판저항 또는 P2측 기판커패시터를 연결하여 최종 회로를 구성하고, 반면에 P2측 기판저항과 P2측 기판커패시터가 모두 선택되었다면 P2측 기판저항과 P2측 기판커패시터를 병렬연결하여 이를 P2와 접지 사이에 연결하여 최종 회로를 구성하도록 구성되는 반도체 채널저항 전기회로 구성장치.4. The method of claim 3, wherein the circuit component
determining whether a Si substrate item is selected in the substrate selection unit;
When the Si substrate item is selected, it is determined whether the main resistor and the main capacitor are selected through the resistor selection unit and the capacitor selection unit, and the selected main resistor and the main capacitor are connected in parallel to connect between P1 and P2;
It is determined whether the ohmic resistor is selected through the resistor selection unit, and if the ohmic resistor is not selected, the parallel-connected main resistor and main capacitor connected between P1 and P2 are configured as a final circuit, and when the ohmic resistor is selected, the selected ohmic resistor is connected between the parallel-connected main resistor and main capacitor and P1;
It is determined whether the P2 side substrate resistor is selected or not through the resistor selection unit, and it is determined whether the P2 side substrate capacitor is selected or not selected through the capacitor selection unit, so that the P2 side substrate resistance and the P2 side substrate capacitor are both determine whether one of them is selected or all are selected;
If only one of the above two is selected, the final circuit is formed by connecting the selected P2 side substrate resistor or P2 side substrate capacitor between P2 and ground, whereas if both the P2 side substrate resistance and P2 side substrate capacitor are selected, the P2 side substrate resistance A semiconductor channel resistance electric circuit construction device configured to connect the P2 side substrate capacitor in parallel and connect it between P2 and ground to form a final circuit.
상기 저항선택부와 커패시터선택부를 통해 메인저항과 메인커패시터가 선택되었는지 판단하여 선택된 메인저항과 메인커패시터를 병렬로 연결하여 P1과 P2 사이에 연결하고;
상기 저항선택부를 통해 오믹저항이 선택되었는지 판단하여 오믹저항이 선택되지 않았으면 상기 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항과 메인커패시터를 최종 회로로 구성하고;
오믹저항이 선택되었으면 선택된 이 오믹저항을 상기 병렬연결된 메인저항 및 메인커패시터와 P1 사이에 직렬 연결하고;
상기 기판선택부를 통해 반도체 기판이 SiC 기판 또는 Si 기판으로 선택되었는지 판단하여 SiC 기판으로 선택된 것으로 판단된 때 상기 구성된 P1과 P2 사이에 연결된 상기 병렬연결된 메인저항 및 메인커패시터와 직렬 연결된 오믹저항을 최종 회로로 구성하는 것을 포함하는 반도체 채널저항 전기회로 구성방법. A semiconductor channel resistance electric circuit construction method performed in the semiconductor channel resistance electric circuit construction apparatus according to claim 3,
determining whether a main resistor and a main capacitor are selected through the resistor selecting unit and the capacitor selecting unit, and connecting the selected main resistor and the main capacitor in parallel between P1 and P2;
determining whether an ohmic resistor is selected through the resistor selecting unit, and if the ohmic resistor is not selected, configure the parallel-connected main resistor and main capacitor connected between the P1 and P2 as a final circuit;
When the ohmic resistor is selected, the selected ohmic resistor is connected in series between the parallel-connected main resistor and the main capacitor and P1;
When it is determined that the semiconductor substrate is selected as the SiC substrate or the Si substrate through the substrate selection unit, the parallel-connected main resistor connected between P1 and P2 configured above and the ohmic resistance connected in series with the main capacitor are converted into a final circuit A semiconductor channel resistance electric circuit construction method comprising configuring a.
상기 기판선택부에서 Si 기판 항목이 선택된 것으로 판단된 때,
상기 저항선택부를 통해 P1측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고, 커패시터선택부를 통해 P1측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단하여, 상기 P1측 기판저항과 P1측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단하고;
상기 둘 중 하나만 선택되었다면 P1과 접지 사이에 상기 선택된 P1측 기판저항 또는 P1측 기판커패시터를 연결하여 최종 회로를 구성하고, 반면에 P1측 기판저항과 P1측 기판커패시터가 모두 선택되었다면 P1측 기판저항과 P1측 기판커패시터를 병렬연결하여 이를 P1과 접지 사이에 연결하여 최종 회로를 구성하는 것을 추가로 포함하는 반도체 채널저항 전기회로 구성방법.8. The method of claim 7,
When it is determined that the Si substrate item is selected in the substrate selection unit,
It is determined whether the P1 side substrate resistor is selected or not through the resistor selection unit, and whether the P1 side substrate capacitor is selected or not selected through the capacitor selection unit, so that the P1 side substrate resistance and the P1 side substrate capacitor are determine whether one of the two is selected or both are selected;
If only one of the above two is selected, the final circuit is formed by connecting the selected P1 side substrate resistor or P1 side substrate capacitor between P1 and ground, whereas if both the P1 side substrate resistance and P1 side substrate capacitor are selected, the P1 side substrate resistance and a P1 side substrate capacitor in parallel to connect it between P1 and ground to form a final circuit.
상기 기판선택부에서 Si 기판 항목이 선택된 것으로 판단된 때,
상기 저항선택부를 통해 P2측 기판저항이 선택되었는지 또는 선택되지 않았는지를 판단하고, 커패시터선택부를 통해 P1측 기판커패시터가 선택되었는지 또는 선택되지 않았는지를 판단하여, 상기 P2측 기판저항과 P2측 기판커패시터가 둘 중 하나만 선택되었는지 모두 선택되었는지 판단하고;
상기 둘 중 하나만 선택되었다면 P2와 접지 사이에 상기 선택된 P2측 기판저항 또는 P2측 기판커패시터를 연결하여 최종 회로를 구성하고, 반면에 P측 기판저항과 P2측 기판커패시터가 모두 선택되었다면 P2측 기판저항과 P1측 기판커패시터를 병렬연결하여 이를 P2와 접지 사이에 연결하여 최종 회로를 구성하는 것을 추가로 포함하는 반도체 채널저항 전기회로 구성방법.8. The method of claim 7,
When it is determined that the Si substrate item is selected in the substrate selection unit,
It is determined whether the P2 side substrate resistance is selected or not through the resistor selection unit, and whether the P1 side substrate capacitor is selected or not selected through the capacitor selection unit, so that the P2 side substrate resistance and the P2 side substrate capacitor are determine whether one of the two is selected or both are selected;
If only one of the above two is selected, the final circuit is formed by connecting the selected P2 side substrate resistor or P2 side substrate capacitor between P2 and ground, whereas if both the P side substrate resistance and P2 side substrate capacitor are selected, the P2 side substrate resistance and a P1 side substrate capacitor in parallel to connect it between P2 and ground to form a final circuit.
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2020
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