KR20220013922A - Time to digital converter and source driver including the same - Google Patents

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KR20220013922A
KR20220013922A KR1020210097311A KR20210097311A KR20220013922A KR 20220013922 A KR20220013922 A KR 20220013922A KR 1020210097311 A KR1020210097311 A KR 1020210097311A KR 20210097311 A KR20210097311 A KR 20210097311A KR 20220013922 A KR20220013922 A KR 20220013922A
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signal
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clock
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digital conversion
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이종석
김영복
손충환
오석재
가예주
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주식회사 엘엑스세미콘
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Abstract

The present invention discloses a time to digital conversion circuit for a clock and data recovery circuit. The time to digital conversion circuit may comprise: a first time to digital circuit enabled when a phase difference of a clock of an input signal and a recovery clock signal exceeds a reference phase difference and outputting a first digital signal corresponding to a time difference; and a second time to digital circuit enabled when the phase difference is equal to or lower than the reference phase difference and outputting a second digital signal corresponding to the time difference.

Description

시간 디지털 변환 회로 및 이를 포함하는 소스 드라이버{TIME TO DIGITAL CONVERTER AND SOURCE DRIVER INCLUDING THE SAME}TIME TO DIGITAL CONVERTER AND SOURCE DRIVER INCLUDING THE SAME

본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 고속 동작에서 클럭 및 데이터를 용이하게 복원할 수 있도록 지원하는 시간 디지털 변환 회로 및 이를 포함하는 소스 드라이버에 관한 것이다.The present invention relates to a display device, and more particularly, to a time-to-digital conversion circuit that supports easy recovery of clocks and data in high-speed operation, and a source driver including the same.

일반적으로 디스플레이 장치는 표시 패널, 소스 드라이버 및 타이밍 컨트롤러 등을 포함할 수 있다. In general, a display device may include a display panel, a source driver, and a timing controller.

소스 드라이버는 타이밍 컨트롤러로부터 제공되는 영상 데이터를 데이터 전압으로 변환하고, 이를 표시 패널에 제공한다. 소스 드라이버는 칩(chip)으로 집적될 수 있으며, 화면의 크기와 해상도를 고려하여 표시 패널에 복수 개로 구성될 수 있다.The source driver converts image data provided from the timing controller into a data voltage and provides it to the display panel. The source driver may be integrated into a chip, and a plurality of source drivers may be configured in the display panel in consideration of the size and resolution of the screen.

소스 드라이버는 클럭 신호 및 데이터를 복원하는 클럭 및 데이터 복원 회로를 포함할 수 있다. 클럭 및 데이터 복원 회로는 타이밍 컨트롤러로부터 클럭이 데이터에 임베드된 입력 신호를 수신하고 입력 신호로부터 클럭 신호 및 데이터를 복원하기 위한 것이다.The source driver may include a clock and data recovery circuit for recovering a clock signal and data. The clock and data recovery circuit is for receiving an input signal having a clock embedded in data from a timing controller and recovering the clock signal and data from the input signal.

일반적인 클럭 및 데이터 복원 회로는 뱅뱅 위상 검출기(Bang-Bang Phase Detector)를 포함할 수 있으며, 뱅뱅 위상 검출기를 통하여 클럭 신호의 위상을 제어할 수 있다.A typical clock and data recovery circuit may include a bang-bang phase detector, and the phase of the clock signal may be controlled through the bang-bang phase detector.

그런데, 일반적인 클럭 및 데이터 복원 회로가 고속으로 전송된 데이터를 복원하는 경우, 뱅뱅 위상 검출기의 지터 특성이 취약해질 수 있다. 또한, 일반적인 클럭 및 데이터 복원 회로는 디지털 회로와 아날로그 회로의 혼재로 인한 회로의 복잡성이 있고, 수동 소자에 의한 칩 면적이 증가하는 문제점이 있다.However, when a general clock and data recovery circuit recovers data transmitted at a high speed, the jitter characteristic of the bang-bang phase detector may become weak. In addition, a typical clock and data recovery circuit has problems in circuit complexity due to a mixture of digital circuits and analog circuits, and an increase in chip area due to passive elements.

본 발명이 해결하고자 하는 기술적 과제는 고속 동작에서 클럭 신호 및 데이터를 용이하게 복원할 수 있도록 지원하는 시간 디지털 변환 회로 및 이를 포함하는 소스 드라이버를 제공하는데 있다.SUMMARY The technical problem to be solved by the present invention is to provide a time-to-digital conversion circuit that supports to easily restore a clock signal and data in a high-speed operation, and a source driver including the same.

일 실시예에 따른 시간 디지털 변환 회로는, 입력 신호의 클럭과 복원 클럭 신호의 제1 위상차가 기준 위상차를 초과하는 경우 인에이블되며, 상기 제1 위상차에 대응하는 제1 디지털 신호를 출력하는 제1 시간 디지털 변환 회로; 및 상기 제1 위상차가 상기 기준 위상차 이하인 경우 인에이블되고, 상기 위상차에 대응하는 제2 디지털 신호를 출력하는 제2 시간 디지털 변환 회로; 및 를 포함하는 시간 디지털 변환 회로;를 포함할 수 있다.The time digital conversion circuit according to an embodiment is enabled when a first phase difference between a clock of an input signal and a restored clock signal exceeds a reference phase difference, and outputs a first digital signal corresponding to the first phase difference time digital conversion circuit; and a second time digital conversion circuit that is enabled when the first phase difference is equal to or less than the reference phase difference and outputs a second digital signal corresponding to the phase difference. and a time digital conversion circuit comprising

일 실시예에 따른 소스 드라이버는 시간 디지털 변환 회로를 이용하여 입력 신호로부터 복원 클럭 신호 및 복원 데이터를 생성하는 클럭 및 데이터 복원 회로; 및 상기 복원 데이터를 데이터 전압으로 변환하여 표시 패널에 제공하는 데이터 구동 회로;를 포함하고, 상기 시간 디지털 변환 회로는, 상기 입력 신호의 클럭과 상기 복원 클럭 신호의 제1 위상차가 기준 위상차를 초과한 경우 인에이블되며, 상기 제1 위상차에 대응하는 제1 디지털 신호를 출력하는 제1 시간 디지털 변환 회로; 및 상기 제1 위상차가 상기 기준 위상차 이하인 경우 인에이블되고, 상기 제1 위상차에 대응하는 제2 디지털 신호를 출력하는 제2 시간 디지털 변환 회로;를 포함할 수 있다.A source driver according to an embodiment includes a clock and data recovery circuit for generating a restored clock signal and restored data from an input signal using a time digital conversion circuit; and a data driving circuit that converts the restored data into a data voltage and provides the converted data to a display panel, wherein the time-to-digital conversion circuit is configured to generate a first phase difference between the clock of the input signal and the restored clock signal exceeds a reference phase difference. a first time-to-digital conversion circuit which is enabled in the case and outputs a first digital signal corresponding to the first phase difference; and a second time digital conversion circuit that is enabled when the first phase difference is equal to or less than the reference phase difference and outputs a second digital signal corresponding to the first phase difference.

실시예들은 입력 신호의 클럭과 복원 클럭 신호를 비교할 수 있는 시간 디지털 변환 회로를 이용하므로 고속으로 전송된 데이터를 복원하는 동작에서도 클럭 신호 및 데이터를 용이하게 복원할 수 있다.Since the embodiments use a time digital conversion circuit capable of comparing the clock of the input signal and the restored clock signal, the clock signal and the data can be easily restored even in the operation of restoring the data transmitted at high speed.

또한, 실시예들은 클럭 신호 및 데이터를 복원하는 회로를 디지털 회로를 이용하여 구현함으로써 구성이 단순화될 수 있고 공정 변화에 대하여 확장성이 용이할 수 있다.In addition, in the embodiments, a circuit for restoring a clock signal and data may be implemented using a digital circuit, so that the configuration may be simplified and scalability may be easy with respect to process changes.

또한, 실시예들은 입력 신호의 프로토콜에 따라 데이터에 임베드된 클럭의 위치가 달라도 입력 신호의 클럭과 복원 클럭 신호를 비교할 수 있으므로 클럭 복원을 용이하게 할 수 있다.In addition, embodiments may facilitate clock recovery because the clock of the input signal and the recovered clock signal can be compared even when the position of the clock embedded in data is different according to the protocol of the input signal.

도 1은 일 실시예에 따른 클럭 및 데이터 복원 회로의 블록도이다.
도 2는 일 실시예에 따른 클럭 및 데이터 복원 회로의 동작을 설명하기 위한 순서도이다.
도 3은 도 1에 도시된 샘플러의 회로도이다.
도 4는 시간 디지털 변환 회로의 일예를 나타내는 블록도이다.
도 5는 도 4에 도시된 제2 시간 디지털 변환 회로의 블록도이다.
도 6은 입력 신호의 클럭과 복원 클럭 신호의 타이밍도를 예시한다.
도 7은 복원 클럭 신호와 0.5 UI 위상차를 갖는 제1 클럭 신호의 위상을 비교하는 타이밍도를 예시한다.
도 8은 도 5의 제2 시간 디지털 변환 회로의 동작을 설명하기 위한 순서도이다.
도 9는 도 5에 도시된 플립플롭 어레이의 회로도이다.
도 10은 시간 디지털 변환기를 예시한 회로도이다.1 is a block diagram of a clock and data recovery circuit according to an exemplary embodiment.
2 is a flowchart illustrating an operation of a clock and data recovery circuit according to an exemplary embodiment.
FIG. 3 is a circuit diagram of the sampler shown in FIG. 1 .
4 is a block diagram showing an example of a time digital conversion circuit.
5 is a block diagram of the second time digital conversion circuit shown in FIG.
6 illustrates a timing diagram of a clock of an input signal and a restored clock signal.
7 illustrates a timing diagram for comparing a phase of a restored clock signal and a first clock signal having a phase difference of 0.5 UI.
FIG. 8 is a flowchart for explaining the operation of the second time digital conversion circuit of FIG. 5 .
FIG. 9 is a circuit diagram of the flip-flop array shown in FIG. 5 .
10 is a circuit diagram illustrating a time digital converter.

실시예들은 고속 동작에서 클럭 및 데이터를 용이하게 복원할 수 있는 클럭 및 데이터 복원 회로 및 이를 포함하는 소스 드라이버를 제공할 수 있다.Embodiments may provide a clock and data recovery circuit capable of easily recovering clock and data in high-speed operation, and a source driver including the same.

실시예들은 클럭 및 데이터 복원 회로용 시간 디지털 변환 회로 및 이를 포함하는 소스 드라이버를 제공할 수 있다.Embodiments may provide a time digital conversion circuit for a clock and data recovery circuit and a source driver including the same.

입력 신호는 동작 초기에 클럭 트레이닝 패턴을 갖도록 제공되고 그 후 클럭이 임베디드된 데이터를 갖도록 제공된다. 클럭 트레이닝 패턴은 복원을 위한 클럭을 포함하는 클럭 패턴을 의미한다. 클럭 트레이닝 패턴을 갖는 입력 신호는 동작 초기 등에 설정되는 클럭 트레이닝 기간에 클럭 신호를 안정화하기 위하여 제공될 수 있다.An input signal is provided to have a clock training pattern at the beginning of operation and then a clock is provided to have embedded data. The clock training pattern refers to a clock pattern including a clock for recovery. The input signal having the clock training pattern may be provided to stabilize the clock signal during a clock training period set at the beginning of an operation or the like.

실시예들에서, 클럭 및 데이터 복원 회로는 동작 초기에 클럭 트레이닝 패턴을 갖는 입력 신호를 수신할 수 있으며, 복원 클럭 신호가 입력 신호의 클럭과 비교하여 미리 설정된 범위 내로 안정화된 코스 락(coarse lock) 이후에 클럭이 임베드된 데이터를 갖는 입력 신호를 수신하는 것으로 이해될 수 있다. 데이터에는 영상 데이터 및 제어 데이터가 포함될 수 있다.In embodiments, the clock and data recovery circuit may receive an input signal having a clock training pattern at an initial stage of operation, and the recovered clock signal may be compared with a clock of the input signal and stabilized within a preset range to obtain a coarse lock. It may then be understood that the clock receives an input signal having embedded data. The data may include image data and control data.

코스 락은 입력 신호의 클럭과 복원 클럭 신호의 시간차가 기준 시간 이내이면 인에이블될 수 있다. 입력 신호와 클럭과 복원 클럭 신호의 시간차가 기준 시간을 초과하면 코스 락은 디스에이블될 수 있다. 여기서, 복원 클럭 신호는 입력 신호의 클럭을 이용하여 복원한 클럭 신호로 정의될 수 있다.The course lock may be enabled when a time difference between the clock of the input signal and the restored clock signal is within a reference time. When the time difference between the input signal, the clock and the restored clock signal exceeds the reference time, the course lock may be disabled. Here, the restored clock signal may be defined as a clock signal restored using the clock of the input signal.

상기한 바에서, 시간차는 입력 신호의 클럭과 복원 클럭 신호 간의 위상차를 의미한다. 이하, 위상차는 상기한 시간차에 해당하는 것으로 이해될 수 있고, 기준 시간차는 기준 위상차로 이해될 수 있다. 예시적으로, 복원 클럭 신호의 한 주기를 2UI(unit interval)로 가정하고, 복원 클럭 신호의 듀티비가 50:50이라고 가정하면, 본 발명의 실시예에서 기준 위상차는 0.5UI로 설정될 수 있다. 기준 위상차 0.5UI는 90°의 위상차에 해당하는 것으로 이해될 수 있다.As described above, the time difference means a phase difference between the clock of the input signal and the restored clock signal. Hereinafter, the phase difference may be understood to correspond to the above-described time difference, and the reference time difference may be understood as a reference phase difference. For example, assuming that one period of the restored clock signal is 2 UI (unit interval) and a duty ratio of the restored clock signal is 50:50, the reference phase difference may be set to 0.5 UI in an embodiment of the present invention. The reference phase difference 0.5UI may be understood to correspond to a phase difference of 90°.

그리고, 코스 락은 입력 신호의 클럭과 복원 클럭 신호 간의 위상차가 기준 위상차 0.5UI 이내인 경우 인에이블되고 입력 신호의 클럭과 복원 클럭 신호의 위상차가 기준 위상차 0.5 UI를 초과하는 경우 디스에이블되는 것으로 이해될 수 있다.In addition, the coarse lock is enabled when the phase difference between the clock of the input signal and the restored clock signal is within a reference phase difference of 0.5 UI, and is disabled when the phase difference between the clock of the input signal and the restored clock signal exceeds the reference phase difference of 0.5 UI. can be

실시예들에서, 코스 루프(coarse loop)는 입력 신호의 클럭과 복원 클럭 신호가 기준 위상차를 초과하는 위상차를 갖는 경우, 기준 위상차 이내의 위상차를 갖도록 입력 신호의 클럭과 복원 클럭 신호를 정렬하기 위한 것으로 정의될 수 있다.In embodiments, the coarse loop is for aligning the clock of the input signal and the restored clock signal to have a phase difference within the reference phase difference when the clock of the input signal and the restored clock signal have a phase difference that exceeds the reference phase difference can be defined as

실시예들에서, 파인 루프(fine loop)는 입력 신호의 클럭과 복원 클럭 신호가 기준 위상차 이내의 위상차를 갖는 경우, 기준 위상차 이내에서 보다 줄어든 위상차를 갖도록 입력 신호의 클럭과 복원 클럭 신호를 정렬하기 위한 것으로 정의될 수 있다.In embodiments, a fine loop is used to align the clock of the input signal and the restored clock signal to have a reduced phase difference within the reference phase difference when the clock of the input signal and the restored clock signal have a phase difference within the reference phase difference. can be defined for

실시예들에서, 제1 및 제2와 같은 용어는 다양한 구성 요소들을 식별하기 위해 사용될 수 있다. 구성 요소들은 제1 및 제2 와 같은 용어들에 의해 한정되지 않는다. In embodiments, terms such as first and second may be used to identify various components. The components are not limited by terms such as first and second.

도 1은 일 실시예에 따른 클럭 및 데이터 복원 회로(100)의 블록도이다.1 is a block diagram of a clock and data recovery circuit 100 according to an exemplary embodiment.

클럭 및 데이터 복원 회로(100)는 클럭 복원부(110) 및 데이터 복원부(120)를 포함할 수 있다.The clock and data recovery circuit 100 may include a clock recovery unit 110 and a data recovery unit 120 .

클럭 복원부(100)는 입력 신호(DIN)의 클럭과 복원 클럭 신호의 위상차가 미리 설정된 기준 위상차를 초과하는 여부에 따라 위상차를 제1 시간 디지털 변환 또는 제2 시간 디지털 변환하도록 구성된다.The clock recovery unit 100 is configured to first time digital convert or second time digital convert the phase difference depending on whether the phase difference between the clock of the input signal DIN and the restored clock signal exceeds a preset reference phase difference.

그리고, 클럭 복원부(100)는 제1 시간 디지털 변환 또는 제2 시간 디지털 변환에 대응하는 복원 클럭 신호, 제1 클럭 신호 및 제2 클럭 신호를 출력하도록 구성된다. 여기에서, 제1 클럭 신호와 복원 클럭 신호의 위상차와 제2 클럭 신호와 복원 클럭 신호의 위상차는 다름이 바람직하다.And, the clock recovery unit 100 is configured to output the recovered clock signal, the first clock signal, and the second clock signal corresponding to the first time digital conversion or the second time digital conversion. Here, the phase difference between the first clock signal and the restored clock signal and the phase difference between the second clock signal and the restored clock signal are preferably different.

또한, 데이터 복원부(120)는 제1 클럭 신호 및 제2 클럭 신호를 이용하여 입력 신호(DIN)로부터 데이터를 샘플링하고 복원 데이터(R_DATA)를 출력하도록 구성된다.Also, the data restoration unit 120 is configured to sample data from the input signal DIN using the first clock signal and the second clock signal and output the restored data R_DATA.

이 중, 클럭 복원부(100)는 입력 신호(DIN)를 수신하고, 입력 신호(DIN)의 클럭의 위상에 대응하는 복원 클럭 신호, 복원 클럭 신호와 0.5 UI의 위상차를 갖는 제1 클럭 신호 및 복원 클럭 신호와 1.5 UI의 위상차를 갖는 제2 클럭 신호를 생성할 수 있다. 실시예의 설명을 위하여, 복원 클럭 신호는 CK0°로 표시하고, 제1 클럭 신호는 CK90°으로 표시하며, 제2 클럭 신호는 CK270°으로 표시한다.Among them, the clock recovery unit 100 receives the input signal DIN, a restored clock signal corresponding to the phase of the clock of the input signal DIN, a first clock signal having a phase difference of 0.5 UI from the restored clock signal, and A second clock signal having a phase difference of 1.5 UI from the restored clock signal may be generated. For description of the embodiment, the restored clock signal is denoted by CK0°, the first clock signal is denoted by CK90°, and the second clock signal is denoted by CK270°.

클럭 복원부(110)는 제1 시간 디지털 변환을 위한 제1 시간 디지털 변환 회로(CTDC) 및 제2 시간 디지털 변환을 위한 제2 시간 디지털 변환 회로(DTDC)를 포함할 수 있으며, 제1 시간 디지털 변환 회로(CTDC)돠 제2 시간 디지털 변환 회로(DTDC)는 코스 락 신호(C_LOCK)에 따라 인에이블과 디스에이블이 서로 교차되도록 동작될 수 있다. The clock recovery unit 110 may include a first time digital conversion circuit CTDC for first time digital conversion and a second time digital conversion circuit DTDC for second time digital conversion, and a first time digital conversion circuit DTDC. The conversion circuit CTDC and the second time digital conversion circuit DTDC may be operated such that enable and disable cross each other according to the coarse lock signal C_LOCK.

일례로, 코스 락 신호(C_LOCK)는 입력 신호(DIN)의 클럭과 복원 클럭 신호의 위상차가 기준 위상차 0.5UI를 초과하면 코스락 디스에이블을 위하여 로우 로직 레벨로 천이될 수 있다. 이 경우, 제1 시간 디지털 변환 회로(CTDC)는 인에이블되며, 제2 시간 디지털 변환 회로(DTDC)는 디스에이블된다.For example, when the phase difference between the clock of the input signal DIN and the restored clock signal exceeds a reference phase difference of 0.5 UI, the coarse lock signal C_LOCK may be transitioned to a low logic level to disable the coarse lock. In this case, the first time digital conversion circuit CTDC is enabled, and the second time digital conversion circuit DTDC is disabled.

그리고, 코스 락 신호(C_LOCK)는 입력 신호(DIN)의 클럭과 복원 클럭 신호의 위상차가 기준 위상차 0.5UI 이내이면 코스락 인에이블을 위하여 하이 로직 레벨로 천이될 수 있다. 이 경우, 제1 시간 디지털 변환 회로(CTDC)는 디스에이블되며, 제2 시간 디지털 변환 회로(DTDC)는 인에이블된다.In addition, when the phase difference between the clock of the input signal DIN and the restored clock signal is within a reference phase difference of 0.5 UI, the coarse lock signal C_LOCK may be transitioned to a high logic level to enable the course lock. In this case, the first time digital conversion circuit CTDC is disabled, and the second time digital conversion circuit DTDC is enabled.

클럭 복원부(110)는 제1 시간 디지털 변환 회로(CTDC)의 제1 디지털 신호(COUT) 또는 제2 시간 디지털 변환 회로(DTDC)의 제2 디지털 신호(DOUT)를 이용하여 발진 주파수 및 위상을 제어한 복원 클럭 신호(CK0°), 제1 클럭 신호(CK90°) 및 제2 클럭 신호(CK270°)을 출력할 수 있다.The clock recovery unit 110 adjusts the oscillation frequency and phase using the first digital signal COUT of the first time digital conversion circuit CTDC or the second digital signal DOUT of the second time digital conversion circuit DTDC. The controlled restored clock signal CK0°, the first clock signal CK90°, and the second clock signal CK270° may be output.

여기서, 복원 클럭 신호(CK0°)는 제1 시간 디지털 변환 회로(CTDC) 및 제2 시간 디지털 변환 회로(DTDC)에 피드백될 수 있다. 그리고, 제1 클럭 신호(CK90°)는 제2 시간 디지털 변환 회로(DTDC)에 피드백될 수 있다. 피드백된 복원 클럭 신호(CK0°) 및 피드백된 제1 클럭 신호(CK90°)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°) 간의 위상을 정렬하는데 이용될 수 있다. Here, the restored clock signal CK0° may be fed back to the first time digital conversion circuit CTDC and the second time digital conversion circuit DTDC. In addition, the first clock signal CK90° may be fed back to the second time digital conversion circuit DTDC. The fed back recovered clock signal CK0° and the fed back first clock signal CK90° may be used to align a phase between the clock of the input signal DIN and the recovered clock signal CK0°.

한편, 제1 클럭 신호(CK90°) 및 제2 클럭 신호(CK270°)는 데이터 복원부(120)에 제공될 수 있으며, 입력 신호(DIN)로부터 데이터를 복원하는데 이용될 수 있다.Meanwhile, the first clock signal CK90° and the second clock signal CK270° may be provided to the data recovery unit 120 and used to recover data from the input signal DIN.

상기한 클럭 복원부(110)는 제1 시간 디지털 변환 회로(CTDC), 제2 시간 디지털 변환 회로(DTDC), 디지털 루프 필터(40), 디지털 제어 발진기(50) 및 클럭 분주기(30)를 포함할 수 있다.The clock recovery unit 110 includes a first time digital conversion circuit (CTDC), a second time digital conversion circuit (DTDC), a digital loop filter 40 , a digitally controlled oscillator 50 , and a clock divider 30 . may include

제1 시간 디지털 변환 회로(CTDC)는 타이밍 컨트롤러로부터 입력 신호(DIN)를 수신할 수 있고, 입력 신호(DIN)의 클럭과 복원 클럭 신호의 위상차에 대응하는 제1 디지털 신호(COUT)를 출력할 수 있다. 타이밍 컨트롤러는 동작 초기에 클럭 트레이닝 패턴을 포함하는 입력 신호(DIN)를 전송할 수 있다.The first time digital conversion circuit CTDC may receive the input signal DIN from the timing controller and output the first digital signal COUT corresponding to the phase difference between the clock of the input signal DIN and the restored clock signal. can The timing controller may transmit an input signal DIN including a clock training pattern at the beginning of an operation.

제1 시간 디지털 변환 회로(CTDC)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 0.5UI를 초과하는 경우 입력 신호(DIN)의 클럭과 복원 클럭 신호를 정렬하기 위한 코스 루프로 이용될 수 있다.The first time digital conversion circuit CTDC is a course for aligning the clock of the input signal DIN and the restored clock signal when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° exceeds 0.5 UI It can be used as a loop.

제1 시간 디지털 변환 회로(CTDC)는 위상 정렬을 통해서 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차를 기준 위상차 0.5UI 이내로 줄이도록 동작하며, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 기준 위상차 0.5UI 이내인 경우 코스 락 신호(C_LOCK)에 의해 디스에이블될 수 있다.The first time digital conversion circuit CTDC operates to reduce the phase difference between the clock of the input signal DIN and the restored clock signal CK0° to within a reference phase difference of 0.5 UI through phase alignment, and the clock of the input signal DIN When the phase difference of the restored clock signal CK0° is within 0.5 UI of the reference phase difference, it may be disabled by the course lock signal C_LOCK.

제2 시간 디지털 변환 회로(DTDC)는 제1 시간 디지털 변환 회로(CTDC)에 의해 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 0.5UI 이내인 경우 코스 락 신호(C_LOCK)에 의해 인에이블될 수 있다. The second time digital conversion circuit DTDC generates a coarse lock signal C_LOCK when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is within 0.5UI by the first time digital conversion circuit CTDC. can be enabled by

제2 시간 디지털 변환 회로(DTDC)는 타이밍 컨트롤러로부터 클럭이 임베디드된 데이터를 갖는 입력 신호(DIN)를 수신할 수 있고, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차에 대응하는 제2 디지털 신호(DOUT)를 출력할 수 있다.The second time digital conversion circuit DTDC may receive the input signal DIN having the data embedded with the clock from the timing controller, and correspond to the phase difference between the clock of the input signal DIN and the restored clock signal CK0° A second digital signal DOUT may be output.

제2 시간 디지털 변환 회로(DTDC)는 기준 위상차 0.5UI 이내에서 보다 줄어든 위상차를 갖도록 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)를 정렬하기 위한 파인 루프로 이용될 수 있다. The second time digital conversion circuit DTDC may be used as a fine loop for aligning the clock of the input signal DIN and the restored clock signal CK0° to have a reduced phase difference within a reference phase difference of 0.5 UI.

제2 시간 디지털 변환 회로(DTDC)는 코스 락 신호(C_LOCK)에 의해 디스에이블되거나, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 0.5UI를 초과하거나, 또는 입력 신호(DIN)에서 클럭이 인식되지 않는 경우 이전 값을 유지하여 제2 디지털 신호(DOUT)을 출력할 수 있다. 입력 신호(DIN)에서 클럭이 인식되지 않는 경우는 연속된 데이터가 논리적 “0”을 유지하여 클럭을 위한 천이가 발생되지 않는 경우에 해당될 수 있다.The second time digital conversion circuit DTDC is disabled by the coarse lock signal C_LOCK, or the phase difference between the clock of the input signal DIN and the restored clock signal CK0° exceeds 0.5UI, or the input signal ( DIN), when the clock is not recognized, the previous value may be maintained to output the second digital signal DOUT. The case in which the clock is not recognized in the input signal DIN may correspond to a case in which continuous data maintains logical “0” and no transition for the clock occurs.

제2 시간 디지털 변환 회로(DTDC)는 디지털 제어 발진기(50)로부터 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)를 수신할 수 있고, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차 이하인 경우에 제2 디지털 신호(DOUT)를 출력할 수 있다.The second time digital conversion circuit DTDC may receive the restored clock signal CK0° and the first clock signal CK90° from the digitally controlled oscillator 50 , and the clock of the input signal DIN and the restored clock signal When the phase difference of (CK0°) is equal to or less than the phase difference between the restored clock signal CK0° and the first clock signal CK90°, the second digital signal DOUT may be output.

제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차보다 큰 경우에 이전 값을 유지하며 제2 디지털 신호(DOUT)를 출력할 수 있다. 이 경우는, 상기한 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 0.5UI를 초과하는 경우에 해당된다.When the second time digital conversion circuit DTDC has a phase difference between the clock of the input signal DIN and the recovered clock signal CK0° greater than the phase difference between the recovered clock signal CK0° and the first clock signal CK90° The second digital signal DOUT may be output while maintaining the previous value. In this case, the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is greater than 0.5 UI.

디지털 루프 필터(40)는 제1 디지털 신호(COUT) 또는 제2 디지털 신호(DOUT)를 디지털 제어 발진기(50)가 동작할 수 있는 입력 범위의 제어 신호(VCON)로 변환할 수 있고, 제어 신호(VCON)를 디지털 제어 발진기(50)에 제공할 수 있다.The digital loop filter 40 may convert the first digital signal COUT or the second digital signal DOUT into a control signal VCON having an input range in which the digitally controlled oscillator 50 may operate, and the control signal (VCON) may be provided to the digitally controlled oscillator 50 .

디지털 제어 발진기(50)는 제어 신호(VCON)에 응답하여 발진 주파수 및 위상을 제어함으로써 서로 다른 위상을 가지는 복원 클럭 신호(CK0°), 제1 클럭 신호(CK90°) 및 제2 클럭 신호(CK270°)를 생성할 수 있다.The digitally controlled oscillator 50 controls the oscillation frequency and phase in response to the control signal VCON to thereby control the restored clock signal CK0°, the first clock signal CK90°, and the second clock signal CK270 having different phases. °) can be created.

클럭 분주기(30)는 복원 클럭 신호(CK0°)를 분주비 N으로 분주한 분주 클럭 신호를 제1 시간 디지털 변환 회로(CTDC)에 제공할 수 있다. 여기서, N은 자연수이고, 타이밍 컨트롤러와 소스 드라이버 간에 설정된 프로토콜에 따라 그 값이 결정될 수 있다. 클럭 분주기(30)는 출력 주파수를 높일 수 있고 비교하는 주파수를 낮출 수 있다.The clock divider 30 may provide the divided clock signal obtained by dividing the restored clock signal CK0° by the division ratio N to the first time digital conversion circuit CTDC. Here, N is a natural number, and its value may be determined according to a protocol set between the timing controller and the source driver. The clock divider 30 may increase the output frequency and may decrease the frequency to be compared.

데이터 복원부(120)는 제2 클럭 신호(CK90°) 및 제4 클럭 신호(CK270°)를 이용하여 입력 신호(DIN)로부터 영상 데이터를 샘플링할 수 있으며 복원된 영상 데이터(R_DATA)를 데이터 구동 회로에 제공할 수 있다. 데이터 구동 회로는 복원된 영상 데이터(R_DATA)를 데이터 전압으로 변환하여 디스플레이 패널에 제공할 수 있다.The data restoration unit 120 may sample image data from the input signal DIN using the second clock signal CK90° and the fourth clock signal CK270°, and drive the restored image data R_DATA as data. circuit can be provided. The data driving circuit may convert the restored image data R_DATA into a data voltage and provide it to the display panel.

제1 시간 디지털 변환 회로(CTDC)는 입력 신호의 클럭과 상기한 분주 클럭 신호의 위상차에 대응하는 제1 디지털 신호(COUT)를 출력할 수 있다.The first time digital conversion circuit CTDC may output a first digital signal COUT corresponding to a phase difference between the clock of the input signal and the divided clock signal.

데이터 복원부(120)는 샘플러(10) 및 직병렬 회로(20)를 포함할 수 있다.The data recovery unit 120 may include a sampler 10 and a serial-parallel circuit 20 .

샘플러(10)는 입력 신호(DIN)를 수신할 수 있고, 제1 클럭 신호(CK90°)에 응답하여 홀수 번째 데이터(DATA_ODD)를 샘플링할 수 있으며, 제2 클럭 신호(CK270°)에 응답하여 짝수 번째 데이터(DATA_EVEN)를 샘플링할 수 있다.The sampler 10 may receive the input signal DIN, sample the odd-numbered data DATA_ODD in response to the first clock signal CK90°, and respond to the second clock signal CK270° Even-numbered data DATA_EVEN may be sampled.

직병렬 회로(20)는 제1 클럭 신호(CK90°)와 제2 클럭 신호(CK270°)에 응답하여 직렬의 홀수 번째 데이터(DATA_ODD)와 직렬의 짝수 번째 데이터(DATA_EVEN)를 각각 병렬의 데이터로 변환하고 복원된 데이터(R_DATA)를 출력할 수 있다. The serial/parallel circuit 20 converts the serial odd-numbered data DATA_ODD and the serial even-numbered data DATA_EVEN into parallel data in response to the first clock signal CK90° and the second clock signal CK270°, respectively. Converted and restored data (R_DATA) can be output.

한편, 소스 드라이버는 클럭 및 데이터 복원 회로(100)와 데이터 구동 회로(130)를 포함할 수 있다. Meanwhile, the source driver may include a clock and data recovery circuit 100 and a data driving circuit 130 .

소스 드라이버는 타이밍 컨트롤러로부터 클럭 트레이닝 패턴을 갖거나 클럭이 임베디드된 데이터를 갖는 입력 신호(DIN)를 수신할 수 있다.The source driver may receive an input signal DIN having a clock training pattern or clock-embedded data from the timing controller.

여기서, 클럭 및 데이터 복원 회로(100)는 입력 신호(DIN)로부터 클럭 신호 및 데이터를 복원할 수 있으며, 클럭 신호 및 데이터를 데이터 구동 회로(130)에 제공할 수 있다. Here, the clock and data recovery circuit 100 may recover a clock signal and data from the input signal DIN, and may provide the clock signal and data to the data driving circuit 130 .

데이터 구동 회로(130)는 영상 데이터를 데이터 전압으로 변환하여 표시 패널에 제공할 수 있다.The data driving circuit 130 may convert image data into data voltage and provide it to the display panel.

도 2는 일 실시예에 따른 클럭 및 데이터 복원 회로(100)의 동작을 설명하기 위한 순서도이다.2 is a flowchart illustrating an operation of the clock and data recovery circuit 100 according to an exemplary embodiment.

먼저, 전원이 온 되면 미리 설정된 프로토콜에 따라 클럭 분주기(30)의 분주비 N 값이 결정될 수 있다(S10).First, when the power is turned on, the value of the division ratio N of the clock divider 30 may be determined according to a preset protocol (S10).

제1 시간 디지털 변환 회로(CTDC)는 동작 초기에 클럭 트레이닝 패턴을 갖는 입력 신호(DIN)를 수신할 수 있다(S20). The first time digital conversion circuit CTDC may receive an input signal DIN having a clock training pattern at an initial stage of operation ( S20 ).

그리고, 디지털 제어 발진기(50)의 복원 클럭 신호(CK0°)가 제1 시간 디지털 변환 회로(CTDC)에 입력될 수 있다(S30). 이때, 복원 클럭 신호(CK0°)는 클럭 분주기(30)에 의해 분주된 분주 클럭 신호로서 제1 시간 디지털 변환 회로(CTDC)에 입력될 수 있다.In addition, the restored clock signal CK0° of the digitally controlled oscillator 50 may be input to the first time digital conversion circuit CTDC (S30). In this case, the restored clock signal CK0° may be input to the first time digital conversion circuit CTDC as a divided clock signal divided by the clock divider 30 .

제1 시간 디지털 변환 회로(CTDC)는 위상 정렬을 위한 코스 루프로 동작할 수 있다.The first time digital conversion circuit CTDC may operate as a coarse loop for phase alignment.

제1 시간 디지털 변환 회로(CTDC)는 분주 클럭 신호 형태로 입력된 복원 클럭 신호(CK0°)와 입력 신호(DIN)의 클럭을 비교한다(S30). The first time digital conversion circuit CTDC compares the restored clock signal CK0° input in the form of a divided clock signal with the clock of the input signal DIN (S30).

제1 시간 디지털 변환 회로(CTDC)는 복원 클럭 신호(CK0°)와 입력 신호(DIN)의 클럭의 위상차가 기준 위상차 0.5UI 이하이면 코스 락이 발생할 수 있다(S35). 이때, 코스 락의 발생은 코스 락의 인에이블을 의미하며, 코스 락 신호(C_LOCK)는 하이 로직 레벨로 천이된다.The first time digital conversion circuit CTDC may generate a course lock when the phase difference between the restored clock signal CK0° and the clock of the input signal DIN is less than or equal to the reference phase difference 0.5UI (S35). In this case, generation of the coarse lock means enabling of the course lock, and the coarse lock signal C_LOCK transitions to a high logic level.

그리고, 코스 락이 발생하면 제1 시간 디지털 변환 회로(CTDC)는 디스에이블되어서 동작이 정지될 수 있고 제1 시간 디지털 변환 회로(CTDC)의 제1 디지털 신호(COUT)의 값은 고정될 수 있다. 이에 연동하여 제2 시간 디지털 변환 회로(DTDC)는 인에이블되어서 동작될 수 있다(S40).In addition, when the course lock occurs, the first time digital conversion circuit CTDC may be disabled to stop the operation, and the value of the first digital signal COUT of the first time digital conversion circuit CTDC may be fixed. In association with this, the second time digital conversion circuit DTDC may be enabled and operated (S40).

보다 상세히 설명하면, 제1 시간 디지털 변환 회로(CTDC)는 위상 정렬을 통해서 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 기준 위상차 0.5UI 이하인 경우에 디스에이블될 수 있고, 이때, 제2 시간 디지털 변환 회로(DTDC)는 인에이블될 수 있다. In more detail, the first time digital conversion circuit CTDC may be disabled when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is less than or equal to the reference phase difference 0.5UI through phase alignment, In this case, the second time digital conversion circuit DTDC may be enabled.

그리고, 제2 시간 디지털 변환 회로(DTDC)는 클럭이 임베디드된 데이터를 갖는 입력 신호(DIN)를 수신할 수 있다(S50). In addition, the second time digital conversion circuit DTDC may receive the input signal DIN having the data embedded with the clock ( S50 ).

제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)를 비교한다(S60).The second time digital conversion circuit DTDC compares the clock of the input signal DIN with the restored clock signal CK0° (S60).

제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 기준 위상차 0.5UI 이하이면 위상차를 제2 디지털 신호(DOUT)로 변환할 수 있다(S70). The second time digital conversion circuit DTDC may convert the phase difference into the second digital signal DOUT when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is less than or equal to the reference phase difference 0.5UI (S70) ).

여기서, 제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 기준 위상차 0.5UI를 초과한 경우 이전 값을 유지하는 제2 디지털 신호(DOUT)를 출력할 수 있다(S70).Here, the second time digital conversion circuit DTDC maintains the previous value when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° exceeds the reference phase difference 0.5UI. The second digital signal DOUT. can be output (S70).

또한, 제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)에서 클럭이 인식되지 않는 경우 이전 값을 유지하는 제2 디지털 신호(DOUT)를 출력할 수 있다. In addition, the second time digital conversion circuit DTDC may output the second digital signal DOUT maintaining the previous value when the clock is not recognized from the input signal DIN.

그리고, 샘플러(10)는 제1 클럭 신호(CK90°)에 응답하여 홀수 번째 데이터(DATA_ODD)를 샘플링하고 제2 클럭 신호(CK270°)에 응답하여 짝수 번째 데이터(DATA_EVEN)를 샘플링할 수 있다(S80).In addition, the sampler 10 may sample the odd-numbered data DATA_ODD in response to the first clock signal CK90° and sample the even-numbered data DATA_EVEN in response to the second clock signal CK270° ( S80).

그리고, 직병렬 회로(20)는 제1 클럭 신호(CK90°)와 제2 클럭 신호(CK270°)에 응답하여 직렬의 홀수 번째 데이터(DATA_ODD)와 직렬의 짝수 번째 데이터(DATA_EVEN)를 병렬의 데이터로 변환하여 복원된 데이터(R_DATA)를 출력할 수 있다(S90). In addition, the serial/parallel circuit 20 converts the serial odd-numbered data DATA_ODD and the serial even-numbered data DATA_EVEN to parallel data in response to the first clock signal CK90° and the second clock signal CK270°. , and the restored data R_DATA may be output (S90).

도 3은 도 1에 도시된 샘플러(10)의 회로도이다.FIG. 3 is a circuit diagram of the sampler 10 shown in FIG. 1 .

샘플러(10)는 제1 디-플립플롭(12, D-FF) 및 제2 디-플립플롭(14, D-FF)을 포함할 수 있다.The sampler 10 may include a first di-flip-flop 12 (D-FF) and a second di-flip-flop 14 (D-FF).

제1 디-플립플롭(12)은 클럭이 임베디드된 데이터를 갖는 입력 신호(DIN)를 수신할 수 있으며, 제1 클럭 신호(CK90°)에 응답하여 입력 신호(DIN)로부터 홀수 번째 데이터(DATA_ODD)를 출력할 수 있다.The first D flip-flop 12 may receive an input signal DIN having data embedded with a clock, and in response to the first clock signal CK90°, odd-numbered data DATA_ODD from the input signal DIN ) can be printed.

제2 디-플립플롭(14)은 클럭이 임베디드된 데이터를 갖는 입력 신호(DIN)를 수신할 수 있으며, 제2 클럭 신호(CK270°)에 응답하여 입력 신호(DIN)로부터 짝수 번째 데이터(DATA_EVEN)를 출력할 수 있다.The second D flip-flop 14 may receive an input signal DIN having data embedded with a clock, and in response to the second clock signal CK270°, even-numbered data DATA_EVEN from the input signal DIN ) can be printed.

도 4는 일 실시예에 따른 클럭 및 데이터 복원 회로(100)용 시간 디지털 변환 회로(35)의 블록도이다.4 is a block diagram of a time digital conversion circuit 35 for a clock and data recovery circuit 100 according to an embodiment.

시간 디지털 변환 회로(35)는 제1 시간 디지털 변환 회로(CTDC), 제2 시간 디지털 변환 회로(DTDC) 및 멀티플렉서(42)를 포함할 수 있다.The time digital conversion circuit 35 may include a first time digital conversion circuit CTDC, a second time digital conversion circuit DTDC, and a multiplexer 42 .

도 4의 제1 시간 디지털 변환 회로(CTDC) 및 제2 시간 디지털 변환 회로(DTDC)의 동작은 도 1을 참조하여 이해될 수 있으므로 구체적인 설명은 생략한다.Operations of the first time digital conversion circuit CTDC and the second time digital conversion circuit DTDC of FIG. 4 may be understood with reference to FIG. 1 , and thus a detailed description thereof will be omitted.

멀티플렉서(42)는 코스 락 신호(C_LOCK)가 디스에이블되는 경우 제1 디지털 신호(COUT)를 선택할 수 있으며, 코스 락 신호(C_LOCK)가 인에이블되는 경우 제2 디지털 신호(DOUT)를 선택할 수 있고, 선택된 디지털 신호를 디지털 신호(SOUT)로서 디지털 루프 필터(40)에 출력하도록 구성될 수 있다.The multiplexer 42 may select the first digital signal COUT when the coarse lock signal C_LOCK is disabled, and may select the second digital signal DOUT when the coarse lock signal C_LOCK is enabled. , may be configured to output the selected digital signal to the digital loop filter 40 as a digital signal SOUT.

상기한, 도 4의 시간 디지털 변환 회로(35)는 멀티플렉서(42)를 포함하는 것을 예시하고 있으나, 다른 일례로 멀티플렉서(42)는 도 1의 디지털 루프 필터(40) 내에 포함될 수 있다.As described above, the time digital conversion circuit 35 of FIG. 4 exemplifies that the multiplexer 42 is included, but as another example, the multiplexer 42 may be included in the digital loop filter 40 of FIG. 1 .

도 5는 도 4에 도시된 제2 시간 디지털 변환 회로(DTDC)의 블록도이다.FIG. 5 is a block diagram of the second time digital conversion circuit DTDC shown in FIG. 4 .

제2 시간 디지털 변환 회로(DTDC)는 제1 시간 디지털 변환기(TDC1), 제2 시간 디지털 변환기(TDC2), 비교기(60), 플립-플롭 어레이(70) 및 엔코더(80)를 포함할 수 있다.The second time digital conversion circuit DTDC may include a first time digital converter TDC1 , a second time digital converter TDC2 , a comparator 60 , a flip-flop array 70 , and an encoder 80 . .

제1 시간 디지털 변환기(TDC1)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차에 대응하는 디지털값 즉 제1 출력 신호(OUT1)를 출력할 수 있다.The first time digital converter TDC1 may output a digital value corresponding to a phase difference between the clock of the input signal DIN and the restored clock signal CK0°, that is, the first output signal OUT1 .

제2 시간 디지털 변환기(TDC2)는 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차에 대응하는 디지털값 즉 제2 출력 신호(OUT2)를 출력할 수 있다.The second time digital converter TDC2 may output a digital value corresponding to the phase difference between the restored clock signal CK0° and the first clock signal CK90°, that is, the second output signal OUT2 .

비교기(60)는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 비교하고 비교 결과에 따른 디지털값 즉 비교 신호(COMP)를 출력할 수 있다. The comparator 60 may compare the first output signal OUT1 and the second output signal OUT2 and output a digital value according to the comparison result, that is, the comparison signal COMP.

일례로, 비교기(60)는 제1 출력 신호(OUT1)의 값 즉 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 제2 출력 신호(OUT2)의 값 즉 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차 이하인 경우 인에이블된 비교 신호(COMP)를 출력할 수 있다. For example, the comparator 60 determines that the phase difference between the value of the first output signal OUT1, ie, the phase difference between the clock of the input signal DIN and the restored clock signal CK0°, is the value of the second output signal OUT2, that is, the restored clock signal ( CK0°) and the first clock signal CK90° or less, the enabled comparison signal COMP may be output.

플립플롭 어레이(70)는 인에이블된 비교 신호(COMP)에 따라 제1 출력 신호(OUT1)를 업데이트하여 저장하며 업데이트된 값을 플립플롭 신호(FOUT)로 출력하거나 디스에이블된 비교 신호(COMP)에 따라 업데이트없이 이전 값을 유지한 플립-플롭 신호(FOUT)를 출력할 수 있다.The flip-flop array 70 updates and stores the first output signal OUT1 according to the enabled comparison signal COMP, and outputs the updated value as the flip-flop signal FOUT or the disabled comparison signal COMP. Accordingly, the flip-flop signal FOUT maintaining the previous value without updating may be output.

일례로, 플립-플롭 어레이(70)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2) 이하인 경우 인에이블된 비교 신호(COMP)에 응답하여 n번째 제1 출력 신호(OUT1)를 n번째 플립플롭 신호(FOUT)로 출력할 수 있다.For example, when the first output signal OUT1 is equal to or less than the second output signal OUT2 , the flip-flop array 70 outputs the n-th first output signal OUT1 to n in response to the enabled comparison signal COMP. It can be output as the th flip-flop signal FOUT.

반대로, 플립플롭 어레이(70)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)를 초과하는 경우 디스에이블된 비교 신호(COMP)에 응답하여 n-1번째 제1 출력 신호(OUT1)를 유지하며 n번째 플립플롭 신호(FOUT)로 출력할 수 있다.Conversely, the flip-flop array 70 responds to the disabled comparison signal COMP when the first output signal OUT1 exceeds the second output signal OUT2 , the n−1th first output signal OUT1 . may be output as the n-th flip-flop signal FOUT.

엔코더(80)는 플립플롭 신호(FOUT)를 제2 디지털 신호(DOUT)로 변환할 수 있다. The encoder 80 may convert the flip-flop signal FOUT into the second digital signal DOUT.

결국, 엔코더(80)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차에 대응하는 플립플롭 신호(FOUT)를 제2 디지털 신호(DOUT)로 변환할 수 있다.As a result, the encoder 80 may convert the flip-flop signal FOUT corresponding to the phase difference between the clock of the input signal DIN and the restored clock signal CK0° into the second digital signal DOUT.

이와 같이 제2 시간 디지털 변환 회로(DTDC)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2) 이하인 작은 경우에 제1 출력 신호(OUT1)를 제2 디지털 신호(DOUT)로 변환할 수 있다.As such, when the first output signal OUT1 is less than or equal to the second output signal OUT2, the second time digital conversion circuit DTDC may convert the first output signal OUT1 into the second digital signal DOUT. have.

그리고, 제2 시간 디지털 변환 회로(DTDC)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)를 초과하는 경우에 이전 값을 유지한 제2 디지털 신호(DOUT)를 출력할 수 있다.In addition, the second time digital conversion circuit DTDC may output the second digital signal DOUT maintaining the previous value when the first output signal OUT1 exceeds the second output signal OUT2 .

일례로, 제2 시간 디지털 변환 회로(DTDC)는 n번째 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)를 초과하는 경우에 n-1번째 제2 디지털 신호(DOUT)의 값을 유지한 n번째 제2 디지털 신호(DOUT)를 출력할 수 있다.For example, the second time digital conversion circuit DTDC maintains the value of the n−1th second digital signal DOUT when the nth first output signal OUT1 exceeds the second output signal OUT2 An n-th second digital signal DOUT may be output.

그리고, 제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN)에서 클럭이 인식되지 않는 경우 이전 값을 유지하는 제2 디지털 신호(DOUT)를 출력할 수 있다.In addition, the second time digital conversion circuit DTDC may output the second digital signal DOUT maintaining the previous value when the clock is not recognized from the input signal DIN.

도 6은 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 타이밍도를 예시한다.6 illustrates a timing diagram of the clock of the input signal DIN and the restored clock signal CK0°.

도 6을 참고하면, 입력 신호(DIN)의 클럭이 주기적으로 입력될 수 있으며, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상은 제1 시간 디지털 변환 회로(CTDC)의 코스 루프 동작과 제2 시간 디지털 변환 회로(DTDC)의 파인 루프 동작을 통해서 정렬될 수 있다.Referring to FIG. 6 , the clock of the input signal DIN may be periodically input, and the phase of the clock of the input signal DIN and the restored clock signal CK0° is the course of the first time digital conversion circuit CTDC. It may be aligned through a loop operation and a fine loop operation of the second time digital conversion circuit DTDC.

이때, 시간 디지털 변환 회로(35)는 입력 신호(DIN)에서 클럭이 인식되지 않는 경우 코스 루프 동작 또는 파인 루프 동작이 진행되지 않도록 제2 디지털 신호(DOUT)의 값을 이전 값으로 유지할 수 있다. In this case, the time digital conversion circuit 35 may maintain the value of the second digital signal DOUT as the previous value so that the coarse loop operation or the fine loop operation does not proceed when the clock is not recognized from the input signal DIN.

일례로, 시간 디지털 변환 회로(35)는 n번째 입력 신호(DIN)에서 클럭이 인식되지 않는 경우 n번째 제2 디지털 신호(DOUT)를 n-1번째 제2 디지털 신호(DOUT)의 값으로 유지시킬 수 있다.For example, the time digital conversion circuit 35 maintains the nth second digital signal DOUT as the value of the n−1th second digital signal DOUT when the clock is not recognized in the nth input signal DIN. can do it

이는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상 차가 판단되지 않는 경우 시간 디지털 변환 회로(35)의 출력이 최대가 되어 디지털 제어 발진기(50)의 출력이 변경되는 것을 방지하기 위한 것이다.This is to prevent the output of the digitally controlled oscillator 50 from being changed because the output of the time digital conversion circuit 35 becomes the maximum when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is not determined. it is for

도 7은 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 타이밍도를 예시한다.7 illustrates a timing diagram of the restored clock signal CK0° and the first clock signal CK90°.

도 7은 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차가 기준 위상차 0.5UI로 설정된 것을 보여준다.7 shows that the phase difference between the restored clock signal CK0° and the first clock signal CK90° is set to a reference phase difference of 0.5 UI.

제2 시간 디지털 변환 회로(DTDC)는 입력 신호(DIN) 클럭과 복원 클럭 신호(CK0°)의 위상차와 도 7과 같이 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 고정된 위상차를 비교할 수 있다. The second time digital conversion circuit DTDC has a fixed phase difference between the input signal DIN clock and the restored clock signal CK0° and the restored clock signal CK0° and the first clock signal CK90° as shown in FIG. 7 . The phase difference can be compared.

도 8은 도 5의 시간 디지털 변환 회로(35)의 동작을 설명하기 위한 순서도이다.FIG. 8 is a flowchart for explaining the operation of the time digital conversion circuit 35 of FIG. 5 .

도 8을 참고하면, 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차가 기준 위상차 0.5UI 이하인 경우 제2 시간 디지털 변환 회로(DTDC)가 동작할 수 있다(S11).Referring to FIG. 8 , when the phase difference between the clock of the input signal DIN and the restored clock signal CK0° is less than or equal to the reference phase difference of 0.5 UI, the second time digital conversion circuit DTDC may operate ( S11 ).

제2 시간 디지털 변환기(TDC2)는 복원 클럭 신호(CK0°)와 제1 클럭 신호(CK90°)의 위상차에 대응하는 기준 위상차 0.5UI를 디지털 값으로 변환하여 제2 출력 신호(OUT2)를 출력할 수 있다(S12).The second time digital converter TDC2 converts the reference phase difference 0.5UI corresponding to the phase difference between the restored clock signal CK0° and the first clock signal CK90° into a digital value to output the second output signal OUT2. can be (S12).

제1 시간 디지털 변환기(TDC1)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차를 디지털 값으로 변환하여 제1 출력 신호(OUT1)를 출력할 수 있다(S13).The first time digital converter TDC1 may convert the phase difference between the clock of the input signal DIN and the restored clock signal CK0° into a digital value to output the first output signal OUT1 ( S13 ).

비교기(60)는 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 비교하고 비교 결과에 따른 비교 신호(COMP)를 출력할 수 있다(S14). The comparator 60 may compare the first output signal OUT1 and the second output signal OUT2 and output a comparison signal COMP according to the comparison result ( S14 ).

비교기(60)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2) 이하인 경우 비교 신호(COMP)를 인에이블 상태 즉 하이 로직 레벨로 출력할 수 있고, 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)를 초과하는 경우 비교 신호(COMP)를 디스에이블 상태 즉 로우 로직 레벨로 출력할 수 있다.When the first output signal OUT1 is equal to or less than the second output signal OUT2, the comparator 60 may output the comparison signal COMP in an enabled state, that is, a high logic level, and the first output signal OUT1 When the 2 output signal OUT2 is exceeded, the comparison signal COMP may be output in a disabled state, that is, a low logic level.

플립플롭 어레이(70)는 비교 신호(COMP)에 따라 제1 출력 신호(OUT1)를 업데이트한 후 플립플롭 신호(FOUT)로 출력하거나 이전 값을 플립플롭 신호(FOUT)로 출력할 수 있다(S15).After updating the first output signal OUT1 according to the comparison signal COMP, the flip-flop array 70 may output the flip-flop signal FOUT or output a previous value as the flip-flop signal FOUT (S15). ).

엔코더(80)는 플립플롭 신호(FOUT)의 'H'의 개수를 2진수로 변환한 제2 디지털 신호(DOUT)를 출력할 수 있다(S16). The encoder 80 may output the second digital signal DOUT obtained by converting the number of 'H' of the flip-flop signal FOUT into a binary number (S16).

결국, 엔코더(80)는 입력 신호(DIN)의 클럭과 복원 클럭 신호(CK0°)의 위상차를 제2 디지털 신호(DOUT)로 변환될 수 있다.As a result, the encoder 80 may convert the phase difference between the clock of the input signal DIN and the restored clock signal CK0° into the second digital signal DOUT.

도 9는 도 5에 도시된 플립-플롭 어레이(70)의 회로도이다.FIG. 9 is a circuit diagram of the flip-flop array 70 shown in FIG. 5 .

플립플롭 어레이(70)는 출력 신호(OUT1[0]) 내지 출력 신호(OUT1[n])에 대응하는 디-플립플롭 들(D-FF)을 포함할 수 있다.The flip-flop array 70 may include di-flip-flops D-FF corresponding to the output signal OUT1[0] to the output signal OUT1[n].

디-플립플롭들(D-FF)은 비교 신호(COMP)에 응답하여 출력 신호(OUT1[0]) 내지 출력 신호(OUT1[n])를 업데이트하고 업데이트된 플립플롭 신호(FOUT)를 출력하거나 또는 이전 값을 유지하여 플립플롭 신호(FOUT)를 출력할 수 있다. 비교 신호(COMP)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2) 이하인 경우 하이 로직 레벨로 입력되어 디-플립플롭들(D-FF)의 업데이트 및 플립플롭 신호(FOUT)의 출력을 제어할 수 있다. 그리고, 비교 신호(COMP)는 제1 출력 신호(OUT1)가 제2 출력 신호(OUT2)를 초과하는 경우 로우 로직 레벨로 입력되어 디-플립플롭들(D-FF)의 이전 값 유지 및 플립플롭 신호(FOUT)의 출력을 제어할 수 있다.The di-flip-flops D-FF update the output signal OUT1[0] to the output signal OUT1[n] in response to the comparison signal COMP and output the updated flip-flop signal FOUT or Alternatively, the flip-flop signal FOUT may be output by maintaining the previous value. The comparison signal COMP is input to a high logic level when the first output signal OUT1 is equal to or less than the second output signal OUT2 to update the di-flip-flops D-FF and output the flip-flop signal FOUT. can be controlled. In addition, the comparison signal COMP is input to a low logic level when the first output signal OUT1 exceeds the second output signal OUT2 to maintain previous values of the D-Flip-flops D-FF and flip-flops. It is possible to control the output of the signal FOUT.

도 10은 시간 디지털 변환기(TDC)의 회로도이다.10 is a circuit diagram of a time digital converter (TDC).

도 10을 참고하면, 시간 디지털 변환기(TDC)는 기준 단자(REF)와 피드백 단자(FEB)에 입력되는 신호들의 위상차에 대응하는 출력 신호(OUT[0] ~ OUT[n])를 출력할 수 있다.Referring to FIG. 10 , the time digital converter TDC may output output signals OUT[0] to OUT[n] corresponding to the phase difference between signals input to the reference terminal REF and the feedback terminal FEB. have.

일례로, 시간 디지털 변환기(TDC)는 기준 단자(REF)와 피드백 단자(FEB)에 입력되는 신호들의 위상이 누가 더 빠른지에 따라 출력 신호(OUT[0] ~ OUT[n])를 'HHHLLLLL…'로 출력하거나 'LLLHHHHH…'로 출력할 수 있다.For example, the time digital converter (TDC) converts the output signals OUT[0] to OUT[n] to 'HHHLLLLL... ' or 'LLLHHHHH… ' can be printed.

여기서, LSB부터 차례대로 H가 채워지는 'HHHLLLLL…'로 'H'의 개수가 결정될 수 있으며, 엔코더(80)는 그 개수만큼을 2진수로 변환할 수 있다. Here, 'HHHLLLLL... The number of 'H' may be determined by ', and the encoder 80 may convert the number of 'H' into binary numbers.

이와 같이 본 실시예들은 데이터와 클럭 신호를 비교할 수 있는 시간 디지털 변환 회로를 이용하므로 고속으로 데이터를 전송하는 동작에서도 클럭 및 데이터를 용이하게 복원할 수 있다.As described above, since the present embodiments use a time digital conversion circuit capable of comparing data and clock signals, clocks and data can be easily restored even in a high-speed data transmission operation.

또한, 실시예들은 디지털 회로로 구현하여 회로를 단순화시킬 수 있고 공정 변화에 대하여 확장성이 용이할 수 있다.In addition, the embodiments may be implemented as a digital circuit to simplify the circuit and facilitate scalability with respect to process changes.

또한, 실시예들은 프로토콜에 따라 데이터에 임베디드된 클럭의 위치가 달라도 클럭 신호와 데이터를 비교할 수 있으므로 클럭 복원을 할 수 있다.In addition, since the clock signal and the data can be compared in the embodiments even when the position of the clock embedded in the data is different according to the protocol, the clock can be restored.

Claims (18)

입력 신호의 클럭과 복원 클럭 신호의 제1 위상차가 기준 위상차를 초과하는 경우 인에이블되며, 상기 제1 위상차에 대응하는 제1 디지털 신호를 출력하는 제1 시간 디지털 변환 회로; 및
상기 제1 위상차가 상기 기준 위상차 이하인 경우 인에이블되고, 상기 제1 위상차에 대응하는 제2 디지털 신호를 출력하는 제2 시간 디지털 변환 회로;를 포함하는 시간 디지털 변환 회로.a first time digital conversion circuit that is enabled when a first phase difference between the clock of the input signal and the restored clock signal exceeds a reference phase difference and outputs a first digital signal corresponding to the first phase difference; and
and a second time digital conversion circuit that is enabled when the first phase difference is equal to or less than the reference phase difference and outputs a second digital signal corresponding to the first phase difference. 제 1 항에 있어서, 상기 제2 시간 디지털 변환 회로는,
상기 제1 위상차에 대응하는 제1 출력 신호를 출력하는 제1 시간 디지털 변환기; 및
상기 복원 클럭 신호와 제1 클럭 신호의 제2 위상차에 대응하는 제2 출력 신호를 출력하는 제2 시간 디지털 변환기;를 포함하며,
상기 제1 클럭 신호는 상기 복원 클럭 신호와 미리 설정된 상기 제2 위상차를 갖는 시간 디지털 변환 회로.According to claim 1, wherein the second time digital conversion circuit,
a first time digital converter for outputting a first output signal corresponding to the first phase difference; and
a second time digital converter for outputting a second output signal corresponding to a second phase difference between the restored clock signal and the first clock signal;
The first clock signal is a time digital conversion circuit having a preset second phase difference with the restored clock signal. 제 2 항에 있어서,
상기 제2 위상차는 상기 기준 위상차와 동일하게 설정되는 시간 디지털 변환 회로.3. The method of claim 2,
A time digital conversion circuit in which the second phase difference is set equal to the reference phase difference. 제 2 항에 있어서, 상기 제2 시간 디지털 변환 회로는,
상기 제1 출력 신호가 상기 제2 출력 신호 이하인 경우에 상기 제1 출력 신호를 상기 제2 디지털 신호로 변환하는 시간 디지털 변환 회로.The method of claim 2, wherein the second time digital conversion circuit comprises:
A time digital conversion circuit for converting the first output signal into the second digital signal when the first output signal is equal to or less than the second output signal. 제 2 항에 있어서, 상기 제2 시간 디지털 변환 회로는,
상기 제1 출력 신호와 상기 제2 출력 신호를 비교하고 상기 비교 결과에 따른 비교 신호를 출력하는 비교기;
인에이블된 상기 비교 신호에 대응하여 상기 제1 출력 신호를 업데이트하며 플립플롭 신호로 출력하고, 디스에이블된 상기 비교 신호에 대응하여 이전 값을 유지하며 상기 플립플롭 신호를 출력하는 플립플롭 어레이; 및
상기 플립플롭 신호를 상기 제2 디지털 신호로 변환하는 엔코더;를 더 포함하는 시간 디지털 변환 회로.The method of claim 2, wherein the second time digital conversion circuit comprises:
a comparator comparing the first output signal and the second output signal and outputting a comparison signal according to the comparison result;
a flip-flop array that updates the first output signal in response to the enabled comparison signal and outputs a flip-flop signal, maintains a previous value in response to the disabled comparison signal, and outputs the flip-flop signal; and
The time digital conversion circuit further comprising a; encoder for converting the flip-flop signal into the second digital signal. 제 2 항에 있어서,
상기 제2 시간 디지털 변환 회로는 상기 제1 출력 신호가 상기 제2 출력 신호를 초과하는 경우에 이전 값을 유지한 상기 제2 디지털 신호를 출력하는 시간 디지털 변환 회로.3. The method of claim 2,
and the second time digital conversion circuit outputs the second digital signal maintaining a previous value when the first output signal exceeds the second output signal. 제 1 항에 있어서,
상기 제2 시간 디지털 변환 회로는 상기 입력 신호의 상기 클럭이 인식되지 않는 경우에 이전 값을 유지한 상기 제2 디지털 신호를 출력하는 시간 디지털 변환 회로.The method of claim 1,
The second time digital conversion circuit outputs the second digital signal maintaining a previous value when the clock of the input signal is not recognized. 제 1 항에 있어서,
상기 제1 위상차가 상기 기준 위상차 이하인지 여부에 따라 인에이블 또는 디스에이블되는 코스 락 신호에 따라 상기 제1 디지털 신호와 상기 제2 디지털 신호 중 하나를 선택하여 출력하는 멀티플렉서를 더 포함하는 시간 디지털 변환 회로.The method of claim 1,
Time digital conversion further comprising a multiplexer for selecting and outputting one of the first digital signal and the second digital signal according to a course lock signal that is enabled or disabled according to whether the first phase difference is equal to or less than the reference phase difference Circuit. 제 8 항에 있어서,
상기 멀티플렉서는 상기 제1 위상차가 상기 기준 위상차를 초과하는 경우 제1 디지털 신호를 선택하고, 상기 위상차가 상기 기준 위상차 이하인 경우 상기 제2 디지털 신호를 선택하는 시간 디지털 변환 회로.9. The method of claim 8,
The multiplexer selects a first digital signal when the first phase difference exceeds the reference phase difference, and selects the second digital signal when the phase difference is equal to or less than the reference phase difference. 시간 디지털 변환 회로를 이용하여 입력 신호로부터 복원 클럭 신호 및 복원 데이터를 생성하는 클럭 및 데이터 복원 회로; 및
상기 복원 데이터를 데이터 전압으로 변환하여 표시 패널에 제공하는 데이터 구동 회로;를 포함하고,
상기 시간 디지털 변환 회로는,
상기 입력 신호의 클럭과 상기 복원 클럭 신호의 제1 위상차가 기준 위상차를 초과한 경우 인에이블되며, 상기 제1 위상차에 대응하는 제1 디지털 신호를 출력하는 제1 시간 디지털 변환 회로; 및
상기 제1 위상차가 상기 기준 위상차 이하인 경우 인에이블되고, 상기 제1 위상차에 대응하는 제2 디지털 신호를 출력하는 제2 시간 디지털 변환 회로;를 포함하는 소스 드라이버.a clock and data recovery circuit for generating a restored clock signal and restored data from an input signal using a time digital conversion circuit; and
a data driving circuit that converts the restored data into a data voltage and provides the converted data to a display panel;
The time digital conversion circuit,
a first time digital conversion circuit that is enabled when a first phase difference between the clock of the input signal and the restored clock signal exceeds a reference phase difference and outputs a first digital signal corresponding to the first phase difference; and
and a second time digital conversion circuit that is enabled when the first phase difference is equal to or less than the reference phase difference and outputs a second digital signal corresponding to the first phase difference. 제 10 항에 있어서, 상기 제2 시간 디지털 변환 회로는,
상기 제1 위상차에 대응하는 제1 출력 신호를 출력하는 제1 시간 디지털 변환기; 및
상기 복원 클럭 신호와 제1 클럭 신호의 제2 위상차에 대응하는 제2 출력 신호를 출력하는 제2 시간 디지털 변환기;를 포함하며,
상기 제1 클럭 신호는 상기 복원 클럭 신호와 상기 제2 위상차를 갖는 소스 드라이버.11. The method of claim 10, wherein the second time digital conversion circuit,
a first time digital converter for outputting a first output signal corresponding to the first phase difference; and
a second time digital converter for outputting a second output signal corresponding to a second phase difference between the restored clock signal and the first clock signal;
The first clock signal has a second phase difference from the restored clock signal. 제 11 항에 있어서,
상기 제2 위상차는 상기 기준 위상차와 동일하게 설정되는 소스 드라이버.12. The method of claim 11,
The second phase difference is set to be the same as the reference phase difference. 제 11 항에 있어서,
상기 제2 시간 디지털 변환 회로는 상기 제1 출력 신호가 상기 제2 출력 신호 이하인 경우에 상기 제1 출력 신호를 상기 제2 디지털 신호로 변환하는 소스 드라이버.12. The method of claim 11,
and the second time digital conversion circuit is configured to convert the first output signal into the second digital signal when the first output signal is equal to or less than the second output signal. 제 11 항에 있어서, 상기 제2 시간 디지털 변환 회로는,
상기 제1 출력 신호와 상기 제2 출력 신호를 비교하고 상기 비교 결과에 따른 비교 신호를 출력하는 비교기;
인에이블된 상기 비교 신호에 대응하여 상기 제1 출력 신호를 업데이트하며 플립플롭 신호로 출력하고, 디스에이블된 상기 비교 신호에 대응하여 이전 값을 유지하며 상기 플립플롭 신호를 출력하는 플립플롭 어레이; 및
상기 플립플롭 신호를 상기 제2 디지털 신호로 변환하여 디지털 루프 필터에 출력하는 엔코더;를 더 포함하는 소스 드라이버.12. The method of claim 11, wherein the second time digital conversion circuit,
a comparator comparing the first output signal and the second output signal and outputting a comparison signal according to the comparison result;
a flip-flop array that updates the first output signal in response to the enabled comparison signal and outputs a flip-flop signal, maintains a previous value in response to the disabled comparison signal, and outputs the flip-flop signal; and
and an encoder that converts the flip-flop signal into the second digital signal and outputs it to a digital loop filter. 제 11 항에 있어서,
상기 제2 시간 디지털 변환 회로는 상기 제1 출력 신호가 상기 제2 출력 신호를 초과하는 경우에 이전 값을 유지하는 상기 제2 디지털 신호를 출력하는 소스 드라이버.12. The method of claim 11,
and the second time digital conversion circuit outputs the second digital signal maintaining a previous value when the first output signal exceeds the second output signal. 제 10 항에 있어서,
상기 제2 시간 디지털 변환 회로는 상기 입력 신호의 상기 클럭이 인식되지 않는 경우에 이전 값을 유지하는 상기 제2 디지털 신호를 출력하는 소스 드라이버.11. The method of claim 10,
and the second time digital conversion circuit outputs the second digital signal maintaining a previous value when the clock of the input signal is not recognized. 제 10 항에 있어서,
상기 제1 위상차가 상기 기준 위상차 이하인지 여부에 따라 인에이블 또는 디스에이블되는 코스 락 신호에 따라 상기 제1 디지털 신호와 제2 디지털 신호 중 하나를 선택하여 출력하는 멀티플렉서를 더 포함하는 소스 드라이버.11. The method of claim 10,
and a multiplexer for selecting and outputting one of the first digital signal and the second digital signal according to a coarse lock signal that is enabled or disabled according to whether the first phase difference is equal to or less than the reference phase difference. 제 17 항에 있어서,
상기 멀티플렉서는 상기 제1 위상차가 상기 기준 위상차를 초과하는 경우 제1 디지털 신호를 선택하고, 상기 제1 위상차가 상기 기준 위상차 이하인 경우 상기 제2 디지털 신호를 선택하는 소스 드라이버.18. The method of claim 17,
The multiplexer selects a first digital signal when the first phase difference exceeds the reference phase difference, and selects the second digital signal when the first phase difference is equal to or less than the reference phase difference.
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