KR101298416B1 - Clock data recovery circuit - Google Patents

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Abstract

클록의 해상도를 향상시키는 클록 데이터 복원 장치가 개시된다. 상기 클록 데이터 복원 장치는 적어도 하나의 전류원 및 하나 이상의 스위치를 포함하는 전하 펌프를 가지는 위상 동기 루프 및 다중 위상을 가지는 제 1 클록들과 입력 데이터의 비교에 따라 상기 전하 펌프의 동작을 제어하는 위상 선택부를 포함한다. 여기서, 상기 전류원은 클록 복원 동작 동안 온되어 있고, 상기 전류원은 상기 스위치를 통하여 상기 전하 펌프의 출력단과 연결된다. Disclosed is a clock data recovery apparatus for improving the resolution of a clock. The clock data recovery apparatus includes a phase locked loop having a charge pump including at least one current source and at least one switch and a phase selection for controlling operation of the charge pump according to a comparison of input data with first clocks having multiple phases. Contains wealth. Here, the current source is turned on during the clock recovery operation, and the current source is connected to the output terminal of the charge pump through the switch.

Description

클록 데이터 복원 장치{CLOCK DATA RECOVERY CIRCUIT}Clock Data Recovery Unit {CLOCK DATA RECOVERY CIRCUIT}

본 발명은 클록의 해상도를 향상시키는 클록 데이터 복원 장치에 관한 것이다. The present invention relates to a clock data recovery apparatus for improving the resolution of the clock.

클럭 데이터 복원 장치의 클럭 해상도와 지터(jitter) 공차의 트레이드-오프(trade-off)를 해결하기 위하여 위상 보간기(Phase Interpolator)를 기반으로 하는 클럭 데이터 복원 장치를 사용할 수 있다. In order to solve a trade-off of clock resolution and jitter tolerance of the clock data recovery apparatus, a clock data recovery apparatus based on a phase interpolator may be used.

위상 보간기(Phase Interpolator)를 기반으로 하는 클록 데이터 복원 장치에서 복원된 클록의 위상 양자화 오차가 균일한 스펙트럼을 갖는다고 가정했을 때 위상 동기 루프의 대역폭이 감소할수록 복원된 클록의 해상도는 증가하게 된다. In a clock data recovery apparatus based on a phase interpolator, when a phase quantization error of a recovered clock has a uniform spectrum, the resolution of the recovered clock increases as the bandwidth of the phase locked loop decreases. .

하지만, 클록 데이터 복원 장치에서 대역폭이 작아질수록 전압 제어 발진기(VCO)의 위상 잡음이 증가하게 된다. 따라서, 클록 데이터 복원 장치는 대역폭을 무한정 낮출 수 없으며, 복원된 클록의 해상도를 높이기 위해서는 대역폭 내의 양자화 오차가 작아야 한다.However, as the bandwidth decreases in the clock data recovery apparatus, the phase noise of the voltage controlled oscillator (VCO) increases. Therefore, the clock data recovery apparatus cannot lower the bandwidth indefinitely, and the quantization error within the bandwidth must be small to increase the resolution of the restored clock.

특히, 위상 보간기에서 출력된 클록의 위상은 유한 상태 기계(FSM)의 출력만의 함수가 아니기 때문에 비선형성이 존재하며, 이에 따라 양자화 오차를 유발하는 문제점이 있다. In particular, since the phase of the clock output from the phase interpolator is not a function of only the output of the finite state machine (FSM), nonlinearity exists, thereby causing a problem of quantization error.

본 발명은 위상 변화의 비선형성을 제거하여 클록의 해상도를 향상시키는 클록 데이터 복원 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a clock data recovery apparatus that improves the resolution of a clock by removing the nonlinearity of phase change.

본 발명은 디지털-아날로그 변환기 구조의 전하 펌프를 가지는 클록 데이터 복원 장치를 제공하는 것이다. The present invention provides a clock data recovery apparatus having a charge pump of a digital-analog converter structure.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클록 데이터 복원 장치는 적어도 하나의 전류원 및 하나 이상의 스위치를 포함하는 전하 펌프를 가지는 위상 동기 루프; 및 다중 위상을 가지는 제 1 클록들과 입력 데이터의 비교에 따라 상기 전하 펌프의 동작을 제어하는 위상 선택부를 포함한다. 여기서, 상기 전류원은 클록 복원 동작 동안 온되어 있고, 상기 전류원은 상기 스위치를 통하여 상기 전하 펌프의 출력단과 연결된다. In order to achieve the above object, a clock data recovery apparatus according to an embodiment of the present invention includes a phase locked loop having a charge pump including at least one current source and at least one switch; And a phase selector configured to control an operation of the charge pump according to the comparison of the input data with the first clocks having multiple phases. Here, the current source is turned on during the clock recovery operation, and the current source is connected to the output terminal of the charge pump through the switch.

본 발명의 다른 실시예에 따른 클록 데이터 복원 장치는 복수의 전류원들을 가지는 전하 펌프; 상기 전하 펌프로부터 출력된 전류에 기초하여 다중 위상의 클록들을 출력하는 전압 제어 발진기; 상기 출력된 클록들 중 인접한 위상을 가지는 2개의 클록들을 출력하는 클록 선택부; 및 입력 데이터와 상기 전압 제어 발진기로부터 출력된 클록들의 위상 비교 결과에 따라 상기 2개의 클록들을 출력하도록 제어하는 위상 선택부를 포함한다. 여기서, 상기 위상 선택부는 상기 전하 펌프를 제어하여 상기 2개의 클록들을 상기 입력 데이터에 동기화시킨다. Clock data recovery apparatus according to another embodiment of the present invention includes a charge pump having a plurality of current sources; A voltage controlled oscillator for outputting multiple phase clocks based on the current output from the charge pump; A clock selector configured to output two clocks having an adjacent phase among the output clocks; And a phase selector configured to control to output the two clocks according to a phase comparison result between the input data and the clocks output from the voltage controlled oscillator. Here, the phase selector controls the charge pump to synchronize the two clocks to the input data.

본 발명에 따른 클록 데이터 복원 장치는 전류구동 디지털-아날로그 변환기 구조의 전하 펌프를 사용하여 인접한 위상의 클록들을 복원하여 양자화 오차를 제거며, 그 결과 상기 복원된 클록들의 해상도가 향상될 수 있다. 또한, 상기 전하 펌프가 전류원 트랜지스터들을 항상 온(On)시키므로, 출력 전류의 잡음을 감소시킬 수 있다. The clock data recovery apparatus according to the present invention eliminates quantization errors by restoring clocks in adjacent phases using a charge pump of a current driven digital-analog converter structure, and as a result, the resolution of the restored clocks can be improved. In addition, the charge pump always turns on the current source transistors, thereby reducing the noise of the output current.

도 1은 본 발명의 일 실시예에 따른 클록 데이터 복원 장치를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 클록 데이터 복원 장치의 복원 파형을 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 클록 데이터 복원 장치에서의 복원 클록의 위상 변화 및 이득 변화의 파형을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 전하 펌프의 개념을 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 전하 펌프의 구조를 개략적으로 도시한 회로도이다. 1 is a diagram illustrating a clock data recovery apparatus according to an embodiment of the present invention.
2 is a timing diagram illustrating a recovery waveform of the clock data recovery apparatus according to an embodiment of the present invention.
3 is a diagram illustrating waveforms of a phase change and a gain change of a recovery clock in the clock data recovery apparatus according to an embodiment of the present invention.
4 is a view schematically showing the concept of a charge pump according to an embodiment of the present invention.
5 is a circuit diagram schematically showing the structure of a charge pump according to an embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 클록 데이터 복원 장치를 도시한 도면이다. 1 is a diagram illustrating a clock data recovery apparatus according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예의 데이터 복원 회로는 위상 동기 루프(100), 위상 검출부(102), 위상 합성 제어부(104) 및 위상 선택부(106)를 포함한다. Referring to FIG. 1, the data recovery circuit of this embodiment includes a phase locked loop 100, a phase detector 102, a phase synthesis controller 104, and a phase selector 106.

위상 동기 루프(100)는 복수의 위상 주파수 검출부들(Phase Frequency Detectors, PFDs), 예를 들어 2개의 위상 주파수 검출부들(110a 및 110b), 전하 펌프(112), 필터(114), 전압 제어 발진기(Voltage Controlled Oscillator, VCO, 116) 및 복수의 클록 선택부들, 예를 들어 MUX들(Multiplexers, 118a 및 118b)을 포함한다. The phase locked loop 100 includes a plurality of phase frequency detectors (PFDs), for example, two phase frequency detectors 110a and 110b, a charge pump 112, a filter 114, a voltage controlled oscillator. (Voltage Controlled Oscillator, VCO, 116) and a plurality of clock selectors, for example MUXs (Multiplexers, 118a and 118b).

위상 검출부(102)는 입력 데이터(Din)의 위상과 위상 동기 루프(100)의 전압 제어 발진기(116)로부터 출력된 다중 위상의 클록들(Clocks)의 위상을 비교한다. 위상 검출부(102)는 복원된 클록의 위상과 입력 데이터(Din)의 위상이 동기화되면 복원 데이터(DRX)를 출력시키고, 동기화되지 않은 경우 클록과 입력 데이터(Din)의 위상을 동기화시키기 위하여 상기 비교 결과를 위상 합성 제어부(104)로 제공한다. The phase detector 102 compares the phase of the input data D in with the phase of clocks of multiple phases output from the voltage controlled oscillator 116 of the phase locked loop 100. When the phase of the restored clock is synchronized with the phase of the input data D in , the phase detector 102 outputs the restored data D RX , and if not, synchronizes the phase of the clock and the input data D in . The comparison result is provided to the phase synthesis controller 104.

위상 합성 제어부(104)는 상기 제공된 비교 결과에 기초하여 클록과 입력 데이터(Din)의 위상을 동기화시키기 위하여 위상 제어 코드를 생성하고, 상기 생성된 위상 제어 코드를 위상 선택부(106)로 제공한다. The phase synthesis controller 104 generates a phase control code to synchronize the phase of the clock and the input data D in based on the comparison result provided, and provides the generated phase control code to the phase selector 106. do.

위상 선택부(106)는 상기 제공된 위상 제어 코드에 따라 전하 펌프(112)의 동작, 특히 전류 구동을 제어하고, 전압 제어 발진기(116)로부터 출력된 클록들 중 일부를 선택하도록 MUX들(118a 및 118b)을 제어한다. 예를 들어, 위상 선택부(106)는 상기 위상 제어 코드에 따라 제 1 MUX(118a) 및 제 2 MUX(118b)를 제어하여 제 1 MUX(118a)가 클록들(Φ[0,2,4,6] = {45°, 135°, 225°, 315°}) 중 어느 하나의 위상을 갖는 클록을 선택하도록 제어하고, 제 2 MUX(118b)가 클록들(Φ[1,3,5,7]= {90°, 180°, 270°, 360°}) 중 어느 하나의 위상을 갖는 클록을 선택하도록 제어할 수 있다. 본 발명의 일 실시예에 따르면, 위상 선택부(106)는 MUX들(118a 및 118b)이 전압 제어 발진기(116)로부터 출력된 클록들 중 인접한 클록들을 선택하도록 제어한다. 예를 들어, 제 1 MUX(118a)가 Φ[2]를 선택했다면, 위상 선택부(106)는 제 2 MUX(118b)가 Φ[1] 또는 Φ[3]을 선택하도록 제어한다. 이하, 제 1 MUX(118a)가 선택한 클록을 ΦI라 하고, 제 2 MUX(118b)가 선택한 클록을 ΦQ라 하겠다. Phase selector 106 controls the operation of charge pump 112, in particular current driving, in accordance with the provided phase control code, and selects some of the MUXs 118a and 118 to select some of the clocks output from voltage controlled oscillator 116. 118b). For example, the phase selector 106 controls the first MUX 118a and the second MUX 118b according to the phase control code so that the first MUX 118a is clocks Φ [0,2,4. , 6] = {45 °, 135 °, 225 °, 315 °} to select a clock having a phase, and the second MUX 118b selects the clocks Φ [1,3,5, 7] = {90 °, 180 °, 270 °, 360 °}). According to one embodiment of the invention, the phase selector 106 controls the MUXs 118a and 118b to select adjacent ones of the clocks output from the voltage controlled oscillator 116. For example, if the first MUX 118a has selected Φ [2], the phase selector 106 controls the second MUX 118b to select Φ [1] or Φ [3]. Hereinafter, the clock selected by the first MUX 118a will be referred to as φ I , and the clock selected by the second MUX 118b will be referred to as φ Q.

제 1 MUX(118a)로부터 출력된 클록(ΦI)은 제 2 위상 주파수 검출부(110b)로 입력되고, 제 2 MUX(118b)로부터 출력된 클록(ΦQ)은 제 1 위상 주파수 검출부(110a)로 입력된다. 물론, 제 1 MUX(118a)로부터 출력된 클록(ΦI)이 제 1 위상 주파수 검출부(110a)로 입력되고, 제 2 MUX(118b)로부터 출력된 클록(ΦQ)이 제 2 위상 주파수 검출부(110b)로 입력될 수도 있다. Clock Φ I output from first MUX 118a is input to second phase frequency detector 110b, and clock Φ Q output from second MUX 118b is first phase frequency detector 110a. Is entered. Of course, the clock Φ I output from the first MUX 118a is input to the first phase frequency detector 110a and the clock Φ Q output from the second MUX 118b is the second phase frequency detector ( 110b).

제 1 위상 주파수 검출부(110a)는 제 2 MUX(118b)로부터 제공된 클록(ΦQ)과 기준 클록(Φref)을 비교하고, 비교 결과에 따라 디지털 신호인 제 1 업 제어 신호(UP1) 또는 제 1 다운 제어 신호(DN1)를 생성하고, 제어 신호들(UP1 및 DN1)을 전하 펌프(112)로 전송한다.The first phase frequency detector 110a compares the clock? Q provided from the second MUX 118b with the reference clock? Ref , and according to the comparison result, the first up control signal UP1 or the first up control signal UP1. A one down control signal DN1 is generated, and the control signals UP1 and DN1 are transmitted to the charge pump 112.

제 2 위상 주파수 검출부(110b)는 제 1 MUX(118a)로부터 제공된 클록(ΦI)과 기준 클록(Φref)을 비교하고, 비교 결과에 따라 디지털 신호인 제 2 업 제어 신호(UP2) 또는 제 2 다운 제어 신호(DN2)를 생성하고, 제어 신호들(UP2 및 DN2)을 전하 펌프(112)로 전송한다.The second phase frequency detector 110b compares the clock Φ I provided from the first MUX 118a with the reference clock Φ ref , and according to a result of the comparison, the second up control signal UP2 or the second up-frequency control signal UP2. It generates two down control signals DN2 and transmits control signals UP2 and DN2 to the charge pump 112.

전하 펌프(112)는 위상 주파수 검출부들(110a 및 110b)로부터 전송된 제어 신호들(UP1, UP2, DN1 및 DN2) 및 위상 선택부(106)의 제어에 따라 특정 전류(IOUT)를 출력시킨다. 즉, 전하 펌프(112)는 디지털-아날로그 변환 구조를 가지며, 입력된 전압 신호를 전류 신호로 변환시킨다. 본 발명의 일 실시예에 따르면, 위상 선택부(106)는 전하 펌프(112)의 이득을 제어하고, 제어 신호들(UP1, UP2, DN1 및 DN2)은 전하 펌프셀들을 연결하는 스위치들을 제어할 수 있다. 이에 대한 자세한 설명은 첨부된 도면을 참조하여 후술하겠다. The charge pump 112 outputs a specific current I OUT according to the control signals UP1, UP2, DN1 and DN2 transmitted from the phase frequency detectors 110a and 110b and the control of the phase selector 106. . That is, the charge pump 112 has a digital-analog conversion structure, and converts an input voltage signal into a current signal. According to an embodiment of the present invention, the phase selector 106 controls the gain of the charge pump 112, and the control signals UP1, UP2, DN1 and DN2 control the switches connecting the charge pump cells. Can be. Detailed description thereof will be described later with reference to the accompanying drawings.

루프 필터(114)는 전하 펌프(112)로부터 출력된 신호를 필터링(filtering)할 수 있다. The loop filter 114 may filter the signal output from the charge pump 112.

전압 제어 발진기(116)는 필터링된 신호에 따라 다중 위상의 클럭들을 생성한다. 본 발명의 일 실시예에 따르면, 전압 제어 발진기(116)는 서로 다른 위상을 가지는 제 1 클록들(Φ[0,2,4,6]) 및 제 2 클록들(Φ[1,3,5,7])을 생성한다. The voltage controlled oscillator 116 generates clocks of multiple phases in accordance with the filtered signal. According to an embodiment of the present invention, the voltage controlled oscillator 116 has the first clocks Φ [0,2,4,6] and the second clocks Φ [1,3,5 having different phases. , 7]).

본 발명의 일 실시예에 따르면, 위상 동기 루프(100)는 두 개의 클럭들(ΦI 및 ΦQ) 각각의 상승 에지(rising edge)가 입력 데이터(Din)의 에지(edge)와 센터(center)에 각기 위치하도록 보간할 수 있다. 본 발명의 클럭 데이터 복원 장치가 생성하는 파형에 대하여는 도 2를 참조하여 설명하겠다. According to an embodiment of the present invention, the phase locked loop 100 has a rising edge of each of the two clocks Φ I and Φ Q with the edge and the center of the input data D in . centers can be interpolated. A waveform generated by the clock data recovery apparatus of the present invention will be described with reference to FIG. 2.

전압 제어 발진기(116)로부터 출력된 클록들은 위상 검출부(102) 및 MUX들(118a 및 118b)로 다시 입력된다. 즉, 위상 동기 루프(100), 위상 검출부(102), 위상 합성 제어부(104) 및 위상 선택부(106)는 폐회로를 구성하여 위상이 보간될 때까지 복원 동작을 반복하여 클록들을 보상한다. The clocks output from the voltage controlled oscillator 116 are input back to the phase detector 102 and the MUXs 118a and 118b. That is, the phase locked loop 100, the phase detector 102, the phase synthesis controller 104, and the phase selector 106 form a closed circuit to repeat the recovery operation until the phases are interpolated to compensate for the clocks.

정리하면, 본 발명의 클록 데이터 복원 장치는 위상 선택부(106)의 제어에 따라 복원된 다중 위상 클록들을 입력 데이터에 동기되도록 보간하며, 특히 후술하는 바와 같이 전류구동 디지털-아날로그 변환기 구조의 전하 펌프(112)를 사용하여 위상 변화의 비선형성을 제거한다. 결과적으로, 상기 클록 데이터 복원 장치에서 복원된 클록의 해상도가 높아지고 더 높은 데이터 전송 속도에서 데이터의 수신이 가능하게 될 수 있다. In summary, the clock data recovery apparatus of the present invention interpolates the multi-phase clocks restored under the control of the phase selector 106 to be synchronized with the input data, and in particular, the charge pump of the current-driven digital-analog converter structure as described below. Use 112 to remove the nonlinearity of the phase change. As a result, the resolution of the clock recovered by the clock data recovery apparatus can be increased and the data can be received at a higher data transfer rate.

도 2는 본 발명의 일 실시예에 따른 클록 데이터 복원 장치의 복원 파형을 도시한 타이밍 다이어그램이다. 도 2는 입력된 데이터(Din), 위상 동기 루프(100)의 기준 클록(ΦREF), 복원된 다중 위상 클록들 중 선택된 클록들, 특히 인접한 위상을 가지는 두 개의 클록들(ΦI 및 ΦQ)의 관계를 보여준다. 2 is a timing diagram illustrating a recovery waveform of the clock data recovery apparatus according to an embodiment of the present invention. 2 shows the selected data D in , the reference clock Φ REF of the phase locked loop 100, selected ones of the reconstructed multi-phase clocks, in particular two clocks with adjacent phases Φ I and Φ Q ) shows the relationship.

도 2에 도시된 바와 같이, 본 발명의 클록 데이터 복원 장치는 클록(ΦI)의 상승 에지가 입력 데이터(Din)의 에지(edge)에 위치하고 클록(ΦQ)의 상승 에지가 입력 데이터(Din)의 센터(center)에 위치하도록 보간할 수 있다. 구체적으로는, 위상 선택부(106)의 제어에 따라 전압 제어 발진기(116)로부터 출력된 다중 위상 클록들 중 인접한 위상을 가지는 클록들(ΦI 및 ΦQ)이 선택되고, 전하 펌프(112)의 이득을 제어함에 의해 클록들(ΦI 및 ΦQ)이 도 2에 도시된 바와 같이 보간된다. As shown in FIG. 2, in the clock data recovery apparatus of the present invention, the rising edge of the clock Φ I is located at the edge of the input data D in , and the rising edge of the clock Φ Q is the input data ( Can be interpolated to be located at the center of D in ). Specifically, the clocks Φ I and Φ Q having adjacent phases among the multi-phase clocks output from the voltage controlled oscillator 116 are selected under the control of the phase selector 106, and the charge pump 112 is selected. By controlling the gain of the clocks Φ I and Φ Q are interpolated as shown in FIG.

도 3은 본 발명의 일 실시예에 따른 클록 데이터 복원 장치에서의 복원 클록의 위상 변화 및 이득 변화의 파형을 도시한 도면이다. 3 is a diagram illustrating waveforms of a phase change and a gain change of a recovery clock in the clock data recovery apparatus according to an embodiment of the present invention.

도 3을 참조하면, 복원된 클록의 위상은 위상 제어 코드에 따라 선형적으로 변화됨을 확인할 수 있다. 즉, 복원된 클록은 선형적인 위상 변화 특성을 가질 수 있다. Referring to FIG. 3, it can be seen that the phase of the recovered clock changes linearly according to the phase control code. That is, the recovered clock may have a linear phase change characteristic.

도 4는 본 발명의 일 실시예에 따른 전하 펌프의 개념을 개략적으로 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 전하 펌프의 구조를 개략적으로 도시한 회로도이다. 4 is a view schematically showing the concept of a charge pump according to an embodiment of the present invention, Figure 5 is a circuit diagram schematically showing the structure of a charge pump according to an embodiment of the present invention.

도 4를 참조하면, 본 실시예의 전하 펌프(112)는 복수의 전하 펌프셀들을 가질 수 있다. 특히, 전하 펌프(112)는 제 1 전하 펌프셀들(400) 및 제 2 전하 펌프셀들(402)을 포함할 수 있다. 위상 선택부(106)는 전하 펌프셀들(400 및 402)을 제어하여 클록들을 원하는 위상으로 복원시킨다. Referring to FIG. 4, the charge pump 112 of the present embodiment may have a plurality of charge pump cells. In particular, the charge pump 112 may include first charge pump cells 400 and second charge pump cells 402. The phase selector 106 controls the charge pump cells 400 and 402 to restore the clocks to a desired phase.

본 발명의 일 실시예에 따르면, 제 1 전하 펌프셀들(400)은 I, 2I, 4I 등과 같이 binary 전류를 가질 수 있고, 제 2 전하 펌프셀들(402) 또한 I, 2I, 4I 등과 같이 binary 전류를 가질 수 있다. 도 4에서는 각 전류당 하나의 전하 펌프셀을 도시하였지만, 동일한 전류를 가지는 복수의 전하 펌프셀들이 존재할 수도 있다. 물론, 전하 펌프셀들(400 및 402)은 동일한 출력, 즉 전류(IOUT)를 출력시킨다. 종래의 클록 데이터 복원 장치의 전하 펌프에서는 전류원의 온/오프를 제어하여 전류의 양을 조절하는 방식을 사용하였으며, 이는 전류 잡음을 발생시킬 수 있었다. 그러나, 본 발명의 전하 펌프(112)에서는 전류원, 즉 전하 펌프셀들(400 및 402)이 클록 데이터 복원 동작 동안 항상 온되어 있으며, 예를 들어 전하 펌프셀들(400 및 402)에 해당하는 전류원 트랜지스터들이 항상 온 되어 있으며, 그 결과 전류 잡음이 발생하지 않는다. According to an embodiment of the present invention, the first charge pump cells 400 may have a binary current, such as I, 2I, 4I, etc., and the second charge pump cells 402 may also have I, 2I, 4I, etc. It can have a binary current. Although FIG. 4 illustrates one charge pump cell for each current, there may be a plurality of charge pump cells having the same current. Of course, the charge pump cells 400 and 402 output the same output, that is, the current I OUT . In the charge pump of the conventional clock data recovery device, a method of controlling the amount of current by controlling on / off of a current source is used, which may generate current noise. However, in the charge pump 112 of the present invention, the current source, that is, the charge pump cells 400 and 402 are always on during the clock data recovery operation, for example, the current source corresponding to the charge pump cells 400 and 402. The transistors are always on, resulting in no current noise.

본 발명의 일 실시예에 따르면, 전하 펌프셀들(400 및 402)은 스위치들(410 및 412)을 통하여 출력단에 연결된다. 즉, 본 발명의 전하 펌프(112)는 스위치들(410 및 412)의 온/오프를 제어하여 전류의 양을 조절한다. 구체적으로는, 제 1 위상 주파수 검출부(110a)로부터 출력된 제 1 업 제어 신호(UP1) 및 제 1 다운 제어 신호(DN1)에 따라 스위치들(410b 및 412b)이 제어되고, 제 2 위상 주파수 검출부(110b)로부터 출력된 제 2 업 제어 신호(UP2) 및 제 2 다운 제어 신호(DN2)에 따라 스위치들(410c 및 412c)이 제어된다. According to one embodiment of the invention, the charge pump cells 400 and 402 are connected to the output terminal via switches 410 and 412. That is, the charge pump 112 of the present invention controls the on / off of the switches 410 and 412 to adjust the amount of current. Specifically, the switches 410b and 412b are controlled according to the first up control signal UP1 and the first down control signal DN1 output from the first phase frequency detector 110a, and the second phase frequency detector The switches 410c and 412c are controlled according to the second up control signal UP2 and the second down control signal DN2 output from 110b.

본 발명의 일 실시예에 따르면, 제어 신호들(UP1, UP2, DN1 및 DN2)은 도 5에 도시된 바와 같이 해당 제어 선택 신호(PCn)에 의해 선택될 수 있다. 예를 들어, 제어 신호들을 선택하기 위하여 2:1 MUX(500 및 502)를 사용하고, 제어 선택 신호(PCn)에 따라 n번째 전하 펌프셀이 제어 신호들(UP1/DN1)에 연결될 것인지 제어 신호들(UP2/DN2)에 연결될 지가 결정된다. 또한, 전하 펌프셀들(400 및 402)의 전류원 트랜지스터들(500 및 502)은 항상 온되어 있다. According to an embodiment of the present invention, the control signals UP1, UP2, DN1 and DN2 may be selected by the corresponding control selection signal PC n as shown in FIG. 5. For example, using 2: 1 MUXs 500 and 502 to select control signals, and control whether the nth charge pump cell is connected to the control signals UP1 / DN1 according to the control selection signal PC n . It is determined whether to be connected to the signals UP2 / DN2. In addition, the current source transistors 500 and 502 of the charge pump cells 400 and 402 are always on.

본 발명에 따르면, 제 1 위상 주파수 검출부(110a)에 의해 제어되는 전하 펌프(112)의 전류의 총합은 α이고, 제 2 위상 주파수 검출부(110b)에 의해 제어되는 전하 펌프(112)의 전류의 총합은 (1-α)이다. 예를 들어, 3비트 디지털-아날로그 변환기 구조의 전하 펌프의 경우 PC1이 UP1/DN1 (I)에 연결되고, PC2/PC3가 UP2/DN2(2I+4I)에 연결된다면 α는 1/7이고, (1-α)는 6/7이다. According to the present invention, the sum of the currents of the charge pump 112 controlled by the first phase frequency detector 110a is α, and the sum of the currents of the charge pump 112 controlled by the second phase frequency detector 110b. The sum is (1-α). For example, for a charge pump with a 3-bit digital-to-analog converter structure, if PC 1 is connected to UP1 / DN1 (I) and PC 2 / PC 3 is connected to UP2 / DN2 (2I + 4I), α is 1 / 7 and (1-α) is 6/7.

도 5를 다시 참조하면, 전하 펌프(112)는 충전과 방전 전류의 차이를 줄이고 출력에서의 전하 공유를 최소화하기 위하여 OP 앰프(504)를 추가적으로 사용할 수 있다. Referring again to FIG. 5, the charge pump 112 may additionally use an OP amplifier 504 to reduce the difference between charge and discharge currents and minimize charge sharing at the output.

정리하면, 본 발명의 전하 펌프(112)는 전하 펌프셀들(400 및 402)의 전류원 트랜지스터들(500 및 502)을 항상 온 상태로 유지하면서 출력단과 전하 펌프셀들(400 및 402)을 연결하는 스위치들(410 및 412)을 위상 주파수 검출부들(110a 및 110b)로부터 출력된 제어 신호들(UP1, UP2, DN1 및 DN2)을 이용하여 스위칭시키되, 위상 선택부(106) 또는 별도의 드라이버로부터 출력된 제어 선택 신호(PCn)를 이용하여 제어 신호들(UP1, UP2, DN1 및 DN2)을 선택한다. In summary, the charge pump 112 of the present invention connects the output stage and the charge pump cells 400 and 402 while keeping the current source transistors 500 and 502 of the charge pump cells 400 and 402 always on. The switches 410 and 412 are switched using the control signals UP1, UP2, DN1, and DN2 output from the phase frequency detectors 110a and 110b, respectively, from the phase selector 106 or a separate driver. The control signals UP1, UP2, DN1 and DN2 are selected using the output control selection signal PC n .

본 발명의 클록 데이터 복원 장치는 Serial AT Attachment, Display interface 및 Memory interface 등에 이용될 수 있다. Serial AT Attachment의 경우, 송신부에서 보내온 직렬 데이터를 받아 클록과 데이터를 복원하기 위하여 클록 데이터 복원 장치를 이용할 수 있고, Display interface의 경우 디스플레이 장치에서 보내온 직렬화된 영상 데이터를 받아 클록과 데이터를 복원하기 위하여 클록 데이터 복원 장치를 이용할 수 있다. 또한, Memory interface의 경우 고속 데이터 통신이 필요한 Graphic DRAM에서 보내온 직렬화된 데이터를 받아 클록과 데이터를 복원하기 위하여 클록 데이터 복원 장치를 이용할 수 있다. The clock data recovery apparatus of the present invention may be used for a serial AT attachment, a display interface, a memory interface, and the like. In the case of Serial AT Attachment, a clock data recovery device may be used to recover clock and data by receiving serial data sent from a transmitter, and in case of Display interface, to recover clock and data by receiving serialized image data sent from a display device. A clock data recovery device can be used. In addition, in the case of the memory interface, a clock data recovery apparatus may be used to recover the clock and data by receiving serialized data sent from a graphic DRAM requiring high-speed data communication.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. The embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art having ordinary knowledge of the present invention may make various modifications, changes, and additions within the spirit and scope of the present invention. Should be considered to be within the scope of the following claims.

100 : 위상 동기 루프 102 : 위상 검출부
104 : 위상 합성 제어부 106 : 위상 선택부
110 : 위상 주파수 검출부 112 : 전하 펌프
114 : 루프 필터 116 : 위상 전압 발진기
118 : 클록 선택부(MUX) 400, 402 : 전류원
410, 412 : 스위치100: phase locked loop 102: phase detector
104: phase synthesis controller 106: phase selector
110: phase frequency detector 112: charge pump
114 loop filter 116 phase voltage oscillator
118: clock select unit (MUX) 400, 402: current source
410, 412: switch

Claims (9)

적어도 하나의 전류원 및 하나 이상의 스위치를 포함하는 전하 펌프를 가지는 위상 동기 루프; 및
다중 위상을 가지는 제 1 클록들과 입력 데이터의 비교에 따라 상기 전하 펌프의 동작을 제어하는 위상 선택부를 포함하되,
상기 전류원은 클록 복원 동작 동안 온되어 있고, 상기 전류원은 상기 스위치를 통하여 상기 전하 펌프의 출력단과 연결되는 것을 특징으로 하는 클록 데이터 복원 장치. A phase locked loop having a charge pump comprising at least one current source and at least one switch; And
A phase selector for controlling an operation of the charge pump according to the comparison of the input data with the first clocks having multiple phases,
The current source is turned on during a clock recovery operation, and the current source is connected to an output terminal of the charge pump through the switch. 제1항에 있어서, 상기 전류원은 복수의 스위치들을 통하여 상기 출력단과 연결되되,
상기 위상 선택부는 상기 전류원과 상기 스위치들을 스위칭적으로 연결시키며, 상기 전류원들은 binary 전류를 가지는 것을 특징으로 하는 클록 데이터 복원 장치. The method of claim 1, wherein the current source is connected to the output terminal through a plurality of switches,
And the phase selector is configured to switch the current source and the switches switchably, and the current sources have a binary current. 제1항에 있어서, 상기 위상 선택부는 상기 위상 동기 루프로부터 출력된 인접한 위상을 가지는 두 개의 제 2 클록들 중 하나의 상승 에지가 상기 입력 데이터의 에지에 위치하고 다른 하나의 제 2 클록의 상승 에지가 상기 입력 데이터의 센터에 위치하도록 보간하는 것을 특징으로 하는 클록 데이터 복원 장치. The phase selector of claim 1, wherein a rising edge of one of two second clocks having an adjacent phase output from the phase lock loop is located at an edge of the input data, and a rising edge of the other second clock is selected. And interpolating the data to be located at the center of the input data. 제3항에 있어서, 상기 위상 동기 루프는 제 1 위상 주파수 검출부 및 제 2 위상 주파수 검출부를 더 포함하되,
상기 인접한 위상을 가지는 2개의 제 2 클록들이 상기 위상 주파수 검출부들로 각기 입력되는 것을 특징으로 하는 클록 데이터 복원 장치. The method of claim 3, wherein the phase locked loop further includes a first phase frequency detector and a second phase frequency detector.
And two second clocks having the adjacent phase are respectively input to the phase frequency detectors. 제1항에 있어서, 상기 위상 동기 루프는,
위상 주파수 검출부들; 및
제 1 MUX 및 제 2 MUX를 포함하되,
상기 위상 선택부는 상기 MUX들이 각기 상기 제 1 클록들 중 하나를 선택하도록 제어하고, 상기 선택된 클럭들은 인접한 위상을 가지며, 상기 MUX들에 의해 선택된 클록들은 상기 위상 주파수 검출부들로 각기 입력되는 것을 특징으로 하는 클록 데이터 복원 장치. The method of claim 1, wherein the phase locked loop,
Phase frequency detectors; And
Including a first MUX and a second MUX,
The phase selector controls the MUXs to select one of the first clocks, the selected clocks have an adjacent phase, and the clocks selected by the MUXs are respectively input to the phase frequency detectors. Clock data recovery device. 제1항에 있어서, 상기 클록 데이터 복원 장치는,
상기 위상 고정 루프로부터 출력된 제 1 클록들의 위상과 상기 입력 데이터의 위상을 비교하는 위상 검출부; 및
상기 위상 검출부의 비교 결과에 따라 위상 제어 코드를 출력하는 위상 합성 제어부를 더 포함하되,
상기 위상 제어 코드와 상기 위상 동기 루프에 의해 복원된 클록의 위상은 선형적인 관계를 가지며, 상기 위상 제어 코드에 따라 상기 하나 이상의 스위치와 해당 전류원 사이의 연결이 제어되는 것을 특징으로 하는 클록 데이터 복원 장치. The apparatus of claim 1, wherein the clock data recovery apparatus comprises:
A phase detector for comparing a phase of the first clocks output from the phase locked loop with a phase of the input data; And
A phase synthesis controller for outputting a phase control code in accordance with the comparison result of the phase detector,
The phase of the phase control code and the clock restored by the phase locked loop have a linear relationship, and the one or more switches according to the phase control code. Clock data recovery apparatus, characterized in that the connection between the current source is controlled. 제1항에 있어서, 상기 위상 동기 루프는,
제 1 업 제어 신호 및 제 1 다운 제어 신호를 출력하는 제 1 위상 주파수 검출부;
제 2 업 제어 신호 및 제 2 다운 제어 신호를 출력하는 제 2 위상 주파수 검출부;
상기 위상 주파수 검출부들과 연결되며, 상기 업 제어 신호들 및 상기 다운 제어 신호들에 따라 전류를 출력하는 상기 전하 펌프; 및
상기 전하 펌프로부터 출력된 전류에 기초하여 다중 위상을 가지는 제 2 클록들을 출력하는 전압 제어 발진기를 포함하고,
상기 전하 펌프는,
바이너리(binary) 전류를 가지는 디지털-아날로그 변환기 구조의 복수의 제 1 전류원들;
바이너리 전류를 가지는 디지털-아날로그 변환기 구조의 복수의 제 2 전류원들;
상기 출력단과 연결되며, 상기 업 제어 신호들에 따라 스위칭하는 제 1 스위치들; 및
상기 출력단과 연결되며, 상기 다운 제어 신호들에 따라 스위칭하는 제 2 스위치들을 포함하는 것을 특징으로 하는 클록 데이터 복원 장치. The method of claim 1, wherein the phase locked loop,
A first phase frequency detector for outputting a first up control signal and a first down control signal;
A second phase frequency detector for outputting a second up control signal and a second down control signal;
The charge pump connected to the phase frequency detectors and outputs a current according to the up control signals and the down control signals; And
A voltage controlled oscillator for outputting second clocks having multiple phases based on the current output from the charge pump,
The charge pump includes:
A plurality of first current sources of a digital-to-analog converter structure having a binary current;
A plurality of second current sources of a digital-to-analog converter structure having a binary current;
First switches connected to the output terminal and configured to switch according to the up control signals; And
And second switches connected to the output terminal and configured to switch according to the down control signals. 복수의 전류원들을 가지는 전하 펌프;
상기 전하 펌프로부터 출력된 전류에 기초하여 다중 위상의 클록들을 출력하는 전압 제어 발진기;
상기 출력된 클록들 중 인접한 위상을 가지는 2개의 클록들을 출력하는 클록 선택부; 및
입력 데이터와 상기 전압 제어 발진기로부터 출력된 클록들의 위상 비교 결과에 따라 상기 2개의 클록들을 출력하도록 제어하는 위상 선택부를 포함하되,
상기 위상 선택부는 상기 전하 펌프를 제어하여 상기 2개의 클록들을 상기 입력 데이터에 동기화시키는 것을 특징으로 하는 클록 데이터 복원 장치. A charge pump having a plurality of current sources;
A voltage controlled oscillator for outputting multiple phase clocks based on the current output from the charge pump;
A clock selector configured to output two clocks having an adjacent phase among the output clocks; And
A phase selector configured to control to output the two clocks according to a phase comparison result of the clocks inputted from the voltage controlled oscillator and the input data;
And the phase selector controls the charge pump to synchronize the two clocks to the input data. 제8항에 있어서, 상기 전하 펌프는 복수의 전류원들 및 스위치들을 포함하되,
상기 전류원은 클록 복원 동작 동안 온되어 있고, 상기 전류원은 상기 스위치를 통하여 상기 전하 펌프의 출력단과 연결되며, 상기 전하 펌프는 상기 클록 선택부에 의해 선택된 클록들과 기준 클록의 위상 차이에 기초하여 전류를 출력시키는 것을 특징으로 하는 클록 데이터 복원 장치.

The method of claim 8, wherein the charge pump comprises a plurality of current sources and switches,
The current source is turned on during a clock recovery operation, the current source is connected to an output terminal of the charge pump through the switch, and the charge pump is based on a phase difference between a clock selected by the clock selector and a reference clock. Clock data recovery apparatus, characterized in that for outputting.

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