KR20220013230A - 지문 센서 패키지 및 이를 포함하는 스마트 카드 - Google Patents

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KR20220013230A
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Abstract

예시적인 일부 실시예들에 따르면, 지문 센서 패키지를 포함하는 스마트 카드가 제공된다. 상기 지문 센서 패키지는 제1 방향으로 연장되는 제1 센싱 패턴들, 상기 제1 센싱 패턴 상에 배치되고 제2 방향으로 연장되는 제2 센싱 패턴들, 상기 제1 센싱 패턴과 컨트롤러 IC 사이에 개재된 그라운드 패턴들을 포함할 수 있다.

Description

지문 센서 패키지 및 이를 포함하는 스마트 카드{Fingerprint sensor package and smart card including the same}
본 발명의 기술적 사상은 지문 센서 패키지 및 이를 포함하는 스마트 카드에 관한 것이다.
지문 인식 기능을 제공하는 지문 센서는 전자기기의 보안성을 강화하기 위한 수단으로 널리 사용되고 있다. 지문 센서는 가시광을 이용하는 방식, RF(Radio Frequency) 파를 이용하는 방식, 정전용량의 변화를 이용하는 방식(이하, 정전 용량 방식)으로 분류할 수 있다. 정전용량 방식의 지문 센서는 다시 PCB(Printed Circuit Board) 타입 및 실리콘 타입으로 분류할 수 있다.
정전용량 방식의 지문 센서의 지문 인식률을 높이기 위해서는 해상도를 높여야 하고, 지문 센서의 해상도는 센서의 면적에 비례한다. PCB 타입 정전용량 지문 센서가 실리콘 타입 정전용량 지문 센서보다 면적 대비 생산 비용이 저렴한 장점이 있다. 또한, PCB 타입 정전용량 지문 센서는 상대적으로 가요성(Flexibility)이 높고, 다양한 모양으로 형성할 수 있어 다양한 어플리케이션에 용이하게 적용 가능하다는 장점이 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 신뢰성이 제고된 지문 센서 패키지 및 이를 포함하는 스마트 카드를 제공하는 것이다.
상술한 과제를 해결하기 위한, 예시적인 실시예들에 따르면, 스마트 카드가 제공된다. 상기 스마트 카드는, 금융 정보를 저장하는 IC(Integrated Circuit) 칩; 및 사용자의 지문을 센싱하여 센싱 결과에 대한 신호를 상기 IC 칩에 전달하는 지문 센서 패키지를 포함하되, 상기 지문 센서 패키지는, 상기 지문 센서 패키지의 센싱 영역에 배치되고, 제1 방향을 따라 연장되는 복수의 제1 센싱 패턴들; 상기 센싱 영역을 둘러싸는 가장자리 영역에 배치되고, 상기 제1 센싱 패턴들과 동일한 레벨에 있으며 기준 전위가 인가되는 제1 그라운드 패턴들; 상기 지문 센서 패키지의 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 복수의 제2 센싱 패턴들; 및 상기 가장자리 영역에 배치되고, 상기 제2 센싱 패턴들과 동일한 레벨에 있으며 상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들을 포함하되, 상기 제1 센싱 패턴들과 상기 제2 센싱 패턴들은 상기 제1 및 제2 방향들 각각에 수직한 제3 방향으로 이격되고, 상기 제1 센싱 패턴들 및 상기 제2 센싱 패턴들은 복수의 커패시터들을 구성할 수 있다.
예시적인 실시예들에 따르면 지문 센서 패키지가 제공된다. 상기 패키지는, 패키지 기판; 및 상기 패키지 기판 상에 실장되고, 등록된 지문과 센싱된 지문의 일치 여부를 결정하는 컨트롤러 IC를 포함하되, 상기 패키지 기판은; 베이스층; 상기 베이스층의 상면 상에 배치되는 상부 절연층; 상기 베이스층의 하면 상에 배치되는 하부 절연층; 상기 상부 절연층 상에 배치되는 상부 보호층; 상기 하부 절연층 상에 배치되는 하부 보호층; 상기 하부 보호층에 의해 커버되는 제1 도전성 패턴들로서, 상기 제1 도전성 패턴들은 제1 그라운드 패턴들, 전원 패턴들, 신호 패턴들, 제1 패드들 및 제2 패드들을 포함하고; 상기 하부 절연층에 의해 커버되는 제2 도전성 패턴들로서, 상기 제2 도전성 패턴들은, 상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들, 상기 제1 패드들과 연결된 제3 패드들 및 상기 제2 패드들과 연결된 제4 패드들을 포함하고; 상기 상부 절연층에 의해 커버되는 제3 도전성 패턴들로서, 상기 제3 도전성 패턴들은, 상기 제2 그라운드 패턴들과 연결된 제3 그라운드 패턴들, 상기 제3 패드들과 연결되고 상기 패키지 기판의 상면에 평행한 제1 방향으로 연장되는 제1 센싱 패턴들 및 상기 제4 패드들과 연결된 제5 패드들을 포함하고; 및 상기 상부 보호층에 의해 커버되는 제4 도전성 패턴들로서, 상기 제4 도전성 패턴들은, 상기 제3 그라운드 패턴들과 연결된 제4 그라운드 패턴들 및 상기 제5 패드들과 연결되고 상기 제1 방향과 교차하고, 상기 패키지 기판의 상면에 평행한 제2 방향으로 연장되는 제2 센싱 패턴들을 포함하되, 상기 패키지 기판에 센싱 영역 및 상기 센싱 영역을 둘러싸는 가장자리 영역이 정의되고, 상기 제1 및 상기 제2 센싱 패턴들은 상기 센싱 영역 내에 배치되고, 및 상기 상부 보호층은 상기 제4 그라운드 패턴들의 일부를 노출시키는 상부 개구들을 포함하고, 상기 하부 보호층은 상기 제1 그라운드 패턴들, 상기 전원 패턴들 및 상기 신호 패턴들의 일부를 노출시키는 하부 개구들을 포함할 수 있다.
예시적인 실시예들에 따르면 지문 센서 패키지가 제공된다. 패키지 기판; 및 상기 패키지 기판 상에 실장되고, 등록된 지문과 센싱된 지문의 일치 여부를 결정하는 컨트롤러 IC를 포함하되, 상기 패키지 기판은; 기준 전위가 인가되는 제1 그라운드 패턴들, 전원 전위가 인가되는 전원 패턴들, 상기 컨트롤러 IC의 신호를 출력하는 신호 패턴들, 제1 패드들 및 제2 패드들을 포함하고, 상기 컨트롤러 IC와 연결된 제1 도전성 패턴들; 상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들, 상기 제1 패드들과 연결된 제3 패드들 및 상기 제2 패드들과 연결된 제4 패드들을 포함하고, 상기 제1 도전성 패턴들 상에 배치된 제2 도전성 패턴들; 상기 제2 그라운드 패턴들과 연결된 제3 그라운드 패턴들, 상기 제3 패드들과 연결되고 상기 패키지 기판의 상면에 평행한 제1 방향으로 연장되는 라인 형상의 제1 센싱 패턴들 및 상기 제4 패드들과 연결된 제5 패드들을 포함하고, 상기 제2 도전성 패턴들 상에 배치된 제3 도전성 패턴들; 및 상기 제3 그라운드 패턴들과 연결된 제4 그라운드 패턴들 및 상기 제5 패드들과 연결되고 상기 패키지 기판의 상기 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 라인 형상의 제2 센싱 패턴들을 포함하고, 상기 제3 도전성 패턴들 상에 배치된 제4 도전성 패턴들; 상기 패키지 기판에 센싱 영역 및 상기 센싱 영역을 둘러싸는 가장자리 영역이 정의되고, 상기 제1 및 상기 제2 센싱 패턴들은 상기 센싱 영역 내에 배치되고, 상기 제3 및 제4 그라운드 패턴들은 상기 가장자리 영역에 배치되는 것을 특징으로 한다.
본 발명의 기술적 사상에 따르면, 신뢰성이 제고된 지문 센서 패키지 및 이를 포함하는 스마트 카드를 제공하는 것이다. 이에 따라, 스마트 카드의 도난에 의한 금융 사고를 예방할 수 있다. 나아가, 예시적인 실시예들에 따른 스마트 카드는 지문 인식센서를 포함하면서도 종래의 신용 카드 및 체크 카드와 동일한 수준의 두께를 갖는바, 높은 수준의 사용자 경험을 제공할 수 있다.
본 발명을 통해 이뤄지는 기술적 효과들은 이상에서 언급한 기술적 효과들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 스마트 카드를 설명하기 위한 개략적인 도면이다.
도 2a는 예시적인 실시예들에 따른 지문 센서 패키지의 레이아웃을 나타낸 개략적인 평면도이다.
도 2b는 도 2a의 절단선 I-I'를 따라 취한 단면도이다.
도 2c는 도 2a의 절단선 II-II'를 따라 취한 단면도이다.
도 2d는 도 2a의 부분을 확대 도시한 부분 평면도이다.
도 3a 내지 도 3d는 다른 일부 실시예들에 따른 지문 센서 패키지를 설명하기 위한 평면도들이다.
도 4는 일부 실시예들에 따른 지문 센서 패키지를 설명하기 위한 평면도이다.
도 5a 내지 도 9는 일부 실시예들에 따른 지문 센서 패키지들을 설명하기 위한 단면도들이다.
도 10a는 예시적인 실시예들에 따른 지문 센서 패키지을 포함하는 웨어러블 기기를 설명하기 위한 사시도이다.
도 10b는 도 10a의 웨어러블 기기를 설명하기 블록도이다.
도 11은 본 발명의 일 실시예에 따른 지문 센서 패키지를 포함하는 모바일 단말을 설명하기 위한 평면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 스마트 카드(1)를 설명하기 위한 개략적인 도면이다.
도 1을 참조하면, 스마트 카드(1)는 지문 센서 패키지(10), IC(Integrated Circuit) 칩(11), 표시부(12), 전원 버튼(13)을 포함할 수 있다. 스마트 카드(1)는 카드 번호 식별부, 유효 기간 식별부 등을 더 포함할 수도 있다. 스마트 카드(1)는 RF 칩을 더 포함할 수 있다. 스마트 카드(1)는 신용카드, 체크카드 등을 포함할 수 있다.
전원 버튼(13)은 스마트 카드(1)를 온/오프시킬 수 있다. 오프 상태의 스마트 카드(1)는 전원 버튼(13)의 조작에 의해 온 상태로 전환될 수 있고, 온 상태의 스마트 카드(1)는 전원 버튼(13)의 조작에 의해 오프 상태로 전환될 수 있다. 또한, 스마트 카드(1)가 온 상태로 전환된 이후 설정된 시간이 경과하는 경우, 스마트 카드(1)는 자동적으로 오프 상태로 전환될 수 있다.
스마트 카드(1)가 온 상태로 전환된 이후, 사용자가 지문 센서에 자신의 지문을 접촉시킨 경우, 지문 센서 패키지(10)는 상기 지문 센서 패키지(10)에 접촉한 지문을 센싱할 수 있다. 지문 센서 패키지(10)는 센싱된 지문과 등록된 지문을 비교하여, 센싱된 지문이 등록된 지문과 일치하는 지를 판별할 수 있다.
IC 칩(11)은 암호화된 금융 정보를 저장할 수 있다. 센싱된 지문과 등록된 지문이 일치하는 경우, IC 칩(11)은 스마트 카드(1)의 사용자에 결제 권한을 부여할 수 있다. 표시부(12)는 센싱된 지문과 등록된 지문의 일치 여부를 표시할 수 있다.
예시적인 실시예들에 따르면, 스마트 카드(1)는 지문 센서 패키지(10)의 센싱 결과에 기초하여 사용자에 결제 권한을 부여함으로써, 도난에 의한 금융 사고 등을 예방할 수 있다. 예시적인 실시예들에 따르면, 스마트 카드(1)는 두께(d)는 약 0.5㎜ 내지 약 1㎜의 범위에 있을 수 있다. 예시적인 실시예들에 따르면, 스마트 카드(1)는 두께(d)는 국제 규격에 맞추어 약 0.84㎜ 이하일 수 있다. 예시적인 실시예들에 따르면, 스마트 카드(1)는 두께(d)는 약 0.76㎜ 이하일 수 있다. 스마트 카드(1)는 지문 센서 패키지(10)를 포함하면서도 종래와 동일한 수준의 두께를 갖는바, 높은 수준의 사용자 경험을 제공할 수 있다.
도 2a는 예시적인 실시예들에 따른 지문 센서 패키지(10)의 레이아웃을 나타낸 개략적인 평면도이다. 도 2a에서는, 편의상 패키지 기판(100) 상에 정의된 각 영역들(SR, CR1_1, CR1_2, CR2, YR, ER) 및 상기 영역들(SR, CR1_1, CR1_2, CR2, YR, ER) 내에 배치된 제1 및 제2 센싱 패턴들(125R, 127T) 및 제1 내지 제4 도전성 비아들(131R, 133R, 135R, 131T, 133T, 135T, 137T)만이 도시된다.
도 2b는 도 2a의 절단선 I-I'를 따라 취한 단면도이고, 도 2c는 도 2a의 절단선 II-II'를 따라 취한 단면도이다.
도 2d는 도 2a의 부분(POR)을 확대 도시한 부분 평면도이다.
도 2a 내지 도 2d를 참조하면, 지문 센서 패키지(10)는 패키지 기판(100), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300)을 포함할 수 있다.
패키지 기판(100)은 베이스 층(111), 하부 절연층(113), 상부 절연층(115), 하부 보호층(117), 상부 보호층(119), 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T), 제2 도전성 패턴들(123G, 123R, 123T), 제3 도전성 패턴들(125G, 125R, 125T), 제4 도전성 패턴들(127G, 127T), 제1 도전성 비아들(131G, 131R, 131T), 제2 도전성 비아들(133G, 133R, 133T), 제3 도전성 비아들(135G, 135R, 135T) 및 제4 도전성 비아들(137G, 137T)을 포함할 수 있다. 일부 실시예들에 따르면, 패키지 기판(100)은 PCB(Printed circuit board)또는 FPCB(Flexible PCB)일 수 있다.
예시적인 실시예들에서, 패키지 기판(100)은 4층 구조의 도전층을 포함하는 PCB일 수 있다. 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T)은 제1 층의 도전층을 구성하고, 제2 도전성 패턴들(123G, 123R, 123T)은 제2 층의 도전층을 구성하고, 제3 도전성 패턴들(125G, 125R, 125T)은 제3 층의 도전층을 구성하고, 제4 도전성 패턴들(127G, 127T)은 제4 층의 도전층을 구성할 수 있다. 패키지 기판(100)은 대략 직사각형의 평면 형상을 가질 수 있다. 패키지 기판(100)은 대략 정사각형의 평면 형상을 가질 수 있다. 패키지 기판(100)의 한쌍의 가장자리들과 평행한 방향을 X 방향으로 정의하고, 다른 한쌍의 가장자리들과 평행한 방향을 Y 방향으로 정의하며, 패키지 기판(100)의 상면에 수직한 방향을 Z 방향으로 정의한다.
패키지 기판(100)의 X 방향 길이(LX)는 약 10㎜ 내지 약 15㎜의 범위에 있을 수 있다. 패키지 기판(100)의 Y 방향 길이(LY)는 약 10㎜ 내지 약 15㎜의 범위에 있을 수 있다. 패키지 기판(100)의 X 방향 길이(LX)는 약 12.7㎜일 수 있다. 패키지 기판(100)의 Y 방향 길이(LY)는 약 12.7㎜일 수 있다.
지문 센서 패키지(10)의 높이(즉, Z 방향 길이)는 약 0.76㎜이하일 수 있다. 지문 센서 패키지(10)의 높이는 약 0.5㎜이하일 수 있다. 지문 센서 패키지(10)의 높이는 약 0.1㎜ 내지 약 0.4㎜의 범위에 있을 수 있다. 이에 따라, 지문 센서 패키지(10)는 플렉서블 하거나, 얇은 두께를 요구하는 다양한 어플리케이션(예컨대, 도 1의 스마트 카드(1))에 용이하게 적용할 수 있다.
패키지 기판(100) 상에 센싱 영역(SR), 제1 콘택 영역들(CR1_1, CR1_2), 제2 콘택 영역(CR2), 배선 영역(YR) 및 가장자리 영역(ER)이 정의될 수 있다. 센싱 영역(SR)은 지문 인식을 위한 제1 및 제2 센싱 패턴들(125R, 127T)이 실질적으로 배치되는 영역일 수 있다. 제1 콘택 영역들(CR1_1, CR1_2)은 제1 센싱 패턴들(125R)과 컨트롤러 IC(210) 사이의 연결을 위한 제1 내지 제3 도전성 비아들(131R, 133R, 135R)이 배치되는 영역들일 수 있다. 제2 콘택 영역(CR2)은 제2 센싱 패턴들(127T)과 컨트롤러 IC(210) 사이의 연결을 위한 제1 내지 제4 도전성 비아들(131T, 133T, 135T, 137T)이 배치되는 영역일 수 있다. 배선 영역(YR)은 그라운드 패턴들(127G)과 컨트롤러 IC(210) 사이의 연결을 위한 제1 내지 제3 도전성 비아들(131G, 133G, 135G) 중 적어도 일부가 배치되는 영역일 수 있다. 센싱 영역(SR)은 패키지 기판(100)의 대략 중심부에 위치할 수 있으나 이에 제한되는 것은 아니다. 일 예에서, 센싱 영역(SR)은 대략 정사각형의 영역일 수 있다. 센싱 영역(SR) 내에 Y 방향을 따라 연장되는 복수의 제1 센싱 패턴들(125R) 및 X 방향을 따라 연장되는 복수의 제2 센싱 패턴들(127T)이 배치될 수 있다. 예컨대, 복수의 제1 센싱 패턴들(125R)은 서로 X 방향으로 이격되고, 각각 Y 방향으로 연장된 라인 형상을 가질 수 있다. 예컨대, 복수의 제2 센싱 패턴들(127T)은 서로 Y 방향으로 이격되고, 각각 X 방향으로 연장된 라인 형상을 가질 수 있다.
센싱 영역(SR)의 Y 방향의 일단에는 제1 콘택 영역(CR1_1)이 형성될 수 있고, 타단에는 제1 콘택 영역(CR1_2)이 형성될 수 있다. 센싱 영역(SR)의 X 방향의 일단에는 배선 영역(YR)이 형성될 수 있고, 타단에는 제2 콘택 영역(CR2)이 형성될 수 있다. 가장자리 영역(ER)은 센싱 영역(SR), 제1 콘택 영역들(CR1_1, CR1_2) 및 제2 콘택 영역(CR2)을 수평적으로 둘러쌀 수 있다. 가장자리 영역(ER) 내에 기준 전위 제공 및 노이즈 차폐를 위한 그라운드 패턴들(121G, 123G, 125G, 127G)이 배치될 수 있다.
제1 센싱 패턴들(125R)은 센싱 영역(SR) 및 제1 콘택 영역들(CR1_1, CR1_2) 내에서 연장될 수 있다. 제1 센싱 패턴들(125R)은 제1 콘택 영역들(CR1_1, CR1_2) 내에 배치된 제1 내지 제3 도전성 비아들(131R, 133R, 135R)을 통해 컨트롤러 IC(210)에 연결될 수 있다.
제1 센싱 패턴들(125R) 중 일부는 제1 콘택 영역(CR1_1) 내에 배치된 제1 내지 제3 도전성 비아들(131R, 133R, 135R)과 연결될 수 있고, 제1 센싱 패턴들(125R) 중 다른 일부는 제1 콘택 영역(CR1_2) 내에 배치된 제1 내지 제3 도전성 비아들(131R, 133R, 135R)과 연결될 수 있다. 제1 콘택 영역들(CR1_1) 내의 제1 내지 제3 도전성 비아들(131R, 133R, 135R) 및 제1 콘택 영역(CR1_2) 내의 제1 내지 제3 도전성 비아들(131R, 133R, 135R)은 각각 X 방향을 따라 일렬로 배치될 수 있다.
이웃한 제1 센싱 패턴들(125R)은 서로 다른 제1 콘택 영역들(CR1_1, CR1_2) 내에 배치된 제1 내지 제3 도전성 비아들(131R, 133R, 135R)과 연결될 수 있다. 예컨대, 제1 콘택 영역(CR1_1) 내의 제1 내지 제3 도전성 비아들(131R, 133R, 135R)과 연결된 제1 센싱 패턴(125R)과 이웃한 제1 센싱 패턴(125R) 제1 콘택 영역(CR1_2) 내의 제1 내지 제3 도전성 비아들(131R, 133R, 135R)과 연결될 수 있다.
제2 센싱 패턴들(127T)은 센싱 영역(SR) 및 제2 콘택 영역(CR2) 내에서 연장될 수 있다. 제2 센싱 패턴들(127T)은 제2 콘택 영역(CR2) 내에 배치된 제1 내지 제4 도전성 비아들(131T, 133T, 135T, 137T)을 통해 컨트롤러 IC(210)에 연결될 수 있다. 이웃한 제2 센싱 패턴들(127T)에 대응되는 제1 내지 제4 도전성 비아들(131T, 133T, 135T, 137T)은 Y 방향을 따라 지그재그로 엇갈려서 배치될 수 있다.
제1 센싱 패턴들(125R)은 X 방향 폭인 제1 폭(W1)을 가질 수 있고, 제2 센싱 패턴들(127T)은 Y 방향 폭인 제2 폭(W2)을 가질 수 있다. 일부 실시예들에 따르면, 제1 폭(W1)은 제2 폭(W2) 보다 더 클 수 있다. 일부 실시예들에 따르면, 제1 폭(W1)은 제2 폭(W2)의 약 2배 내지 약 4배의 범위에 있을 수 있다. 일부 실시예들에 따르면, 제1 폭(W1)은 약 40㎛ 내지 약 70㎛의 범위에 있을 수 있고, 제2 폭(W2)은 약 5㎛ 내지 약 25㎛의 범위에 있을 수 있다.
제1 센싱 패턴들(125R)과 제2 센싱 패턴들(127T)이 수직으로 중첩되는 부분은 픽셀들(PX)을 구성한다. 픽셀들(PX)의 중심(PXC)의 X 방향의 피치(PIX)는 픽셀들(PX)의 중심(PXC)의 Y 방향의 피치(PIY)와 서로 실질적으로 동일할 수 있으나 이에 제한되지 않는다. X 방향의 피치(PIX) 및 Y 방향 피치(PIY)는 약 50㎛ 내지 약 90㎛의 범위에 있을 수 있으나 이에 제한되지 않는다.
픽셀들(PX)은 상기 픽셀들(PX) 내에서 서로 중첩되는 제1 센싱 패턴들(125R)과 제2 센싱 패턴들(127T)에 의한 면적 커패시턴스(Area capacitance, AC) 및 제1 센싱 패턴들(125R)과 제2 센싱 패턴들(127T)에 의한 프린징 커패시턴스(Fringing capacitance, 미도시)의 합성 커패시턴스 값을 가질 수 있다.
사용자의 지문이 센싱부 코팅층(300)과 접하게 되는 경우, 제2 센싱 패턴들(127T)과 사용자의 지문 사이에 유도된 커패시터에 의해, 픽셀들(PX) 각각에 대응되는 커패시턴스 값이 변화하게 된다. 상기 커패시턴스 값의 변화는, 사용자의 지문의 형상에 따라 결정되는바, 컨트롤러 IC(210)는 상기 픽셀들(PX)의 커패시턴스의 변화로부터 사용자의 지문을 식별할 수 있다.
베이스 층(111)은 절연성 물질을 포함할 수 있다. 베이스 층(111)은 수지 및 유리 섬유를 포함할 수 있다. 베이스 층(111)에 포함되는 상기 수지는, 페놀 수지, 에폭시 수지, 폴리이미드(Polyimide) 중 적어도 어느 하나일 수 있다. 일부 실시예들에 따르면, 베이스 층(111)은 FR4(Flame Retardant 4), 사변형 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드, 프리 프레그, 아지노모토(Ajinomoto) 사의 아지노모토 주변 필름(Ajinomoto Build-up Film: ABF) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 하지만 이에 제한되지 않고, 예컨대, 베이스 층(111)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 그들의 조합을 포함할 수 있다. 베이스 층(111)에 포함되는 유리 섬유는 보강기재로서, 유리 재료를 고온으로 용융 방사하여 얻어진 5㎛ 내지 약 15㎛의 글라스 필라멘트(glass filament)를 집속 처리한 것이다. 글라스 필라멘트는 실리카(silica)를 주성분으로 하는 광석 가공품일 수 있다.
베이스 층(111)의 하면 상에 제2 도전성 패턴들(123G, 123R, 123T)이 배치될 수 있고, 베이스 층(111)의 상면 상에 제3 도전성 패턴들(125G, 125R, 125T)이 배치될 수 있다. 제2 도전성 패턴들(123G, 123R, 123T) 및 제3 도전성 패턴들(125G, 125R, 125T)은 도전성 물질을 포함할 수 있다. 제2 도전성 패턴들(123G, 123R, 123T) 및 제3 도전성 패턴들(125G, 125R, 125T)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn), 탄소(C) 및 그래핀(graphene)으로 구성된 그룹으로부터 선택된 적어도 하나 또는 그들의 합금 금속 등을 포함할 수 있다. 후술하는 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T) 및 제4 도전성 패턴들(127G, 127T) 또한, 제2 도전성 패턴들(123G, 123R, 123T) 및 제3 도전성 패턴들(125G, 125R, 125T)과 관련하여 상술한 물질을 포함할 수 있다.
제3 도전성 패턴들(125G, 125R, 125T)은 기준 전위가 인가되는 그라운드 패턴들(125G), 사용자의 지문을 인식하기 위한 제1 센싱 패턴들(125R) 및 패드들(125T)을 포함할 수 있다. 제1 센싱 패턴들(125R)은 센싱 영역(SR) 내에 배치될 수 있고, 그라운드 패턴들(125G)은 배선 영역(YR) 및 가장자리 영역(ER)에 배치될 수 있다. 그라운드 패턴들(125G)은 센싱 영역(SR)에 배치되지 않을 수 있다. 패드들(125T)은 제2 콘택 영역(CR2)에 배치될 수 있다. 패드들(125T)은 제2 센싱 패턴들(127T) 및 컨트롤러 IC(210) 사이의 전기적 연결을 위한 경로를 제공할 수 있다.
제2 도전성 패턴들(123G, 123R, 123T)은 기준 전위가 인가되는 그라운드 패턴들(123G) 및 패드들(123R, 123T)을 포함할 수 있다. 그라운드 패턴들(123G)은 센싱 영역(SR), 배선 영역(YR) 및 가장자리 영역(ER)에 배치될 수 있다. 그라운드 패턴들(123G)은 제1 및 제2 콘택 영역들(CR1_1, CR1_2, CR2)로부터 수평적으로 이격될 수 있다. 그라운드 패턴들(123G)은 제1 및 제2 콘택 영역들(CR1_1, CR1_2, CR2)에 배치되지 않을 수 있다. 그라운드 패턴들(123G)은 제1 센싱 패턴들(125R) 및 제2 센싱 패턴들(127T)과 Z 방향으로 중첩될 수 있다. 그라운드 패턴들(123G)은 제2 센싱 패턴들(127T)과 컨트롤러 IC(210) 사이에 개재될 수 있다. 이에 따라, 그라운드 패턴들(123G)은 외부 노이즈를 컨트롤러 IC(210)로부터 차단할 수 있다. 패드들(123R)은 제1 콘택 영역들(CR1_1, CR1_2)에 배치될 수 있고, 패드들(123T)은 제2 콘택 영역(CR2) 내에 배치될 수 있다. 패드들(123R)은 제1 센싱 패턴들(125R) 및 컨트롤러 IC(210) 사이의 전기적 연결을 위한 경로를 제공할 수 있고, 패드들(123T)은 제2 센싱 패턴들(127T) 및 컨트롤러 IC(210) 사이의 전기적 연결을 위한 경로를 제공할 수 있다.
제3 도전성 패턴들(125G, 125R, 125T)의 상면 상에 상부 절연층(115)이 배치될 수 있다. 상부 절연층(115)은 제3 도전성 패턴들(125G, 125R, 125T)을 커버할 수 있다. 상부 절연층(115)은 제3 도전성 패턴들(125G, 125R, 125T) 중 서로 이격된 것들을 서로 전기적으로 분리할 수 있다.
제2 도전성 패턴들(123G, 123R)의 하면 상에 하부 절연층(113)이 배치될 수 있다. 하부 절연층(113)은 제2 도전성 패턴들(123G, 123R)을 커버할 수 있다. 하부 절연층(113)은 제2 도전성 패턴들(123G, 123R) 중 서로 이격된 것들을 서로 전기적으로 분리할 수 있다.
하부 절연층(113) 및 상부 절연층(115)은 각각 페놀 수지, 에폭시 수지, 폴리이미드 중에서 적어도 어느 하나를 포함할 수 있다. 하부 절연층(113) 및 상부 절연층(115) 각각은, 예컨대, 프리프레그, FR4, 사변형 에폭시, 폴리페닐렌 에테르, 에폭시/폴리페닐렌 옥사이드, BT, 써마운트, 시아네이트 에스터, 폴리이미드 및 액정 고분자 중 적어도 어느 하나를 포함할 수 있다.
상부 절연층(115)의 상면 상에 제4 도전성 패턴들(127G, 127T)이 배치될 수 있다. 제4 도전성 패턴들(127G, 127T)은 기준 전위가 인가되는 그라운드 패턴들(127G) 및 사용자의 지문을 인식하기 위한 제2 센싱 패턴들(127T)을 포함할 수 있다. 제2 센싱 패턴들(127T)은 센싱 영역(SR) 내에 배치될 수 있고, 그라운드 패턴들(127G)은 가장자리 영역(ER) 내에 배치될 수 있다.
제2 센싱 패턴들(127T)은 상부 절연층(115)을 사이에 두고 제1 센싱 패턴들(125R)과 수직으로 이격될 수 있다. 제2 센싱 패턴들(127T)은 상부 절연층(115)에 의해 제1 센싱 패턴들(125R)로부터 전기적으로 절연될 수 있다. 제2 센싱 패턴들(127T)은 제1 센싱 패턴들(125R)과 전기적으로 단락되지 않을 수 있다. 이에 따라, 제2 센싱 패턴들(127T)의 일부는 커패시터의 제1 전극을 구성하고, 상부 절연층(115)은 커패시터의 유전층을 구성하며, 제1 센싱 패턴들(125R)의 일부는 커패시터의 제2 전극을 구성할 수 있다.
상부 절연층(115)은 하부 절연층(113)과 다른 물질을 포함할 수 있다. 상부 절연층(115)은 지문 센서 패키지(10)의 센싱에 적합한 유전율을 갖는 물질을 포함할 수 있다. 하지만 이에 제한되는 것은 아니고, 상부 절연층(115)은 하부 절연층(113)과 동일한 물질을 포함할 수도 있다.
제4 도전성 패턴들(127G, 127T) 상에 상부 보호층(119)이 배치될 수 있다. 상부 보호층(119)은 제4 도전성 패턴들(127G, 127T)을 커버할 수 있다. 상부 보호층(119)은 그라운드 패턴들(127G)의 일부를 노출시키는 상부 개구들(UOP)을 포함할 수 있다. 그라운드 패턴들(127G)은 상부 개구들(UOP)을 통해 기준 전위를 제공하도록 구성된 외부 접속 단자(예컨대, 솔더)와 접촉할 수 있다. 또는, 상부 보호층(119) 상에 부착된 ACF(Anisotropic Conductive Film)등을 통해 그라운드 패턴들(127G)에 기준 전위가 인가될 수도 있다.
하부 절연층(113)의 하면 상에 제1 도전성 패턴들(121G, 121P, 121R, 121S 121T)이 배치될 수 있다. 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T)은 외부 전력의 공급을 위한 전원 패턴들(121P), 기준 전위가 인가되는 그라운드 패턴들(121G), 지문 센서 패키지(10)의 센싱 결과(즉, 센싱된 지문과 등록된 지문의 일치 여부)를 외부(예컨대, 도 1의 IC 칩(11) 및 표시부(12))로 출력하기 위한 신호 패턴들(121S) 및 패드들(121R, 121T)을 포함할 수 있다.
제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T)은 컨트롤러 IC(210)와 연결될 수 있다. 전원 패턴들(121P)은 컨트롤러 IC(210)에 전원 전위를 제공할 수 있고, 그라운드 패턴들(121G)은 컨트롤러 IC(210)에 기준 전위를 제공할 수 있으며, 패드들(121R, 121T)은 컨트롤러 IC(210)에 제1 및 제2 센싱 패턴들(125R, 127T)에 의해 센싱된 신호를 전달할 수 있다. 도시되지 않았으나, 컨트롤러 IC(210)와 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T) 사이에, 컨트롤러 IC(210)와 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T)을 전기적으로 연결시키기 위한 접속 단자(예컨대, 솔더)가 더 제공될 수 있다.
패드들(121R)은 제1 콘택 영역들(CR1_1, CR1_2)로부터 컨트롤러 IC(210)와 수직으로 중첩되는 부분까지 연장될 수 있고, 패드들(121T)은 제2 콘택 영역(CR2) 로부터 컨트롤러 IC(210)와 수직으로 중첩되는 부분까지 연장될 수 있다. 패드들(121R)은 제1 센싱 패턴들(125R) 및 컨트롤러 IC(210) 사이의 전기적 연결을 위한 경로를 제공할 수 있고, 패드들(121T)은 제2 센싱 패턴들(127T) 및 컨트롤러 IC(210) 사이의 전기적 연결을 위한 경로를 제공할 수 있다.
제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T) 상에 하부 보호층(117)이 배치될 수 있다. 하부 보호층(117)은 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T)을 커버할 수 있다. 하부 보호층(117)은 전원 패턴들(121P), 그라운드 패턴들(121G) 및 신호 패턴들(121S)의 일부를 노출시키는 하부 개구들(BOP)을 포함할 수 있다. 전원 패턴들(121P)은 하부 개구들(BOP)을 통해 전원 전위를 제공하도록 구성된 외부 접속 단자(예컨대, 솔더)와 접촉할 수 있고, 그라운드 패턴들(121G)은 기준 전위를 제공하도록 구성된 외부 접속 단자(예컨대, 솔더)와 접촉할 수 있다.
하부 보호층(117) 및 상부 보호층(119)은 각각 절연성 코팅막일 수 있다. 하부 보호층(117) 및 상부 보호층(119)은, 예를 들어, 솔더 레지스트 층일 수 있다. 하부 보호층(117) 및 상부 보호층(119)은 내열성, 절연 특성 및 기계 강도가 우수한 물질, 예를 들어, 고분자 물질을 포함할 수 있다. 하부 보호층(117) 및 상부 보호층(119)은 예를 들어, 폴리이미드(polyimide), 폴리아미드(Polyamide), 폴리아세탈(Polyacetal), 폴리카보네이트(Polycarbonate), 모디파이드 폴리페놀 옥사이드(Modified Polyphenol oxide), 폴리부틸렌 테레프탈레이드(Polybutylene terephthalate), 폴리설폰(Polysulfone), 폴리페닐렌 설파이드(Polyphenylene sulfide), 폴라아미드 이미드(Polyamide imide), 폴리아크릴레이트(Polyacrylate), 폴리에테르 설폰(Polyether sulfone), 폴리에테르 에테르 케톤(Polyether ether ketone), 폴리에테르 이미드(Polyether imide), 폴리아릴레이트(Polyarylate), 폴리에테르 켑톤(Polyether ketone) 및 폴리벤즈이미다졸(Polybenzimidazole) 중 적어도 하나를 포함할 수 있다.
도 2a 내지 도 2d에 도시된 실시예에서, 기준 전위가 인가되는 그라운드 패턴들(121G, 127G)은 패키지 기판(100)의 상부 및 하부에 각각 배치되고, 전원 전위가 인가되는 전원 패턴들(121P)은 패키지 기판의 하부에만 배치되는 것으로 도시되었으나, 이는 예시를 위한 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 예컨대, 전원 패턴들(121P)이 패키지 기판(100)의 상, 하부에 각각 배치되고, 그라운드 패턴들(121G)이 하부에만 배치되는 것도 가능하다.
제1 도전성 비아들(131G, 131R, 131T)은 제1 도전성 패턴들(121G, 121R, 121T)과 제2 도전성 패턴들(123G, 123R, 123T)의 사이에 개재될 수 있다. 제1 도전성 비아들(131G, 131R, 131T)은 베이스 층(111)을 향한 테이퍼드(Tapered) 구조를 가질 수 있다. 여기서 베이스 층(111)을 향한 테이퍼드 구조는, 베이스 층(111)에 가까워질수록 폭(예컨대, 수평 폭)이 감소하는 구조를 의미한다.
제1 도전성 비아들(131G, 131R, 131T)은 제1 도전성 패턴들(121G, 121R, 121T)과 제2 도전성 패턴들(123G, 123R, 123T)의 사이의 전기적 연결을 제공할 수 있다. 보다 구체적으로, 제1 도전성 비아들(131G)은 그라운드 패턴들(121G)과 그라운드 패턴들(123G) 사이의 전기적 연결을 제공할 수 있고, 제1 도전성 비아들(131R)은 패드들(121R)과 패드들(123R) 사이의 전기적 연결을 제공할 수 있으며, 제1 도전성 비아들(131T)은 패드들(121T)과 패드들(131T) 사이의 전기적 연결을 제공할 수 있다. 제1 도전성 비아들(131R)은 제1 콘택 영역들(CR1_1, CR1_2) 내에 배치될 수 있고, 제1 도전성 비아들(131T)은 제2 콘택 영역(CR2) 내에 배치될 수 있으며, 제1 도전성 비아들(131G)은 배선 영역(YR)에 배치될 수 있다.
제2 도전성 비아들(133G, 133R, 133T) 및 제3 도전성 비아들(135G, 135R, 135T)은 제2 도전성 패턴들(123G, 123R, 123T)과 제3 도전성 패턴들(125G, 125R, 125T)의 사이에 개재될 수 있다. 제2 도전성 비아들(133G, 133R, 133T) 및 제3 도전성 비아들(135G, 135R, 135T)은 각각 베이스 층(111)의 중심을 향한 테이퍼드 구조를 가질 수 있다. 일부 실시예들에 따르면, 제2 도전성 비아들(133G, 133R, 133T) 및 제3 도전성 비아들(135G, 135R, 135T)은 그들 사이의 접촉면에서 최소 폭을 가질 수 있다. 제2 도전성 비아들(133G, 133R, 133T) 및 제3 비아들(135G, 135R, 135T)은 제2 도전성 패턴들(123G, 123R, 123T)과 제3 도전성 패턴들(125G, 125R, 125T)의 사이의 전기적 연결을 제공할 수 있다.
제2 도전성 비아들(133G, 133R, 133T)은 제2 도전성 패턴들(123G, 123R, 123T)과 접할 수 있고, 제3 도전성 비아들(135G, 135R, 135T)은 제3 도전성 패턴들(125G, 125R, 125T)과 접할 수 있으며, 제2 도전성 비아들(133G, 133R, 133T)은 제3 도전성 비아들(135G, 135R, 135T)과 접할 수 있다.
보다 구체적으로, 제2 도전성 비아들(133G)은 그라운드 패턴들(123G) 및 제3 도전성 비아들(133G)과 접할 수 있고, 제3 도전성 비아들(133G)은 제3 그라운드 패턴들(125G)과 접할 수 있다. 제2 도전성 비아들(133R)은 제2 패드들(123R) 및 제3 도전성 비아들(133R)과 접할 수 있고, 제3 도전성 비아들(133R)은 제1 센싱 패턴들(125R)과 접할 수 있다. 제2 도전성 비아들(133T)은 제2 패드들(123T) 및 제3 도전성 비아들(133T)과 접할 수 있고, 제3 도전성 비아들(133T)은 제3 패드들(125T)과 접할 수 있다.
제4 도전성 비아들(137G, 137T)은 제3 도전성 패턴들(125G, 125R, 125T)과 제4 도전성 패턴들(127G, 127T)의 사이에 개재될 수 있다. 제4 도전성 비아들(137G, 137T)은 베이스 층(111)을 향한 테이퍼드 구조를 가질 수 있다.
제4 도전성 비아들(137G, 137T)은 제3 도전성 패턴들(125G, 125R, 125T)과 제4 도전성 패턴들(127G, 127T)의 사이의 전기적 연결을 제공할 수 있다. 보다 구체적으로, 제4 도전성 비아들(137G)은 그라운드 패턴들(125G)과 그라운드 패턴들(127G) 사이의 전기적 연결을 제공할 수 있고, 제4 도전성 비아들(137T)은 패드들(125T)과 제2 센싱 패턴들(127T) 사이의 전기적 연결을 제공할 수 있다. 제4 도전성 비아들(137T)은 제2 콘택 영역(CR2) 내에 배치될 수 있으며, 제4 도전성 비아들(137G)은 제2 콘택 영역(CR2)내에 배치되지 않을 수 있다.
하부 보호층(117) 상에 컨트롤러 IC(210) 및 수동 소자(220)가 배치될 수 있다. 수동 소자(220)는 예컨대, MLCC(Multi layer ceramic capacitor) 등을 포함할 수 있으나 이에 제한되지 않는다. 일부 실시예들에 따르면, 컨트롤러 IC(210)는 부분적으로 센싱 영역(SR) 내에 배치될 수 있다. 다른 일부 실시예들에 따르면, 컨트롤러 IC(210)는 전체로서 센싱 영역(SR) 내에 배치될 수 있다. 다른 일부 실시예들에 따르면, 컨트롤러 IC(210)는 전체로서 센싱 영역(SR) 바깥에 배치될 수도 있다. 컨트롤러 IC(210)는 메모리 및 프로세서 등과 같이 각 픽셀들(PX)의 커패시턴스 값의 변화로부터 사용자의 지문을 인식하기 위한 연산을 수행하기 위한 임의의 구성을 포함할 수 있다.
하부 보호층(117), 컨트롤러 IC(210) 및 수동 소자(220) 상에 몰드(230)가 제공될 수 있다. 몰드(230)는 컨트롤러 IC(210) 및 수동 소자(220)를 커버하고 보호할 수 있다.
상부 보호층(119) 상에 센싱부 코팅층(300)이 제공될 수 있다. 센싱부 코팅층(300)은 패키지 기판(100)의 센싱 영역(SR)을 커버하고 보호할 수 있다. 센싱부 코팅층(300)은 유리 및 플라스틱 등을 포함할 수 있으나 이에 제한되지 않는다. 센싱부 코팅층(300)은 지문의 센싱에 적합한 유전율을 갖는 물질(예컨대, 고유전 물질)을 포함할 수 있다.
도 3a 내지 도 3d는 다른 일부 실시예들에 따른 지문 센서 패키지를 설명하기 위한 도면들이다. 도 3a 내지 도 3d는 도 2d에 대응하는 부분들(PORa, PORb, PORc, PORd)을 도시한다.
도 3a를 참조하면, 도 2d에서와 달리, 제1 센싱 패턴들(125Ra)의 제1 폭(W1a)은 제2 센싱 패턴들(127Ta)의 제2 폭(W2a) 보다 더 작을 수 있다. 일부 실시예들에 따르면, 제2 폭(W2a)은 제1 폭(W1a)의 약 2배 내지 약 4배의 범위에 있을 수 있다. 일부 실시예들에 따르면, 제1 폭(W1a)은 약 5㎛ 내지 약 25㎛의 범위에 있을 수 있고, 제2 폭(W2a)은 약 40㎛ 내지 약 70㎛의 범위에 있을 수 있다.
도 3b를 참조하면, 도 2d에서와 달리, 제1 센싱 패턴들(125Rb)은 Y 방향에 실질적으로 평행하게 연장되되, 제2 센싱 패턴들(127Tb)은 X 방향 및 Y 방향 각각에 대해 비스듬한 방향으로 연장될 수 있다. 픽셀들(PXb)은 대략 평행 사변형의 영역일 수 있다.
도 3c를 참조하면, 도 2d에서와 달리, 제2 센싱 패턴들(127Tc)은 X 방향에 실질적으로 평행하게 연장되되, 제1 센싱 패턴들(125Rc)은 X 방향 및 Y 방향 각각에 대해 비스듬한 방향으로 연장될 수 있다. 픽셀들(PXc)은 대략 평행 사변형의 영역일 수 있다.
도 3d를 참조하면, 도 2d에서와 달리, 제1 센싱 패턴들(125Rd) 및 제2 센싱 패턴들(127Td)은 각각 X 방향 및 Y 방향 각각에 대해 비스듬한 방향으로 연장될 수 있다. 예시적인 실시예들에 따르면, 픽셀들(PXd)의 중심들(PXCd)은 마름모의 꼭지점에 배치될 수 있다. 예시적인 실시예들에 따르면, 이웃한 두 개의 제1 센싱 패턴들(125Rd) 및 이웃한 두 개의 제2 센싱 패턴들(127Td)에 의해 정의된 네개의 픽셀들(PXd)의 중심들(PXCd)은 마름모를 구성할 수 있다.
도 4는 다른 일부 실시예들에 따른 지문 센서 패키지(20)를 설명하기 위한 평면도이다.
설명의 편의상 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 것을 생략하고 차이점을 위주로 설명하도록 한다.
지문 센서 패키지(20)는 패키지 기판(101), 컨트롤러 IC(210, 도 2b 참조), 수동 소자(220, 도 2b 참조), 몰드(230, 도 2b 참조) 및 센싱부 코팅층(300, 도 2b 참조)을 포함할 수 있다.
도 4를 참조하면, 패키지 기판(101)은 도 2a의 패키지 기판(100)과 달리, 센싱 영역(SR), 제1 콘택 영역(CR1), 제2 콘택 영역들(CR2_1, CR2_2), 배선 영역(YR) 및 가장자리 영역(ER)이 정의될 수 있다.
센싱 영역(SR)의 Y 방향에 따른 일단에는 제1 콘택 영역(CR1)이 형성될 수 있고, 타단에는 배선 영역(YR)이 형성될 수 있다. 센싱 영역(SR)의 X 방향에 따른 일단에는 제2 콘택 영역(CR2_1)이 형성될 수 있고, 타단에는 제2 콘택 영역(CR2_2)이 형성될 수 있다.
제1 콘택 영역(CR1) 내의 제1 내지 제3 도전성 비아들(131R, 133R, 135R)은 X 방향을 따라 지그재그로 엇갈려 배열될 수 있다. 제2 콘택 영역(CR2_1) 내의 1 내지 제4 도전성 비아들(131T, 133T, 135T, 137T) 및 제2 콘택 영역(CR2_2) 내의 1 내지 제4 도전성 비아들(131T, 133T, 135T, 137T)은 각각 Y 방향을 따라 일렬로 배치될 수 있다.
도 5a 내지 도 7은 일부 실시예들에 따른 지문 센서 패키지들(30, 40, 50, 60)을 설명하기 위한 단면도들이다. 도 5 내지 도 7은 각각 도 2b와 대응되는 부분의 단면도이다.
도 5a를 참조하면, 지문 센서 패키지(30a)는 패키지 기판(102a), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300)을 포함할 수 있다.
도 5의 패키지 기판(102a)은 도 2a 내지 도 2d의 패키지 기판(100)과 유사하되, 그라운드 패턴들(127G) 및 상부 절연층(115)을 동시에 노출시키는 상부 개구(UOP)를 포함하는 상부 보호층(119')을 포함할 수 있다. 이에 따라, 상부 개구(UOP)는 패키지 기판(102a)의 수평 방향(예컨대, X 방향 또는 Y 방향) 단부까지 연장될 수 있다. 노출된 그라운드 패턴들(127G)의 일부 및 상부 절연층(115)은 지문 센서 패키지(30a)를 스마트 카드(1, 도 1 참조) 등의 어플리케이션에 조립할 때, 접속 단자, 절연층 및 접착층 중 적어도 어느 하나에 의해 커버될 수 있다.
도 5b를 참조하면, 지문 센서 패키지(30b)는 패키지 기판(102b), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300)을 포함할 수 있다.
도 5b의 패키지 기판(102b)은 도 2a 내지 도 2d의 패키지 기판(100)과 유사하되, 신호 패턴들(121S), 전원 패턴들(미도시), 그라운드 패턴들(121G) 및 하부 절연층(113)을 동시에 노출시키는 하부 개구(BOP)를 포함하는 하부 보호층(117')을 포함할 수 있다. 이에 따라, 하부 개구(BOP)는 패키지 기판(102b)의 수평 방향(예컨대, X 방향 또는 Y 방향) 단부까지 연장될 수 있다. 노출된 그라운드 패턴들(121G) 중 적어도 일부, 전원 패턴들(미도시) 중 적어도 일부, 신호 패턴들(121S) 중 적어도 일부 및 하부 절연층(113)은 지문 센서 패키지(30b)를 스마트 카드(1, 도 1 참조) 등의 어플리케이션에 조립할 때, 접속 단자, 절연층 및 접착층 중 적어도 어느 하나에 의해 커버될 수 있다.
도 5c를 참조하면, 지문 센서 패키지(30c)는 패키지 기판(102c), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300)을 포함할 수 있다.
도 5c의 패키지 기판(120c)은 도 2a 내지 도 2d의 패키지 기판(100)과 유사하되, 신호 패턴들(121S), 그라운드 패턴들(121G) 및 하부 절연층(113)을 동시에 노출시키는 하부 개구(BOP)를 포함하는 하부 보호층(117') 및 그라운드 패턴들(127G)의 일부 및 상부 절연층(115)을 동시에 노출시키는 상부 개구(UOP)를 포함하는 상부 보호층(119')을 포함할 수 있다.
도 6을 참조하면, 지문 센서 패키지(40)는 패키지 기판(100), 컨트롤러 IC(210), 수동 소자(220) 및 몰드(230)를 포함할 수 있다. 도 6의 지문 센서 패키지(40)는 도 2a 내지 도 2d의 지문 센서 패키지(10)와 유사하되, 상부 보호층(119) 상에 배치된 코팅층을 포함하지 않을 수 있다.
도 7을 참조하면, 지문 센서 패키지(50)는 패키지 기판(103), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300')을 포함할 수 있다
도 7의 패키지 기판(103)은 도 2a 내지 도 2d의 패키지 기판(100)과 유사하되, 센싱 영역(SR) 상의 제2 센싱 패턴들(127T) 중 적어도 일부를 노출시키는 상부 보호층(119")을 포함할 수 있다. 이에 따라, 센싱부 코팅층(300')은 제2 센싱 패턴들(127T)과 접할 수 있다.
도 8a 및 도 8b는 일부 실시예들에 따른 지문 센서 패키지(60)를 설명하기 위한 단면도들이다. 도 8a는 도 2b와 대응되는 부분의 단면도이고, 도 8b는 도 2c에 대응되는 부분의 단면도이다.
도 8a 및 도 8b을 참조하면, 지문 센서 패키지(60)는 패키지 기판(104), 컨트롤러 IC(210), 수동 소자(220), 몰드(230) 및 센싱부 코팅층(300)을 포함할 수 있다.
예시적인 실시예들에 따르면, 패키지 기판(104)은 베이스층을 포함하지 않을 수 있다. 예시적인 실시예들에 따르면, 패키지 기판(104)은 재배선층을 구성하는 제1 내지 제3 절연층(112, 114, 116)을 포함할 수 있다. 패키지 기판(104)은, 하부 보호층(117), 상부 보호층(119) 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T), 제2 도전성 패턴들(123G, 123R, 123T), 제3 도전성 패턴들(125G, 125R, 125T), 제4 도전성 패턴들(127G, 127T)을 더 포함할 수 있다. 패키지 기판(104)은, 하부 보호층(117)을 향한 테이퍼드 구조를 갖는 제1 도전성 비아들(132G, 132R, 132T), 제2 도전성 비아들(134G, 134R, 134T) 및 제3 도전성 비아들(136G, 136R, 136T)을 더 포함할 수 있다.
제1 절연층(112)은 하부 보호층(117) 및 제1 도전성 패턴들(121G, 121P, 121R, 121S, 121T) 상에 배치될 수 있다. 제1 도전성 비아들(132G, 132R, 132T)은 제1 절연층(112)을 관통하여 제1 도전성 패턴들(121G, 121R, 121T)과 접할 수 있다.
제2 도전성 패턴들(123G, 123R, 123T) 및 제2 절연층(114)은 제1 절연층(112) 상에 배치될 수 있다. 제2 도전성 패턴들(123G, 123R, 123T)은 제2 절연층(114)에 의해 커버될 수 있다. 제2 도전성 비아들(134G, 134R, 134T)은 제2 절연층(114)의 적어도 일부를 관통하여 제2 도전성 패턴들(123G, 123R, 123T)과 접할 수 있다.
제3 도전성 패턴들(125G, 125R, 125T) 및 제3 절연층(116)은 제2 절연층(114) 상에 배치될 수 있다. 제3 도전성 패턴들(125G, 125R, 125T)은 제3 절연층(116)에 의해 커버될 수 있다. 제3 도전성 비아들(136G, 136T)은 제3 절연층(116)의 적어도 일부를 관통하여 제3 도전성 패턴들(125G, 125T)과 접할 수 있다.
제4 도전성 패턴들(125G, 125T) 및 상부 보호층(119)은 제3 절연층(116) 상에 배치될 수 있다. 제4 도전성 패턴들(125G, 125T)은 상부 보호층(119)에 의해 커버될 수 있다. 제4 도전성 패턴들(125G, 125T)은 제3 도전성 비아들(136G, 136T)와 접할 수 있다.
도 9는 일부 실시예들에 따른 지문 센서 패키지(70)를 설명하기 위한 단면도들이다. 보다 구체적으로 도 9는 도 2c와 대응되는 부분의 단면도이다.
도 9를 참조하면, 지문 센서 패키지(70)는 팬-아웃(Fan-out) 웨이퍼 레벨 패키지일 수 있다. 지문 센서 패키지(70)는 패키지 기판(105), 컨트롤러 IC(210), 수동 소자(220), 몰드(40) 및 센싱부 코팅층(300)을 포함할 수 있다.
예시적인 실시예들에 따르면, 패키지 기판(105)은 도 8a 및 도 8b의 패키지 기판(104)과 유사하게 베이스층을 포함하지 않을 수 있다. 패키지 기판(105)은 상기 제1 내지 제3 절연층들(112, 114, 116) 및 상기 제1 내지 제3 절연층들(112, 114, 116) 내의 배선 구조를 포함할 수 있다. 상기 배선 구조는, 제1 도전성 패턴들(121G, 121P, 121S, 121T), 제2 도전성 패턴들(123G, 123T), 제3 도전성 패턴들(125G, 125R, 125T), 제4 도전성 패턴들(127G, 127T), 제5 도전성 패턴들(128G), 제6 도전성 패턴들(129P) 및 하부 보호층(117)을 향한 테이퍼드 구조를 갖는 제1 도전성 비아들(132G, 132T), 제2 도전성 비아들(134G, 134T) 및 제3 도전성 비아들(136G, 136T)을 더 포함할 수 있다. 일부 실시예들에 따르면, 패키지 기판(105) 내의 배선 구조는 듀얼 다마신 공정에 의해 형성될 수 있다.
예시적인 실시예들에 따르면, 패키지 기판(105)은 도 8a 및 도 8b의 패키지 기판(104)과 유사하되, 하부 보호층을 포함하지 않을 수 있다. 패키지 기판(105)은 상부에 형성된 제5 도전성 패턴들(128G) 및 하부에 형성된 제6 도전성 패턴들(129P, 129S)을 포함할 수 있다. 제5 도전성 패턴들(128G)은 외부로부터 기준 전위를 공급받을 수 있다. 제6 도전성 패턴들(129P, 129S)은 외부의 전력을 공급받기 위한 전원 패턴(129P) 및 외부로 신호를 전송하기 위한 신호 패턴(129S)을 포함할 수 있다. 제6 도전성 패턴들(129P, 129S)은 외부로부터 기준 전위를 공급 받기 위한 추가적인 패턴을 포함할 수도 있다.
일부 실시예들에 따르면, 몰드(240)는 평탄한 몰드층이 일부 제거되어 형성된 단차 구조를 포함할 수 있다. 이러한 단차 구조는 기계적인 방법에 의해 형성될 수 있으나 이에 제한되지 않는다. 몰드(240)는 컨트롤러 IC(210) 및 수동 소자(220)를 보호하기 위한 제1 부분(241) 및 상기 제1 부분(245)을 둘러싸는 제2 부분을 포함할 수 있다. 일부 실시예들에 따르면, 제1 부분(241)의 두께(즉, Z 방향 길이)는 제2 부분(242)의 두께(즉, Z 방향 길이) 이상일 수 있다. 몰드의 제2 부분(245)을 통해 제6 도전성 패턴들(129P, 129S)가 노출될 수 있다.
컨트롤러 IC(210) 및 수동 소자(220)는 UBM 등의 외부 접속 단자를 통해 제1 도전성 패턴들(121G, 121P, 121S, 121T)과 연결될 수 있다.
도 10a 예시적인 실시예들에 따른 지문 센서 패키지(1030)를 포함하는 웨어러블 기기(1000)를 설명하기 위한 사시도이다.
도 10b는 도 10a의 웨어러블 기기(1000)를 설명하기 블록도이다.
도 10a 및 도 10b를 참조하면, 웨어러블 기기(1000)는 팔, 머리 등의 인체에 착용되고, 스트랩(130)에 의해 특정 구조물에 고정되는 전자 기기일 수 있다.
도 10a에서는 웨어러블 기기(1000)가 손목 시계형 웨어러블 기기인 예시를 기준으로 설명하도록 한다.
일부 실시예들에 따르면, 일 실시예에 따른 웨어러블 기기(1000)는 화면을 출력하기 위한 디스플레이 장치(1011) 및 AP(1012, Application Processor)를 포함하는 본체(1010), 스트랩(strap, 1020), 및 지문 센서 패키지(1030)를 포함할 수 있다.
도 10a에 도시된 바와 같이, 스트랩(1020)이 두 개로 이루어지는 경우 복수 개의 스트랩은 각각 본체에 연결될 수 있다. 또한, 스트랩(120)이 하나의 일체형으로 형성되는 경우 본체(110)를 감싸는 형태가 될 수 있다.
지문 센서 패키지(1030)는 도 2a 내지 도 2d 및 도 4 내지 도 8b를 참조하여 설명한 지문 센서 패키지들(10, 20, 30, 40, 50, 60) 중 어느 하나일 수 있다. 지문 센서 패키지(1030)는 웨어러블 기기(1000)의 슬립 모드의 해제, 전원의 온 오프 및 보안 기능을 제공하기 위해 사용자의 지문을 감지할 수 있다. 또한, 지문 센서 패키지(1030)는 정전용량 방식에 따라 동작할 수 있으므로 전극에서 생성되는 정전용량의 변화를 검출하기 위한 정전용량 감지 회로와, 정전용량 감지 회로의 출력 신호를 디지털 값으로 변환하는 아날로그-디지털 변환 회로, 디지털 값으로 변환된 데이터를 이용하여 터치 입력을 판단하는 연산 회로 등을 포함할 수 있다.
지문 센서 패키지(1030)는 PCB로 구현되기 때문에, 가요성이 높고, 스트랩(1020)에 장착되기 용이할 수 있다. 또한, 제작비용 대비 넓은 센싱 면적을 구현할 수 있으므로, 향상된 해상도를 통해 높은 지문 인식률이 제공될 수 있다.
또한, 상기 지문 센서 패키지(1030)는 FPCB(Flexible Printed Circuit Board)를 통해 본체(1010)가 포함하는 AP(1012)에 연결될 수 있다. 이에 따라, 상기 지문 센서 패키지(1030)는 AP(1012)로부터 전원(VDD, GND)을 제공받을 수 있고, 직렬 주변기기 인터페이스(SPI: Serial Peripheral Interface)를 통해 감지한 지문의 이미지를 전송할 수 있다. AP(1012)는 예를 들어, 마이크로 컨트롤러 등의 하드웨어와 이에 탑재되어 설정된 동작을 수행하도록 프로그래밍된 소프트웨어의 결합으로 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 지문 센서 패키지(1120)를 포함하는 모바일 단말(1100)을 설명하기 위한 평면도이다.
모바일 단말(1100)은 터치스크린 소자인 디스플레이(1110), 카메라 및 스피커, 온도 센서, 모션 센서 등을 더 포함할 수 있다.
지문 센서 패키지(1120)는 도 2a 내지 도 2d 및 도 4 내지 도 8b를 참조하여 설명한 지문 센서 패키지들(10, 20, 30a, 30b, 30c, 40, 50, 60, 70) 중 어느 하나일 수 있다. 들을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 금융 정보를 저장하는 IC(Integrated Circuit) 칩; 및
    사용자의 지문을 센싱하여 센싱 결과에 대한 신호를 상기 IC 칩에 전달하는 지문 센서 패키지를 포함하되,
    상기 지문 센서 패키지는,
    상기 지문 센서 패키지의 센싱 영역에 배치되고, 제1 방향을 따라 연장되는 복수의 제1 센싱 패턴들;
    상기 센싱 영역을 둘러싸는 가장자리 영역에 배치되고, 상기 제1 센싱 패턴들과 동일한 레벨에 있으며 기준 전위가 인가되는 제1 그라운드 패턴들;
    상기 지문 센서 패키지의 센싱 영역에 배치되고, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 복수의 제2 센싱 패턴들; 및
    상기 가장자리 영역에 배치되고, 상기 제2 센싱 패턴들과 동일한 레벨에 있으며 상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들을 포함하되,
    상기 제1 센싱 패턴들과 상기 제2 센싱 패턴들은 상기 제1 및 제2 방향들 각각에 수직한 제3 방향으로 이격되고, 상기 제1 센싱 패턴들 및 상기 제2 센싱 패턴들은 복수의 커패시터들을 구성하는 것을 특징으로 하는 스마트 카드.
  2. 제1항에 있어서,
    상기 지문 센서 패키지는,
    직사각형의 평면 형상을 갖고, 상기 제1 및 제2 센싱 패턴들 사이에 개재된 상부 절연층, 상기 제1 및 제2 센싱 패턴들, 및 상기 제1 및 제2 그라운드 패턴들을 포함하는 패키지 기판; 및
    상기 패키지 기판에 실장되고, 센싱된 지문과 등록된 지문의 일치 여부를 결정하도록 구성된 컨트롤러 IC를 포함하는 것을 특징으로 하는 스마트 카드.
  3. 제2항에 있어서,
    상기 제1 센싱 패턴들은 상기 직사각형의 제1 가장자리들과 평행한 방향으로 연장되고,
    상기 제2 센싱 패턴들은 상기 제1 가장자리들과 수직한 상기 직사각형의 제2 가장자리들과 평행한 방향으로 연장되는 것을 특징으로 하는 스마트 카드.
  4. 제2항에 있어서,
    상기 제2 센싱 패턴들은 상기 컨트롤러 IC로부터 상기 제3 방향으로 상기 제1 센싱 패턴들보다 더 멀리 이격되고, 상기 제1 센싱 패턴들은 상기 직사각형의 가장자리들에 대해 비스듬한 방향으로 연장되는 것을 특징으로 하는 스마트 카드.
  5. 제2항에 있어서,
    상기 제2 센싱 패턴들은 상기 컨트롤러 IC로부터 상기 제3 방향으로 상기 제1 센싱 패턴들보다 더 멀리 이격되고, 상기 제2 센싱 패턴들은 상기 직사각형의 가장자리들에 대해 비스듬한 방향으로 연장되는 것을 특징으로 하는 스마트 카드.
  6. 제2항에 있어서,
    상기 제1 및 제2 센싱 패턴들은 상기 직사각형의 가장자리들에 대해 비스듬한 방향으로 연장되는 것을 특징으로 하는 스마트 카드.
  7. 제2항에 있어서,
    상기 제1 센싱 패턴들의 제1 폭은 상기 제2 센싱 패턴들의 제2 폭보다 더 큰 것을 특징으로 하는 스마트 카드.
  8. 제7항에 있어서,
    상기 제1 폭은 40㎛ 내지 70㎛의 범위에 있는 것을 특징으로 하는 스마트 카드.
  9. 패키지 기판; 및
    상기 패키지 기판 상에 실장되고, 등록된 지문과 센싱된 지문의 일치 여부를 결정하는 컨트롤러 IC를 포함하되,
    상기 패키지 기판은;
    베이스층;
    상기 베이스층의 상면 상에 배치되는 상부 절연층;
    상기 베이스층의 하면 상에 배치되는 하부 절연층;
    상기 상부 절연층 상에 배치되는 상부 보호층;
    상기 하부 절연층 상에 배치되는 하부 보호층;
    상기 하부 보호층에 의해 커버되는 제1 도전성 패턴들로서, 상기 제1 도전성 패턴들은 제1 그라운드 패턴들, 전원 패턴들, 신호 패턴들, 제1 패드들 및 제2 패드들을 포함하고;
    상기 하부 절연층에 의해 커버되는 제2 도전성 패턴들로서, 상기 제2 도전성 패턴들은, 상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들, 상기 제1 패드들과 연결된 제3 패드들 및 상기 제2 패드들과 연결된 제4 패드들을 포함하고;
    상기 상부 절연층에 의해 커버되는 제3 도전성 패턴들로서, 상기 제3 도전성 패턴들은, 상기 제2 그라운드 패턴들과 연결된 제3 그라운드 패턴들, 상기 제3 패드들과 연결되고 상기 패키지 기판의 상면에 평행한 제1 방향으로 연장되는 제1 센싱 패턴들 및 상기 제4 패드들과 연결된 제5 패드들을 포함하고; 및
    상기 상부 보호층에 의해 커버되는 제4 도전성 패턴들로서, 상기 제4 도전성 패턴들은, 상기 제3 그라운드 패턴들과 연결된 제4 그라운드 패턴들 및 상기 제5 패드들과 연결되고 상기 제1 방향과 교차하고, 상기 패키지 기판의 상면에 평행한 제2 방향으로 연장되는 제2 센싱 패턴들을 포함하되,
    상기 패키지 기판에 센싱 영역 및 상기 센싱 영역을 둘러싸는 가장자리 영역이 정의되고,
    상기 제1 및 상기 제2 센싱 패턴들은 상기 센싱 영역 내에 배치되고,
    상기 상부 보호층은 상기 제4 그라운드 패턴들의 일부를 노출시키는 상부 개구들을 포함하고, 및
    상기 하부 보호층은 상기 제1 그라운드 패턴들, 상기 전원 패턴들 및 상기 신호 패턴들의 일부를 노출시키는 하부 개구들을 포함하는 것을 특징으로 하는 지문 센서 패키지.
  10. 패키지 기판; 및
    상기 패키지 기판 상에 실장되고, 등록된 지문과 센싱된 지문의 일치 여부를 결정하는 컨트롤러 IC를 포함하되,
    상기 패키지 기판은;
    기준 전위가 인가되는 제1 그라운드 패턴들, 전원 전위가 인가되는 전원 패턴들, 상기 컨트롤러 IC의 신호를 출력하는 신호 패턴들, 제1 패드들 및 제2 패드들을 포함하고, 상기 컨트롤러 IC와 연결된 제1 도전성 패턴들;
    상기 제1 그라운드 패턴들과 연결된 제2 그라운드 패턴들, 상기 제1 패드들과 연결된 제3 패드들 및 상기 제2 패드들과 연결된 제4 패드들을 포함하고, 상기 제1 도전성 패턴들 상에 배치된 제2 도전성 패턴들;
    상기 제2 그라운드 패턴들과 연결된 제3 그라운드 패턴들, 상기 제3 패드들과 연결되고 상기 패키지 기판의 상면에 평행한 제1 방향으로 연장되는 라인 형상의 제1 센싱 패턴들 및 상기 제4 패드들과 연결된 제5 패드들을 포함하고, 상기 제2 도전성 패턴들 상에 배치된 제3 도전성 패턴들; 및
    상기 제3 그라운드 패턴들과 연결된 제4 그라운드 패턴들 및 상기 제5 패드들과 연결되고 상기 패키지 기판의 상기 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 라인 형상의 제2 센싱 패턴들을 포함하고, 상기 제3 도전성 패턴들 상에 배치된 제4 도전성 패턴들;
    상기 패키지 기판에 센싱 영역 및 상기 센싱 영역을 둘러싸는 가장자리 영역이 정의되고,
    상기 제1 및 상기 제2 센싱 패턴들은 상기 센싱 영역 내에 배치되고, 상기 제3 및 제4 그라운드 패턴들은 상기 가장자리 영역에 배치되는 것을 특징으로 하는 지문 센서 패키지.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM612841U (zh) * 2021-02-19 2021-06-01 安帝司股份有限公司 指紋辨識智慧卡
TWI832480B (zh) * 2022-10-07 2024-02-11 義隆電子股份有限公司 智慧卡片

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100646906B1 (ko) 1998-09-22 2006-11-17 동경 엘렉트론 주식회사 기판처리장치 및 기판처리방법
NO315017B1 (no) 2000-06-09 2003-06-23 Idex Asa Sensorbrikke, s¶rlig for måling av strukturer i en fingeroverflate
KR100529233B1 (ko) 2003-09-06 2006-02-24 한국전자통신연구원 센서 및 그 제조 방법
KR101065077B1 (ko) 2008-11-05 2011-09-15 삼성전자주식회사 시료 검출용 기판, 이를 채용한 바이오칩, 시료 검출용 기판의 제조방법 및 바이오 물질 검출장치
JP5399730B2 (ja) 2009-02-12 2014-01-29 株式会社Ｋｅｌｋ センサ付き基板およびセンサ付き基板の製造方法
JP5257558B1 (ja) 2011-10-03 2013-08-07 日立化成株式会社 導電パターンの形成方法、導電パターン基板及びタッチパネルセンサ
TWI482263B (zh) 2013-05-20 2015-04-21 Morevalued Technology Co Let 發散式感測裝置及其製造方法
KR20170021585A (ko) 2015-08-18 2017-02-28 삼성전기주식회사 웨어러블 기기
JP2017063163A (ja) 2015-09-25 2017-03-30 京セラ株式会社 指紋センサー用配線基板
KR20170041010A (ko) 2015-10-06 2017-04-14 삼성전기주식회사 지문센서용 기판, 지문센서 및 지문센서용 기판의 제조방법
KR102195672B1 (ko) 2016-10-07 2020-12-29 하나 마이크론(주) 지문 센서 패키지 및 이를 포함하는 지문 센서 카드 및 지문 센서 모듈
US11250307B2 (en) * 2017-03-23 2022-02-15 Idex Biometrics Asa Secure, remote biometric enrollment
EP3511860A1 (en) * 2018-01-11 2019-07-17 Nxp B.V. Fingerprint sensing device with esd protection
EP3543897A1 (en) * 2018-03-19 2019-09-25 Nxp B.V. Fingerprint sensing device
US10402712B1 (en) * 2018-07-02 2019-09-03 Beautiful Card Corporation Fingerprint recognition smart card
US11113593B2 (en) * 2019-08-15 2021-09-07 Federal Card Services; LLC Contactless metal cards with fingerprint sensor and display

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