KR20220013122A - 병렬 처리 시스템에서의 메모리 액세스 제어 장치 및 메모리 액세스 제어 방법 - Google Patents

병렬 처리 시스템에서의 메모리 액세스 제어 장치 및 메모리 액세스 제어 방법 Download PDF

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Abstract

병렬 처리 시스템에서의 메모리 액세스 제어 장치 및 메모리 액세스 제어 방법이 개시된다. 일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 장치는, 광 회선 스위치(Optical Circuit Switch; OCS)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신하기 위한 광 트랜시버; 상기 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러에게 메모리 처리 명령과 메모리 주소 정보를 전송하는 메모리 액세스 관리부; 및 상기 메모리 처리 명령과 상기 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 수행하는 메모리 컨트롤러를 포함하고, 상기 메모리 액세스 관리부는, 복수의 헤더 프로세서들(header processors)을 포함하고, 상기 헤더 프로세서들 각각과 타겟 메모리 간의 연결 정보를 기초로 상기 메모리 처리 명령이 순차적으로 수행되도록 제어할 수 있다.

Description

병렬 처리 시스템에서의 메모리 액세스 제어 장치 및 메모리 액세스 제어 방법{APPARATUS AND METHOD FOR CONTROLLING MEMORY ACCESS IN PARALLEL PROCESSING SYSTEM}
아래 실시예들은 병렬 처리 시스템에서의 메모리 액세스 제어 장치 및 메모리 액세스 제어 방법에 관한 것이다.
데이터 센터의 대다수 어플리케이션들은 메모리 또는 CPU 자원을 집중 사용하는 특성을 갖는다. 이러한 자원 이용 편중 현상으로 인하여, 하나의 서버(server)에 CPU와 메모리가 고정되어 있는 기존 서버 중심의 데이터 센터 이용률은 30%~40%로 나타나고 있다. 분리된 자원(disaggregated resource) 기반의 데이터 센터는 각 자원을 하나의 풀(pool)로 구성하여 편중된 자원을 함께 공유하고, 각기 다른 수명과 사양을 가진 각 자원의 개별 업그레이드 및 교체가 가능하므로 기존 서버 보다 자원의 이용률을 높이고 유지비를 절감할 수 있어 차세대 데이터 센터 기술로 주목받고 있다.
현재 데이터 센터는 컴퓨팅 장치(CPU/GPU)와 저장 장치(storage) 분리(disaggregation)로 부분적인 자원 분리가 이루어져 있으며, 최근 컴퓨팅 장치(CPU/GPU)와 기억 장치(memory) 간 분리를 목표로 활발한 연구가 진행되고 있다. 분리된 컴퓨팅 장치가 분리된 메모리 자원을 원격으로 접속하여 사용하기 위해서는 서버 중심의 데이터센터에서 컴퓨팅 모듈이 자신의 로컬 메모리에 액세스하여 읽기/쓰기(R/W)를 수행하는 700~760ns 이내를 만족해야 한다. Optical disaggregation에서는 지연 요구 사항을 충족시키기 위하여 광 회선 스위치(Optical Circuit Switch: OCS)를 사용한다.
기존 서버 내에서는 서버의 컴퓨팅 모듈이 자신의 로컬 메모리를 사용하여 작업을 수행할 때, 특정 메모리를 동시에 액세스하지 않으므로 메모리 내에서 충돌이 발생하지 않는다. 반면, 분리된 자원 기반의 데이터 센터의 경우, 각 컴퓨팅 장치는 서로의 정보 전송 시점을 알 수 없기 때문에 메모리 액세스가 필요한 시점에 액세스를 시도하게 된다. 이때, 두 개 이상의 컴퓨팅 장치가 자신에게 할당된 원격의 메모리를 사용하고자 동시에 메모리 R/W 명령을 요청하는 경우 분리된 메모리에서 컴퓨팅 장치들 간 충돌이 발생할 수 있다. 따라서, 분리된 메모리 모듈에서 동시에 두 개 이상의 요청이 수신되는 경우 정보 및 데이터 충돌을 방지하고 데이터 손실을 막기 위한 메모리 액세스 접근 기술이 요구된다. 이와 함께, 분리된 자원 기반의 데이터 센터의 구조적 특징을 고려하여 원격 메모리 접속 시 자원의 이용률 및 효율을 최대화할 수 있는 다양한 기술이 요구된다.
일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 장치는, 광 회선 스위치(Optical Circuit Switch; OCS)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신하기 위한 광 트랜시버; 상기 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러에게 메모리 처리 명령과 메모리 주소 정보를 전송하는 메모리 액세스 관리부; 및 상기 메모리 처리 명령과 상기 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 수행하는 메모리 컨트롤러를 포함하고, 상기 메모리 액세스 관리부는, 복수의 헤더 프로세서들(header processors)을 포함하고, 상기 헤더 프로세서들 각각과 타겟 메모리 간의 연결 정보를 기초로 상기 메모리 처리 명령이 순차적으로 수행되도록 제어할 수 있다.
상기 메모리 액세스 관리부는, 상기 헤더 프로세서들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서부터 순서대로 메모리 액세스 권한을 갖도록 구성되고 상기 스케줄링 결과를 R/W 커넥터(read/write connector)와 상기 헤더 프로세서들에게 전송하는 스케줄러; 상기 스케줄러로부터 수신한 상기 스케줄링 결과를 기반으로 상기 헤더 프로세서들에게 메모리 읽기 및 쓰기 경로를 연결하는 상기 R/W 커넥터를 더 포함할 수 있다.
상기 스케줄러는, 복수의 서브 스케줄링들을 병렬적으로 수행할 수 있다.
상기 서브 스케줄링 각각은, 우선 순위 정보를 기반으로 우선 순위가 높은 메모리 액세스 요청에 대하여 먼저 스케줄링을 수행하여 우선 할당되도록 구성될 수 있다.
상기 스케줄러는, 상기 헤더 프로세서들로부터의 메모리 읽기 요청과 메모리 쓰기 요청에 대한 스케줄링들을 병렬적으로 수행할 수 있다.
상기 스케줄러는, 스케줄링의 수행 결과로서 도출된 허가 정보를 우선 순위 기반으로 읽기 FIFO(first in, first out) 큐(queue)와 쓰기 FIFO 큐로부터 읽고 순차적으로 처리할 수 있다.
상기 스케줄러는, 스케줄링 결과에 따른 경로 정보를 상기 R/W 커넥터로 전송하고, 타겟 헤더 프로세서와 메모리 컨트롤러 간의 경로 설정이 완료된 이후에 타겟 헤더 프로세서에 허가 신호를 전송할 수 있다.
상기 우선 순위 정보에 포함된 각 메모리 액세스 요청들의 우선 순위는 메모리 인텐시브 어플리케이션, CPU 인텐시브 어플리케이션, 메모리 읽기 및 메모리 쓰기 중 적어도 두 개 이상에 기초하여 정의된 것일 수 있다.
일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 방법은, 광 트랜시버를 통해, 광 회선 스위치(Optical Circuit Switch; OCS)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신하는 단계; 메모리 액세스 관리부에 의해, 상기 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러에게 메모리 처리 명령과 메모리 주소 정보를 전송하는 단계; 상기 메모리 컨트롤러에 의해, 상기 메모리 처리 명령과 상기 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 포함하는 메모리 액세스 작업을 수행하는 단계; 및 상기 광 트랜시버를 통해, 메모리 액세스 작업에 대한 결과 데이터를 상기 광 회선 스위치로 전송하는 단계를 포함하고, 상기 메모리 액세스 관리부는, 복수의 헤더 프로세서들(header processors)을 포함하고, 상기 헤더 프로세서들 각각과 타겟 메모리 간의 연결 정보를 기초로 상기 메모리 처리 명령이 순차적으로 수행되도록 제어할 수 있다.
상기 일 실시예에 따른 메모리 액세스 제어 방법은, 스케줄러에 의해, 상기 헤더 프로세서들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서부터 순서대로 메모리 액세스 권한을 갖도록 구성되고 상기 스케줄링 결과를 R/W 커넥터(read/write connector)와 상기 헤더 프로세서들에게 전송하는 단계를 더 포함할 수 있다.
상기 일 실시예에 따른 메모리 액세스 제어 방법은, 상기 R/W 커넥터에 의해, 상기 스케줄러로부터 수신한 상기 스케줄링 결과를 기반으로 상기 헤더 프로세서들에게 메모리 읽기 및 쓰기 경로를 연결하는 단계를 더 포함할 수 있다.
상기 서브 스케줄링 단계 각각은, 우선 순위 정보를 기반으로 우선 순위가 높은 메모리 액세스 요청에 대하여 먼저 스케줄링을 수행하여 우선 할당되도록 할 수 있다.
도 1은 일 실시예에 따른 병렬 처리 시스템의 구성을 도시하는 도면이다.
도 2는 일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 장치의 구성을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 방법의 동작을 설명하기 위한 흐름도이다.
도 4는 일 실시예에 따른 분리된 메모리 읽기/쓰기 액세스를 위한 헤더 프로세서의 수행 절차를 설명하기 위한 흐름도이다.
도 5는 일 실시예에 따른 분리된 메모리 읽기/쓰기 액세스를 위한 R/W 커넥터의 수행 절차를 설명하기 위한 흐름도이다.
도 6은 일 실시예에 따른 병렬 처리 스케줄러의 읽기 스케줄링 절차를 설명하기 위한 흐름도이다.
도 7은 일 실시예에 따른 병렬 처리 스케줄러의 쓰기 스케줄링 절차를 설명하기 위한 흐름도이다.
도 8은 일 실시예에 따른 스케줄러의 액세스 제어 기능 수행 절차를 설명하기 위한 흐름도이다.
도 9는 일 실시예에 따른 우선 순위를 고려한 병렬 스케줄러의 구조 및 동작을 도시하는 도면이다.
도 10은 일 실시예에 따른 우선 순위 기반 읽기 스케줄링을 설명하기 위한 흐름도이다.
도 11은 일 실시예에 따른 우선 순위 기반 쓰기 스케줄링을 설명하기 위한 흐름도이다.
도 12는 우선 순위 기반 스케줄러의 액세스 제어 기능을 설명하기 위한 흐름도이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1 또는 제2등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해서 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 실시예의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 일 실시예에 따른 병렬 처리 시스템의 구성을 도시하는 도면이다.
본 발명은 분리된(disaggregated) 메모리 접근 제어 기술에 관한 것으로, 특히 다수의 컴퓨팅 자원이 특정 분리된 메모리를 충돌없이 사용하고 자원의 이용률을 높이기 위한 메모리 접근 제어 구조 및 스케줄러에 관한 것이다. 본 발명의 목적은 거리 상 떨어져 있는 다수의 컴퓨팅 자원이 메모리 자원을 충돌 없이 접근할 수 있는 동시에 한정된 자원을 효율적으로 사용할 수 있는 장치를 제공함으로써, 데이터 센터의 자원을 효율적으로 사용하고 망 성능 및 이용률을 높이는데 있다.
분리된 메모리 접근 제어를 위한 구조 및 병렬 스케줄러 방식을 제공한다. 제안한 발명은 거리상 떨어져 있는 컴퓨팅 리소스들이 특정 메모리 풀(pool)을 충돌없이 공유할 수 있으며 한정된 자원을 효율적으로 운용함으로써 자원의 이용률을 높일 수 있다는 특징을 갖는다.
일 실시예에서, 분리된 메모리 접근 제어 기법으로서, 병렬 처리 스케줄러 기반 분리된 메모리 액세스 제어 구조 및 방법, 병렬 처리 스케줄러 구조, 병렬 처리 스케줄러 기능 및 절차로 구성된다.
도 1은 분리된 데이터 센터에서 컴퓨팅 장치(110)들과 메모리 액세스 제어 장치(130)들이 OCS로 연결된 구조를 나타낸다. 기존 서버 중심의 데이터 센터에서는 단일 보드에 컴퓨팅 자원과 메모리 자원이 로컬(local) 연결되어 있었으나, 분리된 데이터 센터 네트워크에서는 컴퓨팅 자원과 메모리 자원이 다른 보드로 구성되어 리모트(remote) 연결이 되는 구조를 갖는다.
N개의 컴퓨팅 장치(110)들은 광 스위치를 통하여 K개의 메모리 액세스 제어 장치(130)들과 연결될 수 있다. 메모리 액세스 제어 장치(130)는 메모리 풀(pool)로 메모리 읽기/쓰기 제어 장치 및 이와 연결된 다수개의 메모리들로 구성된다. 이때, 연결을 구성하는 컴퓨팅 장치(110)들과 메모리 액세스 제어 장치(130)들의 개수는 같거나 다를 수 있다. 컴퓨팅 장치(110)들과 메모리 액세스 제어 장치(130)들을 연결하는 광 스위치는 낮은 지연(latency)을 제공하기 위하여 초고속 광 회선 스위치(optical circuit switch, OCS)(120)가 사용된다. 하나의 컴퓨팅 장치(110)는 각 메모리 액세스 제어 장치(130)와 별도의 고정된 포트로 연결된다. 즉, 각 컴퓨팅 장치(110)의 포트 수는 OCS에 연결된 메모리 액세스 제어 장치(130)의 개수와 같으며, OCS(120)는 (N*K) * (N*K) 스위치가 사용되어야 한다. 이때, 하나의 컴퓨팅 장치(110)는 메모리 자원을 사용하기 위하여 하나 이상의 메모리 액세스 제어 장치(130)들에게 액세스 할 수 있다. 또한 다수 개의 컴퓨팅 장치(110)들이 각기 할당된 메모리 범위에 따라 하나의 메모리 액세스 제어 장치(130) 자원에 액세스 할 수 있다.
컴퓨팅 장치(110)들은 자신이 할당 받은 리모트 메모리를 사용하기 위하여 해당하는 포트를 통하여 읽기/쓰기 요청을 전송할 수 있다. 이 때, 쓰기의 경우, 요청 정보와 함께 데이터가 송신될 수 있다. 컴퓨팅 장치(110)로부터 요청 정보와 함께 데이터를 수신한 메모리 액세스 제어 장치(130)는 수신한 명령어를 처리하고, 읽기와 쓰기 명령을 수행할 수 있다. 메모리 R/W을 수행하기 위하여, 메모리 컨트롤러에게 명령 및 메모리 주소 정보 등이 전달될 수 있다. 읽기의 경우, 메모리에서 읽은 데이터를 컴퓨팅 장치(110)에게 전송하고, 쓰기 명령의 경우 수신한 데이터를 메모리 쓴 후, 컴퓨팅 장치(110)에게 ack 신호를 전송한다.
도 2는 일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 장치(130)의 구성을 설명하기 위한 도면이다.
도 2를 참조하면, 일 실시예에 따른 메모리 액세스 제어 장치(130)는 복수의 광 트랜시버들(210), 메모리 액세스 관리부(220) 및 메모리 컨트롤러(260)를 포함할 수 있다.
광 트랜시버들(210)은 광 회선 스위치(Optical Circuit Switch; OCS) (120)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신할 수 있다.
메모리 액세스 관리부(220)는 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행할 수 있다. 메모리 액세스 관리부(220)는 메모리 컨트롤러(260)에게 메모리 처리 명령과 메모리 주소 정보를 전송할 수 있다. 메모리 액세스 관리부(220)는 복수의 헤더 프로세서(240)들, 스케줄러(230) 및 R(read)/W(write) 커넥터(250)를 포함할 수 있다.
메모리 액세스 관리부(220)는 헤더 프로세서(240)들 각각과 타겟 메모리들(270) 간의 연결 정보를 기초로 메모리 처리 명령이 순차적으로 수행되도록 제어할 수 있다. 메모리 액세스 관리부(220)는 헤더 프로세서(240)들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서(240)부터 순서대로 메모리 액세스 권한을 갖도록 구성되고 스케줄링 결과를 R/W 커넥터(250)와 헤더 프로세서(240)들에게 전송하는 스케줄러(230)를 더 포함할 수 있다. 메모리 액세스 관리부(220)는 스케줄러(230)로부터 수신한 스케줄링 결과를 기반으로 헤더 프로세서(240)들에게 메모리 읽기 및 쓰기 경로를 연결하는 R/W 커넥터(250)를 더 포함할 수 있다.
스케줄러(230)는 스케줄링 결과에 따른 경로 정보를 R/W 커넥터(250)로 전송할 수 있다. 스케줄러(230)는 타겟 헤더 프로세서(240)와 메모리 컨트롤러(260) 간의 경로 설정이 완료된 이후에 타겟 헤더 프로세서(240)에 허가 신호를 전송할 수 있다.
메모리 컨트롤러(260)는 메모리 처리 명령과 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 수행할 수 있다.
메모리 액세스 제어 장치(130)는 크게 광신호를 송수신하기 위한 광 트랜시버들(210)과 메모리 액세스 관리부(220), 실제 메모리에 접근하여 데이터 읽기/쓰기를 수행하는 메모리 컨트롤러(260), DDR4와 같은 메모리들(270)로 구성된다. DDR4 메모리는 일 실시 예이며, 다양한 종류의 메모리가 사용될 수 있다. 메모리 액세스 관리부(220)는 각 입출력과 대응되는 N개의 헤더 프로세서(240)(Header Processor, HP)들, 스케줄러(230), R/W 커넥터(250)(read/write connector)로 구성될 수 있다.
각 헤더 프로세서(240)는 컴퓨팅 장치(110)로부터 수신한 메모리 액세스 프레임을 처리하고 스케줄러(230)에게 스케줄링을 요청한다. 스케줄러(230)는 스케줄링 기능과 액세스 제어 기능을 수행하는 두 부분으로 구성될 수 있다. 스케줄러(230)는 각 헤더 프로세서(240)로부터 수신한 요청 정보를 기반으로 스케줄링을 수행하고 스케줄링 결과를 R/W 커넥터(250)와 헤더 프로세서(240)에게 전송한다.
스케줄러(230)의 스케줄링 기능은 병렬 처리 구조로 메모리 읽기 스케줄링과 쓰기 스케줄링을 위한 두 개의 서브 스케줄링으로 구성될 수 있고, 읽기와 쓰기를 위한 요청에 따라 독립된 스케줄링을 수행할 수 있다. 스케줄러(230)의 액세스 제어 기능은 연결 정보를 R/W 커넥터(250)에게 전송하여 해당 경로를 연결한 후, 헤더 프로세서(240)에게 허가(Grant) 신호를 전송함으로써 메모리 액세스 제어 장치(130)에서 충돌없이 메모리 읽기/쓰기가 순차적으로 수행될 수 있도록 한다. 스케줄러(230)로부터 허가(Grant) 신호를 받은 헤더 프로세서(240)는 메모리 읽기/쓰기(R/W)를 위한 정보 및 데이터를 R/W 커넥터(250)에게 전송한다. 메모리 쓰기를 수행하는 경우, 헤더 프로세서(240)는 메모리에 기록할 데이터를 함께 전송한다. 쓰기 명령이 완료되면 헤더 프로세서(240)는 ack 신호를 생성하여 컴퓨팅 장치(110)에게 전송한다. 헤더 프로세서(240)는 읽기 명령이 완료되면, 응답 메시지를 생성하고 메모리들(270)로부터 읽어온 데이터와 함께 컴퓨팅 장치(110)에게 전송한다.
R/W 커넥터(250)는 스케줄러(230)로부터 수신한 정보를 기반으로 해당 헤더 프로세서(240)에게 메모리 R/W 경로를 연결할 수 있다. 헤더 프로세서(240)로부터 전송된 R/W 관련 정보 및 데이터는 메모리 컨트롤러(260)를 통해 실제 메모리 R/W이 수행된다. R/W 커넥터(250)는 스케줄러(230)에서 경로 재설정을 위한 새로운 정보가 올 때까지 연결을 그대로 유지할 수 있다. 이는 하나의 실시 예로, 경로 재설정 시점 및 경로 재설정 방법은 구현 방법에 따라 달라질 수 있다.
실시예들에 따르면, 분리된 데이터 센터 네트워크에서, 메모리 액세스 제어 구조 및 스케줄링을 통하여 특정 분리된 메모리들(270)에 다수 개의 분리된 컴퓨팅 모듈이 액세스를 하고자 할 때 발생하는 충돌 문제점을 해결할 수 있다. 또한 병렬 스케줄링을 통하여 분리된 메모리 내 메모리 R/W 속도와 컴퓨팅 장치(110)들과 분리된 메모리들(270) 간 전송 속도 차를 최소화함으로써 망 자원의 이용률을 높이고 처리율 및 지연 성능을 향상시킬 수 있다.
도 3은 일 실시예에 따른 병렬 처리 시스템에서의 메모리 액세스 제어 방법의 동작을 설명하기 위한 흐름도이다.
도 3을 참조하면, 단계(310)에서 광 트랜시버들(210)은 광 회선 스위치(Optical Circuit Switch; OCS)(120)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신 수 있다.
단계(320)에서, 메모리 액세스 관리부(220)는 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러(260)에게 메모리 처리 명령과 메모리 주소 정보를 전송할 수 있다.
일 실시예에서, 메모리 액세스 관리부(220)는 스케줄러(230)에 의해, 헤더 프로세서(240) 들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서(240)부터 순서대로 메모리 액세스 권한을 갖도록 구성될 수 있다. 메모리 액세스 관리부(220)는 스케줄링 결과를 R/W 커넥터(250)(read/write connector)와 헤더 프로세서(240)들에게 전송할 수 있다.
메모리 액세스 관리부(220)는 R/W 커넥터(250)에 의해, 스케줄러(230)로부터 수신한 스케줄링 결과를 기반으로 헤더 프로세서(240)들에게 메모리 읽기 및 쓰기 경로를 연결할 수 있다.
단계(330)에서, 메모리 컨트롤러(260)는 메모리 처리 명령과 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 포함하는 메모리 액세스 작업을 수행할 수 있다.
단계(340)에서, 메모리 액세스 제어 장치(130)는 광 트랜시버들(210)을 통해 메모리 액세스 작업에 대한 결과 데이터를 광 회선 스위치(120)로 전송할 수 있다.
도 4는 일 실시예에 따른 분리된 메모리 읽기/쓰기 액세스를 위한 헤더 프로세서(240)의 수행 절차를 설명하기 위한 흐름도이다.
단계(410)에서 헤더 프로세서(240)는 메모리 액세스 프레임을 수신한다. 단계(415)에서 헤더 프로세서(240)는 헤더 프로세싱을 수행(415)한다. 단계 420에서 헤더 프로세서는 메모리 읽기/쓰기 명령을 확인한다.
메모리 읽기 명령인 경우, 단계(425)에서 헤더 프로세서(240)는 메모리 읽기 스케줄링과 연결된 포트를 통하여 스케줄러(230)에게 스케줄링을 요청한다. 단계(430)에서 헤더 프로세서는 스케줄링이 완료된 후, 스케줄러(230)로부터 허가(Grant)를 수신(430)한다. 단계(435)에서 헤더 프로세서(240)는 메모리 읽기 명령을 수행한다. 메모리 읽기 수행이 완료되면, 단계(440)에서 헤더 프로세서(240)는 스케줄러(230)에게 완료(Complete) 신호를 전송한다.
메모리 쓰기 명령인 경우, 단계(445)에서 헤더 프로세서(240)는 메모리 쓰기 스케줄링과 연결된 포트를 통하여 스케줄러(230)에게 스케줄링을 요청한다. 단계(450)에서 헤더 프로세서는 스케줄링이 완료된 후, 스케줄러(230)로부터 허가(Grant)를 수신한다. 단계(455)에서 헤더 프로세서(240)는 메모리 쓰기 명령을 수행한다. 메모리 쓰기 수행이 완료되면, 단계(460)에서 헤더 프로세서(240)는 스케줄러(230)에게 완료(Complete) 신호를 전송한다. 이는 하나의 실시 예로, 읽기/쓰기 정보 외에 병렬 스케줄러(230)가 각 서브 스케줄링을 운용하는 방식에 따라 다양한 정보들이 서브 스케줄링을 선택하는 방법이 될 수 있으며, 병렬 스케줄러(230)와 연결되는 방식에 있어서도 분리된 포트를 사용하는 것 외에 동일한 포트를 사용하지만 요청 정보에 서브 스케줄링 선택 정보를 이용하는 것과 같은 다양한 방식이 사용될 수 있다.
도 5는 일 실시예에 따른 분리된 메모리 읽기/쓰기 액세스를 위한 R/W 커넥터(250)의 수행 절차를 설명하기 위한 흐름도이다.
단계(510)에서 R/W 커넥터(250)는 스케줄러(230)로부터 연결 정보를 수신한다. 단계(520)에서 R/W 커넥터(250)는 수신한 연결 정보를 기반으로 해당 헤더 프로세서(240)와 메모리 컨트롤러(260)를 연결한다. 단계(530)에서 R/W 커넥터(250)는 경로 연결이 완료되면 스케줄러(230)에게 경로 연결 완료 신호를 전송한다. R/W 커넥터(250)는 스케줄러(230)로부터 다시 경로 설정 요청 및 연결 정보를 수신할 때까지 현재 설정한 경로를 그대로 유지할 수 있다.
도 6 및 도 7은 일 실시예에 따른 병렬 처리 스케줄러(230)의 읽기 및 쓰기 스케줄링 절차를 설명하기 위한 흐름도이다.
스케줄러(230)는 복수의 서브 스케줄링들을 병렬적으로 수행할 수 있다. 스케줄러(230)는 헤더 프로세서(240)들로부터의 메모리 읽기 요청과 메모리 쓰기 요청에 대한 스케줄링들을 병렬적으로 수행할 수 있다.
스케줄링 기능은 읽기와 쓰기 스케줄링을 독립적으로 수행하기 위한 두 개의 서브 스케줄링으로 구성된다. 단계(600)및 단계(700)에서 먼저 스케줄러(230) 전체 초기화를 수행한다. 단계(610)에서 읽기 서브 스케줄링이 하나 이상의 헤더 프로세서(240)들로부터 스케줄링 요청 신호를 수신한다.
단계(620)에서 읽기 서브 스케줄링은 요청 정보를 프로세싱 한다. 단계(630)에서 읽기 서브 스케줄링은 이를 기반으로 헤더 프로세서(240)들 간 스케줄링을 수행하고 스케줄링을 수행하여 읽기를 요청한 헤더 프로세서(240)들 중 하나를 선택한다. 스케줄링을 요청한 헤더 프로세서(240)들은 스케줄링을 통하여 선택된 헤더 프로세서(240)부터 순서대로 메모리 읽기를 위한 접근 권한을 갖는다. 스케줄링이 완료되면, 단계(640)에서 읽기 서브 스케줄링은 FIFO 큐(first in, first out queue)인 읽기 허가_FIFO(Grant_FIFO) 큐가 비어 있는지 확인한다.
허가_FIFO 큐가 비어 있는 경우, 단계(650)에서 스케줄러(230)의 액세스 제어(Access control) 기능으로 읽기 허가_FIFO 알람 신호가 전송된다. 이는 하나의 일 실시 예로, 스케줄링 완료 후 경로 설정을 위한 스케줄링 결과는 다양한 방법을 통하여 액세스 제어 기능으로 전달될 수 있다. 또한 이러한 신호 전달 없이 액세스 제어 기능이 계속하여 읽기 허가_FIFO를 모니터링하여 스케줄링 결과가 저장되었을 때 이를 이용할 수 있다.
알람 신호가 전송된 후, 단계(660)에서 읽기 서브 스케줄링은 읽기 허가_FIFO 큐에 허가 정보를 저장할 수 있다. 단계(670)에서 읽기 서브 스케줄링은 수신한 읽기 요청이 null이 될 때까지 스케줄링을 계속 수행할 수 있다. 읽기 허가_FIFO 가 null이 아닌 경우에는, 별도의 읽기 허가_FIFO 알람 신호 전송 없이 바로 스케줄링 결과를 읽기 허가_FIFO 큐에 저장하고, 수신한 읽기 요청이 null이 될 때까지 스케줄링을 계속 수행할 수 있다.
단계(710)에서 쓰기 서브 스케줄링은 하나 이상의 헤더 프로세서(240)들로부터 스케줄링 요청 신호를 수신할 수 있다. 단계(720)에서 쓰기 서브 스케줄링은 요청 정보를 프로세싱 할 수 있다. 단계(730)에서 쓰기 서브 스케줄링은 이를 기반으로 헤더 프로세서(240)들 간 스케줄링을 수행할 수 있다. 스케줄링을 수행하여 쓰기를 요청한 헤더 프로세서(240)들 중 하나를 선택할 수 있다. 스케줄링을 요청한 헤더 프로세서(240)들은 스케줄링을 통하여 선택된 헤더 프로세서(240)부터 순서대로 메모리 읽기를 위한 접근 권한을 가질 수 있다.
스케줄링이 완료되면, 단계(740)에서 쓰기 서브 스케줄링은 FIFO 큐(first in, first out queue)인 쓰기 허가_FIFO 큐가 비어 있는지 확인한다. 허가_FIFO 큐가 비어 있는 경우, 단계(750)에서 스케줄러(230)의 액세스 제어(Access control) 기능으로 쓰기 허가_FIFO 알람 신호를 전송할 수 있다. 이는 하나의 일 실시 예로, 스케줄링 완료 후 경로 설정을 위한 스케줄링 결과는 다양한 방법을 통하여 액세스 제어 기능으로 전달될 수 있으며, 신호 전달 없이 액세스 제어 기능이 계속하여 쓰기 허가_FIFO를 모니터링할 수도 있다.
알람 신호 전송 후, 단계(760)에서 쓰기 서브 스케줄링은 쓰기 허가_FIFO 큐에 허가(grant) 정보를 저장한다. 단계(770)에서 쓰기 서브 스케줄링은 수신한 쓰기 요청이 null이 될 때까지 스케줄링을 계속 수행한다(770). 쓰기 허가_FIFO 가 null이 아닌 경우에는, 별도의 쓰기 허가_FIFO 알람 신호 전송 없이 바로 스케줄링 결과를 쓰기 허가_FIFO 큐에 저장하고, 수신한 쓰기 요청이 null이 될 때까지 스케줄링을 계속 수행한다. 이는 하나의 실시 예로, 읽기/쓰기 기반 정보 외에 우선 순위 정보를 기반으로 별도의 서브 스케줄링을 구성하여 사용할 수 있다.
도 8은 일 실시예에 따른 스케줄러(230)의 액세스 제어 기능 수행 절차를 설명하기 위한 흐름도이다.
스케줄러(230)는 스케줄링의 수행 결과로서 도출된 허가 정보를 우선 순위 기반으로 읽기 FIFO(first in, first out) 큐(queue)와 쓰기 FIFO 큐로부터 읽고 순차적으로 처리할 수 있다.
도 8을 참조하면, 단계(800)에서, 스케줄러(230)는 초기화를 수행한다. 단계(805)에서 스케줄러(230)는 읽기 또는 쓰기 허가_FIFO 알람 신호를 수신한다.
단계(810) 및 단계(840)에서 스케줄러(230)는 읽기와 쓰기 허가_FIFO 알람 신호를 모두 수신한 경우, 읽기 허가(Grant) 알람 신호를 먼저 확인할 수 있다. 이는 하나의 실시 예이며, 스케줄러(230)는 읽기와 쓰기 중 우선 순위가 높은 명령을 먼저 선택하여 처리할 수 있다. 읽기 스케줄러(230)는 허가_FIFO 알람 신호를 수신한 경우, 단계(815)에서, 읽기 허가_FIFO로부터 허가 정보를 읽어 올 수 있다. 단계(820)에서, 스케줄러(230)는 선택된 헤더 프로세서(240) 정보를 R/W 커넥터(250)(R/W Connector)에게 전송할 수 있다.
단계(825)에서 R/W 커넥터(250)가 경로 설정 완료 후 전송한 경로 설정 완료 신호를 수신하면, 단계(830)에서 스케줄러(230)는 해당 헤더 프로세서(240)에게 허가 신호를 전송한다. 단계(835)에서 헤더 프로세서(240)로부터 메모리 읽기 수행 완료 신호를 수신하면, 단계(865)에서 스케줄러(230)는 다음 경로 설정을 위하여 우선 순위가 높은 읽기 허가_FIFO가 null 인지 확인할 수 있다. 읽기 허가_FIFO가 null 이 아니면, 스케줄러(230)는 읽기 허가_FIFO로부터 다음 경로 설정을 위한 허가 정보를 읽어와 경로 설정 및 허가 신호 전송을 반복할 수 있다.
단계(870)에서 읽기 허가_FIFO가 null이면, 스케줄러(230)는 쓰기 허가_FIFO가 null인지 확인할 수 있다. 쓰기 허가_FIFO가 null이 아니면, 단계(840)에서 스케줄러(230)는 쓰기 허가_FIFO로부터 허가 정보를 읽어와 단계(845)에서 해당 헤더 프로세서(240) 정보를 R/W 커넥터(250)에 전달하여 경로를 설정할 수 있다. 단계(850)에서 경로 설정이 완료되었다는 신호를 수신하면, 단계(855)에서 스케줄러(230)는 해당 헤더 프로세서(240)에게 허가 신호를 전송할 수 있다.
단계(860)에서 해당 헤더 프로세서(240)로부터 메모리 쓰기 수행 완료 신호를 수신하면 단계(865)에서 스케줄러(230)는 다음 경로 설정을 위하여 읽기 허가_FIFO가 null 인지 우선 확인할 수 있다. 읽기 및 쓰기 허가_FIFO가 모두 null이면 스케줄러(230)는 허가_FIFO 알람 신호를 수신할 때까지 기다린다. 단계(805)에서 쓰기 허가_FIFO 알람 신호를 수신한 경우, 단계(840)에서 스케줄러(230)는 쓰기 허가_FIFO로부터 허가 정보를 읽어와 단계(845)에서 해당 헤더 프로세서(240) 정보를 R/W 커넥터(250)에 전달하여 경로를 설정할 수 있다. 단계(850)에서 경로 설정이 완료되었다는 신호를 수신하면, 단계(855)에서 스케줄러(230)는 해당 헤더 프로세서(240)에게 허가를 전송할 수 있다.
단계(860)에서 해당 헤더 프로세서(240)로부터 메모리 쓰기 수행 완료 신호를 수신하면, 단계(865)에서 스케줄러(230)는 다음 경로 설정을 위하여 우선 읽기 허가_FIFO가 null 인지 확인할 수 있다. 단계(870)에서 스케줄러(230)는 읽기 허가_FIFO가 null이면 쓰기 허가_FIFO가 null인지 확인한다. 쓰기 허가_FIFO가 null이 아니면, 단계(840)에서 스케줄러(230)는 다음 경로 설정을 위하여 쓰기 허가_FIFO로부터 허가 정보를 읽어와 단계(845)에서 R/W 커넥터(250)에 전달하여 단계(850)에서 경로를 설정한 후, 단계(855)에서 해당 헤더 프로세서(240)에게 허가 신호를 전달한다. 단계(860)에서 해당 헤더 프로세서(240)로부터 쓰기 완료 신호를 받으면 스케줄러(230)는 다음 경로 설정을 위하여 위에 기술한 내용을 반복한다.
도 9는 일 실시예에 따른 우선 순위를 고려한 병렬 스케줄러(900)의 구조 및 동작을 도시하는 도면이다.
복수의 서브 스케줄링들(910)은 메모리 액세스 요청들에 대한 우선 순위 정보에 기초하여 스케줄링 처리를 수행할 수 있다. 스케줄러(900)는 크게 별도의 읽기와 쓰기 스케줄링을 위한 두 개의 서브 스케줄링들(910)을 갖는 스케줄링 기능과 액세스 제어 기능(920)으로 구성된다. 이는 하나의 실시 예로, 구현 방법에 따라 하나의 기능으로 구성될 수 있다. 우선 순위는 다양한 방법으로 정의될 수 있으며, 각 서브 스케줄링은 K개의 우선 순위(priority)가 고려되는 경우 K와 같거나 구현 방법에 따라 K보다 작은 수의 아비터(arbiter)를 갖는다.
도 9는 두 개의 우선 순위를 갖는 읽기/쓰기 기반 병렬 스케줄러(900)의 일 실시예를 도시한다. 메모리 읽기 또는 쓰기 액세스를 원하는 헤더 프로세서(HP1 내지 HP4)로부터 요청 정보를 수신한 각 서브 스케줄링은 동일한 우선 순위를 갖는 요청 별로 스케줄링을 수행하며, 우선 순위가 높은 요청에 대하여 먼저 스케줄링을 수행하여 우선 할당하도록 한다. 우선 순위가 높은 P0(priority 0)의 스케줄링을 먼저 수행하고 모든 P0에 대한 스케줄링이 완료되면, 우선 순위가 낮은 P1(priority 1)의 스케줄링을 수행한다. 동일한 우선 순위에 대해서는 라운드-로빈 방식을 이용하여 스케줄링을 수행한다. 이는 하나의 실시 예이며, 구현 방법에 따라 다양한 스케줄링 기법이 사용될 수 있다.
각 서브 스케줄링에서 스케줄링을 수행한 허가 정보는 각 우선 순위 기반의 읽기 허가_FIFO 큐와 쓰기 허가_FIFO 큐에 순차적으로 저장되며 각 서브 스케줄링에 요청된 모든 헤더 프로세서(HP1 내지 HP4)에 대한 스케줄링이 완료될 때까지 반복된다.
허가 정보에는 선택된 헤더 프로세서 정보와 해당 우선 순위 정보가 포함될 수 있다. 일 실시예로 도 9에서는 읽기-P0, 쓰기-P0, 읽기-P1, 쓰기-P1 순서로 높은 우선 순위를 갖는다. 스케줄러(900)의 액세스 제어 기능(920)은 결정된 우선 순위에 따라 순차적으로 해당 허가_FIFO 큐에 저장된 스케줄링 정보를 읽어온 후, 해당 헤더 프로세서와 메모리 컨트롤러(260) 사이에 경로 설정을 위하여 R/W 커넥터(250)에게 전송하는 기능을 포함한다.
스케줄러(900)는 R/W 커넥터(250)로부터 경로 설정 완료 메시지를 받으면 해당 헤더 프로세서에게 허가 신호를 전송하고, 해당 헤더 프로세서로부터 읽기/쓰기 완료 신호를 수신하면 새로운 경로 설정을 위하여 다음 허가_FIFO 큐로부터 정보를 읽어온다. 스케줄러(900)의 액세스 제어 기능(920)은 모든 큐가 Null 상태가 될 때까지, 순차적으로 다음 메모리 액세스 경로 설정 동작을 반복한다.
우선 순위 설명
A1 A0
0 0 메모리 인텐시브(Memory intensive) 읽기
1 쓰기
1 0 CPU 인텐시브(CPU intensive) 읽기
1 쓰기
위 표 1은 메모리 인텐시브 (Memory intensive) 어플리케이션과 CPU 인텐시브(CPU intensive) 어플리케이션, 메모리 읽기와 쓰기를 기반으로 우선 순위를 정의한 일 실시 예를 나타낸다. 메모리 인텐시브 어플리케이션은 지연에 민감하다는 특징이 있으며, CPU 인텐시브 어플리케이션은 지연에 덜 민감한 특징을 갖는다. 이는 하나의 일 실시예로, 지연 또는 서비스 등급 등과 같은 다양한 정보를 기반으로 메모리 읽기 쓰기를 위한 다수 개의 우선 순위를 정의할 수 있다.
우선 순위 정보에 포함된 각 메모리 액세스 요청들의 우선 순위는, 메모리 인텐시브 어플리케이션, CPU 인텐시브 어플리케이션, 메모리 읽기 및 메모리 쓰기 중 적어도 두 개 이상에 기초하여 정의된 것일 수 있다.
하나의 스케줄러(230)에서 읽기 및 쓰기 스케줄링을 동시에 수행하는 경우, 4개의 priority를 생성할 수 있으며 우선 순위는, P0(메모리 인텐시브-읽기), P1(메모리 인텐시브-쓰기), P2(CPU 인텐시브-읽기), P3(CPU 인텐시브 쓰기) 순으로 결정될 수 있다. 읽기와 쓰기 스케줄링을 독립적으로 수행하기 위하여 두 개의 서브 스케줄링을 사용하는 경우, 읽기와 쓰기에 대하여 각각 2개의 priority를 생성할 수 있으며 우선 순위는 P0(메모리 인텐시브), P1(CPU 인텐시브) 순으로 결정될 수 있다. 이 경우, 스케줄러(230)의 액세스 제어 기능은 읽기-P0, 쓰기-P0, 읽기-P1, 쓰기-P1 순으로 우선순위를 두어 우선 순위가 높은 헤더 프로세서(240)에게 메모리 액세스 권한이 부여될 수 있다.
도 10 및 도 11은 일 실시예에 따른 우선 순위 기반 읽기/쓰기 스케줄링을 설명하기 위한 흐름도이다.
읽기 또는 쓰기 요청을 수신한 두 개의 서브 스케줄링들은 요청 정보를 기반으로 각각 독립적인 스케줄링을 수행할 수 있다. 이때, 두 서브 스케줄링의 스케줄링 결과 정보는 각각 정해진 허가_FIFO 큐에 저장되나 각 서브 스케줄링의 동작 방식은 동일할 수 있다. 스케줄링 결과를 저장하는 허가_FIFO는 각 읽기와 쓰기에 대하여 각 P0, P1에 따라 4개로 구성될 수 있다.
단계(1000)에서 초기화가 수행된 후 단계(1005)에서 읽기 요청이 수신된다. 단계(1010)에서 P0에 대한 요청이 있으면, 단계(1015)에서 P0에 대한 스케줄링이 수행될 수 있다. 단계(1020)에서 스케줄링이 완료되는 읽기-P0_허가_FIFO 큐(읽기-P0_허가_FIFO)가 null인지 확인하여, null인 경우 단계(1025)에서 스케줄러(230)의 액세스 제어 기능으로 읽기-P0_허가_FIFO 알람 신호가 전송되고 단계(1030)에서 스케줄링 결과가 읽기-P0_허가_FIFO 큐에 저장될 수 있다.
읽기-P0_허가_FIFO가 null이 아닌 경우, 알림 신호 전송 없이 스케줄링 결과rk 읽기-P0_허가_FIFO 큐에 저장될 수 있다. 정보 저장이 완료되면 단계(1035)에서 읽기 P0요청이 남아 있는지 확인되고, 모든 읽기 P0 요청에 대한 스케줄링이 완료될 때까지 반복될 수 있다. 읽기 P0 요청이 null 상태이면, 단계(1060)에서 읽기 P1 요청이 있는지 확인되고, P1 요청이 있는 경우 단계(1040)에서 읽기 P1 요청에 대한 스케줄링이 수행될 수 있다.
읽기 P1에 대한 스케줄링이 완료되면, 단계(1045)에서 읽기-P1_허가_FIFO(읽기-P1_허가_FIFO) 큐가 null 상태인지가 확인되어 만약 읽기-P1_허가_FIFO 큐가 null 상태이면 단계(1050)에서 읽기-P1_허가_FIFO 알람 신호가 전송된 후 단계(1055)에서 스케줄링 결과가 읽기-P1_허가_FIFO 큐에 저장될 수 있다.
읽기-P1_허가_FIFO 큐가 null 상태가 아니면 알람 신호 전송 없이 바로 스케줄링 결과가 읽기-P1_허가_FIFO 큐에 저장될 수 있다. 저장이 완료되면 단계(1035)에서 읽기 P0 요청 여부가 확인되여, 읽기 P0 요청에 대한 스케줄링을 우선 수행하도록 제어될 수 있다. 읽기 P0요청이 null 인 경우, 단계(1060)에서 읽기 P1요청에 대한 스케줄링이 수행될 수 있다.
쓰기 또는 쓰기 요청을 수신한 두 개의 서브 스케줄링들은 요청 정보를 기반으로 각각 독립적인 스케줄링을 수행할 수 있다. 이 때, 두 서브 스케줄링의 스케줄링 결과 정보는 각각 정해진 허가_FIFO 큐에 저장되나 각 서브 스케줄링의 동작 방식은 동일할 수 있다.
스케줄링 결과를 저장하는 허가_FIFO는 각 쓰기와 쓰기에 대하여 각 P0, P1에 따라 4개로 구성될 수 있다. 쓰기 서브 스케줄링에서 헤더 프로세서들로부터 요청 정보를 수신하면, P0 요청이 있는지 확인된다. 단계(1100)에서 초기화를 수행한 후 단계(1105)에서 쓰기 요청이 수신될 수 있다. 단계(1110)에서 P0에 대한 요청이 있으면, 단계(1115)에서 P0에 대한 스케줄링이 수행될 수 있다.
단계(1120)에서 스케줄링이 완료되는 쓰기-P0_허가_FIFO 큐(쓰기-P0_허가_FIFO)가 null인지가 확인되어, 쓰기-P0_허가_FIFO가 null인 경우 단계(1125)에서 쓰기-P0_허가_FIFO 알람 신호가 전송되고 단계(1130)에서 스케줄링 결과가 쓰기-P0_허가_FIFO 큐에 저장될 수 있다. 쓰기-P0_허가_FIFO가 null이 아닌 경우, 알림 신호의 전송 없이 스케줄링 결과가 쓰기-P0_허가_FIFO 큐에 저장될 수 있다. 정보 저장이 완료되면 단계(1135)에서 쓰기 P0요청이 남아 있는지 여부가 확인되고, 모든 쓰기 P0 요청에 대한 스케줄링이 완료될 때까지 반복될 수 있다.
쓰기 P0 요청이 null 상태이면, 단계(1160)에서 쓰기 P1 요청이 있는지 여부가 확인되고, P1 요청이 있는 경우 단계(1140)에서 쓰기 P1 요청에 대한 스케줄링이 수행될 수 있다. 쓰기 P1에 대한 스케줄링이 완료되면, 단계(1145)에서 쓰기-P1_허가_FIFO(쓰기-P1_허가_FIFO) 큐가 null 상태인지 여부가 확인되고, 쓰기-P0_허가_FIFO 큐가 null 상태이면 단계(1150)에서 쓰기-P1_허가_FIFO 알람 신호가 전송된 후 단계(1155)에서 스케줄링 결과가 쓰기-P1_허가_FIFO 큐에 저장될 수 있다. 쓰기-P0_허가_FIFO 큐가 null 상태가 아니면 알람 신호 전송 없이 스케줄링 결과가 바로 쓰기-P1_허가_FIFO 큐에 저장될 수 있다. 저장이 완료되면 단계(1135)에서 쓰기 P0 요청 여부가 확인되어, 쓰기 P0 요청에 대한 스케줄링이 우선 수행되도록 제어될 수 있다. 쓰기 P0 요청이 null 인 경우, 단계(1160)에서 쓰기 P1 요청에 대한 스케줄링이 수행될 수 있다.
도 12는 읽기/쓰기 기반 병렬 처리 스케줄러(230)에서 우선 순위 기반 스케줄러(230)의 액세스 제어 기능을 설명하기 위한 흐름도이다.
도 12를 참조하면, 단계(1200)에서 초기화가 수행된 후, 단계(1205)에서 스케줄러(230)의 액세스 제어 기능이 허가_FIFO 알람 신호를 수신하면 단계(1210), 단계(1215), 및 단계(1220)에서 알람을 확인하여 우선 순위에 따라 읽기-P0, 쓰기-P0, 읽기-P1, 쓰기-P1 순으로 처리될 수 있다.
단계(1210)에서 읽기-P0_허가_FIFO 알람이 1이면 단계(1225)에서 읽기-P0_허가_FIFO 큐로부터 스케줄링 결과인 허가 정보를 읽어와 단계(1265)에서 R/W 커넥터(250)에게 경로 설정 정보가 전송될 수 있다. 단계(1270)에서 R/W 커넥터(250)로부터 경로 설정 완료 신호가 수신되면 단계(1275)에서 해당 헤더 프로세서(240)에게 허가 신호가 전송될 수 있다.
단계(1280)에서 해당 헤더 프로세서(240)로부터 메모리 R/W 수행 완료 신호가 수신되면, 단계(1245), 단계(1250), 단계(1255), 및 단계(1260)에서 다음 메모리 액세스를 위하여 읽기-P0_허가_FIFO, 쓰기-P0_허가_FIFO, 읽기-P1_G_FIFO, 쓰기-P1_허가_FIFO 큐 순으로 null 여부를 확인하고, null 이 아닌 경우, 단계(1225), 단계(1230), 단계(1235), 및 단계(1240)에서 해당 큐에서 정보를 읽어와 경로 설정 정보 및 허가 신호 전송 절차를 수행할 수 있다. 스케줄러(230)는 모든 허가_FIFO 큐가 null인 경우 허가_FIFO 알람 신호가 수신되는 것을 기다릴 수 있다.
위 설명된 실시예들을 통해 설명된, 분리된 메모리 액세스 제어 구조 및 기능은 원격으로 분리되어 있는 다수 개의 컴퓨팅 장치(110)들이 하나의 특정 메모리 액세스 제어 장치(130)에서 메모리 읽기/쓰기 하기 위하여 동시 접근할 때 발생할 수 있는 충돌을 회피하고 자원을 효율적으로 사용할 수 있는 방법을 제공할 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광 기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (17)

  1. 병렬 처리 시스템에서의 메모리 액세스 제어 장치에 있어서,
    광 회선 스위치(Optical Circuit Switch; OCS)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신하기 위한 광 트랜시버;
    상기 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러에게 메모리 처리 명령과 메모리 주소 정보를 전송하는 메모리 액세스 관리부; 및
    상기 메모리 처리 명령과 상기 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 수행하는 메모리 컨트롤러를 포함하고,
    상기 메모리 액세스 관리부는,
    복수의 헤더 프로세서들(header processors)을 포함하고, 상기 헤더 프로세서들 각각과 타겟 메모리 간의 연결 정보를 기초로 상기 메모리 처리 명령이 순차적으로 수행되도록 제어하는,
    메모리 액세스 제어 장치.
  2. 제1항에 있어서,
    상기 메모리 액세스 관리부는,
    상기 헤더 프로세서들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서부터 순서대로 메모리 액세스 권한을 갖도록 구성되고 상기 스케줄링 결과를 R/W 커넥터(read/write connector)와 상기 헤더 프로세서들에게 전송하는 스케줄러; 및
    상기 스케줄러로부터 수신한 상기 스케줄링 결과를 기반으로 상기 헤더 프로세서들에게 메모리 읽기 및 쓰기 경로를 연결하는 상기 R/W 커넥터
    를 더 포함하는,
    메모리 액세스 제어 장치.
  3. 제2항에 있어서,
    상기 스케줄러는,
    복수의 서브 스케줄링들을 병렬적으로 수행하는,
    메모리 액세스 제어 장치.
  4. 제3항에 있어서,
    상기 서브 스케줄링들 각각은,
    메모리 액세스 요청들에 대한 우선 순위 정보에 기초하여 스케줄링 처리를 수행하는,
    메모리 액세스 제어 장치.
  5. 제3항에 있어서,
    상기 스케줄러는,
    상기 헤더 프로세서들로부터의 메모리 읽기 요청과 메모리 쓰기 요청에 대한 스케줄링들을 병렬적으로 수행하는,
    메모리 액세스 제어 장치.
  6. 제3항에 있어서,
    상기 스케줄러는,
    스케줄링의 수행 결과로서 도출된 허가 정보를 읽기 FIFO(first in, first out) 큐(queue)와 쓰기 FIFO 큐에 저장하고, 우선 순위 기반으로 상기 읽기 FIFO(first in, first out) 큐(queue)와 쓰기 FIFO 큐로부터 상기 허가 정보를 순차적으로 읽고 처리하는,
    메모리 액세스 제어 장치.
  7. 제2항에 있어서,
    상기 스케줄러는,
    스케줄링 결과에 따른 경로 정보를 상기 R/W 커넥터로 전송하고,
    타겟 헤더 프로세서와 메모리 컨트롤러 간의 경로 설정이 완료된 이후에 타겟 헤더 프로세서에 허가 신호를 전송하는,
    메모리 액세스 제어 장치.
  8. 제4항에 있어서,
    상기 우선 순위 정보에 포함된 각 메모리 액세스 요청들의 우선 순위는,
    메모리 인텐시브 어플리케이션, CPU 인텐시브 어플리케이션, 메모리 읽기 및 메모리 쓰기 중 적어도 두 개 이상에 기초하여 정의된 것인,
    메모리 액세스 제어 장치.
  9. 병렬 처리 시스템에서의 메모리 액세스 제어 방법에 있어서,
    광 트랜시버를 통해, 광 회선 스위치(Optical Circuit Switch; OCS)로부터 메모리 액세스 프레임을 포함하는 광 신호를 수신하는 단계;
    메모리 액세스 관리부에 의해, 상기 메모리 액세스 프레임에 기초하여 스케줄링 작업과 메모리 액세스 제어 작업을 수행하고, 메모리 컨트롤러에게 메모리 처리 명령과 메모리 주소 정보를 전송하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 메모리 처리 명령과 상기 메모리 주소 정보에 기초하여, 메모리의 데이터 읽기 및 메모리에 데이터 쓰기 중 적어도 하나를 포함하는 메모리 액세스 작업을 수행하는 단계; 및
    상기 광 트랜시버를 통해, 메모리 액세스 작업에 대한 결과 데이터를 상기 광 회선 스위치로 전송하는 단계를 포함하고,
    상기 메모리 액세스 관리부는,
    복수의 헤더 프로세서들(header processors)을 포함하고, 상기 헤더 프로세서들 각각과 타겟 메모리 간의 연결 정보를 기초로 상기 메모리 처리 명령이 순차적으로 수행되도록 제어하는,
    메모리 액세스 제어 방법.
  10. 제9항에 있어서,
    스케줄러에 의해, 상기 헤더 프로세서들로부터 수신한 메모리 액세스 요청 정보를 기반으로 스케줄링을 수행하여 스케줄링 결과를 기초로 선택된 헤더 프로세서부터 순서대로 메모리 액세스 권한을 갖도록 구성되고 상기 스케줄링 결과를 R/W 커넥터(read/write connector)와 상기 헤더 프로세서들에게 전송하는 단계
    를 더 포함하는,
    메모리 액세스 제어 방법.
  11. 제10항에 있어서,
    상기 R/W 커넥터에 의해, 상기 스케줄러로부터 수신한 상기 스케줄링 결과를 기반으로 상기 헤더 프로세서들에게 메모리 읽기 및 쓰기 경로를 연결하는 단계
    를 더 포함하는,
    메모리 액세스 제어 방법.
  12. 제10항에 있어서,
    상기 스케줄러는,
    둘 이상의 서브 스케줄링 단계를 병렬적으로 수행하도록 구성된,
    메모리 액세스 제어 방법.
  13. 제12항에 있어서,
    상기 서브 스케줄링 단계 각각은,
    우선 순위 정보를 기반으로 우선 순위가 높은 메모리 액세스 요청에 대하여 먼저 스케줄링을 수행하여 우선 할당되도록 하는,
    메모리 액세스 제어 방법.
  14. 제12항에 있어서,
    상기 스케줄러는
    상기 헤더 프로세서들로부터의 메모리 읽기 요청과 메모리 쓰기 요청에 대한 스케줄링을 병렬적으로 수행하는,
    메모리 액세스 제어 방법.
  15. 제12항에 있어서,
    상기 스케줄러는,
    병렬적으로 수행한 상기 스케줄링의 결과들 중 우선순위가 높은 명령을 선택하여 먼저 처리하도록 구성된,
    메모리 액세스 제어 방법.
  16. 제10항에 있어서,
    상기 스케줄러는,
    스케줄링 결과에 따른 경로 정보를 상기 R/W 커넥터로 전송하고, 경로 설정이 완료된 후 타겟 헤더 프로세서에 허가 신호를 전송하도록 구성된,
    메모리 액세스 제어 방법.
  17. 제13항에 있어서,
    상기 우선 순위 정보는,
    메모리 인텐시브 어플리케이션, CPU 인텐시브 어플리케이션, 메모리 읽기 및 메모리 쓰기 중 적어도 두 개 이상을 기반으로 정의되는,
    메모리 액세스 제어 방법.
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