KR20220009642A

KR20220009642A - Semiconductor device

Info

Publication number: KR20220009642A
Application number: KR1020200088102A
Authority: KR
Inventors: 김재환; 김진성; 노도훈; 도은혜; 박낙규; 이승진; 이한규
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-07-16
Filing date: 2020-07-16
Publication date: 2022-01-25

Abstract

The present invention relates to a semiconductor device having a semiconductor structure, capable of detecting whether a crack occurs. The semiconductor device of the present invention comprises: a substrate including a central region and a peripheral region surrounding the central region; a semiconductor integrated circuit formed in the central region, and including a crack detection circuit; and a crack detection structure formed in the crack detection region to surround the central region, and including a chain type pattern having a three-dimensional structure and a ring type pattern formed on an upper portion of the chain type pattern. The chain type pattern includes: a plurality of lower and upper horizontal patterns discontinuously arranged to surround the central region; and a plurality of vertical patterns for connecting each of the lower and upper horizontal patterns.

Description

semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 크랙 검출 구조물(crack detection structure)을 포함하는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a crack detection structure.

일반적으로 반도체 집적 회로는 반도체 물질의 웨이퍼에 반복적인 패턴으로 형성된다. 웨이퍼는 많은 수의 개별적인 반도체 장치로 절단되고, 절단된 반도체 장치들은 각각 반도체 칩으로 패키징(packaging)된다. 이러한 절단 및 패키징 공정을 수행하는 동안 반도체 장치에 크랙이 발생될 수 있다. 이러한 크랙을 정밀하게 검출하여, 불량 제품의 출하를 방지할 수 있는 수단이 필요하다.In general, semiconductor integrated circuits are formed in a repeating pattern on a wafer of semiconductor material. A wafer is cut into a large number of individual semiconductor devices, and each of the cut semiconductor devices is packaged into a semiconductor chip. During the cutting and packaging process, cracks may occur in the semiconductor device. There is a need for a means for precisely detecting such cracks and preventing shipment of defective products.

본 발명이 해결하고자 하는 기술적 과제는 크랙 발생 여부를 검출할 수 있는 반도체 구조물을 포함하는 반도체 장치를 제공하는 것이다. SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor device including a semiconductor structure capable of detecting whether a crack has occurred.

또한, 본 발명이 해결하고자 하는 기술적 과제는 크랙 발생 여부를 검출하되, 크랙 검출 능력이 향상된 반도체 구조물을 포함하는 반도체 장치를 제공하는 것이다.In addition, the technical problem to be solved by the present invention is to provide a semiconductor device including a semiconductor structure that detects whether a crack has occurred and has an improved crack detection capability.

본 발명의 실시예에 따른 반도체 장치는 중앙 영역 및 상기 중앙 영역을 둘러싸는 주변 영역을 포함하는 기판; 상기 중앙 영역에 형성되고, 크랙 검출 회로를 포함하는 반도체 집적 회로; 상기 중앙 영역을 둘러싸도록 상기 크랙 검출 영역에 형성되고, 3차원 구조를 갖는 체인타입 패턴 및 상기 체인타입 패턴 상부에 형성된 링타입 패턴을 포함하는 크랙 검출 구조물을 포함할 수 있다. 여기서, 상기 체인타입 패턴은, 상기 중앙 영역을 둘러싸도록 불연속적으로 배치된 복수의 하부수평패턴과 복수의 상부수평패턴; 및 상기 복수의 하부수평패턴 각각과 상기 복수의 상부수평패턴 각각을 연결하는 복수의 수직패턴을 포함할 수 있다.A semiconductor device according to an embodiment of the present invention includes: a substrate including a central region and a peripheral region surrounding the central region; a semiconductor integrated circuit formed in the central region and including a crack detection circuit; and a crack detection structure formed in the crack detection area to surround the central area, the crack detection structure including a chain-type pattern having a three-dimensional structure and a ring-type pattern formed on the chain-type pattern. Here, the chain-type pattern may include a plurality of lower horizontal patterns and a plurality of upper horizontal patterns discontinuously arranged to surround the central region; and a plurality of vertical patterns connecting each of the plurality of lower horizontal patterns and each of the plurality of upper horizontal patterns.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 반도체 집적 회로가 형성되는 중앙 영역을 둘러싸도록 주변 영역에 크랙 검출 구조물을 구비함으로써, 크랙 발생 여부를 정밀하게 검출할 수 있는 효과가 있다. The present technology based on the means for solving the above-described problems has an effect of precisely detecting whether or not cracks have occurred by providing a crack detection structure in a peripheral region to surround a central region in which a semiconductor integrated circuit is formed.

또한, 크랙 검출 구조물은 3차원 공간에 형성된 체인타입 패턴 및 링타입 패턴을 포함함으로써, 크랙 검출 능력을 향상시킬 수 있는 효과가 있다. In addition, since the crack detection structure includes a chain-type pattern and a ring-type pattern formed in a three-dimensional space, there is an effect of improving crack detection capability.

또한, 크랙 검출 구조물의 코너가 된 형상을 갖고, 크랙 검출 구조물의 코너영역에는 복수의 하부수평패턴 중 어느 하나의 하부수평패턴과 링타입 패턴만 배치되기 때문에 반도체 장치의 코너에서 발생하는 크랙을 보다 효과적으로 검출할 수 있는 효과가 있다. In addition, since it has a corner shape of the crack detection structure, and only one lower horizontal pattern and a ring-type pattern among a plurality of lower horizontal patterns are disposed in the corner region of the crack detection structure, cracks occurring at the corner of the semiconductor device are reduced. It has an effective detection effect.

또한, 크랙 검출 구조물에서 체인타입 패턴은 링타입 패턴보다 층간박리에 대한 저항력이 낮은 물질로 구성됨으로써, 층간박리에 기인한 크랙을 보다 효과적으로 검출할 수 있는 효과가 있다. In addition, since the chain-type pattern in the crack detection structure is made of a material having a lower resistance to delamination than the ring-type pattern, there is an effect of more effectively detecting cracks due to delamination.

또한, 상술한 효과들을 통해 불량 제춤의 출하 확률을 현저히 감소시킬 수 있는 효과가 있다. In addition, there is an effect that can significantly reduce the shipment probability of defective products through the above-described effects.

도 1은 본 발명의 실시예에 따른 반도체 장치를 간략히 도시한 사시도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 도 1에 도시된 I-I'절취선을 따라 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 가드링 구조물을 도시한 사시도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치에서 크랙 검출 구조물을 도시한 사시도이다.
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 장치에서 크랙 검출 구조물의 일부를 도시한 사시도이다. 1 is a perspective view schematically illustrating a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention taken along line I-I' shown in FIG. 1 .
3 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.
4 is a perspective view illustrating a guard ring structure in a semiconductor device according to an embodiment of the present invention.
5 is a perspective view illustrating a crack detection structure in a semiconductor device according to an embodiment of the present invention.
6 and 7 are perspective views illustrating a part of a crack detection structure in a semiconductor device according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Sizes and relative sizes of layers and regions in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout.

후술하는 본 발명의 실시예는 크랙 발생 여부를 검출함과 동시에 크랙 검출 능력이 향상된 반도체 구조물을 포함하는 반도체 장치를 제공하기 위한 것이다. 여기서, 반도체 구조물은 크랙 검출 구조물(crack detection structure)을 포함할 수 있다. 그리고, 향상된 크랙 검출 능력은 절단 및 패키징 공정을 수행하는 동안 발생된 크랙과 더불어서 층간박리(Delamination)에 기인한 크랙도 사전에 검출할 수 있는 것을 의미한다.An embodiment of the present invention, which will be described later, is to provide a semiconductor device including a semiconductor structure having improved crack detection capability while simultaneously detecting whether cracks have occurred. Here, the semiconductor structure may include a crack detection structure. In addition, the improved crack detection capability means that cracks caused by delamination can be detected in advance as well as cracks generated during cutting and packaging processes.

한편, 이하의 설명에서 제1방향(D1)은 X축 방향일 수 있고, 제2방향(D2)은 Y축 방향일 수 있으며, 제3방향(D3)은 Z축 방향일 수 있다.Meanwhile, in the following description, the first direction D1 may be the X-axis direction, the second direction D2 may be the Y-axis direction, and the third direction D3 may be the Z-axis direction.

도 1은 본 발명의 실시예에 따른 반도체 장치를 간략히 도시한 사시도이다. 그리고, 도 2는 본 발명의 실시예에 따른 반도체 장치를 도 1에 도시된 I-I'절취선을 따라 도시한 단면도이다. 1 is a perspective view schematically illustrating a semiconductor device according to an embodiment of the present invention. And, FIG. 2 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention taken along line I-I' shown in FIG. 1 .

도 1 및 도 2에 도시된 바와 같이, 실시예에 따른 반도체 장치(100)는 중앙 영역(110) 및 중앙 영역(110)을 둘러싸는 주변 영역(120)을 포함할 수 있다. 1 and 2 , the semiconductor device 100 according to the embodiment may include a central region 110 and a peripheral region 120 surrounding the central region 110 .

중앙 영역(110)에는 반도체 집적 회로(IC)가 형성될 수 있다. 반도체 집적 회로(IC)는 반도체 장치(100)의 주요 기능을 수행하도록 구성되는 구조물일 수 있다. 반도체 집적 회로(IC)는 크랙 검출 회로(112)를 포함할 수 있다. 예를 들어, 반도체 장치(100)는 메모리 장치일 수 있다. 이 경우, 반도체 집적 회로(IC)는 메모리 셀 어레이(memory cell array), 컬럼 디코더(column decoder), 로우 디코더(row decoder) 및 크랙 검출 회로(crack detection circuit, 112)를 포함하는 메모리 집적 회로일 수 있다. 한편, 본 실시예에서는 반도체 장치(100)가 메모리 장치인 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 변형예로서, 반도체 장치(100)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit) 또는 AP(Application Processor)일 수도 있다. A semiconductor integrated circuit (IC) may be formed in the central region 110 . The semiconductor integrated circuit (IC) may be a structure configured to perform a main function of the semiconductor device 100 . The semiconductor integrated circuit (IC) may include a crack detection circuit 112 . For example, the semiconductor device 100 may be a memory device. In this case, the semiconductor integrated circuit (IC) is a memory integrated circuit including a memory cell array, a column decoder, a row decoder, and a crack detection circuit 112 . can Meanwhile, in the present embodiment, the semiconductor device 100 is a memory device, but the present invention is not limited thereto. As a modification, the semiconductor device 100 may be a central processing unit (CPU), a graphics processing unit (GPU), or an application processor (AP).

주변 영역(120)은 크랙 검출 영역(122) 및 가드링 영역(124)을 포함할 수 있다. 크랙 검출 영역(122)은 중앙 영역(110)을 둘러싸는 형상을 가질 수 있고, 가드링 영역(124)은 크랙 검출 영역(122)을 둘러싸는 형상을 가질 수 있다. 크랙 검출 영역(122)은 크랙 검출 구조물(Crack Detection Structure, CDS)을 포함할 수 있다. 가드링 영역(124)은 적어도 하나 이상의 가드링 구조물(GR)을 포함할 수 있다. 크랙 검출 구조물(CDS) 및 가드링 구조물(GR)은 각각 3차원 공간에 형성될 수 있다.The peripheral region 120 may include a crack detection region 122 and a guard ring region 124 . The crack detection area 122 may have a shape surrounding the central area 110 , and the guard ring area 124 may have a shape surrounding the crack detection area 122 . The crack detection area 122 may include a crack detection structure (CDS). The guard ring region 124 may include at least one guard ring structure GR. The crack detection structure CDS and the guard ring structure GR may be formed in a three-dimensional space, respectively.

도 3은 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도이다. 3 is a plan view illustrating a semiconductor device according to an embodiment of the present invention.

도 1 내지 도 3에 도시된 바와 같이, 실시예에 따른 크랙 검출 구조물(CDS)은 크랙 검출 영역(122)을 따라서 절단된 링타입(ring type)의 형상을 가질 수 있다. 다시 말해, 크랙 검출 구조물(CDS)은 열린 곡선(open curve) 형태를 가질 수 있다. 구체적으로, 크랙 검출 구조물(CDS)은 입력노드(IN)로부터 출력노드(OUT)까지 반도체 장치(100)의 중앙 영역(110)을 둘러싸도록 형성될 수 있다. 즉, 크랙 검출 구조물(CDS)의 양 끝단은 입력노드(IN) 및 출력노드(OUT)를 포함할 수 있다. 입력노드(IN) 및 출력노드(OUT)는 반도체 장치(100)의 중앙 영역(110)으로 연장되어 중앙 영역(110)에 형성된 크랙 검출 회로(112)의 입력단자 및 출력단자에 각각 연결될 수 있다. 한편, 테스트 공정시 입력노드(IN) 및 출력노드(OUT)에는 크랙 발생 여부를 검출하기 위한 테스트 장비가 연결될 수도 있다.1 to 3 , the crack detection structure CDS according to the embodiment may have a ring type shape cut along the crack detection area 122 . In other words, the crack detection structure CDS may have an open curve shape. Specifically, the crack detection structure CDS may be formed to surround the central region 110 of the semiconductor device 100 from the input node IN to the output node OUT. That is, both ends of the crack detection structure CDS may include an input node IN and an output node OUT. The input node IN and the output node OUT may extend to the central region 110 of the semiconductor device 100 and may be respectively connected to an input terminal and an output terminal of the crack detection circuit 112 formed in the central region 110 . . Meanwhile, test equipment for detecting whether a crack has occurred may be connected to the input node IN and the output node OUT during the test process.

또한, 크랙 검출 구조물(CDS)의 코너는 된 형상을 가질 수 있다. 이는, 반도체 장치(100)의 코너에서 크랙이 많이 발생하는 바, 링(chamfering)을 통해 크랙 발생을 억제함과 동시에 반도체 장치(100) 코너에서의 크랙 검출 능력을 향상시키기 위함이다.In addition, the corners of the crack detection structure CDS may have a rounded shape. This is to suppress the occurrence of cracks through chamfering, since many cracks occur at the corners of the semiconductor device 100 , and to improve crack detection capability at the corners of the semiconductor device 100 .

가드링 구조물(GR)은 가드링 영역(124)을 따라 링타입의 형상을 가질 수 있다. 따라서, 가드링 구조물(GR)은 양끝단이 서로 연결된 닫힌 곡선(closed curve) 구조를 가질 수 있다. 즉, 가드링 구조물(GR)은 크랙 검출 구조물(CDS)과 달리 입출력노드를 구비하지 않을 수 있다. 가드링 구조물(GR)은 크랙 검출 구조물(CDS)을 둘러싸도록 형성된 제1가드링(GR1) 및 제1가드링(GR1)을 둘러싸도록 형성된 제2가드링(GR2)을 포함할 수 있다. 그리고, 가드링 구조물(GR)은 반도체 장치(100)의 중앙 영역(110)에 형성된 반도체 집적 회로(IC)와 전기적으로 연결될 수 있다. The guard ring structure GR may have a ring-type shape along the guard ring region 124 . Accordingly, the guard ring structure GR may have a closed curve structure in which both ends are connected to each other. That is, the guard ring structure GR may not include an input/output node unlike the crack detection structure CDS. The guard ring structure GR may include a first guard ring GR1 formed to surround the crack detection structure CDS and a second guard ring GR2 formed to surround the first guard ring GR1 . In addition, the guard ring structure GR may be electrically connected to the semiconductor integrated circuit IC formed in the central region 110 of the semiconductor device 100 .

또한, 가드링 구조물(GR)의 코너는 크랙 검출 구조물(CDS)의 코너와 마찬가지로 된 형상을 가질 수 있다.Also, the corner of the guard ring structure GR may have the same shape as the corner of the crack detection structure CDS.

도 4는 본 발명의 실시예에 따른 반도체 장치에서 가드링 구조물을 도시한 사시도이다. 4 is a perspective view illustrating a guard ring structure in a semiconductor device according to an embodiment of the present invention.

도 3 및 도 4에 도시된 바와 같이, 가드링 구조물(GR)의 내측에는 크랙 검출 회로(112)를 포함하는 반도체 집적 회로(IC)와 크랙 검출 구조물(CDS)이 배치될 수 있다. 즉, 가드링 구조물(GR)은 반도체 집적 회로(IC)와 크랙 검출 구조물(CDS)을 둘러싸도록 형성될 수 있다.3 and 4 , a semiconductor integrated circuit IC including a crack detection circuit 112 and a crack detection structure CDS may be disposed inside the guard ring structure GR. That is, the guard ring structure GR may be formed to surround the semiconductor integrated circuit IC and the crack detection structure CDS.

참고로, 반도체 장치(100)는 웨이퍼를 절단하고, 개별적으로 분리된 반도체 장치(100)를 패키징(packaging)하여 반도체 칩으로 형성될 수 있다. 여기서, 웨이퍼를 절단하는 과정에서 반도체 장치(100)의 외부로부터 반도체 장치(100) 내부를 향하여 물리적인 스트레스(STRESS)가 가해질 수 있다. 이때, 가드링 구조물(GR)은 외부로부터 전달되는 물리적인 스트레스(STRESS)를 차단하는 역할을 수행할 수 있다. 즉, 가드링 구조물(GR)은 외부로부터 스트레스(STRESS)를 차단하여, 반도체 장치(100) 내부에 크랙이 발생하는 것을 방지하는 역할을 수행할 수 있다. 한편, 본 실시예에서는 웨이퍼를 절단하는 과정에서 발생된 물리적인 스트레스(STRESS)에 기인하여 크랙이 발생되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 반도체 장치 외부에서 가해지는 물리적 스트레스(STRESS)에 의해 반도체 장치(100) 내부에 크랙이 발생하는 원인은 다양하며, 웨이퍼를 절단하는 과정에서 크랙이 발생하는 것은 일례일 뿐이다. For reference, the semiconductor device 100 may be formed into a semiconductor chip by cutting a wafer and packaging the individually separated semiconductor devices 100 . Here, in the process of cutting the wafer, a physical stress may be applied from the outside of the semiconductor device 100 toward the inside of the semiconductor device 100 . In this case, the guard ring structure GR may serve to block physical stress transmitted from the outside. That is, the guard ring structure GR may block stress from the outside to prevent cracks from occurring inside the semiconductor device 100 . Meanwhile, in the present embodiment, a case in which cracks are generated due to physical stress generated in the process of cutting the wafer has been exemplified, but the present invention is not limited thereto. That is, there are various causes of cracks occurring inside the semiconductor device 100 due to physical stress applied from the outside of the semiconductor device, and the occurrence of cracks in the process of cutting the wafer is only one example.

가드링 구조물(GR)이 반도체 장치(100) 외부에서 가해지는 물리적인 스트레스(STRESS)를 차단하지 못한 경우에 반도체 장치(100) 내부에 크랙이 발생할 수 있다. 이때, 크랙은 외부로부터 크랙 검출 영역(122)을 향해 확장될 수 있다. 크랙 검출 구조물(CDS)은 크랙 검출 영역(122)으로 확장된 크랙을 검출할 수 있다. 또한, 크랙 검출 구조물(CDS)은 반도체 장치(100) 내부에서 층간박리에 기인한 크랙도 용이하게 검출할 수 있다. 이하, 도 5를 참조하여 본 발명의 실시예에 따른 크랙 검출 구조물(CDS)에 대해 상세히 설명하기로 한다.When the guard ring structure GR fails to block the physical stress applied from the outside of the semiconductor device 100 , a crack may occur inside the semiconductor device 100 . In this case, the crack may extend from the outside toward the crack detection area 122 . The crack detection structure CDS may detect cracks extending to the crack detection area 122 . In addition, the crack detection structure CDS may easily detect cracks due to delamination in the semiconductor device 100 . Hereinafter, a crack detection structure (CDS) according to an embodiment of the present invention will be described in detail with reference to FIG. 5 .

도 5는 본 발명의 실시예에 따른 반도체 장치에서 크랙 검출 구조물을 도시한 사시도이다. 5 is a perspective view illustrating a crack detection structure in a semiconductor device according to an embodiment of the present invention.

도 3 및 도 5에 도시된 바와 같이, 크랙 검출 구조물(CDS)은 체인타입 패턴(chain type pattern, 200) 및 링타입 패턴(ring type pattern, 300)을 포함할 수 있다. 링타입 패턴(300)은 체인타입 패턴(200)의 상부에 위치할 수 있다. 체인타입 패턴(200)의 양 끝단은 제1입력노드(IN1) 및 제1출력노드(OUT1)를 포함할 수 있다. 체인타입 패턴(200)은 제1입력노드(IN1) 및 제1출력노드(OUT1)를 각각 기점 및 종점으로하여 중앙 영역(110)을 둘러싸는 형상을 가질 수 있다. 링타입 패턴(300)의 양 끝단은 제2입력노드(IN2) 및 제2출력노드(OUT2)를 포함할 수 있다. 링타입 패턴(300)은 제2입력노드(IN2) 및 제2출력노드(OUT2)를 각각 기점 및 종점으로하여 중앙 영역(110)을 둘러싸는 형상을 가질 수 있다. 제1입력노드(IN1)는 제2입력노드(IN2)에 머지되어 중앙 영역(110)에 형성된 크랙 검출 회로(112)의 입력단자에 연결될 수 있다. 그리고, 제1출력노드(OUT1)는 제2출력노드(OUT2)에 머지되어 중앙 영역(110)에 형성된 크랙 검출 회로(112)의 출력단자에 연결될 수 있다. 이처럼, 크랙 검출 구조물(CDS)은 체인타입 패턴(200) 및 링타입 패턴(300)을 포함함으로써, 다양한 방향에서 발생되는 크랙 및 층간박리에 기인한 크랙에 대한 검출 능력을 향상시킬 수 있다. 3 and 5 , the crack detection structure CDS may include a chain type pattern 200 and a ring type pattern 300 . The ring-type pattern 300 may be located on the chain-type pattern 200 . Both ends of the chain-type pattern 200 may include a first input node IN1 and a first output node OUT1 . The chain-type pattern 200 may have a shape surrounding the central region 110 with the first input node IN1 and the first output node OUT1 as starting and ending points, respectively. Both ends of the ring-type pattern 300 may include a second input node IN2 and a second output node OUT2. The ring-type pattern 300 may have a shape surrounding the central region 110 with the second input node IN2 and the second output node OUT2 as starting and ending points, respectively. The first input node IN1 may be merged with the second input node IN2 and may be connected to an input terminal of the crack detection circuit 112 formed in the central region 110 . In addition, the first output node OUT1 may be merged with the second output node OUT2 and may be connected to an output terminal of the crack detection circuit 112 formed in the central region 110 . As such, since the crack detection structure CDS includes the chain-type pattern 200 and the ring-type pattern 300 , the ability to detect cracks occurring in various directions and cracks caused by delamination can be improved.

3차원 구조를 갖는 체인타입 패턴(200)은 복수의 상부수평패턴(210), 복수의 수직패턴(220) 및 복수의 하부수평패턴(230)을 포함할 수 있다. 복수의 상부수평패턴(210), 복수의 수직패턴(220) 및 복수의 하부수평패턴(230)은 그리스 문자 파이(Π) 형태로 상호 연결되어, 중앙 영역(110)을 둘러싸도록 연속적으로 배치된 패턴을 3차원 구조를 갖는 체인타입 패턴(200)으로 정의할 수 있다. The chain-type pattern 200 having a three-dimensional structure may include a plurality of upper horizontal patterns 210 , a plurality of vertical patterns 220 , and a plurality of lower horizontal patterns 230 . The plurality of upper horizontal patterns 210 , the plurality of vertical patterns 220 , and the plurality of lower horizontal patterns 230 are interconnected in the form of a Greek letter pi (Π) and are continuously arranged to surround the central region 110 . The pattern may be defined as a chain-type pattern 200 having a three-dimensional structure.

복수의 수직패턴(220)은 복수의 상부수평패턴(210)과 복수의 하부수평패턴(230)에 의해 서로 연결될 수 있다. 복수의 상부수평패턴(210)과 복수의 하부수평패턴(230)은 복수의 수직패턴(220)을 교대로 연결할 수 있다. 구체적으로, 두 개의 수직패턴(220)은 상부수평패턴(210)에 의해 연결될 수 있다. 그리고, 상부수평패턴(210)에 의해 서로 연결된 수직패턴(220)은 하부수평패턴(230)에 의해 이웃하는 다른 수직패턴(220)과 연결될 수 있다. 다시 말해서, 체인타입 패턴(200)은 수직패턴(220), 상부수평패턴(210), 수직패턴(220) 및 하부수평패턴(230)의 순서대로 반복적으로 연결되어 형성될 수 있다.The plurality of vertical patterns 220 may be connected to each other by a plurality of upper horizontal patterns 210 and a plurality of lower horizontal patterns 230 . The plurality of upper horizontal patterns 210 and the plurality of lower horizontal patterns 230 may alternately connect the plurality of vertical patterns 220 . Specifically, the two vertical patterns 220 may be connected by an upper horizontal pattern 210 . In addition, the vertical patterns 220 connected to each other by the upper horizontal pattern 210 may be connected to other adjacent vertical patterns 220 by the lower horizontal pattern 230 . In other words, the chain-type pattern 200 may be formed by repeatedly connecting the vertical pattern 220 , the upper horizontal pattern 210 , the vertical pattern 220 , and the lower horizontal pattern 230 in order.

이하에서는 실시예에 따른 크랙 검출 구조를 더욱 상세히 설명하기 위해 크랙 검출 구조물(CDS)의 제1영역(A) 및 제2영역(B)을 위주로 설명하기로 한다.Hereinafter, the first region (A) and the second region (B) of the crack detection structure (CDS) will be mainly described in order to describe the crack detection structure according to the embodiment in more detail.

도 6 및 도 7은 본 발명의 실시예에 따른 반도체 장치에서 크랙 검출 구조물의 일부를 도시한 사시도이다. 여기서, 도 6은 도 5에 도시된 제1영역(A)에 대응하는 크랙 검출 구조물을 도시한 사시도이고, 도 7은 도 5에 도시된 제2영역(B)에 대응하는 크랙 검출 구조물을 도시한 사시도이다.6 and 7 are perspective views illustrating a part of a crack detection structure in a semiconductor device according to an embodiment of the present invention. Here, FIG. 6 is a perspective view illustrating a crack detection structure corresponding to the first area (A) shown in FIG. 5 , and FIG. 7 is a crack detection structure corresponding to the second area (B) illustrated in FIG. 5 . It is a perspective view.

도 5 내지 도 7에 도시된 바와 같이, 실시예에 따른 반도체 장치(100)에서 크랙 검출 구조물(CDS)은 3차원 구조를 갖는 체인타입 패턴(200) 및 체인타입 패턴(200) 상부에 형성된 링타입 패턴(300)을 포함할 수 있다. 또한, 크랙 검출 구조물(CDS)은 제1금속배선층(M1) 내지 제N금속배선층(여기서, N은 3 이상의 자연수)이 적층된 복수의 금속배선층 및 복수의 금속배선층 사이를 연결하는 복수의 플러그를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 크랙 검출 구조물(CDS)이 제1금속배선층(M1) 내지 제4금속배선층(M4)이 적층된 복수의 금속배선층을 포함하는 경우를 예시하여 설명하기로 한다. 5 to 7 , in the semiconductor device 100 according to the embodiment, the crack detection structure CDS includes a chain-type pattern 200 having a three-dimensional structure and a ring formed on the chain-type pattern 200 . It may include a type pattern 300 . In addition, the crack detection structure (CDS) includes a plurality of metal wiring layers in which the first metal wiring layer M1 to the Nth metal wiring layer (where N is a natural number equal to or greater than 3) are stacked and a plurality of plugs connecting between the plurality of metal wiring layers. may include Hereinafter, for convenience of description, a case in which the crack detection structure CDS includes a plurality of metal wiring layers in which the first metal wiring layer M1 to the fourth metal wiring layer M4 are stacked will be described.

크랙 검출 구조물(CDS)에서 링타입 패턴(300)은 다양한 방향에서 발생되는 크랙에 대한 검출 능력을 향상시키기 위한 것으로, 복수의 금속배선층 중 최상층 금속배선층으로 구성될 수 있다. 실시예에서 링타입 패턴(300)은 제4금속배선층(M4)으로 구성될 수 있다. In the crack detection structure (CDS), the ring-type pattern 300 is for improving the detection capability for cracks generated in various directions, and may be composed of an uppermost metal wiring layer among a plurality of metal wiring layers. In an embodiment, the ring-type pattern 300 may be formed of the fourth metal wiring layer M4.

크랙 검출 구조물(CDS)에서 체인타입 패턴(200)은 중앙 영역(110)을 둘러싸도록 불연속적으로 배치된 복수의 하부수평패턴(230), 중앙 영역(110)을 둘러싸도록 불연속적으로 배치된 복수의 상부수평패턴(210) 및 복수의 하부수평패턴(230) 각각과 복수의 상부수평패턴(210) 각각을 연결하는 복수의 수직패턴(220)을 포함할 수 있다.In the crack detection structure CDS, the chain-type pattern 200 includes a plurality of lower horizontal patterns 230 discontinuously arranged to surround the central region 110 , and a plurality of discontinuously arranged to surround the central region 110 . may include a plurality of vertical patterns 220 connecting each of the upper horizontal pattern 210 and the plurality of lower horizontal patterns 230 and the plurality of upper horizontal patterns 210, respectively.

크랙 검출 구조물(CDS)의 코너는 챔퍼된 형상을 가질 수 있고, 크랙 검출 구조물(CDS)의 코너영역 즉, 제1영역(A)에는 복수의 하부수평패턴(230) 중 어느 하나의 하부수평패턴(230)과 링타입 패턴(300)만 배치될 수 있다. 즉, 크랙 검출 구조물(CDS)의 코너영역에서는 복수의 수직패턴(220) 및 복수의 상부수평패턴(210)이 배치되지 않는다. 이는, 크랙 검출이 취약한 반도체 장치(100)의 코너에서의 크랙 검출 능력을 향상시키기 위함이다. 참고로, 복수의 하부수평패턴(230) 중 크랙 검출 구조물(CDS)의 코너영역 즉, 제1영역(A)에 배치되는 하부수평패턴(230)은 제2영역(B)에 배치되는 하부수평패턴(230)보다 더 긴 길이를 가질 수 있다. The corner of the crack detection structure CDS may have a chamfered shape, and in the corner area of the crack detection structure CDS, that is, the first area A, any one lower horizontal pattern among the plurality of lower horizontal patterns 230 . Only 230 and the ring-type pattern 300 may be disposed. That is, the plurality of vertical patterns 220 and the plurality of upper horizontal patterns 210 are not disposed in the corner region of the crack detection structure CDS. This is to improve the crack detection capability at the corner of the semiconductor device 100 where crack detection is weak. For reference, among the plurality of lower horizontal patterns 230 , the corner area of the crack detection structure CDS, that is, the lower horizontal pattern 230 disposed in the first area A, is the lower horizontal pattern 230 disposed in the second area B. It may have a longer length than the pattern 230 .

복수의 하부수평패턴(230) 각각과 복수의 상부수평패턴(210) 각각은 바타입의 패턴일 수 있다. 이때, 복수의 하부수평패턴(230) 각각의 길이(L1)와 복수의 상부수평패턴(210) 각각의 길이(L2)는 서로 동일할 수 있다(L1=L2). 복수의 하부수평패턴(230) 각각은 제1간격(S1)을 갖도록 상호 이격되어 중앙 영역(110)을 둘러싸도록 불연속적으로 배치될 수 있다. 복수의 상부수평패턴(210) 각각은 제2간격(S2)을 갖도록 상호 이격되어 중앙 영역(110)을 둘러싸도록 불연속적으로 배치될 수 있다. 이때, 제1간격(S1)은 제2간격(S2)과 동일할 수 있다. 복수의 하부수평패턴(230) 각각의 양측 끝단 일부는 복수의 상부수평패턴(210) 각각의 양측 끝단 일부와 중첩될 수 있다. 여기서, 복수의 하부수평패턴(230) 각각과 복수의 상부수평패턴(210) 각각이 중첩되는 영역에 복수의 수직패턴(220)이 각각 배치될 수 있다. 이때, 복수의 수직패턴(220) 각각은 하부수평패턴(230) 및 상부수평패턴(210)과 완전히 중첩되도록 배치될 수 있다. 복수의 하부수평패턴(230) 각각은 복수의 금속배선층 중 최하층에 위치하는 제1금속배선층(M1)으로 구성될 수 있다. 복수의 상부수평패턴(210) 각각은 최상층인 제N금속배선층 바로 아래에 위치하는 제N-1금속배선층으로 구성될 수 있다. 실시예에서 복수의 상부수평패턴(210) 각각은 제3금속배선층(M3)으로 구성될 수 있다. Each of the plurality of lower horizontal patterns 230 and each of the plurality of upper horizontal patterns 210 may be a bar-type pattern. In this case, the length L1 of each of the plurality of lower horizontal patterns 230 and the length L2 of each of the plurality of upper horizontal patterns 210 may be the same (L1=L2). Each of the plurality of lower horizontal patterns 230 may be discontinuously disposed to surround the central region 110 while being spaced apart from each other to have a first interval S1 . Each of the plurality of upper horizontal patterns 210 may be discontinuously disposed to surround the central region 110 while being spaced apart from each other to have a second interval S2 . In this case, the first interval S1 may be the same as the second interval S2 . A portion of both ends of each of the plurality of lower horizontal patterns 230 may overlap a portion of both ends of each of the plurality of upper horizontal patterns 210 . Here, a plurality of vertical patterns 220 may be respectively disposed in regions where each of the plurality of lower horizontal patterns 230 and each of the plurality of upper horizontal patterns 210 overlap. In this case, each of the plurality of vertical patterns 220 may be disposed to completely overlap the lower horizontal pattern 230 and the upper horizontal pattern 210 . Each of the plurality of lower horizontal patterns 230 may be formed of a first metal wiring layer M1 positioned at the lowermost layer among the plurality of metal wiring layers. Each of the plurality of upper horizontal patterns 210 may be formed of an N-1 th metal wiring layer positioned immediately below the Nth metal wiring layer, which is the uppermost layer. In an embodiment, each of the plurality of upper horizontal patterns 210 may be formed of a third metal wiring layer M3.

복수의 수직패턴(220) 각각은 상부수평패턴(210)과 하부수평패턴(230) 사이에 위치하는 금속배선층으로 구성된 중간수평패턴(222), 하부수평패턴(230)과 중간수평패턴(222) 사이를 연결하는 복수의 제1플러그(224) 및 상부수평패턴(210)과 중간수평패턴(222) 사이를 연결하는 복수의 제2플러그(226)를 포함할 수 있다. 실시예에서 중간수평패턴(222)은 제2금속배선층(M2)으로 구성될 수 있다. 복수의 수직패턴(220) 각각에서 중간수평패턴(222)은 제3간격(S3)을 갖도록 상호 이격되어 중앙 영역(110)을 둘러싸도록 불연속적으로 배치될 수 있다. 여기서, 제3간격(S3)은 제1간격(S1) 및 제2간격(S2)와 동일할 수 있다. 중간수평패턴(222)은 바타입의 패턴일 수 있다. 중간수평패턴(222)의 일측 끝단은 중첩되는 하부수평패턴(230)의 일측 끝단에 정렬될 수 있고, 중간수평패턴(222)의 타측 끝단은 중첩되는 상부수평패턴(210)의 타측 끝단에 정렬될 수 있다. 따라서, 중간수평패턴(222) 길이(L3)의 두 배와 하나의 제3간격(S3)의 합은 상부수평패턴(210)의 길이(L2) 및 하부수평패턴(230)의 길이(L1)와 동일할 수 있다(2L3+S3=L1,L2). Each of the plurality of vertical patterns 220 includes an intermediate horizontal pattern 222, a lower horizontal pattern 230 and an intermediate horizontal pattern 222 comprising a metal wiring layer positioned between the upper horizontal pattern 210 and the lower horizontal pattern 230. It may include a plurality of first plugs 224 for connecting therebetween, and a plurality of second plugs 226 for connecting between the upper horizontal pattern 210 and the intermediate horizontal pattern 222 . In an embodiment, the intermediate horizontal pattern 222 may be formed of the second metal wiring layer M2. In each of the plurality of vertical patterns 220 , the intermediate horizontal patterns 222 may be spaced apart from each other to have a third interval S3 and may be discontinuously disposed to surround the central region 110 . Here, the third interval S3 may be the same as the first interval S1 and the second interval S2 . The intermediate horizontal pattern 222 may be a bar-type pattern. One end of the intermediate horizontal pattern 222 may be aligned with one end of the overlapping lower horizontal pattern 230 , and the other end of the intermediate horizontal pattern 222 is aligned with the other end of the overlapping upper horizontal pattern 210 . can be Accordingly, the sum of twice the length L3 of the intermediate horizontal pattern 222 and one third interval S3 is the length L2 of the upper horizontal pattern 210 and the length L1 of the lower horizontal pattern 230 . may be the same as (2L3+S3=L1,L2).

하부수평패턴(230)과 중간수평패턴(222) 사이를 연결하는 복수의 제1플러그(224) 각각과 수평패턴과 중간수평패턴(222) 사이를 연결하는 복수의 제2플러그(226) 각각은 서로 동일한 형상을 가질 수 있다. 이때, 크랙 검출 능력을 향상시키기 위해 복수의 제1플러그(224) 각각은 복수의 제2플러그(226) 각각과 서로 중첩되지 않도록 배치될 수 있다. Each of the plurality of first plugs 224 connecting between the lower horizontal pattern 230 and the intermediate horizontal pattern 222 and the plurality of second plugs 226 connecting between the horizontal pattern and the intermediate horizontal pattern 222 are each They may have the same shape as each other. In this case, each of the plurality of first plugs 224 may be disposed so as not to overlap each other with each of the plurality of second plugs 226 in order to improve the crack detection capability.

체인타입 패턴(200)을 보다 구체적으로 살펴보면, 복수의 하부수평패턴(230) 중 어느 하나인 제1하부수평패턴(230-1)의 일측 끝단 일부는 복수의 상부수평패턴(210) 중 어느 하나인 제1상부수평패턴(210-1)의 타측 끝단 일부와 제1중첩면적을 갖도록 중첩될 수 있다. 제1하부수평패턴(230-1)의 일측 끝단과 제1상부수평패턴(210-1)의 타측 끝단은 복수의 수직패턴(220) 중 어느 하나인 제1수직패턴(220-1)에 의해 상호 연결될 수 있다. 제1하부수평패턴(230-1)의 타측 끝단 일부는 복수의 상부수평패턴(210) 중 제1상부수평패턴(210-1)에 인접한 제2상부수평패턴(210-2)의 일측 끝단 일부와 제2중첩면적을 갖도록 중첩될 수 있다. 제1하부수평패턴(230-1)의 타측 끝단과 제2상부수평패턴(210-2)의 일측 끝단은 복수의 수직패턴(220) 중 제1수직패턴(220-1)과 인접한 제2수직패턴(220-2)에 의해 연결될 수 있다. 여기서, 제1중첩면접과 제2중첩면적은 동일할 수 있다. Looking at the chain-type pattern 200 in more detail, a portion of one end of the first lower horizontal pattern 230 - 1 , which is any one of the plurality of lower horizontal patterns 230 , is any one of the plurality of upper horizontal patterns 210 . A portion of the other end of the first upper horizontal pattern 210-1 may overlap to have a first overlapping area. One end of the first lower horizontal pattern 230-1 and the other end of the first upper horizontal pattern 210-1 are formed by a first vertical pattern 220-1 that is any one of the plurality of vertical patterns 220. can be interconnected. A part of the other end of the first lower horizontal pattern 230-1 is a part of one end of the second upper horizontal pattern 210-2 adjacent to the first upper horizontal pattern 210-1 among the plurality of upper horizontal patterns 210. and may be overlapped to have a second overlapping area. The other end of the first lower horizontal pattern 230 - 1 and one end of the second upper horizontal pattern 210 - 2 are adjacent to the first vertical pattern 220 - 1 among the plurality of vertical patterns 220 . They may be connected by a pattern 220 - 2 . Here, the first overlapping interview and the second overlapping area may be the same.

복수의 상부수평패턴(210), 복수의 수직패턴(220) 및 복수의 하부수평패턴(230)을 포함하는 체인타입 패턴(200)은 제1금속을 포함할 수 있다. 그리고, 링타입 패턴(300)은 제2금속을 포함할 수 있다. 여기서, 층간박리에 기인한 크랙을 보다 효과적으로 검출하기 위해 제2금속은 제1금속보다 층간박리에 대한 저항력이 강한 물질일 수 있다. 실시예에서 제1금속은 구리를 포함할 수 있고, 제2금속은 알루미늄을 포함할 수 있다. The chain-type pattern 200 including the plurality of upper horizontal patterns 210 , the plurality of vertical patterns 220 , and the plurality of lower horizontal patterns 230 may include the first metal. In addition, the ring-type pattern 300 may include a second metal. Here, in order to more effectively detect cracks due to delamination, the second metal may be a material having a stronger resistance to delamination than the first metal. In an embodiment, the first metal may include copper, and the second metal may include aluminum.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 반도체 집적 회로(IC)가 형성되는 중앙 영역(110)을 둘러싸도록 주변 영역에 크랙 검출 구조물(CDS)을 구비함으로써, 크랙 발생 여부를 정밀하게 검출할 수 있다.As described above, in the semiconductor device 100 according to the embodiment of the present invention, cracks are generated by providing the crack detection structure CDS in the peripheral region to surround the central region 110 in which the semiconductor integrated circuit (IC) is formed. can be accurately detected.

또한, 크랙 검출 구조물(CDS)은 3차원 공간에 형성된 체인타입 패턴(200) 및 링타입 패턴(300)을 포함함으로써, 크랙 검출 능력을 향상시킬 수 있다. In addition, the crack detection structure CDS may include the chain-type pattern 200 and the ring-type pattern 300 formed in a three-dimensional space, thereby improving crack detection capability.

또한, 크랙 검출 구조물(CDS)의 코너가 된 형상을 갖고, 크랙 검출 구조물(CDS)의 코너영역에는 복수의 하부수평패턴(230) 중 어느 하나의 하부수평패턴(230)과 링타입 패턴(300)만 배치되기 때문에 반도체 장치(100)의 코너에서 발생하는 크랙을 보다 효과적으로 검출할 수 있다. In addition, it has a corner shape of the crack detection structure CDS, and in the corner region of the crack detection structure CDS, any one of the lower horizontal patterns 230 and the ring type pattern 300 among the plurality of lower horizontal patterns 230 . ), it is possible to more effectively detect cracks occurring at the corners of the semiconductor device 100 .

또한, 크랙 검출 구조물(CDS)에서 체인타입 패턴(200)은 링타입 패턴(300)보다 층간박리에 대한 저항력이 낮은 물질로 구성됨으로써, 층간박리에 기인한 크랙을 보다 효과적으로 검출할 수 있다.In addition, in the crack detection structure CDS, the chain-type pattern 200 is made of a material having a lower resistance to delamination than the ring-type pattern 300 , so that cracks due to delamination can be more effectively detected.

이처럼, 상술한 실시예에 따른 반도체 장치(100)는 체인타입 패턴(200) 및 링타입 패턴(300)을 구비한 크랙 검출 구조물(CDS)을 구비함으로써, 불량 제춤의 출하 확률을 현저히 감소시킬 수 있고, 반도체 장치(100)의 신뢰도를 향상시킬 수 있다. As such, the semiconductor device 100 according to the above-described embodiment includes the crack detection structure CDS having the chain-type pattern 200 and the ring-type pattern 300, so that the shipment probability of defective products can be significantly reduced. and the reliability of the semiconductor device 100 may be improved.

한편, 상술한 본 발명의 실시예에서는 크랙 검출 구조물(CDS)이 3차원 공간에 형성된 체인타입 패턴(200) 및 링타입 패턴(300)으로 구성되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 크랙 검출 구조물(CDS)는 체인타입 패턴(200)으로만 구성되거나, 또는 체인타입 패턴(200)의 상단부가 링타입 패턴(300)의 하단부에 접하도록 확장될 수도 있다. 후자의 경우, 링타입 패턴(300)은 체인타입 패턴(200)의 상부수평패턴(210)을 포함할 수 있다. 즉, 링타입 패턴(300)과 상부수평패턴(210)은 동일한 최상층 금속배선으로 형성될 수 있다. 또 다른 실시예로서, 크랙 검출 구조물(CDS)의 링타입 패턴(300)은 체인타입 패턴(200)의 하부에 위치할 수도 있다. 또 다른 실시예로서, 크랙 검출 구조물(CDS)는 체인타입 패턴(200)의 상부 및 하부에 각각 링타입 패턴(300)이 배치될 수도 있다. Meanwhile, in the above-described embodiment of the present invention, the case in which the crack detection structure (CDS) is composed of the chain-type pattern 200 and the ring-type pattern 300 formed in a three-dimensional space has been exemplified, but the present invention is not limited thereto . As another embodiment, the crack detection structure CDS may be formed of only the chain-type pattern 200 , or an upper end of the chain-type pattern 200 may be extended to be in contact with a lower end of the ring-type pattern 300 . In the latter case, the ring-type pattern 300 may include the upper horizontal pattern 210 of the chain-type pattern 200 . That is, the ring-type pattern 300 and the upper horizontal pattern 210 may be formed of the same uppermost metal wiring. As another embodiment, the ring-type pattern 300 of the crack detection structure CDS may be positioned below the chain-type pattern 200 . As another embodiment, in the crack detection structure CDS, the ring-type pattern 300 may be respectively disposed on the upper and lower portions of the chain-type pattern 200 .

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to a preferred embodiment, the present invention is not limited to the above embodiment, and various modifications are possible by those skilled in the art within the scope of the technical spirit of the present invention. do.

CDS : 크랙 검출 구조물 GR : 가드링 구조물
IC : 반도체 집적 회로 M1 : 제1금속배선층
M2 : 제2금속배선층 M3 : 제3금속배선층
M4 : 제4금속배선층 100 : 반도체 장치
110 : 중앙 영역 112 : 크랙 검출 회로
120 : 주변 영역 122 : 크랙 검출 영역
124 : 가드링 영역 200 : 체인타입 패턴
210 : 상부수평패턴 220 : 수직패턴
222 : 중간수평패턴 224 : 제1플러그
226 : 제2플러그 230 : 하부수평패턴
300 : 링타입 패턴CDS : Crack detection structure GR : Guard ring structure
IC: semiconductor integrated circuit M1: first metal wiring layer
M2: second metal wiring layer M3: third metal wiring layer
M4: fourth metal wiring layer 100: semiconductor device
110: central area 112: crack detection circuit
120: peripheral area 122: crack detection area
124: guard ring area 200: chain type pattern
210: upper horizontal pattern 220: vertical pattern
222: middle horizontal pattern 224: first plug
226: second plug 230: lower horizontal pattern
300: ring type pattern

Claims

a substrate comprising a central region and a peripheral region surrounding the central region;
a semiconductor integrated circuit formed in the central region and including a crack detection circuit;
and a crack detection structure formed in the crack detection area to surround the central area and including a chain-type pattern having a three-dimensional structure and a ring-type pattern formed on the chain-type pattern, wherein the chain-type pattern includes:
a plurality of lower horizontal patterns and a plurality of upper horizontal patterns discontinuously arranged to surround the central region; and
A plurality of vertical patterns connecting each of the plurality of lower horizontal patterns and each of the plurality of upper horizontal patterns
A semiconductor device comprising a.

According to claim 1,
Both ends of the chain-type pattern are connected to a first input node and a first output node, respectively, and both ends of the ring-type pattern are connected to a second input node and a second output node, respectively, and the second input node is The semiconductor device is merged with the first input node and connected to an input terminal of the crack detection circuit, and the second output node is merged with the first output node and connected to an output terminal of the crack detection circuit.

The method of claim 1,
A semiconductor device in which a corner of the crack detection structure has a chambered shape, and only any one of a plurality of lower horizontal patterns and the ring-type pattern are disposed in a corner region of the crack detection structure.

According to claim 1,
The crack detection structure includes a plurality of metal wiring layers in which a first metal wiring layer to an N-th metal wiring layer (N is a natural number equal to or greater than 3) are stacked, and the ring-type pattern is an uppermost layer of the plurality of metal wiring layers. The N-th metal wiring layer A semiconductor device composed of

According to claim 1,
The chain-type pattern is a semiconductor device in which the plurality of upper horizontal patterns, the plurality of vertical patterns, and the plurality of lower horizontal patterns are connected to each other in the form of a Greek letter pi (Π) and are continuously arranged to surround the central region. .

According to claim 1,
Each of the plurality of lower horizontal patterns and each of the plurality of upper horizontal patterns is a bar-type pattern and has the same length.

According to claim 1,
Each of the plurality of lower horizontal patterns is discontinuously disposed to have a first interval, and each of the plurality of upper horizontal patterns is discontinuously disposed to be spaced apart from each other to have a second interval.

8. The method of claim 7,
The first interval is the same as the second interval.

According to claim 1,
A portion of both ends of each of the plurality of lower horizontal patterns overlaps a portion of both ends of each of the plurality of upper horizontal patterns, and the plurality of portions of the plurality of lower horizontal patterns overlap in an area where each of the plurality of lower horizontal patterns and each of the plurality of upper horizontal patterns overlap. A semiconductor device in which vertical patterns are respectively disposed.

According to claim 1,
The crack detection structure includes a plurality of metal wiring layers in which a first metal wiring layer to an N-th metal wiring layer (N is a natural number equal to or greater than 3) are stacked,
Each of the plurality of lower horizontal patterns includes the first metal wiring layer, and each of the plurality of upper horizontal patterns includes an N-1th metal wiring layer.

According to claim 1,
A portion of one end of the first lower horizontal pattern among the plurality of lower horizontal patterns overlaps with a portion of the other end of the first upper horizontal pattern among the plurality of upper horizontal patterns to have a first overlapping area, and of the first lower horizontal pattern One end and the other end of the first upper horizontal pattern are connected by a first vertical pattern among the plurality of vertical patterns,
A portion of the other end of the first lower horizontal pattern overlaps with a portion of one end of a second upper horizontal pattern adjacent to the first upper horizontal pattern among the plurality of upper horizontal patterns to have a second overlapping area, and the first lower horizontal pattern The other end of the pattern and one end of the second upper horizontal pattern are connected by a second vertical pattern adjacent to the first vertical pattern among the plurality of vertical patterns.

12. The method of claim 11,
The first overlapping area is the same as the second overlapping area.

According to claim 1,
The crack detection structure includes a plurality of metal wiring layers in which a first metal wiring layer to an N-th metal wiring layer (N is a natural number equal to or greater than 3) are stacked, and a plurality of plugs connecting the plurality of metal wiring layers, and the plurality of lower horizontal When each pattern is composed of the first metal wiring layer, and each of the plurality of upper horizontal patterns is composed of a third metal wiring layer, each of the plurality of vertical patterns is
an intermediate horizontal pattern composed of a second metal wiring layer;
a plurality of first plugs connecting any one of the plurality of lower horizontal patterns and the intermediate horizontal pattern; and
and a plurality of second plugs connecting any one of the plurality of upper horizontal patterns and the intermediate horizontal pattern.

14. The method of claim 13,
The intermediate horizontal pattern is a bar-type pattern, and one end of the intermediate horizontal pattern is aligned with one end of any one of the plurality of lower horizontal patterns, and the other end of the intermediate horizontal pattern is one of the plurality of upper horizontal patterns. A semiconductor device aligned with the other end of any one.

15. The method of claim 14,
Each of the plurality of first plugs and each of the plurality of second plugs have the same shape, and each of the plurality of first plugs is disposed so as not to overlap each of the plurality of second plugs.

14. The method of claim 13,
In each of the plurality of vertical patterns, intermediate horizontal patterns are spaced apart from each other to have a third interval and are discontinuously disposed to surround the central region.

17. The method of claim 16,
The sum of the lengths of the two intermediate horizontal patterns and the one third interval is equal to the length of each of the plurality of upper horizontal patterns and each of the plurality of lower horizontal patterns.

According to claim 1,
The chain-type pattern includes a first metal, the ring-type pattern includes a second metal, and the second metal has a stronger resistance to delamination than the first metal.

19. The method of claim 18,
The semiconductor device further comprising: at least one guard ring structure formed in the peripheral region to surround the central region and the crack detection structure.

19. The method of claim 18,
A corner of the guard ring structure has a chamfered shape.

According to claim 1,
The crack detection structure is configured to include only the chain-type pattern, or the ring-type pattern is configured to include the plurality of upper horizontal patterns.