KR20220007327A - Method of manufacturing uv light emitting semiconduct device - Google Patents

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Abstract

The present relates to a method of manufacturing a UV light emitting semiconductor element. In accordance with the present invention, a UV light emitting semiconductor element includes a plurality of semiconductor areas comprising a first semiconductor area having first conductivity, a second semiconductor area having second conductivity different from the first conductivity, and an active area interposed between the first and second semiconductor areas and emitting ultraviolet rays having a peak wavelength of no more than 320 nm through the recombination of an electron and a positive hole. The method of manufacturing the UV light emitting semiconductor element includes the following steps of: growing the first semiconductor area; growing a V-shaped pit generation layer having a V-shaped pit on the first semiconductor area, with a growth temperature of no less than 1000℃ and a doping concentration of 6*10^18-5*10^19/cm^3; growing the active area while maintaining the V-shaped pit; and growing the second semiconductor area on the active area.

Description

자외선 발광 반도체 소자를 제조하는 방법{METHOD OF MANUFACTURING UV LIGHT EMITTING SEMICONDUCT DEVICE}Method of manufacturing an ultraviolet light emitting semiconductor device {METHOD OF MANUFACTURING UV LIGHT EMITTING SEMICONDUCT DEVICE}

본 개시(Disclosure)는 전체적으로 자외선 발광 반도체 소자를 제조하는 방법에 관한 것으로, 특히 UVC 또는 Deep UV를 발광하는 반도체 소자를 제조하는 방법에 관한 것이다. UVC 또는 Deep UV는 통상 200~340nm 파장의 빛을 의미하며, 경우에 따라 200~400nm 파장의 빛을 의미하기도 한다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 AlxGayIn1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어지며, 다른 원소가 포함되는 것을 배제하지 않는다. 반도체 발광소자는 웨이퍼 및 칩의 형태를 가질 수 있다.The present disclosure relates to a method of manufacturing an ultraviolet light emitting semiconductor device as a whole, and more particularly, to a method of manufacturing a semiconductor device emitting UVC or Deep UV light. UVC or Deep UV usually refers to light having a wavelength of 200 to 340 nm, and in some cases, light having a wavelength of 200 to 400 nm. Here, the semiconductor light emitting device means a semiconductor optical device that generates light through recombination of electrons and holes, for example, a group III nitride semiconductor light emitting device. Group III nitride semiconductors consist of a compound of Al x Ga y In 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x+y≤1), do not exclude The semiconductor light emitting device may have the form of a wafer or a chip.

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Herein, background information related to the present disclosure is provided, and they do not necessarily mean prior art (This section provides background information related to the present disclosure which is not necessarily prior art).

도 1은 미국 등록특허공보 US9,627,580호에 제시된 자외선 발광 반도체 소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 성장기판(10; 예: 사파이어 기판), AlN 층(20; 예: 고온(HT; High Temperature) 성장된 AlN), 제1 반도체 영역(30; 예: n형 AlGaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예; AlGaN/AlGaN MQWs), 전자 차단층(50; Electron Blocking Layer; 예: p형 AlGaN), 제2 반도체 영역(60; 예: p형 (Al)GaN), 제1 오믹 전극(70; 예: Cr/Ni), 제1 패드 전극(75; 예: Au). 전류 확산 전극(80; 예: 투광성 전극(ITO) 또는 반사 전극(Al/Ni)) 그리고 제2 패드 전극(85; 예: Cr/Ni/Au 또는 Au)을 포함한다. 도 1에 제시된 형태의 반도체 발광소자는 전류 확산 전극(80)으로 투광성 물질을 사용하고, 제1 패드 전극(75)과 제2 패드 전극(85)을 와이어 본딩 패드로 이용할 때, 래터럴 칩(Lateral Chip)이라 하고, 전류 확산 전극(80)으로 반사 금속을 사용하고, 제1 패드 전극(75)과 제2 패드 전극(85)을 플립 본딩 패드로 이용할 때, 플립 칩(Flip Chip)이라 한다. 한편, 성장기판(10)을 제거하고, 제1 패드 전극(75)을 성장기판(10)이 제거된 제1 반도체 영역(60)에 형성할 때, 버티컬 칩(Vertical Chip; 예: 미국 등록특허 제10,263,140호)이라 한다.1 is a view showing an example of an ultraviolet light emitting semiconductor device disclosed in US Patent No. 9,627,580, wherein the semiconductor light emitting device includes a growth substrate (10; eg, a sapphire substrate), an AlN layer (20; eg: a high temperature (HT) ; High Temperature) grown AlN), the first semiconductor region 30 (eg, n-type AlGaN layer), an active region that generates light through recombination of electrons and holes (40; eg, AlGaN/AlGaN MQWs), electron blocking Layer 50 (electron blocking layer; for example, p-type AlGaN), second semiconductor region 60 (for example, p-type (Al)GaN), first ohmic electrode 70 (for example, Cr/Ni), and first pad electrode (75; eg Au). and a current spreading electrode 80 (eg, a light-transmitting electrode (ITO) or a reflective electrode (Al/Ni)) and a second pad electrode 85 (eg, Cr/Ni/Au or Au). When the semiconductor light emitting device of the type shown in FIG. 1 uses a light-transmitting material as the current diffusion electrode 80 and the first pad electrode 75 and the second pad electrode 85 are used as wire bonding pads, a lateral chip (Lateral) Chip), and when a reflective metal is used as the current spreading electrode 80 and the first pad electrode 75 and the second pad electrode 85 are used as flip bonding pads, it is referred to as a flip chip. On the other hand, when the growth substrate 10 is removed and the first pad electrode 75 is formed in the first semiconductor region 60 from which the growth substrate 10 is removed, a vertical chip (Vertical Chip; for example: US Patent Registration) 10,263,140).

자외선을 발광하는 반도체 소자를 제조함에 있어서, 자외선의 파장이 짧아짐에 따라, 반도체 영역(30,40,50,60)의 Al 함량이 높아지게 되고, 이에 맞추어 열팽창계수와 격자상수의 관점에서 성장기판(10)으로 알루미늄질화물(AlN) 기판을 사용하는 것이 이상적이다. 그러나, 알루미늄질화물(AlN) 기판이 지나치게 고가이고, 발광소자에 요구되는 투광성을 지니지 못하는 것이 현실이어서, 자외선 파장 대역에서 우수한 투광성을 갖는 알루미늄산화물(Al2O3) 단결정체인 사파이어 성장기판(10) 상부에 2 마이크로미터(Micronmeter) 이상의 두꺼운 AlN 층(20)을 형성하여, 이를 알루미늄질화물 템플릿(AlN Template)으로 이용하고 있다. 이러한 알루미늄질화물 템플릿을 제작하기 위해서는 사파이어로 된 성장기판(10)과 HT-AlN 층(20) 간의 격자상수 및 열팽창계수 차로 인해 야기된 인장 스트레스(Tensile Stress)를 적절하게 풀어주지(Relaxation) 못하면 2 마이크로미터 이상의 두꺼운 AlN 층(20) 내부에 미세한 마이크로 크랙(Crack)이 발생한다. 통상적으로 사파이어 성장기판(10) 상부에 1100℃ 이상의 고온에서 성장기판의 수평 방향으로의 2D 성장 방식(2D Growth Mode)의 HT-AlN 층(20)을 성막하는데, 이 과정에서 흔히 관찰할 수 있는 다양한 결정학적 결함들(Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe, Inversion Domain) 이외에 크랙 현상이 발생하는데, 이를 해결하기 위해서 성장기판(10)의 수직 방향으로의 3차원 성장 방식(3D Growth Mode)의 HT-AlN 층(20) 형성 공정을 적절하게 접목해 인장 스트레스를 풀어주는 메카니즘(Mechanism)의 다수의 에어 보이드(Air Void)를 HT-AlN 층(20) 내부 또는 사파이어 성장기판(10) 간의 계면에 도입시켜 미세한 마이크로 크랙 이슈를 해결하고 있다. 하지만, 이러한 성막 공정의 HT-AlN 층(20)은 알루미늄 극성(Al Polarity)과 질소 극성(N Polarity)을 함께 갖는 결정성을 갖고 있고, 특히 거친 표면의 HT-AlN 층(20)을 갖고 있어 후속하여 성막되는 발광소자의 활성층 결정 품질뿐만이 아니라 발광소자의 신뢰성(Reliability)과 수명(Lifetime) 등의 품질(Quality)에 악영향을 미치게 된다.In manufacturing a semiconductor device emitting ultraviolet light, as the wavelength of ultraviolet light becomes shorter, the Al content of the semiconductor regions 30, 40, 50, and 60 increases, and accordingly, the growth substrate ( 10), it is ideal to use an aluminum nitride (AlN) substrate. However, since the aluminum nitride (AlN) substrate is too expensive and does not have the light transmittance required for the light emitting device, the reality is that the aluminum oxide (Al 2 O 3 ) single crystal sapphire growth substrate having excellent light transmittance in the ultraviolet wavelength band (10) A thick AlN layer 20 of 2 micrometers or more is formed on the upper portion, and this is used as an aluminum nitride template (AlN Template). In order to manufacture such an aluminum nitride template, if the tensile stress caused by the difference in the lattice constant and the thermal expansion coefficient between the sapphire growth substrate 10 and the HT-AlN layer 20 is not properly released (Relaxation), Fine micro-cracks occur inside the AlN layer 20 that is thicker than micrometers. In general, the HT-AlN layer 20 of the 2D growth mode in the horizontal direction of the growth substrate at a high temperature of 1100° C. or higher is formed on the sapphire growth substrate 10, and in this process, the HT-AlN layer 20 is commonly observed. In addition to various crystalline defects (Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe, Inversion Domain), cracks occur. ) by properly grafting the HT-AlN layer 20 forming process to remove a number of air voids of the mechanism for releasing tensile stress inside the HT-AlN layer 20 or on the sapphire growth substrate 10 By introducing it to the interface between the two, it is solving the micro-crack issue. However, the HT-AlN layer 20 of this film forming process has crystallinity having both aluminum polarity and nitrogen polarity, and has a particularly rough surface HT-AlN layer 20, In addition to the crystal quality of the active layer of the light emitting device that is subsequently formed, the quality such as reliability and lifetime of the light emitting device is adversely affected.

논문(High quality AlN epilayers grown on nitrided sapphire by metal organic chemical vapor deposition, www.nature.com/scientificreports, Published: 21 February 2017)에는, 사파이어 성장기판(10)에 HT-AlN 층(20)을 성장하기에 앞서, 성장기판(10)을 질화 처리(Nitridation)함으로써, HT-AlN 층(20)의 질소 극성을 갖는 AlN 물질을 억제하고, 사파이어 성장기판(10)과 HT-AlN 층(20) 간의 격자상수 및 열팽창계수 차를 극복한, 크랙 없는(Crack-freee) HT-AlN 템플릿을 형성하는 기술이 제시되어 있다. 질화 처리는 MOCVD 법을 이용하여, 950℃의 온도에서, 2400sccm NH3를, 7초 동안 흘려줌으로써 행해질 수 있다. HT-AlN 층(20)은 850℃ 이상의 온도(예: 1200℃)에서 성장될 수 있다.In a paper (High quality AlN epilayers grown on nitrided sapphire by metal organic chemical vapor deposition, www.nature.com/scientificreports, Published: 21 February 2017), Prior to this, by nitridation of the growth substrate 10, the AlN material having a nitrogen polarity of the HT-AlN layer 20 is suppressed, and the lattice between the sapphire growth substrate 10 and the HT-AlN layer 20 is A technique for forming a crack-freee HT-AlN template that overcomes the difference in constant and coefficient of thermal expansion is presented. The nitriding treatment may be performed by flowing 2400 sccm NH 3 at a temperature of 950° C. for 7 seconds using the MOCVD method. The HT-AlN layer 20 may be grown at a temperature of 850° C. or higher (eg, 1200° C.).

이러한 방법을 적용함으로써, 크랙 없이 두께가 2~3㎛에 이르는 AlN 템플릿을 얻을 수 있지만, 현재 HT-AlN 층(20)의 TDD(Threading Dislocation Density)는 109~ -1010cm-2에 이르며, 이는 여전히 알루미늄 극성을 갖는 HT-AlN 층(20) 모체(Matrix)에 불규칙한 분포와 디멘젼(Dimension; 크기 및 형상)의 질소 극성을 갖는 AlN 물질 영역, 즉 ID(Inversion Domain)가 혼재되어 있고, 두 극성의 AlN 경계면은 IDB(Inversion Domain Boundary)를 형성하고 있으며, 이는 상술한 바와 같이 후속하여 성막되는 발광소자의 활성층 결정 품질뿐만이 아니라 발광소자의 신뢰성(Reliability)과 수명(Lifetime) 등의 품질(Quality)에 지대한 영향을 미친다. 따라서 HT-AlN 층(20) 내의 질소 극성을 갖는 AlN를 최대한 억제하는 기술이 필요하다 하겠다.By applying this method, an AlN template having a thickness of 2 to 3 μm can be obtained without cracks, but the TDD (Threading Dislocation Density) of the current HT-AlN layer 20 is 10 9 to -10 10 cm -2 , which is still an AlN material region having an irregular distribution and nitrogen polarity of dimension (size and shape) in the HT-AlN layer 20 matrix having aluminum polarity, that is, ID (Inversion Domain) is mixed, The AlN interface of the two polarities forms an Inversion Domain Boundary (IDB), which is not only the crystal quality of the active layer of the light emitting device that is subsequently formed as described above, but also the quality of the light emitting device such as reliability and lifetime ( quality) is greatly affected. Therefore, a technique for maximally suppressing AlN having a nitrogen polarity in the HT-AlN layer 20 is required.

도 14는 미국 등록특허공보 제6,329,667호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자는 제1 반도체 영역(5), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(61,62; MQWs), 전자 차단층(7), 그리고 제2 반도체 영역(8)을 포함한다. 도 1에 도시된 것과 마찬가지로, 성장 기판, 제1 전극 및 제2 전극 등을 포함할 수 있다. 제1 반도체 영역(5)과 활성 영역(61,62) 사이에 V형 피트(V-shaped Pit) 발생층(5a)이 구비되어 있으며, V형 피트 발생층(5a)은 제1 반도체 영역(5)으로부터 이어진 관통 전위(15; Threading Dislocation)로부터 발생하여, V형 피트(49)를 활성 영역(61,62)에 형성시키며, 관통 전위(15)가 반도체 발광소자의 상측으로 이어지는 것을 막아 캐리어 트랩핑(Carrier Trapping)을 방지한다. 또한, 제2 반도체 영역(8)으로부터 주입된 정공(17)이 V형 피트(49)를 통해 제1 반도체 영역(5) 인근에 위치하는 우물층(61)에서 전자(16)와 재결합할 수 있어 고효율 반도체 발광소자를 구현할 수 있는 이점을 가진다. 전자 차단층(7)이 V형 피트(49)를 메우는 역할도 한다. V형 피트 발생층(5a)은 낮은 온도(예: 600~850℃)에서 반도체층을 성장시킴으로써, 형성될 수 있다.14 is a view showing an example of the semiconductor light emitting device disclosed in US Patent No. 6,329,667. The semiconductor light emitting device includes a first semiconductor region 5 and an active region 61 that generates light through recombination of electrons and holes. , 62 ; MQWs), an electron blocking layer 7 , and a second semiconductor region 8 . As shown in FIG. 1 , it may include a growth substrate, a first electrode and a second electrode, and the like. A V-shaped pit generating layer 5a is provided between the first semiconductor region 5 and the active regions 61 and 62, and the V-shaped pit generating layer 5a is formed in the first semiconductor region ( 5), the V-shaped pit 49 is formed in the active regions 61 and 62 by preventing the threading dislocation 15 from continuing to the upper side of the semiconductor light emitting device, thereby preventing the carrier Prevents Carrier Trapping. In addition, holes 17 injected from the second semiconductor region 8 can recombine with electrons 16 in the well layer 61 located near the first semiconductor region 5 through the V-shaped pit 49 . Therefore, it has the advantage of realizing a high-efficiency semiconductor light emitting device. The electron blocking layer 7 also serves to fill the V-shaped pits 49 . The V-type pit generation layer 5a may be formed by growing the semiconductor layer at a low temperature (eg, 600 to 850°C).

도 15는 미국 등록특허공보 제9,184,344호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, V형 피트 발생층을 자외선 발광 반도체 소자에 적용한 예가 제시되어 있다. 반도체 발광소자는 성장 기판(10), 버퍼층으로서 n형 또는 의도적으로 도핑되지 않은(UID; Un-Intentionally Doped) GaN 층(21'), V형 피트 발생층(1000), 제1 반도체 영역으로서 n+ AlGaN 층(22'), n- AlGaN 층(23'), 활성 영역(30'), 전자 차단층으로서 p-AlGaN 층(42'), 제2 반도체 영역으로서 p-layer (43'), 제1 전극(81) 그리고 제2 전극(82)을 포함한다. n- AlGaN 층(23')은 n+ AlGaN 층(22') 보다 도핑농도가 상대적으로 낮은 층이며, V형 피트 발생층(1000)이 n- AlGaN 층(23')과 활성 영역(30') 사이에 구비될 수도 있다. V형 피트 발생층(1000)은 AlN로 이루어질 수 있고, 도핑되지 않거나 실리콘(Si)으로 도핑될 수 있으며, 도핑농도는 1*1017 ~ 5*1018/cm3의 범위를 가질 수 있고, V형 피트 밀도는 2*108 ~ 2*109/cm2 범위를 가질 수 있으며, 50 ~ 500nm 범위의 상단 폭을 가질 수 있다. 또한, V형 피트 발생층(1000)은 50 ~ 1000nm의 두께를 가질 수 있으며, 단일층 또는 다층막으로 구성할 수 있음은 물론이다.15 is a view showing an example of a semiconductor light emitting device disclosed in US Patent No. 9,184,344, and an example in which a V-type pit generation layer is applied to an ultraviolet light emitting semiconductor device is presented. The semiconductor light emitting device includes a growth substrate 10 , an n-type or un-intentionally doped (UID) GaN layer 21 ′ as a buffer layer, a V-type pit generation layer 1000 , and n as a first semiconductor region. + AlGaN layer 22', n - AlGaN layer 23', active region 30', p-AlGaN layer 42' as electron blocking layer, p-layer 43' as second semiconductor region, It includes a first electrode 81 and a second electrode 82 . The n - AlGaN layer 23' is a layer having a relatively lower doping concentration than that of the n + AlGaN layer 22', and the V-type pit generation layer 1000 includes the n - AlGaN layer 23' and the active region 30' ) may be provided between The V-type pit generation layer 1000 may be made of AlN, may be undoped or may be doped with silicon (Si), and the doping concentration may be in the range of 1*10 17 to 5*10 18 /cm 3 , The V-pit density may range from 2*10 8 to 2*10 9 /cm 2 , and may have a top width in the range from 50 to 500 nm. In addition, the V-type pit generating layer 1000 may have a thickness of 50 to 1000 nm, and of course, may be formed of a single layer or a multilayer film.

도 14 및 도 15에 제시된 반도체 발광소자에 V형 피트를 형성하기 위하여 V형 피트 발생층(5a,1000)을 이용하며, V형 피트 발생층(5a,1000)에서 V형 피트를 발생시키는 기본 원리는 V형 피트 발생층(5a,1000)의 성장 온도를 낮추어주는 것이다(도 14에서 600 ~ 850℃, 도 15에서 650 ~ 950℃). 그런데, Al-rich AlGaN(30% 이상의 Al 조성을 갖는 AlGaN)과 AlN로 구성된 320nm 이하의 피크 파장을 갖는 심 자외선(Deep UV; C, B) LED 칩을 제작하기 위해서는, 성장 기판에 인접한 하단부의 AlN 결정성을 획기적으로 개선해야 하는데, AlN 성장은 1000℃ 이상의 고온에서 성장되어야 한다. 그러나, 도 15에 제시된 반도체 발광소자에서와 같이 1*1017 ~ 5*1018/cm3의 도핑농도로 실리콘(Si) 도핑되고 650 ~ 950℃의 성장온도에서 성장되는 AlN로는 요구되는 만큼의 V형 피트 밀도를 얻을 수 없을 뿐만 아니라, 고성능 심 자외선 발광 반도체 소자에 요구되는 고품질 Al-rich AlGaN 및 AlN 박막을 얻는 것이 불가능하다.The V-type pit generating layers 5a and 1000 are used to form V-type pits in the semiconductor light emitting device shown in FIGS. 14 and 15 , and the V-type pits are generated in the V-type pit generating layers 5a and 1000 . The principle is to lower the growth temperature of the V-shaped pit generation layers 5a and 1000 (600 to 850°C in FIG. 14, 650 to 950°C in FIG. 15). However, in order to fabricate a deep UV (C, B) LED chip having a peak wavelength of 320 nm or less composed of Al-rich AlGaN (AlGaN having an Al composition of 30% or more) and AlN, AlN at the lower end adjacent to the growth substrate Crystallinity should be improved dramatically, and AlN growth should be grown at a high temperature of 1000 °C or higher. However, as in the semiconductor light emitting device shown in FIG. 15, silicon (Si) doped with a doping concentration of 1*10 17 ~ 5*10 18 /cm 3 and grown at a growth temperature of 650 ~ 950 ° C. It is not only impossible to obtain a V-type pit density, but it is also impossible to obtain high-quality Al-rich AlGaN and AlN thin films required for high-performance deep-ultraviolet light-emitting semiconductor devices.

본 개시는 자외선 발광 반도체 소자에 요구되는 고품질 박막을 얻기 위해, V형 피트 발생층을 1000℃ 이상의 온도에서 성막하되, 이러한 성장온도 하에서, V형 피트를 형성하기 위하여 6*1018/cm3 이상의 도핑농도로 실리콘(Si) 도핑하는 것을 기술적 과제로 한다.In order to obtain a high-quality thin film required for an ultraviolet light emitting semiconductor device, the present disclosure forms a V-type pit generation layer at a temperature of 1000° C. or higher, and at this growth temperature, 6*10 18 /cm 3 or more to form a V-type pit. It is a technical task to doping silicon (Si) at a doping concentration.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features). Herein, a general summary of the present disclosure is provided, which should not be construed as limiting the scope of the present disclosure (This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).

본 개시에 따른 일 측면에 의하면(According to one aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 제1 반도체 영역 아래에 구비되는 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층; 그리고 성장기판과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자가 제공된다.According to one aspect according to the present disclosure (According to one aspect of the present disclosure), in an ultraviolet light emitting semiconductor device, a first semiconductor region having a first conductivity, which is grown using a growth substrate, and a material different from the first conductivity a plurality of semiconductor regions having a second semiconductor region having two conductivity, an active region interposed between the first semiconductor region and the second semiconductor region and emitting an ultraviolet light through recombination of electrons and holes; a high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer provided under the first semiconductor region; And an ID and IDB suppression layer provided between the growth substrate and the Al x Ga 1 - x N (0.5≤x≤1) layer grown at high temperature; an ultraviolet light emitting semiconductor device comprising a.

본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 활성 영역의 반대 측에서 제1 반도체 영역에 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1 - xN (0.5≤x≤1) 층; 제2 반도체 영역 측에 구비되며, 성장기판이 제거된 복수의 반도체 영역을 지지하는 지지 기판; 그리고, 복수의 반도체 영역과 지지 기판을 접합하는 접합층;을 포함하는 자외선 발광 반도체 소자가 제공된다.According to another aspect of the present disclosure (According to another aspect of the present disclosure), in an ultraviolet light emitting semiconductor device, a first semiconductor region having a first conductivity, which is grown using a growth substrate, is different from the first conductivity a plurality of semiconductor regions having a second semiconductor region having a second conductivity, an active region interposed between the first semiconductor region and the second semiconductor region and emitting an ultraviolet light through recombination of electrons and holes; an intentionally undoped Al x Ga 1 - x N (0.5≤x≤1) layer provided in the first semiconductor region on the opposite side of the active region; a support substrate provided on the side of the second semiconductor region and supporting the plurality of semiconductor regions from which the growth substrate has been removed; And, there is provided an ultraviolet light emitting semiconductor device comprising a; bonding layer bonding the plurality of semiconductor regions and the support substrate.

본 개시에 따른 또 다른 측면에 의하면(According to another aspect of the present disclosure), 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 320nm 이하의 피크 파장을 가지는 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역;을 구비하는 자외선 발광 반도체 소자를 제조하는 방법에 있어서, 상기 제1 반도체 영역을 성장하는 단계; 상기 제1 반도체 영역 위에, 1000℃ 이상의 성장온도와 6*1018 ~ 5*1019/cm3 범위의 도핑농도로, V형 피트를 가지는 V형 피트 발생층을 성장하는 단계; 상기 V형 피트를 유지하면서 상기 활성 영역을 성장하는 단계; 그리고, 상기 활성 영역 위에, 상기 제2 반도체 영역을 성장하는 단계;를 포함하는 자외선 발광 반도체 소자를 제조하는 방법이 제공된다.According to another aspect of the present disclosure (According to another aspect of the present disclosure), a first semiconductor region having a first conductivity, a second semiconductor region having a second conductivity different from the first conductivity, a first semiconductor region, In the method of manufacturing an ultraviolet light emitting semiconductor device comprising a; growing a first semiconductor region; growing a V-type pit generation layer having V-type pits on the first semiconductor region at a growth temperature of 1000° C. or higher and a doping concentration in the range of 6*10 18 to 5*10 19 /cm 3 ; growing the active region while maintaining the V-shaped pit; And, there is provided a method of manufacturing an ultraviolet light emitting semiconductor device comprising a; growing the second semiconductor region on the active region.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described at the end of 'Specific Contents for Implementation of the Invention'.

도 1은 미국 등록특허공보 US9,627,580호에 제시된 자외선 발광 반도체 소자의 일 예를 나타내는 도면,
도 2는 본 개시에 따른 자외선 발광 반도체 소자의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 4는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 5는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 6은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 7은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 8은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 9는 본 개시에 따른 반도체 칩 형태의 반도체 발광소자의 일 예를 나타내는 도면,
도 10은 도 9에 제시된 반도체 발광소자의 구체적인 일 예를 나타내는 도면,
도 11은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 12는 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 13은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면,
도 14는 미국 등록특허공보 제6,329,667호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 15는 미국 등록특허공보 제9,184,344호에 제시된 반도체 발광소자의 일 예를 나타내는 도면,
도 16은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면,
도 17은 도핑농도에 따라 V형 피트가 형성되는 정도를 나타내는 사진.1 is a view showing an example of an ultraviolet light emitting semiconductor device presented in US Patent Publication No. US9,627,580;
2 is a view showing an example of an ultraviolet light emitting semiconductor device according to the present disclosure;
3 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
4 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
5 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
6 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
7 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
8 is a view showing an example of a semiconductor light emitting device presented in US Patent No. 10,263,140;
9 is a view showing an example of a semiconductor light emitting device in the form of a semiconductor chip according to the present disclosure;
10 is a view showing a specific example of the semiconductor light emitting device shown in FIG. 9;
11 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9;
12 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9;
13 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9;
14 is a view showing an example of a semiconductor light emitting device presented in US Patent No. 6,329,667;
15 is a view showing an example of a semiconductor light emitting device presented in US Patent No. 9,184,344;
16 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure;
17 is a photograph showing the degree to which V-type pits are formed according to doping concentrations;

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).Hereinafter, the present disclosure will be described in detail with reference to the accompanying drawings (The present disclosure will now be described in detail with reference to the accompanying drawing(s)).

도 2는 본 개시에 따른 자외선 발광 반도체 소자의 일 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 1에 도시된 것과 마찬가지로, 성장기판(10; 예: 사파이어), 고온 성장된 AlN 층(20), 제1 반도체 영역(30; 예: n형 AlGaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예; AlGaN/AlGaN MQWs), 그리고 제2 반도체 영역(60; 예: p형 (Al)GaN)을 포함한다. 바람직하게는, 전자 차단층(50; Electron Blocking Layer; 예: p형 AlGaN)을 포함한다. 더하여, 고온 성장된 AlN 층(20)과 제1 반도체 영역(30) 사이에 ID 및 IDB 억제층(21), 저온 성장된 AlN 층(22) 및 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)을 포함한다.2 is a view showing an example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the UV light emitting semiconductor device is similar to that shown in FIG. 1 , a growth substrate 10 (eg, sapphire), an AlN layer 20 grown at a high temperature. , a first semiconductor region 30 (eg, an n-type AlGaN layer), an active region that generates light through recombination of electrons and holes (eg, AlGaN/AlGaN MQWs), and a second semiconductor region 60; eg: p-type (Al)GaN). Preferably, it includes an electron blocking layer 50 (eg, p-type AlGaN). In addition, between the high temperature grown AlN layer 20 and the first semiconductor region 30 , an ID and IDB suppression layer 21 , a low temperature grown AlN layer 22 and a high temperature grown Al x Ga 1-x N (0.5 ≤x≤1) layer 23 .

ID 및 IDB 억제층(21)은 AlN 물질을 산소(O2) 분위기에서 스퍼터링하여 AlaNbOc 조성으로 이루어지거나, 고온 성장된 AlN 층(20)에 대해 산소 표면 처리(Plasma, Annealing)를 함으로써, 형성될 수 있다. 일반적으로 고온 성장된 AlN 층(20)은 MOCVD 장치에서 형성되며, AlN/Sapphire 템플릿을 산소 표면 처리를 위해 MOCVD 장치로부터 꺼집어 내어 산소 표면 처리하거나 AlaNbOc를 직접 증착한 다음, 재차 MOCVD 장치 내부에서 다른 층들을 성장한다. (1) ID 및 IDB 억제층(21)의 일 예 공정인 산소 표면 처리(Oxygen Surface Treatment)는 기본적으로 소량의 산소(Oxygen) 분위기에서 500℃ 이상 고온에서 10분 이상 노출시키는데, 바람직하게는 산소 분자를 활성화시켜 AlN 층 표면에 AlaNbOc 형성을 촉진시키는데 RF 플라스마를 활용한다. (2) ID 및 IDB 억제층(21)의 또 다른 일 예 공정인 AlaNbOc 증착은 스퍼터링 포함 PVD 공정을 통해 AlaNbOc 물질을 직접 성막하거나 산소 분위기에서 AlN 물질을 증착하여 AlaNbOc 형성하다.ID and IDB suppression layer 21 is made of Al a N b O c composition by sputtering an AlN material in an oxygen (O 2 ) atmosphere, or oxygen surface treatment (Plasma, Annealing) for the AlN layer 20 grown at a high temperature By doing, it can be formed. In general, the high-temperature grown AlN layer 20 is formed in a MOCVD apparatus, and the AlN/Sapphire template is taken out from the MOCVD apparatus for oxygen surface treatment, oxygen surface treatment or Al a N b O c is directly deposited, and then again Grow other layers inside the MOCVD apparatus. (1) Oxygen surface treatment, which is an example process of the ID and IDB suppression layer 21, is basically exposed to a high temperature of 500° C. or more in a small amount of oxygen atmosphere for 10 minutes or more, preferably oxygen Al a N b O c on the surface of the AlN layer by activating the molecules to promote the formation It utilizes RF plasma. (2) Al a N b O c deposition, which is another example process of the ID and IDB suppression layer 21 , directly forms an Al a N b O c material through a PVD process including sputtering or deposits an AlN material in an oxygen atmosphere to form Al a N b O c .

고온 성장된 AlN 층(20) 대비 상대적으로 저온 성장(850℃ 이하)된 AlN 층(22)은 ID 및 IDB 억제층(21) 표면이 훼손되지 않고 알루미늄 극성 AlN 층을 갖도록 촉진하는 역할을 한다. 일 예로 저온 성장된 AlN 층(22)은 550-850℃에서 V/III Ratio 값이 3000, 7.5 μmol/min TMAl MO 소스로 10nm/min 성장속도로 50nm 이하의 두께를 갖도록 성장한다. 특히 알루미늄(Al) 조성이 질소(N)보다 상대적으로 많은 분위기에 성막하는 것이 알루미늄 극성(Al Polarity)을 갖는 표면 형성에 바람직하다. 경우에 따라서는 저온 성장된 AlN 층(22)은 삭제될 수 있다.Compared to the AlN layer 20 grown at a high temperature, the AlN layer 22 grown at a relatively low temperature (850° C. or less) serves to promote the ID and IDB suppression layer 21 to have an aluminum polar AlN layer without damaging the surface. For example, the low-temperature grown AlN layer 22 is grown to have a thickness of 50 nm or less at a growth rate of 10 nm/min with a V/III Ratio value of 3000 and 7.5 μmol/min TMAl MO source at 550-850°C. In particular, it is preferable to form a film in an atmosphere in which the composition of aluminum (Al) is relatively higher than that of nitrogen (N) to form a surface having aluminum polarity. In some cases, the low-temperature grown AlN layer 22 may be deleted.

고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)은 제1 반도체 영역(30)을 성장하는 기반을 제공하는 한편, 하부의 AlN 템플릿(10,20,21,22,23)과 제1 반도체 영역(30)의 격자상수 차이를 조절하여 스트레스를 최소화하는 기능을 한다. 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하) 조건에서 2-60 μmol/min TMAl과 10-40 μmol/min TMGa MO 소스로 200-40000 V/III Ratio 값을 갖도록 암모니아(NH3) 가스 유량을 조절하면서 성막한다.The high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 provides a basis for growing the first semiconductor region 30, while the underlying AlN templates 10, 20, 21, 22 , 23) and the lattice constant difference of the first semiconductor region 30 is adjusted to minimize stress. As an example, ammonia (NH 3 ) gas flow rate to have a value of 200-40000 V/III Ratio as a 2-60 μmol/min TMAl and 10-40 μmol/min TMGa MO source at a growth temperature of 1100° C. or higher and low pressure (200 mbar or less) conditions It is formed while controlling

고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)이 소정의 두께 이상 성장할 때, 고정된 TMAl과 TMGa MO 소스 유량(μmol/min)에서 암모니아(NH3) 가스 유량 변화에 따라 V/III Ratio를 제어하여 3D 성장(성장 표면의 in-plane(x-y축 방향)에서 성장 속도보다 out-plane(z축 방향)으로의 성장 속도가 더 클 경우)과 2D 성장(성장 표면의 in-plane(x-y축 방향)에서 성장 속도가 out-plane(z축 방향)으로의 성장 속도보다 더 클 경우)을 반복함으로써 다수의 공극(Air Void)을 형성시킬 수 있다. 일 예로 V/III Ratio 값이 400-800일 때 3D 성장이고, 그 이하인 50~200 값이면 2D 성장이 가능하다. 반복 성장과 V/III Ratio 변경으로 다수의 공극(Air Void) 형성과 함께 이들의 크기와 밀도 제어가 가능하다. 그 결과로서 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)과 함께 전체 성장기판(10) 포함한 템플릿(Template)의 열-기계적인 스트레스를 완화해 미세 크랙 등을 억제하는 기능을 한다.When the high temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 is grown over a predetermined thickness, ammonia (NH 3 ) gas flow rate at a fixed TMAl and TMGa MO source flow rate (μmol/min) 3D growth (when the growth rate in the in-plane (xy-axis direction) of the growth surface is greater than the growth rate in the out-plane (z-axis direction)) and 2D growth (growth A plurality of air voids can be formed by repeating the growth rate in the in-plane (xy-axis direction) of the surface is greater than the growth rate in the out-plane (z-axis direction). For example, 3D growth is performed when the V/III Ratio value is 400-800, and 2D growth is possible when the V/III Ratio value is less than or equal to 50-200. Through repeated growth and V/III Ratio change, it is possible to control their size and density along with the formation of a large number of air voids. As a result, the thermo-mechanical stress of the template including the entire growth substrate 10 together with the Al x Ga 1 - x N (0.5≤x≤1) layer 23 grown at high temperature is relieved to reduce microcracks, etc. has a deterrent function.

고온 성장된 AlN 층(20)은 사파이어 성장기판(10) 상부에 1000℃ 이상의 고온에서 기본적인 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정을 거친 후, 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하), V/III Ratio 1000-2000 조건에서, 10-50μmol/min TMAl MO 소스와 900-1200sccm 암모니아(NH3) 유량을 조절하여 1μm/h 성장 속도로 성막할 수 있다.The AlN layer 20 grown at a high temperature is subjected to a basic nitridation or aluminum pre-flow (Alumination) process at a high temperature of 1000° C. or higher on the sapphire growth substrate 10, and then, for example, a growth temperature of 1100. A film can be formed at a growth rate of 1 μm/h by adjusting the flow rate of 10-50 μmol/min TMAl MO source and 900-1200 sccm ammonia (NH 3 ) above ℃, low pressure (200 mbar or less), and V/III Ratio 1000-2000. .

도 2에는 본 개시에 따른 자외선 발광 반도체 소자가 에피택시 웨이퍼 형태로 제시되어 있으며, 도 1에서와 마찬가지로 제1 오믹 전극(70; 예: Cr/Ni), 제1 패드 전극(75; 예: Au). 전류 확산 전극(80; 예: 투광성 전극(ITO) 또는 반사 전극(Al/Ni)) 그리고 제2 패드 전극(85; 예: Cr/Ni/Au 또는 Au)을 형성함으로써, 래터럴 칩 또는 플립 칩 형태를 가질 수 있다.2 , the ultraviolet light emitting semiconductor device according to the present disclosure is presented in the form of an epitaxial wafer, and as in FIG. 1 , a first ohmic electrode 70 (eg, Cr/Ni) and a first pad electrode 75 (eg, Au) ). By forming a current spreading electrode 80 (eg, a light transmitting electrode (ITO) or a reflective electrode (Al/Ni)) and a second pad electrode 85 (eg, Cr/Ni/Au or Au), a lateral chip or flip chip shape can have

도 3은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 2에 제시된 자외선 발광 반도체 소자에 더하여, 저온 성장된 AlN 층(22)과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23) 사이에 고온 성장된 AlN 층(24)을 포함한다. 일 예로 성장 온도 1100℃ 이상과 저압(200mbar 이하), V/III Ratio 1000-2000 조건에서, 10-50μmol/min TMAl MO 소스와 900-1200sccm 암모니아(NH3) 유량을 조절하여 1μm/h 성장 속도로 성막한다. 고정된 TMAl MO 소스 유량(μmol/min)에서 암모니아(NH3) 가스 유량 변화에 따라 V/III Ratio를 제어하여 3D 성장과 2D 성장을 반복함으로써 다수의 공극(Air Void)을 형성시킬 수 있다. 일 예로 V/III Ratio 값이 400-800일 때 3D 성장이고, 그 이하인 50~200 값이면 2D 성장이 가능하다. 반복 성장과 V/III Ratio 변경으로 다수의 공극(Air Void) 형성과 함께 이들의 크기와 밀도 제어가 가능하다.3 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the UV light emitting semiconductor device is an AlN layer 22 grown at a low temperature and Al x grown at a high temperature in addition to the UV light emitting semiconductor device shown in FIG. 2 . A high-temperature grown AlN layer 24 is included between the Ga 1 - x N (0.5≤x≤1) layers 23 . For example, at a growth temperature of 1100° C. or higher, low pressure (200 mbar or less), V/III Ratio 1000-2000, 10-50 μmol/min TMAl MO source and 900-1200 sccm ammonia (NH 3 ) 1 μm/h growth rate by controlling the flow rate to be encapsulated with A plurality of air voids can be formed by repeating 3D growth and 2D growth by controlling the V/III ratio according to the change in ammonia (NH 3 ) gas flow rate at a fixed TMAl MO source flow rate (μmol/min). For example, 3D growth is performed when the V/III Ratio value is 400-800, and 2D growth is possible when the V/III Ratio value is less than or equal to 50-200. Through repeated growth and V/III Ratio change, it is possible to control their size and density along with the formation of a large number of air voids.

도 4는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 3에 제시된 자외선 발광 반도체 소자에 더하여, 고온 성장된 AlN 층(20)과 ID 및 IDB 억제층(21) 사이에 희생층(25)을 포함한다. 희생층(25)을 구비함으로써, 자외선 발광 반도체 소자(에피택시 웨이퍼)는 버티컬 칩 구조의 형태를 만드는데 이용될 수 있다. 희생층(25)은 레이저 리프-오프(LLO; Laser Liff-Off)를 이용하여 제거되는 것이 바람직하며, 이를 통해 성장기판(10)이 복수의 반도체층(25 to 60)으로부터 분리된다. 희생층(25)이 습식 식각을 통해 제거될 수 있음은 물론이다. 희생층(25)의 성장은 AlN/AlyGa1 - yN (0<y≤0.5)의 단일 및 교대로 적층 성장이 가능하며, 두께는 1㎛이하로 바람직하게는 100~600nm이다. 성장 온도는 1100~1200℃이며, V/III Ratio 2000~3000, 60~80 μmol/min TMAl MO 소스와 6000~8000sccm NH3, 1μm/h 성장속도를 유지하며 희생층(25)이 성장된다. 희생층(25)을 구성하고 있는 AlN 대신 AlzGa1 - zN (0.5<z<1)로 대체도 가능하다.4 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the UV light emitting semiconductor device is an AlN layer 20 and ID and IDB suppression layers grown at high temperature in addition to the UV light emitting semiconductor device shown in FIG. 3 . A sacrificial layer 25 is included between (21). By providing the sacrificial layer 25, the ultraviolet light emitting semiconductor device (epitaxial wafer) can be used to form the shape of a vertical chip structure. The sacrificial layer 25 is preferably removed using a laser leaf-off (LLO), whereby the growth substrate 10 is separated from the plurality of semiconductor layers 25 to 60 . Of course, the sacrificial layer 25 may be removed through wet etching. The growth of the sacrificial layer 25 can be single and alternately stacked growth of AlN/Al y Ga 1 - y N (0 < y ≤ 0.5), and the thickness is preferably 100 to 600 nm with a thickness of 1 μm or less. The growth temperature is 1100~1200℃, V/III Ratio 2000~3000, 60~80 μmol/min TMAl MO source, 6000~8000sccm NH3, 1 μm/h The sacrificial layer 25 is grown while maintaining the growth rate. Instead of AlN constituting the sacrificial layer (25) Al z Ga 1 - z N (0.5 <z <1) it is also possible to replace.

도 5는 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 4에 제시된 자외선 발광 반도체 소자와 달리, 저온 성장된 AlN 층(22)과 고온 성장된 AlN 층(24)에 희생층(25)을 구비한다. 이 경우에, 알루미늄(Al) 조성이 50% 이하를 가지는 희생층(25)이 100% 알루미늄(Al) 조성을 갖는 저온 성장된 AlN 층(22) 상부에 단층 또는 다층으로 형성되기 때문에 격자상수 값에서 큰 차이를 나타내고 이로 인해서 열-기계적 스트레스 발생과 함께, 희생층(25) 상부에 후속하여 성장하는 50% 이상의 알루미늄(Al) 조성을 갖는 자외선 발광 반도체 소자의 에피택시 구조에 ID(Inversion Domain) 또는 IDB(Inversion Domain Boundary)를 포함한 다양한 결정학적 결함들(Crystalline Defects)을 생성하는 시초 역할을 할 수 있다. 희생층(25) 아래에 ID 및 IDB 억제층(21)과 저온 성장된 AlN 층(21)을 구비함으로써 이러한 문제에 대응할 수 있게 된다.5 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the UV light emitting semiconductor device is different from the UV light emitting semiconductor device shown in FIG. 4 , an AlN layer 22 grown at a low temperature and an AlN layer grown at a high temperature. A sacrificial layer 25 is provided on the 24 . In this case, since the sacrificial layer 25 having an aluminum (Al) composition of 50% or less is formed as a single layer or multiple layers on the low-temperature grown AlN layer 22 having a 100% aluminum (Al) composition, the lattice constant value is ID (Inversion Domain) or IDB in the epitaxial structure of an ultraviolet light emitting semiconductor device having a composition of 50% or more of aluminum (Al) that is subsequently grown on the sacrificial layer 25 along with the generation of thermo-mechanical stress and the large difference. (Inversion Domain Boundary) can play a role in the initiation of various crystalline defects (Crystalline Defects) including. By providing the ID and IDB suppression layer 21 and the low-temperature grown AlN layer 21 under the sacrificial layer 25, it is possible to cope with this problem.

도 6은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 2에 제시된 자외선 발광 반도체 소자와 달리, 고온 성장된 AlN 층(20)의 위치에 희생층(25)을 포함한다. 따라서 희생층(25)은 성장기판(10)의 제거를 위한 기능뿐만 아니라, 반도체층 성장의 씨앗으로 기능한다. 또한 자외선 발광 반도체 소자는 도 3에 제시된 자외선 발광 반도체 소자와 달리, 고온 성장된 AlN 층(24)의 위치에 고온 성장된 AlN 층(20)을 포함한다. ID 및 IDB 억제층(21)과 저온 성장된 AlN 층(22)은 희생층(25)에 존재하는 결정학적 결함들을 억제하는 역할을 한다. 희생층(25)의 형성에 앞서, 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정이 이루어지는 것이 바람직하다.6 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the UV light emitting semiconductor device is different from the UV light emitting semiconductor device shown in FIG. 2 , a sacrificial layer ( 25). Accordingly, the sacrificial layer 25 functions not only as a function for removing the growth substrate 10 but also as a seed for semiconductor layer growth. In addition, the UV light emitting semiconductor device includes an AlN layer 20 grown at a high temperature at the position of the high temperature grown AlN layer 24 , unlike the UV light emitting semiconductor device shown in FIG. 3 . The ID and IDB suppression layer 21 and the low-temperature grown AlN layer 22 serve to suppress crystallographic defects present in the sacrificial layer 25 . Prior to the formation of the sacrificial layer 25, it is preferable that a nitridation or an aluminum pre-flow (Al Pre-flow) process is performed.

도 7은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 도 6에 제시된 자외선 발광 반도체 소자와 달리, 저온 성장된 AlN 층(22)과 고온 성장된 AlN 층(20) 사이에 희생층(25)을 포함한다. 바람직하게는 ID 및 IDB 억제층(21)의 형성에 앞서, 질화 처리(Nitridation) 또는 알루미늄 프리플로우(Al Pre-flow; Alumination) 공정이 이루어지는 것이 바람직하다.7 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure. The UV light emitting semiconductor device is different from the UV light emitting semiconductor device shown in FIG. 6 , an AlN layer 22 grown at a low temperature and an AlN layer grown at a high temperature. A sacrificial layer 25 is included in between (20). Preferably, prior to the formation of the ID and IDB suppression layer 21, a nitridation or aluminum pre-flow (Al Pre-flow; Alumination) process is preferably performed.

도 8은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자의 일 예를 나타내는 도면으로서, 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)는 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50), 접합층(90), 제1 전기적 연결(93) 그리고 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하는 지지 기판(101)을 포함한다. 복수의 반도체 영역(30,40,50)은 접합층(90)과 제1 전기적 연결(93)을 통해 제1 전기적 통로(91) 및 제2 전기적 통로(92)와 전기적으로 연통한다. 도 4 내지 도 7에 도시된 성장기판(10)은 지지 기판(101)이 접합층(90)을 통해 복수의 반도체 영역(30,40,50))에 접합된 상태에서 희생층(25)에 성장기판 제거공정(예: LLO)을 행함으로써, 복수의 반도체 영역(30,40,50)과 지지 기판(101)으로부터 분리된다.8 is a view showing an example of a semiconductor light emitting device disclosed in US Patent No. 10,263,140, in which the semiconductor light emitting device (semiconductor chip type; growth substrate removed) includes a first semiconductor region 30, an active region ( 40 ), a second semiconductor region 50 , a bonding layer 90 , a first electrical connection 93 , and a support substrate 101 having a first electrical path 91 and a second electrical path 92 . do. The plurality of semiconductor regions 30 , 40 , and 50 are in electrical communication with the first electrical path 91 and the second electrical path 92 through the bonding layer 90 and the first electrical connection 93 . The growth substrate 10 shown in FIGS. 4 to 7 is attached to the sacrificial layer 25 in a state in which the support substrate 101 is bonded to the plurality of semiconductor regions 30 , 40 , 50 through the bonding layer 90 ). By performing a growth substrate removal process (eg, LLO), the plurality of semiconductor regions 30 , 40 , 50 and the support substrate 101 are separated.

도 9는 본 개시에 따른 반도체 칩 형태의 반도체 발광소자의 일 예를 나타내는 도면으로서, 도 8에 제시된 반도체 발광소자를 제조하는데 적용된 공정을 도 4 내지 도 7에 제시된 반도체 에피 형태의 반도체 발광소자에 도입한 결과물을 나타낸다. 즉, 제1 반도체 영역(30)에 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)이 구비되어 있다. 희생층(25)의 제거 후에 남겨진 고온 성장된 AlN 층(24), 저온 성장된 AlN 층(22), ID 및 IDB 억제층(21), 고온 성장 성장된 AlN 층(20)은 제거된다. 일 예로 LLO 공정을 통해 희생층(25)과 사파이어로 된 성장기판(10)을 제거한 다음, 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)이 노출될 때까지 건식 식각(Dry Etching) 공정을 통해서 고온 성장된 AlN 층(24), 저온 성장된 AlN 층(22), IDB 억제층(21), 고온 성장 성장된 AlN 층(20)을 완전히 제거한다. 상온(25℃)에서 ICP-RIE 건식 식각 장치 챔버속으로 알콘(Ar), 염소(Cl2), 및 붕화염소(BCl3)개스를 유입시켜 총 유량을 45sccm 유지하되 Ar 유량을 10sccm 이하로 조절하면서 Cl2 및 BCl3 유량을 적절한 비율로 조절하여 평탄한 표면을 갖도록 식각한다.9 is a view showing an example of a semiconductor light emitting device in the form of a semiconductor chip according to the present disclosure, wherein the process applied to manufacturing the semiconductor light emitting device shown in FIG. 8 is applied to the semiconductor light emitting device of the semiconductor epi type shown in FIGS. 4 to 7 . Shows the results of the introduction. That is, the Al x Ga 1 - x N (0.5≤x≤1) layer 23 grown at a high temperature is provided in the first semiconductor region 30 . The high temperature grown AlN layer 24, the low temperature grown AlN layer 22, the ID and IDB suppression layer 21, and the high temperature growth grown AlN layer 20 left after the removal of the sacrificial layer 25 are removed. For example, the sacrificial layer 25 and the growth substrate 10 made of sapphire are removed through the LLO process, and then the Al x Ga 1 - x N (0.5≤x≤1) layer 23 grown at high temperature is exposed until the layer 23 is exposed. The high temperature grown AlN layer 24 , the low temperature grown AlN layer 22 , the IDB suppression layer 21 , and the high temperature grown AlN layer 20 are completely removed through a dry etching process. Alcon (Ar), chlorine (Cl 2 ), and chlorine boride (BCl 3 ) gases were introduced into the chamber of the ICP-RIE dry etcher at room temperature (25℃) to maintain the total flow rate of 45 sccm, but adjust the Ar flow rate to 10 sccm or less. While adjusting the Cl 2 and BCl 3 flow rates at an appropriate ratio, etching is performed to have a flat surface.

고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)은 ID 또는 IDB 포함한 결정학적 결함(Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe)을 최소화하기 위해 의도적으로 도입된 불순물 내지 도펀트(Si, Mg)를 포함하지 않는 고(高) 저항성 절연체로 형성되는 것이 바람직하다. 또한 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)에는 광추출 효율을 높이기 위한 거친 표면(23S)이 형성되는 것이 바람직하다. 필요에 따라, 저(低) 굴절률 물질(23P; SiO2, Al2O3, AlON, MgF, CaF, 등)이 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23) 위에 추가로 PVD 또는 CVD 방법으로 형성될 수 있다. ID 또는 IDB 등의 결정학적 결함이 최소화된 고온 성장된 AlxGa1-xN (0.5≤x≤1) 층(23)은 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)의 핵심 영역인 제1 반도체 영역(30), 활성 영역(40), 제2 반도체 영역(50)이 LLO 공정시에 발생할 할 있는 기계적 충격으로부터 구조적으로 안전하게 유지할 수 있도록 지지(Supporting) 역할을 할 뿐만이 아니라 성장 공정중에 ID 또는 IDB 등의 결정학적 결함을 최소화하여 고(高) 전류 인가 시에 반도체 발광소자의 에피택시가 파괴되지 않도록 도와준다.High-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 is intentionally introduced to minimize crystalline defects (Crystalline Defects; Vacancy, Dislocation, Stacking fault, Nanopipe) including ID or IDB. It is preferable to form a high resistivity insulator that does not contain impurities or dopants (Si, Mg). In addition, it is preferable that a rough surface 23S for increasing light extraction efficiency is formed on the Al x Ga 1-x N (0.5≤x≤1) layer 23 grown at a high temperature. If necessary, a low refractive index material (23P; SiO 2 , Al 2 O 3 , AlON, MgF, CaF, etc.) is high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 ) may be further formed by a PVD or CVD method. The Al x Ga 1-x N (0.5≤x≤1) layer 23 grown at high temperature with minimized crystallographic defects such as ID or IDB is the core of the semiconductor light emitting device (semiconductor chip type; growth substrate removed) The first semiconductor region 30 , the active region 40 , and the second semiconductor region 50 , which are regions, not only play a supporting role but also grow to be structurally safe from mechanical shocks that may occur during the LLO process. It helps to prevent the epitaxy of the semiconductor light emitting device from being destroyed when a high current is applied by minimizing crystallographic defects such as ID or IDB during the process.

저 굴절률 물질(23P)은 2.0 이상의 고(高) 굴절률로 구성된 반도체 발광소자(반도체 칩 형태; 성장기판이 제거된 형태)에서 생성된 자외선 광(Photon)이 공기(굴절률 1.1) 중으로 비교적 용이하게 추출될 수 있도록 도와주는 역할을 한다. 특히 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)의 굴절률보다 작은 값을 갖는 물질로 성막하는 것이 바람직하다.In the low refractive index material 23P, ultraviolet light (Photon) generated from a semiconductor light emitting device (semiconductor chip type; growth substrate removed) composed of a high refractive index of 2.0 or higher is relatively easily extracted into air (refractive index 1.1). It serves to help you become In particular, it is preferable to form a film with a material having a value smaller than the refractive index of the Al x Ga 1 - x N (0.5≤x≤1) layer 23 grown at high temperature.

도 10은 도 9에 제시된 반도체 발광소자의 구체적인 일 예를 나타내는 도면으로서, 제1 전기적 통로(91)가 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어 있고, 제2 전기적 통로(92)가 제1 전기적 연결(93)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있다. 도면 번호 110, 111은 절연층이며, 도면 번호 94는 제1 도전층이다. 거친 표면(23S)과 저 굴절률 물질(23P)이 구비될 수 있음은 물론이다.FIG. 10 is a view showing a specific example of the semiconductor light emitting device shown in FIG. 9 , in which a first electrical path 91 is electrically connected to the first semiconductor region 30 through the bonding layer 90 , and the second An electrical path 92 is electrically connected to the second semiconductor region 50 through a first electrical connection 93 . Reference numerals 110 and 111 denote insulating layers, and reference numeral 94 denotes a first conductive layer. Of course, the rough surface 23S and the low refractive index material 23P may be provided.

도 11은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 제1 전기적 통로(91)가 접합층(90)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 통로(92)가 제1 전기적 연결(93)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어 있다. 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)의 일부를 제거함으로써 노출되는 제1 반도체 영역(30)에 제1 전기적 연결(93)이 형성된다. 도면 번호 110은 절연층이며, 도면 번호 95는 제2 도전층이다. 거친 표면(23S)과 저 굴절률 물질(23P)이 구비될 수 있음은 물론이다.11 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9 , in which a first electrical path 91 is electrically connected to the second semiconductor region 50 through a bonding layer 90 , Two electrical passages 92 are electrically connected to the first semiconductor region 30 through a first electrical connection 93 . A first electrical connection 93 is formed in the exposed first semiconductor region 30 by removing a portion of the high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 . Reference numeral 110 denotes an insulating layer, and reference numeral 95 denotes a second conductive layer. Of course, the rough surface 23S and the low refractive index material 23P may be provided.

도 12는 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 도 10에 제시된 반도체 발광소자와 달리, 지지 기판(101)에 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하지 않고, 절연층(111)에 개구를 형성하여 제2 전기적 연결(96)을 형성한 점에서 차이를 가진다. 제1 전기적 연결(93)은 제1 도전층(94)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 연결(96)은 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결된다. 제1 전기적 연결(93)과 제2 전기적 연결(96)은 와이어 본딩을 위한 본딩 패드로 역할한다.FIG. 12 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9 , and unlike the semiconductor light emitting device shown in FIG. 10 , a first electrical path 91 and a second electrical path 92 in the support substrate 101 . ) is not provided, and the second electrical connection 96 is formed by forming an opening in the insulating layer 111 . A first electrical connection 93 is electrically connected to the second semiconductor region 50 through a first conductive layer 94 , and a second electrical connection 96 is connected to the first semiconductor region through a bonding layer 90 . (30) is electrically connected. The first electrical connection 93 and the second electrical connection 96 serve as bonding pads for wire bonding.

도 13은 도 9에 제시된 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 도 12에 제시된 반도체 발광소자와 달리, 제1 전기적 연결(93)은 제2 도전층(95)을 통해 제2 반도체 영역(50)에 전기적으로 연결되어 있고, 제2 전기적 연결(96)은 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층(23)을 관통하여 제1 반도체 영역(30)에 전기적으로 연결된다. 제2 전기적 연결(96)읜 제1 반도체 영역(30)의 도핑 농도가 가장 높은 영역으로 이어지는 것이 바람직하다. 제1 전기적 연결(93)과 제2 전기적 연결(96)은 와이어 본딩을 위한 본딩 패드로 역할한다.13 is a view showing another specific example of the semiconductor light emitting device shown in FIG. 9 . Unlike the semiconductor light emitting device shown in FIG. 12 , the first electrical connection 93 is connected to the second semiconductor through the second conductive layer 95 . is electrically connected to the region 50 , and the second electrical connection 96 penetrates through the high temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer 23 to the first semiconductor region 30 . electrically connected to Preferably, the second electrical connection 96 leads to a region having the highest doping concentration of the first semiconductor region 30 . The first electrical connection 93 and the second electrical connection 96 serve as bonding pads for wire bonding.

도 16은 본 개시에 따른 자외선 발광 반도체 소자의 또 다른 예를 나타내는 도면으로서, 자외선 발광 반도체 소자는 성장기판(10; 예: 사파이어), 버퍼층(20a; 예: 고온 성장된 AlN 층(20)), 제1 반도체 영역(30; 예: 단층의 n형 AlnGa1 - nN (x<n) 또는 단일 또는 멀티 페어(pair)의 n형 AlnGa1 - nN/AluGa1 -uN (x<n<u)), V형 피트 발생층(31; 예: 단층의 AlN 또는 AleGa1 - eN (x<e, 0.5≤e<1), 단일 또는 멀티 페어의 AlzGa1-zN/AljGa1-jN (x<z<j≤1), V형 피트 발생층(31)의 전체의 Al 함량은 50% 이상, 6*1018 ~ 5*1019/cm3 범위의 도펀트(예: Si) 도핑 농도, 50~ 500nm 범위의 두께; 고품위 Al-rich AlGaN 및 AlN 박막 내에 V형 피트(V)의 크기를 200nm 이상으로 조절하는 데에는 어려움이 있으며, V형 피트 생성층(31)의 위치가 매우 중요한데, 활성 영역(MQW) 하부단에서 500nm 이하까지로 하는 것이 바람직하다 하겠다.), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(40; 예: 2 ~ 6 페어의 AlxGa1 -xN/AlyGa1-yN (x<y) MQWs; 1 ~ 5nm 두께의 우물층과 1.5 ~ 10nm 두께의 장벽층), 그리고 제2 반도체 영역(60)을 포함한다. 바람직하게는, 전자 차단층(50; Electron Blocking Layer; 예: 단층의 AlhGa1 - hN (y<h) 또는 단일 또는 멀티 페어의 AlhGa1-hN/AlgGa1-gN (y<h<g))을 포함한다. 필요에 따라, 버퍼층(20a)은 씨앗으로 기능하는 AlN(20b) 및 전위 필터링 층(20c; Dislocation Filtering Layer; 예: 단일 또는 멀티 페어의 AlmGa1-mN/AlsGa1-sN (n<m<s≤1))을 더 포함할 수 있으며, 버퍼층(20a)이 도 2 내지 도 7에 제시된 고온 성장된 AlN 층(20), ID 및 IDB 억제층(21), 저온 성장된 AlN 층(22), 고온 성장된 AlxGa1 - xN (0≤x≤0.5) 층(23), 고온 성장된 AlN 층(24) 및 희생층(25)의 조합으로 이루어질 수 있음은 물론이다. 또한, V형 피트 발생층(31)과 활성 영역(40) 사이에 제1 스페이서 층(32; 예: 20 ~ 60nm 두께의 un-doped AlpGa1 - pN (0.5<p))을, 활성 영역(40)과 전자 차단층(50) 사이에 제2 스페이서 층(52; 예: 10 ~ 50nm 두께의 un-doped AlqGa1 - qN (p<q))을 구비할 수 있다. 제2 반도체 영역(60)은 제1 정공 주입층(60a; 예: 단층의 p형 AliGa1 - iN (x<i<h) 또는 단일 또는 멀티 페어의 p형 AliGa1 - iN/AlvGa1 - vN (x<i<v<<h)), 제2 정공 주입층(60b; 예: 단층의 p형 AlkGa1 - kN (x<k<i) 또는 단일 또는 멀티 페어의 p형 AlkGa1 - kN/AlwGa1 - wN (x<k<w<i)) 및 제2 접촉층(60c)으로 구성될 수 있다. 제2 접촉층(60c; 예: 단층의 p형 AloGa1 - oN (x<o) 또는 단일 또는 멀티 페어의 p형 AloGa1 - oN/AlfGa1 - fN (x<o<f))은 제2 전극(82; 도 15 참조)과 접촉하는 층이다. 이러한 관점에서 제1 반도체 영역(30)은 제1 전극(81; 도 15 참조)과 접촉하므로 제1 접촉층이라 할 수 있다. 도 16에 제시된 자외선 반도체 소자는 래터럴 칩, 플립 칩 또는 버티컬 칩의 형태를 가질 수 있으며, 도 9 내지 도 13에 제시된 형태를 가질 수 있음도 물론이다. V형 피트(V)는 V형 피트 발생층(31)으로부터 발생되어 활성 영역(40)과 전류 차단층(50)에 이르기까지 예를 들어, 예: 50 ~ 500nm의 깊이로 형성될 수 있으며, 제1 정공 주입층(60a)에 의해 메워져 있다. 전류 차단층(50)이 V형 피트(V)를 메울 수 있음은 물론이다. V형 피트 발생층(31; 예: 단층의 AlN 또는 AleGa1 - eN (x<e, 0.5≤e<1), 단일 또는 멀티 페어의 AlzGa1 - zN/AljGa1 - jN (x<z<j≤1), V형 피트 발생층(31)의 전체의 Al 함량은 50% 이상, 6*1018 ~ 5*1019/cm3의 범위의 도펀트(예: Si) 도핑 농도, 50 ~ 500nm 범위의 두께)은 단층인 경우, 1000 ~ 1300℃의 온도, 50 ~ 100mbar의 압력, 50 ~ 300umole의 Al 몰비율, 30 ~ 200 또는 800 ~ 5000의 V/III ratio로 형성될 수 있으며, 단일 또는 멀티 페어인 경우, 같은 조건에서 800 ~ 3000의 V/III ratio로 형성될 수 있다. 전위 필터링 층(20c; Dislocation Filtering Layer; 예: 단일 또는 멀티 페어의 AlmGa1 -mN/AlsGa1 - sN (n<m<s≤1))은 성장 기판(10)과 AlN 물질 간의 격자 상수와 열팽창 계수 차이로 인해 발생된 다량의 관통 전위(Threading Dislocation)의 수를 감소시켜 주는 기능을 한다. 특히, 성장 방향과 나란하게 전파되는 오픈 코아 전위(Open Core Dislocation)를 억제하는 역할이 주 기능이다. 제1 스페이서 층(32; 예: 20 ~ 60nm 두께의 un-doped AlpGa1 - pN (0.5<p))과 제2 스페이서 층(52; 예: 10 ~ 50nm 두께의 un-doped AlqGa1 - qN (p<q))은 통상적으로 도펀트(Si, Mg)로 도핑하지 않는 것이 바람직며, 제1 반도체 영역 측(30,31)과 제2 반도체 영역 측(50,60)의 도펀트(Si, Mg)가 성장 중 또는 장시간 구동 시에 활성 영역(40)으로 물질 확산되는 현상을 억제해서 성능과 함께 신뢰성을 개선하는 역할을 한다. 제1 정공 주입층(60a; 예: 단층의 p형 AliGa1 - iN (x<i<h) 또는 단일 또는 멀티 페어의 p형 AliGa1 - iN/AlvGa1 - vN (x<i<v<<h))은 V형 피트(V)를 메우는 층으로, V형 피트(V)를 통해 활영 영역(40)의 하부에 위치하는 우물층으로도 정공이 원활히 공급될 수 있도록 역할한다. 통상 MQWs에서 최하층 우물층과 장벽층을 first well, barrier라 칭하고, 최상층 우물층과 장벽층을 last well, barrier라 칭한다. V형 피트(V)가 없는 경우에 반도체 발광소자의 발광은 주로 last well과 그 인근 우물층에서 이루어지지만, V형 피트(V)가 활성 영역(40)의 아래에서부터 형성되는 경우에, first well과 그 인근 우물층에도 정공이 원활히 공급되어 발광이 이루어지게 되며, 이는 고출력 심 자외선 발광 반도체 소자를 구현하는데, 필수적인 요소라 할 것이다. 제2 정공 주입층(60b; 예: 단층의 p형 AlkGa1 - kN (x<k<i) 또는 단일 또는 멀티 페어의 p형 AlkGa1 - kN/AlwGa1 - wN (x<k<w<i))은 제2 반도체 영역(60) 전체에 걸친 전류 확산(current spreading)을 원활히 하는 기능을 한다.16 is a view showing another example of an ultraviolet light emitting semiconductor device according to the present disclosure, wherein the ultraviolet light emitting semiconductor device includes a growth substrate 10 (eg, sapphire), a buffer layer 20a (eg, an AlN layer 20 grown at a high temperature) , first semiconductor region 30; for example, single-layer n-type Al n Ga 1 - n N (x<n) or single or multiple pairs of n-type Al n Ga 1 - n N/Al u Ga 1 - u N (x<n<u)), V-shaped pit generating layer 31; e.g., single layer of AlN or Al e Ga 1 - e N (x<e, 0.5≤e<1), single or multiple pairs of Al z Ga 1-z N/Al j Ga 1-j N (x<z<j≤1), the total Al content of the V-shaped pit generation layer 31 is 50% or more, 6*10 18 ~ 5*10 Dopant (eg Si) doping concentration in the range of 19 /cm 3 , thickness in the range of 50 to 500 nm; It is difficult to control the size of V-shaped pits (V) in high-grade Al-rich AlGaN and AlN thin films to 200 nm or more, The location of the V-shaped pit generation layer 31 is very important, and it is preferable to set it to 500 nm or less at the lower end of the active region MQW), an active region 40 that generates light through recombination of electrons and holes; Example: 2 to 6 pairs of Al x Ga 1 -x N/Al y Ga 1-y N (x<y) MQWs; 1 to 5 nm thick well layer and 1.5 to 10 nm thick barrier layer), and a second semiconductor region 60 . Preferably, an electron blocking layer (50; Electron Blocking Layer; for example, a single layer of Al h Ga 1 - h N (y<h) or single or multiple pairs of Al h Ga 1-h N/Al g Ga 1-g) N (y<h<g)). If necessary, the buffer layer 20a may include AlN 20b functioning as a seed and a dislocation filtering layer 20c; for example, single or multiple pairs of Al m Ga 1-m N/Al s Ga 1-s N (n<m<s≤1)), wherein the buffer layer 20a is a high-temperature grown AlN layer 20, ID and IDB suppression layer 21, low-temperature grown shown in FIGS. 2 to 7 AlN layer 22, high temperature grown Al x Ga 1 - x N (0≤x≤0.5) layer 23, high temperature grown AlN layer 24 and the sacrificial layer 25 may be formed of a combination of course to be. Also, a first spacer layer 32 (eg, un-doped Al p Ga 1 - p N (0.5<p) with a thickness of 20 to 60 nm) is formed between the V-shaped pit generation layer 31 and the active region 40; A second spacer layer 52 (eg, un-doped Al q Ga 1 - q N (p<q) having a thickness of 10 to 50 nm) may be provided between the active region 40 and the electron blocking layer 50 . A second semiconductor region 60 has a first hole injection layer (60a; e.g., a single-layer p-type Al i Ga 1 - i N (x <i <h), or a single or a multi-pair p-type Al i Ga 1 - i N/Al v Ga 1 - v N (x<i<v<<h)), a second hole injection layer 60b; e.g., monolayer p-type Al k Ga 1 - k N (x<k<i) or may be of a w N (x <k <w <i)) and a second contact layer (60c) - or a single p-type Al k Ga of the multi-pair 1 - k N / Al w Ga 1. second contact layer 60c; for example, single-layer p-type Al o Ga 1 - o N (x<o) or single or multiple pairs of p-type Al o Ga 1 - o N/Al f Ga 1 - f N (x <o<f)) is a layer in contact with the second electrode 82 (see FIG. 15 ). From this point of view, the first semiconductor region 30 may be referred to as a first contact layer since it contacts the first electrode 81 (refer to FIG. 15 ). The ultraviolet semiconductor device shown in FIG. 16 may have the form of a lateral chip, a flip chip, or a vertical chip, and of course, may have the form shown in FIGS. 9 to 13 . V-type pits (V) are generated from the V-type pit generation layer 31 to the active region 40 and the current blocking layer 50, for example, may be formed to a depth of, for example, 50 ~ 500nm, It is filled with the first hole injection layer 60a. Of course, the current blocking layer 50 may fill the V-shaped pit (V). V-shaped pit generating layer 31; e.g., single layer of AlN or Al e Ga 1 - e N (x<e, 0.5≤e<1), single or multiple pairs of Al z Ga 1 - z N/Al j Ga 1 - j N (x<z<j≤1), the total Al content of the V-shaped pit generation layer 31 is 50% or more, and a dopant in the range of 6*10 18 to 5*10 19 /cm 3 (eg: Si) doping concentration, thickness in the range of 50 to 500 nm) is a monolayer, temperature of 1000 ~ 1300 ℃, pressure of 50 ~ 100 mbar, Al molar ratio of 50 ~ 300 umole, V/III ratio of 30 ~ 200 or 800 ~ 5000 In the case of single or multi-pair, it may be formed with a V/III ratio of 800 to 3000 under the same conditions. Dislocation Filtering Layer (20c; Dislocation Filtering Layer; for example: single or multiple pairs of Al m Ga 1- m N/Al s Ga 1 - s N (n<m<s≤1)) is formed between the growth substrate 10 and AlN It functions to reduce the number of large number of threading dislocations generated due to differences in lattice constants and thermal expansion coefficients between materials. In particular, the main function is to suppress the open core dislocation that propagates in parallel with the growth direction. A first spacer layer 32 (e.g., un-doped Al p Ga 1 - p N (0.5<p) with a thickness of 20 to 60 nm) and a second spacer layer 52 (e.g., un-doped Al q of 10 to 50 nm thick) Ga 1 - q N (p<q)) is preferably not doped with dopants (Si, Mg) in general, and the first semiconductor region side (30,31) and the second semiconductor region side (50,60) The dopant (Si, Mg) serves to improve performance and reliability by suppressing material diffusion into the active region 40 during growth or driving for a long time. The first hole injection layer 60a; for example, a single layer of p-type Al i Ga 1 - i N (x<i<h) or single or multiple pairs of p-type Al i Ga 1 - i N/Al v Ga 1 - v N (x<i<v<<h)) is a layer that fills the V-shaped pit (V), and holes are smoothly supplied to the well layer located below the active area 40 through the V-shaped pit (V). serves to become Generally, in MQWs, the lowest well and barrier layers are called first wells and barriers, and the uppermost well and barrier layers are called last wells and barriers. In the absence of the V-type pit (V), light emission of the semiconductor light emitting device is mainly performed in the last well and its adjacent well layer, but when the V-type pit (V) is formed from the bottom of the active region 40 , the first well Holes are smoothly supplied to the well layer and adjacent well layers to achieve light emission, which is an essential element in realizing a high-power deep ultraviolet light-emitting semiconductor device. A second hole injection layer 60b; for example, single-layered p-type Al k Ga 1 - k N (x<k<i) or single or multiple pairs of p-type Al k Ga 1 - k N/Al w Ga 1 - w N (x<k<w<i)) functions to smooth current spreading throughout the second semiconductor region 60 .

도 17은 도핑농도에 따라 V형 피트가 형성되는 정도를 나타내는 사진으로서, 도핑농도가 5*1018/cm3 이하일 때는 V형 피트가 잘 생성되지 않음을 보여준다. (a)는 도핑농도가 2*1017/cm3일 때의 사진, (b)는 도핑농도가 1*1018/cm3일 때의 사진, (c)는 도핑농도가 6*1018/cm3일 때의 사진, (d)는 도핑농도가 2*1019/cm3일 때의 사진이다.17 is a photograph showing the degree to which V-type pits are formed according to the doping concentration, and shows that the V-type pits are not well formed when the doping concentration is 5*10 18 /cm 3 or less. (a) is a photograph when the doping concentration is 2*10 17 /cm 3 , (b) is a photograph when the doping concentration is 1*10 18 /cm 3 , and (c) is a doping concentration of 6*10 18 /cm 3 cm 3 , (d) is a photograph when the doping concentration is 2*10 19 /cm 3 .

이하 본 개시의 다양한 실시 형태에 대하여 설명한다.Hereinafter, various embodiments of the present disclosure will be described.

(1) 자외선 발광 반도체 소자에 있어서, 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 제1 반도체 영역 아래에 구비되는 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층; 그리고, 성장기판과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 ID 및 IDB 억제층;을 포함하는 자외선 발광 반도체 소자.(1) In the ultraviolet light emitting semiconductor device, grown using a growth substrate, a first semiconductor region having a first conductivity, a second semiconductor region having a second conductivity different from the first conductivity, a first semiconductor region and a second a plurality of semiconductor regions interposed between the semiconductor regions and having active regions emitting ultraviolet light through recombination of electrons and holes; a high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer provided under the first semiconductor region; And, the ID and IDB suppression layer provided between the growth substrate and the Al x Ga 1 - x N (0.5≤x≤1) layer grown at high temperature; Ultraviolet light emitting semiconductor device comprising a.

(2) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(2) a first high-temperature grown AlN layer provided between the growth substrate and the ID and IDB suppression layers; And, the ID and IDB suppression layer and the Al x Ga 1 - x N (0.5≤x≤1) layer grown at a high temperature, a low-temperature grown AlN layer provided between the layer; UV light emitting semiconductor device comprising a.

(3) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(3) a first high-temperature grown AlN layer provided between the growth substrate and the ID and IDB suppression layers; And, the ID and IDB suppression layer and the high temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer provided between the low-temperature grown AlN layer; and the second high-temperature grown AlN layer; UV light emission comprising semiconductor device.

(4) 성장기판과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 성장기판 제거를 위한 희생층;을 포함하는 자외선 발광 반도체 소자.(4) a sacrificial layer for removing the growth substrate between the growth substrate and the Al x Ga 1 - x N (0.5≤x≤1) layer grown at high temperature; Ultraviolet light emitting semiconductor device comprising a.

(5) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층;과 성장기판 제거를 위한 희생층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(5) a first high-temperature grown AlN layer provided between the growth substrate and the ID and IDB suppression layers; and a sacrificial layer for removing the growth substrate; And, the ID and IDB suppression layer and the high temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer provided between the low-temperature grown AlN layer; and the second high-temperature grown AlN layer; UV light emission comprising semiconductor device.

(6) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 제1 고온 성장된 AlN 층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층; 성장기판 제거를 위한 희생층;과 제2 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(6) a first high-temperature grown AlN layer provided between the growth substrate and the ID and IDB suppression layers; And, a low-temperature grown AlN layer provided between the ID and IDB suppression layer and the high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer; An ultraviolet light emitting semiconductor device comprising a; a sacrificial layer for removing the growth substrate; and a second high temperature grown AlN layer.

(7) 성장기판과 ID 및 IDB 억제층 사이에 구비되는 성장기판 제거를 위한 희생층; 그리고, ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층;과 제1 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(7) a sacrificial layer for removing the growth substrate provided between the growth substrate and the ID and IDB suppression layers; And, the ID and IDB suppression layer and the high temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer provided between the low-temperature grown AlN layer; and the first high-temperature grown AlN layer; UV light emission comprising semiconductor device.

(8) ID 및 IDB 억제층과 고온 성장된 AlxGa1 - xN (0.5≤x≤1) 층 사이에 구비되는 저온 성장된 AlN 층; 성장기판 제거를 위한 희생층;과 제1 고온 성장된 AlN 층;을 포함하는 자외선 발광 반도체 소자.(8) a low-temperature grown AlN layer provided between the ID and IDB suppression layer and the high-temperature grown Al x Ga 1 - x N (0.5≤x≤1) layer; A sacrificial layer for removing the growth substrate; and a first high-temperature AlN layer; A UV light emitting semiconductor device comprising a.

(9) 성장기판을 이용하여 성장되며, 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역; 활성 영역의 반대 측에서 제1 반도체 영역에 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1 - xN (0.5≤x≤1) 층; 제2 반도체 영역 측에 구비되며, 성장기판이 제거된 복수의 반도체 영역을 지지하는 지지 기판; 그리고, 복수의 반도체 영역과 지지 기판을 접합하는 접합층;을 포함하는 자외선 발광 반도체 소자.(9) grown using a growth substrate, a first semiconductor region having a first conductivity, a second semiconductor region having a second conductivity different from the first conductivity, interposed between the first semiconductor region and the second semiconductor region a plurality of semiconductor regions having an active region emitting ultraviolet light through recombination of holes with the semiconductor region; an intentionally undoped Al x Ga 1 - x N (0.5≤x≤1) layer provided in the first semiconductor region on the opposite side of the active region; a support substrate provided on the side of the second semiconductor region and supporting the plurality of semiconductor regions from which the growth substrate has been removed; and a bonding layer bonding the plurality of semiconductor regions to the support substrate.

(10) 지지 기판을 관통하여 접합층을 통해 제1 반도체 영역에 전기적으로 연결되는 제1 전기적 통로; 그리고, 지지 기판을 관통하여 제1 전기적 연결을 통해 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 통로;를 포함하는 자외선 발광 반도체 소자.(10) a first electrical path passing through the support substrate and electrically connected to the first semiconductor region through the bonding layer; and a first electrical path passing through the support substrate and electrically connected to the second semiconductor region through a first electrical connection.

(11) 지지 기판을 관통하여 접합층을 통해 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 통로; 그리고, 지지 기판을 관통하여 제1 전기적 연결을 통해 제1 반도체 영역에 전기적으로 연결되는 제1 전기적 통로;를 포함하는 자외선 발광 반도체 소자.(11) a first electrical path passing through the support substrate and electrically connected to the second semiconductor region through the bonding layer; and a first electrical path passing through the support substrate and electrically connected to the first semiconductor region through a first electrical connection.

(12) 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 연결; 그리고, 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 접합층을 통해 제1 반도체 영역에 전기적으로 연결되는 제2 전기적 연결;을 포함하는 자외선 발광 반도체 소자.(12) a first electrical connection provided as a wire bonding pad on a side opposite to the support substrate based on the bonding layer and electrically connected to the second semiconductor region; and a second electrical connection provided as a wire bonding pad on a side opposite to the support substrate with respect to the bonding layer and electrically connected to the first semiconductor region through the bonding layer.

(13) 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 제2 반도체 영역에 전기적으로 연결되는 제1 전기적 연결; 그리고, 접합층을 기준으로 지지 기판에 대향하는 측에서 와이어 본딩 패드로서 구비되며, 의도적으로 도핑되지 않은(undoped) AlxGa1 - xN (0.5≤x≤1) 층을 관통하여 제1 반도체 영역에 전기적으로 연결되는 제2 전기적 연결;을 포함하는 자외선 발광 반도체 소자.(13) a first electrical connection provided as a wire bonding pad on a side opposite to the support substrate with respect to the bonding layer and electrically connected to the second semiconductor region; In addition, the first semiconductor is provided as a wire bonding pad on the side opposite to the support substrate based on the bonding layer, and penetrates the intentionally undoped Al x Ga 1 - x N (0.5≤x≤1) layer. Ultraviolet light emitting semiconductor device comprising a; second electrical connection electrically connected to the region.

(14) 상기 자외선 발광 반도체 소자를 제조하는 방법.(14) A method of manufacturing the ultraviolet light emitting semiconductor device.

본 개시에 따른 자외선 발광 반도체 소자에 의하면, IDB를 억제할 수 있게 된다.According to the ultraviolet light emitting semiconductor device according to the present disclosure, IDB can be suppressed.

(15) 제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 320nm 이하의 피크 파장을 가지는 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역;을 구비하는 자외선 발광 반도체 소자를 제조하는 방법에 있어서, 상기 제1 반도체 영역을 성장하는 단계; 상기 제1 반도체 영역 위에, 1000℃ 이상의 성장온도와 6*1018 ~ 5*1019/cm3 범위의 도핑농도로, V형 피트를 가지는 V형 피트 발생층을 성장하는 단계; 상기 V형 피트를 유지하면서 상기 활성 영역을 성장하는 단계; 그리고, 상기 활성 영역 위에, 상기 제2 반도체 영역을 성장하는 단계;를 포함하는 자외선 발광 반도체 소자를 제조하는 방법.(15) a first semiconductor region having a first conductivity, a second semiconductor region having a second conductivity different from the first conductivity, interposed between the first semiconductor region and the second semiconductor region, and 320 nm or less through recombination of electrons and holes A method of manufacturing an ultraviolet light emitting semiconductor device comprising: a plurality of semiconductor regions having active regions emitting ultraviolet rays having a peak wavelength of growing a V-type pit generation layer having V-type pits on the first semiconductor region at a growth temperature of 1000° C. or higher and a doping concentration in the range of 6*10 18 to 5*10 19 /cm 3 ; growing the active region while maintaining the V-shaped pit; and, growing the second semiconductor region on the active region.

(16) 상기 V형 피트 발생층은 50 ~ 500nm의 두께를 가지는 자외선 발광 반도체 소자를 제조하는 방법.(16) A method of manufacturing an ultraviolet light emitting semiconductor device wherein the V-type pit generation layer has a thickness of 50 to 500 nm.

(17) 상기 V형 피트 발생층은 AlN로 되어 있는 자외선 발광 반도체 소자를 제조하는 방법.(17) A method of manufacturing an ultraviolet light emitting semiconductor device in which the V-type pit generation layer is made of AlN.

(18) 상기 V형 피트 발생층은 전체로서 50% 이상의 Al 함유량을 가지는 자외선 발광 반도체 소자를 제조하는 방법.(18) A method of manufacturing an ultraviolet light emitting semiconductor device wherein the V-type pit generation layer has an Al content of 50% or more as a whole.

(19) 상기 활성 영역을 성장하는 단계에 앞서, 6*1018 ~ 5*1019/cm3 범위의 도핑농도로 도핑된 상기 V형 피트 발생층의 도펀트가 상기 활성 영역으로 확산되는 방지하는 제1 스페이서 층을 성장하는 단계;를 더 포함하는 자외선 발광 반도체 소자를 제조하는 방법.(19) Prior to the step of growing the active region, the dopant of the V-type pit generation layer doped with a doping concentration in the range of 6*10 18 ~ 5*10 19 /cm 3 prevents diffusion into the active region 1 Growing a spacer layer; Method of manufacturing an ultraviolet light emitting semiconductor device further comprising a.

본 개시에 따른 자외선 발광 반도체 소자에 의하면, IDB를 억제 구조를 이용한 반도체 칩을 제조할 수 있게 된다.According to the ultraviolet light emitting semiconductor device according to the present disclosure, it is possible to manufacture a semiconductor chip using the IDB suppression structure.

본 개시에 따른 자외선 발광 반도체 소자에 의하면 V형 피트를 구비한 자외선 발광 반도체 소자를 실제로 실현할 수 있게 된다.According to the ultraviolet light emitting semiconductor device according to the present disclosure, it is possible to actually realize an ultraviolet light emitting semiconductor device having V-shaped pits.

성장기판(10), 고온 성장된 AlN 층(20), ID 및 IDB 억제층(21), 저온 성장된 AlN 층(22), 고온 성장된 AlxGa1-xN (0≤x≤0.5) 층(23), 고온 성장된 AlN 층(24), 희생층(25), V형 피트 발생층(31), 활성 영역(40), 전자 차단층(50), 제2 반도체 영역(60)Growth substrate 10, high temperature grown AlN layer 20, ID and IDB suppression layer 21, low temperature grown AlN layer 22, high temperature grown AlxGa1-xN (0≤x≤0.5) layer 23 , high temperature grown AlN layer 24 , sacrificial layer 25 , V-type pit generation layer 31 , active region 40 , electron blocking layer 50 , second semiconductor region 60 .

Claims (5)

제1 도전성을 가지는 제1 반도체 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역, 제1 반도체 영역과 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 통해 320nm 이하의 피크 파장을 가지는 자외선을 발광하는 활성 영역을 가지는 복수의 반도체 영역;을 구비하는 자외선 발광 반도체 소자를 제조하는 방법에 있어서,
상기 제1 반도체 영역을 성장하는 단계;
상기 제1 반도체 영역 위에, 1000℃ 이상의 성장온도와 6*1018 ~ 5*1019/cm3 범위의 도핑농도로, V형 피트를 가지는 V형 피트 발생층을 성장하는 단계;
상기 V형 피트를 유지하면서 상기 활성 영역을 성장하는 단계; 그리고,
상기 활성 영역 위에, 상기 제2 반도체 영역을 성장하는 단계;를 포함하는 자외선 발광 반도체 소자를 제조하는 방법.A first semiconductor region having a first conductivity, a second semiconductor region having a second conductivity different from the first conductivity, interposed between the first semiconductor region and the second semiconductor region, and having a peak wavelength of 320 nm or less through recombination of electrons and holes A method of manufacturing an ultraviolet light emitting semiconductor device comprising a; a plurality of semiconductor regions having an active region emitting ultraviolet light having a
growing the first semiconductor region;
growing a V-type pit generation layer having V-type pits on the first semiconductor region at a growth temperature of 1000° C. or higher and a doping concentration in the range of 6*10 18 to 5*10 19 /cm 3 ;
growing the active region while maintaining the V-shaped pit; and,
and growing the second semiconductor region on the active region. 청구항 1에 있어서,
상기 V형 피트 발생층은 50 ~ 500nm의 두께를 가지는 자외선 발광 반도체 소자를 제조하는 방법.The method according to claim 1,
The V-type pit generation layer is a method of manufacturing an ultraviolet light emitting semiconductor device having a thickness of 50 ~ 500nm. 청구항 1에 있어서,
상기 V형 피트 발생층은 AlN로 되어 있는 자외선 발광 반도체 소자를 제조하는 방법.The method according to claim 1,
The method of manufacturing an ultraviolet light emitting semiconductor device in which the V-type pit generation layer is made of AlN. 청구항 1에 있어서,
상기 V형 피트 발생층은 전체로서 50% 이상의 Al 함유량을 가지는 자외선 발광 반도체 소자를 제조하는 방법.The method according to claim 1,
A method of manufacturing an ultraviolet light emitting semiconductor device wherein the V-type pit generation layer has an Al content of 50% or more as a whole. 청구항 1에 있어서,
상기 활성 영역을 성장하는 단계에 앞서, 6*1018 ~ 5*1019/cm3 범위의 도핑농도로 도핑된 상기 V형 피트 발생층의 도펀트가 상기 활성 영역으로 확산되는 방지하는 제1 스페이서 층을 성장하는 단계;를 더 포함하는 자외선 발광 반도체 소자를 제조하는 방법.The method according to claim 1,
Prior to the step of growing the active region, a first spacer layer that prevents the dopant of the V-type pit generation layer doped with a doping concentration in the range of 6*10 18 to 5*10 19 /cm 3 from diffusing into the active region Growing a method for manufacturing an ultraviolet light emitting semiconductor device further comprising a.
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