KR20220000115A - 전계 발광 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 기판 위에 제1 방향으로 배치되는 데이터라인과 전원라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는 게이트라인, 상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극, 상기 액티브층의 소스영역과 드레인영역 위에 배치되는 식각 방지층, 상기 제2 절연층 위에 배치되며, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극, 상기 소스전극 및 상기 드레인전극 위에 배치되는 제3 절연층 및 상기 제3 절연층 위에 배치되는 발광소자를 포함하며, 상기 데이터라인, 상기 전원라인 및 상기 게이트라인의 배선 중에 적어도 하나는 상부나 하부에 배치되는 보조 배선과 함께 이중 배선을 구성할 수 있다. 이에 따라 액티브층의 손상 없이 컨택 저항을 개선할 수 있다.

Description

전계 발광 표시 장치 및 그의 제조 방법{ELECTROLUMINESCENT DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 전계 발광 표시 장치 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 대화면, 고해상도에서 고개구율을 구현하면서, 배선의 저항을 개선할 수 있는 전계 발광 표시 장치 및 그의 제조 방법에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로는 액정 표시 장치(Liquid Crystal Display device; LCD), 전계 방출 표시 장치(Field Emission Display device; FED), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등을 들 수 있다.
이중에서, 유기 발광 표시 장치를 포함하는 표시 장치인 전계 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR) 등에서도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
전계 발광 표시 장치는 애노드(anode)와 캐소드(cathode)로 지칭된 2개의 전극 사이에 유기물을 사용한 발광층을 배치하여 구성된다. 그리고, 애노드에서의 정공(hole)을 발광층으로 주입시키고, 캐소드에서의 전자(electron)를 발광층으로 주입시키면, 주입된 전자와 정공이 서로 재결합(recombination)하면서 발광층에서 여기자(exciton)를 형성하며 발광한다.
이러한 발광층에는 호스트(host) 물질과 도펀트(dopant) 물질이 포함되어 두 물질의 상호작용이 발생하게 된다. 호스트는 전자와 정공으로부터 여기자를 생성하고 도펀트로 에너지를 전달하는 역할을 하고, 도펀트는 소량이 첨가되는 염료성 유기물로, 호스트로부터 에너지를 받아서 광으로 전환시키는 역할을 한다.
본 발명이 해결하고자 하는 과제는 게이트 리던던시 패턴 없이도 수직 배선과 수평 배선 사이에서 발생하는 단락 불량을 방지하여 고개구율을 구현할 수 있는 전계 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 이중 배선을 적용하여 저항을 최소화하는 동시에 컨택 저항을 감소시킬 수 있는 전계 발광 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 기판 위에 제1 방향으로 배치되는 데이터라인과 전원라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는 게이트라인, 상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극, 상기 액티브층의 소스영역과 드레인영역 위에 배치되는 식각 방지층, 상기 제2 절연층 위에 배치되며, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극, 상기 소스전극 및 상기 드레인전극 위에 배치되는 제3 절연층 및 상기 제3 절연층 위에 배치되는 발광소자를 포함하며, 상기 데이터라인, 상기 전원라인 및 상기 게이트라인의 배선 중에 적어도 하나는 상부나 하부에 배치되는 보조 배선과 함께 이중 배선을 구성할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제조 방법은, 기판 위에 데이터라인과 전원라인을 형성하는 단계, 상기 데이터라인 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 액티브층을 형성하고, 상기 액티브층의 소스영역과 드레인영역 위에 식각 방지층을 형성하는 단계, 상기 액티브층과 상기 식각 방지층 위에 제2 절연층을 형성하는 단계, 상기 제2 절연층 위에 게이트전극과 게이트라인을 형성하는 단계, 상기 제2 절연층 위에, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하는 단계, 상기 소스전극 및 상기 드레인전극 위에 제3 절연층을 형성하는 단계 및 상기 제3 절연층 위에 발광소자를 형성하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 데이터라인/전원라인의 수직 배선을 최하층의 차광층과 동일 층에 배치하고 게이트라인의 수평 배선과 수직 배선에 연결되는 배선을 액티브층 상부의 게이트전극과 동일 층에 배치함으로써 수직 배선과 수평 배선 사이에서 발생하는 단락 불량을 방지할 수 있다. 이에 따라 화소 내 게이트 리던던시 패턴을 삭제할 수 있어, 추가적인 개구율 확보도 가능하고, 고해상도 모델에서 화소 설계가 용이하며 수율이 향상되는 효과를 제공한다.
본 발명은 수직 배선 및/또는 수평 배선을 이중 배선을 적용하여 저항을 최소화하는 동시에, 액티브층 위에 식각 방지층을 형성함으로써 액티브층의 손상 없이 컨택 저항을 개선할 수 있는 효과를 제공한다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에 포함되는 서브 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치를 개략적으로 보여주는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 평면 구조를 예로 보여주는 도면이다.
도 5는 도 4의 A-A'선 및 B-B'선에 따른 단면을 보여주는 도면이다.
도 6은 도 4의 C-C'선에 따른 단면을 보여주는 도면이다.
도 7a는 비교예에 따른 전계 발광 표시 장치의, 라인간 교차지점의 단면 구조를 예로 보여주는 도면이다.
도 7b는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의, 라인간 교차지점의 단면 구조를 예로 보여주는 도면이다.
도 8은 홀의 개수 및 저항에 따른 단일 배선에 대한 이중 배선의 저항을 예로 보여주는 그래프이다.
도 9는 홀의 개수 및 저항에 따른 단일 배선에 대한 이중 배선의 저항을 예로 보여주는 표다.
도 10a 내지 10f는 도 5에 도시된 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제조공정을 순차적으로 보여주는 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치를 보여주는 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치를 예로 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 전계 발광 표시 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예의 전계 발광 표시 장치(100)는, 표시 패널(150), 데이터 구동 집적 회로(Integrated Circuit; IC)(130), 게이트 구동 집적 회로(140), 영상처리부(110) 및 타이밍 컨트롤러(120)를 포함하여 구성될 수 있다.
표시 패널(150)은 복수의 서브 화소(160)를 포함할 수 있다. 복수의 서브 화소(160)는 로우(row) 방향 및 칼럼(column) 방향으로 배열되어 매트릭스(matrix) 형태로 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 서브 화소(160)는 m개의 로우와 n개의 칼럼으로 배열될 수 있다. 이하, 설명의 편의상 복수의 서브 화소(160) 중 로우 방향으로 배열된 서브 화소(160)의 그룹을 로우 서브 화소로 정의하며, 칼럼 방향으로 배열된 서브 화소(160)의 그룹을 칼럼 서브 화소로 정의한다.
복수의 서브 화소(160)는 각각 특정 컬러의 빛을 구현할 수 있다. 예를 들어, 복수의 서브 화소(160)는 적색을 구현하는 적색 서브 화소, 녹색을 구현하는 녹색 서브 화소 및 청색을 구현하는 청색 서브 화소로 구성될 수 있다. 이 경우, 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소의 그룹이 하나의 화소로 지칭될 수 있다.
표시 패널(150)의 복수의 서브 화소(160)는 각각 게이트라인(GL1 내지 GLm) 및 데이터라인(DL1 내지 DLn)과 연결될 수 있다.
예를 들어, 1 로우 서브 화소는 제1 게이트라인(GL1)에 연결되고, 1 칼럼 서브 화소는 제1 데이터라인(DL1)에 연결될 수 있다. 또한, 2 내지 m 로우 서브 화소는 제2 내지 제m 게이트라인(GL2 내지 GLm)와 각각 연결될 수 있다. 그리고, 2 내지 n 칼럼 서브 화소는 제2 내지 제n 데이터라인(DL2 내지 DLn)과 각각 연결될 수 있다. 복수의 서브 화소(160)는 게이트라인(GL1 내지 GLm)으로부터 전달되는 게이트 전압과 데이터라인(DL1 내지 DLn)으로부터 전달되는 데이터 전압에 기초하여 동작하도록 구성될 수 있다.
영상처리부(110)는 외부로부터 공급된 데이터 신호(영상 데이터)(DATA)와 더불어 데이터 인에이블 신호(DE)를 출력할 수 있다. 영상처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기 신호, 수평 동기 신호 및 클락 신호 중 하나 이상을 출력할 수 있다.
타이밍 컨트롤러(120)는 데이터 신호(DATA)와 함께 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호(DE), 클락 신호 등을 포함하는 각종 타이밍 신호들을 영상처리부(110)로부터 공급받을 수 있다.
타이밍 컨트롤러(120)는, 영상처리부(110)로부터 데이터 신호(DATA), 즉 입력 영상 데이터를 수신하여, 데이터 구동 집적 회로(130)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여 데이터 신호(DATA), 즉 출력 영상 데이터를 출력하는 것 이외에, 데이터 구동 집적 회로(130) 및 게이트 구동 집적 회로(140)를 제어하기 위하여, 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호(DE), 클락 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 집적 회로(130) 및 게이트 구동 집적 회로(140)로 출력할 수 있다.
예를 들어, 타이밍 컨트롤러(120)는, 게이트 구동 집적 회로(140)를 제어 하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클락(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 각종 게이트 제어 신호들(GCS)을 출력할 수 있다.
여기서, 게이트 스타트 펄스는 게이트 구동 집적 회로(140)를 구성하는 하나 이상의 게이트 회로의 동작 스타트 타이밍을 제어할 수 있다. 게이트 쉬프트 클락은 하나 이상의 게이트 회로에 공통으로 입력되는 클락 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어할 수 있다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 회로의 타이밍 정보를 지정하고 있다.
또한, 타이밍 컨트롤러(120)는, 데이터 구동 집적 회로(130)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클락(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호들(DCS)을 출력할 수 있다.
여기서, 소스 스타트 펄스는 데이터 구동 집적 회로(130)를 구성하는 하나 이상의 데이터 회로의 데이터 샘플링 시작 타이밍을 제어할 수 있다. 소스 샘플링 클락은 데이터 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클락 신호이다. 소스 출력 인에이블 신호는 데이터 구동 집적 회로(130)의 출력 타이밍을 제어할 수 있다.
게이트 구동 집적 회로(140)는, 타이밍 컨트롤러(120)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 게이트라인(GL1 내지 GLm)으로 순차적으로 공급하여 게이트라인(GL1 내지 GLm)을 순차적으로 구동할 수 있다.
게이트 구동 집적 회로(140)는, 구동 방식에 따라서, 표시 패널(150)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.
게이트 구동 집적 회로(140)는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 또는 칩 온 글라스(Chip On Glass; COG) 방식으로 표시 패널(150)의 본딩 패드에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(150)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(150)에 집적화되어 배치될 수도 있다.
게이트 구동 집적 회로(140)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다.
데이터 구동 집적 회로(130)는, 특정 게이트라인이 열리면, 타이밍 컨트롤러(120)로부터 수신한 출력 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 데이터라인(DL1 내지 DLn)으로 공급함으로써, 데이터라인(DL1 내지 DLn)을 구동할 수 있다.
데이터 구동 집적회로(130)는, 테이프 오토메티드 본딩 방식 또는 칩 온 글라스 방식으로 표시 패널(150)의 본딩 패드에 연결되거나, 표시 패널(150)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(150)에 집적화되어 배치될 수도 있다.
데이터 구동 집적 회로(130)는 칩 온 필름(Chip On Film; COF) 방식으로 구현될 수 있다. 이 경우, 데이터 구동 집적 회로(130)의 일단은 적어도 하나의 소스 인쇄회로 기판에 본딩 되고, 타단은 표시 패널(150)에 본딩 될 수 있다.
데이터 구동 집적 회로(130)는, 레벨 쉬프터, 래치부 등의 다양한 회로를 포함하는 로직부, 디지털 아날로그 컨버터(Digital Analog Converter; DAC) 및 출력 버퍼 등을 포함할 수 있다.
서브 화소(160)의 상세구조는 도 2내지 도 6에서 설명한다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치에 포함되는 서브 화소의 회로도이다.
이하에서는 설명의 편의상, 본 발명의 일 실시예에 따른 전계 발광 표시 장치가 2T(Transistor)1C(Capacitor)의 화소 회로일 경우의 구조 및 이의 동작에 대해서 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 발명의 일 실시예의 전계 발광 표시 장치(100)에 있어, 하나의 서브 화소는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 보상 회로 및 발광소자(LE)를 포함하여 구성될 수 있다.
발광소자(LE)는 구동 트랜지스터(DT)에 의해 형성된 구동전류에 따라 발광하도록 동작할 수 있다.
스위칭 트랜지스터(ST)는 게이트라인(117)을 통해 공급된 게이트신호에 대응하여 데이터라인(116)을 통해 공급되는 데이터신호가 커패시터(C)에 데이터 전압으로 저장되도록 스위칭 동작할 수 있다.
구동 트랜지스터(113)는 커패시터(112)에 저장된 데이터 전압에 대응하여 고전위 전원라인(VDD)과 저전위 전원라인(VSS) 사이에 일정한 구동전류가 흐르게 동작할 수 있다.
여기서, 보상 회로는 구동 트랜지스터(DT)의 문턱전압 등을 보상하기 위한 회로이며, 하나 이상의 트랜지스터와 커패시터를 포함하여 구성될 수 있다. 보상 회로의 구성은 보상 방법에 따라 매우 다양할 수 있다.
상술한 바와 같이 본 발명의 일 실시예의 전계 발광 표시 장치(100)에 있어, 하나의 화소는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 발광소자(LE)를 포함하는 2T1C 구조로 구성되지만, 이에 한정되는 것은 아니다. 따라서, 보상 회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치를 개략적으로 보여주는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 평면 구조를 예로 보여주는 도면이다.
도 5는 도 4의 A-A'선 및 B-B'선에 따른 단면을 보여주는 도면이다.
도 6은 도 4의 C-C'선에 따른 단면을 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)에 있어, 하나의 서브 화소의 평면 구조를 개략적으로 보여주고 있다. 설명의 편의상, 도 3은 하나의 서브 화소가 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 발광소자(LE)를 포함하는 2T1C 구조로 구성된 경우를 예로 들어 보여주고 있으나, 상술한 바와 같이 보상 회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
그리고, 도 4는 도 3에 도시된 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)에 있어, 4개의 서브 화소의 평면 구조를 예로 보여주고 있다.
도 5는 스위칭 트랜지스터(ST)를 포함하는 회로부(CA)와 전원라인(119)을 포함하는 배선부(WA)의 일부를 예로 보여주고 있다.
도 6은 구동 트랜지스터(DT)를 포함하는 회로부(CA)와 발광소자(LE)를 포함하는 발광부(EA)의 일부를 예로 보여주고 있다.
도 3 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)는, 기판(110) 위에 게이트라인(또는, 스캔라인)(117), 데이터라인(116) 및 전원라인(또는, 전원 전압라인)(119)이 교차하여 화소영역(AA)을 구획할 수 있다. 이외에 센싱 제어라인(114), 레퍼런스(reference) 라인 등이 더 배치될 수 있다.
데이터라인(116)과 전원라인(119)은 기판(110) 위에 제1 방향으로 배치될 수 있다. 그리고, 게이트라인(117)과 센싱 제어라인(114)은 제1 방향과 교차하는 제2 방향으로 배치되어 데이터라인(116) 및 전원라인(119)과 함께 화소영역(AA)을 구획할 수 있다. 설명의 편의상 하나의 화소영역(AA)은 발광소자(LE)가 발광하는 발광부(EA)와 발광소자(LE)에 구동전류를 공급하기 위한 복수의 구동회로로 구성된 회로부(CA)로 구분할 수 있다.
전원라인(119)은 하나 이상의 화소영역(AA)마다 배치될 수 있으나, 이에 한정되는 것은 아니다.
데이터라인(116) 및 전원라인(119)과 동일 층에 레퍼런스 라인이 제1 방향으로 배치될 수 있다.
복수의 화소영역(AA)은 적색 서브 화소영역, 녹색 서브 화소영역, 청색 서브 화소영역 및 백색 서브 화소영역으로 구성되어 단위 화소를 이룰 수 있다. 도 3에서는 그 중에서 임의의 한 개의 서브 화소영역(AA)만이 예로 도시되어 있고 도 4에서는 임의의 네 개의 서브 화소영역(AA)만이 예로 도시되어 있지만, 본 발명이 이에 한정되는 것은 아니다. 이러한 적색, 녹색, 청색 및 백색 서브 화소영역(AA) 각각은 발광소자(LE)와 그 발광소자(LE)를 독립적으로 구동하는 복수의 화소 구동회로를 구비할 수 있다. 화소 구동회로는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 센싱 트랜지스터를 포함할 수 있다.
이때, 스위칭 트랜지스터(ST)는 게이트라인(117)에 스캔 펄스(scan pulse)가 공급되면 턴-온 되어 데이터라인(116)에 공급된 데이터신호를 커패시터(C) 및 구동 트랜지스터(DT)의 제2 게이트전극(121b)으로 공급할 수 있다.
스위칭 트랜지스터(ST)는 게이트라인(117)에 연결된 제1 게이트전극(121a), 제2 컨택홀(140b)을 통해 데이터라인(116)에 접속된 제1 소스전극(122a), 제3 컨택홀(140c)을 통해 제2 게이트전극(121b)과 접속된 제1 드레인전극 및 제1 액티브층(124a)을 포함하여 구성될 수 있다.
다음으로, 구동 트랜지스터(DT)는 전원라인(119)으로부터 공급되는 전류를 커패시터(C)에 충전된 구동전압에 따라 제어하여 구동전압에 비례하는 전류를 발광소자(LE)로 공급함으로써 발광소자(LE)를 발광시킨다.
구동 트랜지스터(DT)는 제1 드레인전극과 접속된 제2 게이트전극(121b), 제4 컨택홀(140d)을 통해 전원라인(119)에 전기적으로 접속된 제2 소스전극(122b), 제5 컨택홀(140e)을 통해 발광소자(LE)와 접속된 제2 드레인전극(123b) 및 제2 액티브층(124b)을 포함하여 구성될 수 있다.
전원라인(119)은 브리지 배선(139)을 통해 이웃하는 화소영역(AA)의 제2 소스전극(122b)에 접속될 수 있다. 또한, 브리지 배선(139)은 제2 방향과 나란한 방향으로 이웃하는 화소영역(AA)으로 연장될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
브리지 배선(139)의 일측은 보조 전원라인(129)에 연결될 수 있다. 즉, 보조 전원라인(129)은 전원라인(119) 상부에 전원라인(119)을 따라 배치되며, 제1 컨택홀(140a)을 통해 그 하부의 전원라인(119)에 접속될 수 있다. 따라서, 브리지 배선(139)은 보조 전원라인(129)을 통해 전원라인(119)에 접속될 수 있다.
한편, 도 5 및 도 6에 도시된 트랜지스터는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)이고, 각각 제1, 제2 게이트전극(121a, 121b)이 제1, 제2 액티브층(124a, 124b) 위에 배치되는 탑 게이트 구조, 특히 코플라나(coplanar) 구조의 트랜지스터를 예로 들고 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1, 제2 게이트전극(121a, 121b)이 제1, 제2 액티브층(124a, 124b) 하부에 배치되는 바텀 게이트 구조의 트랜지스터에도 적용 가능하다.
구체적으로, 제1 액티브층(124)과 제2 액티브층(124b)이 기판(110) 위에 배치될 수 있다.
제1 액티브층(124a)과 제2 액티브층(124b) 하부에는 차광층(125a, 125b)이 배치될 수 있으며, 제1 액티브층(124a)과 제2 액티브층(124b) 및 차광층(125a, 125b) 사이에는 버퍼층(115a)이 배치될 수 있다.
본 발명의 차광층(125a, 125b)은 제1 액티브층(124a) 하부에 배치되는 제1 차광층(125a) 및 제2 액티브층(124b) 하부에 배치되는 제2 차광층(125b)으로 나뉠 수 있고, 하부의 외부나 주변의 발광소자의 빛에 의해 제1 액티브층(124a)과 제2 액티브층(124b)이 영향을 받는 것을 차단하는 역할을 할 수 있으며, 기판(110)의 최하층에 배치될 수 있다.
제1 차광층(125a)은 제2 방향으로 연장되어 데이터라인(117)에 연결될 수 있으나, 이에 한정되는 것은 아니다.
차광층(125a, 125b)은 상부 차광층(125a', 125b')과 하부 차광층(125a", 125b")의 이중 층으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 차광층(125a)은 상부 제1 차광층(125a') 및 하부 제1 차광층(125a")을 포함하며, 제2 차광층(125b)은 상부 제2 차광층(125b') 및 하부 제2 차광층(125b")을 포함할 수 있다.
상부 차광층(125a', 125b')은 다양한 도전물질, 예로 들어 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수도 있다. 이하에서는, 상부 차광층(125a', 125b')이 구리로 구성된 경우를 예로 설명하기로 한다. 하부 차광층(125a", 125b") 역시 다양한 도전물질로 구성될 수 있다.
차광층(125a, 125b)과 동일한 층에 데이터라인(116)과 전원라인(119)이 제1 방향으로 배치될 수 있다. 즉, 본 발명의 데이터라인(116)과 전원라인(119)은 차광층(125125a, 125b)과 함께 기판(110) 최하층에 배치되는 것을 특징으로 한다.
이는 데이터라인(116)과 전원라인(119)의 수직 배선을 기존과는 다른 층에 배치함으로써 데이터라인(116)과 전원라인(119)의 수직 배선과 게이트라인(117)과 센싱 제어라인(114)의 수평 배선 사이에 층간절연층(115c)이 아닌 다른 절연층, 일 예로 버퍼층(115a)과 게이트절연층(115b)이 개재되도록 함으로써 단락 불량을 방지하기 위한 것이다(이는 도 7a 및 도 7b를 참조하여 후술하기로 한다).
차광층(125a, 125b)이 이중 층으로 구성되는 경우, 전원라인(119) 역시 상부 전원라인(119')과 하부 전원라인(119")의 이중 층으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 도시하지 않았지만, 데이터라인(116) 역시 이중 층으로 구성될 수 있다.
버퍼층(115a)은 차광층(125a, 125b)과 데이터라인(116) 및 전원라인(119)을 덮도록 기판(110) 위에 배치될 수 있다.
제1 액티브층(124a) 및 제2 액티브층(124b) 각각은 게이트절연층(115b) 위의 제1 게이트전극(121a) 및 제2 게이트전극(121b)과 중첩되게 형성되어, 각각 제1 소스전극(122a)과 제1 드레인전극 사이 및 제2 소스전극(122b)과 제2 드레인전극(123b) 사이에 채널이 형성될 수 있다.
제1 액티브층(124a) 및 제2 액티브층(124b)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물(oxide) 반도체를 이용하여 구성될 수 있다. 다만, 이에 한정되는 것은 아니며, 비정질 실리콘(amorphous silicon; a-Si), 다결정실리콘(polycrystalline silicon; poly-Si), 또는 유기물(organic) 반도체 등으로 구성될 수도 있다.
한편, 본 발명은, 제1 액티브층(124a) 및 제2 액티브층(124b)의 일부 영역 위에 도전층으로 이루어진 식각 방지층(150a, 150b', 150b")이 배치되는 것을 특징으로 한다. 식각 방지층(150a, 150b', 150b")은 제1 액티브층(124a) 및 제2 액티브층(124b)과 다른 전극이 컨택이 이루어지는 영역의 제1 액티브층(124a) 및 제2 액티브층(124b) 위에 배치될 수 있다. 따라서, 식각 방지층(150a, 150b', 150b")은 제2 컨택홀(140b) 내지 제5 컨택홀(140e)에 의해 적어도 일부 영역이 노출될 수 있다. 다만, 이에 한정되는 것은 아니다.
식각 방지층(150a, 150b', 150b")은, 제1 액티브층(124a)의 일부 영역 위에 배치된 제1 식각 방지층(150a) 및 제2 액티브층(124b)의 일부 영역 위에 배치된 제2 식각 방지층(150b', 150b")을 포함할 수 있다.
또한, 제2 식각 방지층(150b', 150b")은 소스 측 제2 식각 방지층(150b') 및 드레인 측 제2 식각 방지층(150b")을 포함할 수 있다. 제1 식각 방지층(150a)은 소스 측 제1 식각 방지층(150a)이며, 도시하지 않았지만 드레인 측 제1 식각 방지층을 포함할 수 있다.
식각 방지층(150a, 150b', 150b")은 상부 차광층(125a', 125b') 및 상부 전원라인(119')과 동일한 금속물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
식각 방지층(150a, 150b', 150b")은, 식각 시 상부 차광층(125a', 125b') 및 상부 전원라인(119')과 동일한 에천트에 선택적 식각이 가능한 도전물질로 구성될 수 있다.
예로, 식각 방지층(150a, 150b', 150b")은 50μm 이하 두께의 구리로 구성될 수 있는데, 배선이 아닌 배리어 층의 역할을 하고, 하프-톤 공정 진행 시 제1, 제2 액티브층(124a, 124b)의 손상을 감소시키기 위해서는 낮은 두께가 유리하다.
게이트절연층(115b)에는 제1 소스전극(122a) 및 제1 드레인전극이 제1 액티브층(124a)의 소스영역 및 드레인영역에 접속하기 위한 제2 컨택홀(140b) 및 제3 컨택홀(140c)이 각각 형성될 수 있다. 또한, 게이트절연층(115b)에는 제2 소스전극(122b) 및 제2 드레인전극(123b)이 제2 액티브층(124b)의 소스영역 및 드레인영역에 접속하기 위한 제4 컨택홀(140d) 및 제5 컨택홀(140e)이 각각 형성될 수 있다.
게이트절연층(115b)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층이나 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중 층으로 구성될 수 있다.
이때, 제1 게이트전극(121a) 및 제2 게이트전극(121b)과 동일 층에 센싱 제어라인(114) 및 게이트라인(117)이 배치될 수 있다. 센싱 제어라인(114) 및 게이트라인(117) 하부에는 게이트절연층(115b)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 게이트전극(121a) 및 제2 게이트전극(121b)과 동일 층에 제1 소스전극(122a)과 제2 소스전극(122b)이 배치되며, 제1 게이트전극(121a) 및 제2 게이트전극(121b)과 동일 층에 제1 드레인전극과 제2 드레인전극(123b)이 배치될 수 있다.
제1 소스전극(122a)과 제2 소스전극(122b) 각각은 게이트절연층(115b)을 관통하는 제2 컨택홀(140b)과 제4 컨택홀(140d)을 통해 제1 액티브층(124a)과 제2 액티브층(124b)의 소스영역에 접속될 수 있다. 또한, 제1 드레인전극과 제2 드레인전극(123b) 각각은 게이트절연층(115b)을 관통하는 제3 컨택홀(140c)과 제5 컨택홀(140e)을 통해 제1 액티브층(124a)과 제2 액티브층(124b)의 드레인영역에 접속될 수 있다.
스위칭 트랜지스터(ST)의 제1 드레인전극은 일 방향으로 연장되어 구동 트랜지스터(DT)의 제2 게이트전극(121b)에 전기적으로 접속될 수 있다.
한편, 스위칭 트랜지스터(ST)의 제1 소스전극(122a)은 제2 컨택홀(140b)을 통해 제1 액티브층(124a) 위의 제1 식각 방지층(150a) 및 제1 차광층(125a)과 동시에 접속할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 소스전극(122a)은 제2 컨택홀(140b)을 통해 제1 식각 방지층(150a)의 상부 및 제1 액티브층(124a)과 제1 식각 방지층(150a)의 측면뿐만 아니라 상부 제1 차광층(125a')의 상부와 접촉함으로써 전기적으로 접속될 수 있다.
반면, 구동 트랜지스터(DT)의 제2 소스전극(122b)은 제4 컨택홀(140d)을 통해 제2 액티브층(124b) 위의 소스 측 제2 식각 방지층(150b')과 접속할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 소스전극(122b)은 제2 액티브층(124b) 위의 소스 측 제2 식각 방지층(150b') 및 제2 차광층(125b)과 동시에 접속할 수도 있다.
구동 트랜지스터(DT)의 제2 드레인전극(123b)은 제5 컨택홀(140e)을 통해 제2 액티브층(124b) 위의 드레인 측 제2 식각 방지층(150b")과 접속할 수 있다. 다만, 이에 한정되는 것은 아니다.
또한, 제1 게이트전극(121a) 및 제2 게이트전극(121b)과 동일 층에 보조 전원라인(129)이 배치될 수 있다. 보조 전원라인(129)은 전원라인(119) 상부에 전원라인(119)을 따라 배치되며, 제1 컨택홀(140a)을 통해 전원라인(119)에 접속될 수 있다. 한편, 보조 전원라인(129)은 게이트라인(117) 및 센싱 제어라인(114)과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인(114)이 지나가는 부분에서 서로 분리될 수 있다.
제1, 제2 게이트전극(121a 121b), 게이트라인(117), 제1 소스전극(122a), 제1 드레인전극, 제2 소스전극(122b) 및 제2 드레인전극(123b)은 다양한 도전물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수 있다.
전술한 바와 같이 본 발명에서는 트랜지스터(ST, DT)가 코플라나 구조인 것으로 설명하였으나, 스태거드(staggered) 구조와 같은 다른 구조로 구현될 수도 있다.
또한, 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)는, 기판(110) 위에 데이터라인(116)과 전원라인(119)의 수직 배선이 제1 방향으로 배치되며, 게이트라인(117)과 센싱 제어라인(114)의 수평 배선이 제1 방향과 교차하는 제2 방향으로 배치되어 수직 배선과 함께 화소영역(AA)을 구획하게 된다.
또한, 본 발명에 따른 전계 발광 표시 장치(100)는, 데이터라인(116)과 전원라인(119)의 수직 배선을 최하층의 차광층(125a, 125b)과 동일 층에 배치하며, 수직 배선에서 분기되는 전극이나 배선 및 게이트라인(117)의 수평 배선 등을 제1, 제2 게이트전극(121a, 121b)과 동일 층에 배치하는 것을 특징으로 한다. 이에 따르면, 수직 배선과 수평 배선 사이에 기존과 같은 층간절연층(115c)의 단일층이 아닌 게이트절연층(115b)과 버퍼층(115a)의 복수의 층이 개재되는 것을 특징으로 한다. 게이트절연층(115b)과 버퍼층(115a)은 커패시터 용량과 관계없기 때문에, 게이트절연층(115b) 및/또는 버퍼층(115a)의 두께를 증가시킴으로써 수직 배선과 수평 배선의 교차지점에서 발생하는 단락 불량을 방지할 수 있다.
즉, 기존에는 게이트라인의 수평 배선이 기판의 최하층이 위치하며, 게이트라인의 수평 배선과 데이터라인 및 전원라인의 수직 배선간 단락 불량을 리페어(repair)하기 위한 게이트 리던던시(redundancy) 패턴을 형성하여야 하는데, 이는 수평 배선과 수직 배선의 교차지점은 그 사이에 층간절연층만이 개재되어 있어 짧은 이격거리로 인해 정전기성 불량이 발생하거나, 수평 배선과 수직 배선의 배선간에 이물에 의한 단락, 또는 게이트라인 위의 절연층의 상태에 의해 불량이 발생할 수 있으며, 수율 향상을 위해 리페어(repair)를 위한 구조가 화소 내에 설계되어야 했다. 이에 따라 기존에는 수평 배선과 수직 배선이 교차하는 위치에 게이트 리던던시 패턴이 적용되었다. 이러한 게이트 리던던시 패턴은 게이트라인의 상하로 소정 영역을 차지하도록 형성됨에 따라 화소 내의 개구율을 축소시키는 요인이 되었으며, 화소 내 게이트 리던던시 패턴의 추가로 인해 고해상도 모델에서 화소 설계가 어려웠다.
이에 본 발명에서는, 수평 배선과 수직 배선의 교차지점은 그 사이에 층간절연층(115c)만이 개재되어 있어 단락 불량에 취약하고, 이런 단락 불량은 배선간 이격거리에 영향을 받는 점 및 층간절연층(115c)의 두께는 커패시터 용량을 좌우하기 때문에 그 두께를 증가시키기 어렵지만, 게이트절연층(115b) 및/또는 버퍼층(115a)은 커패시터 용량과 관계없어 그 두께를 증가시킬 수 있다는 점에 착안하여, 데이터라인(116)과 전원라인(119)의 수직 배선을 기존과 다른 층에 배치함으로써 수평 배선과 수직 배선 사이에 층간절연층(115c)이 아닌 게이트절연층(115b)과 버퍼층(115a)이 개재되도록 구성하여 단락 불량을 방지할 수 있는 구조를 발명하였다.
즉, 데이터라인(116)과 전원라인(119)의 수직 배선을 차광층(125)과 동일한 기판(110)의 최하층에 배치하고, 이러한 수직 배선에서 분기되는 전극이나 배선 및 게이트라인(117)의 수평 배선을 제1, 제2 게이트전극(121a, 121b)과 동일 층에 배치함으로써, 수직 배선과 수평 배선 사이에 기존의 층간절연층(115c)이 아닌 게이트절연층(115b)과 버퍼층(115a)의 복수의 층이 개재될 수 있도록 한다. 이때, 게이트절연층(115b)과 버퍼층(115a)은 커패시터 용량과 관계없는 구성이기 때문에, 게이트절연층(115b) 및/또는 버퍼층(115a)의 두께를 증가시킴으로써 수직 배선과 수평 배선의 교차지점에서 발생하는 단락 불량을 방지할 수 있게 된다.
이에 따라 화소 내 게이트 리던던시 패턴을 삭제할 수 있어, 추가적인 개구율 확보도 가능하고, 고해상도 모델에서 화소 설계가 용이하며 수율이 향상되는 효과를 제공한다.
트랜지스터(ST, DT) 위에 층간절연층(115c)과 평탄화층(115d)이 배치될 수 있다. 층간절연층(115c)은 트랜지스터(ST, DT) 및 화소영역(AA) 이외에 배치되는 게이트 드라이버 및 기타 배선들을 보호할 수 있다. 평탄화층(115d)은 기판(110) 위의 단차를 완만하게 하여 기판(110) 상부를 평탄화하기 위해 형성할 수 있다.
도시하지 않았지만, 발광부(EA)의 층간절연층(115c) 위에 컬러필터층이 배치될 수 있으나, 이에 한정되는 것은 아니다.
제1, 제2 게이트전극(121a 121b), 게이트라인(117), 제1 소스전극(122a), 제1 드레인전극, 제2 소스전극(122b) 및 제2 드레인전극(123b)이 형성된 기판(110) 상부에 층간절연층(115c)이 배치될 수 있다.
층간절연층(115c)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층, 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중 층으로 구성될 수도 있다. 층간절연층(115c)은 도 5 및 도 6에 도시된 바와 같이 기판(110) 전면에 걸쳐 형성될 수도 있고, 화소영역(AA)에만 형성될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
층간절연층(115c) 위에 평탄화층(115d)이 배치될 수 있다.
평탄화층(115d)은 유기절연물질로 이루어질 수 있다.
평탄화층(115d)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 불포화 폴리에스테르계 수지, 벤조사이클로부텐 및 포토레지스트 중 어느 하나로 형성될 수 있으나, 이에 한정되지 않는다.
평탄화층(115d) 위에 발광소자(LE)가 배치될 수 있다. 일 예로, 유기 발광소자로서 발광소자(LE)는 구동 트랜지스터(DT)의 제2 드레인전극(123b)과 접속된 애노드(126), 애노드(126) 위에 배치된 유기층(127) 및 유기층(127) 위에 배치된 캐소드(128)를 포함하여 구성될 수 있다.
즉, 평탄화층(115d) 위에 제2 드레인전극(123b)과 접속하는 애노드(126)가 배치될 수 있다.
제1 전극으로서 애노드(126)는 유기층(127)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 전계 발광 표시 장치(100)가 바텀 에미션(bottom emission)(또는, 하부 발광) 방식인 경우, 애노드(126)는, 예를 들어 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등과 같은 투명 전도성 물질로 이루어질 수 있다.
한편, 전계 발광 표시 장치(100)가 탑 에미션(top emission)(또는, 상부 발광) 방식인 경우에는, 애노드(126)는 유기층(127)에서 발광된 광을 캐소드(128) 측으로 반사시키기 위한 반사층 및 유기층(127)에 정공을 공급하기 위한 투명 도전층을 더 포함할 수도 있다. 다만, 이에 한정되는 것은 아니며, 애노드(126)는 투명 도전층만을 포함하고 반사층은 애노드(126)와 별개의 구성요소인 것으로 정의될 수도 있다.
제2 드레인전극(123b)은 층간절연층(115c)과 평탄화층(115d)을 관통하는 제5 컨택홀(140e)을 통해 발광소자(LE)의 애노드(126)에 접속될 수 있다.
애노드(126) 위에는 애노드(126)의 일부를 덮도록 뱅크(115e)가 배치될 수 있다. 일 예로, 도 6에 도시된 바와 같이, 뱅크(115e)는 애노드(126)의 일 끝단을 덮도록 배치될 수 있다. 뱅크(115e)는 개구부(OP)에 의해 애노드(126)가 노출되는 발광 영역을 제외한 나머지 영역에 배치되어 발광부(EA)를 구획하는 역할을 할 수 있다.
유기층(127)은 발광 영역에 배치된 발광층(127a)과 발광 영역을 포함하여 기판(110) 전면에 배치된 공통층(127b)으로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
유기층(127)은, 적색 유기 발광층, 녹색 유기 발광층, 청색 유기 발광층 및 백색 유기 발광층 중 어느 하나의 발광층(127a)을 포함할 수 있다. 유기층(127)은 정공 수송층, 정공 주입층, 전자 주입층 전자 수송층 등과 같은 다양한 유기층을 더 포함할 수 있다.
캐소드(128)는 유기층(127) 위에 배치될 수 있다.
캐소드(128)는 유기층(127)으로 전자를 공급할 수 있다.
하부 발광 방식의 경우, 캐소드(128)는 불투명 또는 반투명 금속 물질로 이루어질 수 있으며, 유기층(127)에서 발생한 빛은 하부에 위치한 컬러필터층에 의해 색상이 구현될 수 있다.
이렇게 구성된 발광소자(LE) 상부에는 수분에 취약한 발광소자(LE)를 수분에 노출되지 않도록 보호하기 위한 봉지부(미도시)가 형성될 수 있다. 예를 들어, 봉지부는 무기층과 유기층이 교대 적층된 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 전계 발광 표시 장치(100)는 게이트라인(117)과 데이터라인(116) 사이에 게이트절연층(115b)과 버퍼층(115a)의 복수의 층으로 이루어진 절연층이 개재됨으로써 게이트라인(117)과 데이터라인(116) 사이의 단락 불량을 방지할 수 있는데, 이를 도면을 참조하여 상세히 설명한다.
도 7a는 비교예에 따른 전계 발광 표시 장치의, 라인간 교차지점의 단면 구조를 예로 보여주는 도면이다.
도 7b는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의, 라인간 교차지점의 단면 구조를 예로 보여주는 도면이다.
여기서, 상술한 라인간은 게이트라인과 데이터라인 사이를 의미하나, 이에 한정되는 것은 아니다. 게이트라인과 전원라인, 또는 게이트라인과 레퍼런스 라인 사이를 의미할 수도 있다.
도 7a를 참조하면, 비교예에 따른 전계 발광 표시 장치는 기판(10) 위에 버퍼층(15a)이 배치되고, 버퍼층(15a) 위에 게이트절연층(15b)과 게이트라인(17)이 배치된다. 그리고, 그 위에 층간절연층(15c)을 사이에 두고 데이터라인(16)이 배치된다.
이와 같은 적층 구조하에서는 게이트라인(17)과 데이터라인(16) 사이에 한 층의 층간절연층(15c)만이 개재됨에 따라 라인간 이격거리(g1)가 약 5,000Å으로 비교적 짧으며, 그 결과 정전기성 불량이 발생할 수 있다. 층간절연층(15c)은 커패시터의 유전층을 구성하기 때문에 그 두께를 증가시키는데 한계가 있다.
이에 비해 도 7b를 참조하면, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 기판(110) 위에 데이터라인(116)이 배치된다. 그리고, 데이터라인(116) 위에 버퍼층(115a)과 게이트절연층(115b)이 적층, 배치되고, 게이트절연층(115b) 위에 게이트라인(117)이 배치되는 것을 알 수 있다.
이와 같은 적층 구조하에서는 게이트라인(117)과 데이터라인(116) 사이에 버퍼층(115a)과 게이트절연층(115b)의 2층의 절연층이 개재되고, 이들 절연층의 두께를 층간절연층에 비해 상대적으로 증가시킬 수 있어 라인간 이격거리(g2)가 10,000Å 이상으로 길어질 수 있으며, 그 결과 정전기성 불량이 방지된다.
또한, 본 발명의 일 실시예에 따른 전계 발광 표시 장치(100)는 상술한 바와 같이 게이트라인(117)과 데이터라인(116) 사이에 층간절연층이 개재되지 않기 때문에, 층간절연층의 두께를 줄일 수 있어 커패시터 용량을 증가시킬 수 있다.
한편, 전술한 바와 같이, 본 발명은 수직 배선, 특히 고전류가 요구되는 전원라인(119) 상부에 보조 전원라인(129)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다. 즉, 보조 전원라인(129)이 전원라인(119) 상부에서 전원라인(119)을 따라 배치되며, 제1 컨택홀(140a)을 통해 그 하부의 전원라인(119)에 접속되는 것을 특징으로 한다.
보조 전원라인(129)은 게이트라인(117) 및 센싱 제어라인(114)과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인(114)이 지나가는 부분에서 서로 분리될 수 있다.
이와 같이 대형 전계 발광 표시 장치 제작 시, 고전류가 요구되는 배선을 형성할 때, 이중 배선 구조를 적용함으로써 저항을 최소화하고 있다. 하지만, 이중 배선을 연결해주는 컨택홀 형성 시, 하부 배선의 표면에 손상이 발생하여 컨택 저항이 상승하게 된다.
본 발명에서는 이를 개선하기 위하여, 제1, 제2 액티브층(124a, 124b) 형성 시 하프-톤 공정을 적용하여 제2, 제3, 제4, 제5 컨택홀(140b, 140c, 140d, 140e)이 형성되는 컨택영역에 제1, 제2 액티브층(124a, 124b)의 손상을 방지하기 위한 식각 방지층(150a, 150b', 150b")을 형성하는 것을 특징으로 한다. 이에 의하면, 제1, 제2, 제3, 제4, 제5 컨택홀(140a, 140b, 140c, 140d, 140e) 형성 시, 제1, 제2 액티브층(124a, 124b)이 노출되지 않아 이중 배선의 하부 층의 금속 산화물 또는 금속 질화물 제거 공정을 적용할 수 있다. 따라서, 이중 배선, 즉 전원라인(119)과 보조 전원라인(129) 사이의 컨택 저항이 최소화되어 CD(Critical Dimension)를 감소시킬 수 있게 되며, 그 결과 개구율을 확대시킬 수 있게 된다.
또한, 전원라인(119)의 인입단 컨택 저항 감소를 통해 인입단에서의 온도 상승을 방지할 수 있으며, 트랜지스터(ST, DT)의 제1, 제2 액티브층(124a, 124b)의 소스영역 및 드레인영역에서의 컨택 저항 개선을 통해 트랜지스터(ST, DT)의 온 특성을 개선시킬 수 있게 된다.
한편, 일반적으로 이중 배선을 형성하기 위해서는 2번의 마스크 공정이 더 필요하다.
즉, 첫 번째 마스크 공정으로 메인 배선인 전원라인(119)을 형성하고, 두 번째 마스크 공정으로 제1 컨택홀(140a)을 형성하며, 세 번째 마스크 공정으로 상부 배선인 보조 전원라인(129)을 형성할 수 있다.
이와 같이 이중 배선을 형성하더라도, 컨택 저항이 증가하게 되면 이중 배선을 형성한 효과가 크게 감소되며, 또한 컨택홀의 개수를 증가시키더라도 컨택 저항에 의한 영향이 크기 때문에 큰 개선이 어렵다.
이때, 이중 배선, 일 예로 전원라인(119)과 보조 전원라인(129) 사이의 컨택 저항은 메인 배선인 전원라인(119)을 증착(deposition)한 후부터 상부 배선인 보조 전원라인(129)을 증착 하기 전까지 진행되는 공정 단계에 의해 결정된다.
이중, 전원라인(119) 위에 버퍼층(115a)의 증착 시, 전원라인(119) 표면에 금속 질화물, 예로 전원라인(119)을 구리(Cu)로 형성할 경우 전원라인(119) 표면에 구리 질화물(CuNx)이 형성되게 된다.
또한, 버퍼층(115a)과 게이트절연층(115b) 식각 시, 전원라인(119) 표면에 CuFx나 CuOx 등의 구리 화합물이 형성되게 된다. 이러한, 구리 질화물이나 구리 화합물은 전원라인(119)과 보조 전원라인(129) 사이의 컨택 저항을 증가시키는 요인으로 작용하게 된다.
이에, 컨택 저항을 감소시키기 위해서는 보조 전원라인(129)의 증착 전에 구리 화합물을 제거할 필요가 있는데, 구리 화합물의 제거(OZ Rinse) 시, 제2, 제3, 제4, 제5 컨택홀(140b, 140c, 140d, 140e)에 의해 노출된 제1, 제2 액티브층(124a, 124b)의 표면이 손상될 수 있다.
이에, 본 발명에서는 제1 액티브층(124a) 및 제2 액티브층(124b)의 일부 영역 위에 도전층으로 이루어진 식각 방지층(150a, 150b', 150b")이 배치되는 것을 특징으로 한다. 식각 방지층(150a, 150b', 150b")은 제1 액티브층(124a) 및 제2 액티브층(124b)과 다른 전극, 즉 제1, 제2 소스전극(122a, 122b), 제1, 제2 드레인 전극(123b)이 컨택이 이루어지는 영역의 제1, 제2 액티브층(124a, 124b) 위에 배치될 수 있다. 따라서, 식각 방지층(150a, 150b', 150b")은 제2 컨택 홀(140b) 내지 제5 컨택 홀(140e)에 의해 적어도 일부 영역이 노출될 수 있다. 다만, 이에 한정되는 것은 아니다.
식각 방지층(150a, 150b', 150b")은, 제1 액티브층(124a)의 일부 영역 위에 배치된 제1 식각 방지층(150a) 및 제2 액티브층(124b)의 일부 영역 위에 배치된 제2 식각 방지층(150b', 150b")을 포함할 수 있다.
또한, 제2 식각 방지층(150b', 150b")은 소스 측 제2 식각 방지층(150b') 및 드레인 측 제2 식각 방지층(150b")을 포함할 수 있다. 제1 식각 방지층(150a)은 소스 측 제1 식각 방지층(150a)이며, 도시하지 않았지만 드레인 측 제1 식각 방지층을 포함할 수 있다.
식각 방지층(150a, 150b', 150b")은 상부 차광층(125a', 125b') 및 상부 전원라인(119')과 동일한 금속물질, 일 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
식각 방지층(150a, 150b', 150b")은, 식각 시 상부 차광층(125a', 125b') 및 상부 전원라인(119')과 동일한 에천트에 선택적 식각이 가능한 도전물질로 구성될 수 있다.
이와 같이 제1 액티브층(124a) 및 제2 액티브층(124b)의 일부 영역 위에 상부 전원라인(119')과 동일한 도전물질, 예로 구리로 이루어진 식각 방지층(150a, 150b', 150b")이 배치됨에 따라 구리 화합물의 제거 시에도, 제1 액티브층(124a) 및 제2 액티브층(124b)의 표면이 손상되지 않게 된다.
또한, 식각 방지층(150a, 150b', 150b")을 적절하게 선택할 경우에는, 제1, 제2 액티브층(124a, 124b)과 제1, 제2 소스전극(122a, 122b) 및 제1, 제2 드레인 전극(123b) 사이에 우수한 오믹-컨택을 형성할 수도 있다.
도 8은 홀의 개수 및 저항에 따른 단일 배선에 대한 이중 배선의 저항을 예로 보여주는 그래프이다.
도 9는 홀의 개수 및 저항에 따른 단일 배선에 대한 이중 배선의 저항을 예로 보여주는 표다.
도 8 및 도 9는 컨택홀의 저항이 각각 6.0Ω, 3.0Ω, 1.0Ω, 0.5Ω 및 0Ω인 경우에, 컨택홀의 개수에 대한 단일 배선에 대한 이중 배선의 저항을 상대적으로 보여주고 있다. 즉, 단일 배선에 대한 컨택저항을 100%로 볼 경우에, 이중 배선에 대한 컨택저항을 상대적으로 보여주고 있다.
도 8 및 도 9를 참조하면, 화소 내의 전원라인에서 이중 배선의 적용 효과는 컨택홀의 저항에 크게 영향을 받는 것을 알 수 있다. 즉, 컨택홀의 개수 증가 시에 이중 배선의 효과는 적으나, 컨택홀의 개별 저항의 개선 시에는 이중 배선의 효과가 큰 것을 알 수 있다.
따라서, 컨택홀의 개수보다 컨택홀의 개별 저항을 낮추는 것이 효과적인 것을 알 수 있다.
따라서, 본 발명의 이중 배선 및 식각 방지층을 적용할 경우, 단일 배선에 대한 이중 배선의 저항이 50%로 급격하게 감소될 수 있음을 알 수 있다.
도 10a 내지 10f는 도 5에 도시된 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제조공정을 순차적으로 보여주는 단면도이다.
도 10a를 참조하면, 기판(110) 위에 데이터라인(미도시)과 전원라인(119)의 수직 배선 및 제1 차광층(125a)과 제2 차광층(미도시)이 형성될 수 있다.
데이터라인과 전원라인(119)은 기판(110) 위에 제1 방향으로 배치될 수 있다,
전원라인(119)은 하나 이상의 화소영역마다 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
데이터라인 및 전원라인(119)과 동일 층에 레퍼런스 라인이 제1 방향으로 배치될 수도 있다.
제1 차광층(125a)은 제1 액티브층 하부에 배치되며, 데이터라인에 접속될 수 있다. 그리고, 제2 차광층은 제2 액티브층 하부에 배치되며, 전원라인(119)에 접속될 수 있다. 제1 차광층(125a)과 제2 차광층은, 외부나 주변의 발광소자의 빛에 의해 제1 액티브층과 제2 액티브층이 영향을 받는 것을 차단하는 역할을 할 수 있으며, 기판(110)의 최하층에 배치될 수 있다.
이와 같이 본 발명에 따른 데이터라인과 전원라인(119)은 기판(110)의 최하층에 배치되는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 데이터라인과 전원라인(119) 및 제1, 제2 차광층(125a)은 투명층의 제1 금속층과 불투명층의 제2 금속층의 이층으로 이루어진 것을 특징으로 한다.
즉, 전원라인(119)은 상부 전원라인(119') 및 하부 전원라인(119")을 포함할 수 있다.
제1 차광층(125a)은 상부 제1 차광층(125a') 및 하부 제1 차광층(125a")을 포함하며, 제2 차광층은 상부 제2 차광층 및 하부 제2 차광층을 포함할 수 있다.
또한, 도시하지 않았지만, 데이터라인 역시 이중 층으로 구성될 수 있다.
제1 금속층은, 예를 들어 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등과 같은 투명 전도성 물질로 이루어질 수 있다.
제2 금속층은, 다양한 도전물질, 예를 들어 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중에서 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수 있다.
다음으로, 도 10b를 참조하면, 데이터라인, 전원라인(119), 제1 차광층(125a) 및 제2 차광층이 형성된 기판(110) 위에 버퍼층(115a)이 형성될 수 있다.
이때, 기판(110) 위에 버퍼층(115a)을 형성하는 과정에서 외부에 노출된 데이터라인, 전원라인(119), 제1 차광층(125a) 및 제2 차광층의 표면에는 금속 질화물, 예로 제2 금속층을 구리(Cu)로 형성할 경우 데이터라인, 전원라인(119), 제1 차광층(125a) 및 제2 차광층의 표면에 구리 질화물(CuNx)이 형성될 수 있다.
도시하지 않았지만, 데이터라인, 전원라인(119), 제1 차광층(125a) 및 제2 차광층의 표면에 100Å 이하의 두께로 구리 질화물이 형성될 수 있다.
이후, 기판(110) 위에 제1 액티브층(124a)과 제2 액티브층이 형성될 수 있다.
이때, 제1 액티브층(124a)과 제2 액티브층의 소정 영역 위에는 도전층으로 이루어진 식각 방지층(150a)이 함께 형성될 수 있다. 식각 방지층(150a)은 제1 액티브층(124a) 및 제2 액티브층과 다른 전극이 컨택이 이루어지는 영역의 제1 액티브층(124a) 및 제2 액티브층 위에 배치될 수 있다.
제1 액티브층(124a)과 제2 액티브층 및 식각 방지층(150a)은 기판(110) 위에 반도체 물질과 금속물질을 적층한 다음, 하프-톤 마스크를 이용한 마스크 공정을 통해 반도체 물질과 금속물질을 선택적으로 패터닝 하여 형성될 수 있다.
마스크 공정은 기판(110) 상부에 감광막을 형성하고, 마스크를 이용하여 노광 및 현상하여 감광막 패턴을 형성한 후, 감광막 패턴을 식각 마스크로 하여 식각 공정을 진행하는 일련의 공정을 의미한다.
하프-톤 마스크 공정은 서로 다른 두께를 가진 감광막 패턴을 형성하고, 이를 이용하여 2번의 식각을 통해 2개의 층을 패터닝 함으로써 2번의 패터닝을 하나의 마스크 공정을 통해 진행할 수 있다.
반도체 물질은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물(oxide) 반도체, 비정질 실리콘(amorphous silicon; a-Si), 다결정실리콘(polycrystalline silicon; poly-Si), 또는 유기물(organic) 반도체 등을 포함할 수 있다.
금속물질은, 예로 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중 층으로 구성될 수 있다.
도 10c를 참조하면, 기판(110) 위에 제1 액티브층(124a)과 제2 액티브층 및 식각 방지층(150a)이 형성된 후, 기판(110) 위에 게이트절연층(115b)이 형성될 수 있다.
게이트절연층(115b)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중 층으로 구성될 수도 있다.
이어서, 마스크 공정을 통해 게이트절연층(115b)과 버퍼층(115a)의 일부를 선택적으로 제거하여 전원라인(129)의 일부를 노출시키는 제1 컨택홀(140a), 소스 측 제1 식각 방지층(150a)과 드레인 측 제1 식각 방지층을 각각 노출시키는 제2 컨택홀(140b)과 제3 컨택홀 및 소스 측 제2 식각 방지층과 드레인 측 제2 식각 방지층을 각각 노출시키는 제4 컨택홀과 제5 컨택홀을 형성할 수 있다.
제1 컨택홀(140a)은 전원라인(129)의 상부 일부와 게이트절연층(115b) 및 버퍼층(115a)의 측면 일부를 노출시킬 수 있다.
이때, 차광층(125a)의 적어도 일부 영역이 제2 컨택홀(140b)에 의해 함께 노출될 수 있다. 즉, 제2 컨택홀(140b)은 소스 측 제1 식각 방지층(150a)의 상부 일부, 소스 측 제1 식각 방지층(150a), 제1 액티브층(124a), 게이트절연층(115b) 및 버퍼층(115a)의 측면 일부 및 차광층(125a)의 상부 일부를 노출시킬 수 있다.
도시하지 않았지만, 제3 컨택홀은 드레인 측 제1 식각 방지층의 상부 일부 및 게이트절연층(115b)의 측면 일부를 노출시킬 수 있다. 또한, 제4 컨택홀은 소스 측 제2 식각 방지층의 상부 일부 및 게이트절연층(115b)의 측면 일부를 노출시킬 수 있다. 그리고, 제5 컨택홀은 드레인 측 제2 식각 방지층의 상부 일부 및 게이트절연층(115b)의 측면 일부를 노출시킬 수 있다.
버퍼층(115a)과 게이트절연층(115b) 식각 시, 전원라인(119)과 차광층(125a) 및 식각 방지층(150a)의 표면에, 예로 CuFx나 CuOx 등의 구리 화합물로 이루어진 표면층(155a, 155b, 155c)이 형성될 수 있다.
표면층(155a, 155b, 155c)은 각각 전원라인(119)과 차광층(125a) 및 식각 방지층(150a)의 표면에 형성된 제1 표면층(155a), 제2 표면층(155b) 및 제3 표면층(155c)을 포함할 수 있다.
다음으로, 도 10d를 참조하면, 예로 구리 화합물의 제거(OZ Rinse) 공정을 진행하여 전원라인(119)과 차광층(125a) 및 식각 방지층(150a)의 표면에 형성된 표면층(155a, 155b, 155c)을 제거할 수 있다. 이때, 제2 컨택홀(140b) 내지 제5 컨택홀에 의해 노출되는 제1 액티브층(124a) 및 제2 액티브층 위에 제1 식각 방지층(150a) 및 제2 식각 방지층이 형성되어 있으므로, 구리 화합물의 제거 시에 제1 액티브층(124a) 및 제2 액티브층 표면의 손상을 방지할 수 있게 된다.
다음으로, 도 10e를 참조하면, 전원라인(119) 상부에 제1 컨택홀(140a)을 통해 전원라인(119)과 전기적으로 접속하는 보조 전원라인(129)이 형성될 수 있다.
이때, 제1 액티브층(124a) 및 제2 액티브층 상부에 제1 게이트전극(121a) 및 제2 게이트전극이 형성될 수 있다.
또한, 제1 게이트전극(121a) 및 제2 게이트전극과 동일 층에 제1 방향과 교차하는 제2 방향으로 게이트라인 및 센싱 제어라인이 형성될 수 있다.
전원라인(119), 제1 게이트전극(121a), 제2 게이트전극, 게이트라인 및 센싱 제어라인과 동일 층에 제1 소스전극(122a), 제2 소스전극, 제1 드레인전극 및 제2 드레인전극이 형성될 수 있다
이때, 제1 소스전극(122a)은 제2 컨택홀(140b)을 통해 제1 액티브층(124a) 위의 소스 측 제1 식각 방지층(150a) 및 제1 차광층(125a)과 동시에 접속할 수 있다.
또한, 제1 드레인전극은 제3 컨택홀을 통해 제1 액티브층(124a) 위의 드레인 측 제1 식각 방지층과 접속할 수 있다.
제2 소스전극은 제4 컨택홀을 통해 제2 액티브층 위의 소스 측 제2 식각 방지층과 접속할 수 있다.
제2 드레인전극은 제5 컨택홀을 통해 제2 액티브층 위의 드레인 측 제2 식각 방지층과 접속할 수 있다.
다음으로, 도 10f를 참조하면, 기판(110) 위에 층간절연층(115c)이 형성될 수 있다.
층간절연층(115c)은 무기물인 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층, 또는 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 다중 층으로 구성될 수도 있다. 층간절연층(115c)은 도 10f에 도시된 바와 같이 기판(110) 전면에 걸쳐 형성될 수도 있고, 화소영역에만 형성될 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 도시하지 않았지만, 발광부의 층간절연층(115c) 위에 컬러필터층이 형성될 수 있다.
이후, 기판(110) 위에 평탄화층(115d)이 형성될 수 있다.
평탄화층(115d)은 유기절연물질로 이루어질 수 있다.
평탄화층(115d)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 불포화 폴리에스테르계 수지, 벤조사이클로부텐 및 포토레지스트 중 어느 하나로 형성될 수 있으나, 이에 한정되지 않는다.
다음으로, 기판(110) 위에 발광소자가 형성될 수 있다.
예로, 유기 발광소자로서 발광소자는 구동 트랜지스터의 제2 드레인전극과 접속된 애노드, 애노드 위에 배치된 유기층(127) 및 유기층(127) 위에 배치된 캐소드(128)를 포함하여 구성될 수 있다. 이때, 애노드 위에는 애노드의 일부를 덮도록 뱅크(115e)가 배치될 수 있다.
본 발명의 이중 배선은 전술한 전원라인과 보조 전원라인뿐만 아니라 데이터라인의 수직 배선에도 적용 가능하며, 이를 도 11을 참조하여 설명한다.
도 11은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치를 보여주는 평면도이다.
도 11에 도시된 본 발명의 다른 실시예의 전계 발광 표시 장치(200)는, 데이터라인(216)에도 이중 배선을 적용한 것을 제외하고는 전술한 본 발명의 일 실시예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성에 대해서는 중복 설명을 생략하기로 한다.
도 11은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치(200)에 있어, 하나의 서브 화소의 평면 구조를 개략적으로 보여주고 있다. 편의상, 도 11은 하나의 서브 화소가 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 발광소자(LE)를 포함하는 2T1C 구조로 구성된 경우를 예로 들어 보여주고 있으나, 상술한 바와 같이 보상 회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 전계 발광 표시 장치(200)는, 기판 위에 게이트라인(117), 데이터라인(216) 및 전원라인(119)이 교차하여 화소영역(AA)을 구획할 수 있다.
이외에 센싱 제어라인, 레퍼런스(reference) 라인 등이 더 배치될 수 있다.
데이터라인(216)과 전원라인(119)은 기판 위에 제1 방향으로 배치될 수 있다. 그리고, 게이트라인(117)과 센싱 제어라인은 제1 방향과 교차하는 제2 방향으로 배치되어 데이터라인(216) 및 전원라인(119)과 함께 화소영역(AA)을 구획할 수 있다. 설명의 편의상 하나의 화소영역(AA)은 발광소자(LE)가 발광하는 발광부(EA)와 발광소자(LE)에 구동전류를 공급하기 위한 복수의 구동회로로 구성된 회로부(CA)로 구분할 수 있다.
전원라인(119)은 하나 이상의 화소영역(AA)마다 배치될 수 있으나, 이에 한정되는 것은 아니다.
데이터라인(216) 및 전원라인(119)과 동일 층에 레퍼런스 라인이 제1 방향으로 배치될 수 있다.
복수의 화소영역(AA)은 적색 서브 화소영역, 녹색 서브 화소영역, 청색 서브 화소영역 및 백색 서브 화소영역으로 구성되어 단위 화소를 이룰 수 있다.
적색, 녹색, 청색 및 백색 서브 화소영역(AA) 각각은 발광소자(LE)와 그 발광소자(LE)를 독립적으로 구동하는 복수의 화소 구동회로를 구비할 수 있다. 화소 구동회로는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 센싱 트랜지스터를 포함할 수 있다.
차광층과 동일한 층에 데이터라인(216)과 전원라인(119)이 제1 방향으로 배치될 수 있다. 즉, 본 발명의 데이터라인(216)과 전원라인(119)은 차광층과 함께 기판 최하층에 배치되는 것을 특징으로 한다.
전술한 바와 같이 본 발명은, 데이터라인(216)과 전원라인(119)의 수직 배선을 기판 최하층의 차광층과 동일 층에 배치하며, 수직 배선에서 분기되는 전극이나 배선 및 게이트라인(117)의 수평 배선 등을 게이트전극과 동일 층에 배치하는 것을 특징으로 한다. 이에 따르면, 수직 배선과 수평 배선 사이에 기존과 같은 층간절연층의 단일층이 아닌 게이트절연층과 버퍼층의 복수의 층이 개재되는 것을 특징으로 한다. 게이트절연층과 버퍼층은 커패시터 용량과 관계없기 때문에, 게이트절연층 및/또는 버퍼층의 두께를 증가시킴으로써 수직 배선과 수평 배선의 교차지점에서 발생하는 단락 불량을 방지할 수 있다.
또한, 본 발명은, 전원라인(119) 상부에 보조 전원라인(129)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다.
즉, 보조 전원라인(129)이 전원라인(119) 상부에서 전원라인(119)을 따라 배치되며, 제1 컨택홀(140a)을 통해 그 하부의 전원라인(119)에 접속되는 것을 특징으로 한다.
본 발명은, 데이터라인(216) 상부에 보조 데이터라인(226)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다.
즉, 보조 데이터라인(226)이 데이터라인(216) 상부에서 데이터라인(216)을 따라 배치되며, 제6 컨택홀(240f)을 통해 그 하부의 데이터라인(216)에 접속되는 것을 특징으로 한다.
보조 전원라인(129)은 게이트라인(117) 및 센싱 제어라인과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인이 지나가는 부분에서 서로 분리될 수 있다.
또한, 보조 데이터라인(226)은 게이트라인(117) 및 센싱 제어라인과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인이 지나가는 부분에서 서로 분리될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치를 예로 보여주는 평면도이다.
도 12에 도시된 본 발명의 또 다른 실시예의 전계 발광 표시 장치(300)는, 게이트라인(317)에도 이중 배선을 적용한 것을 제외하고 전술한 본 발명의 다른 실시예와 실질적으로 동일한 구성으로 이루어져 있다. 따라서, 동일한 구성에 대해서는 중복 설명을 생략하기로 한다.
도 12는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치(300)에서, 하나의 서브 화소의 평면 구조를 개략적으로 보여주고 있다. 편의상, 도 12는 하나의 서브 화소가 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(C) 및 발광소자(LE)를 포함하는 2T1C 구조로 구성된 경우를 예로 들어 보여주고 있으나, 상술한 바와 같이 보상 회로가 추가된 경우 3T1C, 4T2C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C 등으로 다양하게 구성될 수 있다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치(300)는, 기판 위에 게이트라인(317), 데이터라인(216) 및 전원라인(119)이 교차하여 화소영역(AA)을 구획할 수 있다.
이외에 센싱 제어라인, 레퍼런스(reference) 라인 등이 더 배치될 수 있다.
차광층과 동일한 층에 데이터라인(216)과 전원라인(119)이 제1 방향으로 배치될 수 있다. 즉, 본 발명의 데이터라인(216)과 전원라인(119)은 차광층과 함께 기판 최하층에 배치되는 것을 특징으로 한다.
그리고, 게이트라인(317)과 센싱 제어라인은 제1 방향과 교차하는 제2 방향으로 배치되어 데이터라인(216) 및 전원라인(119)과 함께 화소영역(AA)을 구획할 수 있다.
전술한 바와 같이 본 발명은, 데이터라인(216)과 전원라인(119)의 수직 배선을 기판 최하층의 차광층과 동일 층에 배치하며, 수직 배선에서 분기되는 전극이나 배선 및 게이트라인(317)의 수평 배선 등을 게이트전극과 동일 층에 배치하는 것을 특징으로 한다.
또한, 본 발명은, 전원라인(119) 상부에 보조 전원라인(129)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다.
즉, 보조 전원라인(129)이 전원라인(119) 상부에서 전원라인(119)을 따라 배치되며, 제1 컨택홀(140a)을 통해 그 하부의 전원라인(119)에 접속되는 것을 특징으로 한다.
본 발명은, 데이터라인(216) 상부에 보조 데이터라인(226)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다.
즉, 보조 데이터라인(226)이 데이터라인(216) 상부에서 데이터라인(216)을 따라 배치되며, 제6 컨택홀(240f)을 통해 그 하부의 데이터라인(216)에 접속되는 것을 특징으로 한다.
본 발명은, 게이트라인(317) 하부에 보조 게이트라인(327)을 배치하여 이중 배선을 형성함으로써 저항을 최소화하는 것을 특징으로 한다.
즉, 보조 게이트라인(327)이 게이트라인(317) 하부에서 게이트라인(317)을 따라 배치되며, 제7 컨택홀(340g)을 통해 그 상부의 게이트라인(317)에 접속되는 것을 특징으로 한다
보조 전원라인(129)은 게이트라인(117) 및 센싱 제어라인과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인이 지나가는 부분에서 서로 분리될 수 있다.
또한, 보조 데이터라인(226)은 게이트라인(117) 및 센싱 제어라인과 동일 층에 배치됨에 따라 게이트라인(117) 및 센싱 제어라인이 지나가는 부분에서 서로 분리될 수 있다.
또한, 보조 게이트라인(327)은 데이터라인(216) 및 전원라인(119)과 동일 층에 배치됨에 따라 데이터라인(216) 및 전원라인(119)이 지나가는 부분에서 서로 분리될 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 기판 위에 제1 방향으로 배치되는 데이터라인과 전원라인, 상기 데이터라인 위에 배치되는 제1 절연층, 상기 제1 절연층 위에 배치되는 액티브층, 상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는 게이트라인, 상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극, 상기 액티브층의 소스영역과 드레인영역 위에 배치되는 식각 방지층, 상기 제2 절연층 위에 배치되며, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극, 상기 소스전극 및 상기 드레인전극 위에 배치되는 제3 절연층 및 상기 제3 절연층 위에 배치되는 발광소자를 포함하며, 상기 데이터라인, 상기 전원라인 및 상기 게이트라인의 배선 중에 적어도 하나는 상부나 하부에 배치되는 보조 배선과 함께 이중 배선을 구성할 수 있다.
본 발명의 다른 특징에 따르면, 상기 소스전극 및 상기 드레인전극은, 상기 게이트전극과 동일 층에 상기 게이트전극과 동일한 도전물질로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 전원라인 상부에 상기 전원라인을 따라 배치되며, 제1 컨택홀을 통해 상기 전원라인에 접속하는 보조 전원라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 데이터라인 상부에 상기 데이터라인을 따라 배치되며, 제6 컨택홀을 통해 상기 데이터라인에 접속하는 보조 데이터라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 게이트라인 상부에 상기 게이트라인을 따라 배치되며, 제7 컨택홀을 통해 상기 게이트라인에 접속하는 보조 게이트라인을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 식각 방지층은, 상기 액티브층의 소스영역 위에 배치되는 소스 측 식각 방지층 및 상기 액티브층의 드레인영역 위에 배치되는 드레인 측 식각 방지층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 액티브층 하부의, 상기 데이터라인 및 상기 전원라인과 동일 층에 배치되는 차광층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 소스전극은 제2 컨택홀을 통해 상기 소스 측 식각 방지층 및 상기 차광층과 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제2 컨택홀은, 상기 소스 측 식각 방지층과 상기 차광층의 상부 및 상기 액티브층과 상기 소스 측 식각 방지층의 측면을 노출시킬 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 드레인전극은 제3 컨택홀을 통해 상기 드레인 측 식각 방지층과 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 식각 방지층은, 상기 차광층 및 상기 전원라인과 동일한 금속물질로 구성할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 차광층은 상기 전원라인에 연결될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치의 제조 방법은, 기판 위에 데이터라인과 전원라인을 형성하는 단계, 상기 데이터라인 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 액티브층을 형성하고, 상기 액티브층의 소스영역과 드레인영역 위에 식각 방지층을 형성하는 단계, 상기 액티브층과 상기 식각 방지층 위에 제2 절연층을 형성하는 단계, 상기 제2 절연층 위에 게이트전극과 게이트라인을 형성하는 단계, 상기 제2 절연층 위에, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하는 단계, 상기 소스전극 및 상기 드레인전극 위에 제3 절연층을 형성하는 단계 및 상기 제3 절연층 위에 발광소자를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 전계 발광 표시 장치의 제조방법은, 상기 데이터라인 및 상기 전원라인을 형성할 때, 상기 액티브층 하부에 차광층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치의 제조방법은, 상기 제1 절연층과 상기 제2 절연층의 일부 영역을 선택적으로 제거하여, 상기 전원라인의 일부를 노출시키는 제1 컨택홀 및 상기 차광층과 상기 식각 방지층의 일부를 동시에 노출시키는 제2 컨택홀을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치의 제조방법은, 상기 제2 절연층 위에, 상기 제1 컨택홀을 통해 상기 전원라인에 접속하는 보조 전원라인을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 소스전극은, 상기 제2 컨택홀을 통해 상기 식각 방지층 및 상기 차광층에 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 식각 방지층은, 상기 차광층 및 상기 전원라인과 동일한 금속물질로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 절연층과 상기 제2 절연층의 식각 시, 상기 전원라인과 상기 차광층 표면에 상기 금속물질과 식각 가스로 이루어진 금속 화합물이 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치의 제조방법은, 상기 제1 컨택홀 및 상기 제2 컨택홀을 형성한 후에, 상기 금속 화합물을 제거하는 단계를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 전계 발광 표시 장치
114: 센싱 제어라인
115a: 버퍼층
115b: 게이트절연층
115c: 층간절연층
115d: 평탄화층
115e: 뱅크
116, 216: 데이터라인
117, 317: 게이트라인
119: 전원라인
125a, 125b: 차광층
126: 애노드
127: 유기층
128: 캐소드
129: 보조 전원라인
150a, 150b', 150b": 식각 방지층
226: 보조 데이터라인
327: 보조 게이트라인

Claims (20)

  1. 기판 위에 제1 방향으로 배치되는 데이터라인과 전원라인;
    상기 데이터라인 위에 배치되는 제1 절연층;
    상기 제1 절연층 위에 배치되는 액티브층;
    상기 제1 절연층 위에 적어도 제2 절연층을 더 개재하고, 상기 제1 방향과 교차하는 제2 방향으로 배치되는 게이트라인;
    상기 액티브층 상부에 상기 제2 절연층을 개재하여 배치되는 게이트전극;
    상기 액티브층의 소스영역과 드레인영역 위에 배치되는 식각 방지층;
    상기 제2 절연층 위에 배치되며, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극;
    상기 소스전극 및 상기 드레인전극 위에 배치되는 제3 절연층; 및
    상기 제3 절연층 위에 배치되는 발광소자를 포함하며,
    상기 데이터라인, 상기 전원라인 및 상기 게이트라인의 배선 중에 적어도 하나는 상부나 하부에 배치되는 보조 배선과 함께 이중 배선을 구성하는, 전계 발광 표시 장치.
  2. 제 1 항에 있어서,
    상기 소스전극 및 상기 드레인전극은, 상기 게이트전극과 동일 층에 상기 게이트전극과 동일한 도전물질로 구성되는, 전계 발광 표시 장치.
  3. 제 1 항에 있어서,
    상기 전원라인 상부에 상기 전원라인을 따라 배치되며, 제1 컨택홀을 통해 상기 전원라인에 접속하는 보조 전원라인을 더 포함하는, 전계 발광 표시 장치.
  4. 제 1 항 및 제 3 항 중 어느 한 항에 있어서,
    상기 데이터라인 상부에 상기 데이터라인을 따라 배치되며, 제6 컨택홀을 통해 상기 데이터라인에 접속하는 보조 데이터라인을 더 포함하는, 전계 발광 표시 장치.
  5. 제 4 항에 있어서,
    상기 게이트라인 상부에 상기 게이트라인을 따라 배치되며, 제7 컨택홀을 통해 상기 게이트라인에 접속하는 보조 게이트라인을 더 포함하는, 전계 발광 표시 장치.
  6. 제 1 항에 있어서,
    상기 식각 방지층은,
    상기 액티브층의 소스영역 위에 배치되는 소스 측 식각 방지층; 및
    상기 액티브층의 드레인영역 위에 배치되는 드레인 측 식각 방지층을 포함하는, 전계 발광 표시 장치.
  7. 제 6 항에 있어서,
    상기 액티브층 하부의, 상기 데이터라인 및 상기 전원라인과 동일 층에 배치되는 차광층을 더 포함하는, 전계 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 소스전극은 제2 컨택홀을 통해 상기 소스 측 식각 방지층 및 상기 차광층과 전기적으로 접속하는, 전계 발광 표시 장치.
  9. 제 8 항에 있어서,
    상기 제2 컨택홀은, 상기 소스 측 식각 방지층과 상기 차광층의 상부 및 상기 액티브층과 상기 소스 측 식각 방지층의 측면을 노출시키는, 전계 발광 표시 장치.
  10. 제 7 항에 있어서,
    상기 드레인전극은 제3 컨택홀을 통해 상기 드레인 측 식각 방지층과 전기적으로 접속하는, 전계 발광 표시 장치.
  11. 제 7 항에 있어서,
    상기 식각 방지층은, 상기 차광층 및 상기 전원라인과 동일한 금속물질로 구성되는, 전계 발광 표시 장치.
  12. 제 11 항에 있어서,
    상기 차광층은 상기 전원라인에 연결되는, 전계 발광 표시 장치.
  13. 기판 위에 데이터라인과 전원라인을 형성하는 단계;
    상기 데이터라인 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 액티브층을 형성하고, 상기 액티브층의 소스영역과 드레인영역 위에 식각 방지층을 형성하는 단계;
    상기 액티브층과 상기 식각 방지층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 위에 게이트전극과 게이트라인을 형성하는 단계;
    상기 제2 절연층 위에, 상기 식각 방지층과 전기적으로 접속하는 소스전극 및 드레인전극을 형성하는 단계;
    상기 소스전극 및 상기 드레인전극 위에 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 위에 발광소자를 형성하는 단계를 포함하는, 전계 발광 표시 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 데이터라인 및 상기 전원라인을 형성할 때, 상기 액티브층 하부에 차광층을 형성하는 단계를 더 포함하는, 전계 발광 표시 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층의 일부 영역을 선택적으로 제거하여, 상기 전원라인의 일부를 노출시키는 제1 컨택홀 및 상기 차광층과 상기 식각 방지층의 일부를 동시에 노출시키는 제2 컨택홀을 형성하는 단계를 더 포함하는, 전계 발광 표시 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 절연층 위에, 상기 제1 컨택홀을 통해 상기 전원라인에 접속하는 보조 전원라인을 형성하는 단계를 더 포함하는, 전계 발광 표시 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 소스전극은, 상기 제2 컨택홀을 통해 상기 식각 방지층 및 상기 차광층에 접속하는, 전계 발광 표시 장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 식각 방지층은, 상기 차광층 및 상기 전원라인과 동일한 금속물질로 형성되는, 전계 발광 표시 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층의 식각 시, 상기 전원라인과 상기 차광층 표면에 상기 금속물질과 식각 가스로 이루어진 금속 화합물이 형성되는, 전계 발광 표시 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 컨택홀 및 상기 제2 컨택홀을 형성한 후에, 상기 금속 화합물을 제거하는 단계를 더 포함하는, 전계 발광 표시 장치의 제조방법.
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