KR20210158419A - 핵생성-프리 텅스텐 증착 - Google Patents

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KR20210158419A
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루오펭 뎅
유타카 니시오카
샤오란 바
산자이 고피나스
미칼 다넥
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램 리써치 코포레이션
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Abstract

핵생성 층을 증착하는 단계 없이 텅스텐 (W) 막들을 증착하는 단계의 방법들이 본 명세서에 제공된다. 특정 실시 예들에서, 방법들은 기판 상에 붕소 (B) 및/또는 실리콘 (Si) 의 컨포멀한 환원제 층을 증착하는 단계를 포함한다. 기판은 일반적으로 피처를 포함하는 기판의 토포그래피 (topography) 를 따르는 환원제 층이 있는 텅스텐으로 충진될 피처를 포함한다. 환원제 층은 이어서 원소 텅스텐의 층을 형성하기 위해 환원제 층에 의해 환원되는, 불소-함유 텅스텐 전구체에 노출된다. 컨포멀한 환원제 층은 컨포멀한 텅스텐 층으로 변환된다.

Description

핵생성-프리 텅스텐 증착
텅스텐 막들과 같은 전도성 재료들의 증착은 많은 반도체 제조 프로세스들의 필수적인 부분이다. 이들 재료들은 수평 상호연결부들, 인접한 금속 층들 사이의 비아들, 금속 층들과 실리콘 기판 상의 디바이스들 사이의 콘택트들, 고 종횡비 피처들을 위해 사용될 수도 있다. 디바이스들이 축소되고 보다 복잡한 패터닝 스킴들이 산업계에서 활용됨에 따라, 텅스텐 박막들의 증착이 문제가 된다. 이들 문제들은 우수한 단차 커버리지를 갖는 저 저항률 막들을 증착하는 것을 포함한다.
본 명세서에 포함된 배경기술 및 맥락적 기술들 (contextual descriptions) 은 단지 본 개시의 맥락을 일반적으로 제시할 목적이다. 본 개시의 많은 부분은 발명자들의 업적을 제시하고, 단순히 이러한 업적이 배경기술 섹션에 기술되거나 본 명세서의 다른 곳에서 맥락으로 제시되기 때문에, 종래기술로 인정된다는 것을 의미하지 않는다.
참조로서 인용
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텅스텐 벌크 층들을 형성하는 단계에 대한 방법들이 본 명세서에 제공된다. 본 개시의 일 양태는 표면 상에 원소 붕소 (B) 를 포함하는 층을 형성하는 단계, 및 층을 형성하는 단계 이후, 표면 상에 원소 텅스텐 벌크 층을 형성하도록 텅스텐 불화물 화합물 및 수소 (H2) 의 교번하는 펄스들에 기판을 노출시키는 복수의 사이클들을 수행하는 단계에 의해 기판의 표면 상에 텅스텐 핵생성 층을 증착하는 단계 없이 원소 텅스텐 벌크 층을 증착하는 단계를 포함하는 방법에 관한 것이다. 일부 실시 예들에서, 원소 붕소를 포함하는 층은 10 내지 50 Å 두께이다. 일부 실시 예들에서, 원소 텅스텐 벌크 층 및 표면의 계면에서의 B 함량은 1021 atoms/㎤ 이하이다. 일부 실시 예들에서, 원소 텅스텐 벌크 층 및 표면의 계면에서의 B 함량은 5x1020 atoms/㎤ 이하이다. 일부 실시 예들에서, 원소 텅스텐 벌크 층 및 표면의 계면에서의 B 함량은 2x1020 atoms/㎤ 이하이다.
일부 실시 예들에서, 원소 붕소를 포함하는 층은 본질적으로 붕소로 구성된다. 일부 실시 예들에서, 원소 붕소를 포함하는 층은 실리콘을 더 포함한다. 일부 실시 예들에서, 원소 붕소를 포함하는 층은 본질적으로 붕소 및 실리콘으로 구성된다.
일부 실시 예들에서, 표면은 질화물 표면이고, 예들은 티타늄 질화물 (TiN) 표면을 포함한다. 일부 실시 예들에서, 표면은 산화물 표면이다.
일부 실시 예들에서, 원소 붕소를 포함하는 층을 형성하는 단계는 표면을 다이보란에 노출하는 단계를 수반한다. 예시적인 노출 시간들은 30에서 120 초까지의 범위일 수도 있다. 일부 실시 예들에서, 원소 붕소를 포함하는 층을 형성하는 단계는 표면을 다이보란 및 실란에 노출하는 단계를 수반한다.
일부 실시 예들에서, 원소 붕소를 포함하는 층의 형성 동안 기판을 하우징하는 챔버의 챔버 압력은 10 Torr 내지 90 Torr이다.
일부 실시 예들에서, 원소 붕소를 포함하는 층을 형성하는 단계 및 복수의 사이클들을 수행하는 단계의 동작들은 동일한 챔버에서 수행된다. 일부 실시 예들에서, 방법은 원소 붕소를 포함하는 층을 형성하는 단계 이후 및 복수의 사이클들을 수행하는 단계 이전에 챔버 압력을 하강시키는 단계를 더 포함한다.
일부 실시 예들에서, 표면 상에 원소 붕소 (B) 를 포함하는 층을 형성하는 단계는 붕소 (B) 및 실리콘 (Si) 을 포함하는 가스 혼합물에 표면을 노출하는 단계를 포함하고, B:Si 비는 1:1 내지 6:1이다. 일부 실시 예들에서, 가스 혼합물은 다이보란 및 실란을 포함한다.
일부 실시 예들에서, 표면 상에 원소 붕소 (B) 를 포함하는 층을 형성하는 단계는 표면 상에 붕소-함유 환원제의 흡착 없이 붕소-함유 환원제의 열 분해를 포함한다. 일부 실시 예들에서, 원소 붕소의 층은 표면 토포그래피 (topography) 를 따른다.
방법들을 수행하기 위한 장치들이 또한 제공된다. 본 개시의 이러한 양태들 및 다른 양태들은 도면들을 참조하여 하기에 더 논의된다.
도 1a 및 도 1b는 벌크 텅스텐을 포함하는 예시적인 금속 스택들을 도시한다.
도 2는 텅스텐을 포함하는 매립 워드라인 (buried WordLine; bWL) 구조체의 개략적인 예를 도시한다.
도 3a는 3D NAND 구조체의 텅스텐 워드라인들의 개략적인 예시를 도시한다.
도 3b는 3D NAND 구조체의 텅스텐 워드라인과 산화물 층 사이의 계면의 상세를 도시한다.
도 3c는 부분적으로 제조된 3D NAND 구조체의 개략적인 측단면도를 도시한다.
도 3d는 부분적으로 제조된 3D NAND 구조체의 개략적인 평면도를 도시한다.
도 4는 핵생성 층 없이 벌크 텅스텐 층을 증착하는 방법의 동작들을 예시하는 프로세스 흐름도이다.
도 5a 내지 도 5d는 붕소 (B) 또는 붕소(실리콘) (B(Si)) 층들을 증착하도록 사용될 수도 있는 환원제들의 펄싱된 플로우 시퀀스들의 예들을 도시한다.
도 6은 B 또는 B(Si) 층을 변환하도록 사용될 수도 있는 텅스텐 전구체의 펄싱된 플로우 시퀀스의 일 예를 도시한다.
도 7a는 핵생성 층 없이 벌크 텅스텐 층을 증착하는 방법의 동작들을 예시하는 프로세스 흐름도이다.
도 7b는 핵 형성 층들과 함께 그리고 핵 형성 층들이 없이 증착된 W 막들에 대한 SiOx/TiN/W 스택의 깊이의 함수로서 붕소 및 불소의 원자 농도들을 도시한다.
도 8a 내지 도 8j는 개시된 실시 예들에 따른 막들을 증착하기 위한 메커니즘의 일 예의 개략도들이다.
도 9는 개시된 실시 예들을 수행하는 것에 대한 예시적인 프로세스 툴의 개략도이다.
도 10은 개시된 실시 예들을 수행하는 것에 대한 예시적인 스테이션의 개략도이다.
반도체 기판들 상에 텅스텐 (W) 막들과 같은 금속 막들을 형성하기 위한 방법들 및 장치들이 본 명세서에 제공된다. 방법들은 기판 상에 금속의 벌크 층의 증착 이전에 실리콘 (Si) 및/또는 붕소 (B) 의 희생 층을 형성하는 단계를 포함한다. 희생 층은 벌크 층의 일부를 형성하도록 금속 전구체와 반응한다. 이러한 방식에서, 텅스텐은 핵생성 층의 증착 없이 확산 배리어 또는 유전체 표면들과 같은 표면들 상에 직접 증착될 수 있다. 방법들을 수행하기 위한 장치들이 또한 제공된다.
반도체 디바이스 제조의 전기적 콘택트들 또는 라인들을 형성하는 것은 텅스텐 또는 다른 전기 전도성 재료들로 피처들을 충진하는 것을 포함할 수 있다. 핵생성 층은 먼저 비아 (via) 또는 콘택트 내로 증착될 수 있다. 핵생성 층은 그 위에 벌크 재료의 후속 형성을 용이하게 하는 역할을 하는 컨포멀한 박막 (conformal layer) 이다. 텅스텐 핵생성 층은 측벽들 및 존재하는 경우, 피처의 하단부를 컨포멀하게 코팅하도록 증착될 수도 있다. 텅스텐 핵생성 층이 증착된 이후, 벌크 텅스텐은 텅스텐 핵생성 층 상에 증착될 수도 있다. 그 위에 벌크 재료의 후속 형성을 용이하게 하는 역할을 하는 컨포멀한 박막인, 핵생성 층과 달리 벌크 텅스텐은 전류를 전달하도록 사용된다. 벌크 텅스텐은 벌크 텅스텐과 핵생성 층 사이에 계면이 있도록 텅스텐 핵생성 층과 조성적으로 구별된다. 일부 경우들에서, 핵생성 층들은 상대적으로 높은 비정질 및/또는 베타 상 함량을 갖는 반면, 벌크 층들은 높은 알파 상 함량을 갖는다. 벌크 텅스텐은 또한 핵생성 층보다 큰 입자 크기 및 보다 낮은 저항률을 갖는다.
디바이스들이 보다 작은 기술 노드들로 스케일링되고 보다 복잡한 패터닝 구조체들이 사용됨에 따라 텅스텐 충진에 다양한 문제들이 있다. 일 문제는 구조체 내의 재료의 분포이다. 피처 내의 재료의 분포는 단차 커버리지에 의해 특징지어질 수도 있다. 이 기술의 목적들을 위해, “단차 커버리지”는 2 가지 두께들의 비, 즉, 피처 내부의 재료의 두께를 개구부 근방의 재료의 두께로 나눈 값으로 규정된다. 이 문서의 목적들을 위해, “피처 내부”라는 용어는 피처의 축을 따라 대략 피처의 중간 지점에 위치된 피처의 중간 부분, 예를 들면, 거리의 약 25 ％ 내지 75 ％의 영역 또는, 특정한 실시 예들에서, 피처의 개구부로부터 측정된 피처의 깊이를 따른 거리의 약 40 ％ 내지 60 ％, 또는 개구부로부터 측정된 바와 같이 피처의 축을 따른 거리의 약 75 ％ 내지 95 ％에 위치된 피처의 말단 부분을 나타낸다. “피처의 개구부 근방” 또는 “피처의 개구부 근방”이라는 용어는 개구부의 에지 또는 개구부의 에지를 나타내는 다른 엘리먼트의 25 ％ 이내 또는, 보다 구체적으로, 10 ％ 이내에 위치된 피처의 상단 부분을 나타낸다. 100 ％ 이상의 단차 커버리지는 예를 들면, 피처 개구부에서보다 피처의 중간 또는 피처의 하단 근방에서 보다 넓게 피처를 충진함으로써 달성될 수 있다.
또 다른 문제는 증착된 텅스텐 막들에서 감소하는 저항이다. 보다 얇은 막들은 보다 두꺼운 막들보다 더 높은 저항을 갖는 경향이 있다. 피처들이 보다 작아질수록, 보다 얇은 텅스텐 막들의 산란 효과들로 인해 텅스텐 콘택트 또는 라인 저항이 상승한다. 저 저항률 텅스텐 막들은 집적 회로 설계들에서 전력 손실들 및 과열을 최소화한다. 텅스텐 핵생성 층들은 통상적으로 위에 놓인 벌크 층들보다 보다 높은 전기 저항들을 갖는다. 또한, 텅스텐 핵생성 막들은 보다 작은 피처들의 보다 큰 백분율을 차지하여, 피처의 전체 저항을 상승시킨다. 두께가 경계 효과들로 인해 감소함에 따라 저항률이 상승하도록, 텅스텐 막의 저항률은 증착된 막의 두께에 종속된다.
또 다른 문제는 증착된 막들 상의 감소하는 응력이다. 보다 얇은 텅스텐 막들은 상승된 인장 응력을 갖는 경향이 있다. 화학적 기상 증착에 의해 벌크 텅스텐 막들을 증착하는 것은 200 Å 막에 대해 2.5 GPa 이상의 인장 응력을 발생시킬 수 있다. 높은 열 인장 응력은 기판이 컬링하게 (curl) 하여, 후속 프로세싱을 어렵게 한다. 예를 들면, 후속 프로세스들은 화학 기계적 평탄화, 재료들의 증착, 및/또는 챔버에서 프로세스들을 수행하도록 기판 홀더에의 기판의 클램핑을 포함할 수도 있다. 그러나, 이들 프로세스들은 종종 기판이 평평한 것에 의존하고, 컬링된 기판은 불균일 프로세싱 또는 기판을 프로세싱 불능을 발생시킨다. 어닐링과 같은 다른 재료들의 막들에서 응력을 감소시키는 종래 방법들이 있지만, 텅스텐은 높은 용융점으로 인해 일단 증착되면 입자들이 이동되거나 변경되게 하기 위한 표면 이동성을 가지지 않는다.
본 개시의 일 양태는 핵생성 층 증착 없이 텅스텐 막들을 증착하는 방법들에 관한 것이다. 특정 실시 예들에서, 방법들은 기판 상에 실리콘 (Si) 및/또는 붕소 (B) 의 컨포멀한 환원제 층을 증착하는 단계를 수반한다. 상기 기술된 바와 같이 기판은 일반적으로 텅스텐으로 충진될 피처를 포함하고, 환원제 층은 피처를 포함하는 기판의 토포그래피 (topography) 를 따른다. 환원제 층은 이어서 불소-함유 텅스텐 전구체에 노출되고, 이는 원소 텅스텐의 층을 형성하도록 환원제 층에 의해 환원된다. 컨포멀한 환원제 층은 컨포멀한 텅스텐 층으로 변환된다. 다양한 실시 예들에 따라, 불소-함유 텅스텐 전구체는 수소 (H2) 가스의 존재 하에 제공될 수도 있거나 제공되지 않을 수도 있다.
다양한 실시 예들에 따라, 후술할 이점들 중 하나 이상은 본 명세서에 기술된 방법들을 사용하여 실현될 수도 있다. 본 명세서에 기술된 핵생성-프리 방법들을 사용하여 증착된 텅스텐 막들은 핵생성 층들 상에 증착된 텅스텐 막들보다 보다 낮은 저항률을 가질 수 있다. 본 명세서에 기술된 핵생성-프리 방법들을 사용하여 증착된 텅스텐 막들은 붕소-함유 환원제 및/또는 실리콘-함유 환원제를 사용하여 형성된 핵생성 층들 상에 증착된 텅스텐 막들보다 낮은 B, Si, 또는 B 및 Si 농도를 가질 수 있다. 본 명세서에 기술된 핵생성-프리 방법들을 사용하여 증착된 텅스텐 막들은 핵생성-벌크 계면에서 입자 경계 없이 큰 입자 크기를 가질 수 있다. 일부 실시 예들에서, 입자 크기 및 배향은 환원제 층에서 B 또는 B 및 Si의 양에 의해 제어될 수 있다. 일부 실시 예들에서, 보다 높은 쓰루풋은 핵생성 층을 형성하지 않음으로 인해 달성될 수도 있다.
일부 실시 예들에서, 상기 기술된 변환은 벌크 텅스텐 증착 프로세스의 일부로서 발생한다. 벌크 텅스텐 증착 프로세스는 환원제로서 H2를 사용할 수도 있고 Si 및/또는 B 층이 이전에 증착된 기판 표면으로부터 텅스텐 벌크 막을 성장시킬 수도 있다. 핵생성 층 상에 증착된 벌크 막과 달리, 발생되는 텅스텐 막 스택은 핵생성 층 계면/벌크 층 계면을 갖지 않는다.
일부 실시 예들에서, 컨포멀한 환원제 층이 불소-함유 텅스텐 전구체에 대해 유일한 이용가능한 환원제라면, 초과 전구체가 텅스텐으로의 완전한 변환을 보장하도록 사용될 수도 있다. 변환은 자기 제한적이고, 변환의 단차 커버리지는 환원제 층의 단차 커버리지에 의해 규정된다.
일부 실시 예들에서, 환원제 층 및 후속 텅스텐 층은 실리콘 산화물 (예를 들어, SiO2) 또는 알루미늄 산화물 (예를 들어, Al2O3) 표면과 같은, 산화물 표면 상에 직접 형성된다. 이는 티타늄 질화물 (TiN) 층 또는 티타늄/티타늄 질화물 (Ti/TiN) 이중층과 같은 접착/배리어 층에 대한 필요성을 제거한다.
본 명세서에 기술된 방법들은 챔버에 하우징될 수도 있는 기판 상에 수행된다. 기판은 실리콘 웨이퍼, 예를 들면, 그 위에 증착된 유전체, 전도성 또는 반전도성 재료와 같은, 재료의 하나 이상 층들을 갖는 웨이퍼들을 포함하는, 200-mm 웨이퍼, 300-mm 웨이퍼, 또는 450-mm 웨이퍼일 수도 있다.
도 1a 및 도 1b는 중간 핵생성 층 없이 하부 층 상에 직접 콘택팅하는 벌크 텅스텐 층을 포함하는 재료 스택들의 개략적인 예들이다. 도 1a 및 도 1b는 특정 스택의 재료들의 순서를 예시하고, 도 2, 도 3a, 및 도 3b와 관련하여 하기에 더 기술되는 바와 같이, 임의의 적절한 아키텍쳐 및 적용 예와 함께 사용될 수도 있다. 도 1a의 예에서, 기판 (102) 은 그 위에 증착된 핵생성 층 (108) 을 갖는다. 기판 (102) 은 실리콘 또는 다른 반도체 웨이퍼, 예를 들면 그 위에 증착된 유전체, 전도성, 또는 반전도성 재료와 같은, 재료의 하나 이상 층들을 갖는 웨이퍼를 포함하는, 200-mm 웨이퍼, 300-mm 웨이퍼, 또는 450-mm 웨이퍼일 수 있다. 방법들은 또한 유리, 플라스틱, 등과 같은 다른 기판들 상에 금속화 스택 구조체들을 형성하도록 적용될 수도 있다.
도 1a에서, 유전체 층 (104) 은 기판 (102) 상에 있다. 유전체 층 (104) 은 기판 (102) 의 반도체 (예를 들어, Si) 표면 직상에 증착될 수도 있고, 또는 임의의 수의 중간층들이 있을 수도 있다. 유전 층들의 예들은 도핑된 및 도핑되지 않은 실리콘 산화물, 실리콘 질화물, 및 알루미늄 산화물 층들을 포함하며, 구체적인 예들은 도핑된 또는 도핑되지 않은 층들 (SiO2 및 Al2O3) 을 포함한다. 또한, 도 1a에서, 확산 배리어 층 (106) 이 유전체 층 (104) 및 벌크 텅스텐 층 (110) 사이에 배치된다. 확산 배리어 층들의 예들은 티타늄 질화물 (TiN), 티타늄/티타늄 질화물 (Ti/TiN), 텅스텐 질화물 (WN), 및 텅스텐 탄소 질화물 (WCN) 를 포함한다. 벌크 텅스텐 층 (110) 은 확산 배리어 층 (106) 상에 증착되고 구조체의 주 전도체 (또한 벌크 전도체 또는 벌크 층으로도 지칭됨) 이다.
도 1b는 재료 스택 (190) 의 또 다른 예를 도시한다. 이 예에서, 스택은 기판 (102), 유전체 층 (104) 을 포함하고, 핵생성 층 (108) 은 중간 확산 배리어 층 없이, 유전체 층 (104) 직상에 증착된다. 도 1a의 예에서와 같이, 벌크 텅스텐 층 (110) 은 핵 형성층 (108) 상에 증착되고 구조체의 주 전도체이다.
도 1a 및 도 1b는 금속화 스택들의 예들을 도시하지만, 방법들 및 발생하는 스택들은 그렇게 제한되지 않고 텅스텐 벌크 층을 갖는 모든 텅스텐을 포함한다. 본 명세서에 기술된 방법들은 챔버 내에 하우징될 수도 있는 기판 상에 수행된다.
상기 기술되고 하기에 더 기술된 재료 스택들은 다양한 구조체들로 구현될 수도 있다. 도 2, 도 3a, 및 도 3b는 스택들이 채용될 수도 있는 구조체들의 예들을 제공한다. 도 2는 실리콘 기판 (202) 내의 매립 워드라인 (buried WordLine; bWL) 을 포함하는 DRAM 아키텍처의 개략적인 예를 도시한다. bWL (210) 은 실리콘 기판 (202) 에 에칭된 트렌치 내에 형성된다. 트렌치를 라이닝하는 것은 bWL (210) 과 실리콘 기판 (202) 사이에 배치되는 절연 층 (204) 이다. 도 2의 예에서, 절연 층 (204) 은 실리콘 산화물 또는 실리콘 질화물 재료와 같은 고-k 유전체 재료로부터 형성되는, 게이트 산화물 층일 수도 있다. 일부 실시 예들에서, TiN 또는 텅스텐-함유 층과 같은 컨포멀한 배리어 층이 bWL (210) 과 절연 층 (204) 사이에 개재될 수도 있다.
도 3a는 기판 (300) 상에 형성된 3D NAND 구조체 (323) 의 워드라인들 (310) 의 개략적인 예를 도시한다. 워드라인들 (310) 은 산화물 층들 (311) 에 의해 분리된다. 도 3b에서, 워드라인 (310) 과 산화물 층 (311) 사이의 계면의 상세가 TiN (304) 층과 함께 도시된다. 일부 실시 예들에서, 텅스텐 워드라인 (310) 의 벌크 텅스텐은 산화물 층 (311) (또는 존재한다면 알루미늄 산화물 층) 직상에 또는 본 명세서에 기술된 바와 같이 TiN 또는 다른 배리어 층 상에 증착될 수도 있다. 워드라인 (310) 의 예시적인 두께들은 약 10 nm 내지 100 nm 두께일 수도 있다.
도 3c는 부분적으로 제조된 3-D NAND 구조체 (333) 의 측단면도를 제시하고, 금속 충진의 문제들을 예시한다. 3-D NAND 구조체 (333) 는 반도체 기판 (300) 상에 형성되고 3D NAND 스택들 (좌측 (325) 및 우측 (326)), 중앙 수직 구조체 (330), 및 중앙 수직 구조체 (330) 의 대향 측벽들 (340) 상에 개구부들 (322) 을 갖는 복수의 적층된 워드라인 피처들 (320) 을 포함한다. 도 3c는 함께 트렌치 유사 중앙 수직 구조체 (330) 를 형성하는, 도시된 부분적으로 제조된 3-D NAND 구조체 (333) 의 2 개의 스택들 (325 및 326) 을 디스플레이하지만, 특정 실시 예들에서, 순차적으로 배치되고 서로 공간적으로 평행하게 연장하는 3 개 이상의 스택들이 존재할 수도 있고, 스택들의 인접한 쌍 각각 사이의 갭은 도 3c에 명시적으로 예시된 바와 같이, 중앙 수직 구조체 (330) 를 형성한다는 것을 주의한다. 도 3c의 예에서, 워드라인 피처들 (320) 은 개구부들 (322) 을 통해 중앙 수직 구조체 (330) 로부터 유체적으로 액세스 가능하다. 도면에는 명시적으로 나타내지는 않았지만, 도 3c에 도시된 3-D NAND 스택들 (325 및 326) (즉, 좌측 3-D NAND 스택 (325) 및 우측 3-D NAND 스택 (326)) 모두에 존재하는 수평 피처들 (320) 은 또한 부가적인 3-D NAND 스택들 (보다 먼 좌측 및 보다 먼 우측으로, 그러나 도시되지 않음) 에 의해 형성된 유사한 수직 구조체들을 통해 스택들의 다른 측면들 (각각, 먼 좌측 및 먼 우측) 로부터 액세스 가능하다. 즉, 3-D NAND 스택 (325, 326) 각각은 중앙 수직 구조체 (330) 를 통해 3-D NAND 스택의 양 측면들로부터 유체적으로 액세스 가능한 워드라인 피처들의 스택을 포함한다.
3-D NAND 스택의 워드라인 피처들은 실리콘 산화물 층 및 실리콘 질화물 층의 교번하는 스택을 증착하고, 이어서 질화물 층들을 선택적으로 제거하여 그들 사이에 갭들을 갖는 산화물 층들 (311) 의 스택을 남김으로써 형성될 수도 있다. 이들 갭들은 워드라인 피처들 (320) 이다. 이용 가능한 워드라인들을 형성하기 위한 기법 뿐만 아니라, 수직 피처들의 실질적으로 보이드-프리 충진들을 성공적으로 달성하기 위해 이용 가능한 기법이 존재하는 한 임의의 수의 워드라인들은 이러한 3-D NAND 구조체로 수직으로 적층될 수도 있다. 따라서, 예를 들면, 3D-NAND 스택은 2 내지 256 개의 수평 워드라인 피처들, 또는 8 내지 128 개의 수평 워드라인 피처들, 또는 16 내지 64 개의 수평 워드라인 피처들, 등을 포함할 수도 있다 (열거된 범위들은 인용된 종점들을 포함하는 것으로 이해됨).
도 3d는 도 3c에서 점선 수평선에 의해 표시된 바와 같이 수평 섹션 (360) 을 통해 취해진 단면을 갖는 도 3c에 도시된 동일한 3-D NAND 구조체의 톱-다운 단면도를 나타낸다. 도 3c의 단면은 반도체 기판 (300) 의 베이스로부터 3-D NAND 스택들의 상단까지 수직으로 이어지는, 필라들 (355) 의 여러 행들을 예시한다. 일부 실시 예들에서, 이들 필라들 (355) 은 폴리실리콘 재료로 형성되고 구조적으로 그리고 기능적으로 3-D NAND 구조체 (333) 에 상당하다. 일부 실시 예들에서, 이러한 폴리실리콘 필라들은 필라들 내에 형성된 적층된 메모리 셀들을 위한 게이트 전극들로서 기능할 수도 있다. 도 3d의 평면도는 필라들 (355) 이 워드라인 피처들 (320) 로의 (도 3d에서 화살표들에 의해 표시된 바와 같은) 개구부들 (322) 에서 협폭부들을 형성하는 것―즉, 중앙 수직 구조체 (330) 로부터의 개구부들 (322) 을 통한 워드라인 피처들 (320) 의 유체 접근성이 필라들 (355) 에 의해 억제되는 것을 예시한다. 일부 실시 예들에서, 인접한 폴리실리콘 필라들 사이의 수평 갭의 크기는 약 1 내지 20 nm 이다. 유체 접근성의 이러한 감소는 워드라인 피처들 (320) 을 전도성 재료로 균일하게 충진하는 어려움을 증가시킨다.
도 4는 개시된 실시 예들에 따라 수행되는 방법의 프로세스 흐름도이다. 동작들 (402 내지 408) 은 핵생성 층을 먼저 증착하지 않고 구조체 상에 벌크 텅스텐 층을 증착하도록 수행될 수도 있다. 즉, 이들 동작들은 핵생성 층의 사전 증착 없이 형성된다. 동작 402 이전에, 핵생성 층 없이 충진될 하나 이상의 피처들이 있는 구조체를 갖는 기판이 프로세스 챔버에 제공될 수도 있다. 일부 실시 예들에서, 벌크 텅스텐 층이 증착되는 표면은 티타늄 질화물 (TiN) 또는 텅스텐 탄소 질화물 (WCN) 층과 같은 배리어 층이다. 일부 실시 예들에서, 벌크 텅스텐 층이 증착되는 표면은 산화물 또는 다른 유전체 층이다.
하기에 기술된 바와 같이, 특정 동작들은 기판 온도들로 수행된다. 기판 온도는 기판을 홀딩하는 페데스탈이 설정되는 온도를 지칭한다는 것이 이해될 것이다.
동작 402에서, 붕소 (B) 또는 붕소 및 실리콘 (B(Si) 로 표시됨) 의 층이 구조체 상에 형성된다. 붕소 또는 붕소 및 실리콘의 층은 텅스텐 벌크 층으로 충진될 구조체의 형상을 따른다는 점에서 컨포멀하다. 컨포멀한 층을 형성하기 위해, 구조체는 붕소-함유 가스 및/또는 실리콘-함유 가스에 노출된다. 붕소-함유 가스들의 예들은 보란들을 포함하고 실리콘-함유 가스들의 예들은 실란들을 포함한다. 보란들의 예들은 다이보란 (B2H6), 뿐만 아니라 BnHn+4, BnHn+6, BnHn+8, BnHm 을 포함하며, n은 1 내지 10 의 정수이고, m은 n과 상이한 정수이다. 다른 붕소-함유 화합물들, 예를 들면, 알킬 보란들, 알킬 붕소, 아미노보란들 (CH3)2NB(CH2)2, C2BnHn+2와 같은 카르보란들이 또한 사용될 수도 있다. 실란들의 예들은 SiH4 및 Si2H6를 포함한다. 다른 가스들이 사용될 수도 있지만, 보란들 및 실란들은 불순물들이 없는 B 및/또는 Si의 층을 갖도록 유리하게 사용될 수도 있다.
일부 실시 예들에서, 캐리어 가스가 동작 402 동안 흐를 수도 있다. 일부 실시 예들에서, 질소 (N2), 아르곤 (Ar), 헬륨 (He), 또는 다른 불활성 가스들과 같은, 캐리어 가스가 동작 402 동안 흐를 수도 있다. 도 5a 내지 도 5d와 관련하여 하기에 더 기술되는 바와 같이, 동작 402는 가스들의 하나 또는 복수의 펄스들을 수반할 수도 있다.
보란에 표면을 노출할 때, 보란은 원소 붕소 (B) 의 층을 형성하도록 열에 의해 분해될 수도 있거나 보란이 기판 상에 흡착될 수도 있다. 구조체 상에 붕소의 층을 형성하기 위해, 붕소는 열 분해가 일어날 조건들을 사용하여 보란 또는 다른 붕소-함유 가스들에 노출된다. 이는 흡착이 선호될 수도 있는 핵생성 층 증착과 대조적이다.
핵생성 층 증착은 퍼지들에 의해 분리된 붕소-함유 환원제 및 텅스텐-함유 전구체의 순차적인 교번하는 펄스들을 수반할 수도 있다. 펄스들은 상대적으로 짧다. 흡착을 선호하는 조건들은 적어도 짧은 펄스들을 사용하는 열 분해가 3D NAND 구조체들과 같은 복잡한 구조체들에 걸쳐 불량한 단차 커버리지로 이어질 수 있기 때문에 사용될 수도 있다. 또한, 핵생성 층 증착 동안, 불소-함유 전구체를 사용할 때 상대적으로 낮은 챔버 압력들이 불소 혼입을 감소시키도록 사용될 수도 있다.
흡착보다 열 분해를 촉진하기 위해, 온도가 제어될 수도 있다. 따라서 블록 402에서의 기판 온도는 그 압력에서의 분해점보다 높다. 다이보란의 경우, 예를 들면, 250 ℃ 내지 400 ℃의 온도가 40 Torr에서 사용될 수도 있다. 보다 낮은 온도들 (예를 들어, 225 ℃) 이 일부 화합물들 및 조건들에 대해 사용될 수도 있다. 범위의 보다 높은 상한의 온도들은 제어하기 보다 어려울 수도 있다는 것을 또한 알아야 한다. 이와 같이, 다이보란의 경우, 250 ℃ 내지 350 ℃, 또는 250 ℃ 내지 300 ℃의 범위가 사용될 수도 있다. 예시적인 챔버 압력들은 10 Torr 내지 90 Torr, 또는 10 Torr 내지 50 Torr 사이일 수도 있다. 일부 실시 예들에서, 보다 높은 압력들은 단차 커버리지를 개선할 수 있다. 동작 402 동안의 압력은 핵생성 층 증착을 위해 일반적으로 사용되는 압력보다 높을 수도 있다. 수소 (H2) 는 존재하거나 존재하지 않을 수도 있고, H2의 부가는 컨포멀한 층의 형성을 늦출 수 있다. 일부 실시 예들에서, 동작 402는 동작 402 동안 퍼지 없이 수행된다. 이는 또한 보다 높은 압력들이 일부 실시 예들에서 사용될 수 있게 하며 퍼지들은 보다 높은 압력들에서 사용되기 보다 어려워진다. 열 분해는 또한 핵생성 층 증착을 위해 사용되는 것보다 보다 긴 펄스 시간들 및/또는 보다 높은 플로우 레이트들을 사용함으로써 선호될 수도 있다. 동작 402 동안의 온도는 핵생성 층 증착을 위해 일반적으로 사용되는 것보다 높을 수도 있다.
일부 실시 예들에서, SiH4, 또는 다른 실란 또는 실리콘-함유 화합물이 또한 동작 402 에서 사용되며, 원소 실리콘 (Si) 이 또한 컨포멀한 층에 포함된다. 실란 자체의 열 분해가 다이보란의 열 분해보다 어렵지만, 다이보란과 함께 실란을 사용하는 것은 컨포멀한 층의 증착 레이트를 상승시키는 것으로 밝혀졌다. 1:1의 B2H6:SiH4의 체적 플로우 레이트 비는 300 ℃ 및 10 Torr에서 가장 빠른 증착 레이트를 제공하는 것으로 밝혀졌고, 3:1까지 양호한 증착 레이트들을 제공한다. 다이보란보다 많은 실란을 갖는 것은 감소된 증착 레이트를 발생시키고, 실란 함량이 증가함에 따라 환원이 증가한다. 일부 실시 예들에서, B:S 비 (층 뿐만 아니라 챔버 내로의 플로우 레이트들) 는 1:1 내지 6:1일 수도 있다. B2H6:SiH4의 체적 플로우 레이트들은 0.5:1 내지 3:1일 수도 있다.
붕소-함유 화합물 및 실리콘-함유 화합물 모두를 사용하여 B 및 Si를 포함하는 층을 형성한다. 일부 양의 흡착된 실란이 층 내에 존재할 수 있다. 또한 일부 실시 예들에서, 실란 또는 다른 실리콘-함유 화합물만이 동작 402에서 사용될 수도 있다. 그러나, 상기 나타낸 바와 같이, 증착 레이트는 훨씬 보다 느리고 분해가 보다 어렵다.
또한, 일부 다른 실시 예들에서, 컨포멀한 층은 원소 게르마늄 (Ge) 단독으로 또는 다른 성분들과 함께 포함할 수도 있다. 상기 기술된 임의의 층들에 대해, 층들은 본질적으로 원소 환원제 또는 원소 환원제들의 혼합물들 (예를 들어, B, B(Si), Si, 등) 로 구성될 수 있거나 다른 원자들이 존재할 수도 있다. 예를 들면, SiHx, BHy, GeHz, 또는 이들의 혼합물들이 존재할 수도 있고, 여기서 x, y, 및 z는 독립적으로 0과 대응하는 환원제 화합물의 화학량론적 당량 미만인 수 사이일 수도 있다. 본질적으로 환원제로 구성된 층은 미량 이하의 다른 원자들을 가질 것이다.
컨포멀한 B 또는 B(Si) 층의 예시적인 두께는 1 내지 5 nm이다. 일부 실시 예들에서, 두께는 3 nm 이하이다. 층이 너무 두꺼우면, 층은 모두 텅스텐으로 변환되지 않을 수도 있고, 층이 너무 얇으면 층은 균일하고 연속적인 막 성장을 발생시키지 않을 수도 있다.
동작 402는 하나 이상의 환원제들의 연속적인 플로우 또는 펄스들을 사용하여 수행될 수도 있다. 하기에 더 기술되는, 도 5a 내지 도 5d는 펄싱된 플로우 시퀀스들의 예들을 도시한다.
동작 404에서, 컨포멀한 B 또는 B(Si) (또는 상기 기술된 바와 같은 다른 컨포멀한 층) 은 벌크 텅스텐 층의 제 1 부분으로 변환된다. 동작 404는 컨포멀한 B 또는 B(Si) 층을 텅스텐-함유 전구체, 통상적으로 WF6와 같은 불소-함유 텅스텐 전구체에 노출시키는 것을 수반한다. 동작 404는 하나 이상의 WF6 펄스들 또는 WF6 및 H2 펄스들을 수반할 수도 있다. 동작 404는 일반적으로 B 또는 B(Si) 층이 완전히 변환될 때까지 계속된다. 그 결과는 원소 텅스텐 (W) 층이다. 예시적인 반응은 다음과 같다: WF6(g) + 2B(s) → W(s) + 2BF3(g)
일부 실시 예들에서, 동작 404 동안의 압력은 20 Torr 이하, 예를 들면, 10 Torr, 또는 10 Torr 이하이다. 일부 실시 예들에서, 아르곤 (Ar), 헬륨 (He), 또는 다른 불활성 가스들과 같은, 캐리어 가스가 동작 404 동안 흐를 수도 있다. 다양한 실시 예들에서, 동작 404 동안, 체적으로 전구체의 양은 약 2 ％ 내지 약 10 ％일 수도 있다.
일단 B 또는 B(Si) 층이 변환되면, 벌크 텅스텐 층의 성장은 동작 406에서 계속된다. 하기에 더 논의되는 바와 같이, 이 동작은 환원제로서 H2를 사용하는 벌크 텅스텐의 ALD 증착을 수반할 수 있다. 따라서, 일부 실시 예들에서, 동작 402 이후, 텅스텐-함유 전구체 및 H2의 ALD 시퀀스의 반복된 사이클들 (예를 들어, WF6/퍼지/H2/퍼지) 이 동작들 (404 및 406) 을 개시하고 완료하도록 수행된다.
B 층을 증착하기 위해, 다이보란 또는 다른 붕소-함유 환원제는 증착 챔버 내로 흐른다. 이는 연속적인 플로우 또는 펄스들로 수행될 수도 있다 (예를 들어, 도 5a 참조). 수소 또는 다른 캐리어 가스가 존재할 수도 있거나 존재하지 않을 수도 있다. 다이보란 또는 다른 붕소-함유 환원 가스는 희석된 형태로 제공될 수도 있으며, 예를 들면, 체적으로 5 ％ 다이보란과 나머지 질소 (N2) 가스와 함께 제공될 수도 있다. 상기 언급된 바와 같이, 예시적인 기판 온도들 250 ℃ 내지 300 ℃ 및 10 내지 90 Torr의 챔버 압력들이 사용될 수도 있다. B(Si) 층을 증착하기 위해, 보다 높은 기판 온도들, 예를 들면 250 ℃ 내지 400 ℃가 사용될 수도 있다. 10 내지 90 Torr의 챔버 압력들이 또한 B(Si) 층들에 대해 사용될 수도 있다. 붕소-함유 환원제 이외에도, 실리콘-함유 환원제가 증착 챔버 내에 흐른다. 이는 순차적인 단일 B-함유 환원제 및 Si-함유 환원제 펄스들 (도 5b 참조) 또는 순차적인 복수의 단일 B-함유 환원제 및 Si-함유 환원제 펄스들 (도 5c 참조) 의 형태를 취할 수도 있다. 일부 실시 예들에서, B-함유 환원제 및 Si-함유 환원제는 연속적인 플로우 또는 펄스들로 증착 챔버 내로 공동으로 흐른다.
도 5a 내지 도 5c는 펄스들 사이의 간격들을 도시하고, 간격들에서 퍼징이 채용될 수도 있지만 이들 간격들에는 종종 채용되지 않는다. 일부 실시 예들에서, 펄스들은 중첩될 수도 있다. 일부 실시 예들에서, 복수의 충전 볼륨들 (charge volumes) 이 환원제 펄스들을 전달하도록 사용될 수도 있다. 충전 볼륨은 충전 볼륨 압력으로 가스가 축적되는 용기이다. 도 5d는 순차적 펄스들을 전달하는 두 개의 충전 볼륨들 (CV1 및 CV2) 의 압력의 예를 도시한다. 충전 볼륨 각각은 동일한 환원제 (예를 들면, B2H6) 또는 상이한 환원제 (B2H6 및 SiH4) 를 포함할 수도 있다. 충전 볼륨, 특히 복수의 충전 볼륨들의 사용은 구조체 전반에서 단차 커버리지를 지원할 수 있다. 일부 실시 예들에서, 방전들은 중첩될 수도 있다.
상기 나타낸 바와 같이, B 또는 B(Si) 층을 변환하기 위해, 기판은 텅스텐-함유 전구체에 노출된다. 이는 연속적인 또는 펄싱된 플로우로 수행될 수도 있다. 도 6은 펄싱된 플로우의 일 예를 제공한다.
또한 핵생성 층 증착 없이 벌크 텅스텐 막을 증착하는 방법들이 본 명세서에 제공된다. 도 7a는 텅스텐 벌크 층을 증착하는 동작들을 예시하는 프로세스 흐름도를 제공한다. 먼저, 동작 702에서, 컨포멀한 B 또는 B(Si) 층이 구조체 상에 형성된다. 이는 도 4의 동작 402와 관련하여 상기 논의된 바와 같이 수행될 수 있다. 일부 실시 예들에서, 컨포멀한 층은 질화물 배리어 층 상에 형성된다. 동작 704에서, 구조체가 상주하는 챔버는 컨포멀한 층을 형성하기 위해 사용된 기상 환원제를 제거하도록 퍼징될 수도 있다. 다음으로 구조체는 텅스텐 불화물 전구체의 도즈에 노출된다 (706). 다른 실시 예들에서는, 텅스텐 염화물 전구체가 사용될 수도 있다. 챔버는 동작 708에서 퍼징된다. 구조체는 이어서 동작 710에서 수소 (H2) 도즈에 노출되고, 이어서 동작 712에서 퍼징된다. 동작들 (706 내지 712) 은 1 회 이상 반복될 수도 있다 (714).
일부 실시 예들에서, 적어도 동작들 (706 내지 712) 동안의 압력은 상대적으로 낮으며, 40 Torr 이하 또는 20 Torr 이하일 수 있다. 일부 실시 예들에서, 압력은 5 Torr 내지 20 Torr, 또는 7 내지 13 Torr이다. 특정 예에서, 압력은 약 10 Torr이다. 일부 실시 예들에서, 압력은 동작 702과 동작 706 사이에서 감소된다. 즉, B 또는 B(Si) 층은 높은 압력을 사용하여 형성될 수도 있고 후속 동작들은 보다 낮은 압력을 사용하여 형성될 수도 있다. 이러한 방식으로, 낮은 불소 텅스텐 벌크 층이 증착된다.
도 8a 내지 도 8j는 증착 사이클의 예시적인 메커니즘의 개략적인 예시들이다. 도 8a는 TiN 층 (800) 및 환원제 층 (801) (예를 들면, B 또는 B(Si) 층) 을 포함하는 기판이 H2에 노출되는 예시적인 메커니즘을 도시한다. 수소는 가스 상 (811a 및 811b) 으로 도입되고, 일부 H2 (813a 및 813b) 는 B 또는 B(Si) 층 (801) 의 표면 상에 있으며, 화학적 활성 흡착된 원자 수소로 해리될 수도 있고 또는 물리흡착될 수도 있다. 예를 들면, H2는 환원제 층 (801) 상에 반드시 화학흡착하지 않을 수도 있고, 일부 실시 예들에서는, 환원제 층 (801) 의 표면 상에 물리흡착할 수도 있다. 이는 경질 Si-B-H 계면 표면 층을 형성할 수 있다.
도 8b는 가스 상 (도 8a의 811a 및 811b) 으로 이전에 존재하던 H2가 챔버로부터 퍼징되고, 표면에서 이전에 존재하던 H2 (813a 및 813b) 가 환원제 (801) 의 표면 상에 남아 있는 예시적인 예시를 도시한다.
도 8c는 기판이 WF6에 노출되고, 그 중 일부는 가스 상 (831a 및 831b) 이고, 그리고 그 중 일부는 기판의 표면에 또는 표면 근처에 있는 (823a 및 823b) 예시적인 개략적인 예시를 도시한다.
일부 H2는 이전 도즈로부터 표면 상에 남아 있는 WF6과 반응할 수도 있다. 도 8d에서, WF6은 일시적으로 중간체 (843b) 를 형성하도록 H2와 반응할 수도 있고, 도 8e에서, 중간체 (843b) 는 가스 상으로 텅스텐 (890) 및 HF (예를 들어, 851a 및 851b) 를 형성하도록 완전히 반응한다. WF6 또는 중간체는 BF3 (853) 를 형성하도록 환원제 층 (801) 내의 B와 반응할 수도 있다. 유사하게, WF6는 SiF6 (미도시) 를 형성하도록 환원제 층 (801) 내의 Si와 반응할 수도 있다. 이와 같이, B, Si, H 및 W를 포함하는 층 (802) 이 존재한다.
일부 H2는 이전 도즈로부터 표면 상에 남아 있는 WF6 (또는 다른 W 불화물들) 과 완전히 반응하지 않을 수도 있다. 도 8d에 도시된 바와 같이, WF6는 중간체 (843a) 를 형성하도록 H2와 부분적으로 반응하고, 도 8e에서, 중간체 (843a) 는 부분적으로 반응한 채 남아 있다. 불소-함유 텅스텐 전구체 및 수소를 사용하여 증착된 막은 보란, 실란, 또는 게르만 (germane) 을 사용하여 증착된 막보다 낮은 저항률을 갖는다. 하기에 논의된 바와 같이, 본 명세서에 기술된 바와 같이 증착된 벌크 텅스텐 막들은 H2 환원과 관련된 낮은 저항률을 갖는다.
WF6의 화학량론은 WF6의 일 분자와 반응하도록 적어도 3 개의 H2 분자들을 사용할 수도 있다. WF6은 H2 분자들과 부분적으로 반응하지만 텅스텐을 형성하는 것이 아니라 중간체가 형성될 수 있다. 예를 들면, 이는 화학량론적 원리들에 기초하여 WF6과 반응하기에 충분한 H2가 그 부근에 없다면 발생할 수도 있고 (예를 들어, 3 개의 H2 분자들이 WF6의 일 분자와 반응하도록 사용됨), 이에 의해 기판의 표면 상에 중간체 (843a) 를 남긴다.
도 8f는 챔버가 퍼징될 때 기판의 예시적인 개략도를 제공한다. 도 8f의 화합물 (843c) 은 일부 텅스텐 (890) 이 존재하는 동안 형성되지만 완전히 반응되지 않는 중간체일 수도 있다는 것에 주의한다. 이에 의해, 사이클 각각은 기판 상에 텅스텐의 서브-단층 (sub-monolayer) 을 형성할 수도 있다.
일 예로서, 도 8g는 증착된 텅스텐 (890) 및 그 위에 부분적으로 반응된 중간체 (843d) 를 갖는 기판에 가스 상의 H2 (811c) 가 도입되는 예시를 도시한다. 이 스테이지에서, 환원제 층 내의 B 또는 B 및 Si 모두 변환되어, W 막 (803) 을 남긴다. 도 8h에 도시된 바와 같이, 반응된 화합물 (843d) 은 증착된 텅스텐 (890b 및 890c) 을 남기고, 부산물들 HF (851c 및 851d) 이 가스 상으로 형성되도록 도 8g에 도시된 바와 같이, 도입된 H2는 이제 기판 상의 중간체 (843d) 와 완전히 반응할 수도 있다는 것을 주의한다. 일부 H2 (811c) 는 가스 상으로 남아 있을 수도 있고, 일부 H2 (813c) 는 텅스텐 층 (890a) 상에 남아 있을 수도 있다.
도 8i에서, 챔버는 증착된 텅스텐 (490a, 490b, 및 490c), 및 일부 H2 (413c) 를 남기고 퍼징된다. 도 8j에서, WF6는 분자들 (831c 및 823c) 가 이어서 H2 및 기판과 흡착 및/또는 반응할 수도 있도록 도즈로 다시 도입된다. WF6 도즈, 챔버는 다시 퍼징될 수도 있고 목표된 두께의 텅스텐이 증착될 때까지 사이클들이 다시 반복될 수도 있다.
실험
다음의 프로세스들을 이용하여 텅스텐 벌크 층들이 SiOx/TiN 상에 증착되었다.
프로세스 A: 250 ℃ 및 10 Torr에서 B2H6 및 WF6 순차적 펄스들 (B2H6/Ar/WF6/Ar) 의 복수의 사이클들 (4 내지 7) 에 의해 TiN 상의 2 내지 3 nm 텅스텐 핵생성 층의 증착. 300 ℃ 및 10 Torr에서 H2 및 WF6의 순차적 펄스들 (H2/Ar/WF6/Ar) 에 의한 텅스텐 핵생성 층 상의 텅스텐 벌크 층의 증착.
프로세스 B: 300 ℃ 및 10 Torr에서 B2H6의 일 펄스, 이어서 SiH4의 일 펄스, 이어서 H2 및 WF6의 순차적 펄스들 (H2/Ar/WF6/Ar) 에 의해 TiN 상의 텅스텐 벌크 층의 증착.
프로세스 A (핵생성) 및 프로세스 B (핵생성 프리) 에 의해 증착된 174 Å 막에서의 저항률들은 프로세스 A (핵생성 층 포함) 에 의해 증착된 W 막에 대해 20.2 μΩ-㎝ 그리고 프로세스 B에 의해 증착된 핵생성-없는 막에 대한 17.7 μΩ-㎝로 측정되었다. 약 14 μΩ-㎝의 저항률이 B 환원제 층을 사용하여 핵생성-프리 증착에 대해 달성되었다.
벌크 텅스텐 막들에 붕소의 존재 때문에 잠재적인 이슈들이 발생할 수 있다. 예를 들면, 붕소의 동위원소인, 붕소-10의 존재는 화학적 기계적 평탄화 (Chemical Mechanical Planarization; CMP) 동안 프로세싱 결함들 또는 동위원소 붕소-10과 열 중성자들의 상호작용에 의한 소프트 오차율 결함들 (soft error rate defects) 과 같은, 집적 이슈들을 유발한다. 구체적으로, 붕소-10은 가용성 붕산을 형성하도록 CMP 동안 화학물질들과 반응하고, 이는 에지 부식 (edge erosion), 플러그 풀 아웃 (plug pull out), 및 다른 결함들로 이어진다. 붕소-함유 환원제들을 사용함에 있어서 또 다른 우려는 피처 내에 형성하는 텅스텐의 타입에 미치는 영향일 수도 있다. 베타-텅스텐은 준안정 A15 입방 결정 구조체를 가지고 알파-텅스텐의 안정한 체심 입방 결정 (body-centered cubic crystalline) 구조체보다 높은 저항률을 나타낸다. 붕소계 핵생성 층들은 텅스텐 막들에서―알파 텅스텐이 아닌―보다 높은 저항률 베타-텅스텐의 존재로 이어질 수도 있다.
도 7b는 핵생성 층들이 있는 그리고 핵생성 층들 없이 증착된 W 막들에 대한 SiOx/TiN/W 스택에서의 깊이의 함수로서 붕소 및 불소의 원자 농도들을 도시한다. 프로세스 A에 대한 피크 붕소 농도 ("Nuc + LFW"로 라벨링됨) 는 약 5E+21 원자/㎤ 이다. 프로세스 B에 대한 피크 붕소 농도 ("Nucless"로 라벨링됨) 는 프로세스 A에 대한 피크 붕소 농도에 비해 보다 작은 크기 2E+20 원자/㎤ 미만이다. 일부 실시 예들에서, 피크 붕소 농도는 텅스텐 층과 하부 층의 계면에서 1E+21 atoms/㎤ 미만, 또는 5E+20 atoms/㎤ 미만, 또는 2E+20 atoms/㎤ 미만이다.
계면은 핵생성 층 없이 증착된 텅스텐 벌크 층에서 관찰되지 않는다. 대조적으로, 핵생성 층-벌크 계면은 통상적으로 핵생성 층을 사용하여 증착된 막들에 대해 관찰된다. 벌크 텅스텐은 알파-텅스텐이다.
환원제 층 형성: 하기 표의 결과들은 산화물 상의 환원제 층 형성에서 실란의 분해에 대한 다이보란의 효과를 도시한다. 환원제 층의 형성은 블랭킷 (blanket) SiO2 상에서 SiH4 및 B2H6의 다양한 혼합물들을 사용하여 300 ℃ 및 10 Torr에서 수행된다. 환원제 가스의 나머지는 경우 각각에 H2 및 N2 캐리어 가스이다.
Figure pct00001
상기 결과들은 소량의 다이보란이 실란 분해를 크게 변화시킨다는 것을 도시한다. 예를 들면, 0.25 ％ 다이보란만 부가함으로써 실란 부착 계수가 거의 7 배 상승하게 된다. 또한, 공동으로 흐르는 실란은 2 배 이상으로 다이보란 계수를 상승시킨다. 전자 에너지 손실 분광 (Electron Energy Loss Spectroscopy; EELS) 분석은 환원제 가스 내 ％B2H6에 비해 환원제 층 내 ％B가 높은 것으로 도시한다.
텅스텐의 입자 크기 및 배향이 붕소 층을 형성하기 위해 다이보란을 열 분해하는 상이한 조건들에 대해 측정된다.
Figure pct00002
결과들은 보다 높은 B 함량은 보다 큰 입자 크기 및 보다 랜덤 입자 배향을 발생시킨다는 것을 입증한다. 결과들은 또한 입자 배향 및/또는 크기가 1) H2 (A와 B; C와 D; F와 G; J와 K를 비교함) 를 보다 낮은 H2로 조정하고 일반적으로 보다 크고 보다 랜덤 배향을 발생시킴; 2) 다이보란 도즈 시간 (A와 C; B와 D; E와 G를 비교함) 을 조정; 및 3) 압력 (B와 E; C와 F; D와 G를 비교함) 을 조정함으로써 튜닝될 수도 있다.
일부 실시 예들에서, 랜덤 배향은 높은 인장 응력으로 이어지므로 방지되지 않을 수도 있다. 입자 크기는 랜덤 배향에 의해 보다 클 수도 있고, 이는 저항률을 감소시킨다.
장치
임의의 적법한 챔버가 개시된 실시 예들을 구현하기 위해 사용될 수도 있다. 예시적인 증착 장치들은 다양한 시스템들, 예를 들면, 캘리포니아, 프레몬트 소재의 Lam Research Corp.로부터 입수 가능한 ALTUS® 및 ALTUS® Max, 또는 다양한 다른 상업적으로 입수 가능한 프로세싱 시스템들 중 임의의 것을 포함한다. 일부 실시 예들에서, 환원제 층의 증착은 단일 증착 챔버 내에 포지셔닝된 (positioned) 2 개, 5 개, 또는 보다 많은 증착 스테이션들 중 하나인 제 1 스테이션에서 수행될 수도 있다. 따라서, 예를 들면, 실란 (SiH4) 및 다이보란 (B2H6) 은 환원제 층을 형성하기 위해 기판 표면에서 국부적인 대기를 형성하는 개별적인 가스 공급 시스템을 사용하여, 제 1 스테이션에서, 반도체 기판의 표면에 도입될 수도 있다. 또 다른 스테이션이 환원제 층의 텅스텐 변환을 위해 사용될 수도 있다. 동일한 실시 예 또는 다른 실시 예들에서, 2 개 이상의 스테이션들이 병렬 프로세싱에서 벌크 텅스텐으로 피처들을 충진하도록 사용될 수도 있다.
도 9는 실시 예들에 따른 증착 프로세스들을 수행하기 적합한 프로세싱 시스템의 블록도이다. 시스템 (900) 은 이송 모듈 (903) 을 포함한다. 이송 모듈 (903) 은 프로세싱될 기판들이 다양한 반응기 모듈들 사이에서 이동될 때 기판들의 오염 위험을 최소화하도록 청정한, 가압된 분위기를 제공한다. 멀티-스테이션 반응기 (909) 가 이송 모듈 (903) 상에 장착된다. 멀티-스테이션 반응기 (909) 는 또한 일부 실시 예들에서 환원제 층 증착, 텅스텐 변환, 및 후속 CVD를 수행하도록 사용될 수도 있다. 반응기 (909) 는 개시된 실시 예들에 따른 동작들을 순차적으로 수행할 수도 있는 복수의 스테이션들 (911, 913, 915, 및 917) 을 포함할 수도 있다. 예를 들면, 반응기 (909) 는 스테이션 (911) 이 환원제를 사용하여 제 1 동작을 수행하고 스테이션들 (913, 915, 및 917) 은 WF6 및 H2를 펄싱하는 동작들을 수행하도록 구성될 수 있다. 스테이션 각각은 독립적인 온도 제어를 위한 가열된 페데스탈 또는 기판 지지부, 하나 이상의 가스 유입구들 또는 샤워헤드 또는 분산 플레이트를 포함할 수도 있다. 증착 스테이션 (1000) 의 예시는 기판 지지부 (1002) 및 샤워헤드 (1003) 를 포함하는, 도 10 에 도시된다. 히터는 페데스탈 부분 (1001) 에 제공될 수도 있다.
플라즈마 또는 화학적 (비-플라즈마) 사전-세정들을 수행할 수 있는 하나 이상의 단일 또는 멀티-스테이션 모듈들 (907) 이 이송 모듈 (903) 상에 또한 장착될 수도 있다. 모듈은 또한 다양한 처리들, 예를 들면, 증착 프로세스를 위해 기판을 준비하는 처리들을 위해 사용될 수도 있다. 시스템 (900) 은 또한 웨이퍼들이 프로세싱 전 그리고 프로세싱 후에 저장되는, 하나 이상의 웨이퍼 소스 모듈들 (901) 을 포함한다. 대기 이송 챔버 (919) 내 대기 로봇 (미도시) 이 먼저 소스 모듈들 (901) 로부터 로드록들 (921) 로 웨이퍼들을 제거한다. 이송 모듈 (903) 내 웨이퍼 이송 디바이스 (일반적으로 로봇 암 유닛) 는 로드록들 (921) 로부터 이송 모듈 (903) 상에 장착된 모듈들로 그리고 모듈들 사이에서 웨이퍼들을 이동시킨다.
다양한 실시 예들에서, 시스템 제어기 (929) 가 증착 동안 프로세스 조건들을 제어하도록 채용된다. 제어기 (929) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서가 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다.
제어기 (929) 는 증착 장치의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (929) 는 타이밍, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, 웨이퍼 척 또는 페데스탈 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는, 시스템 제어 소프트웨어를 실행한다. 일부 실시 예들에서 제어기 (929) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 채용될 수도 있다.
통상적으로 제어기 (929) 와 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
시스템 제어 로직은 임의의 적합한 방식으로 구성될 수도 있다. 일반적으로, 로직은 하드웨어 및/또는 소프트웨어로 구성되거나 설계될 수 있다. 구동 회로를 제어하기 위한 인스트럭션들은 하드코딩될 수도 있고, 또는 소프트웨어로서 제공될 수도 있다. 인스트럭션들은 “프로그래밍”에 의해 제공될 수도 있다. 이러한 프로그래밍은 디지털 신호 프로세서들, 주문형 집적 회로 (application-specific integrated circuits), 및 하드웨어로서 구현된 특정한 알고리즘들을 갖는 다른 디바이스들에 하드 코딩된 로직을 포함하는, 임의의 형태의 로직을 포함하는 것으로 이해된다. 프로그래밍은 또한 범용 프로세서 상에서 실행될 수도 있는 소프트웨어 또는 펌웨어 인스트럭션들을 포함하는 것으로 이해된다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독 가능 프로그램 언어로 코딩될 수도 있다.
게르마늄-함유 환원제 펄스들, 수소 플로우, 및 텅스텐-함유 전구체 펄스들, 및 프로세스 시퀀스의 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다. 또한 나타낸 바와 같이, 프로그램 코드는 하드 코딩될 수도 있다.
제어기 파라미터들은 예를 들어, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, 냉각 가스 압력, 기판 온도, 및 챔버 벽 온도와 같은, 프로세스 조건들에 관련된다. 이들 파라미터들은 레시피의 형태로 사용자들에게 제공되고, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 시스템 제어기 (929) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치 (900) 의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들이 개시된 실시 예들에 따른 증착 프로세스들을 수행하기 위해 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 및 히터 제어 코드를 포함한다.
일부 구현 예들에서, 제어기 (929) 는 상기 기술된 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는, “제어기”로서 지칭될 수도 있다. 제어기 (629) 는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 일부 시스템들에서 무선 주파수 (Radio Frequency; RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASIC들 (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 실리콘 이산화물, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기 (929) 는, 일부 구현 예들에서, 시스템에 포함되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기 (929) 는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 “클라우드” 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 동작하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
제어기 (929) 는 다양한 프로그램들을 포함할 수도 있다. 기판 포지셔닝 프로그램은 기판을 페데스탈 또는 척 상으로 로딩하도록 그리고 기판과 가스 유입구 및/또는 타깃과 같은 챔버의 다른 부분들 사이의 간격을 제어하도록 사용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성, 플로우 레이트들, 펄스 시간들을 제어하기 위한, 그리고 선택 가능하게 챔버 내 압력을 안정화하기 위해 증착 전에 챔버 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 예를 들어, 챔버의 배기 시스템의 쓰로틀 밸브를 조절함으로써 챔버의 압력을 제어하기 위한 코드를 포함할 수도 있다. 히터 제어 프로그램은 기판을 가열하도록 사용되는 가열 유닛으로 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 웨이퍼 척으로 헬륨과 같은 열 전달 가스의 전달을 제어할 수도 있다.
증착 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 유량 제어기들, 마노미터들 (manometers) 과 같은 압력 센서들, 및 페데스탈 또는 척에 위치된 써모커플들 (thermocouples) 을 포함한다. 적법하게 프로그래밍된 피드백 및 제어 알고리즘들은 목표된 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터와 함께 사용될 수도 있다.
전술한 바는 단일 또는 멀티-챔버 반도체 프로세싱 툴의 개시된 실시 예들의 구현 예를 기술한다. 본 명세서에 기술된 장치 및 프로세스는 예를 들어, 반도체 디바이스들, 디스플레이들, LED들, 광전 패널들, 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 단계 각각이 다수의 가능한 툴들과 함께 제공된, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 퍼니스 (furnace) 또는 UV 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (6) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (5) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함한다.
상기 기술 및 청구범위들에서, 수치 범위들은 범위의 종점들을 포함한다. 예를 들면, “약 10 내지 50 Å 두께”는 10 Å 및 50 Å를 포함한다. 유사하게, - (내지) 로 표현된 범위들은 범위들의 말단점들을 포함한다.
전술한 기술에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 다수의 특정 상세들이 제시된다. 개시된 실시 예들은 이들 특정 상세들의 일부 또는 전부 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 특정 실시 예들과 관련하여 기술될 것이지만, 개시된 실시 예들을 제한하도록 의도되지 않는다는 것이 이해될 것이다. 특정 변경들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수 있음이 명백할 것이다. 본 실시 예들의 프로세스들, 시스템들, 및 장치들을 구현하는 많은 대안적인 방식들이 있음을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 한정되지 않을 것이다.

Claims (20)

  1. 표면 상에 원소 붕소 (B) 를 포함하는 층을 형성하는 단계; 및
    상기 층을 형성하는 단계 이후, 상기 표면 상에 원소 텅스텐 벌크 층을 형성하도록 텅스텐 불화물 화합물 및 수소 (H2) 의 교번하는 펄스들에 기판을 노출시키는 복수의 사이클들을 수행하는 단계에 의해 상기 기판의 상기 표면 상에 텅스텐 핵생성 층을 증착하는 단계 없이 원소 텅스텐 벌크 층을 증착하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 원소 텅스텐 벌크 층 및 상기 표면의 계면에서의 상기 B 함량은 1021 atoms/㎤ 이하인, 방법.
  3. 제 1 항에 있어서,
    상기 원소 텅스텐 벌크 층 및 상기 표면의 계면에서의 상기 B 함량은 5x1020 atoms/㎤ 이하인, 방법.
  4. 제 1 항에 있어서,
    상기 원소 텅스텐 벌크 층 및 상기 표면의 계면에서의 상기 B 함량은 2x1020 atoms/㎤ 이하인, 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층은 10 내지 50 Å 두께인, 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층은 30 Å 이하 두께인, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층은 본질적으로 붕소로 구성되는, 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층은 실리콘을 더 포함하는, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 표면은 질화물 표면인, 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 표면은 티타늄 질화물 표면인, 방법.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 표면은 산화물 표면인, 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층을 형성하는 단계는 상기 표면을 다이보란에 노출하는 단계를 포함하는, 방법.
  13. 제 1 항 내지 제 6 항 또는 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층을 형성하는 단계는 상기 표면을 다이보란 및 실란에 노출하는 단계를 포함하는, 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층의 형성 동안 상기 기판을 하우징하는 챔버의 챔버 압력은 10 Torr 내지 90 Torr인, 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 원소 붕소를 포함하는 층을 형성하는 단계 및 복수의 사이클들을 수행하는 단계의 동작들은 상기 동일한 챔버에서 수행되는, 방법.
  16. 제 15 항에 있어서,
    상기 원소 붕소를 포함하는 층을 형성하는 단계 이후 및 상기 복수의 사이클들을 수행하는 단계 이전에 상기 챔버 압력을 하강시키는 단계를 포함하는, 방법.
  17. 제 1 항 내지 제 6 항 및 제 8 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 표면 상에 원소 붕소 (B) 를 포함하는 층을 형성하는 단계는 붕소 (B) 및 실리콘 (Si) 을 포함하는 가스 혼합물에 상기 표면을 노출하는 단계를 포함하고, 상기 B:Si 비는 1:1 내지 6:1인, 방법.
  18. 제 17 항에 있어서,
    상기 가스 혼합물은 다이보란 및 실란을 포함하는, 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 표면 상에 원소 붕소를 포함하는 층을 형성하는 단계는 상기 표면 상에 상기 붕소-함유 환원제의 흡착 없이 붕소-함유 환원제의 열 분해를 포함하는, 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 원소 붕소의 층은 상기 표면 토포그래피 (topography) 를 따르는, 방법.
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