KR20210155382A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR20210155382A
KR20210155382A KR1020210077633A KR20210077633A KR20210155382A KR 20210155382 A KR20210155382 A KR 20210155382A KR 1020210077633 A KR1020210077633 A KR 1020210077633A KR 20210077633 A KR20210077633 A KR 20210077633A KR 20210155382 A KR20210155382 A KR 20210155382A
Authority
KR
South Korea
Prior art keywords
package
light emitting
emitting device
semiconductor chip
light
Prior art date
Application number
KR1020210077633A
Other languages
English (en)
Inventor
박동우
최성욱
박영준
한승만
Original Assignee
주식회사 라이팩
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 라이팩 filed Critical 주식회사 라이팩
Publication of KR20210155382A publication Critical patent/KR20210155382A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G01S7/4811—Constructional features, e.g. arrangements of optical elements common to transmitter and receiver
    • G01S7/4813—Housing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G01S7/4814—Constructional features, e.g. arrangements of optical elements of transmitters alone
    • G01S7/4815—Constructional features, e.g. arrangements of optical elements of transmitters alone using multiple transmitters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Remote Sensing (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Led Device Packages (AREA)
  • Semiconductor Lasers (AREA)

Abstract

본 실시예에 의한 패키지는 발광 소자와, 수광 소자와, 반도체 회로가 형성된 반도체 칩과 반도체 칩과 발광 소자를 봉지하는 몰드와, 발광 소자, 수광 소자 및 반도체 칩을 전기적으로 연결하는 재배선 층과, 재배선층과 전기적으로 연결되며, 몰드를 관통하는 관통 비아 및 관통 비아와 전기적으로 연결된 외부 접속 단자를 포함한다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE MANUFACTURING METHOD AND SEMICONDUCTOR PACKAGE}
본 기술은 반도체 패키지 및 반도체 패키지 제조 방법과 관련된다.
레이저를 주사하고 피사체에서 반사되어 오는 빛의 시간차를 이용하여 피사체와의 거리, 그리고 피사체의 3차원 영상을 재구성하는 기술이 모바일 기기, 자동차, 의료 등 다양한 분야에서 적용되고 있다. 이 기술을 구현하기 위해서 발광 소자, 수광 소자 및 이들을 구동하고 신호 처리를 하는 칩이 필요하다. 이를 모바일 플랫폼 내에서 구현하기 위해서는 광소자 패키지의 경박 단소화가 필수적으로 요구되고 있다.
현재 사용되고 있는 대부분의 패키지는 면적이 넓고, 공정 단계도 복잡하다. 본 실시예는 상기한 종래 기술의 난점을 해소하기 위한 것이다. 즉, 광소자를 포함하는 반도체 패키지를 적은 면적과 얇은 두께로 형성할 수 있는 방법을 제공하는 것이 본 기술로 해결하고자 하는 과제 중 하나이다.
또한 모듈 제작을 위하여 렌즈 및 디퓨저 등의 광학 부재를 사용하는 경우가 대부분인데, 이를 반도체 패키지 상에 웨이퍼 레벨로 바로 제작하여 추가적인 부품 비용 및 조립 비용을 감소시키고 패키지 자체를 더 작게 제작할 수 있다.
본 실시예에 의한 패키지 형성 방법은 반도체 칩과 발광 소자를 몰드하는 단계와, 반도체 칩과 발광 소자를 전기적으로 연결하는 재배선 층(RDL, redistribution layer)을 형성하는 단계 및 재배선 층에 수광 소자를 배치하여 전기적으로 연결하는 단계를 포함하며, 수광 소자는 적어도 일부가 반도체 칩의 직상방에 위치하도록 배치된다.
본 실시예에 의한 패키지는: 발광 소자와, 수광 소자와, 반도체 회로가 형성된 반도체 칩과, 반도체 칩과 발광 소자를 봉지하는 몰드와, 발광 소자, 수광 소자 및 반도체 칩을 전기적으로 연결하는 재배선 층과 재배선층과 전기적으로 연결되며, 몰드를 관통하는 관통 비아 및 관통 비아와 전기적으로 연결된 외부 접속 단자를 포함하며, 수광 소자는 적어도 일부가 반도체 칩의 직상방에 위치한다.
본 실시예에 의한 패키지는: 발광 소자와, 반도체 회로가 형성된 반도체 칩과, 반도체칩과 발광 소자를 봉지하는 몰드와, 발광 소자 및 반도체 칩을 전기적으로 연결하는 재배선 층과, 재배선층과 전기적으로 연결되며, 몰드를 관통하는 관통 비아 및 관통 비아와 전기적으로 연결된 외부 접속 단자를 포함하며, 발광 소자의 밑면에 위치하는 전도성 금속 패턴을 포함한다.
본 실시예에 의하면 간단한 공정으로 작은 면적을 차지하는 광소자 패키지가 제공된다는 장점이 있다.
도 1은 본 실시예에 의한 반도체 패키지 제조 방법의 개요를 도시한 순서도이다.
도 2는 발광 소자와 반도체 칩을 몰드(mold)한 단계가 수행된 결과를 도시한 도면이다.
도 3(a)는 발광 소자의 발광면을 도시한 도면이고, 도 3(b)는 발광 소자의 단면을 개요적으로 도시한 도면이다. 도 3(c)는 제2 전극에 도전성 접착층을 형성하고, 제2 전극에 비하여 두꺼운 금속 패턴을 접합한 상태를 개요적으로 도시한 도면이다.
도 4는 반도체 칩과 발광 소자를 전기적으로 연결하는 재배선 층이 형성된 단계를 개요적으로 도시한 도면이다.
도 5는 재배선 층에 수광 소자(300)를 배치하여 전기적으로 연결한 상태를 도시한 단면도이다.
도 6은 다른 실시예에 의하여 수광 소자를 배치하여 전기적으로 연결한 상태의 개요를 도시한 도면이다.
도 7(a) 내지 도 7(c)는 패키지의 상부에서 바라본 평면도들이다.
도 8은 외부 접속 단자가 노출된 상태를 도시한 도면이다.
도 9는 발광 소자가 제공한 광의 광 경로 상에 위치하는 절연층의 적어도 일부를 제거한 상태를 도시한 도면이다.
도 10은 발광 소자가 제공한 광의 광 경로 상에 렌즈 구조를 형성한 상태를 개요적으로 도시한 도면이다.
도 11은 발광 소자의 발광면에 확산부재를 형성한 상태를 개요적으로 도시한 도면이다.
도 12 및 도 13은 패키지의 부재 홀더를 예시한 도면이다.
도 14는 패키지의 다른 실시예를 예시한 도면이다.
도 15는 본 실시예에 의한 패키지의 일 실시예를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예를 설명한다. 도 1은 본 실시예에 의한 반도체 패키지 제조 방법의 개요를 도시한 순서도이다. 도 1을 참조하면, 패키지 제조 방법은 반도체 칩과 발광 소자를 몰드하는 단계와, 반도체 칩과 발광 소자를 전기적으로 연결하는 재배선 층(RDL, redistribution layer)을 형성하는 단계 및 재배선 층에 수광 소자를 배치하여 전기적으로 연결하는 단계를 포함하며, 수광 소자는 적어도 일부가 반도체 칩의 직상방에 위치하도록 배치된다.
도 2 내지 도 12는 본 실시예에 의한 패키지의 제조 방법의 각 단계를 나타낸 개요적 공정 단면도이다. 도 2는 발광 소자(200)와 반도체 칩(100)을 몰드(mold)한 단계(S100)가 수행된 결과를 도시한 도면이다. 도 2를 참조하면, 반도체 칩(100)의 일면에는 반도체 칩(100)에 형성된 회로에 전기적 신호를 전달하고, 회로에서 형성된 전기적 신호를 외부로 제공하는 패드들(102)이 위치할 수 있다. 또한 발광 소자(200)의 일면에는 전극(224)들이 위치할 수 있다.
도 3(a)는 발광 소자(200)의 발광면(SL)을 도시한 도면이고, 도 3(b)는 발광 소자(200)의 단면을 개요적으로 도시한 도면이다. 본 실시예에 의한 발광 소자(200)는 빅셀(VCSEL), LED 등의 발광 소자일 수 있으며, 적외광, 가시광, 자외광 등의 파장대의 광을 제공할 수 있다.
도 3(a)를 참조하면, 발광 소자(200)는 발광면(SL)과 배면(SB)을 포함한다. 발광면(SL)에는 복수의 광원(222)들이 위치하고, 발광면(SL)에는 발광소자(200)이 발광하도록 구동 전력을 제공하는 제1 전극(224)이 위치한다. 발광면(SL)의 반대면인 배면(SB)에는 제2 전극(226)이 위치한다.
일 예로, 제1 전극(224)은 광원(222)의 애노드(anode) 전극에 연결될 수 있고, 제2 전극(226)은 광원(222)의 캐소드(cathode) 전극에 연결될 수 있다. 다른 예로, 제1 전극(224)은 광원(222)의 캐소드(cathode) 전극에 연결될 수 있고, 제2 전극(226)은 광원(222)의 애노드(anode) 전극에 연결될 수 있다. 또 다른 예로, 제 1 전극은 두 개로 구성 되어서 애노드(anode) 전극과 캐소드(cathode) 전극을 모두 발광면(SL)에 구비하여 배면(SB)에는 전극이 없는 소자를 사용할 수도 있다.
도 3(a) 및 도 3(b)로 예시된 것과 같이 발광소자(200)와 제2 전극(226)의 두께가 얇아 취급이 곤란할 수 있다. 나아가 제2 전극(226)에 구동 전력을 제공하기 위하여 모 기판(mother substrate, 1000, 도 13 참조)과 연결하는 경우에도 제2 전극(226)과 발광소자(200)의 두께에 의한 제약이 발생하는 경우가 있을 수 있다.
그러나, 본 실시예에 있어서는 도 3(c)로 예시된 것과 같이 제2 전극(226)에 도전성 접착층(conductive adhesive layer, 227)을 형성하고, 제2 전극(226)에 비하여 두꺼운 금속 패턴(220)을 접합한다. 따라서, 발광소자(200)의 두께 및 제2 전극(226)의 두께에 의한 제약을 극복할 수 있다.
도시된 실시예에서, 도전성 접착층(227)은 실버 에폭시(silver epoxy)를 포함할 수 있으며, 도전성 금속 패턴(220)은 구리 패턴, 알루미늄 패턴, 금 패턴 등의 도전성 금속 패턴으로 양호한 전도성을 가지는 금속 재질로 이루어질 수 있다. 또한, 금속 패턴(220)의 두께(d2)는 제2 전극(226)의 두께(d1)에 비하여 적어도 두 배 이상 클 수 있으며, 바람직하게는 세 배 이상 클 수 있다.
도시되지 않은 다른 실시예에서, 도전성 금속 패턴은 전도성 비아(via)가 형성된 비금속 물질을 포함할 수 있다. 도시되지 않은 다른 실시예로, 도전성 접착층(227)층은 금-주석(AuSn)등의 재질일 수 있으며, 제2 전극(226)과 금속 패턴(220)을 공융 접합(eutetic bonding)으로 접합할 수 있다.
또 다른 실시예로, 구리, 금, 니켈 등의 도전성 금속의 나노 파티클(nanoparticle)을 제2 전극(226)에 형성하고, 이를 소결하여 도전성 금속 패턴(220)을 형성할 수 있다. 전도성 금속의 나노 파티클들은 용매에 분산된 뒤, 이를 제2 전극(226)에 스프레이, 도포 등의 형태로 형성될 수 있다.
도 3(a) 내지 도 3(c)로 도시된 실시예는 발광 소자를 예시하였으나 유사한 방법으로 반도체 칩(100)도 도전성 금속 패턴(120)이 부착될 수 있다. 반도체 칩(100)에 부착된 도전성 금속 패턴(120) 및 발광 소자(200)에 부착된 도전성 금속 패턴(220)은 발광 소자(200) 및 반도체 칩(100)에 구동 전력을 제공할 뿐만 아니라 히트 싱크(heat sink)로서 기능할 수 있다.
다시 도 2를 참조하면, 관통 비아(400)의 단부에 외부 접속 단자(500)를 형성한다. 관통 비아(400)는 도전성 재질로 이루어진 도전성 로드(conductive rod, 410)와 도전성 로드를 봉지하는 셸(shell, 420)을 포함하여 이루어질 수 있다.
도전성 로드(410)의 단부에는 외부 접속 단자(500)가 형성될 수 있다. 일 예로, 외부 접속 단자(500)는 예시된 것과 같이 솔더볼일 수 있다. 솔더 볼은 도전성 로드(410)의 단부에 도금을 위한 시드층(미도시)를 형성한 후, 도금(plating)을 수행하여 주석, 은 등의 솔더 물질을 형성한 후, 리플로우(reflow)를 수행하여 형성될 수 있다. 도시되지 않은 다른 예에서, 외부 접속 단자는 모기판에 형성된 솔더볼 등과 접속할 수 있는 패드일 수 있다. 또 다른 예에서, 외부 접속 단자는 전도성 범프일 수 있다.
외부 접속 단자(500)가 형성된 도전성 로드(410) 및 셸(420)은 봉지재에 함께 몰드되고, 추후 공정을 통해 외부 접속 단자(500)가 노출되어 관통 비아(400)를 이룰 수 있다(도 8 참조). 외부 접속 단자(500)는 모 기판(1000, 도 13 참조)에 위치하는 접속 단자와 접합되어 패키지와 모기판(1000, 도 13 참조)을 전기적으로 연결할 수 있다.
반도체 칩(100), 발광 소자(200)를 봉지재로 몰드한다(S100). 몰드 과정에서 복수의 반도체 칩과 복수의 발광 소자를 몰드할 수 있다. 반도체 칩은 수광 소자를 구동하고 신호처리를 담당하거나, 메모리, 연산 소자, 발광 소자를 구동하는 칩이 될 수 있다. 혹은 패키지 내부의 온도 등을 측정할 수 있는 소자를 포함할 수 있다. 뿐만 아니라 반도체 몰드는 수광 소자를 추가로 포함할 수도 있다. 이 경우 수광 소자는 홀더(900, 도 12 또는 도 13 참조) 등을 통해 상부에 고정하는 렌즈 및 디퓨저 등의 광학부재의 손상을 감지하는데 사용되는 모니터 용도로 사용될 수 있다. 다른 예로, 수광 소자는 TOF 센싱의 역할을 하기 위해 사용되는 보조적 센서일 수 있다.
봉지재는 에폭시 몰드 컴파운드(EMC, epoxy mold compound)일 수 있으며, 봉지재(mold)가 경화된 이후에 캐리어 기판(미도시)에서 분리된다. 도시된 것과 같이 관통 비아(400)의 단부에 형성된 외부 접속 단자(500)는 경화된 봉지재(mold)에 매립될 수 있으나, 추후 과정에서 외부로 노출된다(도 8 참조).
도시된 실시예는 외부 접속 단자(500)가 형성된 도전성 로드(410)로 관통 비아(400)를 형성하는 것을 예시하나, 도시되지 않은 실시예에 의하면, 몰드에 비하여 경도가 낮은 희생 부재(미도시)를 함께 몰드(mold)한 후, 희생 부재를 관통하는 관통공을 형성하고, 관통공에 도전성 물질을 형성하여 관통 비아를 형성할 수 있다.
일 예로, 관통공을 형성하는 단계는, 드릴링, 식각 등의 방법으로 수행될 수 있다. 도전성 물질을 형성하는 단계는 적어도 몰드를 관통하여 도전 경로가 형성되는 정도로 관통공 내에 도전성 물질을 형성하여 수행될 수 있다.
도 4는 반도체 칩(100)과 발광 소자(200)를 전기적으로 연결하는 재배선 층(RDL, redistribution layer, 600)이 형성된 단계를 개요적으로 도시한 도면이다. 재배선 층(600)은 절연층(610)과 반도체 칩(100), 발광 소자(200) 및 후속 공정에서 배치되는 수광 소자(300, 도 5 참조) 등의 요소를 전기적으로 연결하는 와이어 패턴(620)을 포함한다.
절연층(610)은 일 실시예로 폴리이미드 등의 폴리머, 산화막 중 어느 하나로 형성될 수 있으며 반도체 칩(100), 발광 소자(200)를 패시베이션하여 외부 환경의 이물질이 내부로 침투하는 것을 방지할 수 있다.
재배선 층(600)은 발광 소자(200)의 발광면(SL) 상부에 형성될 수 있다. 발광 소자(200)가 제공한 광이 재배선 층(600)에 의해 차단, 산란, 회절, 굴절되지 않도록 와이어 패턴(620)은 발광 소자(200)의 발광면(SL)을 회피하도록 배치된다. 또한, 절연층(610)은 발광 소자(100)가 방출하는 파장 대역의 빛을 투과시킬 수 있는 재질을 포함한다. 일 예로, 절연층(610)은 발광 소자(100)가 940nm 파장 대역의 광을 제공할 때, 90% 이상의 투과율을 가지는 폴리이미드 등의 폴리머, 산화막 중 어느 하나로 형성될 수 있다. 와이어 패턴(620)는 구리, 알루미늄, 금 등의 높은 전도성을 가지는 물질로 형성될 수 있다.
재배선 층(600)에는 후속 공정에서 상부에 위치할 소자들과 전기적 연결될 수 있는 패드(624)들이 형성될 수 있다. 패드(624)는 목적하는 위치에 와이어 패턴과 연결된 패드가 형성되도록 패드 오픈(open)하고, 도금을 수행하여 형성될 수 있다. 패드(624)는 일 예로 구리로 형성될 수 있으며, 공기중에서 쉽게 산화되므로, 패드(624)와 이루어지는 접합 강도를 향상시키기 위하여 코팅을 수행할 수 있다.
일 예로, 패드(624)는 무전해 니켈, 무전해 팔라듐 및 금 층을 구리 패턴에 적층한 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold)으로 코팅될 수 있다. 다른 예로, 패드(624)는 무전해 니켈 및 금 층을 구리 패턴에 적층한 ENIG( Nickel Immersion Gold)으로 코팅될 수 있다. 또 다른 예로, 패드(624)는 HAL(Hot Air Leveling)을 이용하여 구리 패드 상에 주석(Sn, tin)을 코팅할 수 있다. 또 다른 예로, 구리 패드(624)는 OSP(organic solderability preservative)를 통하여 구리에 선택적으로 결합하는 유기물(organic)로 코팅될 수 있다.
재배선 층(600)에 수광 소자(300)를 배치하여 전기적으로 연결한다(S400). 도 5는 재배선 층(600)에 수광 소자(300)를 배치하여 전기적으로 연결한 상태를 도시한 단면도이다. 도 6은 다른 실시예에 의하여 수광 소자(300)를 배치하여 전기적으로 연결한 상태의 개요를 도시한 도면이다.
도 5로 도시된 실시예는 와이어 본딩(wire bonding)을 통해 패드(624)와 수광 소자(300)의 전기적 연결이 이루어지는 것을 도시한다. 재배선 층(600)과 수광 소자(300)는 수광 소자(300)의 결합면에 위치하는 접착층(304)을 통하여 기계적으로 연결될 수 있다. 재배선 층(600) 상에 수광 소자(300)를 연결하면 발광 소자(200)의 발광면(SL)과 수광 소자(300)의 수광면(SR)은 동일한 방향을 향할 수 있다.
도시되지 않은 실시예에 의하면 패드(624)와 수광 소자(300)의 전기적 연결은 수광 소자의 배면에 형성된 도전성 범프(conductive bump), 솔더 볼 등의 외부 접속 단자와 패드(624)를 결합하여 수행될 수 있다.
도 6으로 예시된 실시예는 수광 소자(300)와 전기적으로 연결된 투광 기판(substrate, 310)을 통하여 패드(624)와 전기적 연결이 이루어지는 것을 도시한다. 일 실시예로, 기판(310)은 유리, 폴리카보네이트(PC, polycarbonate) 등의 재질로 형성된 투명 기판일 수 있다. 기판(310)은 기판 전체가 투명하지 않을 수 있고, 광이 통과하는 부분만 부분적으로 투명하게 하거나 캐비티(cavity)를 두어서 광이 통과하게 할 수도 있다.
도 6으로 도시된 실시예에서, 수광 소자(300)는 기판(310)을 통해 광을 수광할 수 있도록 배치된다. 기판(310)은 수광 소자(300)와의 전기적 연결을 위한 패드(322) 및 접속 부재들이 형성되고, 수광 소자(300)와 전기적으로 연결된다. 기판(310)은 재배선층(600) 상에 형성된 패드(624)와 전기적으로 연결되는 패드들을 포함할 수 있다.
도 6으로 도시된 실시예에서, 투명 기판(310)에 형성된 패드(322)와 수광 소자 사이의 전기적 연결 및 투명 기판(310)에 형성된 패드(324)와 재배선 층(600)에 형성된 패드(624)는 모두 솔더 볼에 의하는 것으로 예시되었으나, 도전성 범프 및 패드 중 어느 하나로 이루어질 수 있다.
도 7(a) 내지 도 7(c)는 패키지의 상부에서 바라본 평면도들이다. 도 5 내 도 7(c)를 참조하면, 수광 소자(300)는 반도체 칩(100)의 상방에 위치하되, 수광 소자(300)의 적어도 일부가 반도체 칩(100)의 상부에 위치하도록 배치된다. 수광 소자(300)는 도 7(a)로 예시된 것과 같이 반도체 칩(100)의 직상방에 위치할 수 있다. 도 7(b) 및 도 7(c)로 예시된 실시예에서 반도체 칩(100)과 수광 소자(300)는 서로 다른 단면적을 가질 수 있다. 수광소자(300)는 반도체 칩(100)의 상방에 위치하되, 수광 소자(300)의 적어도 일부가 반도체 칩(100)의 직상방에 위치하도록 배치될 수 있다. 또한 도 7(c)로 도시된 것과 같이 반도체 칩(100)의 직상방이 수광 소자(300)의 단면적 내에 포함되도록 배치될 수 있다. 이와 같이 수광 소자(300)를 배치함으로써 제조된 패키지의 면적을 감소시킬 수 있다.
도 5 내지 도 7은 수광 소자(300)를 재배선 층(600)의 상부에 배치하는 실시예를 도시한다. 그러나, 수광 소자(300)는 도 14로 예시된 것과 같이 모 기판(1000, 도 14 참조)을 통하여 패키지와 연결될 수 있다. 반도체 칩(100)은 전도성 금속 패턴(120)과 함께 몰드되고, 발광 소자(200)는 전도성 금속 패턴(220)과 함께 몰드된 후, 그라인딩 과정(도 8 참조)을 통하여 외부 접속 단자(500)와 함께 노출될 수 있다.
도 8은 외부 접속 단자(500)가 노출된 상태를 도시한 도면이다. 일 실시예로, 패키지(10)의 배면을 그라인딩(grinding)하여 외부 접속 단자(500)를 노출시킨다. 일 예로, 그라인딩 과정은 그라인딩 과정은 폴리싱(polishing), 화학적-기계적 연마(CMP, chemical-mechanical polishing), 기계적 연마 등의 공정으로 수행될 수 있다. 외부 접속 단자(500)가 노출됨에 따라 본 실시예에 의한 패키지와 모 기판(미도시)이 접속하여 전기적 연결이 이루어질 수 있다.
도 8로 예시된 과정은 수광 소자(300)가 재배선 층(600)에 배치된 이후 수행된 것을 예시하였다. 그러나, 그라인딩을 수행하는 과정은 수광 소자(300)가 재배선 층(600)에 배치된 이후 뿐만 아니라 수광 소자(300)를 재배선 층(600)에 배치되기 이전에 수행될 수 있다.
도시되지 않았으나, 패키지에는 절연층 상부(610)에 저항(resistor), 인덕터(inductor) 및 커패시터(capacitor) 중 어느 하나 이상을 포함하는 수동 소자(passive element)가 더 형성될 수 있다. 수동 소자는 재배선층(600) 상부에 형성될 수 있다.도 9는 발광 소자(200)가 제공한 광의 광 경로 상에 위치하는 절연층(610)의 적어도 일부를 제거한 상태를 도시한 도면이다. 도 9는 반도체 칩(100)의 배면에 전도성 금속 패턴(120)이 부착되고, 발광 소자(200)의 배면에 전도성 금속 패턴(220)이 부착된 예를 예시하며, 그라인딩 과정에서 외부 접속 단자(500) 및 반도체 칩(100)의 배면에 부착된 전도성 금속 패턴(120)과 발광 소자(200)의 배면에 부착된 전도성 금속 패턴(220)이 노출된 예를 도시한다.
외부 접속 단자(500), 반도체 칩(100)에 부착된 전도성 금속 패턴(120) 및 발광 소자(200)에 부착된 전도성 금속 패턴(220)이 노출됨에 따라 본 실시예에 의한 패키지와 모 기판(미도시)이 접속하여 전기적 연결이 이루어질 수 있다. 일 예로, 모 기판(미도시)은 전도성 금속 패턴(220)을 통하여 발광 소자(200)에 기준 전압(VSS)를 제공할 수 있다. 또한, 모 기판은 전도성 금속 패턴(120)과 외부 접속 단자(500)를 통하여 반도체 칩(100)에 구동 전력을 제공할 수 있다.
일 실시예에서, 발광 소자(200)가 제공하는 광이 지나가는 경로에 있는 절연층(610)을 제거한다. 절연층(610)을 제거하는 과정은 이방성 식각(anisotropic etch)을 수행하여 이루어지며, 플라즈마(plasma)를 이용하여 수행될 수 있다.
도 9로 예시된 절연층(610)의 일부를 제거하는 단계는 수광 소자(300)를 재배선 층(600)상에 배치한 이후에 수행되는 것으로 예시하였으나, 이는 실시예일 따름이며, 재배선층(300)의 와이어 패턴(620)을 형성하는 과정에서 절연층(610)을 패터닝을 하면서 수행될 수 있다.
도 9에는 절연층(610)의 일부를 제거하는 예를 도시하였으나, 도시되지 않은 실시예에 의하면 발광면(SL) 상에 보호막(미도시)을 형성한 후, 플라즈마를 이용한 이방성 식각 과정을 보호막이 노출될 때 까지 절연층(610)을 완전히 제거하여 수행될 수 있다. 다만, 절연층(610)이 발광 소자(200)가 제공하는 광에 대한 투과율이 90% 이상으로 높은 재질로 이루어진 경우에는 절연층(610)을 제거하는 과정은 수행되지 않을 수 있다.
도 10은 발광 소자(200)가 제공한 광의 광 경로 상에 렌즈 구조를 형성한 상태를 개요적으로 도시한 도면이다. 도 10을 참조하면, 렌즈 구조(804)는 각 광원(222, 도 3 참조)의 위치에 상응하는 마이크로 렌즈(804)들을 포함한다.
도시되지 않은 다른 실시예에 의하면, 렌즈 구조(804)는 복수의 광원(222, 도 3 참조)들이 제공한 광에 대한 광학적 처리를 수행하는 하나 이상의 렌즈를 포함할 수 있다. 일 예로, 렌즈 구조(800)는 일부의 광원(222, 도 3 참조)들이 제공하는 광을 집광하는 제1 렌즈와, 나머지 광원(222, 도 3 참조)들이 제공하는 광을 시준하는 제2 렌즈를 포함할 수 있다.
렌즈 구조(800)를 형성하는 단계는 절연층(610)을 제거한 후 수행되는 것으로 예시되었으나, 이는 예시일 따름이며, 재배선 층(600)을 형성한 후, 수행될 수 있다. 다른 실시예로, 렌즈 구조(800)는 유리, 폴리카보네이트(PC, polycarbonate) 등의 투명 기판상에 배치될 수 있다. 마이크로 렌즈(804)는 포토레지스트 리플로우(PR reflow) 및 잉크젯(inkjet) 및 전사(transer) 방식 등으로 형성될 수 있다.
도 11은 발광 소자(200)의 발광면에 확산부재(700)을 형성한 상태를 개요적으로 도시한 도면이다. 도 11을 참조하면, 확산 부재(700)는 절연층(610)의 상부에 포토레지스트(PR, photoresist)를 도포하고, 무작위 패턴이 형성되도록 패터닝을 수행한 후, 이를 리플로우(reflow)하여 형성될 수 있다. 도시되지 않은 실시예에서, 확산 부재(700)는 유리, 폴리카보네이트(PC, polycarbonate) 등의 투명한 기판 상에 빛이 확산되도록 확산 패턴을 형성하여 형성될 수 있다. 확산 패턴은 불규칙적으로 형성된 요철 패턴, 불규칙적으로 형성된 직선 패턴을 포함한다.
도 11 에서 확산 부재(700)는 절연층(610) 상에 형성되는 것으로 예시되었으나, 이는 예시일 따름이며, 절연층(610)을 제거한 후 수행될 수 있으며, 재배선 층(600) 형성시 와이어 패턴(620)을 형성한 후, 형성될 수 있다.
도 12 및 도 13은 패키지(10)의 부재 홀더(900)를 예시한 도면이다. 도 12로 예시된 실시예에서, 부재 홀더(900)는 발광 소자(200)의 광 경로 상에 위치하는 광학 부재(920)와 수광 소자(300)의 광 경로 상에 위치하는 광학 부재(930)를 지지한다. 부재 홀더(900)는 핀(942)을 포함하는 레그(leg, 940)를 포함한다. 핀(942)은 모 기판(1000, 도 14 참조)에 형성된 홀(hole, 미도시)에 삽입되어 부재 홀더(900)를 모 기판(미도시)에 고정한다.
광학부재(920, 930)는 단수 및 복수로 구성된 렌즈, 디퓨터, 편광 필터, 목적하는 대역(IR, UV, 가시광선 등)의 대역통과 필터 및 이들의 조합으로 구성될 수 있다. 일 예로, 광학 부재(920, 930)는 광학 부재 하우징(미도시)에 고정되어 광학 부재 홀더와 결합할 수 있으며, 광학 부재 하우징은 일 예로, 렌즈부를 고정하는 경통일 수 있다.
도 13으로 예시된 실시예에서 부재 홀더(900)는 발광 소자(200)의 광 경로 상에 위치하는 광학 부재(920)와 수광 소자(300)의 광 경로 상에 위치하는 광학 부재(930)를 지지한다. 부재 홀더(900)의 레그(940)은 재배선 층(600)과 패키지의 측벽(SW)에 지지되며, 레그(940)에서 재배선층(600)과 패키지 측벽(SW)에 마주하는 부분에는 접착제(944)가 배치된다. 접착제(944)는 패키지의 측벽(SW) 및 재배선 층(600)의 상면과 접착되며, 홀더(900)를 패키지에 고정한다.
도 12 및 도 13으로 예시된 실시예에서, 광학 부재(930) 및 광학 부재(920)는 각각 수광 소자(300)와 발광 소자(300)의 광 경로 상에 위치한다. 따라서, 수광 소자(300)로 제공되는 광 및 발광 소자(200)가 제공하는 광을 처리하여 패키지의 광학적 성능을 개선시킬 수 있다.
도 12 및 도 13으로 예시된 실시예에서 광학 부재(930)는 볼록 렌즈인 것으로 도시되었다. 그러나, 이는 예시일 따름이며, 부재 홀더(900)에는 볼록 렌즈, 오목 렌즈 및 이들의 조합 중 어느 하나 이상을 포함하여 집광, 분산 및 시준 중 어느 하나 이상의 기능을 수행하는 광학 부재가 배치될 수 있다. 또한 발광 소자(200)의 광경로 상에 렌즈들이 형성될 수 있으며, 이러한 경우에 부재 홀더(900)는 발광 소자(200)가 제공하는 광의 광경로 상에 확산 부재가 배치될 수 있다.
이하에서는 도 8 내지 도 12을 참조하여 본 실시예에 의한 패키지(10)를 설명한다. 다만, 간결하고 명료한 설명을 위하여 위에서 설명된 요소와 동일하거나 유사한 요소는 설명을 생략할 수 있다. 도 8 내지 도 14는 본 실시예에 의한 광소자 반도체 패키지(10)의 개요를 도시한 단면도이다. 본 실시예에 의한 광소자 반도체 패키지(10)는 발광 소자(200), 수광 소자(300), 반도체 회로가 형성된 반도체 칩(100), 반도체 칩(100)과 발광 소자(200)를 봉지하는 몰드(mold), 발광 소자(200), 수광 소자(300) 및 반도체 칩(300)을 전기적으로 연결하는 재배선 층(600), 재배선 층(600)과 전기적으로 연결되며, 몰드를 관통하는 관통 비아(400) 및 관통 비아와 전기적으로 연결된 외부 접속 단자(500)를 포함하며, 수광 소자(300)는 재배선 층(600)의 상부에 위치한다.
발광 소자(200)는 VCSEL, LED 중 어느 하나일 수 있으며, 적외선, 가시광, 자외선 등의 파장대의 광을 제공할 수 있다. 또한, 발광 소자(200)는 목적하는 파장대의 레이저 광을 출력할 수 있다. 일 실시예로, 수광 소자(300)는 목적하는 파장대의 광을 검출하는 광소자 일 수 있으며, PD(photodiode), CIS(CMOS Image Sensor) 및 SPAD (Single Photon Avalanche Diode) 중 어느 하나일 수 있다. 도 7(a) 내지 도 7(c)로 예시된 것과 같이 수광 소자(300)는 적어도 일부가 반도체 칩(100)의 직상방에 위치할 수 있으며, 이로부터 반도체 패키지의 전체적인 면적을 감소시킬 수 있다는 장점이 제공된다.
도 14는 패키지(10)의 다른 실시예를 예시한다. 도 14를 참조하면, 패키지(10)는 노출된 외부 접속 단자(500)와 전도성 금속 패턴(120, 220)을 통하여 모기판(1000)과 전기적으로 연결된다. 모기판(1000)에는 구동 회로(미도시), 제어 회로(미도시), 전력 회로(미도시) 등이 위치할 수 있다. 패키지(10)는 구동 회로(미도시), 제어 회로(미도시), 전력 회로(미도시)등으로부터 전기적 신호를 송수신하고, 전력을 제공받을 수 있다.
수광 소자(300)는 모기판(1000)에 위치하고, 모기판(1000)에 형성된 전도성 경로(미도시)를 통하여 패키지(10) 및 구동 회로(미도시), 제어 회로(미도시), 전력 회로(미도시)에 전기적으로 연결될 수 있다.
일 실시예로, 패키지(10) 및 수광 소자(300)는 이방성전도필름(ACF)을 통하여 모기판에 전기적으로 연결되거나, 표면실장기법(SMT)을 통하여 모기판에 전기적으로 연결될 수 있다.
도 15는 본 실시예에 의한 패키지(10)의 일 실시예이다. 도 15를 참조하면, 패키지(10)는 타겟(T)과의 거리 측정에 사용될 수 있다. 발광 소자(200)는 반도체 칩(100)에 의하여 구동 신호 및/또는 전력을 제공받고 광을 제공한다.
발광 소자(200)가 제공한 광은 광 경로를 따라 진행한다. 일 실시예로, 패키지(10)에는 부재 홀더(900)를 포함하며 부재 홀더(900)는 발광 소자(200)의 광 경로 및 수광 소자(300)의 광 경로 상에 배치되어 광을 집광, 분산 및 시준 중 어느 하나 이상의 기능을 수행하는 광학 부재를 포함한다.
광은 타겟(T)에서 반사되어 광 경로(L)를 통하여 수광 소자(230)에 제공된다. 반도체 칩(100)은 발광 소자(200)가 광을 출력하도록 발광 소자(200)를 구동하며, 수광 소자(300)가 검출한 반사광에 상응하는 전기적 신호를 입력받는다. 반도체 칩(100)은 발광 소자(100)가 광을 출력한 시점부터 수광 소자(300)가 광을 검출한 시점까지의 시간 차이(TOF, Time of Flight)를 연산하고, 시간 차이에 상응하는 거리를 연산할 수 있다. 이와 같이 연산된 거리는 광소자 반도체 패키지(10)과 타겟(T)과의 거리에 상응한다. 이와 같이 연산된 시간 차이 또는 거리는 외부 접속 단자(500)을 통하여 외부 장치(미도시)에 제공될 수 있다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
10: 패키지 100: 발광 소자
102: 패드 120: 전도성 금속 패턴
200: 발광 소자 220: 전도성 금속 패턴
222: 광원 224: 제1 전극
226: 제2 전극 227: 도전성 접착제
400: 관통 비아 410: 도전성 로드
420: 셸 500: 외부 접속 단자
600: 재배선 층 610: 절연층
620: 와이어 패턴 624: 패드
700: 확산 부재 800: 광학 부재
802: 투명 기판 804: 렌즈
900: 홀더 940: 레그
942: 핀 930: 광학 부재
920: 광학 부재 1000: 모기판

Claims (35)

  1. 반도체 칩과 발광 소자를 몰드하는 단계와,
    상기 반도체 칩과 상기 발광 소자를 전기적으로 연결하는 재배선 층(RDL, redistribution layer)을 형성하는 단계 및
    상기 재배선 층에 수광 소자를 배치하여 전기적으로 연결하는 단계를 포함하며,
    상기 수광 소자는 적어도 일부가 상기 반도체 칩의 직상방에 위치하도록 배치되는 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 몰드하는 단계 이전에,
    상기 반도체 칩의 배면에 도전성 금속 패턴을 부착하는 단계를 더 포함하고,
    상기 몰드하는 단계는,
    상기 반도체 칩 및 상기 반도체 칩과 부착된 상기 도전성 금속 패턴을 함께 몰드하여 수행하는 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 몰드하는 단계 이전에,
    상기 발광 소자의 배면에 도전성 금속 패턴을 부착하는 단계를 더 포함하고,
    상기 몰드하는 단계는,
    상기 발광 소자 및 발광 소자와 부착된 상기 도전성 금속 패턴을 함께 몰드하여 수행하는 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 몰드하는 단계는
    상기 반도체 칩에 부착된 상기 도전성 패턴 및 상기 발광 소자에 부착된 상기 도전성 패턴과 함께 외부 접속 단자가 형성된 도전성 로드를 더 몰드하여 수행하는 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 외부 접속 단자는
    솔더볼, 전도성 범프 및 패드 중 어느 하나인 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 몰드하는 단계는
    상기 몰드에 비하여 경도가 낮은 희생 부재를 더 몰드하고,
    상기 패키지 제조 방법은
    상기 희생 부재를 천공하여 관통공을 형성하는 단계 및
    상기 관통공에 도전성 물질을 형성하는 단계를 더 포함하는 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 재배선 층을 형성하는 단계는,
    상기 반도체 칩과 상기 발광 소자를 전기적으로 연결하는 와이어 패턴을 형성하는 단계와,
    상기 와이어 패턴, 상기 반도체 칩 및 상기 발광 소자를 패시베이션(passivation)하는 절연층을 형성하는 단계를 포함하여 수행되는 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 재배선 층을 형성하는 단계는,
    상기 와이어 패턴과 전기적으로 연결된 패드를 형성하는 단계를 더 포함하고, 상기 패드를 형성하는 단계는,
    상기 절연층을 제거하여 상기 와이어 패턴을 노출시키는 단계와,
    노출된 상기 와이어 패턴과 전기적으로 연결된 패드가 형성되도록 도금을 수행하는 단계 및
    상기 패드를 코팅하는 단계를 포함하여 수행되는 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 패키지 제조 방법은,
    상기 발광 소자가 제공하는 광의 광 경로 상에 광학부재 및 산란부재(diffuser) 중 어느 하나를 형성하는 단계를 더 포함하는 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 패키지 제조 방법은,
    상기 광학부재 및 산란부재 중 어느 하나를 형성하는 단계 이전에,
    상기 광 경로 상에 위치하는 상기 재배선층의 적어도 일부를 제거하는 단계를 더 포함하는 패키지 제조 방법.
  11. 제2항 및 제3항 중 어느 한 항에 있어서,
    상기 패키지 제조 방법은,
    상기 도전성 금속 패턴을 노출시키는 단계를 더 포함하는 패키지 제조 방법.
  12. 제4항에 있어서,
    상기 패키지 제조 방법은
    상기 외부 접속 단자를 노출시키는 단계를 더 포함하는 패키지 제조 방법.
  13. 발광 소자;
    수광 소자;
    반도체 회로가 형성된 반도체 칩;
    상기 반도체칩과 상기 발광 소자를 봉지하는 몰드;
    상기 발광 소자, 상기 수광 소자 및 상기 반도체 칩을 전기적으로 연결하는 재배선 층;
    상기 재배선층과 전기적으로 연결되며, 상기 몰드를 관통하는 관통 비아 및
    상기 관통 비아와 전기적으로 연결된 외부 접속 단자를 포함하며,
    상기 수광 소자는 적어도 일부가 상기 반도체 칩의 직상방에 위치하는 패키지.
  14. 제13항에 있어서,
    상기 발광 소자는 VCSEL, LED 중 어느 하나이고,
    상기 수광 소자는 PD(photodiode), CIS(CMOS Image Sensor) 및 SPAD (Single Photon Avalanche Diode) 중 어느 하나인 패키지.
  15. 제13항에 있어서,
    상기 반도체 회로는,
    상기 발광 소자 구동 회로,
    상기 수광 소자 구동 회로 및
    TOF(Time of Flight) 연산 회로 중 어느 하나 이상을 포함하는 패키지.
  16. 제13항에 있어서,
    상기 재배선 층은,
    상기 반도체 패키지를 패시베이션(passivation)하는 절연층과,
    상기 발광 소자, 상기 수광 소자 및 상기 반도체 칩을 전기적으로 연결하는 와이어 패턴을 포함하는 패키지.
  17. 제13항에 있어서,
    상기 절연층은 폴리이미드층, 폴리머층, 산화막층 중 어느 하나로 형성되는 패키지.
  18. 제13항에 있어서,
    상기 외부 접속 단자는
    솔더볼, 전도성 범프 및 패드 중 어느 하나인 패키지.
  19. 제13항에 있어서,
    상기 패키지는,
    상기 발광 소자의 광경로 상에 형성된 광학 부재 및 확산 부재 중 어느 하나를 더 포함하는 패키지.
  20. 제19항에 있어서,
    상기 광경로에는 상기 절연층의 적어도 일부가 제거되고,
    상기 발광 소자 렌즈부 및 상기 확산부 중 상기 어느 하나는 상기 광경로에 형성되는 패키지.
  21. 제19항에 있어서,
    상기 패키지는,
    상기 발광 소자 렌즈부 및 상기 확산부 중 어느 하나와,
    상기 수광 소자의 광경로 상에 형성된 수광 소자 렌즈부가 위치하는 홀더(holder)를 더 포함하는 패키지.
  22. 제21항에 있어서,
    상기 홀더는
    상기 패키지 및 상기 패키지가 장착되는 모기판(mother substrate) 중 어느 하나 이상에 고정되는 패키지.
  23. 제13항에 있어서,
    상기 발광 소자는 전도성 금속 패턴 상에 적층되어 위치하고, 상기 수광 소자는 전도성 금속 패턴 상에 적층되어 위치하는 패키지.
  24. 제13항에 있어서,
    상기 수광 소자는,
    상기 반도체 칩의 상방에 위치하는 패키지.
  25. 발광 소자;
    반도체 회로가 형성된 반도체 칩;
    상기 반도체칩과 상기 발광 소자를 봉지하는 몰드;
    상기 발광 소자 및 상기 반도체 칩을 전기적으로 연결하는 재배선 층;
    상기 재배선층과 전기적으로 연결되며, 상기 몰드를 관통하는 관통 비아 및
    상기 관통 비아와 전기적으로 연결된 외부 접속 단자를 포함하며,
    상기 발광 소자의 밑면에 위치하는 전도성 금속 패턴을 포함하는 패키지.
  26. 제25항에 있어서,
    상기 발광 소자는 VCSEL, LED 중 어느 하나이고,
    상기 수광 소자는 PD(photodiode), CIS(CMOS Image Sensor) 및 SPAD (Single Photon Avalanche Diode) 중 어느 하나인 패키지.
  27. 제25항에 있어서,
    상기 반도체 회로는,
    상기 발광 소자 구동 회로,
    상기 수광 소자 구동 회로 및
    TOF(Time of Flight) 연산 회로 중 어느 하나 이상을 포함하는 패키지.
  28. 제25항에 있어서,
    상기 재배선 층은,
    상기 반도체 패키지를 패시베이션(passivation)하는 절연층과,
    상기 발광 소자, 상기 수광 소자 및 상기 반도체 칩을 전기적으로 연결하는 와이어 패턴을 포함하는 패키지.
  29. 제25항에 있어서,
    상기 절연층은 폴리이미드층, 폴리머층, 산화막층 중 어느 하나로 형성되는 패키지.
  30. 제25항에 있어서,
    상기 외부 접속 단자는
    솔더볼, 전도성 범프 및 패드 중 어느 하나인 패키지.
  31. 제25항에 있어서,
    상기 패키지는,
    상기 발광 소자의 광경로 상에 형성된 광학 부재 및 확산 부재 중 어느 하나를 더 포함하는 패키지.
  32. 제31항에 있어서,
    상기 광경로에는 상기 절연층의 적어도 일부가 제거되고,
    상기 발광 소자 렌즈부 및 상기 확산부 중 상기 어느 하나는 상기 광경로에 형성되는 패키지.
  33. 제31항에 있어서,
    상기 패키지는 홀더를 더 포함하고,
    상기 홀더에는 상기 광경로에 위치하는 상기 광학 부재 및 상기 확산 부재 중 어느 하나가 위치하는 패키지.
  34. 제33항에 있어서,
    상기 홀더는
    상기 패키지 및 상기 패키지가 장착되는 모기판(mother substrate) 중 어느 하나 이상에 고정되는 패키지.
  35. 제25항에 있어서,
    상기 반도체 칩은 전도성 금속 패턴 상에 적층되어 위치하는 패키지.
KR1020210077633A 2020-06-15 2021-06-15 반도체 패키지 및 반도체 패키지 제조 방법 KR20210155382A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200072530 2020-06-15
KR20200072530 2020-06-15

Publications (1)

Publication Number Publication Date
KR20210155382A true KR20210155382A (ko) 2021-12-22

Family

ID=79164360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210077633A KR20210155382A (ko) 2020-06-15 2021-06-15 반도체 패키지 및 반도체 패키지 제조 방법

Country Status (4)

Country Link
US (1) US20230268331A1 (ko)
KR (1) KR20210155382A (ko)
CN (1) CN115867828A (ko)
WO (1) WO2021256815A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153914A1 (ko) * 2022-02-14 2023-08-17 주식회사 라이팩 센서 및 이를 이용한 tof 카메라

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4426279B2 (ja) * 2003-12-25 2010-03-03 ローム株式会社 赤外線データ通信モジュール
US9305908B2 (en) * 2014-03-14 2016-04-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods for performing extended wafer-level packaging (eWLP) and eWLP devices made by the methods
KR20180017481A (ko) * 2016-08-09 2018-02-21 엘지이노텍 주식회사 광 센서 모듈 및 광 센서 모듈 제조 방법
KR102054375B1 (ko) * 2017-10-20 2019-12-10 주식회사 네패스 광 모듈
KR102206368B1 (ko) * 2017-12-05 2021-01-22 주식회사 라이팩 커넥터 플러그 및 이를 이용한 액티브 광 케이블 조립체

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023153914A1 (ko) * 2022-02-14 2023-08-17 주식회사 라이팩 센서 및 이를 이용한 tof 카메라

Also Published As

Publication number Publication date
WO2021256815A1 (ko) 2021-12-23
CN115867828A (zh) 2023-03-28
US20230268331A1 (en) 2023-08-24

Similar Documents

Publication Publication Date Title
CN106024772B (zh) 接近度和测距传感器
TWI542037B (zh) 具有成側向形態或頂向形態裝置定向之疊層無引線載架封裝的光電子裝置
US9496247B2 (en) Integrated camera module and method of making same
JP5086521B2 (ja) 光受信機パッケージ
CN104864893B (zh) 光传感器及其形成方法
US7233025B2 (en) Electronic packaging for optical emitters and sensors
US8017436B1 (en) Thin substrate fabrication method and structure
US20040208416A1 (en) Flip-chip package integrating optical and electrical devices and coupling to a waveguide on a board
US8194162B2 (en) Imaging device
US9543282B2 (en) Optical sensor package
US20130292786A1 (en) Integrated optical sensor module
US10566369B2 (en) Image sensor with processor package
US9754982B2 (en) Packaging module and substrate structure thereof
WO2019076189A1 (zh) 图像传感器的封装方法、图像传感器封装结构和镜头模组
KR20210026539A (ko) 디스플레이 모듈 패키지
US20230268331A1 (en) Semiconductor package and method of manufacturing semiconductor package
JP4969055B2 (ja) 光通信モジュール
CN116917767A (zh) 传感设备
US11515261B2 (en) Multiple component integration in fanout package with different back side metallization and thicknesses
KR102515244B1 (ko) 광 센서 패키지 제조 방법 및 광 센서 패키지
KR102498875B1 (ko) 광소자 패키지 제조 방법 및 광소자 패키지
TWI797930B (zh) 光電封裝結構
CN216285703U (zh) 堆叠式光学感测封装体
KR20230122573A (ko) 센서 및 이를 이용한 ToF 카메라
KR20210072722A (ko) 전자 장치 및 전자 장치 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal