KR20210153174A - 표시 장치 - Google Patents

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KR20210153174A
KR20210153174A KR1020200069513A KR20200069513A KR20210153174A KR 20210153174 A KR20210153174 A KR 20210153174A KR 1020200069513 A KR1020200069513 A KR 1020200069513A KR 20200069513 A KR20200069513 A KR 20200069513A KR 20210153174 A KR20210153174 A KR 20210153174A
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layer
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display
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복승룡
유안나
곽진오
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삼성디스플레이 주식회사
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Abstract

광학 장치가 표시 패널에 중첩하여 배치되는 경우에도 광학 장치에 입사되는 광이 줄어드는 것을 방지할 수 있는 표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 화상을 표시하는 서브 화소들을 갖는 제1 표시 영역, 및 상기 서브 화소들과 상기 서브 화소들에 이웃하여 배치되는 투과층을 갖는 제2 표시 영역을 포함하는 표시 패널, 및 상기 표시 패널의 상기 제2 표시 영역과 중첩하며, 상기 투과창을 통해 입사되는 광을 감지하는 광학 장치를 구비한다. 상기 서브 화소들 각각은 제1 접촉 전극, 상기 제1 접촉 전극과 떨어져 배치되는 제2 접촉 전극, 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되는 발광 소자를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다.
표시 장치는 영상을 표시하기 위해 스캔 라인들, 데이터 라인들, 및 전원 라인들에 연결되는 복수의 화소들을 포함하는 표시 패널을 포함할 수 있다. 또한, 표시 장치는 전면(前面)의 이미지를 촬영하기 위한 이미지 센서, 사용자가 표시 장치의 전면(前面)에 근접하게 위치하는지를 감지하기 위한 근접 센서, 표시 장치의 전면(前面)의 조도를 감지하기 위한 조도 센서, 사용자의 홍채를 인식하기 위한 홍채 센서 등 다양한 광학 장치를 포함할 수 있다.
광학 장치는 표시 패널과 중첩하지 않는 표시 장치의 전면(前面)에 배치되는 홀에 배치될 수 있다. 표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치가 요구되고 있다. 예를 들어, 스마트폰의 경우, 표시 장치의 전면(前面)에 배치되는 홀을 삭제함으로써, 표시 영역을 넓힐 수 있는 표시 장치가 요구되고 있다. 하지만, 광학 장치들이 표시 패널에 중첩하여 배치되는 경우, 표시 패널의 화소들, 스캔 라인들, 데이터 라인들, 및 전원 라인들에 의해 가려지므로, 광학 장치에 입사되는 광이 줄어들 수 있다. 이로 인해, 광학 장치의 기능이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 광학 장치가 표시 패널에 중첩하여 배치되는 경우에도 광학 장치에 입사되는 광이 줄어드는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 표시 장치는 화상을 표시하는 서브 화소들을 갖는 제1 표시 영역, 및 상기 서브 화소들과 상기 서브 화소들에 이웃하여 배치되는 투과층을 갖는 제2 표시 영역을 포함하는 표시 패널, 및 상기 표시 패널의 상기 제2 표시 영역과 중첩하며, 상기 투과창을 통해 입사되는 광을 감지하는 광학 장치를 구비한다. 상기 서브 화소들 각각은 제1 접촉 전극, 상기 제1 접촉 전극과 떨어져 배치되는 제2 접촉 전극, 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되는 발광 소자를 포함한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 화상을 표시하는 화소들을 갖는 제1 표시 영역, 및 상기 화소들과 상기 화소들에 이웃하여 배치되는 투과층을 갖는 제2 표시 영역을 포함하는 표시 패널, 및 상기 표시 패널의 상기 제2 표시 영역과 중첩하며, 상기 투과창을 통해 입사되는 광을 감지하는 광학 장치를 구비한다. 상기 제1 표시 영역의 상기 화소들 각각은 제1 발광 전극, 제1 발광 전극 상에 배치되는 제2 발광 전극, 상기 제1 발광 전극과 상기 제2 발광 전극 사이에 배치되는 발광층을 포함한다. 상기 제2 표시 영역의 상기 화소들 각각은 제1 접촉 전극, 상기 제1 접촉 전극과 떨어져 배치되는 제2 접촉 전극, 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되는 발광 소자를 포함한다.
상기 과제를 해결하기 위한 또 다른 실시예에 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되며, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 상기 제1 기판 상에 배치되며, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 상기 제1 박막 트랜지스터의 제1 소스 전극 또는 제1 드레인 전극에 전기적으로 연결되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 상기 발광층 상에 배치되는 제2 전극, 상기 제2 전극 상에 배치되는 봉지층, 상기 봉지층 상에 배치되는 센서 전극, 상기 제2 박막 트랜지스터의 제2 소스 전극 또는 제2 드레인 전극에 전기적으로 연결되는 제1 정렬 전극, 및 상기 제1 정렬 전극과 전기적으로 연결되는 제2 발광 소자를 포함한다. 상기 센서 전극과 상기 제1 정렬 전극은 동일한 물질로 이루어진다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 제2 표시 영역은 화소들과 투과창을 포함하므로, 광학 장치들이 표시 패널의 제2 표시 영역의 배면에 배치되는 경우, 표시 패널의 전면으로 입사되는 광은 투과창들을 통해 광학 장치들에 입사될 수 있다.
실시예들에 따른 표시 장치에 의하면, 제2 표시 영역의 화소의 발광 소자들의 개수는 제1 표시 영역의 화소의 발광 소자들의 개수보다 많을 수 있다. 이 경우, 제2 표시 영역의 화소의 최대 휘도는 제1 표시 영역의 화소의 최대 휘도보다 높을 수 있다. 따라서, 투과창으로 인한 제1 표시 영역의 최대 휘도와 제2 표시 영역의 최대 휘도 사이의 차이를 최소화할 수 있다.
실시예들에 따른 표시 장치에 의하면, 제2 표시 영역의 화소의 면적을 줄이는 경우, 투과창의 면적은 커질 수 있다. 그러므로, 투과창들을 통해 표시 패널의 제2 표시 영역의 배면에 배치되는 광학 장치들에 입사되는 광량이 증가할 수 있다. 따라서, 광학 장치들의 광 감지가 더욱 용이할 수 있다.
실시예들에 따른 표시 장치에 의하면, 제1 정렬 전극과 제2 정렬 전극이 감지 전극들 및 구동 전극들과 동일한 층에 배치되며, 감지 전극들 및 구동 전극들과 동일한 물질로 이루어지는 경우, 제1 정렬 전극과 제2 정렬 전극, 감지 전극들, 구동 전극들을 하나의 마스크 공정으로 형성할 수 있다. 그러므로, 제1 정렬 전극과 제2 정렬 전극을 형성하는 마스크 공정 또는 감지 전극들과 구동 전극들을 형성하는 마스크 공정 중에서 어느 한 공정을 생략할 수 있으므로, 제조 비용을 절감할 수 있다.
실시예들에 따른 표시 장치에 의하면, 센서 전극이 제2 접촉 전극과 동일한 층에 배치되며, 제2 접촉 전극과 동일한 물질로 이루어진 경우, 센서 전극과 제2 접촉 전극을 하나의 마스크 공정으로 형성할 수 있다. 그러므로, 센서 전극을 형성하는 마스크 공정 또는 제2 접촉 전극을 형성하는 마스크 공정 중에서 어느 한 공정을 생략할 수 있으므로, 제조 비용을 절감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 3은 또 다른 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 4a는 일 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 4b는 또 다른 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 5는 일 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 6은 일 실시예에 따른 발광 소자를 보여주는 예시 도면이다.
도 7은 일 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 8은 또 다른 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 9는 도 7의 Ⅰ-Ⅰ’와 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10은 또 다른 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 11은 도 10의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 도 7의 Ⅰ-Ⅰ’와 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 13은 또 다른 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 14는 또 다른 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 15는 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16은 도 14은 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17은 도 14의 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 18은 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19는 도 14의 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 20 내지 도 22는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도들이다.
도 23과 도 24는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(10)는 자동차의 계기판, 자동차의 센터페시아(center fascia), 자동차의 대쉬 보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 또는 자동차의 뒷좌석용 엔터테인먼트로서 앞좌석의 배면에 배치되는 디스플레이에 적용될 수 있다.
본 명세서에서, 제1 방향(X축 방향)은 표시 장치(10)의 단변 방향으로, 예를 들어 표시 장치(10)의 가로 방향일 수 있다. 제2 방향(Y축 방향)은 표시 장치(10)의 장변 방향으로, 예를 들어 표시 장치(10)의 세로 방향일 수 있다. 제3 방향(Z축 방향)은 표시 장치(10)의 두께 방향일 수 있다.
표시 장치(10)는 사각형과 유사한 평면 형태를 가질 수 있다. 예를 들어, 표시 장치(10)는 도 1과 같이 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
표시 장치(10)는 평탄하게 형성될 수 있다. 또는, 표시 장치(10)는 서로 마주보는 두 측이 구부러지도록 형성될 수 있다. 예를 들어, 표시 장치(10)는 좌측과 우측이 구부러지도록 형성될 수 있다. 또는, 표시 장치(10)는 상측, 하측, 좌측, 및 우측 모두가 구부러지도록 형성될 수 있다.
일 실시예에 따른 표시 장치(10)는 커버 윈도우(100), 표시 패널(300), 표시 회로 보드(310), 표시 구동 회로(320), 브라켓(bracket, 600), 메인 회로 보드(700), 광학 장치들(740, 750, 760, 770), 및 하부 커버(900)를 포함한다.
커버 윈도우(100)는 표시 패널(300)의 전면(前面)을 커버하도록 표시 패널(300)의 전면 상에 배치될 수 있다. 이로 인해, 커버 윈도우(100)는 표시 패널(300)의 전면을 보호하는 기능을 할 수 있다. 커버 윈도우(100)는 투명 접착 부재를 이용하여 표시 패널(300)의 전면에 부착될 수 있다.
커버 윈도우(100)는 투명한 물질로 이루어지며, 유리나 플라스틱일 수 있다. 예를 들어, 커버 윈도우(100)가 유리인 경우, 두께가 0.1㎜ 이하의 초박막 유리(Ultra Thin Glass; UTG)일 수 있다. 또는, 커버 윈도우(100)가 플라스틱인 경우, 투명한 폴리이미드(polyimide) 필름일 수 있다.
표시 패널(300)은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)을 포함하는 표시 영역(DA)을 포함할 수 있다. 제1 표시 영역(DA1)은 화상을 표시하기 위한 화소들을 포함하며, 광을 투과시키는 투과창을 포함하지 않는다. 이에 비해, 제2 표시 영역(DA2)은 화상을 표시하기 위한 화소들뿐만 아니라, 광을 투과시키는 투과창을 포함할 수 있다. 그러므로, 제2 표시 영역(DA2)의 광 투과도는 제1 표시 영역(DA1)의 광 투과도보다 높을 수 있다.
제2 표시 영역(DA2)은 제3 방향(Z축 방향)에서 광학 장치들(740, 750, 760, 770)과 중첩할 수 있다. 그러므로, 제2 표시 영역(DA2)을 통과한 광은 광학 장치들(740, 750, 760, 770)에 입사될 수 있으므로, 광학 장치들(740, 750, 760, 770) 각각은 표시 패널(300)과 중첩하게 배치됨에도 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 및 초소형 발광 다이오드(micro LED or nano LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다.
제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 동일한 발광 소자를 포함하거나 서로 다른 발광 소자를 포함할 수 있다. 예를 들어, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 모두 초소형 발광 다이오드(micro LED or nano LED)를 포함할 수 있다. 또는, 제1 표시 영역(DA1)은 유기 발광 다이오드를 포함하나, 제2 표시 영역(DA2)은 초소형 발광 다이오드(micro LED or nano LED)를 포함할 수 있다.
표시 패널(300)의 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력할 수 있다. 표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성되어 표시 패널(300) 상에 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 부착될 수 있다.
표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성되어 표시 회로 보드(310)의 일면에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 터치 센서층의 터치 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(330)는 터치 전극들에 터치 구동 신호를 출력하고, 터치 전극들의 정전 용량에 충전된 전압을 감지할 수 있다.
터치 구동 회로(330)는 터치 전극들 각각에서 감지된 전기적 신호의 변화에 따라 터치 데이터를 생성하여 메인 프로세서(710)로 전송하며, 메인 프로세서(710)는 터치 데이터를 분석함으로써, 터치가 발생한 터치 좌표를 산출할 수 있다. 터치는 접촉 터치와 근접 터치를 포함할 수 있다. 접촉 터치는 사람의 손가락 또는 펜 등의 물체가 센서 전극층 상에 배치되는 커버 윈도우에 직접 접촉하는 것을 가리킨다. 근접 터치는 호버링(hovering)과 같이, 사람의 손가락 또는 펜 등의 물체가 커버 윈도우 상에 근접하게 떨어져 위치하는 것을 가리킨다.
또한, 표시 회로 보드(310) 상에는 표시 구동 회로(320)를 구동하기 위한 표시 구동 전압들을 공급하기 위한 전원 공급부가 추가로 배치될 수 있다.
표시 패널(300)의 하부에는 브라켓(600)이 배치될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다. 브라켓(600)에는 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리가 배치되는 배터리 홀(BH), 표시 회로 보드(310)에 연결된 케이블(314)이 통과하는 케이블 홀(CAH), 및 광학 장치들(740, 750, 760, 770)이 배치되는 광 투과 홀(SH)이 형성될 수 있다. 또는, 브라켓(600)은 광 투과 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 제2 표시 영역(DA2)과 중첩하지 않도록 형성될 수 있다.
브라켓(600)의 하부에는 메인 회로 보드(700)와 배터리(790)가 배치될 수 있다. 메인 회로 보드(700)는 인쇄 회로 기판(printed circuit board) 또는 연성 인쇄 회로 기판일 수 있다.
메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 및 광학 장치들(740, 750, 760, 770)을 포함할 수 있다. 광학 장치들(740, 750, 760, 770)은 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)를 포함할 수 있다.
제1 카메라 센서(720)는 메인 회로 보드(700)의 전면과 배면에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 전면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 배면에 배치될 수 있다. 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)는 메인 회로 보드(700)의 전면에 배치될 수 있다.
메인 프로세서(710)는 표시 장치(10)의 모든 기능을 제어할 수 있다. 예를 들어, 메인 프로세서(710)는 표시 패널(300)이 영상을 표시하도록 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력할 수 있다. 또한, 메인 프로세서(710)는 터치 구동 회로(330)로부터 터치 데이터를 입력 받고 사용자의 터치 좌표를 판단한 후, 사용자의 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행할 수 있다. 또한, 메인 프로세서(710)는 제1 카메라 센서(720)로부터 입력되는 제1 이미지 데이터를 디지털 비디오 데이터로 변환하여 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력함으로써, 제1 카메라 센서(720)에 의해 촬영된 이미지를 표시 패널(300)에 표시할 수 있다. 또한, 메인 프로세서(710)는 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)로부터 입력되는 센서 신호들에 따라 표시 장치(10)를 제어할 수 있다.
메인 프로세서(710)는 근접 센서(740)로부터 입력되는 근접 센서 신호에 따라 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치하였는지를 판단할 수 있다. 메인 프로세서(710)는 사용자가 표시 장치(10)를 이용하여 상대방과 통화하는 통화 모드에서 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치한 경우, 사용자에 의해 터치가 실행되더라도 터치 좌표에 표시된 아이콘이 지시하는 어플리케이션을 실행하지 않을 수 있다.
메인 프로세서(710)는 조도 센서(750)로부터 입력되는 조도 센서 신호에 따라 표시 장치(10)의 전면(前面)의 밝기를 판단할 수 있다. 메인 프로세서(710)는 표시 장치(10)의 전면(前面)의 밝기에 따라 표시 패널(300)이 표시하는 영상의 휘도를 조정할 수 있다.
메인 프로세서(710)는 홍채 센서(760)로부터 입력되는 홍채 센서 신호에 따라 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 판단할 수 있다. 메인 프로세서(710)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한 경우 표시 장치(10)의 잠금을 해제하고, 표시 패널(300)에 홈 화면을 표시할 수 있다.
메인 프로세서(710)는 제2 카메라 센서(770)로부터 입력되는 제2 이미지 데이터에 따라 디지털 비디오 데이터를 생성할 수 있다. 메인 프로세서(710)는 디지털 비디오 데이터를 표시 회로 보드(310)를 통해 표시 구동 회로(320)로 출력함으로써, 제2 카메라 센서(770)에 의해 촬영된 이미지를 표시 패널(300)에 표시할 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 배면으로 노출될 수 있으며, 그러므로 표시 장치(10)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
메인 커넥터(730)에는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블(314)이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 회로 보드(310)에 전기적으로 연결될 수 있다.
근접 센서(740)는 물체가 표시 장치(10)의 전면(前面)에 근접하게 위치하는지를 감지하기 위한 센서이다. 근접 센서(740)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740)는 물체에 의해 반사된 광량에 따라 표시 장치(10)의 전면(前面)에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 제2 표시 영역(DA2), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 전면(前面)에 근접하게 위치하는 물체가 존재하는지에 따라 근접 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
조도 센서(750)는 표시 장치(10)의 전면(前面)의 밝기를 감지하기 위한 센서이다. 조도 센서(750)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(750)는 저항의 저항 값에 따라 표시 장치(10)의 전면(前面)의 밝기를 판단할 수 있다. 조도 센서(750)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 제2 표시 영역(DA2), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 전면(前面)의 밝기에 따라 조도 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
홍채 센서(760)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 감지하기 위한 센서이다. 홍채 센서(760)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 제2 표시 영역(DA2), 및 커버 윈도우(100)의 투과부(DA100)에 중첩하게 배치되므로, 표시 장치(10)의 상부에 배치된 사용자의 홍채를 촬영할 수 있다. 홍채 센서(760)는 사용자의 홍채 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지에 따라 홍채 센서 신호를 생성하여 메인 프로세서(710)로 출력할 수 있다.
제2 카메라 센서(770)는 이미지 센서에 의해 얻어지는 정지 영상 또는 동영상 등의 화상 프레임을 처리하여 메인 프로세서(710)로 출력한다. 제2 카메라 센서(770)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제2 카메라 센서(770)의 화소 수는 제1 카메라 센서(720)의 화소 수보다 적을 수 있으며, 제2 카메라 센서(770)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(770)는 제3 방향(Z축 방향)에서 광 투과 홀(SH), 표시 패널(300)의 제2 표시 영역(DA2), 및 커버 윈도우(100)의 제2 투과부(SDA100)에 중첩하게 배치되므로, 표시 장치(10)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
배터리(790)는 제3 방향(Z축 방향)에서 메인 회로 보드(700)와 중첩하지 않도록 배치될 수 있다. 배터리(790)는 브라켓(600)의 배터리 홀(BH)에 중첩할 수 있다.
이외, 메인 회로 보드(700)에는 이동 통신망 상에서 기지국, 외부의 단말, 서버 중 적어도 하나와 무선 신호를 송수신할 수 있는 이동 통신 모듈이 더 장착될 수 있다. 무선 신호는 음성 신호, 화상 통화 신호, 또는 문자/멀티미디어 메시지 송수신에 따른 다양한 형태의 데이터를 포함할 수 있다.
하부 커버(900)는 메인 회로 보드(700)와 배터리(790)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 표시 장치(10)의 배면 외관을 형성할 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(900)에는 제1 카메라 센서(720)의 배면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다. 제1 카메라 센서(720)의 위치와 제1 카메라 센서(720)에 대응되는 제1 및 제2 카메라 홀들(CMH1, CMH2)의 위치는 도 2에 도시된 실시예에 한정되지 않는다.
도 3은 또 다른 실시예에 따른 표시 장치를 보여주는 분해 사시도이다.
도 3의 실시예는 광학 장치들(740, 750, 760, 770)이 표시 패널(300)의 배면에 부착되는 것에서 도 2의 실시예와 차이가 있다. 도 3에서는 도 2의 실시예와 차이점 위주로 설명한다.
도 3을 참조하면, 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770) 각각은 투명 접착 부재를 이용하여 표시 패널(300)의 배면에 부착될 수 있다. 이 경우, 브라켓(600)은 광 투과 홀(SH)을 포함하지 않을 수 있다.
도 4a는 일 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 4a를 참조하면, 표시 패널(300)은 강성이 있어 쉽게 구부러지지 않는 리지드(rigid) 표시 패널 또는 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉시블(flexible) 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 접고 펼 수 있는 폴더블(foldable) 표시 패널, 표시면이 구부러진 커브드(curved) 표시 패널, 표시면 이외의 영역이 구부러진 벤디드(bended) 표시 패널, 말거나 펼 수 있는 롤러블(rollable) 표시 패널, 및 연신 가능한 스트레처블(stretchable) 표시 패널일 수 있다.
표시 패널(300)은 메인 영역(MA)과 메인 영역(MA)의 일 측으로부터 돌출된 서브 영역(SBA)을 포함할 수 있다. 메인 영역(MA)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 메인 영역(MA)의 중앙에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(300)의 가장자리 영역으로 정의될 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)을 포함할 수 있다. 제1 표시 영역(DA1)은 표시 영역(DA)의 대부분의 영역을 차지할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 의해 적어도 부분적으로 둘러싸일 수 있다. 제2 표시 영역(DA2)은 표시 패널(300)의 일 측 가장자리의 적어도 일부에 배치될 수 있다. 예를 들어, 제2 표시 영역(DA2)은 표시 패널(300)의 상 측 가장자리, 하 측 가장자리, 좌 측 가장자리, 또는 우 측 가장자리의 적어도 일부에 배치될 수 있으나, 이에 한정되지 않는다.
제2 표시 영역(DA2)은 사각형의 평면 형태를 가질 수 있다. 제2 표시 영역(DA2)이 표시 패널(300)의 상 측 가장자리 또는 하 측 가장자리의 적어도 일부에 배치되는 경우, 제1 방향(X축 방향)의 길이가 제2 방향(Y축 방향)의 길이보다 길 수 있다. 또는, 제2 표시 영역(DA2)이 표시 패널(300)의 상 측 가장자리 또는 하 측 가장자리의 적어도 일부에 배치되는 경우, 제2 방향(Y축 방향)의 길이가 제1 방향(X축 방향)의 길이보다 길 수 있다.
서브 영역(SBA)은 메인 영역(MA)의 일 측으로부터 제2 방향(Y축 방향)으로 돌출될 수 있다. 서브 영역(SBA)의 제2 방향(Y축 방향)의 길이는 메인 영역(MA)의 제2 방향(Y축 방향)의 길이보다 작을 수 있다. 서브 영역(SBA)의 제1 방향(X축 방향)의 길이는 메인 영역(MA)의 제1 방향(X축 방향)의 길이보다 작거나 메인 영역(MA)의 제1 방향(X축 방향)의 길이와 실질적으로 동일할 수 있다. 서브 영역(SBA)은 구부러질 수 있으며, 표시 패널(300)의 배면 상에 배치될 수 있다. 이 경우, 서브 영역(SBA)은 제3 방향(Z축 방향)에서 메인 영역(MA)과 중첩할 수 있다.
표시 패널(300)의 서브 영역(SBA)에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 이방성 도전 필름(anisotropic conductive film)이나 SAP(Self Assembly Anisotropic Conductive Paste) 등과 같은 저저항(低抵抗) 고신뢰성 소재를 이용하여 표시 패널(300)의 서브 영역(SBA)의 패드들 상에 부착될 수 있다.
도 4b는 또 다른 실시예에 따른 표시 패널, 표시 회로 보드, 표시 구동 회로, 및 터치 구동 회로를 보여주는 평면도이다.
도 4b의 실시예는 표시 패널(300)이 복수의 제2 표시 영역(DA2)들을 포함하는 것에서 도 4a의 실시예와 차이가 있다. 도 4b에서는 도 4a의 실시예와 차이점 위주로 설명한다.
도 4b를 참조하면, 제2 표시 영역(DA2)들은 서로 떨어져 배치될 수 있다. 제2 표시 영역(DA2)이 표시 패널(300)의 상 측 가장자리 또는 하 측 가장자리의 적어도 일부에 배치되는 경우, 제2 표시 영역(DA2)들은 제1 방향(X축 방향)으로 배열될 수 있다. 제2 표시 영역(DA2)이 표시 패널(300)의 좌 측 가장자리 또는 우 측 가장자리의 적어도 일부에 배치되는 경우, 제2 표시 영역(DA2)들은 제2 방향(Y축 방향)으로 배열될 수 있다. 제2 표시 영역(DA2)들 각각은 제1 표시 영역(DA1)에 의해 완전히 둘러싸일 수 있다.
제2 표시 영역(DA2)들은 제3 방향(Z축 방향)에서 광학 장치들(740, 750, 760, 770)과 각각 중첩할 수 있다. 예를 들어, 제2 표시 영역(DA2)들 중 어느 하나는 제3 방향(Z축 방향)에서 근접 센서(740)와 중첩할 수 있다. 제2 표시 영역(DA2)들 중 또 다른 하나는 제3 방향(Z축 방향)에서 조도 센서(750)와 중첩할 수 있다. 제2 표시 영역(DA2)들 중 또 다른 하나는 제3 방향(Z축 방향)에서 홍채 센서(760)와 중첩할 수 있다. 제2 표시 영역(DA2)들 중 또 다른 하나는 제3 방향(Z축 방향)에서 제2 카메라 센서(770)와 중첩할 수 있다. 근접 센서(740), 조도 센서(750), 홍채 센서(760), 및 제2 카메라 센서(770)는 제2 표시 영역(DA2)을 통해 표시 장치(10)의 전면(前面)에서 입사되는 광을 감지할 수 있다.
도 4b에서는 표시 영역(DA)이 4 개의 제2 표시 영역(DA2)들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 제2 표시 영역(DA2)의 개수는 광학 장치들(740, 750, 760, 770)의 개수에 의존할 수 있다. 예를 들어, 제2 표시 영역(DA2)들은 광학 장치들(740, 750, 760, 770)과 일대일로 대응되게 배치될 수 있다.
또한, 도 4b에서는 제2 표시 영역(DA2)들이 원형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 서브 표시 영역들(SDA1, SDA2, SDA3, SDA4) 각각은 다각형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 제2 표시 영역(DA2)들은 도 4와 같이 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 제2 표시 영역(DA2)들은 서로 상이한 크기를 가질 수 있다.
도 5는 일 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 5를 참조하면, 제1 표시 영역(DA1)은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함하는 화소(PX)들을 포함할 수 있다. 제1 서브 화소(SP1)는 제1 광을 발광하는 발광 소자(175)를 포함하고, 제2 서브 화소(SP2)는 제2 광을 발광하는 발광 소자(175)를 포함하며, 제3 서브 화소(SP3)는 제3 광을 발광하는 발광 소자(175)를 포함할 수 있다.
제1 표시 영역(DA1)에서 제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들은 제1 방향(X축 방향)으로 교대로 배열될 수 있다. 제1 서브 화소(SP1)들은 제2 방향(Y축 방향)으로 나란히 배열되고, 제2 서브 화소(SP2)들은 제2 방향(Y축 방향)으로 나란히 배열되며, 제3 서브 화소(SP3)들은 제2 방향(Y축 방향)으로 나란히 배열될 수 있다.
제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들 각각은 제1 정렬 전극(171), 제2 정렬 전극(173), 접촉 전극(174), 및 발광 소자(175)들을 포함할 수 있다.
제1 정렬 전극(171)은 서브 화소들(SP1, SP2, SP3)마다 분리된 화소 전극이고, 제2 정렬 전극(173)은 서브 화소들(SP1, SP2, SP3)에 공통으로 연결된 공통 전극일 수 있다. 제1 정렬 전극(171)은 발광 소자(175)의 애노드(Anode) 전극이고, 다른 하나는 발광 소자(175)의 캐소드(Cathode) 전극일 수 있다.
제1 정렬 전극(171)은 제1 방향(X축 방향)으로 연장되는 제1 전극 줄기부(171S)와 제1 전극 줄기부(171S)에서 분지되어 제2 방향(Y축 방향)으로 연장된 적어도 하나의 제1 전극 가지부(171B)를 포함할 수 있다.
서브 화소들(SP1, SP2, SP3) 중 어느 한 서브 화소의 제1 전극 줄기부(171S)는 제1 방향(X축 방향)에서 상기 어느 한 서브 화소에 인접한 서브 화소의 제1 전극 줄기부(171S)와 전기적으로 분리될 수 있다. 어느 한 서브 화소의 제1 전극 줄기부(171S)는 제1 방향(X축 방향)에서 상기 어느 한 서브 화소에 인접한 서브 화소의 제1 전극 줄기부(171S)와 이격되어 배치될 수 있다. 제1 전극 줄기부(171S)는 제1 전극 콘택홀(CNTD)을 통해 제1 박막 트랜지스터의 소스 전극 또는 드레인 전극에 연결될 수 있다.
제1 전극 가지부(171B)는 제1 방향(X축 방향)에서 제2 전극 줄기부(173S)와 이격되어 배치될 수 있다. 제1 방향(X축 방향)에서 인접한 제1 전극 가지부(171B)들 사이에는 적어도 하나의 제2 전극 줄기부(173S)가 배치될 수 있다.
제2 정렬 전극(173)은 제1 방향(X축 방향)으로 연장되는 제2 전극 줄기부(173S)와 제2 전극 줄기부(173S)에서 분지되고 제2 방향(Y축 방향)으로 연장된 제2 전극 가지부(173B)를 포함할 수 있다.
서브 화소들(SP1, SP2, SP3) 중 어느 한 서브 화소의 제2 전극 줄기부(173S)는 제1 방향(X축 방향)에서 상기 어느 한 서브 화소에 인접한 서브 화소의 제2 전극 줄기부(173S)와 연결될 수 있다. 제2 전극 줄기부(173S)는 제1 방향(X축 방향)에서 서브 화소들(SP1, SP2, SP3)을 가로지르도록 배치될 수 있다.
제2 전극 가지부(173B)는 제1 방향(X축 방향)에서 제1 전극 가지부(171B)와 이격되어 배치될 수 있다. 제2 전극 가지부(173B)는 제1 방향(X축 방향)에서 제1 전극 가지부(171B)들 사이에 배치될 수 있다.
도 5에서는 제1 전극 가지부(171B)와 제2 전극 가지부(173B)가 제2 방향(Y축 방향)으로 연장된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 전극 가지부(171B)와 제2 전극 가지부(173B) 각각은 부분적으로 곡률지거나, 절곡된 형태를 가질 수 있다. 또는, 제1 전극 가지부(171B)와 제2 전극 가지부(173B) 중 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다. 예를 들어, 제2 전극 가지부(173B)가 원형의 평면 형태를 가지며, 제1 전극 가지부(171B)를 둘러싸도록 배치되며, 제1 전극 가지부(171B)와 제2 전극 가지부(173B) 사이에 환형의 홀이 형성될 수 있다. 즉, 제1 전극 가지부(171B)와 제2 전극 가지부(173B)가 서로 이격되며, 제1 전극 가지부(171B)와 제2 전극 가지부(173B) 사이에 발광 소자(175)가 배치될 수 있는 공간이 존재한다면, 제1 전극 가지부(171B)와 제2 전극 가지부(173B) 각각은 어떠한 형태로도 형성 가능하다.
접촉 전극(174)은 제1 접촉 전극(174a)과 제2 접촉 전극(174b)을 포함할 수 있다. 제1 접촉 전극(174a)과 제2 접촉 전극(174b)은 제2 방향(Y축 방향)으로 연장될 수 있다.
제1 접촉 전극(174a)은 제1 전극 가지부(171B) 상에 배치되며, 제1 전극 가지부(171B)와 접촉할 수 있다. 제1 접촉 전극(174a)은 발광 소자(175)의 일 단과 접촉할 수 있다. 제1 접촉 전극(174a)은 제1 전극 가지부(171B)와 발광 소자(175) 사이에 배치될 수 있다. 이에 따라, 발광 소자(175)는 제1 접촉 전극(174a)을 통해 제1 정렬 전극(171)과 전기적으로 연결될 수 있다.
제2 접촉 전극(174b)은 제2 전극 가지부(173B) 상에 배치되며, 제2 전극 가지부(173B)와 접촉할 수 있다. 제2 접촉 전극(174b)은 발광 소자(175)의 타 단과 접촉할 수 있다. 제2 접촉 전극(174b)은 제2 전극 가지부(173B)와 발광 소자(175) 사이에 배치될 수 있다. 이에 따라, 발광 소자(175)는 제2 접촉 전극(174b)을 통해 제2 정렬 전극(173)과 전기적으로 연결될 수 있다.
제1 접촉 전극(174a)의 폭(또는 제1 방향(X축 방향)의 길이)은 제1 전극 가지부(171B)의 폭(또는 제1 방향(X축 방향)의 길이)보다 크고, 제2 접촉 전극(174b)의 폭(또는 제1 방향(X축 방향)의 길이)은 제2 전극 가지부(173B)의 폭(또는 제1 방향(X축 방향)의 길이)보다 클 수 있다.
발광 소자(175)들 각각은 제1 접촉 전극(174a)과 제2 접촉 전극(174b) 사이에 배치될 수 있다. 발광 소자(175)들 각각의 일 단은 제1 접촉 전극(174a)과 접촉하고, 타 단은 제2 접촉 전극(174b)과 접촉할 수 있다.
복수의 발광 소자(175)들은 서로 이격되어 배치될 수 있다. 복수의 발광 소자(175)들은 실질적으로 서로 나란하게 정렬될 수 있다. 복수의 발광 소자(175)들은 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자(175)는 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(175)는 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(175)는 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(175)는 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(175)의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(175)의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(175)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
제1 서브 화소(SP1)의 발광 소자(175)들 각각은 제1 광을 발광하고, 제2 서브 화소(SP2)의 발광 소자(175)들 각각은 제2 광을 발광하며, 제3 서브 화소(SP3)의 발광 소자(175)들 각각은 제3 광을 발광할 수 있다. 제1 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색 광이고, 제2 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색 광이고, 제3 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색 광일 수 있다. 또는, 제1 서브 화소(SP1)의 발광 소자(175), 제2 서브 화소(SP2)의 발광 소자(175), 및 제3 서브 화소(SP3)의 발광 소자(175)는 실질적으로 동일한 색의 광을 발광할 수 있다.
도 6은 일 실시예에 따른 발광 소자를 보여주는 예시 도면이다.
도 6을 참조하면, 발광 소자(175)는 제1 반도체층(175a), 제2 반도체층(175b), 활성층(175c), 전극층(175d), 및 절연막(175e)을 포함할 수 있다.
제1 반도체층(175a)은 제1 도전형을 갖는, 예컨대 n형 반도체일 수 있다. 제1 반도체층(175a)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 발광 소자(175)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(175a)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제1 반도체층(175a)은 Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(175a)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(175b)은 제2 도전형을 갖는, 예컨대 p형 반도체일 수 있으며 제2 반도체층(175b)은 p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 적어도 어느 하나를 포함할 수 있다. 예를 들어, 발광 소자(175)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(175b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 제2 반도체층(175b)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑될 수 있다. 예시적인 실시예에서, 제2 반도체층(175b)은 p형 Mg로 도핑된 p-GaN일 수 있다.
활성층(175c)은 제1 반도체층(175a)과 제2 반도체층(175b) 사이에 배치된다. 활성층(175c)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(175c)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수개 적층된 구조일 수도 있다. 또는, 활성층(175c)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(175c)은 제1 반도체층(175a) 및 제2 반도체층(175b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(175c)이 방출하는 광은 청색 파장대의 광으로 한정되지 않고, 적색, 녹색 파장대의 광을 방출할 수 있다. 예를 들어, 활성층(175c)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(175c)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 활성층(175c)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 활성층(175c)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
활성층(175c)에서 방출되는 광은 발광 소자(175)의 길이 방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 즉, 활성층(175c)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(175d)은 오믹(Ohmic) 접촉 전극이거나 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(175)는 적어도 하나의 전극층(175d)을 포함할 수 있다. 발광 소자(175)가 제1 정렬 전극(171) 또는 제2 정렬 전극(173)과 전기적으로 연결될 때, 전극층(175d)으로 인해 발광 소자(175)와 제1 정렬 전극(171) 또는 제2 정렬 전극(173) 사이의 저항은 감소될 수 있다. 전극층(175d)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나와 같이 도전 금속 물질을 포함할 수 있다. 또한, 전극층(175d)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(175d)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(175e)은 제1 반도체층(175a), 제2 반도체층(175b), 활성층(175c), 및 전극층(175d)의 외면을 둘러싸도록 배치된다. 절연막(175e)은 제1 반도체층(175a), 제2 반도체층(175b), 활성층(175c), 및 전극층(175d)을 보호하는 역할을 한다. 절연막(175e)은 발광 소자(175)의 길이 방향의 양 단부를 노출하도록 형성될 수 있다. 즉, 제1 반도체층(175a)의 일 단과 전극층(175d)의 일 단은 절연막(175e)에 의해 덮이지 않고 노출될 수 있다. 절연막(175e)은 활성층(175c)을 포함하여 제1 반도체층(175a)의 일부, 및 제2 반도체층(175b)의 일부의 외면만을 덮거나, 전극층(175d)의 일부의 외면만을 덮을 수 있다.
절연막(175e)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 활성층(175c)이 발광 소자(175)에 전기 신호가 전달되는 제1 정렬 전극(171) 및 제2 정렬 전극(173)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(175e)은 활성층(175c)을 포함하여 발광 소자(175)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 7은 일 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 7을 참조하면, 제2 표시 영역(DA2)은 화소(PX)들과 투과창(TA)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들을 포함할 수 있다. 제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들은 도 5를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
투과창(TA)들은 표시 패널(300)로 입사되는 광을 통과시키는 영역이다. 투과창(TA)들은 표시 화소들(DP1, DP2, DP3)에 의해 둘러싸일 수 있다. 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 투과창(TA)과 I(I는 양의 정수) 개의 화소(PX)는 교대로 배열될 수 있다. 예를 들어, 제1 방향(X축 방향)과 제2 방향(Y축 방향)에서 투과창(TA)과 화소(PX)는 교대로 배열될 수 있다. 광학 장치들(740, 750, 760, 770)이 표시 패널(300)의 배면에 배치되더라도, 표시 패널(300)의 전면으로 입사되는 광은 투과창(TA)들을 통해 광학 장치들(740, 750, 760, 770)에 입사될 수 있다.
제2 표시 영역(DA2)에는 투과창(TA)들이 배치되므로, 제2 표시 영역(DA2)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수(예를 들어, PPI(Pixels Per Inch)는 제1 표시 영역(DA1)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수보다 적을 수 있다. 단위 면적은 화소들의 개수를 산출하기 위한 소정의 면적일 수 있다. 예를 들어, 단위 면적은 평면 상 제1 방향(X축 방향)의 1 인치와 제2 방향(Y축 방향)의 1 인치에 해당하는 사각 영역의 면적일 수 있다. 제2 표시 영역(DA2)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수가 제1 표시 영역(DA1)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수보다 적기 때문에, 제2 표시 영역(DA2)의 최대 휘도가 제1 표시 영역(DA1)의 최대 휘도보다 낮을 수 있다.
제2 표시 영역(DA2)의 화소(PX)의 발광 소자(175)들의 개수는 제1 표시 영역(DA1)의 화소(PX)의 발광 소자(175)들의 개수보다 많을 수 있다. 예를 들어, 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 각각에서 발광 소자(175)들의 개수는 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각에서 발광 소자(175)들의 개수보다 많을 수 있다. 이 경우, 제2 표시 영역(DA2)의 화소(PX)의 최대 휘도는 제1 표시 영역(DA1)의 화소(PX)의 최대 휘도보다 높을 수 있다. 따라서, 제2 표시 영역(DA2)의 최대 휘도와 제1 표시 영역(DA1)의 최대 휘도 사이의 차이를 최소화할 수 있다.
도 8은 또 다른 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 8의 실시예는 제2 표시 영역(DA2)의 화소(PX)의 면적이 제1 표시 영역(DA1)의 화소(PX)의 면적과 상이한 것에서 도 7의 실시예와 차이가 있다. 도 8에서는 도 7의 실시예와 차이점 위주로 설명한다.
도 8을 참조하면, 제2 표시 영역(DA2)의 화소(PX)의 면적은 제1 표시 영역(DA1)의 화소(PX)의 면적보다 작을 수 있다. 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 각각의 면적은 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각의 면적보다 작을 수 있다.
제2 표시 영역(DA2)의 화소(PX)의 일 방향의 길이는 제1 표시 영역(DA1)의 화소(PX)의 일 방향의 길이보다 작을 수 있다. 예를 들어, 제2 표시 영역(DA2)의 화소(PX)의 제2 방향(Y축 방향)의 길이(Y2)는 제1 표시 영역(DA1)의 화소(PX)의 제2 방향(Y축 방향)의 길이(Y1)보다 작을 수 있다. 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 각각의 제2 방향(Y축 방향)의 길이(Y2)는 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각의 제2 방향(Y축 방향)의 길이(Y1)보다 작을 수 있다.
또는, 제2 표시 영역(DA2)의 화소(PX)의 제1 방향(X축 방향)의 길이는 제1 표시 영역(DA1)의 화소(PX)의 제1 방향(X축 방향)의 길이보다 작을 수 있다. 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 각각의 제1 방향(X축 방향)의 길이는 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각의 제1 방향(X축 방향)의 길이보다 작을 수 있다.
제2 표시 영역(DA2)의 화소(PX)의 일 방향의 길이는 제1 표시 영역(DA1)의 화소(PX)의 일 방향의 길이보다 작은 경우, 투과창(TA)은 타 방향으로 연장될 수 있다. 예를 들어, 제2 표시 영역(DA2)의 화소(PX)의 제2 방향(Y축 방향)의 길이(Y2)는 제1 표시 영역(DA1)의 화소(PX)의 제2 방향(Y축 방향)의 길이(Y1)보다 작은 경우, 투과창(TA)은 제1 방향(X축 방향)으로 연장될 수 있다.
도 8과 같이, 제2 표시 영역(DA2)의 화소(PX)의 면적이 제1 표시 영역(DA1)의 화소(PX)에 비해 줄어든 만큼 투과창(TA)의 면적은 커질 수 있다. 그러므로, 투과창(TA)들을 통해 표시 패널(300)의 배면에 배치되는 광학 장치들(740, 750, 760, 770)에 입사되는 광량이 증가할 수 있다. 따라서, 광학 장치들(740, 750, 760, 770)의 광 감지가 더욱 용이할 수 있다.
도 9는 도 7의 Ⅰ-Ⅰ’와 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9에는 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 중 어느 하나와 투과창(TA)의 단면도가 나타나 있다.
도 9를 참조하면, 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각은 적어도 하나의 제1 박막 트랜지스터, 적어도 하나의 제1 커패시터, 및 복수의 발광 소자들을 포함할 수 있다. 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3) 각각은 적어도 하나의 제2 박막 트랜지스터(ST2), 적어도 하나의 제2 커패시터(C2), 및 복수의 발광 소자(175)들을 포함할 수 있다. 제1 표시 영역(DA1)의 서브 화소들(SP1, SP2, SP3) 각각은 투과창(TA)이 형성되는 것을 제외하고, 도 9에 도시된 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
제1 기판(SUB1)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(polyimide)를 포함할 수 있다. 제1 기판(SUB1)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제1 기판(SUB1) 상에는 제1 버퍼막(BF1)이 배치될 수 있다. 제1 버퍼막(BF1)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 제2 박막 트랜지스터(ST2)와 발광 소자(175)들을 보호하기 위한 막이다. 제1 버퍼막(BF1)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제1 버퍼막(BF1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 버퍼막(BF1) 상에는 제2 박막 트랜지스터(ST2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)이 배치될 수 있다. 제2 액티브층(ACT2)은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 제2 액티브층(ACT2)은 제1 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하며, 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제3 방향(Z축 방향)에서 제2 게이트 전극(G2)과 중첩하지 않을 수 있다.
제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2) 상에는 제1 게이트 절연막(130)이 배치될 수 있다. 제1 게이트 절연막(130)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 게이트 절연막(130) 상에는 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)과 제2 커패시터(C2)의 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제2 게이트 전극(G2)은 제3 방향(Z축 방향)에서 제1 액티브층(ACT1)과 중첩할 수 있다. 제1 커패시터 전극(CAE1)은 제3 방향(Z축 방향)에서 제2 커패시터 전극(CAE2)과 중첩할 수 있다. 제2 게이트 전극(G2)과 제1 커패시터 전극(CAE1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 게이트 전극(G2)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 층간 절연막(141) 상에는 제2 커패시터(C2)의 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다. 제2 층간 절연막(142)은 복수의 무기막을 포함할 수 있다.
제2 층간 절연막(142) 상에는 제1 연결 전극(151)과 제2 연결 전극(152)이 배치될 수 있다. 제1 연결 전극(151)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 박막 트랜지스터(ST2)의 제2 소스 전극(S2)을 노출하는 콘택홀을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제2 연결 전극(152)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 박막 트랜지스터(ST2)의 제2 드레인 전극(D2)을 노출하는 콘택홀을 통해 제2 드레인 전극(D2)에 연결될 수 있다. 제1 연결 전극(151)과 제2 연결 전극(152)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 연결 전극(151)과 제2 연결 전극(152) 상에는 제1 평탄화막(160)이 배치될 수 있다. 제1 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화막(160) 상에는 제1 정렬 전극(171), 제2 정렬 전극(173), 제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)가 배치될 수 있다.
제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)는 서로 이격되어 배치될 수 있다. 제1 내부 뱅크(410)의 높이(예를 들어, 제3 방향(Z축 방향)의 길이)는 외부 뱅크(430)의 높이보다 작을 수 있다. 제2 내부 뱅크(420)의 높이는 외부 뱅크(430)의 높이보다 작을 수 있다. 제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)는 제1 평탄화막(160)의 상면과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 제1 내부 뱅크(410)의 측면들, 제2 내부 뱅크(420)의 측면들, 및 제3 내부 뱅크(430)의 측면들은 경사지게 형성될 수 있다. 예를 들어, 제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
제1 내부 뱅크(410) 상에는 제1 정렬 전극(171)의 제1 전극 가지부(171B)가 배치되고, 제2 내부 뱅크(420) 상에는 제2 정렬 전극(173)의 제2 전극 가지부(173B)가 배치될 수 있다. 제1 정렬 전극(171)의 제1 전극 가지부(171B)는 제1 정렬 전극(171)의 제1 전극 줄기부(171S)와 연결될 수 있다. 제1 정렬 전극(171)의 제1 전극 줄기부(171S)는 제1 전극 콘택홀(CNTD)에서 제1 연결 전극(152)에 연결될 수 있다. 그러므로, 제1 정렬 전극(171)은 제1 박막 트랜지스터(ST1)의 제1 드레인 전극(D1)에 전기적으로 연결될 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 제1 정렬 전극(171)과 제2 정렬 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(175)로부터 발광한 광 중에서 제1 정렬 전극(171)과 제2 정렬 전극(173)으로 진행하는 광은 제1 정렬 전극(171)과 제2 정렬 전극(173)에 의해 반사되어 발광 소자(175)의 상부로 진행할 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 외부 뱅크(430) 상에 배치될 수 있다. 제1 내부 뱅크(410)의 상면 상에 배치된 제1 전극 가지부(171B)와 제2 내부 뱅크(420)의 상면 상에 배치된 제2 전극 가지부(173B)는 제1 절연막(181)에 의해 덮이지 않고 노출될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
발광 소자(175)들은 제1 내부 뱅크(410)와 제2 내부 뱅크(420) 사이에 배치되는 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(175)들 각각의 일 단은 제1 내부 뱅크(410)와 인접하게 배치되고, 타 단은 제2 내부 뱅크(420)와 인접하게 배치될 수 있다.
발광 소자(175)들 상에는 제2 절연막(182)이 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층으로 형성될 수 있다.
제1 접촉 전극(174a)은 제1 절연막(181)에 의해 덮이지 않고 노출된 제1 전극 가지부(171B)와 접촉하고, 발광 소자(175)의 일 단과 접촉할 수 있다. 제1 접촉 전극(174a)은 제2 절연막(182) 상에 배치될 수 있다. 발광 소자(175)들에서 발광된 광이 제1 접촉 전극(174a)에 의해 차단되는 것을 방지하기 위해, 제1 접촉 전극(174a)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다.
제1 접촉 전극(174a) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174a)과 제2 접촉 전극(174b)을 전기적으로 분리하기 위해 제1 접촉 전극(174a)을 덮도록 배치될 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 또는 알루미늄 옥사이드층으로 형성될 수 있다.
제2 접촉 전극(174b)은 제1 절연막(181)에 의해 덮이지 않고 노출된 제2 전극 가지부(173B)와 접촉하고, 발광 소자(175)의 타 단과 접촉할 수 있다. 제2 접촉 전극(174b)은 제2 절연막(182)과 제3 절연막(183) 상에 배치될 수 있다. 발광 소자(175)들에서 발광된 광이 제2 접촉 전극(174b)에 의해 차단되는 것을 방지하기 위해, 제2 접촉 전극(174b)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다.
발광 소자(175)들 각각의 일 단은 제1 접촉 전극(174a) 및 제1 정렬 전극(171)을 통해 제1 박막 트랜지스터(ST1)의 제1 드레인 전극(D1)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(174b)을 통해 제2 정렬 전극(173)에 연결된다. 그러므로, 발광 소자(175)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제2 접촉 전극(174b)과 제2 접촉 전극(174b)에 의해 덮이지 않은 제3 절연막(183) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 제1 무기막(TFE1), 유기막(TFE2), 및 제2 무기막(TFE3)을 포함할 수 있다. 제1 무기막(TFE1)은 제2 접촉 전극(174b)과 제2 접촉 전극(174b)에 의해 덮이지 않은 제3 절연막(183) 상에 배치되고, 유기막(TFE2)은 제1 무기막(TFE1) 상에 배치되며, 제2 무기막(TFE3)은 유기막(TFE2) 상에 배치될 수 있다. 제1 무기막(TFE1)과 제2 무기막(TFE3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 유기막(TFE2)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등으로 형성될 수 있다.
봉지층(TFEL) 상에는 제1 센서 절연막(TINS1)이 배치될 수 있다. 제1 센서 절연막(TINS1)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제1 센서 절연막(TINS1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제1 센서 절연막(TINS1) 상에는 제2 센서 절연막(TINS2)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 적어도 하나의 무기막을 포함할 수 있다. 예를 들어, 제2 센서 절연막(TINS2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 센서 절연막(TINS2) 상에는 센서 전극(SE)들이 배치될 수 있다. 센서 전극(SE)들은 사용자의 터치를 감지하기 위한 셀프 용량(self-capacitance) 방식의 터치 전극일 수 있다. 또는, 센서 전극(SE)들은 사용자의 터치를 감지하기 위해 구동 전극들과 감지 전극들을 포함하는 상호 용량(mutual capacitance) 방식의 터치 전극일 수 있다. 센서 전극(SE)들은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
센서 전극(SE)들에 의해 발광 소자(175)로부터 발광된 광이 차단되는 것을 방지하거나 최소화하기 위해, 센서 전극(SE)은 제3 방향(Z축 방향)에서 발광 소자(175)와 중첩하지 않을 수 있다. 센서 전극(SE)은 제3 방향(Z축 방향)에서 외부 뱅크(430)와 중첩할 수 있다.
센서 전극(SE)들 상에는 제3 센서 절연막(TINS3)이 배치될 수 있다. 제2 센서 절연막(TINS2)은 무기막과 유기막 중 적어도 하나를 포함할 수 있다. 무기막은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 또는 알루미늄옥사이드층일 수 있다. 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 또는 폴리이미드 수지(polyimide resin)일 수 있다.
투과창(TA)은 광을 투과시키기 위해 제1 박막 트랜지스터(ST1), 정렬 전극들(171, 173), 접촉 전극(174)들, 발광 소자(175), 및 센서 전극(SE)들이 배치되지 않는 영역일 수 있다. 투과창(TA)은 투과 홀(TAH)을 포함할 수 있다. 투과 홀(TAH)은 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제1 절연막(181), 및 제3 절연막(182)을 관통하여 제1 기판(SUB1)을 노출하는 홀일 수 있다. 투과 홀(TAH)에는 봉지층(TFE)이 채워질 수 있다. 예를 들어, 투과 홀(TAH)에는 제1 무기막(TFE1)과 유기막(TFE2)이 채워질 수 있다. 이로 인해, 투과창(TA)에서 제1 무기막(TFE1) 및 유기막(TFE2)은 제1 기판(SUB1)과 접촉할 수 있다. 또한, 투과창(TA)의 투과 홀(TAH)에 유기막(TFE2)이 채워지므로, 투과창(TA)에서 유기막(TFE2)의 최대 두께는 투과창(TA) 이외의 영역에서 유기막(TFE2)의 최대 두께보다 클 수 있다.
도 9에서는 투과 홀(TAH)은 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제1 절연막(181), 및 제3 절연막(182)을 관통하여 제1 기판(SUB1)을 노출하는 홀인 것을 예시하였으나, 이에 한정되지 않는다. 투과 홀(TAH)은 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 제1 절연막(181), 및 제3 절연막(182) 중 적어도 하나를 관통하는 홀일 수 있다.
제1 평탄화막(160)이 단파장의 광, 즉 청색 계열의 광의 흡수율이 높은 폴리이미드로 형성되는 경우, 투과창(TA)들을 통해 광학 장치들(740, 750, 760, 770)에 의해 감지되는 광에서 단파장의 광의 강도는 매우 낮을 수 있다. 투과창(TA)이 폴리이미드로 형성되는 제1 평탄화막(160)을 관통하는 투과 홀(TAH)을 포함하므로, 투과창(TA)을 통해 광학 장치들(740, 750, 760, 770)에 입사되는 광 중에서 단파장의 광이 적어도 하나의 유기막에서 흡수되는 것을 방지할 수 있다.
도 10은 또 다른 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 10의 실시예는 제1 표시 영역(DA1)이 발광 소자로서 발광층(272)을 포함하는 유기 발광 다이오드를 포함하는 것에서 도 5의 실시예와 차이점이 있다.
도 10에는 센서 전극(SE)들이 사용자의 터치를 감지하기 위해 구동 전극(TE)들과 감지 전극(RE)들을 포함하는 상호 용량 방식의 터치 전극인 것을 예시하였다. 도 10에서는 설명의 편의를 위해 제1 방향(X축 방향)으로 인접한 두 개의 감지 전극(RE)들과 제2 방향(Y축 방향)으로 인접한 두 개의 구동 전극(TE)들만 도시하였다.
도 10을 참조하면, 구동 전극(TE)들과 감지 전극(RE)들은 서로 전기적으로 분리될 수 있다. 구동 전극(TE)들과 감지 전극(RE)들은 동일한 층에 형성되므로 서로 떨어져 배치될 수 있다. 구동 전극(TE)과 감지 전극(RE) 사이에는 갭(gap)이 형성될 수 있다.
감지 전극(RE)들은 제1 방향(X축 방향)으로 전기적으로 연결될 수 있다. 구동 전극(TE)들은 제2 방향(Y축 방향)으로 전기적으로 연결될 수 있다. 감지 전극(RE)들과 구동 전극(TE)들이 그들의 교차부들에서 전기적으로 분리되기 위해, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 제1 연결부(BE1)들을 통해 연결될 수 있다.
제1 연결부(BE1)는 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되며, 제1 센서 콘택홀(TCNT1)들을 통해 구동 전극(TE)들과 접속될 수 있다. 제1 연결부(BE1)의 일 단은 제1 센서 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 어느 한 구동 전극(TE)에 접속될 수 있다. 제1 연결부(BE1)의 타 단은 제1 센서 콘택홀(TCNT1)들을 통해 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들 중 다른 구동 전극(TE)에 접속될 수 있다. 제1 연결부(BE1)는 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩할 수 있다. 제1 연결부(BE1)는 구동 전극(TE)들 및 감지 전극(RE)들과 상이한 층에 형성되므로, 제3 방향(Z축 방향)에서 감지 전극(RE)과 중첩하더라도, 감지 전극(RE)과 전기적으로 분리될 수 있다.
제1 연결부(BE1)들은 적어도 한 번 절곡되도록 형성될 수 있다. EH 10에서는 제1 연결부(BE1)들이 꺾쇠 형태(“<” 또는 “>”)와 같이 절곡된 것을 예시하였으나, 제1 연결부(BE1)들의 형태는 이에 한정되지 않는다. 또한, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들이 복수 개의 제1 연결부(BE1)들에 의해 연결되므로, 제1 연결부(BE1)들 중 어느 하나가 단선되더라도, 제2 방향(Y축 방향)으로 서로 인접한 구동 전극(TE)들은 전기적으로 연결될 수 있다.
구동 전극(TE)들과 감지 전극(RE)들 각각은 메쉬 구조 또는 그물망 구조의 평면 형태를 가질 수 있다. 구동 전극(TE)들과 감지 전극(RE)들이 봉지층(도 11의 TFE) 상에 형성되므로, 제1 접촉 전극(174a) 또는 제2 접촉 전극(174b)과 구동 전극(TE) 또는 감지 전극(RE) 사이의 거리가 가깝다. 그러므로, 제1 접촉 전극(174a) 또는 제2 접촉 전극(174b)과 구동 전극(TE) 또는 감지 전극(RE) 사이에 기생 용량(parasitic capacitance)이 형성될 수 있다. 기생 용량은 제1 접촉 전극(174a) 또는 제2 접촉 전극(174b)과 구동 전극(TE) 또는 감지 전극(RE) 사이의 중첩 면적에 비례하므로, 기생 용량을 줄이기 위해 구동 전극(TE)들과 감지 전극(RE)들은 메쉬 구조 또는 그물망 구조의 평면 형태를 갖는 것이 바람직하다.
제1 표시 영역(DA1)은 발광 영역(EA)들을 포함할 수 있다. 발광 영역(EA)들 각각은 제1 광을 발광하는 제1 발광 영역(EA1), 제2 광을 발광하는 제2 발광 영역(EA2), 제3 광을 발광하는 제3 발광 영역(EA3), 및 제4 광을 발광하는 제4 발광 영역(EA4)을 포함할 수 있다. 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 서로 다른 색을 발광할 수 있다. 또는, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 중 어느 두 개는 동일한 색을 발광할 수 있다. 예를 들어, 제1 발광 영역(EA1)은 적색 광을 발광하고, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)은 녹색 광을 발광하며, 제3 발광 영역(EA3)은 청색 광을 발광할 수 있다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 각각은 마름모와 같이 사각형의 평면 형태를 갖는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 발광 영역(R), 제2 발광 영역(G), 및 제3 발광 영역(B)은 사각형 이외에 다른 다각형, 원형 또는 타원형의 평면 형태를 가질 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4) 중에서 제3 발광 영역(EA3)의 크기가 가장 크고, 제1 발광 영역(EA1)의 크기가 두 번째로 크며, 제2 발광 영역(EA2)과 제4 발광 영역(EA4)의 크기가 가장 작은 것을 예시하였으나, 이에 한정되지 않는다.
구동 전극(TE)들, 감지 전극(RE)들, 및 제1 연결부(BE1)들이 평면 상 메쉬 구조 또는 그물망 구조로 형성되므로, 발광 영역(EA)들은 제3 방향(Z축 방향)에서 구동 전극(TE)들, 감지 전극(RE)들, 및 제1 연결부(BE1)들과 중첩하지 않을 수 있다. 따라서, 발광 영역(EA)들로부터 발광된 광이 구동 전극(TE)들, 감지 전극(RE)들, 및 제1 연결부(BE1)들에 의해 차단됨으로써, 광의 휘도가 감소되는 것을 방지하거나 줄일 수 있다.
도 11은 도 10의 Ⅲ-Ⅲ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 11에는 제1 표시 영역(DA1)의 제3 발광 영역(EA3)에 해당하는 서브 화소(SP)의 단면도가 나타나 있다.
도 11을 참조하면, 제1 표시 영역(DA1)의 서브 화소(SP)는 적어도 하나의 제1 박막 트랜지스터(ST1), 적어도 하나의 제1 커패시터(C1), 및 유기 발광 소자(OLE)를 포함할 수 있다.
제1 박막 트랜지스터(ST1)와 제1 커패시터(C1)는 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다. 또한, 제1 기판(SUB1), 제1 버퍼막(BF1), 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 및 제1 평탄화막(160) 역시 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
유기 발광 소자(OLE)와 뱅크(180)는 제1 평탄화막(160) 상에 배치될 수 있다. 유기 발광 소자(OLE)는 제1 발광 전극(271), 발광층(272), 및 제2 발광 전극(273)을 포함한다.
제1 발광 전극(271)은 제1 평탄화막(160) 상에 형성될 수 있다. 제1 발광 전극(271)은 제1 평탄화막(160)을 관통하여 제2 연결 전극(152)을 노출하는 콘택홀(CNTD)을 통해 제2 연결 전극(152)에 연결될 수 있다.
발광층(272)을 기준으로 제2 발광 전극(273) 방향으로 발광하는 상부 발광(top emission) 구조에서 제1 발광 전극(271)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다.
뱅크(180)는 제1 평탄화막(160) 상에 배치될 수 있다. 뱅크(180)는 발광 영역(EA)을 정의하는 역할을 하기 위해 제1 발광 전극(271)을 구획하도록 형성될 수 있다. 뱅크(180)는 제1 발광 전극(271)의 가장자리를 덮도록 형성될 수 있다. 뱅크(180)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)은 제1 발광 전극(271), 발광층(272), 및 제2 발광 전극(273)이 순차적으로 적층되어 제1 발광 전극(271)으로부터의 정공과 제2 발광 전극(273)으로부터의 전자가 발광층(272)에서 서로 재결합되어 발광하는 영역을 나타낸다.
제1 발광 전극(271)과 뱅크(180) 상에는 발광층(272)이 형성된다. 발광층(272)은 유기 물질을 포함하여 소정의 색을 발광할 수 있다. 예를 들어, 발광층(272)은 정공 수송층(hole transporting layer), 유기 물질층, 및 전자 수송층(electron transporting layer)을 포함할 수 있다.
제2 발광 전극(273)은 발광층(272) 상에 형성된다. 제2 발광 전극(273)은 발광층(272)을 덮도록 형성될 수 있다. 제2 발광 전극(273)은 모든 발광 영역(EA)에 공통적으로 형성되는 공통층일 수 있다. 제2 발광 전극(273) 상에는 캡핑층(capping layer)이 형성될 수 있다.
상부 발광 구조에서 제2 발광 전극(273)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 발광 전극(273)이 반투과 금속물질로 형성되는 경우, 마이크로 캐비티(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 발광 전극(273) 상에는 봉지층(TFE)이 배치되고, 봉지층(TFE) 상에는 제1 연결부(BE1), 구동 전극(TE)들, 및 감지 전극(RE)들이 배치될 수 있다.
봉지층(TFE)은 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
제1 연결부(BE1)는 제1 센서 절연막(TINS1) 상에 배치되며, 제2 센서 절연막(TINS2)에 의해 덮일 수 있다. 제1 연결부(BE1)는 제3 방향(Z축 방향)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)과 중첩하지 않을 수 있다. 제1 연결부(BE1)는 제3 방향(Z축 방향)에서 뱅크(180)와 중첩할 수 있다. 제1 연결부(BE1)는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
감지 전극(RE)과 구동 전극(TE)은 제2 센서 절연막(TINS) 상에 배치되며, 제3 센서 절연막(TINS3)에 의해 덮일 수 있다. 감지 전극(RE)과 구동 전극(TE)은 제3 방향(Z축 방향)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)과 중첩하지 않을 수 있다. 감지 전극(RE)과 구동 전극(TE)은 제3 방향(Z축 방향)에서 뱅크(180)와 중첩할 수 있다. 구동 전극(TE)은 제2 센서 절연막(TINS2)을 관통하는 제1 센서 콘택홀(TCNT1)을 통해 제1 연결부(BE1)에 연결될 수 있다. 감지 전극(RE)과 구동 전극(TE)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al)의 단일층으로 형성되거나, 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)로 형성될 수 있다.
도 12는 도 7의 Ⅰ-Ⅰ’와 Ⅱ-Ⅱ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 12의 실시예는 제2 표시 영역(DA2)에서 제1 센서 절연막(TINS1)과 제2 센서 절연막(TINS2)이 제1 평탄화막(160) 상에 배치되고, 제2 센서 절연막(TINS2) 상에 제1 정렬 전극(171), 제2 정렬 전극(173), 제1 내부 뱅크(410), 제2 내부 뱅크(420), 및 외부 뱅크(430)가 배치되는 것에서 도 9의 실시예와 차이가 있다. 도 12에서는 도 9의 실시예와 차이점 위주로 설명한다.
도 12를 참조하면, 제1 정렬 전극(171)과 제2 정렬 전극(173)은 제2 센서 절연막(TINS2) 상에 배치된다. 즉, 제1 정렬 전극(171)과 제2 정렬 전극(173)은 감지 전극(RE)들 및 구동 전극(TE)들과 동일한 층에 배치될 수 있다. 제1 정렬 전극(171)과 제2 정렬 전극(173)은 감지 전극(RE)들 및 구동 전극(TE)들과 동일한 물질로 이루어질 수 있다.
제1 정렬 전극(171)의 제1 전극 줄기부(171S)는 평탄화막(160), 제1 센서 절연막(TINS1), 및 제2 센서 절연막(TINS2)을 관통하는 제1 전극 콘택홀(CNTD)을 통해 제2 연결 전극(152)에 연결될 수 있다. 또한, 투과 홀(TAH)은 제1 센서 절연막(TINS1)과 제2 센서 절연막(TINS2)을 관통할 수 있다.
도 12와 같이, 제1 정렬 전극(171)과 제2 정렬 전극(173)이 감지 전극(RE)들 및 구동 전극(TE)들과 동일한 층에 배치되며, 감지 전극(RE)들 및 구동 전극(TE)들과 동일한 물질로 이루어지는 경우, 제1 정렬 전극(171)과 제2 정렬 전극(173), 감지 전극(RE)들, 구동 전극(TE)들을 하나의 마스크 공정으로 형성할 수 있다. 그러므로, 제1 정렬 전극(171)과 제2 정렬 전극(173)을 형성하는 마스크 공정 또는 감지 전극(RE)들과 구동 전극(TE)들을 형성하는 마스크 공정 중에서 어느 한 공정을 생략할 수 있으므로, 제조 비용을 절감할 수 있다.
도 13은 또 다른 실시예에 따른 표시 패널의 제1 표시 영역을 보여주는 레이아웃 도이다.
도 13의 실시예는 감지 전극(RE)들과 구동 전극(TE)들 각각이 메쉬 구조 또는 그물망 구조의 평면 형태가 아닌 사각형의 평면 구조를 갖는 것에서 도 10의 실시예와 차이가 있다. 도 13에서는 도 10의 실시예와 차이점 위주로 설명한다.
도 13을 참조하면, 감지 전극(RE)들과 구동 전극(TE)들은 사각형의 평면 구조를 가지므로, 제3 방향(Z축 방향)에서 발광 영역(EA)들과 중첩할 수 있다. 감지 전극(RE)들과 구동 전극(TE)들은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 형성될 수 있다. 이로 인해, 감지 전극(RE)들과 구동 전극(TE)들이 제3 방향(Z축 방향)에서 발광 영역(EA)들과 중첩하더라도, 발광 영역(EA)들에서 발광된 광은 감지 전극(RE)들과 구동 전극(TE)들에 의해 차단되지 않을 수 있다.
도 14는 또 다른 실시예에 따른 표시 패널의 제2 표시 영역을 보여주는 레이아웃 도이다.
도 14의 실시예는 제2 표시 영역(DA2)에서 센서 전극(SE)이 제1 정렬 전극(171)들 및 제2 정렬 전극(173)들과 교차하는 것에서 도 7의 실시예와 차이가 있다. 도 14에서는 도 7의 실시예와 차이점 위주로 설명한다.
도 14를 참조하면, 센서 전극(SE)은 제1 접촉 전극(174a)들 및 제2 접촉 전극(174b)들과 떨어져 배치될 수 있다. 센서 전극(SE)은 제1 서브 센서 전극(SSE1), 제2 서브 센서 전극(SSE2), 및 센서 연결 전극(SBE)들을 포함할 수 있다.
제1 서브 센서 전극(SSE1)은 제1 방향(X축 방향)으로 연장될 수 있다. 제1 서브 센서 전극(SSE1)은 화소(PX)의 서브 화소들(SP1, SP2, SP3)을 가로지르도록 배치될 수 있다. 제1 서브 센서 전극(SSE1)은 화소(PX)의 서브 화소들(SP1, SP2, SP3)의 제1 정렬 전극(171)들의 제1 전극 가지부(171B)들과 교차할 수 있다.
제2 서브 센서 전극(SSE2)은 제1 방향(X축 방향)으로 연장될 수 있다. 제2 서브 센서 전극(SSE2)은 화소(PX)의 서브 화소들(SP1, SP2, SP3)을 가로지르도록 배치될 수 있다. 제2 서브 센서 전극(SSE2)은 화소(PX)의 서브 화소들(SP1, SP2, SP3)의 제2 정렬 전극(173)들의 제2 전극 가지부(173B)들과 교차할 수 있다.
센서 연결 전극(SBE)들은 제2 방향(Y축 방향)으로 연장될 수 있다. 센서 연결 전극(SBE)들 각각은 제1 서브 센서 전극(SSE1)과 제2 서브 센서 전극(SSE2) 사이에 배치되어 제1 서브 센서 전극(SSE1)과 제2 서브 센서 전극(SSE2)을 연결할 수 있다. 센서 연결 전극(SBE)들 각각의 일 단은 제1 서브 센서 전극(SSE1)에 연결되고, 타 단은 제2 서브 센서 전극(SSE2)에 연결될 수 있다.
센서 연결 전극(SBE)들은 화소(PX)의 서브 화소들(SP1, SP2, SP3) 사이의 경계에 배치될 수 있다. 센서 연결 전극(SBE)들은 제1 서브 화소(SP1)와 제2 서브 화소(SP2) 사이의 경계, 및 제2 서브 화소(SP2)와 제3 서브 화소(SP3) 사이의 경계에 배치될 수 있다. 도 14에서는 2 개의 센서 연결 전극(SBE)들을 예시하였으나, 센서 연결 전극(SBE)들의 개수는 이에 한정되지 않는다. 센서 연결 전극(SBE)은 하나 이상일 수 있다.
도 15는 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15의 실시예는 표시 패널(300)이 충진층(FL), 제2 기판(SUB2), 제2 버퍼막(BF2), 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 및 제2 평탄화막(260)을 더 포함하고, 제2 평탄화막(260) 상에 제1 연결부(BE1), 감지 전극(RE)들, 및 구동 전극(TE)들이 배치되는 것에서 도 11의 실시예와 차이가 있다. 도 15에서는 도 11의 실시예와 차이점 위주로 설명한다.
도 15를 참조하면, 제1 표시 영역(DA1)의 서브 화소(SP)들은 제1 기판(SUB1) 상에 배치되고, 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3)과 센서 전극(SE)들은 제2 기판(SUB2) 상에 배치될 수 있다.
제2 발광 전극(273) 상에 제2 기판(SUB2)이 배치될 수 있다. 제2 기판(SUB2)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(polyimide)를 포함할 수 있다. 제2 기판(SUB2)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
제2 발광 전극(273)과 제2 기판(SUB2) 사이에는 충진층(FL)이 배치될 수 있다. 충진층(FL)은 에폭시 충전 필름 또는 실리콘 충전 필름일 수 있다. 또는, 충진층(FL)은 진공 상태로 비어 있을 수 있다.
제2 기판(SUB2) 상에는 제2 버퍼막(BF2)이 배치될 수 있다. 제2 버퍼막(BF2)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 제2 박막 트랜지스터(ST2)들과 발광 소자(175)들을 보호하기 위한 막이다. 제2 버퍼막(BF2)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 제2 버퍼막(BF2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄옥사이드층, 및 알루미늄옥사이드층 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
제2 버퍼막(BF2) 상에는 제2 표시 영역(DA2)의 제2 박막 트랜지스터(ST2)들이 배치될 수 있다. 제1 표시 영역(DA1)에는 제2 박막 트랜지스터(ST2)들이 배치되지 않으므로, 제2 버퍼막(BF2) 상에는 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 및 제2 평탄화막(260)이 순차적으로 적층될 수 있다. 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 및 제2 평탄화막(260)은 도 9, 도 11, 및 도 12에 도시된 제1 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160)과 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 평탄화막(260) 상에는 제1 센서 절연막(TINS1)이 배치될 수 있다. 제1 센서 절연막(TINS1)은 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
제1 센서 절연막(TINS1) 상에는 제1 연결부(BE1)가 배치될 수 있다. 제1 연결부(BE1)는 도 11을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
감지 전극(RE)과 구동 전극(TE)은 제2 센서 절연막(TINS) 상에 배치되며, 제3 센서 절연막(TINS3)에 의해 덮일 수 있다. 감지 전극(RE)과 구동 전극(TE)은 제3 방향(Z축 방향)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)과 중첩할 수 있다. 감지 전극(RE)과 구동 전극(TE)은 제3 방향(Z축 방향)에서 뱅크(180)와 중첩할 수 있다. 구동 전극(TE)은 제2 센서 절연막(TINS2)을 관통하는 제1 센서 콘택홀(TCNT1)을 통해 제1 연결부(BE1)에 연결될 수 있다. 감지 전극(RE)과 구동 전극(TE)은 광을 투과시킬 수 있는 ITO(Induim Tin Oxide) 및 IZO(Induim Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 형성될 수 있다. 이로 인해, 감지 전극(RE)들과 구동 전극(TE)들이 제3 방향(Z축 방향)에서 발광 영역(EA)들과 중첩하더라도, 발광 영역(EA)들에서 발광된 광은 감지 전극(RE)들과 구동 전극(TE)들에 의해 차단되지 않을 수 있다.
도 16은 도 14은 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 16의 실시예는 충진층(FL), 제2 기판(SUB2), 제2 버퍼막(BF2), 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 및 제2 평탄화막(260)을 더 포함하고, 센서 전극(SE)의 제1 서브 센서 전극(SSE1)이 제3 절연막(183) 상에 배치되는 것에서 도 12의 실시예와 차이가 있다. 도 16에서는 도 12의 실시예와 차이점 위주로 설명한다.
도 16을 참조하면, 제1 표시 영역(DA1)의 서브 화소(SP)들은 제1 기판(SUB1) 상에 배치되고, 제2 표시 영역(DA2)의 서브 화소들(SP1, SP2, SP3)과 센서 전극(SE)들은 제2 기판(SUB2) 상에 배치될 수 있다.
충진층(FL), 제2 기판(SUB2), 제2 버퍼막(BF2), 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 및 제2 평탄화막(260)은 도 15를 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
제2 버퍼막(BF2) 상에는 제2 박막 트랜지스터(ST2)의 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)이 배치될 수 있다. 제2 액티브층(ACT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2) 상에는 제2 게이트 절연막(230)이 배치될 수 있다.
제1 게이트 절연막(130) 상에는 제2 박막 트랜지스터(TFT2)의 제2 게이트 전극(G2)과 제2 커패시터(C2)의 제1 커패시터 전극(CAE1)이 배치될 수 있다. 제2 게이트 전극(G2)과 제1 커패시터 전극(CAE1) 상에는 제3 층간 절연막(241)이 배치될 수 있다.
제3 층간 절연막(241) 상에는 제2 커패시터(C2)의 제2 커패시터 전극(CAE2)이 배치될 수 있다. 제2 커패시터 전극(CAE2) 상에는 제4 층간 절연막(242)이 배치될 수 있다.
제3 층간 절연막(242) 상에는 제3 연결 전극(251)과 제4 연결 전극(252)이 배치될 수 있다. 제3 연결 전극(251)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 박막 트랜지스터(ST2)의 제2 소스 전극(S2)을 노출하는 콘택홀을 통해 제2 소스 전극(S2)에 연결될 수 있다. 제4 연결 전극(252)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제2 박막 트랜지스터(ST2)의 제2 드레인 전극(D2)을 노출하는 콘택홀을 통해 제2 드레인 전극(D2)에 연결될 수 있다. 제3 연결 전극(251)과 제4 연결 전극(252) 상에는 제2 평탄화막(260)이 배치될 수 있다. 제3 연결 전극(251)과 제4 연결 전극(252)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
센서 전극(SE)의 제1 서브 센서 전극(SSE1)은 제3 절연막(183) 상에 배치되고, 제1 무기막(TFE1)에 의해 덮일 수 있다. 즉, 센서 전극(SE)의 제1 서브 센서 전극(SSE1)은 제2 접촉 전극(174b)과 동일한 층에 배치될 수 있다. 센서 전극(SE)의 제1 서브 센서 전극(SSE1)은 제2 접촉 전극(174b)과 동일한 물질로 이루어질 수 있다.
또한, 센서 전극(SE)의 제2 서브 센서 전극(SSE2)과 센서 연결 전극(SBE)들은 제3 절연막(183) 상에 배치되고, 제1 무기막(TFE1)에 의해 덮일 수 있다. 즉, 센서 전극(SE)의 제2 서브 센서 전극(SSE2)과 센서 연결 전극(SBE)들은 제2 접촉 전극(174b)과 동일한 층에 배치될 수 있다. 센서 전극(SE)의 제2 서브 센서 전극(SSE2)과 센서 연결 전극(SBE)들은 제2 접촉 전극(174b)과 동일한 물질로 이루어질 수 있다.
도 16과 같이, 센서 전극(SE)이 제2 접촉 전극(174b)과 동일한 층에 배치되며, 제2 접촉 전극(174b)과 동일한 물질로 이루어진 경우, 센서 전극(SE)과 제2 접촉 전극(174b)을 하나의 마스크 공정으로 형성할 수 있다. 그러므로, 센서 전극(SE)을 형성하는 마스크 공정 또는 제2 접촉 전극(174b)을 형성하는 마스크 공정 중에서 어느 한 공정을 생략할 수 있으므로, 제조 비용을 절감할 수 있다.
도 17은 도 14의 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 17에서는 설명의 편의를 위해 제1 기판(SUB1), 제1 버퍼막(BF1), 제1 게이트 절연막(130), 제1 층간 절연막(141), 제2 층간 절연막(142), 제1 평탄화막(160), 뱅크(180), 및 충진층(FL)의 도시를 생략하였다.
도 17의 실시예는 봉지층(TFE) 상에 광 투과층(LTL), 파장 변환층(QDL), 제1 컬러필터층(CFL1), 제2 컬러필터층(CFL2), 제1 차광층(BM1), 및 제2 차광층(BML2)이 배치되는 것에서 도 16의 실시예와 차이가 있다. 도 17에서는 도 16의 실시예와 차이점 위주로 설명한다.
도 17을 참조하면, 파장 변환층(QDL), 광 투과층(LTL), 및 제1 차광층(BM1)은 봉지층(TFE) 상에 배치될 수 있다.
파장 변환층(QDL)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)와 중첩할 수 있다. 파장 변환층(QDL)은 제1 서브 화소(SP1) 또는 제2 서브 화소(SP2)의 발광 소자(175)들에서 발광된 광을 다른 색의 광으로 변환할 수 있다. 예를 들어, 제1 서브 화소(SP1)와 중첩하는 파장 변환층(QDL)은 제1 서브 화소(SP1)의 발광 소자(175)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 또는, 제2 서브 화소(SP2)와 중첩하는 파장 변환층(QDL)은 제2 서브 화소(SP2)의 발광 소자(175)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제1 광은 중심 파장대역이 620nm 내지 752nm의 범위를 갖는 적색 광이고, 제2 광은 중심 파장대역이 495nm 내지 570nm의 범위를 갖는 녹색 광이고, 제3 광은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색 광일 수 있다.
파장 변환층(QDL)은 베이스 수지, 파장 시프터, 및 산란체를 포함할 수 있다. 베이스 수지는 광 투과율이 높은 재료를 포함할 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 단파장을 갖는 제3 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 파장 시프터는 양자점인 경우, 반도체 나노 결정 물질로서 그의 조성 및 크기에 따라 특정 밴드 갭을 가질 수 있다. 그러므로, 파장 시프터는 입사된 광을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 또한, 파장 시프터는 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다.
산란체는 베이스 수지와 상이한 굴절률을 가지고 베이스 수지와 광학 계면을 형성할 수 있다. 예를 들어, 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
산란체는 파장 변환층(QDL)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사 광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 파장 변환층(QDL)을 투과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다.
광 투과층(LTL)은 제3 서브 화소(SP3)와 중첩할 수 있다. 광 투과층(LTL)은 제3 서브 화소(SP3)의 발광 소자(175)들에서 발광된 제3 광을 그대로 통과시킬 수 있다. 광 투과층(LTL)은 광 투과율이 높은 재료를 포함할 수 있다. 예를 들어, 광 투과층(LTL)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 변환층(QDL)과 광 투과층(LTL)은 떨어져 배치될 수 있다. 파장 변환층(QDL)과 광 투과층(LTL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 산소가 파장 변환층(QDL)과 광 투과층(LTL)에 침투하는 것을 방지하는 역할을 한다. 제1 캡핑층(CPL1)은 무기막, 예를 들어 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다.
제1 차광층(BM1)은 파장 변환층(QDL)과 광 투과층(LTL)의 이격 공간에 배치될 수 있다. 제1 차광층(BML1)은 제1 캡핑층(CPL1) 상에 배치될 수 있다. 제1 차광층(BM1)은 제3 방향(Z축 방향)에서 외부 뱅크(430)와 중첩할 수 있다. 제1 차광층(BM1)은 광을 투과시키지 않고 차단할 수 있는 카본 블랙과 같은 무기 블랙 안료 또는 유기 흑색 안료를 포함하거나 불투명 금속 물질을 포함할 수 있다.
파장 변환층(QDL) 상에는 제1 컬러필터층(CFL1)이 배치되고, 광 투과층(LTL) 상에는 제2 컬러필터층(CFL2)이 배치될 수 있다. 도 17에서는 설명의 편의를 위해 제1 광을 통과시키는 제1 컬러필터층(CFL1)은 제1 서브 화소(SP1)와 중첩하고, 제3 광을 통과시키는 제2 컬러필터층(CFL2)은 제3 서브 화소(SP3)와 중첩하는 것을 예시하였다. 이 경우, 제2 광을 통과시키는 제3 컬러필터층(미도시)은 제2 서브 화소(SP2)와 중첩할 수 있다.
제1 서브 화소(SP1)의 발광 소자(175)들에서 발광된 제3 광 중에서 일부는 제1 서브 화소(SP1)와 중첩하는 파장 변환층(QDL)의 파장 시프터에 의해 제1 광으로 변환되지 않을 수 있다. 파장 변환층(QDL)에 의해 변환되지 않고 제1 컬러필터층(CFL1)에 입사되는 제3 광은 제1 컬러필터층(CFL1)을 통과하지 못한다. 이에 비해, 파장 변환층(QDL)에 의해 변환된 제1 광은 제1 컬러필터층(CFL1)을 통과할 수 있다.
제2 서브 화소(SP2)의 발광 소자(175)들에서 발광된 제3 광 중에서 일부는 제2 서브 화소(SP2)와 중첩하는 파장 변환층(QDL)의 파장 시프터에 의해 제2 광으로 변환되지 않을 수 있다. 파장 변환층(QDL)에 의해 변환되지 않고 제3 컬러필터층(미도시)에 입사되는 제2 광은 제3 컬러필터층(미도시)을 통과하지 못한다. 이에 비해, 파장 변환층(QDL)에 의해 변환된 제2 광은 제3 컬러필터층(미도시)을 통과할 수 있다.
제3 서브 화소(SP3)의 발광 소자(175)들에서 발광된 제3 광은 제3 서브 화소(SP3)와 중첩하는 광 투과층(LTL)과 제2 컬러필터층(CFL2)을 통과할 수 있다.
제1 컬러필터층(CFL1), 제2 컬러필터층(CFL2), 및 제3 컬러필터층(미도시)은 떨어져 배치될 수 있다. 제1 컬러필터층(CFL1), 제2 컬러필터층(CFL2), 및 제3 컬러필터층(미도시) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 산소가 파장 변환층(QDL)과 광 투과층(LTL)에 침투하는 것을 방지하는 역할을 한다. 제2 캡핑층(CPL2)은 무기막, 예를 들어 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다.
제2 차광층(BM2)은 제1 컬러필터층(CFL1), 제2 컬러필터층(CFL2), 및 제3 컬러필터층(미도시)의 이격 공간에 배치될 수 있다. 제2 차광층(BML2)은 제2 캡핑층(CPL2) 상에 배치될 수 있다. 제2 차광층(BM2)은 제3 방향(Z축 방향)에서 외부 뱅크(430)와 중첩할 수 있다. 제2 차광층(BM2)은 광을 투과시키지 않고 차단할 수 있는 카본 블랙과 같은 무기 블랙 안료 또는 유기 흑색 안료를 포함하거나 불투명 금속 물질을 포함할 수 있다.
한편, 투과창(TA)의 광 투과율을 높이기 위해, 광 투과층(LTL), 파장 변환층(QDL), 제1 컬러필터층(CFL1), 제2 컬러필터층(CFL2), 제1 차광층(BM1), 및 제2 차광층(BML2)은 투과창(TA)에는 배치되지 않을 수 있다. 투과창(TA)에는 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2)이 배치될 수 있으나, 이에 한정되지 않는다. 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2) 역시 투과창(TA)에 배치되지 않을 수 있다.
도 18은 도 13의 Ⅳ-Ⅳ’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18의 실시예는 제2 기판(SUB2), 제2 버퍼막(BF2), 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 제2 평탄화막(260), 제1 센서 절연막(TINS1), 제1 연결부(BE1), 제2 센서 절연막(TINS2), 감지 전극(RE)과 구동 전극(TE), 및 제3 센서 절연막(TINS3)이 위에서부터 아래로 적층된 것에서 도 15의 실시예와 차이가 있을 뿐이다. 그러므로, 도 18의 실시예에 대한 설명은 생략한다.
도 19는 도 14의 Ⅴ-Ⅴ’와 Ⅵ-Ⅵ’를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 19의 실시예는 제2 기판(SUB2), 제2 버퍼막(BF2), 제2 게이트 절연막(230), 제3 층간 절연막(241), 제4 층간 절연막(242), 제2 평탄화막(260), 제1 센서 절연막(TINS1), 제2 센서 절연막(TINS2), 제1 내부 뱅크(410), 제2 내부 뱅크(420), 외부 뱅크(430), 제1 정렬 전극(171), 제2 정렬 전극(173), 제1 절연막(181), 발광 소자(175)들, 제2 절연막(182), 제1 접촉 전극(174a), 제3 절연막(183), 제2 접촉 전극(174b), 센서 전극(SE), 및 봉지층(TFE)이 위에서부터 아래로 적층된 것에서 도 16의 실시예와 차이가 있을 뿐이다. 그러므로, 도 19의 실시예에 대한 설명은 생략한다.
도 20 내지 도 22는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도들이다.
도 20 내지 도 22에서는 표시 장치(10)가 제1 방향(X축 방향)에서 접히는 폴더블 표시 장치인 것을 예시하였으나, 이에 한정되지 않는다. 표시 장치(10)는 제2 방향(Y축 방향)에서 접힐 수 있다.
도 20 내지 도 22를 참조하면, 표시 장치(10)는 접힌 상태와 펼쳐진 상태를 모두 유지할 수 있다. 표시 장치(10)는 도 21과 같이 전면이 내측에 배치되는 인 폴딩(in-folding) 방식으로 폴딩될 수 있다. 표시 장치(10)가 인 폴딩 방식으로 구부러지거나 접히는 경우, 표시 장치(10)의 전면은 서로 마주보도록 배치될 수 있다. 또는, 표시 장치(10)는 도 22와 같이 전면이 외측에 배치되는 아웃 폴딩(out-folding) 방식으로 폴딩될 수 있다. 표시 장치(10)가 아웃 폴딩 방식으로 구부러지거나 접히는 경우, 표시 장치(10)의 배면은 서로 마주보도록 배치될 수 있다.
제1 비폴딩 영역(NFA1)은 폴딩 영역(FDA)의 일 측, 예를 들어 우 측에 배치될 수 있다. 제2 비폴딩 영역(NFA2)은 폴딩 영역(FDA)의 타 측, 예를 들어 좌 측에 배치될 수 있다.
제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)이 제2 방향(Y축 방향)으로 연장되며, 표시 장치(10)는 제1 방향(X축 방향)으로 접힐 수 있다. 이로 인해, 표시 장치(10)의 제1 방향(X축 방향)의 길이는 대략 절반으로 줄어들 수 있으므로, 사용자가 표시 장치(10)를 휴대하기 편리할 수 있다.
한편, 제1 폴딩 라인(FOL1)의 연장 방향과 제2 폴딩 라인(FOL2)의 연장 방향은 제2 방향(Y축 방향)에 한정되지 않는다. 예를 들어, 제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)은 제1 방향(X축 방향)으로 연장되며, 표시 장치(10)는 제2 방향(Y축 방향)으로 접힐 수 있다. 이 경우, 표시 장치(10)의 제2 방향(Y축 방향)의 길이는 대략 절반으로 줄어들 수 있다. 또는, 제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 사이에 해당하는 표시 장치(10)의 대각 방향으로 연장될 수 있다. 이 경우, 표시 장치(10)는 삼각형의 평면 형태로 접힐 수 있다.
제1 폴딩 라인(FOL1)과 제2 폴딩 라인(FOL2)이 제2 방향(Y축 방향)으로 연장되는 경우, 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이는 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 비폴딩 영역(NFA1)의 제1 방향(X축 방향)의 길이는 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이보다 길 수 있다. 제2 비폴딩 영역(NFA2)의 제1 방향(X축 방향)의 길이는 폴딩 영역(FDA)의 제1 방향(X축 방향)의 길이보다 길 수 있다.
표시 장치(10)는 제1 표시 영역(DA1), 제2 표시 영역(DA2), 제3 표시 영역(DA3), 제1 비표시 영역(NDA1), 및 제2 비표시 영역(NDA2)을 포함할 수 있다. 제2 표시 영역(DA2)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수는 제1 표시 영역(DA1)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수보다 적을 수 있다. 제2 표시 영역(DA2)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수는 제3 표시 영역(DA3)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수보다 적을 수 있다.
제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제1 비표시 영역(NDA1)은 표시 장치(10)의 전면에 배치될 수 있다. 제1 표시 영역(DA1)은 폴딩 영역(FDA), 제1 비폴딩 영역(NFA1), 및 제2 비폴딩 영역(NFA2)과 중첩할 수 있다. 그러므로, 표시 장치(10)가 펼쳐진 경우, 표시 장치(10)의 폴딩 영역(FDA), 제1 비폴딩 영역(NFA1), 및 제2 비폴딩 영역(NFA2)에서는 화상이 표시될 수 있다.
제2 표시 영역(DA2)은 제1 비폴딩 영역(NFA1)에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 제2 표시 영역(DA2)은 제2 비폴딩 영역(NFA2)에 배치될 수 있다.
제3 표시 영역(DA3)과 제2 비표시 영역(NDA2)은 표시 장치(10)의 배면에 배치될 수 있다. 제3 표시 영역(DA3)은 제2 비폴딩 영역(NFA2)과 중첩할 수 있다. 그러므로, 표시 장치(10)가 도 21과 같이 인 폴딩 방식으로 접히는 경우, 표시 장치(10)의 제2 비폴딩 영역(NFA2)의 배면에 배치되는 제3 표시 영역(DA3)에는 화상이 표시될 수 있다.
표시 장치(10)가 도 22와 같이 아웃 폴딩 방식으로 접히는 경우, 표시 장치(10)의 제1 비폴딩 영역(NFA1)의 전면에 배치되는 제1 표시 영역(DA1)과 제2 표시 영역(DA2)에는 화상이 표시될 수 있다.
도 23과 도 24는 또 다른 실시예에 따른 표시 장치를 보여주는 사시도들이다.
도 23 및 도 24를 참조하면, 표시 장치(10)는 접힌 상태와 펼쳐진 상태를 모두 유지할 수 있다. 표시 장치(10)는 도 24와 같이 Z 폴딩 방식으로 폴딩될 수 있다. 예를 들어, 표시 장치(10)의 제1 비폴딩 영역(NFA1)의 전면과 제2 비폴딩 영역(NFA2)의 전면은 서로 마주보도록 인 폴딩 방식으로 구부러지거나 접힐 수 있다. 표시 장치(10)의 제1 비폴딩 영역(NFA1)의 배면과 제3 비폴딩 영역(NFA3)의 배면은 서로 마주보도록 아웃 폴딩 방식으로 구부러지거나 접힐 수 있다.
제1 비폴딩 영역(NFA1)은 제1 폴딩 영역(FDA1)의 일 측, 예를 들어 우 측에 배치될 수 있다. 제2 비폴딩 영역(NFA2)은 제1 폴딩 영역(FDA1)의 타 측, 예를 들어 좌 측에 배치될 수 있다. 제3 비폴딩 영역(NFA3)은 제2 폴딩 영역(FDA2)의 일 측, 예를 들어 우 측에 배치될 수 있다. 제1 비폴딩 영역(NFA1)은 제2 폴딩 영역(FDA2)의 타 측, 예를 들어 좌 측에 배치될 수 있다.
제1 폴딩 라인(FOL1), 제2 폴딩 라인(FOL2), 제3 폴딩 라인(FOL3), 및 제4 폴딩 라인(FOL4)은 제2 방향(Y축 방향)으로 연장되며, 표시 장치(10)는 제1 방향(X축 방향)으로 접힐 수 있다. 이로 인해, 표시 장치(10)의 제1 방향(X축 방향)의 길이는 대략 1/3로 줄어들 수 있으므로, 사용자가 표시 장치(10)를 휴대하기 편리할 수 있다.
제1 폴딩 라인(FOL1), 제2 폴딩 라인(FOL2), 제3 폴딩 라인(FOL3), 및 제4 폴딩 라인(FOL4)이 제2 방향(Y축 방향)으로 연장되는 경우, 제1 폴딩 영역(FDA1)과 제2 폴딩 영역(FDA2) 각각의 제1 방향(X축 방향)의 길이는 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 비폴딩 영역(NFA1)의 제1 방향(X축 방향)의 길이는 제1 폴딩 영역(FDA1)과 제2 폴딩 영역(FDA2) 각각의 제1 방향(X축 방향)의 길이보다 길 수 있다. 제2 비폴딩 영역(NFA2)의 제1 방향(X축 방향)의 길이는 제1 폴딩 영역(FDA1)과 제2 폴딩 영역(FDA2) 각각의 제1 방향(X축 방향)의 길이보다 길 수 있다.
표시 장치(10)는 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 비표시 영역(NDA)을 포함할 수 있다. 제2 표시 영역(DA2)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수는 제1 표시 영역(DA1)에서 단위 면적당 서브 화소들(SP1, SP2, SP3)의 개수보다 적을 수 있다.
제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 비표시 영역(NDA)은 표시 장치(10)의 전면에 배치될 수 있다. 제1 표시 영역(DA1)은 제1 폴딩 영역(FDA1), 제2 폴딩 영역(FDA2), 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 제3 비폴딩 영역(NFA3)과 중첩할 수 있다. 그러므로, 표시 장치(10)가 펼쳐진 경우, 표시 장치(10)의 제1 폴딩 영역(FDA1), 제2 폴딩 영역(FDA2), 제1 비폴딩 영역(NFA1), 제2 비폴딩 영역(NFA2), 및 제3 비폴딩 영역(NFA3)에서는 화상이 표시될 수 있다.
제2 표시 영역(DA2)은 제3 비폴딩 영역(NFA3)에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 제2 표시 영역(DA2)은 제1 비폴딩 영역(NFA1) 또는 제2 비폴딩 영역(NFA2)에 배치될 수 있다.
표시 장치(10)가 도 24와 같이 Z 폴딩 방식으로 접히는 경우, 표시 장치(10)의 제1 비폴딩 영역(NFA1)의 전면에 배치되는 제1 표시 영역(DA1)과 제2 표시 영역(DA2)에는 화상이 표시될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 커버 윈도우
300: 표시 패널 310: 표시 회로 보드
320: 표시 구동 회로 740, 750, 760, 770: 광학 장치
171: 제1 정렬 전극 173: 제2 정렬 전극
174a: 제1 접촉 전극 174b: 제2 접촉 전극
175: 발광 소자

Claims (20)

  1. 화상을 표시하는 서브 화소들을 갖는 제1 표시 영역, 및 상기 서브 화소들과 상기 서브 화소들에 이웃하여 배치되는 투과창을 갖는 제2 표시 영역을 포함하는 표시 패널; 및
    상기 표시 패널의 상기 제2 표시 영역과 중첩하며, 상기 투과창을 통해 입사되는 광을 감지하는 광학 장치를 구비하고,
    상기 서브 화소들 각각은,
    제1 접촉 전극;
    상기 제1 접촉 극과 떨어져 배치되는 제2 접촉 전극; 및
    상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되는 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자의 일 단은 상기 제1 접촉 전극에 연결되고, 상기 발광 소자의 타 단은 상기 제2 접촉 전극에 연결되는 표시 장치.
  3. 제1 항에 있어서,
    상기 표시 패널은 상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 배치되는 봉지층; 및
    상기 봉지층 상에 배치되는 센서 전극을 더 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 표시 영역의 상기 서브 화소들 중 어느 하나의 발광 소자의 개수는 상기 제2 표시 영역의 상기 서브 화소들 중 어느 하나의 발광 소자의 개수보다 많은 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 서브 화소들 중 어느 하나의 일 방향의 길이는 상기 제2 서브 화소들 중 어느 하나의 일 방향의 길이보다 긴 표시 장치.
  6. 화상을 표시하는 서브 화소들을 갖는 제1 표시 영역, 및 상기 서브 화소들과 상기 서브 화소들에 이웃하여 배치되는 투과창을 갖는 제2 표시 영역을 포함하는 표시 패널; 및
    상기 표시 패널의 상기 제2 표시 영역과 중첩하며, 상기 투과창을 통해 입사되는 광을 감지하는 광학 장치를 구비하고,
    상기 제1 표시 영역의 상기 서브 화소들 각각은 제1 발광 전극, 제1 발광 전극 상에 배치되는 제2 발광 전극, 상기 제1 발광 전극과 상기 제2 발광 전극 사이에 배치되는 발광층을 포함하며,
    상기 제2 표시 영역의 상기 서브 화소들 각각은 제1 접촉 전극, 상기 제1 접촉 전극과 떨어져 배치되는 제2 접촉 전극, 및 상기 제1 접촉 전극과 상기 제2 접촉 전극 사이에 배치되는 발광 소자를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 표시 패널은,
    상기 제2 발광 전극 상에 배치되는 봉지층; 및
    상기 봉지층 상에 배치되는 센서 절연막을 더 포함하고,
    상기 센서 절연막 상에 배치되는 센서 전극을 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 표시 영역의 서브 화소들 각각은,
    게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 드레인 전극에 전기적으로 연결되며, 상기 제1 접촉 전극과 접촉하는 제1 정렬 전극; 및
    제1 정렬 전극과 떨어져 배치되며, 제1 구동 전압이 인가되는 제2 정렬 전극을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 정렬 전극과 상기 제2 정렬 전극은 상기 센서 절연막 상에 배치되는 표시 장치.
  10. 제8 항에 있어서,
    상기 센서 전극, 상기 제1 정렬 전극, 및 상기 제2 정렬 전극은 동일한 물질로 이루어진 표시 장치.
  11. 제6 항에 있어서,
    상기 표시 패널은,
    상기 제2 전극 상에 배치되는 제2 기판;
    상기 제2 기판 상에 배치되며, 게이트 전극, 소스 전극, 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 연결되며, 상기 제1 접촉 전극과 접촉하는 제1 정렬 전극; 및
    제1 정렬 전극과 떨어져 배치되며, 제1 구동 전압이 인가되는 제2 정렬 전극을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 접촉 전극 및 상기 제2 접촉 전극과 떨어져 배치되는 센서 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 패널은 상기 제1 접촉 전극을 덮는 절연막을 더 포함하고,
    상기 제2 접촉 전극과 상기 센서 전극은 상기 절연막 상에 배치되는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 접촉 전극과 상기 센서 전극은 동일한 물질로 이루어진 표시 장치.
  15. 제11 항에 있어서,
    상기 표시 패널은 상기 제2 기판과 상기 제2 전극 사이에 배치되는 충진층을 더 포함하는 표시 장치.
  16. 제11 항에 있어서,
    상기 표시 패널은,
    상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 배치되는 봉지층; 및
    상기 봉지층과 상기 제2 전극 사이에 배치되는 충진층을 더 포함하는 표시 장치.
  17. 제11 항에 있어서,
    상기 표시 패널은,
    상기 제1 접촉 전극과 상기 제2 접촉 전극 상에 배치되는 봉지층; 및
    상기 봉지층 상에 배치되는 파장 변환층; 및
    상기 파장 변환층 상에 배치되는 컬러필터층을 더 포함하는 표시 장치.
  18. 제6 항에 있어서,
    상기 표시 패널의 일면 상에 배치되며, 상기 광학 장치가 실장되는 회로 보드를 더 구비하는 표시 장치.
  19. 제6 항에 있어서,
    상기 광학 장치는 상기 표시 패널의 일면 상에 부착되는 표시 장치.
  20. 제1 기판;
    상기 제1 기판 상에 배치되며, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    상기 제1 기판 상에 배치되며, 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
    상기 제1 박막 트랜지스터의 제1 소스 전극 또는 제1 드레인 전극에 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층;
    상기 발광층 상에 배치되는 제2 전극;
    상기 제2 전극 상에 배치되는 봉지층;
    상기 봉지층 상에 배치되는 센서 전극;
    상기 제2 박막 트랜지스터의 제2 소스 전극 또는 제2 드레인 전극에 전기적으로 연결되는 제1 정렬 전극; 및
    상기 제1 정렬 전극과 전기적으로 연결되는 제2 발광 소자를 포함하고,
    상기 센서 전극과 상기 제1 정렬 전극은 동일한 물질로 이루어진 표시 장치.
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