KR20210151664A - 개선된 안티-퓨즈 판독 전류를 갖는 메모리 디바이스 - Google Patents
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Abstract
메모리 디바이스는, 프로그래밍 게이트-스트립, 판독 게이트-스트립, 및 1-비트 메모리 셀들의 어레이를 포함한다. 각각의 1-비트 메모리 셀은 안티-퓨즈 구조체, 트랜지스터, 단자 전도체, 프로그래밍 전도성 라인들의 그룹, 및 비트 연결부를 포함한다. 안티-퓨즈 구조체는 프로그래밍 게이트-스트립과 활성 존의 교차점에서 활성 존의 제1 반도체 영역 위에 놓인 제1 유전체층을 갖는다. 트랜지스터는 판독 게이트-스트립과 활성 존의 교차점에서 활성 존에 채널 영역을 갖는다. 단자 전도체는 활성 존에서 트랜지스터의 단자 영역 위에 놓인다. 프로그래밍 전도성 라인들의 그룹은 하나 이상의 게이트 비아-연결부의 그룹을 통해 프로그래밍 게이트-스트립에 전도성으로 연결된다. 비트 연결부는 하나 이상의 단자 비아-연결부들을 통해 단자 전도체에 전도성으로 연결된다.
Description
<우선권 주장 및 교차 참조>
본 출원은, 2020년 6월 4일에 출원된 미국의 임시 특허 출원 제63/034,657의 우선권을 주장하는 바이며, 이 미국 출원은 참고로 본 명세서에 포함된다.
집적 회로(IC, Integrated Circuit)는, IC의 전원이 꺼졌을 때 데이터가 소실되지 않는 비휘발성 메모리(NVM, Non-Volatile Memory)를 제공하기 위해 1회 프로그래밍 가능한(OTP, One-Time-Programmable) 메모리 엘리먼트를 포함하기도 한다. NVM의 한 유형은, 다른 회로 엘리먼트에 연결된 유전체 물질(산화물 등)의 층을 사용하여 IC에 통합된 안티-퓨즈(anti-fuse) 비트를 포함한다. 안티-퓨즈 비트를 프로그래밍하기 위해, 프로그래밍 전기장이 유전체 물질층에 걸쳐 인가되어 유전체 물질을 지속 가능하게 변경(예를 들어, 파괴)하고, 이로 인해 유전체 물질층의 저항을 감소시킨다. 일반적으로, 안티-퓨즈 비트의 상태를 결정하기 위해, 판독 전압이 유전체 물질층에 인가되고, 그 결과의 전류가 판독된다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 메모리 디바이스의 레이아웃 설계를 생성하는 방법의 순서도이다.
도 2-3은 일부 실시예들에 따른, 레이아웃 설계 공정들의 다양한 단계들에서 메모리 디바이스의 부분 레이아웃 다이어그램들이다.
도 4a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 4b는 일부 실시예들에 따른, 도 4a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 4c는 일부 실시예들에 따른, 도 4a의 라인(Q-Q')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 5a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 5b는 일부 실시예들에 따른, 도 5a의 라인(P-P')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 5c는 일부 실시예들에 따른, 도 5a의 라인(Q-Q')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 6a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 6b는 일부 실시예들에 따른, 도 6a의 라인(P-P')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다.
도 6c는 일부 실시예들에 따른, 도 6a의 라인(Q-Q')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 7a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 7b는 일부 실시예들에 따른, 도 7a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 7c는 일부 실시예들에 따른, 도 7a의 라인(Q-Q')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다.
도 8a는 일부 실시예들에 따른, 도 5a 및 도 7a의 부분 레이아웃 다이어그램들 중 하나에 의해 지정된 메모리 디바이스의 등가 회로이다.
도 8b는 일부 실시예들에 따른, 메모리 회로가 프로그래밍 동작으로 프로그래밍된 후의 메모리 디바이스의 등가 회로이다.
도 9a는 일부 실시예들에 따른 판독 모드의 1-비트 메모리 셀의 등가 회로이다.
도 9b는 일부 실시예들에 따른 판독 모드의 1-비트 메모리 셀의 등가 회로이다.
도 10a는 일부 실시예들에 따른 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10b는 일부 실시예들에 따른, 도 10a의 수정예에 기초한 연장된 비아-연결부들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10c는 일부 실시예들에 따른, 도 10a의 수정예에 기초한 병합된 프로그래밍 전도성 라인들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10d는 일부 실시예들에 따른, 도 10c의 수정예에 기초한, 연장된 비아-연결부들 및 병합된 프로그래밍 전도성 라인들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 11a-11d는 일부 실시예들에 따른, 도 10a-10d의 수정예들에 기초한 다중 단말 비아-연결부들을 갖는 부분 레이아웃 다이어그램이다.
도 12a-12d는 일부 실시예들에 따른, 도 10a-10d의 수정예들에 기초한 연장된 단자 비아-연결부들을 갖는 부분 레이아웃 다이어그램이다.
도 13은 도 5a의 부분 레이아웃 다이어그램의 변형예에 기초한 부분 레이아웃 다이어그램이다.
도 14는 일부 실시예들에 따른 전자 설계 자동화(EDA, Electronic Design Automation) 시스템의 블록도이다.
도 15는 일부 실시예들에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 1은 일부 실시예들에 따른 메모리 디바이스의 레이아웃 설계를 생성하는 방법의 순서도이다.
도 2-3은 일부 실시예들에 따른, 레이아웃 설계 공정들의 다양한 단계들에서 메모리 디바이스의 부분 레이아웃 다이어그램들이다.
도 4a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 4b는 일부 실시예들에 따른, 도 4a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 4c는 일부 실시예들에 따른, 도 4a의 라인(Q-Q')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 5a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 5b는 일부 실시예들에 따른, 도 5a의 라인(P-P')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 5c는 일부 실시예들에 따른, 도 5a의 라인(Q-Q')으로 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 6a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 6b는 일부 실시예들에 따른, 도 6a의 라인(P-P')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다.
도 6c는 일부 실시예들에 따른, 도 6a의 라인(Q-Q')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 7a는 일부 실시예들에 따른, 도 2-3의 레이아웃 다이어그램에 기초한 메모리 디바이스의 부분 레이아웃 다이어그램이다.
도 7b는 일부 실시예들에 따른, 도 7a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다.
도 7c는 일부 실시예들에 따른, 도 7a의 라인(Q-Q')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다.
도 8a는 일부 실시예들에 따른, 도 5a 및 도 7a의 부분 레이아웃 다이어그램들 중 하나에 의해 지정된 메모리 디바이스의 등가 회로이다.
도 8b는 일부 실시예들에 따른, 메모리 회로가 프로그래밍 동작으로 프로그래밍된 후의 메모리 디바이스의 등가 회로이다.
도 9a는 일부 실시예들에 따른 판독 모드의 1-비트 메모리 셀의 등가 회로이다.
도 9b는 일부 실시예들에 따른 판독 모드의 1-비트 메모리 셀의 등가 회로이다.
도 10a는 일부 실시예들에 따른 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10b는 일부 실시예들에 따른, 도 10a의 수정예에 기초한 연장된 비아-연결부들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10c는 일부 실시예들에 따른, 도 10a의 수정예에 기초한 병합된 프로그래밍 전도성 라인들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 10d는 일부 실시예들에 따른, 도 10c의 수정예에 기초한, 연장된 비아-연결부들 및 병합된 프로그래밍 전도성 라인들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다.
도 11a-11d는 일부 실시예들에 따른, 도 10a-10d의 수정예들에 기초한 다중 단말 비아-연결부들을 갖는 부분 레이아웃 다이어그램이다.
도 12a-12d는 일부 실시예들에 따른, 도 10a-10d의 수정예들에 기초한 연장된 단자 비아-연결부들을 갖는 부분 레이아웃 다이어그램이다.
도 13은 도 5a의 부분 레이아웃 다이어그램의 변형예에 기초한 부분 레이아웃 다이어그램이다.
도 14는 일부 실시예들에 따른 전자 설계 자동화(EDA, Electronic Design Automation) 시스템의 블록도이다.
도 15는 일부 실시예들에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
아래의 개시는 본 개시의 다양한 피처(feature)를 구현하기 위한 많은 다양한 실시예들 또는 예를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처(feature) 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
1회 프로그래밍 가능한(OTP, One-Time-Programmable) 메모리 디바이스는 일반적으로 메모리 셀들의 어레이를 포함한다. 일부 실시예들에서, 1-비트 메모리 셀은 안티-퓨즈 구조체 및 판독 트랜지스터를 포함한다. 안티-퓨즈 구조체는 판독 트랜지스터의 제1 반도체 단자에 전도성으로 연결된 반도체 영역 위에 있는 유전체층을 갖고, 판독 트랜지스터의 제2 반도체 단자는 비트 전도성 라인에 전도성으로 연결된다. 안티-퓨즈 구조체의 게이트는 워드 프로그래밍 라인에 전도성으로 연결되고, 판독 트랜지스터의 게이트 단자는 워드 판독 라인에 전도성으로 연결된다. 메모리 디바이스가 프로그래밍된 후에, 안티-퓨즈 구조체의 게이트와 반도체 영역 사이에 있는 유전체층의 저항 값은 1-비트 메모리 셀에 저장된 논리 값에 상응한다.
판독 동작 동안, 판독 트랜지스터가 턴온되고, 판독 전압이 워드 프로그래밍 라인에 인가되면, 안티-퓨즈 구조체의 유전체층을 통과하는 전류가 유도된다. 판독 트랜지스터의 반도체 채널을 통과하고 비트 전도성 라인을 통과한 후에, 유도 전류(induced current)는 감지 증폭기에 의해 감지된다. 감지 증폭기에 의해 감지된 유도 전류는, 1-비트 메모리 셀에 저장된 논리 값을 판단하는 데 사용된다. 일부 실시예들에서, 안티-퓨즈 구조체의 게이트와 워드 프로그래밍 라인 사이의 전도성 연결부를 개선하면, 감지 증폭기가 안티-퓨즈 구조체의 유전체층을 통과하는 전류를 검출하기 위한 감도 및 신뢰성이 향상된다. 일부 실시예들에서, 판독 트랜지스터의 제2 반도체 단자와 비트 전도성 라인 사이의 전도성 연결부를 개선하면, 감지 증폭기가 안티-퓨즈 구조체의 유전체층을 통과하는 전류를 감지하는 감도 및 신뢰성이 또한 향상된다.
도 1은 일부 실시예들에 따른 메모리 디바이스의 레이아웃 설계를 생성하는 방법(100)의 순서도다. 도 2-3, 도 4a 및 도 5a는, 일부 실시예들에 따른 레이아웃 설계 공정의 다양한 단계들에서 메모리 디바이스들의 부분 레이아웃 다이어그램들이다.
도 1의 방법(100)의 동작(110)에서, 활성 존(zone) 패턴들의 어레이가 생성된다. 각각의 활성 존 패턴은, 메모리 디바이스의 대응하는 활성 존을 지정한다(specify). 동작(120)에서, 활성 존 패턴들과 교차하는 프로그래밍 게이트-스트립 패턴들 및 판독 게이트-스트립 패턴들이 생성된다. 각각의 프로그래밍 게이트-스트립 패턴은, 메모리 디바이스에서 대응하는 프로그래밍 게이트-스트립을 지정한다. 각각의 판독 게이트-스트립 패턴은 메모리 디바이스에서 대응하는 판독 게이트-스트립을 지정한다. 동작(130)에서, 활성 존 패턴들과 교차하는 단자 전도체 패턴들이 생성된다. 각각의 단자 전도체 패턴은 메모리 디바이스의 대응하는 단자 전도체를 지정한다. 일부 실시예들에서, 동작(130) 이후에 생성된 메모리 디바이스의 부분 레이아웃 다이어그램이 도 2에 도시된다.
도 2에 도시된 바와 같이, 메모리 디바이스는 X-방향으로 연장되는 활성 존들(251-254)의 어레이, Y-방향으로 연장되는 프로그래밍 게이트-스트립들(220A 및 220B), 및 Y-방향으로 연장되는 판독 게이트-스트립들(240A 및 240B)을 포함한다. Y-방향은 X-방향에 수직이다. 메모리 디바이스는 Y-방향으로 연장되는 단자 전도체들(261, 262, 263 및 264)을 또한 포함한다. 단자 전도체들(261, 262, 263 및 264)은 활성 존에서 트랜지스터들의 소스 단자들 또는 드레인 단자들을 제공한다.
프로그래밍 게이트-스트립들(220A 및 220B)은 안티-퓨즈 구조체들을 프로그래밍하도록 구성된다. 프로그래밍 게이트-스트립(220A)은 프로그래밍 게이트-스트립들(220A)에 의해 프로그래밍 가능한 안티-퓨즈 구조체의 반도체 영역에 걸쳐 활성 존들(251-254)의 각각과 교차하고, 프로그래밍 게이트-스트립들(220A)과 반도체 영역 사이의 전도성 커플링은 반도체 영역 위에 놓인 유전체층의 격리 특성에 따라 달라진다. 프로그래밍 게이트-스트립들(220B)은 프로그래밍 게이트-스트립들(220AB)에 의해 프로그래밍 가능한 안티-퓨즈 구조체의 반도체 영역에 걸쳐 활성 존들(251-254)의 각각과 교차하고, 프로그래밍 게이트-스트립들(220B)과 반도체 영역 사이의 전도성 커플링은 반도체 영역 위에 놓인 유전체층의 격리 특성에 따라 달라진다. 판독 게이트-스트립들(240A 및 240B)은 판독 트랜지스터들의 채널 전도도를 제어하도록 구성된다. 판독 게이트-스트립(240A)은 판독 게이트-스트립(240A)에 연결된 게이트 전극을 갖는 판독 트랜지스터의 채널 영역에 걸쳐 활성 존들(251-254)의 각각과 교차한다. 판독 게이트-스트립(240B)은 판독 게이트-스트립(240B)에 연결된 게이트 전극을 갖는 판독 트랜지스터의 채널 영역에 걸쳐 활성 존들(251-254)의 각각과 교차한다. 단자 전도체들(261, 262, 263 및 264)의 각각은, 제1 판독 트랜지스터 및 제2 판독 트랜지스터의 단자 영역에 걸쳐 활성 존들(251, 252, 253 또는 254)과 대응하게 교차하고, 제1 판독 트랜지스터 및 제2 판독 트랜지스터의 게이트 전극들은 판독 게이트-스트립(240A) 및 판독 게이트-스트립(240B)에 대응하게 연결된다. 트랜지스터의 단자 영역은 트랜지스터의 소스 영역 또는 트랜지스터의 드레인 영역이다.
도 1에서, 동작(130) 이후에, 더 많은 레이아웃 패턴들이 생성된다. 동작(140)에서, 프로그래밍 전도성 라인 패턴들, 판독 전도성 라인 패턴들 및 비트 연결부 패턴들이 생성된다. 각각의 프로그래밍 전도성 라인 패턴은 메모리 디바이스에서 대응하는 프로그래밍 전도성 라인을 지정하고, 각각의 판독 전도성 라인 패턴은 메모리 디바이스에서 대응하는 판독 전도성 라인을 지정하고, 각각의 비트 연결부 패턴은 메모리 디바이스에서 대응하는 비트 연결부를 지정한다. 동작(145)에서, 게이트 비아-연결부 패턴들과 단자 비아-연결부 패턴들이 다양한 위치에 배치된다. 각각의 게이트 비아-연결부 패턴은 메모리 디바이스에서 대응하는 게이트 비아-연결부를 지정하고, 각각의 단자 비아-연결부 패턴은 메모리 디바이스에서 대응하는 단자 비아-연결부를 지정한다. 게이트 비아-연결부 패턴들은 프로그래밍 게이트-스트립 패턴들과 프로그래밍 전도성 라인 패턴들 사이의 교차점들에 그리고 프로그래밍 게이트-스트립 패턴들과 판독 전도성 라인 패턴들 사이의 교차점들에 배치된다. 단자 비아-연결부 패턴들은 비트 연결부 패턴들과 단자 전도체 패턴들에 의해 형성된 중첩 영역들에 배치된다. 일부 실시예들에서, 동작(145) 이후에 생성된 메모리 디바이스의 부분 레이아웃 다이어그램이 도 3에 도시된다.
도 3은 도 2의 부분 레이아웃 다이어그램에 중첩된 추가 드로잉 패턴들을 포함한다. 도 3의 부분 레이아웃 다이어그램에 도시된 바와 같이, 메모리 디바이스는 프로그래밍 게이트-스트립(220A)에 대해 그룹들(391A, 392A, 393A 및 394A)로 배열된 프로그래밍 전도성 라인들 및 프로그래밍 게이트-스트립(220B)에 대해 그룹들(391B, 392B, 393B 및 394B)로 배열된 프로그래밍 전도성 라인들을 또한 포함한다. 각각의 프로그래밍 전도성 라인은 X-방향으로 연장된다. 그룹(391A) 및 그룹(391B)의 프로그래밍 전도성 라인들은 활성 존들(251)과 연관된다. 그룹(392A) 및 그룹(392B)의 프로그래밍 전도성 라인들은 활성 존들(252)과 연관된다. 그룹(393A) 및 그룹(393B)의 프로그래밍 전도성 라인들은 활성 존들(253)과 연관된다. 그룹(394A) 및 그룹(394B)의 프로그래밍 전도성 라인들은 활성 존들(254)과 연관된다. 그룹들(391A, 392A, 393A 및 394A)의 프로그래밍 전도성 라인들의 각각은 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220A)에 전도성으로 연결된다. 그룹들(391B, 392B, 393B 및 394B)의 프로그래밍 전도성 라인들의 각각은 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220B)에 전도성으로 연결된다.
도 3의 부분 레이아웃 다이어그램에 의해 도시된 바와 같이, 메모리 디바이스는 비트 연결부들(361, 362, 363 및 364)을 더 포함한다. 각각의 비트 연결부들(361, 362, 363 및 364)은 단자 비아-연결부(VD)를 통해 대응하는 단자 전도체들(261, 262, 263 및 264) 중 하나에 전도성으로 연결된다.
도 3의 부분 레이아웃 다이어그램에 의해 도시된 바와 같이, 메모리 디바이스는, 또한, 판독 게이트-스트립(240A)을 위한 판독 전도성 라인들(312 및 334) 및 판독 게이트-스트립(240B)을 위한 판독 전도성 라인들(323 및 345)을 포함한다. X-방향으로 연장되는 판독 전도성 라인들(312)은 활성 존들(251)과 활성 존들(252) 사이에 평행하게 배치된다. X-방향으로 연장되는 판독 전도성 라인들(334)은 활성 존들(253)과 활성 존들(254) 사이에 평행하게 배치된다. X-방향으로 연장되는 판독 전도성 라인들(323)은 활성 존들(252)과 활성 존들(253) 사이에 평행하게 배치된다. X-방향으로 연장되는 판독 전도성 라인들(345)은 활성 존들(254)과 다른 인접한 활성 존(도면에 미도시) 사이에 평행하게 배치된다. 판독 전도성 라인들(312 및 334) 각각은 게이트 비아-연결부(VG)를 통해 판독 게이트-스트립(240A)에 전도성으로 연결된다. 판독 전도성 라인들(323 및 345)의 각각은 게이트 비아-연결부(VG)를 통해 판독 게이트-스트립(240B)에 전도성으로 연결된다.
도 1에서. 동작(145) 후에, 더 많은 레이아웃 패턴들이 생성된다. 동작(150)에서, 워드 프로그래밍 라인 패턴들, 워드 판독 라인 패턴들 및 비트 전극 패턴들이 생성된다. 각각의 워드 프로그래밍 라인 패턴은 메모리 디바이스의 대응하는 워드 프로그래밍 라인을 지정한다. 각각의 워드 판독 라인 패턴은 메모리 디바이스에서 대응하는 워드 판독 라인을 지정한다. 각각의 비트 전극 패턴은 메모리 디바이스에서 대응하는 비트 전극을 지정한다. 동작(155)에서, 비아-연결부(VIA0) 패턴은 다양한 위치에 배치된다. 각각의 비아-연결부(VIA0) 패턴은 메모리 디바이스에서 대응하는 비아-연결부(VIA0)를 지정한다. 비아-연결부(VIA0) 패턴들 중 일부는 프로그래밍 전도성 라인 패턴들과 워드 프로그래밍 라인 패턴들 사이의 교차점들에 배치된다. 비아-연결부(VIA0) 패턴들 중 일부는 판독 전도성 라인 패턴들과 워드 판독 라인 패턴들 사이의 교차점들에 배치된다. 비아-연결부(VIA0) 패턴들 중 일부는 비트 전극 패턴들과 비트 연결부 패턴들에 의해 형성된 중첩 영역들에 배치된다. 일부 실시예들에서, 동작(155) 이후에 생성된 메모리 디바이스의 부분 레이아웃 다이어그램이 도 4a에 도시된다.
도 4a의 부분 레이아웃은, 도 3의 부분 레이아웃 다이어그램에 중첩된 추가 드로잉 패턴들을 포함한다. 도 4a의 부분 레이아웃 다이어그램에 도시된 바와 같이, 메모리 디바이스는 비트 전극들(461, 462, 463 및 464)을 더 포함한다. 비트 전극들(461, 462, 463 및 464)의 각각은 비아-연결부(VIA0)를 통해 대응하는 비트 연결부들(361, 362, 363, 364) 중 하나에 전도성으로 연결된다. 도 4a의 부분 레이아웃 다이어그램에 의해 도시된 바와 같이, 메모리 디바이스는 Y-방향으로 연장되는 워드 프로그래밍 라인들(420A 및 420B) 및 Y-방향으로 연장되는 워드 판독 라인들(440A 및 440B)도 또한 포함한다. 워드 프로그래밍 라인(420A)은, 워드 프로그래밍 라인들(420A)과 프로그래밍 전도성 라인들 사이의 교차점들에서 비아-연결부들(VIA0)을 통해 그룹들(391A, 392A, 393A 및 394A)의 프로그래밍 전도성 라인들에 전도성으로 연결된다. 워드 프로그래밍 라인(420B)은 워드 프로그래밍 라인들(420B)과 프로그래밍 전도성 라인들 사이의 교차점들에서 비아-연결부들(VIA0)을 통해 그룹들(391B, 392B, 393B 및 394B)의 프로그래밍 전도성 라인에 전도성으로 연결된다. 워드 판독 라인(440A)은 워드 판독 라인들(440A)과 판독 전도성 라인들 사이의 교차점들에서 비아-연결부들(VIA0)을 통해 판독 전도성 라인들(312 및 334)에 전도성으로 연결된다. 워드 판독 라인(440B)은 워드 판독 라인들(440B)과 판독 전도성 라인들 사이의 교차점들에서 비아-연결부들(VIA0)을 통해 판독 전도성 라인들(323, 345)에 전도성으로 연결된다.
도 4b는, 일부 실시예들에 따른 도 4a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다. 도 4b에서, 워드 프로그래밍 라인(420A)은 그룹(392A)의 프로그래밍 전도성 라인들을 통해 프로그래밍 게이트-스트립(220A)에 전도성으로 연결된다. 그룹(392A)의 프로그래밍 전도성 라인들은 층간 유전체 물질들의 절연층(ILD1) 위에 놓인다. 절연층(ILD1)은 프로그래밍 게이트-스트립(220A) 및 활성 존(252)의 반도체 물질들을 덮는다. 일부 실시예들에서, 도 4b에 도시된 활성 존(252)의 반도체 물질들은 핀 구조체의 단면이다. 프로그래밍 게이트-스트립(220A)은 안티-퓨즈 구조체의 게이트 전극을 형성한다. 안티-퓨즈 구조체는 프로그래밍 게이트-스트립(220A)과 활성 존(252)의 반도체 영역(458) 사이에 유전체층(456)을 갖는다. 절연층(ILD1)을 통과하는 게이트 비아-연결부(VG)는 프로그래밍 게이트-스트립들(220A)에 그룹(392A)의 프로그래밍 전도성 라인을 전도성으로 연결한다. 도 4b에서, 워드 프로그래밍 라인(420A) 및 워드 판독 라인(440A)은 층간 유전체 물질들의 절연층(ILD2) 위에 놓인다. 절연층(ILD2)은 그룹(392A)의 프로그래밍 전도성 라인들 및 절연층(ILD1)을 덮는다. 절연층(ILD2)을 통과하는 비아-연결부(VIA0)는 그룹(392A)의 프로그래밍 전도성 라인에 워드 프로그래밍 라인(420A)을 전도성으로 연결한다.
도 4c는, 일부 실시예들에 따른, 도 4a의 라인(Q-Q')으로 지정된 절단면에서 메모리 디바이스의 단면도이다. 도 4c에서, 비트 전극(462)은 비트 연결부(362)를 통해 단자 전도체(262)에 전도성으로 연결된다. 비트 전극(462)은 비트 연결부(362) 및 절연층(ILD1)을 덮는 절연층(ILD2) 위에 놓인다. 비트 연결부(362)는 단자 전도체(262)를 덮는 절연층(ILD1) 위에 놓인다. 단자 전도체(262)는 활성 존(252)에서 두 개의 판독 트랜지스터의 소스/드레인 영역들과 중첩된다. 두 개의 판독 트랜지스터(도 4a에 도시됨) 중 하나는 판독 게이트-스트립들(240A)과 활성 존(252) 사이의 교차점(도 4a)에 채널 영역을 갖는다. 두 개의 판독 트랜지스터(도 4a에 도시됨) 중 다른 하나는 판독 게이트-스트립들(240B)과 활성 존(252) 사이의 교차점(도 4a)에 채널 영역을 갖는다. 일부 실시예들에서, 판독 트랜지스터들은 핀 구조체들로 형성된다. 도 4c의 비제한적인 예에서, 판독 트랜지스터들은 활성 존(252) 내의 세 개의 핀 구조체로 형성되고, 단자 전도체(262)는 세 개의 핀 구조체에서 소스/드레인 영역들과의 전도성 접촉부를 형성한다. 대안적인 실시예들에서, 판독 트랜지스터들은 평면형 트랜지스터로서 형성되고, 단자 전도체(262)는 활성 존(252)의 고농도로 도핑된 확산 영역들에서 소스/드레인 영역들과 전도성 접촉부를 형성한다. 또 다른 대안적인 실시예들에서, 판독 트랜지스터는 나노 트랜지스터로서 형성되고, 단자 전도체(262)는 나노 트랜지스터의 나노 시트 또는 나노 와이어의 소스/드레인 영역들과 전도성 접촉부를 형성한다. 도 4c에서, 절연층(ILD2)을 통과하는 비아-연결부(VIA0)는 비트 전극(462)을 비트 연결부(362)와 전도성으로 연결한다. 절연층(ILD1)을 통과하는 단자 비아-연결부(VD)는 비트 연결부(362)를 단자 전도체(262)와 전도성으로 연결한다.
도 1에서, 동작(155) 후에, 더 많은 레이아웃 패턴들이 생성된다. 동작(160)에서, 비트 전도성 라인 패턴들이 생성된다. 각각의 비트 전도성 라인 패턴은 메모리 디바이스의 대응하는 비트 전도성 라인을 지정한다. 동작(165)에서, 비아-연결부(VIA1) 패턴들은 다양한 위치에 배치된다. 각각의 비아-연결부(VIA1) 패턴은 메모리 디바이스에서 대응하는 비아-연결부(VIA1)를 지정한다. 비아-연결부(VIA1) 패턴들은 비트 전극 패턴들과 비트 전도성 라인 패턴들에 의해 형성된 중첩 영역들에 배치된다. 일부 실시예들에서, 동작(165) 이후에 생성된 메모리 디바이스의 부분 레이아웃 다이어그램이 도 5a에 도시된다.
도 5a의 부분 레이아웃은, 도 4a의 부분 레이아웃 다이어그램에 중첩된 추가 드로잉 패턴들을 포함한다. 도 5a의 부분 레이아웃 다이어그램에 도시된 바와 같이, 메모리 디바이스는 X-방향으로 연장되는 비트 전도성 라인들(510, 520, 530 및 540)을 포함한다. 각각의 비트 전도성 라인들(510, 520, 530, 540)은 비아-연결부(VIA1)를 통해 대응하는 비트 전극(461, 462, 463 또는 464)에 전도성으로 연결된다.
도 5b는, 일부 실시예들에 따른 도 5a의 라인(P-P')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다. 도 5c는, 일부 실시예들에 따른 도 5a의 라인(Q-Q')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다. 도 5b 및 도 5c에서, 비트 전도성 라인(520)은 절연층(ILD3) 위에 놓인다. 도 5b에서, 절연층(ILD3)은 워드 프로그래밍 라인(420A) 및 워드 판독 라인(440A)을 덮는다. 도 5c에서, 절연층(ILD3)은 비트 전극(462)을 덮는다. 절연층(ILD3)을 통과하는 비아-연결부(VIA1)는 비트 전극(462)에 비트 전도성 라인(520)을 전도성으로 연결한다.
도 4a의 부분 레이아웃 다이어그램에서, 비아-연결부(VIA0)의 면적은 게이트 비아-연결부(VG)의 면적보다 크고, 게이트 비아-연결부(VG)의 경계는 비아-연결부(VIA0)의 경계 내에 있다. 대안적인 실시예들에서, 비아-연결부(VIA0)의 면적은 게이트 비아-연결부(VG)의 면적보다 작으며, 비아-연결부(VIA0)의 경계는 게이트 비아-연결부(VG)의 경계 내에 있다. 일부 실시예들에서, 비아-연결부(VIA0)의 면적은 게이트 비아-연결부(VG)의 면적과 동일하고, 비아-연결부(VIA0) 및 게이트 비아-연결부(VG)는 레이아웃 다이어그램에서 동일한 면적을 차지한다.
도 5a의 부분 레이아웃 다이어그램에서, 비아-연결부(VIA1)의 면적은 비아-연결부(VIA0)의 면적 및 단자 비아-연결부(VD)의 면적보다 크다. 대안적인 실시예들에서, 비아-연결부(VIA1)의 면적은 비아-연결부(VIA0)의 면적 및/또는 단자 비아-연결부(VD)의 면적보다 작다. 일부 실시예들에서, 비아-연결부(VIA1)의 면적은 비아-연결부(VIA0)의 면적 및/또는 단말 비아-연결부(VD)의 면적과 동일하다. 일부 실시예들에서, 도 6a-6c 및 도 7a-7c에 도시된 바와 같이, 비아-연결부(VIA1), 비아-연결부(VIA0), 게이트 비아-연결부(VG) 및 단자 비아-연결부(VD) 중 일부는 중첩된 영역을 갖지 않는다.
도 6a는 일부 실시예들에 따라 레이아웃 설계 공정들의 중간 단계들에 있는 메모리 디바이스의 부분 레이아웃 다이어그램이다. 도 6b는 일부 실시예들에 따라 도 6a의 라인(P-P')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다. 도 6c는 일부 실시예들에 따라 도 6a의 라인(Q-Q')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다. 비아-연결부(VIA0) 패턴들을 제외하고는, 도 6a의 레이아웃 설계는 도 4a의 레이아웃 설계와 동일하다. 비교로서, 도 4a의 비아-연결부(VIA0) 패턴은 게이트 비아-연결부(VG) 패턴 또는 단자 비아-연결부(VD) 패턴과 중첩된다. 그러나, 도 6a에서는, 비아-연결부(VIA0) 패턴은 게이트 비아-연결부(VG) 또는 단자 비아-연결부(VD)와 중첩되지 않는다. 예를 들어, 도. 6a 및 도 6b에서, (예를 들어, 그룹(392A)의) 프로그래밍 전도성 라인과 워드 프로그래밍 라인(420A)을 연결하기 위한 비아-연결부(VIA0)는, (예를 들어, 그룹(392A)의) 프로그래밍 전도성 라인과 프로그래밍 게이트-스트립(220A)을 연결하기 위한 게이트 비아-연결부(VG)에 대해 X-방향으로 시프팅된다. 도 6a 및 도 6c에서, 비트 연결부(예를 들어, 362)와 비트 전극(예를 들어, 462)을 연결하기 위한 비아-연결부(VIA0)는 비트 연결부(예를 들어, 362)와 단자 전도체(예를 들어, 262)를 연결하기 위한 단자 비아-연결부(VD)에 대해 Y-방향으로 시프팅된다.
도 7a는 일부 실시예들에 따라 레이아웃 설계 공정들의 중간 단계들에 있는 메모리 디바이스의 부분 레이아웃 다이어그램이다. 도 7b는 일부 실시예들에 따라 도 7a의 라인(P-P')으로 지정된 절단면에서의 메모리 디바이스의 단면도이다. 도 7c는 일부 실시예들에 따라 도 7a의 라인(Q-Q')에 의해 지정된 절단면에서 메모리 디바이스의 단면도이다. 비아-연결부(VIA1) 패턴들 및 비아-연결부(VIA0) 패턴들을 제외하고는, 도 7a의 레이아웃 설계는 도 5a의 레이아웃 설계와 동일하다. 비교로서, 도 5a의 비아-연결부(VIA1)는 비아-연결부(VIA0) 및 단자 비아-연결부(VD)와 중첩된다. 그러나, 도 7a에서는, 비아-연결부(VIA1)는 비아-연결부(VIA0) 및 단자 비아-연결부(VD)와 중첩되지 않는다. 예를 들어, 도 7a 및 도 7c에서, 비트 전극(462)과 비트 전도성 라인(520)을 연결하기 위한 비아-연결부(VIA1)는 비트 연결부(362)와 비트 전극(462)을 연결하기 위한 비아-연결부(VIA0)에 대해 Y-방향으로 시프팅된다. 도 7a 및 도 7c에서, 비트 전극(462)과 비트 전도성 라인(520)을 연결하기 위한 비아-연결부(VIA1)는, 또한, 비트 연결부(362)와 단자 전도체(262)를 연결하기 위한 단자 비아-연결부(VD)에 대해 Y-방향으로 시프팅된다.
도 8a는, 일부 실시예들에 따른, 도 5a 및 도 7a의 부분 레이아웃 다이어그램들 중 하나에 의해 지정된 메모리 디바이스의 등가 회로이다. 도 8에서, 안티-퓨즈 구조체들(S1A, S2A, S3A 및 S4A)의 게이트 단자들이 프로그래밍 게이트-스트립들(220A)에 의해 연결되고, 안티-퓨즈 구조체들(S1B, S2B, S3B 및 S4B)의 게이트 단자들은 프로그래밍 게이트-스트립(220B)에 의해 연결된다. 안티-퓨즈 구조체들(S1A, S2A, S3A 및 S4A)의 각각의 게이트 단자는 그룹들(391A, 392A, 393A 및 394A)의 프로그래밍 전도성 라인들을 통해 워드 프로그래밍 라인(420A)에 대응하게 연결된다. 안티-퓨즈 구조체들(S1B, S2B, S3B 및 S4B)의 각각의 게이트 단자는 그룹들(391B, 392B, 393B 및 394B)의 프로그래밍 전도성 라인들을 통해 워드 프로그래밍 라인(420B)에 대응하게 연결된다. 도 8에서, 프로그래밍 전도성 라인들의 각각의 그룹(예를 들어, 그룹들(391A-394A 및 391B-394B)의 각각)은 세 개의 프로그래밍 전도성 라인을 갖는다. 다른 실시예들에서, 프로그래밍 전도성 라인들의 각각의 그룹은 프로그래밍 전도성 라인들을 세 개 더 갖는다. 프로그래밍 전도성 라인의 수는 안티-퓨즈 구조체의 게이트 단자로부터 대응하는 워드 프로그래밍 라인까지의 연결부들의 수와 일치한다. 안티-퓨즈 구조체의 게이트 단자로부터 대응하는 워드 프로그래밍 라인으로의 각각의 연결부는 도 8a의 저항성 엘리먼트와 등가이다. 프로그래밍 전도성 라인의 수는 안티-퓨즈 구조체의 게이트 단자에서 대응하는 워드 프로그래밍 라인으로의 병렬 연결부들의 전기 저항을 최소화하는 것이 선택되며, 프로그래밍 전도성 라인들의 면적은 병렬 연결부들을 위해 할당된 영역의 상한 내로 유지된다.
도 8a에서, 판독 트랜지스터들(T1A, T2A, T3A 및 T4A)의 게이트 단자들은 판독 게이트-스트립(240A)에 의해 연결되고, 판독 트랜지스터들(T1B, T2B, T3B 및 T4B)의 게이트 단자들은 판독 게이트-스트립(240B)에 의해 연결된다. 단자 전도체(261)에서 판독 트랜지스터들(T1A 및 T1B)의 반도체 단자들은 비트 전도성 라인들(510)에 공동으로(jointly) 연결된다. 단자 전도체(262)에서 판독 트랜지스터들(T2A 및 T2B)의 반도체 단자들은 비트 전도성 라인들(520)에 공동으로 연결된다. 단자 전도체(263)에서 판독 트랜지스터들(T3A 및 T3B)의 반도체 단자들은 비트 전도성 라인들(530)에 공동으로 연결된다. 단자 전도체(264)에서 판독 트랜지스터들(T4A 및 T4B)의 반도체 단자들은 비트 전도성 라인들(540)에 공동으로 연결된다. 판독 게이트-스트립(240A)은 판독 전도성 라인들(312 및 334)을 통해 워드 판독 라인(440A)에 전도성으로 연결된다. 판독 게이트-스트립(240B)은 판독 전도성 라인들(323, 345)을 통해 워드 판독 라인(440B)에 전도성으로 연결된다.
도 8a에서, 메모리 디바이스는 제1 행에 두 개의 1-비트 메모리 셀들(B11 및 B12), 제2 행에 두 개의 1-비트 메모리 셀들(B21 및 B22), 제3 행에 두 개의 1-비트 메모리 셀들(B31 및 B32), 및 제4 행에 두 개의 1-비트 메모리 셀들(B41 및 B42)을 포함한다. 메모리 디바이스의 각각의 행에, 두 개의 안티-퓨즈 구조체, 두 개의 판독 트랜지스터 및 두 개의 프로그래밍 전도성 라인 그룹이 2-비트 메모리 셀로 연결된다. 각각의 행의 2-비트 메모리 셀은 제1 1-비트 메모리 셀 및 제2 1-비트 메모리 셀을 포함한다. 제1 1-비트 메모리 셀은 워드 프로그래밍 라인(420A)에 의해 제어되는 제1 안티-퓨즈 구조체 및 워드 판독 라인(440A)에 의해 제어되는 제1 판독 트랜지스터를 포함한다. 또한, 제1 1-비트 메모리 셀은 제1 안티-퓨즈 구조체의 게이트에 직접 연결된 프로그래밍 전도성 라인들의 그룹을 포함한다. 제2 1-비트 메모리 셀은 워드 프로그래밍 라인(420B)에 의해 제어되는 제2 안티-퓨즈 구조체 및 워드 판독 라인(440B)에 의해 제어되는 제2 판독 트랜지스터를 포함한다. 또한, 제2 1-비트 메모리 셀은 제2 안티-퓨즈 구조체의 게이트에 직접 연결된 프로그래밍 전도성 라인들의 그룹을 포함한다. 예를 들어, 메모리 디바이스의 제2 행에서, 2-비트 메모리 셀은, 두 개의 안티-퓨즈 구조체(S2A 및 S2B), 두 개의 판독 트랜지스터(T2A 및 T2B) 및 프로그래밍 전도성 라인들의 두 개의 그룹(392A 및 392B)을 포함한다. 제2 행의 제1 1-비트 메모리 셀(B21)은 안티-퓨즈 구조체들(S2A), 판독 트랜지스터들(T2A) 및 프로그래밍 전도성 라인들의 그룹(392A)을 포함한다. 제2 행의 제2 1-비트 메모리 셀(B22)은 안티-퓨즈 구조체들(S2B), 판독 트랜지스터들(T2B) 및 프로그래밍 전도성 라인들의 그룹(392B)을 포함한다.
도 8a에서, 1-비트 메모리 셀들(B11, B21, B31 및 B41)의 열은 제1 1-비트 메모리 셀들의 어레이를 형성하고, 1-비트 메모리 셀들(B12, B22, B32 및 B42)의 열은 제2 1-비트 메모리 셀들의 어레이를 형성한다. 제1 1-비트 메모리 셀들의 어레이는 워드 프로그래밍 라인(420A) 및 워드 판독 라인(440A)에 의해 제어된다. 제2 1-비트 메모리 셀들의 어레이는 워드 프로그래밍 라인(420B) 및 워드 판독 라인(440B)에 의해 제어된다. 메모리 디바이스의 각각의 1-비트 메모리 셀은 1-비트 메모리 셀의 안티-퓨즈 구조체의 저항에 기초하여 논리 "1" 또는 논리 "0"을 저장하도록 구성된다. 일반적으로 1-비트 메모리 셀의 안티-퓨즈 구조체 및 판독 트랜지스터는 NMOS 디바이스 또는 PMOS 디바이스를 기반으로 할 수 있는다.
프로그래밍 동작 동안, 일부 실시예들에서, 선택된 열의 1-비트 메모리 셀들을 프로그래밍 모드로 설정함으로써, 1-비트 메모리 셀들 중 하나의 열이 각각의 할당된 기간 동안 프로그래밍을 위해 선택되고, 다른 열의 1-비트 메모리 셀들은 비-프로그래밍 모드로 설정된다. 예를 들어, 제1 열의 1-비트 메모리 셀들(B11, B21, B31 및 B41)은 제1 할당된 기간 동안 프로그래밍을 위해 선택되고, 제2 열의 1-비트 메모리 셀들(B12, B22, B32 및 B42)은 제1 할당된 기간 이후 제2 할당된 기간 동안 프로그래밍을 위해 선택된다.
제1 할당된 기간 동안, 제1 열의 1-비트 메모리 셀들(B11, B21, B31 및 B41)의 각각을 프로그래밍 모드로 설정하기 위해, 제1 열의 1-비트 메모리 셀들의 각각의 판독 트랜지스터는 워드 판독 라인(440A)에 인가된 전압에 의해 튜닝되고, 제1 열의 1-비트 메모리 셀들의 각각의 안티-퓨즈 구조체의 게이트 단자는 워드 프로그래밍 라인(420A)이 공급하는 프로그래밍 전압으로 유지된다. 제1 열의 1-비트 메모리 셀들이 프로그래밍 모드에 있는 경우, 그에 따라 비트 전도성 라인들(510, 520, 530 및 540)의 각각의 전압 레벨은, 1-비트 메모리 셀들(B11, B21, B31 및 B41)의 각각이 논리 "1"로 저장되었는지 또는 논리 "0"으로 저장되었는지 여부를 결정한다.
1-비트 메모리 셀이 프로그래밍 모드에 있을 때, 프로그래밍 이후의 안티-퓨즈 구조체의 유전체층의 잔류 비저항(residual resistivity)은 안티-퓨즈 구조체의 게이트에 인가된 프로그래밍 전압과 1-비트 메모리 셀의 반도체 영역에 인가되는 전압 사이의 전압 차에 의해 결정된다. 1-비트 메모리 셀의 저장된 논리 상태(로직 "1" 또는 논리 "0")는, 1-비트 메모리 셀이 프로그래밍된 후에 1-비트 메모리 셀의 안티-퓨즈 구조체에서 유전체층의 잔류 비저항에 의해 결정된다.
예를 들어, 프로그래밍을 위한 1-비트 메모리 셀들(B11, B21, B31, B41)을 선택하기 위해 워드 프로그래밍 라인(420A)에 프로그래밍 전압(VP)이 인가된 후에, 1-비트 메모리 셀(B21)의 안티-퓨즈 구조체에서 유전체층의 잔류 비저항은 비트 전도성 라인(520)에 인가되는 비트 전압(V[2, 1])에 의존한다. 전압 차(VP-V[2, 1])는, 1-비트 메모리 셀(B21)의 안티-퓨즈 구조체(S2A)에서 유전체층(예를 들어, 도 5b 또는 도 7b에서 456)의 잔류 비저항을 결정한다. 일부 실시예들에서, 안티-퓨즈 구조체(S2A) 및 판독 트랜지스터(T2A)가 NMOS 디바이스를 기반으로 하는 경우, 전압 차(VP-V[2, 1])가 임계 전압보다 크면 안티-퓨즈 구조체(S2A)의 유전체층(456)이 고장난다(break down). 그 결과, 안티-퓨즈 구조체(S2A)의 게이트와 안티-퓨즈 구조체(S2A)의 반도체 단자(n2A) 사이의 저항이 HIGH 저항 값에서 LOW 저항 값으로 변경된다. 반면에, 전압 차(VP-V[2, 1])가 임계 전압보다 작으면, 안티-퓨즈 구조체(S2A)의 게이트와 안티-퓨즈 구조체(S2A)의 반도체 단자(n2A) 사이의 저항은 HIGH 저항 값을 유지한다. HIGH 저항 값의 범위와 LOW 저항 값의 범위는 안티-퓨즈 구조체에서 유전체층의 두께, 면적 및 물질 유형에 따라 다르다. HIGH 저항 값의 범위와 LOW 저항 값의 범위는 안티-퓨즈 구조체의 다른 설계 요소에 따라서도 달라진다.
프로그래밍 동작 동안, 메모리 디바이스의 1-비트 메모리 셀은 열 단위로 프로그래밍된다. 프로그래밍 동작 후에, 논리 값들은, 대응하는 1-비트 메모리 셀의 안티-퓨즈 구조체에서 유전체층의 상태에 따라, 잔류 저항기들의 매트릭스의 저항 값들로 메모리 디바이스에 각각 저장된다. 도 8b는 일부 실시예들에 따른, 메모리 회로가 프로그래밍 동작으로 프로그래밍된 후의 메모리 디바이스의 등가 회로이다. 각각의 안티-퓨즈 구조체는 프로그래밍 동작 중에 HIGH 저항 값 또는 LOW 저항 값으로 설정된 잔류 저항기와 등가이다. 잔류 저항기의 저항 값들은 판독 동작 중에 판독된다. 도 8b에서, 잔류 저항기들(R11, R21, R31 및 R41)의 각각은 제1 열의 1-비트 메모리 셀들(B11, B21, B31 및 B41) 중 하나에 있는 대응하는 판독 트랜지스터(T11, T21, T31 또는 T41)에 직렬로 연결된다. 잔류 저항기들(R12, R22, R32 및 R42)의 각각은 제2 열의 1-비트 메모리 셀들(B12, B22, B32 및 B42) 중 하나에 있는 대응하는 판독 트랜지스터(T12, T22, T32 또는 T42)에 직렬로 연결된다.
판독 동작 동안, 일부 실시예들에서, 선택된 열의 1-비트 메모리 셀들을 판독 모드로 설정함으로써, 1-비트 메모리 셀들 중 하나의 열이 각각의 할당된 기간 동안 판독을 위해 선택되고, 다른 열의 비트 메모리 셀은 비판독 모드로 설정된다. 예를 들어, 제1 열의 1-비트 메모리 셀들(B11, B21, B31 및 B41)은 제1 판독 기간 동안 판독을 위해 선택되고, 제2 열의 1-비트 메모리 셀들(B12, B22, B32 및 B44)은 제1 판독 기간 이후의 제2 판독 기간 동안 판독을 위해 선택된다.
일부 실시예들에서, 제1 판독 기간 동안, 제1 열의 1-비트 메모리 셀들(B11, B21, B31, B41) 각각을 판독 모드로 설정하기 위해, 선택 전압이 워드 판독 라인(440A)에 인가되고, 판독 전압(VR)이 워드 프로그래밍 라인(420A)에 인가된다. 제1 열의 1-비트 메모리 셀들의 각각의 판독 트랜지스터는 인가된 선택 전압에 의해 튜닝된다. 제1 열의 1-비트 메모리 셀들(B11, B21, B31 및 B41)이 판독 모드로 설정되면, 비트 전도성 라인들(510, 520, 530 및 540)의 각각의 유도 전류는 제1 열의 1-비트 메모리 셀들 중 하나에서 잔류 저항기(R11, R21, R31 또는 R41)의 저항 값과 상응하여 관련된다. 비트 전도성 라인들(510, 520, 530 및 540)의 각각에서 유도 전류는 감지 증폭기(미도시)에 의해 감지되어 이산 값(discrete value) 중 하나로 변환된다. 이산 값은 상응하는 잔류 저항기의 HIGH 저항 값 또는 LOW 저항 값과 관련된다.
도 9a는, 일부 실시예들에 따른, 도 8a의 등가 회로에서 비트 셀들(900)의 열의 전도성 연결부들의 3차원 표현이다. 도 9a에서, 두 개의 인접한 안티-퓨즈 구조체의 게이트 단자들 사이의 프로그래밍 게이트-스트립(220A)의 저항은 저항기(RMG)로 명시적으로 표시된다. 프로그래밍 전도성 라인들(예를 들어, 391A, 392A, 393A 및 394A)의 대응하는 그룹을 통해, 워드 프로그래밍 라인(420A)으로부터 안티-퓨즈 구조체(예를 들어, S1A, S2A, S3A 또는 S4A)의 게이트 단자로의 각각의 연결부가 등가 저항기(RM0/VG)로 표시된다. 워드 프로그래밍 라인(420A)으로부터 1-비트 메모리 셀들(B11 또는 B41)에 인접한 다른 1-비트 메모리 셀들의 안티-퓨즈 구조체들(도 8a에 미도시)의 게이트 단자로의 연결부들은 저항기들(390A 및 399A)로 대응하여 표시된다. 프로그래밍 게이트-스트립(220A)에 연결되는 1-비트 메모리 셀들 중 하나의 열이 프로그래밍 또는 판독을 위해 선택될 때, 비트 전도성 라인들(510, 520, 530 및 540)은, 1-비트 메모리 셀(B11)에 대한 비트 라인(BL1)으로서, 1-비트 메모리 셀(B21)에 대한 비트 라인(BL2)으로서, 1-비트 메모리 셀(B31)에 대한 비트 라인(BL3)으로서, 1-비트 메모리 셀(B41)에 대한 비트 라인(BL4)으로서 대응하여 기능한다. 각각의 1-비트 메모리 셀(B21)을 감지하기 위한 전도성 경로의 총 등가 저항은 RM0/VG + RMG + Rcell + RBL과 같다. 여기서 Rcell은 등가 셀 저항기(예를 들어, 판독 모드 중 잔류 저항기들(R11, R21, R31 및 R41) 중 하나)이고, RBL은 비트 라인(예를 들어, 비트 라인들(BL1, BL2, BL3 및 BL4))의 등가 저항이다.
도 9b는, 일부 실시예들에 따라, 1-비트 메모리 셀(B21)이 워드 프로그래밍 라인(420A) 및 비트 전도성 라인(520)과 연결될 때, 판독 모드에서 1-비트 메모리 셀(B21)의 등가 회로이다. 도 9b의 비제한적인 예에서, 판독 트랜지스터(T2A)는 NMOS 트랜지스터이다. 판독 트랜지스터(T2A)의 게이트 단자는 워드 판독 라인과 판독 트랜지스터(T2A)의 게이트 사이의 등가 저항(RWRG)을 통해 워드 판독 라인(440A)에 전도성으로 연결된다. 등가 저항기(RWRG)의 저항 값은 판독 전도성 라인들(312 및 334)의 저항 값, 판독 게이트-스트립(240A)의 전도도(conductivity), 워드 판독 라인(440A) 및 판독 전도성 라인들(312 및 334) 사이의 비아-연결부들(VIA0)(예를 들어, 도 6a-6c)의 저항 및 판독 게이트-스트립(240A)과 판독 전도성 라인들(312 및 334) 사이의 비아-연결부들(VG)(예를 들어, 도 6a-6c)의 저항에 따라 달라진다. 판독 트랜지스터(T2A)의 소스 단자는 비트 전도성 라인(520)을 통해 감지 증폭기(SA)에 전도성으로 연결된다. 판독 트랜지스터(T2A)의 소스 단자와 감지 증폭기(SA)의 입력 사이의 등가 저항(RBL)의 저항 값은, 비트 전도성 라인(510)의 저항 값 및 판독 트랜지스터(T2A)의 소스 단자를 비트 전도성 라인(520)에 연결하기 위한 비아-연결부들(예를 들어, 도 7c의 VD, VIA0 및 VIA1)의 저항에 따라 달라진다.
도 9b에서, 잔류 저항기들(R21)의 하나의 단자는 판독 트랜지스터(T2A)의 드레인 단자에 연결되고, 잔류 저항기(R21)의 다른 단자는 워드 프로그래밍 라인과 안티-퓨즈 구조체(S2A)의 게이트 사이의 등가 저항(RWPG)을 통해 워드 프로그래밍 라인(420A)에 연결된다. 등가 저항기(RWPG)의 저항 값은 그룹(392A)의 각각의 프로그래밍 전도성 라인의 저항 값, 그룹(392A)의 프로그래밍 전도성 라인의 개수, 워드 프로그래밍 라인(420A)과 프로그래밍 전도성 라인들 사이의 비아-연결부들(VIA0)(예를 들어, 도 6a-6c)의 저항 및 프로그래밍 게이트-스트립(220A)과 프로그래밍 전도성 라인들 사이의 비아-연결부들(VG)(예를 들어, 도 6a-6c)의 저항에 따라 달라진다. 등가 저항기(RWPG)의 저항 값은 프로그래밍 게이트-스트립(220A)의 저항에 또한 의존할 수 있지만, 등가 저항기(RWPG)의 저항 값에 대한 프로그래밍 게이트-스트립(220A)의 저항의 기여는 일부 실시예들에서 무시할 수 있다. 예를 들어, 그룹(392B)의 각각의 프로그래밍 전도성 라인의 레이아웃 패턴이 도 3의 부분 레이아웃 패턴의 활성 존들(252)의 레이아웃 패턴과 중첩될 때, 일부 실시예들에서, 제조된 디바이스에서 프로그래밍 게이트-스트립(220A)의 저항은 등가 저항기(RWPG)의 저항 값에 크게 영향을 미치지 않는다.
판독 전압(VR)이 워드 프로그래밍 라인(420A)에 인가되면, 잔류 저항기(R21)을 통해 흐르는 유도 전류(Iread)가 감지 증폭기(SA)에 의해 검출된다. 유도 전류(Iread)는 (워드 프로그래밍 라인(420A)과 안티-퓨즈 구조체들(S2A)의 게이트 사이의) 등가 저항기(RWPG), (판독 트랜지스터(T2A)의 소스 단자와 감지 증폭기(SA) 사이의) 등가 저항기(RBL), 및 안티-퓨즈 구조체(S2A)의 잔류 저항기(R21)로 인해 총 저항 값에 반비례한다. 잔류 저항기(R21)의 HIGH 저항 값과 LOW 저항 값을 구별하기(discriminate) 위한 감지 증폭기(SA)의 감도와 신뢰성은, 등가 저항기(RWPG)의 저항 값과 등가 저항기(RBL)의 저항 값에 따라 달라진다. 등가 저항기(RWPG)의 저항 값 및/또는 등가 저항기(RBL)의 저항 값을 낮추면 잔류 저항기(R21)의 이산 값을 결정하기 위한 감지 증폭기(SA)의 감도와 신뢰성이 향상된다.
그룹(392A)에서 프로그래밍 전도성 라인의 수를 증가시키면 등가 저항기(RWPG)의 저항 값이 감소하는 반면, 일부 상황예에서 프로그래밍 전도성 라인의 수를 증가시키면 특정 상황에서는 1-비트 메모리 셀(B21)의 크기도 증가할 수 있다. 일부 실시예들(예를 들어, 도 10a-10b, 도 11a-11b 및 도 12a-12b의 실시예들)에서, 안티-퓨즈 구조체(예를 들어, S2A)의 게이트를 워드 프로그래밍 라인(예를 들어, 420A)에 연결하기 위해 복수의 프로그래밍 전도성 라인이 각각의 1-비트 메모리 셀에 대해 구현되는 반면, 1-비트 메모리 셀의 크기는 크게 증가하지 않는다.
도 10a는, 일부 실시예들에 따른, 활성 존들과 함께 배치된 프로그래밍 전도성 라인들, 비트 연결부들 및 비아-연결부들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다. 도 10a의 다양한 엘리먼트들의 레이아웃 설계는 도 3의 대응하는 엘리먼트들의 레이아웃 설계와 동일하다. 예를 들어, 프로그래밍 게이트-스트립(220A) 및 판독 게이트-스트립들(240A)은 모두 Y-방향으로 연장하고 각각의 활성 존들(251 및 252)과 교차한다. Y-방향으로 연장되는 단자 전도체들(261 및 262)의 각각은 활성 존들(251 및 252) 중 하나와 대응하여 교차한다. 비트 연결부들(361 및 362)의 각각은 단자 비아-연결부(VD)를 통해 대응하는 단자 전도체들(261 및 262) 중 하나에 전도성으로 연결된다. 그룹(391A)의 프로그래밍 전도성 라인들의 각각은 활성 존(251)과 중첩되고 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220A)에 전도성으로 연결된다. 그룹(391B)의 프로그래밍 전도성 라인들의 각각은 활성 존(251)과 중첩되고 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220B)에 전도성으로 연결된다. 그룹(392A)의 프로그래밍 전도성 라인들의 각각은 활성 존(252)과 중첩되고 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220A)에 전도성으로 연결된다. 그룹(392B)의 프로그래밍 전도성 라인들의 각각은 활성 존(252)과 중첩되고 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립(220B)에 전도성으로 연결된다. 도 10a에서, 프로그래밍 전도성 라인들의 각 그룹은 세 개의 프로그래밍 전도성 라인을 포함한다. 예를 들어, 그룹(392A)은 프로그래밍 전도성 라인들(392A[1], 392A[2] 및 392A[3])을 포함한다.
일부 실시예들에서, 각각의 프로그래밍 전도성 라인이 설계 규칙 요건에 기초하여 최소 폭으로 구현된다면, 설계된 활성 존들(251 및 252)의 폭은 세 개 이상의 프로그래밍 전도성 라인의 총 폭보다 크다. 예를 들어, 일부 실시예들에서, 활성 존들(251 및 252)의 폭은, 속도 및 전력 소비와 같은 성능 요건에 기초하여 최적화된다. 프로그래밍 전도성 라인들의 각 그룹의 외부 에지 간(edge-to-edge) 거리가 활성 존들의 폭보다 작으면, 1-비트 메모리 셀의 크기는 그룹의 다수의 프로그래밍 전도성 라인들에 의한 영향을 받지 않는다. 예를 들어, 도 10a에서, 외부 에지에서 외부 에지까지 측정된 392A[1]와 392A[3] 사이의 거리(WC)가 활성 존(252)의 폭(WA)보다 크지 않으면, 그룹(392A)에서 단지 세 개의 프로그래밍 전도성 라인을 구현하는 것으로 1-비트 메모리 셀(도 8a에서 B21)의 크기를 증가시키지 않는다. 일부 상황예에서, 392A[1]와 392A[3] 사이의 거리(WC)가 활성 존(252)의 폭(WA)보다 더 크다 하더라도, 1-비트 메모리 셀의 크기에 대한 영향 측면에서 프로그래밍 전도성 라인들의 일부 실시예들이 허용되는 것으로 간주된다. 일부 실시예들에서, 거리(WC)가 활성 존(252)의 폭(WA)보다 더 크더라도, 그룹(392A)에서 프로그래밍 전도성 라인들의 각각은 여전히 활성 존(252)과 중첩된다. 일부 실시예들에서, 거리(WC)가 폭(WA)보다 더 큰 경우에도, 그룹(392A)의 프로그래밍 전도성 라인들 중 하나와 프로그래밍 게이트-스트립(220A)을 연결하기 위한 게이트 비아-연결부(VG)의 각각은 여전히 활성 존(252) 내에 있다.
도 10a의 프로그래밍 전도성 라인들의 각각이 대응하는 게이트 비아-연결부(VG)를 통해 프로그래밍 게이트-스트립에 연결되는 반면, 대안적인 실시예들에서, 프로그래밍 전도성 라인들의 각 그룹과 프로그래밍 게이트-스트립 사이의 연결부는 적어도 하나의 연장된(extended) 비아-연결부를 포함할 수 있다. 도 10b는, 일부 실시예들에 따른, 도 10a의 부분 레이아웃 다이어그램의 수정예에 기초한, 연장된 비아-연결부들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다. 프로그래밍 전도성 라인들의 각 그룹을 프로그래밍 게이트-스트립에 연결하기 위한 다중 게이트 비아-연결부들(VG)이 하나의 연장된 비아-연결부로 대체된다는 점을 제외하고는, 도 10b의 레이아웃 설계는 도 10a의 그것과 유사하다. 연장된 비아-연결부들(1051A 및 1052A)은 그룹(391A) 및 그룹(392A)의 프로그래밍 전도성 라인들을 프로그래밍 게이트-스트립(220A)에 대응하게 연결한다. 연장된 비아-연결부들(1051B 및 1052B)은, 그룹(391B) 및 그룹(392B)의 프로그래밍 전도성 라인들을 프로그래밍 게이트-스트립(220B)에 대응하게 연결한다. 일부 실시예들에서, Y-방향을 따른 연장된 비아-연결부의 길이는, 1-비트 메모리 셀에 대한 하나의 그룹의 모든 프로그래밍 전도성 라인을 프로그래밍 게이트-스트립에 연결하기에 충분히 크도록 선택된다. 예를 들어, 연장된 비아-연결부(1052A)의 길이는 그룹(392A)의 모든 프로그래밍 전도성 라인들(392A[1], 392A[2] 및 392A[3])을 프로그래밍 게이트-스트립(220A)에 연결하도록 설계된다. 일부 실시예들에서, X-방향을 따른 연장된 비아-연결부의 폭은 설계 규칙을 위반하지 않고 최대화되도록 선택된다.
워드 프로그래밍 라인(예를 들어, 도 6a의 420A)에 프로그래밍 게이트-스트립을 연결하기 위해 복수의 프로그래밍 전도성 라인들이 사용되는 도 10a의 실시예들과는 대조적으로, 대안적인 실시예들에서는, 워드 프로그래밍 라인에 프로그래밍 게이트-스트립을 연결하기 위해 병합된 프로그래밍 전도성 라인이 사용된다. 도 10c는, 일부 실시예들에 따른, 도 10a의 부분 레이아웃 다이어그램의 수정예에 기초하여, 병합된 프로그래밍 전도성 라인들을 갖는 메모리 회로의 일부의 부분 레이아웃 다이어그램이다. 도 10a의 프로그래밍 전도성 라인들의 각 그룹이 병합된 프로그래밍 전도성 라인들로 대체된다는 점을 제외하고는, 도 10c의 레이아웃 설계는 도 10a의 그것과 유사하다. 도 10c의 병합된 프로그래밍 전도성 라인들(1091A, 1092A, 1091B 및 1092B)의 각각은 도 10a의 프로그래밍 전도성 라인들의 그룹들(391A, 392A, 391B 및 392B) 중 하나를 대응하여 대체한다. 일부 실시예들에서, 병합된 프로그래밍 전도성 라인의 폭(WM)은 활성 존의 폭(WA) 이하이다. 일부 실시예들에서, 병합된 프로그래밍 전도성 라인의 폭(WM)이 활성 존의 폭(WA)보다 크지만, 병합된 프로그래밍 전도성 라인의 폭(WM)는 설계 규칙에 의해 제한되는 한계 내에서 최대화되도록 선택된다. 두 개의 병합된 프로그래밍 전도성 라인이 서로 인접하고 두 개의 병합된 프로그래밍 전도성 라인 각각의 폭(WM)이 너무 큰 경우, 특정 상황예에서 두 개의 인접한 라인 사이의 에지 간 거리가 설계 규칙을 위반할 수 있다. 결과적으로, 병합된 프로그래밍 전도성 라인의 가능한 폭(WM)은 최대 한계를 갖는다.
또 다른 대안적인 실시예들에서, 도 10d의 레이아웃 설계들은, 연장된 비아-연결부들 및 병합된 프로그래밍 전도성 라인들을 모두 포함한다. 도 10d는, 일부 실시예들에 따른, 병합된 프로그래밍 전도성 라인을 갖는 도 10c의 부분 레이아웃 다이어그램의 수정예에 기초한 메모리 회로의 일부의 부분 레이아웃 다이어그램이다. 도 10d에서, 병합된 프로그래밍 전도성 라인들(1091A 및 1092A)의 각각은 연장된 비아-연결부들(1051A 및 1052A) 중 하나를 통해 프로그래밍 게이트-스트립(220A)에 대응하게 연결된다. 병합된 프로그래밍 전도성 라인들(1091B 및 1092B)의 각각은 연장된 비아-연결부들(1051B 및 1052B) 중 하나를 통해 프로그래밍 게이트-스트립(220B)에 대응하게 연결된다.
워드 프로그래밍 라인과 안티-퓨즈 구조체의 게이트 사이의 등가 저항기(RWPG)의 저항 값을 감소시키는 것 외에도, 판독 트랜지스터의 소스 단자와 감지 증폭기 사이의 등가 저항(RBL)을 감소시키면, 1-비트 메모리 셀에서 잔류 비저항의 이산 값을 결정하기 위한 감지 증폭기의 감도 및 신뢰성이 더욱 향상될 수 있다. 일부 실시예들에서, 메모리 디바이스의 각각의 비트 연결부는 다수의 단자 비아-연결부들(VD)을 통해 하나의 대응하는 단자 전도체에 전도성으로 연결된다. 일부 실시예들에서, 메모리 디바이스의 각각의 비트 연결부는 연장된 단자 비아-연결부를 통해 하나의 대응하는 단자 전도체에 전도성으로 연결된다.
도 11a-11d는, 일부 실시예들에 따른, 도 10a-10d의 부분 레이아웃 다이어그램의 수정예에 기초한 부분 레이아웃 다이어그램이다. 도 11a-11d의 각각의 부분 레이아웃 다이어그램은 각각의 비트 연결부와 대응하는 단자 전도체 사이에 다수의 단자 비아-연결부들을 갖는 메모리 회로의 일부를 도시한다. 도 10a-10d의 각각의 단자 비아-연결부가 다수의 단자 비아-연결부들(VD)로 대체된다는 점을 제외하고는 도 11a-11d 각각의 레이아웃 설계는 도 10a-10d의 그것과 대응하게 유사하다. 일부 실시예들에서, 각각의 비트 연결부와 대응하는 단자 전도체 사이의 단자 비아-연결부(VD)의 수는 설계 규칙에 의해 제한되는 한계 내에서 최대화된다.
도 12a-12d는, 일부 실시예들에 따른, 도 10a-10d의 부분 레이아웃 다이어그램의 수정예에 기초한 부분 레이아웃 다이어그램이다. 도 12a-12d의 각각의 부분 레이아웃 다이어그램은 각각의 비트 연결부와 대응하는 단자 전도체 사이에 연장된 단자 비아-연결부를 갖는 메모리 회로의 일부를 도시한다. 도 10a-10d의 각각의 단자 비아-연결부가 연장된 단자 비아-연결부로 대체된다는 점을 제외하고는 도 12a-12d 각각의 레이아웃 설계는 도 10a-10d의 그것과 대응하게 유사하다. 도 12a-12d의 연장된 단자 비아-연결부(1261)는 도 10a-10d에서 비트 연결부(361)와 단자 전도체(261) 사이의 단자 비아-연결부(VD)를 대체한다. 도 12a-12d의 연장된 단자 비아-연결부(1262)는 도 10a-10d에서 비트 연결부(362)와 단자 전도체(262) 사이의 단자 비아-연결부(VD)를 대체한다. 연장된 단자 비아-연결부들은, Y-방향으로 연장되는 연장된 단자 비아-연결부의 길이와 X-방향으로 연장되는 연장된 단자 비아-연결부의 폭 사이의 비율인 종횡비를 갖는다. 일반적으로, 연장된 단말 비아-연결부들(1261 및 1262)의 각각의 종횡비는 2.0 이상이다. 일부 실시예들에서, 연장된 단자 비아-연결부들(1261 및 1262)의 각각의 종횡비는 설계 규칙에 의해 허용되는 범위까지 최대화된다. 일부 실시예들에서, 각각의 연장된 단자 비아-연결부(1261 또는 1262)의 길이는 대응하는 활성 존(251 또는 252)의 폭(WA) 이상이다. 일부 실시예들에서, 각각의 연장된 단자 비아-연결부(1261 또는 1262)의 길이는 폭(WA) 이상이지만, Y-방향으로 연장되는 단자 전도체(261 또는 262)의 길이보다 작다.
도 10a-10d, 11a-11d 및 12a-12d에서, 레이아웃 설계는 도 5a 또는 도 7a의 부분 레이아웃 다이어그램들에서 프로그래밍 전도성 라인들, 게이트 비아-연결부들, 단자 비아-연결부들 중 적어도 일부에 대해 수정된다. 대안적인 실시예들에서, 다른 엘리먼트의 레이아웃 수정예도 가능하다. 예를 들어, 일부 실시예들에서, 판독 전도성 라인들의 레이아웃 설계가 수정된다. 도 13은, 일부 실시예들에 따른, 도 5a의 부분 레이아웃 다이어그램의 수정예에 기초한 부분 레이아웃 다이어그램이다. 도 13의 레이아웃 설계는, 판독 전도성 라인들의 위치가 Y-방향을 따라 시프팅된다는 점을 제외하고는 도 5a의 그것과 유사하다. 도 5a의 판독 전도성 라인(334)은 도 13의 판독 전도성 라인(323A)으로 대체된다. 도 5a(또는 도 7a)의 판독 전도성 라인(323)은 도 13의 판독 전도성 라인(334B)으로 대체된다.
도 14는 일부 실시예들에 따른 전자 설계 자동화(EDA, Electronic Design Automation) 시스템(1400)의 블록도이다.
일부 실시예에서, EDA 시스템(1400)은 APR 시스템을 포함한다. 하나 이상의 실시예에 따라 와이어 라우팅 배열을 나타내는 레이아웃 다이어그램을 설계하는 본 명세서에 설명된 방법은, 일부 실시예에 따라, 예를 들어, EDA 시스템(1400)을 사용하여 구현 가능하다.
일부 실시예에서, EDA 시스템(1400)은 하드웨어 프로세서(1402) 및 비일시적(non-transitory), 컴퓨터 판독 가능 저장 매체(1404)를 포함하는 범용 컴퓨팅 디바이스다. 무엇보다도, 컴퓨터 판독 가능 저장 매체(1404)는, 컴퓨터 프로그램 코드(1406)(즉, 일련의 실행 가능한 명령어)로 인코딩된다(즉, 저장한다). 하드웨어 프로세서(1402)에 의한 명령어(1406)의 실행은 하나 이상의 실시예에 따라 전술한 방법들(이하, 전술한 공정 및/또는 방법)의 일부 또는 전부를 구현하는 EDA 도구를 (적어도 부분적으로) 나타낸다.
프로세서(1402)는 버스(1408)를 통해 컴퓨터 판독 가능 저장 매체(1404)에 전기적으로 커플링된다. 프로세서(1402)는 또한 버스(1408)에 의해 I/O 인터페이스(1410)에 전기적으로 커플링된다. 네트워크 인터페이스(1412)는 또한 버스를 통해 하드웨어 프로세서(1402)에 전기적으로 연결된다. 네트워크 인터페이스(1412)는, 하드웨어 프로세서(1402) 및 컴퓨터 판독 가능 저장 매체(1404)가 네트워크(1414)를 통해 외부 엘리먼트에 연결될 수 있도록, 네트워크(1414)에 연결된다. 하드웨어 프로세서(1402)는, 전술한 공정 및/또는 방법의 일부 또는 전부를 수행하기 위해 시스템(1400)을 사용할 수 있도록, 컴퓨터 판독 가능 저장 디바이스에 인코딩된 컴퓨터 프로그램 코드(1406)를 실행하도록 구성된다. 하나 이상의 실시예에서, 하드웨어 프로세서(1402)는 중앙 처리 디바이스(CPU: Central Processing Unit), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC: Application Specific Integrated Circuit) 및/또는 적합한 처리 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1404)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 기구 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(1404)는 반도체 또는 반도체를 이용한 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM: Random Access Memory), 판독 전용 메모리(ROM: Read-Only Memory), 자기 강성 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(1404)는 시디롬(CD-ROM: Compact Disk-Read Only Memory), 재기록 가능 시디(CD-R/W: Compact Disk-Read/Write) 및/또는 디지털 비디오 디스크(DVD: Digital Video Disk)를 포함한다.
하나 이상의 실시예에서, 저장 매체(1404)는, 전술한 공정 및/또는 방법의 일부 또는 전부를 수행하기 위해(이러한 실행이(적어도 부분적으로) EDA 도구를 나타내는) 시스템(1400)을 사용할 수 있도록, 컴퓨터 프로그램 코드(1406)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1404)는 또한 전술한 공정 및/또는 방법의 일부 또는 전부를 수행하는 단계를 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(1404)는 본 명세서에 개시된 바와 같은 표준 셀을 포함하는 표준 셀의 라이브러리(1407)를 저장한다. 하나 이상의 실시예에서, 저장 매체(1404)는 본 명세서에 개시된 바와 같은 하나 이상의 레이아웃에 대응하는 하나 이상의 다이어그램(1409)을 저장한다.
EDA 시스템(1400)은 I/O 인터페이스(1410)를 포함한다. I/O 인터페이스(1410)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(1410)는 정보 및 명령을 하드웨어 프로세서(1402)와 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키를 포함한다.
EDA 시스템(1400)은 또한 하드웨어 프로세서(1402)에 결합된 네트워크 인터페이스(1412)를 포함한다. 네트워크 인터페이스(1412)는 시스템(1400)이 하나 이상의 다른 컴퓨터 시스템이 연결된 네트워크(1414)와 통신할 수 있이게 한다. 네트워크 인터페이스(1412)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 전술한 공정 및/또는 방법의 일부 또는 전부는 둘 이상의 시스템(1400)에서 구현된다.
시스템(1400)은 I/O 인터페이스(1410)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(1410)를 통해 수신된 정보는 명령어, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 하드웨어 프로세서(1402)에 의한 처리를 위한 기타 파라미터 중 하나 이상을 포함한다. 정보는 버스(1408)를 통해 하드웨어 프로세서(1402)로 전송된다. 시스템(1400)은 I/O 인터페이스(1410)를 통해 사용자 인터페이스(UI: User Interface)와 관련된 정보를 수신하도록 구성된다. 정보는 컴퓨터 판독 가능 매체(1404)에 UI(1442)로서 저장된다.
일부 실시예에서, 전술한 공정 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 자립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 전술한 공정들 및/또는 방법들의 일부 또는 전부는 추가 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 전술한 공정 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예에서, 전술한 공정 및/또는 방법 중 적어도 하나는 EDA 도구의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 전술한 공정 및/또는 방법의 일부 또는 전부는 EDA 시스템(1400)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc. 에서 구할 수 있는 VIRTUOSO®와 같은 도구 또는 다른 적합한 레이아웃 생성 도구를 사용하여 생성된다.
일부 실시예에서, 공정은 비일시적, 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 기능으로서 실현된다. 비일시적, 컴퓨터 판독 가능 기록 매체의 예는 외부/착탈식 및/또는 내부/내장 저장 또는 메모리 유닛(예를 들어, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM과 같은 반도체 메모리, RAM, 메모리 카드 등)을 포함하나 이에 한정되는 것은 아니다.
도 15는 일부 실시예에 따른 IC 제조 시스템(1500)의 블록도 및 이와 연관된 IC 제조 흐름이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 중 적어도 하나 또는 반도체 집적 회로의 층의 (B) 적어도 하나의 구성 요소가 제조 시스템(1500)을 사용하여 제조된다.
도 15에서, IC 제조 시스템(1500)은, IC 디바이스(1560)를 제조하는 단계와 관련되는 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(1520), 마스크 하우스(1530) 및 IC 제조업체/제작자("팹(fabricator)")(1550)와 같은 엔티티를 포함한다. 시스템(1500)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티에 서비스를 제공하고 및/또는 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1520), 마스크 하우스(1530) 및 IC 팹(1550) 중 둘 이상은 하나의 큰 회사에 의해 소유된다. 일부 실시예에서, 설계 하우스(1520), 마스크 하우스(1530) 및 IC 팹(1550) 중 둘 이상은 공통 시설 내에 공존하고 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1520)는 IC 설계 레이아웃 다이어그램(1522)을 생성한다. IC 설계 레이아웃 다이어그램(1522)은, IC 디바이스(1560)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1560)의 다양한 구성 요소를 만드는 금속, 산화물 또는 반도체층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 피처를 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(1522)의 일부는, (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치되는 다양한 물질층에 형성될, 활성 존, 게이트 전극, 소스 및 드레인, 층간 상호연결물의 금속 라인 또는 비아, 및 패드를 접합하기 위한 개구부와 같은 다양한 IC 피처를 포함한다. 설계 하우스(1520)는 IC 설계 레이아웃 다이어그램(1522)을 형성하도록 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리적 설계 또는 장소 및 루트 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1522)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(1522)은 GDSII 파일 형식 또는 DFII 파일 형식으로 표현될 수 있다.
마스크 하우스(1530)는 데이터 준비(1532) 및 마스크 제조(1544)을 포함한다. 마스크 하우스(1530)는 IC 설계 레이아웃 다이어그램(1522)을 사용하여 IC 설계 레이아웃 다이어그램(1522)에 따라 IC 디바이스(1560)의 다양한 층을 제조하는데 사용될 하나 이상의 마스크(1545)를 제조한다. 마스크 하우스(1530)는, IC 설계 레이아웃 다이어그램(1522)이 RDF(Representative Data File)로 변환(translate)되는 마스크 데이터 준비(1532)를 수행한다. 마스크 데이터 준비(1532)는 RDF를 마스크 제조(1544)에 제공한다. 마스크 제조(1544)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1545) 또는 반도체 웨이퍼(1553)와 같은 기판 상의 이미지로 변환(convert)한다. 마스크 라이터의 소정의 특성 및/또는 IC 팹(1550)의 요구 사항을 준수하도록 설계 레이아웃 다이어그램(1522)이 마스크 데이터 준비(1532)에 의해 조작된다. 도 15에서, 마스크 데이터 준비(1532) 및 마스크 제조(1544)은 별개의 엘리먼트로서 도시되어 있다. 일부 실시예에서, 마스크 데이터 준비(1532) 및 마스크 제조(1544)은 총괄하여 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(1532)는, 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등에서 발생할 수 있은 것과 같은 이미지 에러를 보상하는 광학 근접 보정(OPC: Optical Proximity Correction)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1522)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(1532)는 오프-축(off-axis) 조명, 서브 해상도 보조 피처, 위상 편이 마스크, 다른 적합한 기술 등 또는 이들의 조합과 같은 부가적인 해상도 향상 기술(RET: Resolution Enhancement Techniques)을 포함한다. 일부 실시예에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(ILT: Inverse Lithography Technology)이 또한 사용된다.
일부 실시예에서, 반도체 제조 공정의 가변성 등을 처리하거나, 충분한 마진을 보장하거나, 그 밖의 처리를 위해, 마스크 데이터 준비(1532)는, 특정한 기하학적 및/또는 연결적 제약을 포함하는 마스크 생성 규칙 세트를 사용하여 OPC 처리된 IC 설계 레이아웃 다이어그램(1522)을 점검하는 마스크 규칙 검사기(MRC: Mask Rule Checker)를 포함한다. 일부 실시예에서, MRC는 마스크 제조(1544) 동안 제약을 보상하도록 IC 설계 레이아웃 다이어그램(1522)을 수정하며, 이는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있다.
일부 실시예에서, 마스크 데이터 준비(1532)는, IC 디바이스(1560)를 제조하기 위해 IC 팹(1550)에 의해 구현될 처리 단계를 시뮬레이션하는 리소그래피 공정 검사(LPC: Lithography Process Checking)를 포함한다. LPC는, IC 디바이스(1560)와 같은 시뮬레이션된 제조 디바이스를 생성하도록, IC 설계 레이아웃 다이어그램(1522)에 기초하여 이 처리 단계를 시뮬레이션한다. LPC 시뮬레이션에서의 처리 단계 파라미터는 IC 제조 사이클의 다양한 공정과 연관된 파라미터, IC를 제조하는데 사용되는 도구와 연관된 파라미터 및/또는 제조 공정의 다른 양태를 포함할 수 있다. LPC는, 에어리얼 이미지 콘트라스트, 초점 심도(DOF: Depth Of Focus), 마스크 에러 향상 인자(MEEF: Mask Error Enhancement Factor), 다른 적합한 인자 등 또는 이의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 이후에, 시뮬레이션된 디바이스가 설계 규칙을 만족시키기에 충분한 형상을 갖지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1522)을 더욱 개선시킨다.
마스크 데이터 준비(1532)에 대한 상기 설명은 명료성을 위해 단순화되었다는 것을 이해해야 한다. 일부 실시예에서, 데이터 준비(1532)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1522)을 수정하기 위한 논리 연산(LOP)과 같은 추가적인 피처를 포함한다. 또한, 데이터 준비(1532) 동안 IC 설계 레이아웃 다이어그램(1522)에 적용되는 공정은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1532) 이후에 그리고 마스크 제조(1544) 동안에, 수정된 IC 설계 레이아웃 다이어그램(1522)에 기초하여 마스크(1545) 또는 마스크 그룹(1545)이 제조된다. 일부 실시예에서, 마스크 제조(1544)는 IC 설계 레이아웃 다이어그램(1522)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 단계를 포함한다. 일부 실시예에서, 전자 빔 또는 다수의 전자 빔의 메커니즘이 사용되어 수정된 IC 설계 레이아웃에 기초하여 마스크(포토 마스크 또는 레티클)(1545) 상에 패턴을 형성한다. 마스크(1545)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1545)는 이진 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 감광성 물질층(예를 들어, 포토 레지스트)을 노광시키기 위해 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일 예에서, 마스크(1545)의 이진 마스크 버전은 투명 기판(예를 들어, 용융 쿼츠) 및 이진 마스크의 불투명 영역에 코팅된 불투명 물질(예를 들어, 크롬)을 포함한다. 다른 예에서, 마스크(1545)는 위상 편이 기술을 사용하여 형성된다. 마스크(1545)의 위상 편이 마스크(PSM: Phase Shift Mask) 버전에서, 위상 편이 마스크 상에 형성된 패턴의 다양한 피처는 해상도 및 이미징 품질을 향상시키도록 적절한 위상차를 갖도록 구성된다. 다양한 예에서, 위상 편이 마스크는 감쇠된 PSM 또는 교류 PSM일 수 있다. 마스크 제조(1544)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는, 반도체 웨이퍼(1553)내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(1553) 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정, 및/또는 다른 적합한 공정에서 사용된다.
IC 팹(1550)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(1550)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프론트 엔드 라인(FEOL: Front-End-Of-Line) 제조를 위한 제조 설비가 있을 수 있은 한편, 제2 제조 설비는 IC 제품의 상호연결 및 패키징을 위한 백 엔드 라인(BEOL: Back-End-Of-Line) 제조를 제공할 수 있고, 제3 제조 시설은 파운드리 사업을 위한 다른 서비스를 제공할 수 있다.
IC 팹(1550)은, IC 디바이스(1560)가 마스크(들), 예를 들어 마스크(1545)에 따라 제조되도록, 반도체 웨이퍼(1553) 상에서 다양한 제조 동작을 실행하도록 구성된 제조 도구(1552)를 포함한다. 다양한 실시예들에서, 제조 도구(1552)는 하나 이상의 웨이퍼 스테퍼, 이온 주입기, 포토 레지스트 코팅기, 공정 챔버(예를 들어, CVD 챔버 또는 LPCVD 퍼니스), CMP 시스템, 플라즈마 에칭 시스템, 웨이퍼 세정 시스템, 또는 본 명세서에서 논의된 하나 이상의 적절한 제조 공정을 수행할 수 있는 다른 제조 장비 중 하나 이상을 포함한다.
IC 팹(1550)은 IC 디바이스(1560)를 제조하기 위해 마스크 하우스(1530)에 의해 제조된 마스크(들)(1545)를 사용한다. 따라서, IC 팹(1550)은 IC 디바이스(1560)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃 다이어그램(1522)을 사용한다. 일부 실시예들에서, 반도체 웨이퍼(1553) IC 디바이스(1560)를 형성하기 위해 마스크(들)(1545)를 사용하여 IC 팹(1550)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(1522)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출을 수행하는 것을 포함한다. 반도체 웨이퍼(1553)는 실리콘 기판을 포함한다. 또는 그 위에 형성된 물질층을 갖는 다른 적절한 기판. 반도체 웨이퍼(1553)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 피처, 다중 레벨 상호연결체 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 15의 시스템(1500) 및 이와 관련된 IC 제조 흐름에 관한 세부 사항은, 예를 들어, 2016년 2월 9일자로 허여된 미국 특허 제9,256,709, 2015년 10월 1일에 공개된 미국 사전 공개 번호 제20150278429, 2014년 2월 6일에 공개된 미국 사전 공개 번호 제20140040838, 및 2007년 8월 21일자로 허여된 미국 특허 제7,260,442에서 찾을 수 있으며, 이들 각각은 그 전체로서 본 명세서에 참조로 통합되었다.
본 개시의 양태는 메모리 디바이스에 관한 것이다. 메모리 디바이스는, 제1 방향에 수직인 제2 방향으로 연장되는 제1 프로그래밍 게이트-스트립, 제2 방향으로 연장되는 제1 판독 게이트-스트립, 및 제1 1-비트 메모리 셀들의 어레이를 포함한다. 제1 1-비트 메모리 셀들의 어레이는 제2 방향을 따라 정렬되고 분포된다. 제1 1-비트 메모리 셀들의 각각은 제1 안티-퓨즈 구조체, 제1 트랜지스터, 단자 전도체, 제1 프로그래밍 전도성 라인들의 그룹, 및 비트 연결부를 포함한다. 제1 안티-퓨즈 구조체는 제1 프로그래밍 게이트-스트립과 제1 방향으로 연장되는 활성 존의 교차점에서 활성 존의 제1 반도체 영역 위에 놓인 제1 유전체층을 갖는다. 제1 트랜지스터는 제1 판독 게이트-스트립과 활성 존의 교차점에서 활성 존에 제1 채널 영역을 갖는다. 단자 전도체는 활성 존에서 제1 트랜지스터의 단자 영역 위에 놓인다. 제1 방향으로 연장되는 제1 프로그래밍 전도성 라인들의 그룹은 하나 이상의 게이트 비아-연결부의 제1 그룹을 통해 제1 프로그래밍 게이트-스트립에 전도성으로 연결된다. 비트 연결부는 하나 이상의 단자 비아-연결부들을 통해 단자 전도체에 전도성으로 연결된다.
본 개시의 또 다른 양태는 메모리 디바이스에 관한 것이다. 메모리 디바이스는, 모두 제1 방향에 수직인 제2 방향으로 연장되는 제1 프로그래밍 게이트-스트립 및 제2 프로그래밍 게이트-스트립을 포함하고, 또한 모두 제2 방향으로 연장되며, 제1 프로그래밍 게이트-스트립과 제2 프로그래밍 게이트-스트립 사이에 위치하는, 제1 판독 게이트-스트립 및 제2 판독 게이트-스트립을 포함한다. 메모리 디바이스는 제1 안티-퓨즈 구조체, 제1 트랜지스터, 제2 안티-퓨즈 구조체, 제2 트랜지스터, 단자 전도체, 제1 프로그래밍 전도성 라인들의 그룹, 제2 프로그래밍 전도성 라인들의 그룹 및 비트 연결부를 더 포함한다. 제1 안티-퓨즈 구조체는 제1 프로그래밍 게이트-스트립과 제1 방향으로 연장되는 활성 존의 교차점에서 활성 존의 제1 반도체 영역 위에 놓인 제1 유전체층을 갖는다. 제1 트랜지스터는 제1 판독 게이트-스트립과 활성 존의 교차점에서 활성 존에 제1 채널 영역을 갖는다. 제2 안티-퓨즈 구조체는 제2 프로그래밍 게이트-스트립과 활성 존의 교차점에서 활성 존의 제2 반도체 영역 위에 놓인 제2 유전체층을 갖는다. 제2 트랜지스터는 제2 판독 게이트-스트립과 활성 존의 교차점에서 활성 존에 제2 채널 영역을 갖는다. 단자 전도체는 제1 트랜지스터의 제1 채널 영역과 제2 트랜지스터의 제2 채널 영역 사이의 활성 존에서 단자 영역 위에 놓인다. 제1 방향으로 연장되는 제1 프로그래밍 전도성 라인들의 그룹은 하나 이상의 게이트 비아-연결부의 제1 그룹을 통해 제1 프로그래밍 게이트-스트립에 전도성으로 연결된다. 제1 방향으로 연장되는 제2 프로그래밍 전도성 라인들의 그룹은 하나 이상의 게이트 비아-연결부의 제2 그룹을 통해 제2 프로그래밍 게이트-스트립에 전도성으로 연결된다. 비트 연결부는 하나 이상의 단자 비아-연결부들을 통해 단자 전도체에 전도성으로 연결된다.
본 개시의 또 다른 양태는 메모리 디바이스를 형성하는 방법에 관한 것이다. 방법은, 프로세서에 의해 메모리 디바이스의 레이아웃 설계를 생성하는 단계를 포함한다. 레이아웃 설계를 생성하는 단계는, 제1 방향으로 연장되는 활성 존 패턴들의 어레이를 생성하는 단계, 모두 제1 방향에 수직인 제2 방향으로 연장되는 제1 프로그래밍 게이트-스트립 패턴 및 제2 프로그래밍 게이트-스트립 패턴을 생성하는 단계, 모두 제2 방향으로 연장되며, 제1 프로그래밍 게이트-스트립 패턴과 제2 프로그래밍 게이트-스트립 패턴 사이에 평행하게 배치되는 제1 판독 게이트-스트립 패턴 및 제2 판독 게이트-스트립 패턴을 생성하는 단계, 및 활성 존 패턴들의 어레이에서 각각의 활성 존 패턴을 위한 메모리 셀의 패턴을 생성하는 단계를 포함한다. 메모리 셀의 패턴을 생성하는 단계는, 각각 제1 방향으로 연장되고 제1 프로그래밍 게이트-스트립 패턴을 교차하는 제1 프로그래밍 전도성 라인 패턴들의 그룹을 생성하는 단계, 제1 프로그래밍 게이트-스트립 패턴 및 제1 프로그래밍 전도성 라인 패턴들의 그룹 모두와 중첩하는 하나 이상의 게이트 비아-연결부 패턴들의 제1 그룹을 위치시키는 단계, 제1 판독 게이트-스트립 패턴과 제2 판독 게이트-스트립 패턴 사이의 단자 영역에서 활성 존 패턴과 교차하는 단자 전도체 패턴을 생성하는 단계, 단자 전도체 패턴과 중첩되는 비트 연결부 패턴을 위치시키는 단계, 및 비트 연결부 패턴 내에 하나 이상의 단자 비아-연결부 패턴을 위치시키는 단계를 포함한다.
개시된 실시예들 중 하나 이상이 위에서 설명된 하나 이상의 이점을 충족한다는 것을 당업자는 쉽게 알 수 있을 것이다. 전술한 명세서를 읽은 후, 당업자는 본 명세서에 광범위하게 개시된 바와 같이 다양한 변경예, 균등예의 대체 및 다양한 다른 실시예에 영향을 미칠 수 있을 것이다. 따라서 여기에 부여된 보호는 첨부된 청구범위 및 그 등가물에 포함된 정의에 의해서만 제한된다.
[부기]
1.
메모리 디바이스에 있어서,
제1 방향에 수직인 제2 방향으로 연장되는 제1 프로그래밍 게이트-스트립;
상기 제2 방향으로 연장되는 제1 판독 게이트-스트립; 및
상기 제2 방향을 따라 정렬되고 분포되는 제1 1-비트 메모리 셀들의 어레이
를 포함하고, 각각의 제1 1-비트 메모리 셀은,
상기 제1 프로그래밍 게이트-스트립과 상기 제1 방향으로 연장되는 활성 존(zone)의 교차점에서 상기 활성 존의 제1 반도체 영역 위에 놓인 제1 유전체층을 갖는 제1 안티-퓨즈 구조체,
상기 제1 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제1 채널 영역을 갖는 제1 트랜지스터,
상기 활성 존에서 상기 제1 트랜지스터의 단자 영역 위에 놓인 단자 전도체,
상기 제1 방향으로 연장되고 하나 이상의 게이트 비아-연결부들의 제1 그룹을 통해 상기 제1 프로그래밍 게이트-스트립에 전도성으로 연결되는 제1 프로그래밍 전도성 라인들의 그룹, 및
하나 이상의 단자 비아-연결부들을 통해 상기 단자 전도체에 전도성으로 연결되는 비트 연결부를 포함하는, 메모리 디바이스.
2.
제1항에 있어서, 적어도 하나의 제1 1-비트 메모리 셀은, 상기 단자 전도체에 상기 비트 연결부를 전도성으로 연결하는 연장된 단자 비아-연결부를 포함하는 것인, 메모리 디바이스.
3.
제1항에 있어서, 적어도 하나의 제1 1-비트 메모리 셀은, 상기 단자 전도체에 상기 비트 연결부를 전도성으로 연결하는 단자 비아-연결부들의 그룹을 포함하는 것인, 메모리 디바이스.
4.
제1항에 있어서,
상기 제1 방향으로 연장되는 비트 전도성 라인들의 어레이를 더 포함하고, 각각의 비트 전도성 라인은 대응하는 제1 1-비트 메모리 셀의 상기 비트 연결부에 전도성으로 연결되는, 메모리 디바이스.
5.
제1항에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 판독 게이트-스트립에 전도성으로 연결되는 제1 판독 전도성 라인; 및
상기 제2 방향으로 연장되고, 상기 제1 판독 전도성 라인에 전도성으로 연결되는 제1 워드 판독 라인을 더 포함하는, 메모리 디바이스.
6.
제1항에 있어서,
상기 제2 방향으로 연장되고, 상기 제1 프로그래밍 전도성 라인들의 그룹에 전도성으로 연결되는 제1 워드 프로그래밍 라인을 더 포함하는, 메모리 디바이스.
7.
제1항에 있어서, 상기 하나 이상의 게이트 비아-연결부들의 제1 그룹은 적어도 두 개의 게이트 비아-연결부들을 포함하고,
상기 제1 1-비트 메모리 셀의 각각의 제1 프로그래밍 전도성 라인은 상기 적어도 두 개의 게이트 비아-연결부들 중 하나의 게이트 비아-연결부를 통해 상기 제1 프로그래밍 게이트-스트립에 전도성으로 연결되는 것인, 메모리 디바이스.
8.
제1항에 있어서, 상기 하나 이상의 게이트 비아-연결부들의 제1 그룹은, 상기 제1 프로그래밍 게이트-스트립을 상기 제1 프로그래밍 전도성 라인들의 그룹에 의해 형성된 병합된 프로그래밍 전도성 라인과 전도성으로 연결시키는 연장된 게이트 비아-연결부를 포함하는 것인, 메모리 디바이스.
9.
제1항에 있어서,
상기 제2 방향으로 연장되는 제2 프로그래밍 게이트-스트립;
상기 제2 방향으로 연장되는 제2 판독 게이트-스트립 - 상기 제1 판독 게이트-스트립 및 상기 제2 판독 게이트-스트립 둘 다는 상기 제1 프로그래밍 게이트-스트립과 상기 제2 프로그래밍 게이트-스트립 사이에 평행하게 배치됨 -; 및
상기 제2 방향을 따라 정렬되고 분포되는 제2 1-비트 메모리 셀들의 어레이
를 더 포함하고, 각각의 제2 1-비트 메모리 셀은 상기 제1 방향을 따라 대응하는 제1 1-비트 메모리 셀과 정렬되고, 상기 대응하는 제1 1-비트 메모리 셀과 상기 활성 존을 공유하고, 상기 적어도 하나의 제2 1-비트 메모리 셀은,,
상기 제2 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제2 채널 영역을 갖는 제2 트랜지스터 - 상기 활성 존의 상기 제1 트랜지스터의 단자 영역은 상기 활성 존의 상기 제2 트랜지스터의 제2 채널 영역과 상기 활성 존의 상기 제1 트랜지스터의 제1 채널 영역 사이에 위치함 -, 및
상기 제1 방향으로 연장되고, 하나 이상의 게이트 비아-연결부들의 제2 그룹을 통해 상기 제2 프로그래밍 게이트-스트립에 전도성으로 연결된 제2 프로그래밍 전도성 라인들의 그룹을 포함하는 것인, 메모리 디바이스.
10.
메모리 디바이스에 있어서,
제1 방향에 수직인 제2 방향으로 모두 연장되는 제1 프로그래밍 게이트-스트립 및 제2 프로그래밍 게이트-스트립;
상기 제2 방향으로 모두 연장되며, 상기 제1 프로그래밍 게이트-스트립과 상기 제2 프로그래밍 게이트-스트립 사이에 배치되는 제1 판독 게이트-스트립 및 제2 판독 게이트-스트립;
상기 제1 프로그래밍 게이트-스트립과 상기 제1 방향으로 연장되는 활성 존의 교차점에서 상기 활성 존의 제1 반도체 영역 위에 놓이는 제1 유전체층을 갖는 제1 안티-퓨즈 구조체;
상기 제1 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제1 채널 영역을 갖는 제1 트랜지스터;
상기 제2 프로그래밍 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존의 제2 반도체 영역 위에 놓이는 제2 유전체층을 갖는 제2 안티-퓨즈 구조체;
상기 제2 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제2 채널 영역을 갖는 제2 트랜지스터;
상기 제1 트랜지스터의 제1 채널 영역과 상기 제2 트랜지스터의 제2 채널 영역 사이에서 상기 활성 존의 단자 영역 위에 놓인 단자 전도체;
상기 제1 방향으로 연장되고, 하나 이상의 게이트 비아-연결부들의 제1 그룹을 통해 상기 제1 프로그래밍 게이트 스트립에 전도성으로 연결되는 제1 프로그래밍 전도성 라인들의 그룹;
상기 제1 방향으로 연장되고, 하나 이상의 게이트 비아-연결부들의 제2 그룹을 통해 상기 제2 프로그래밍 게이트 스트립에 전도성으로 연결되는 제2 프로그래밍 전도성 라인들의 그룹; 및
하나 이상의 단자 비아-연결부들을 통해 상기 단자 전도체에 전도성으로 연결되는 비트 연결부
를 포함하는, 메모리 디바이스.
11.
제10항에 있어서,
상기 제2 방향으로 연장되고, 상기 제1 프로그래밍 전도성 라인들의 그룹에 전도성으로 연결되는 제1 워드 프로그래밍 라인; 및
상기 제2 방향으로 연장되고, 상기 제2 프로그래밍 전도성 라인들의 그룹에 전도성으로 연결된 제2 워드 프로그래밍 라인을 더 포함하는, 메모리 디바이스.
12.
제10항에 있어서,
상기 제1 방향으로 연장되고, 상기 비트 연결부에 전도성으로 연결되는 비트 전도성 라인을 더 포함하는, 메모리 디바이스.
13.
제10항에 있어서,
상기 제1 방향으로 연장되고, 상기 제1 판독 게이트-스트립에 전도성으로 연결되는 제1 판독 전도성 라인; 및
상기 제1 방향으로 연장되고, 상기 제2 판독 게이트-스트립에 전도성으로 연결된 제2 판독 전도성 라인을 더 포함하는, 메모리 디바이스.
14.
제13항에 있어서,
상기 제2 방향으로 연장되고, 상기 제1 판독 전도성 라인에 전도성으로 연결되는 제1 워드 판독 라인; 및
상기 제2 방향으로 연장되고, 상기 제2 판독 전도성 라인에 전도성으로 연결된 제2 워드 판독 라인을 더 포함하는, 메모리 디바이스.
15.
제14항에 있어서, 상기 제1 판독 게이트-스트립 및 상기 제2 판독 게이트-스트립은 상기 제1 워드 판독 라인과 상기 제2 워드 판독 라인 사이에 평행하게 배치되는 것인, 메모리 디바이스.
16.
메모리 디바이스를 형성하는 방법에 있어서,
상기 방법은, 프로세서에 의해, 상기 메모리 디바이스의 레이아웃 설계를 생성하는 단계를 포함하고,
상기 레이아웃 설계를 생성하는 단계는,
제1 방향으로 연장되는 활성 존 패턴들의 어레이를 생성하는 단계;
상기 제1 방향에 수직인 제2 방향으로 모두 연장되는 제1 프로그래밍 게이트- 스트립 패턴 및 제2 프로그래밍 게이트-스트립 패턴을 생성하는 단계;
상기 제2 방향으로 모두 연장되고, 상기 제1 프로그래밍 게이트-스트립 패턴과 상기 제2 프로그래밍 게이트-스트립 패턴 사이에 평행하게 배치되는 제1 판독 게이트-스트립 패턴 및 제2 판독 게이트-스트립 패턴을 생성하는 단계; 및
상기 활성 존 패턴들의 어레이에서 각각의 활성 존 패턴에 대한 메모리 셀의 패턴을 생성하는 단계
를 포함하고, 상기 메모리 셀의 패턴을 생성하는 단계는,
상기 제1 방향으로 각각 연장되고, 상기 제1 프로그래밍 게이트 스트립 패턴과 교차하는 제1 프로그래밍 전도성 라인 패턴들의 그룹을 생성하는 단계,
상기 제1 프로그래밍 게이트-스트립 패턴 및 상기 제1 프로그래밍 전도성 라인 패턴들의 그룹 모두와 중첩하는 하나 이상의 게이트 비아-연결부 패턴들의 제1 그룹을 위치시키는 단계,
상기 제1 판독 게이트-스트립 패턴과 상기 제2 판독 게이트-스트립 패턴 사이의 단자 영역에서 상기 활성 존 패턴과 교차하는 단자 전도체 패턴을 생성하는 단계,
상기 단자 전도체 패턴과 중첩되는 비트 연결부 패턴을 위치시키는 단계, 및
상기 비트 연결부 패턴 내에 하나 이상의 단자 비아-연결부 패턴들을 위치시키는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
17.
제16항에 있어서, 상기 메모리 셀의 패턴을 생성하는 단계는,
상기 제1 방향으로 각각 연장되고, 상기 제2 프로그래밍 게이트-스트립 패턴과 교차하는 제2 프로그래밍 전도성 라인 패턴들의 그룹을 생성하는 단계; 및
상기 제2 프로그래밍 게이트-스트립 패턴 및 상기 제2 프로그래밍 전도성 라인 패턴들의 그룹과 중첩되는 하나 이상의 게이트 비아-연결부 패턴을 위치시키는 단계를 더 포함하는, 메모리 디바이스 형성 방법.
18.
제16항에 있어서, 상기 메모리 셀의 패턴을 생성하는 단계는, 상기 제1 프로그래밍 게이트-스트립 패턴과 상기 제1 프로그래밍 전도성 라인 패턴들의 그룹 중의 하나의 제1 프로그래밍 전도성 라인 패턴과의 교차점에 적어도 하나의 게이트 비아-연결부 패턴의 각각을 위치시키는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
19.
제16항에 있어서, 상기 메모리 셀의 패턴을 생성하는 단계는, 상기 제1 프로그래밍 게이트-스트립 패턴과 상기 제1 프로그래밍 전도성 라인 패턴들의 그룹에 의해 형성된 병합된 프로그래밍 전도성 라인의 패턴과의 교차점에 연장된 게이트 비아-연결부의 패턴을 위치시키는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
20.
제16항에 있어서, 상기 메모리 셀의 패턴을 생성하는 단계는, 상기 비트 연결부 패턴 내에 연장된 단자 비아-연결부의 패턴을 위치시키는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
Claims (10)
- 메모리 디바이스에 있어서,
제1 방향에 수직인 제2 방향으로 연장되는 제1 프로그래밍 게이트-스트립;
상기 제2 방향으로 연장되는 제1 판독 게이트-스트립; 및
상기 제2 방향을 따라 정렬되고 분포되는 제1 1-비트 메모리 셀들의 어레이
를 포함하고, 각각의 제1 1-비트 메모리 셀은,
상기 제1 프로그래밍 게이트-스트립과 상기 제1 방향으로 연장되는 활성 존(zone)의 교차점에서 상기 활성 존의 제1 반도체 영역 위에 놓인 제1 유전체층을 갖는 제1 안티-퓨즈 구조체,
상기 제1 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제1 채널 영역을 갖는 제1 트랜지스터,
상기 활성 존에서 상기 제1 트랜지스터의 단자 영역 위에 놓인 단자 전도체,
상기 제1 방향으로 연장되고 하나 이상의 게이트 비아-연결부들의 제1 그룹을 통해 상기 제1 프로그래밍 게이트-스트립에 전도성으로 연결되는 제1 프로그래밍 전도성 라인들의 그룹, 및
하나 이상의 단자 비아-연결부들을 통해 상기 단자 전도체에 전도성으로 연결되는 비트 연결부를 포함하는, 메모리 디바이스. - 제1항에 있어서, 적어도 하나의 제1 1-비트 메모리 셀은, 상기 단자 전도체에 상기 비트 연결부를 전도성으로 연결하는 연장된 단자 비아-연결부를 포함하는 것인, 메모리 디바이스.
- 제1항에 있어서, 적어도 하나의 제1 1-비트 메모리 셀은, 상기 단자 전도체에 상기 비트 연결부를 전도성으로 연결하는 단자 비아-연결부들의 그룹을 포함하는 것인, 메모리 디바이스.
- 제1항에 있어서,
상기 제1 방향으로 연장되는 비트 전도성 라인들의 어레이를 더 포함하고, 각각의 비트 전도성 라인은 대응하는 제1 1-비트 메모리 셀의 상기 비트 연결부에 전도성으로 연결되는, 메모리 디바이스. - 제1항에 있어서,
상기 제1 방향으로 연장되고 상기 제1 판독 게이트-스트립에 전도성으로 연결되는 제1 판독 전도성 라인; 및
상기 제2 방향으로 연장되고 상기 제1 판독 전도성 라인에 전도성으로 연결되는 제1 워드 판독 라인을 더 포함하는, 메모리 디바이스. - 제1항에 있어서,
상기 제2 방향으로 연장되고 상기 제1 프로그래밍 전도성 라인들의 그룹에 전도성으로 연결되는 제1 워드 프로그래밍 라인을 더 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 하나 이상의 게이트 비아-연결부들의 제1 그룹은 적어도 두 개의 게이트 비아-연결부들을 포함하고,
상기 제1 1-비트 메모리 셀의 각각의 제1 프로그래밍 전도성 라인은 상기 적어도 두 개의 게이트 비아-연결부들 중 하나의 게이트 비아-연결부를 통해 상기 제1 프로그래밍 게이트-스트립에 전도성으로 연결되는 것인, 메모리 디바이스. - 제1항에 있어서, 상기 하나 이상의 게이트 비아-연결부들의 제1 그룹은, 상기 제1 프로그래밍 게이트-스트립을 상기 제1 프로그래밍 전도성 라인들의 그룹에 의해 형성된 병합된 프로그래밍 전도성 라인과 전도성으로 연결시키는 연장된 게이트 비아-연결부를 포함하는 것인, 메모리 디바이스.
- 메모리 디바이스에 있어서,
제1 방향에 수직인 제2 방향으로 모두 연장되는 제1 프로그래밍 게이트-스트립 및 제2 프로그래밍 게이트-스트립;
상기 제2 방향으로 모두 연장되며, 상기 제1 프로그래밍 게이트-스트립과 상기 제2 프로그래밍 게이트-스트립 사이에 배치되는 제1 판독 게이트-스트립 및 제2 판독 게이트-스트립;
상기 제1 프로그래밍 게이트-스트립과 상기 제1 방향으로 연장되는 활성 존의 교차점에서 상기 활성 존의 제1 반도체 영역 위에 놓이는 제1 유전체층을 갖는 제1 안티-퓨즈 구조체;
상기 제1 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제1 채널 영역을 갖는 제1 트랜지스터;
상기 제2 프로그래밍 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존의 제2 반도체 영역 위에 놓이는 제2 유전체층을 갖는 제2 안티-퓨즈 구조체;
상기 제2 판독 게이트-스트립과 상기 활성 존의 교차점에서 상기 활성 존에 제2 채널 영역을 갖는 제2 트랜지스터;
상기 제1 트랜지스터의 제1 채널 영역과 상기 제2 트랜지스터의 제2 채널 영역 사이에서 상기 활성 존의 단자 영역 위에 놓인 단자 전도체;
상기 제1 방향으로 연장되고, 하나 이상의 게이트 비아-연결부들의 제1 그룹을 통해 상기 제1 프로그래밍 게이트 스트립에 전도성으로 연결되는 제1 프로그래밍 전도성 라인들의 그룹;
상기 제1 방향으로 연장되고, 하나 이상의 게이트 비아-연결부들의 제2 그룹을 통해 상기 제2 프로그래밍 게이트 스트립에 전도성으로 연결되는 제2 프로그래밍 전도성 라인들의 그룹; 및
하나 이상의 단자 비아-연결부들을 통해 상기 단자 전도체에 전도성으로 연결되는 비트 연결부
를 포함하는, 메모리 디바이스. - 메모리 디바이스를 형성하는 방법에 있어서,
상기 방법은, 프로세서에 의해, 상기 메모리 디바이스의 레이아웃 설계를 생성하는 단계를 포함하고,
상기 레이아웃 설계를 생성하는 단계는,
제1 방향으로 연장되는 활성 존 패턴들의 어레이를 생성하는 단계;
상기 제1 방향에 수직인 제2 방향으로 모두 연장되는 제1 프로그래밍 게이트- 스트립 패턴 및 제2 프로그래밍 게이트-스트립 패턴을 생성하는 단계;
상기 제2 방향으로 모두 연장되고, 상기 제1 프로그래밍 게이트-스트립 패턴과 상기 제2 프로그래밍 게이트-스트립 패턴 사이에 평행하게 배치되는 제1 판독 게이트-스트립 패턴 및 제2 판독 게이트-스트립 패턴을 생성하는 단계; 및
상기 활성 존 패턴들의 어레이에서 각각의 활성 존 패턴에 대한 메모리 셀의 패턴을 생성하는 단계
를 포함하고, 상기 메모리 셀의 패턴을 생성하는 단계는,
상기 제1 방향으로 각각 연장되고, 상기 제1 프로그래밍 게이트 스트립 패턴과 교차하는 제1 프로그래밍 전도성 라인 패턴들의 그룹을 생성하는 단계,
상기 제1 프로그래밍 게이트-스트립 패턴 및 상기 제1 프로그래밍 전도성 라인 패턴들의 그룹 모두와 중첩하는 하나 이상의 게이트 비아-연결부 패턴들의 제1 그룹을 위치시키는 단계,
상기 제1 판독 게이트-스트립 패턴과 상기 제2 판독 게이트-스트립 패턴 사이의 단자 영역에서 상기 활성 존 패턴과 교차하는 단자 전도체 패턴을 생성하는 단계,
상기 단자 전도체 패턴과 중첩되는 비트 연결부 패턴을 위치시키는 단계, 및
상기 비트 연결부 패턴 내에 하나 이상의 단자 비아-연결부 패턴들을 위치시키는 단계를 포함하는 것인, 메모리 디바이스 형성 방법.
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