KR20210145047A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 데이터 라인에 접속되는 화소를 포함하는 화소부, 센싱 기간 동안 데이터 라인으로 센싱 기준 전압을 공급하고, 표시 기간 동안 데이터 라인으로 계조에 대응하는 데이터 신호를 공급하는 데이터 구동부, 및 센싱 기간 동안 센싱 기준 전압에 대응하는 센싱 전류를 공급받고, 공급받은 센싱 전류에 대응하는 보정 데이터를 생성하기 위한 센싱부를 포함한다. 센싱부는 제1 입력 단자로 센싱 전류를 입력받고, 제2 입력 단자로 센싱 기준 전압을 공급받아 센싱 전압을 출력하는 전류 적분기를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device) 및 유기전계발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치(Display Device)의 사용이 증가하고 있다.
표시 장치 중 유기전계발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한, 유기전계발광 표시 장치는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기전계발광 표시장치는 데이터 라인들 및 스캔 라인들에 접속되는 화소들을 구비한다. 화소들은 일반적으로 유기 발광 다이오드, 유기 발광 다이오드로 흐르는 전류량을 제어하기 위한 구동 트랜지스터를 포함한다. 이와 같은 화소들은 데이터 신호에 대응하여 구동 트랜지스터로부터 유기 발광 다이오드로 전류를 공급하면서 소정 휘도의 빛을 생성한다.
한편, 화소들 각각은 열화될 수 있다. 예를 들어, 발광 다이오드가 열화되거나, 구동 트랜지스터의 문턱 전압 및 이동도가 시간에 따라 변화될 수 있다. 화소들의 열화를 보상하기 위해, 외부의 센싱 회로를 통해 화소들(즉, 구동 트랜지스터 및 발광 다이오드)의 특성 정보를 센싱하는 기술이 이용되고 있다.
센싱 시 화소부는 데이터 구동부로부터 데이터 신호를 인가 받을 수 있다. 센싱부는 화소부로부터 상기 데이터 신호에 대응한 전류를 수신하고, 이 전류에 대응하는 센싱 전압을 출력할 수 있다.
다만, 인가된 데이터 신호의 전압과 센싱부에 인가되는 센싱 기준 전압이 상이한 경우, 화소부에 커패시터 커플링 현상이 발생될 수 있다. 이로 인해, 센싱부는 인가 받은 데이터 신호에 대응하지 않는 센싱 전압을 출력하게 되는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 센싱시 인가받은 데이터 신호에 대응하는 정확한 센싱 전압을 출력할 수 있는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 데이터 라인에 접속되는 화소를 포함하는 화소부, 센싱 기간 동안 상기 데이터 라인으로 센싱 기준 전압을 공급하고, 표시 기간 동안 상기 데이터 라인으로 계조에 대응하는 데이터 신호를 공급하는 데이터 구동부, 및 상기 센싱 기간 동안 상기 센싱 기준 전압에 대응하는 센싱 전류를 공급받고, 공급받은 상기 센싱 전류에 대응하는 보정 데이터를 생성하기 위한 센싱부를 포함한다.
상기 센싱부는 제1 입력 단자로 상기 센싱 전류를 입력받고, 제2 입력 단자로 상기 센싱 기준 전압을 공급받아 센싱 전압을 출력하는 전류 적분기를 포함한다.
상기 전류 적분기는 상기 제1 입력 단자 및 제2 입력 단자를 포함하는 전류 적분 앰프와, 상기 제1 입력 단자에 일 단이 연결되고 상기 전류 적분 앰프의 출력 단자에 타 단이 연결된 적분 커패시터를 포함할 수 있다.
상기 제1 입력 단자에 일 단이 연결되고, 상기 전류 적분 앰프의 출력 단자에 타 단이 연결된 초기화용 스위치를 더 포함할 수 있다.
상기 데이터 구동부는, 상기 센싱 기준 전압 또는 상기 데이터 신호를 상기 데이터 출력선들로 공급하는 버퍼 앰프들을 포함하는 버퍼부를 포함할 수 있다.
상기 전류 적분 앰프의 제2 입력 단자는 연결선을 통해 상기 버퍼부의 출력 단자인 제a 노드와 연결될 수 있다.
상기 제a 노드와 상기 전류 적분 앰프의 제1 입력 단자 사이에서 상기 데이터 라인과 연결되는 제b 노드를 포함하되, 상기 제a 노드와 상기 제b 노드 사이에 제1 스위치를 포함하고, 상기 제b 노드와 상기 전류 적분 앰프의 제1 입력 단자 사이에 제2 스위치를 포함할 수 있다.
상기 제1 스위치는 상기 센싱 기준 전압을 상기 화소에 공급하는 동안 턴-온되고, 상기 제2 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온될 수 있다.
상기 연결선은 상기 제a 노드와 상기 전류 적분 앰프의 제2 입력 단자 사이에 제3 스위치를 더 포함하고, 상기 제3 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온될 수 있다.
상기 연결선은 상기 제a 노드와 접지 단자 사이에 기준 전압 저장 커패시터를 더 포함할 수 있다.
상기 제a 노드에 일 단이 연결되고, 상기 접지 단자에 타 단이 연결된 제4 스위치; 및 상기 제a 노드에 접속된 상기 기준 전압 저장 커패시터의 일 단과 상기 전류 적분 앰프의 제2 입력 단자 사이에 제5 스위치;를 더 포함할 수 있다.
상기 제4 스위치는 상기 데이터 신호를 상기 화소에 공급하기 전에 일정 기간 턴-온되고, 상기 제5 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온될 수 있다.
상기 제a 노드와 상기 연결선에 접속된 상기 기준 전압 저장 커패시터의 일 단 사이에 제6 스위치를 더 포함할 수 있다.
상기 제6 스위치는 상기 데이터 신호를 상기 화소에 공급하는 동안 턴-온될 수 있다.
상기 센싱부는 상기 센싱 전압에 기초하여 상기 화소의 열화 정보를 포함하는 보상 데이터를 생성할 수 있다.
외부로부터 제1 영상 데이터를 수신하고, 상기 제1 영상 데이터와 상기 보상 데이터를 합산하여 제2 영상 데이터를 상기 데이터 구동부에 공급하는 타이밍 제어부를 더 포함할 수 있다.
상기 전류 적분 앰프의 출력 단자와 상기 타이밍 제어부 사이에 접속되고, 상기 센싱 전압을 아날로그 형태에서 디지털 형태로 변환하는 아날로그-디지털 컨버터를 더 포함할 수 있다.
상기 화소들은 제1 스캔 라인, 제2 스캔 라인 및 발광 제어 라인에 접속되고, 상기 화소들 각각은, 발광 다이오드, 제1 전원에 전기적으로 연결되는 제1 노드에 접속되는 제1 전극, 제2 노드에 접속되는 제2 전극, 및 제3 노드에 접속되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 데이터 라인과 상기 제2 노드 사이에 접속되고, 상기 제1 스캔 라인에 접속되는 게이트 전극을 포함하는 제2 트랜지스터, 및 상기 제3 노드와 상기 제3 전원 사이에 접속되고, 상기 제2 스캔 라인에 접속되는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
상기 화소들 각각은, 상기 제1 전원과 상기 제1 노드 사이에 접속되고, 상기 발광 제어 라인에 접속되는 게이트 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제2 노드와 상기 제3 노드 사이에 접속되는 저장 커패시터를 더 포함할 수 있다.
상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 센싱 기준 전압 또는 상기 데이터 신호를 상기 화소에 공급하는 동안 턴-온될 수 있다.
상기 제2 트랜지스터 및 상기 제4 트랜지스터는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 센싱시 화소부에서 커패시터 커플링 현상을 감소시킴으로써, 데이터 신호에 대응하는 정확한 센싱 전압을 출력할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1의 표시 장치에 포함되는 화소의 실시예들을 나타내는 회로도이다.
도 3은 일 실시예에 따른 도 1의 데이터 구동부를 나타내는 도면이다.
도 4는 일 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다.
도 5 및 도 6은 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 8은 기생 커패시터로 인해 발생되는 커플링 현상을 설명하기 위한 도면이다.
도 9a 및 도 9b는 센싱시 화소에 발생하는 커패시터 커플링 현상 및 본 발명의 실시예에 따른 효과를 설명하기 위한 그래프이다.
도 10은 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다.
도 11은 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 12는 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다.
도 13은 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 14는 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다.
도 15는 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 주사 구동부(200), 데이터 구동부(300), 센싱부(400), 발광 제어 구동부(500), 및 타이밍 제어부(600)를 포함할 수 있다.
표시 장치(1000)는 평면 표시 장치, 플렉서블(flexible) 표시 장치, 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 벤더블(bendable) 표시 장치일 수 있다. 또한, 표시 장치는 투명 표시 장치, 헤드 마운트(head-mounted) 표시 장치, 웨어러블(wearable) 표시 장치 등에 적용될 수 있다. 또한, 표시 장치(1000)는 스마트폰, 태블릿, 스마트 패드, TV, 모니터 등의 다양한 전자 기기에 적용될 수 있다.
한편, 표시 장치(1000)는 유기 발광 표시 장치, 액정 표시 장치 등으로 구현될 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)의 구성이 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(1000)는 무기 발광 다이오드를 포함하는 자발광 표시 장치일 수도 있다.
일 실시예에서, 표시 장치(1000)는 영상을 표시하기 위한 표시 기간 및 화소(PX)들 각각에 포함된 구동 트랜지스터의 특성을 센싱하기 위한 센싱 기간으로 구분되어 구동될 수 있다.
화소부(100)는 데이터 라인들(DL1 내지 DLm, 단, m은 자연수), 제1 스캔 라인들(SL11 내지 SL1n 단, n은 자연수), 제2 스캔 라인들(SL21 내지 SL2n 단, n은 자연수) 및 발광 제어 라인들(EML1 내지 EMLn)에 접속되도록 위치되는 화소(PX)들을 구비한다. 화소(PX)들은 외부로부터 제1 전원(VDD), 제2 전원(VSS) 및 제3 전원(VINT)의 전압들을 공급받을 수 있다. 일 실시예에서, 제1 전원(VDD)은 구동 트랜지스터의 제1 전극의 전압(예를 들어, 드레인 전압)을 결정할 수 있고, 제2 전원(VSS)은 발광 다이오드의 캐소드 전압을 결정할 수 있다.
한편, 도 1에서는 n개의 제1 및 제2 스캔 라인들(SL11 내지 SL1n, SL21 내지 SL2n)이 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 화소(PX)의 회로 구조에 대응하여 화소부(100)에는 하나 이상의 스캔 라인들, 발광 제어 라인들 등이 추가로 형성될 수 있다.
타이밍 제어부(600)는 외부로부터 공급되는 동기 신호들에 대응하여 데이터 구동 제어 신호(DCS) 및 주사 구동 제어 신호(SCS)를 생성할 수 있다. 타이밍 제어부(600)에서 생성된 데이터 구동 제어 신호(DCS)는 데이터 구동부(300)로 공급되고, 주사 구동 제어 신호(SCS)는 주사 구동부(200)로 공급될 수 있다.
또한, 타이밍 제어부(600)는 제1 영상 데이터(DATA1)에 기초하여 보상된 제2 영상 데이터(DATA2)를 데이터 구동부(300)에 공급할 수 있다. 제1 영상 데이터(DATA1) 및 보상된 제2 영상 데이터(DATA2)는 표시 장치에 설정된 계조 범위에 포함되는 계조 정보들을 포함할 수 있다.
데이터 구동 제어 신호(DCS)에는 소스 시작 신호 및 클럭 신호들이 포함될 수 있다. 소스 시작 신호는 데이터의 샘플링 시작 시점을 제어할 수 있다. 클럭 신호들은 샘플링 동작을 제어하기 위하여 사용될 수 있다.
주사 구동 제어 신호(SCS)에는 주사 시작 신호, 제어 시작 신호, 및 클럭 신호들이 포함될 수 있다. 주사 시작 신호는 스캔 신호의 타이밍을 제어할 수 있다. 제어 시작 신호는 제어 신호의 타이밍을 제어할 수 있다. 클럭 신호들은 주사 시작 신호 및/또는 제어 시작 신호를 쉬프트시키기 위하여 사용될 수 있다.
타이밍 제어부(600)는 센싱 제어 신호(TCS)를 통해 센싱부(400)의 동작을 제어할 수 있다. 예를 들어, 타이밍 제어부(600)는 데이터 라인들(DL1 내지 DLn)을 통해 화소(PX)들에 센싱을 위한 데이터 신호를 공급하는 타이밍 및 데이터 라인들(DL1 내지 DLn)을 통해 화소(PX)에서 생성된 전류를 센싱하는 타이밍을 제어할 수 있다.
주사 구동부(200)는 타이밍 제어부(600)로부터 주사 구동 제어 신호(SCS)를 수신할 수 있다. 주사 구동 제어 신호(SCS)를 공급받은 주사 구동부(200)는 제1 및 제2 스캔 라인들(SL11 내지 SL1n, SL21 내지 SL2n)로 제1 및 제2 스캔 신호를 공급할 수 있다.
일례로, 주사 구동부(200)는 제1 및 제2 스캔 라인들(SL11 내지 SL1n, SL21 내지 SL2n)로 스캔 신호를 순차적으로 공급할 수 있다. 제1 및 제2 스캔 라인들(SL11 내지 SL1n, SL21 내지 SL2n)로 스캔 신호가 순차적으로 공급되면 화소(PX)들이 수평라인 단위로 선택될 수 있다. 이를 위하여, 제1 및 제2 스캔 신호는 화소(PX)들에 포함된 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 논리 하이 레벨)으로 설정될 수 있다.
발광 제어 구동부(500)는 발광 구동 제어 신호(EMCS)에 기초하여 발광 제어 라인들(EML1 내지 EMLn)을 통해 화소(PX)들에 발광 제어 신호를 순차적으로 공급할 수 있다. 발광 제어 구동부(500)는 타이밍 제어부(600)로부터 발광 구동 제어 신호(EMCS) 및 클럭 신호 등을 수신한다. 발광 제어 신호는 동일 수평라인(동일 행)에 위치된 화소들에 대하여 하나의 프레임 기간을 발광 기간 및 비발광 기간으로 구분할 수 있다.
한편, 도 1에는 하나의 주사 구동부(200)가 제1 스캔 신호와 제2 스캔 신호를 모두 출력하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 주사 구동부(200)는 제1 스캔 신호를 화소부(100)에 공급하는 제1 주사 구동부 및 제2 스캔 신호를 화소부(100)에 공급하는 제2 주사 구동부를 포함할 수 있다.
데이터 구동부(300)는 타이밍 제어부(600)로부터 데이터 구동 제어 신호(DCS)를 공급받을 수 있다. 데이터 구동부(300)는 센싱 기간 동안 화소 특성 검출을 위한 데이터 신호를 화소부(100)에 공급할 수 있다. 데이터 구동부(300)는 표시 기간 동안 보상된 제2 영상 데이터(DATA2)에 기초하여 영상 표시를 위한 데이터 신호를 화소부(100)에 공급할 수 있다.
센싱부(400)는 데이터 구동부(300)와 화소부(100) 사이에 접속될 수 있다. 센싱부(400)는, 데이터 출력선들(O1 내지 Om)과 데이터 라인들(DL1 내지 DLm)을 접속시킨다. 센싱부(400)는 센싱 기간 동안, 화소들(PX) 각각에 포함된 발광 다이오드의 열화 정보 및/또는 구동 트랜지스터의 문턱 전압/이동도 정보를 센싱할 수 있다. 센싱부(400)는 발광 다이오드의 열화 정보 및 구동 트랜지스터의 문턱 전압/이동도 정보와 관련된 보상 데이터(CD)를 저장하고, 저장된 보상 데이터(CD)를 타이밍 제어부(600)로 공급할 수 있다.
일 실시예에서, 센싱부(400)는 데이터 라인들(DL1 내지 DLm)을 통해 공급되는 센싱값을 디지털 형식의 전류 코드로 변환하는 아날로그-디지털 컨버터(420, 도 4 참조)를 포함할 수 있다.
도 1에는 센싱부(400)가 타이밍 제어부(600)와 별개의 구성인 것으로 도시되었으나, 센싱부(400)의 적어도 일부의 구성은 타이밍 제어부(600)에 포함될 수 있다. 예를 들어, 센싱부(400)와 타이밍 제어부(600)는 하나의 구동 IC로 형성될 수 있다. 나아가, 데이터 구동부(300) 또한 타이밍 제어부(600)에 포함될 수 있다. 따라서, 센싱부(400), 데이터 구동부(300), 및 타이밍 제어부(600) 중 적어도 일부는 하나의 구동 IC로 형성될 수 있다.
도 2a 및 도 2b는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 1 및 도 2a를 참조하면, 화소(PX)는 발광 다이오드(LD) 및 발광 다이오드(LD)에 연결되는 화소 회로(PC)를 포함할 수 있다.
도 2a의 화소(PX)는 제i 행, 제k 열(단, i, k는 자연수)에 배치되는 화소이다.
발광 다이오드(LD)의 애노드는 화소 회로(PX)에 접속되고, 캐소드 전극은 제2 전원(VSS)에 접속될 수 있다. 발광 다이오드(LD)는 화소 회로(PX)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 또한, 발광 다이오드(LD)는 유기물과 무기물이 복합적으로 구성된 발광 다이오드일 수도 있다. 도 2a 및 도 2b에서 화소(PX)는 단일(single) 발광 다이오드(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PX)는 복수의 발광 다이오드들을 포함하며, 복수의 발광 다이오드들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
화소 회로(PX)는 데이터 신호(Vdata)에 대응하여 제1 전원(VDD)으로부터 발광 다이오드(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어한다. 이를 위하여, 제1 전원(VDD)은 제2 전원 (VSS)보다 높은 전압으로 설정될 수 있다.
화소 회로(PC)는 제1 내지 제4 트랜지스터들(T1 내지 T4) 및 저장 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD, 또는 제1 전원 라인(PL1))에 전기적으로 연결되는 제1 노드(N1)와 발광 다이오드(LD)의 애노드에 전기적으로 연결되는 제2 노드(N2) 사이에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 결합될 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압에 대응한 구동 전류를 발광 다이오드(LD)에 제공할 수 있다. 제1 트랜지스터(T1)는 화소(PX)의 구동 트랜지스터로서 기능한다.
제2 트랜지스터(T2)는 제k 데이터 라인(DLk)과 제2 노드(N2) 사이에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(S1[i])를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)가 턴 온되면, 데이터 신호(Vdata)가 제2 노드(N2)로 전달될 수 있다.
제3 트랜지스터(T3)는 제3 노드(N3)와 제3 전원(VINT, 또는 제3 전원 라인(PL3)) 사이에 접속될 수 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(S2[i])를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(S2[i])가 공급될 때 턴-온되어 제3 노드(N3)로 제3 전원(VINT)의 전압을 공급할 수 있다.
제4 트랜지스터(T4)는 제1 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호(EM[i])를 수신하는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 발광 제어 신호(EM[k])의 게이트-온 기간에서 턴-온되고, 게이트-오프 기간에서 턴-오프될 수 있다.
발광 다이오드(LD)는 제2 노드(N2)와 제2 전원(VSS, 또는 제2 전원 라인(PL2)) 사이에 결합될 수 있다. 발광 다이오드(LD)의 캐소드(cathode)는 제2 전원(VSS)을 인가받을 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PX)의 발광 기간 동안 발광 다이오드들(LD)의 문턱 전압 이상으로 설정될 수 있다. 도 2a에서는 화소(PX)에 포함되는 제1 내지 제3 트랜지스터들(T1, T2, T3)은 N-타입 트랜지스터로 도시하고, 제4 트랜지스터(T4)는 P-타입 트랜지스터로 도시하였지만, 본원 발명이 이에 한정되지는 않는다.
한편, 화소 회로(PC)는 도 2a에 도시된 구조로 한정되지 않는다. 예를 들어, 도 2b에 도시된 바와 같이, 화소 회로(PC)는 제1 내지 제3 트랜지스터들(T1 내지 T3) 및 저장 커패시터(Cst)로 구성될 수 있다. 도 2b에 도시된 화소 회로(PC)는 발광 다이오드(LD)의 발광 시간을 제어하기 위한 제4 트랜지스터(T4)가 생략된 것을 제외하고, 제1 내지 제3 트랜지스터들(T1, T2, T3) 및 커패시터(Cst)의 구성이나 동작은 도 2a에 도시된 화소 회로(PC)와 유사하다. 따라서, 중복되는 설명은 생략한다.
도 3은 일 실시예에 따른 도 1의 데이터 구동부를 나타내는 도면이다.
도 3을 참조하면, 데이터 구동부(300)는 쉬프트 레지스터부(321), 샘플링 래치부(322), 홀딩 래치부(323), 신호 생성부(324) 및 버퍼부(325)를 구비할 수 있다.
쉬프트 레지스터부(321)는 타이밍 제어부(600)로부터 출력된 소스 스타트 펄스(SSP) 및 소스 쉬프트 클럭(SSC)에 응답하여 순차적으로 m(m은 0 보다 큰 자연수)개의 샘플링 신호를 생성할 수 있다. 구체적으로, 쉬프트 레지스터부(321)는 소스 쉬프트 클럭(SSC)의 1주기 마다 소스 스타트 펄스(SSP)를 쉬프트 시키면서 순차적으로 m개의 샘플링 신호를 생성할 수 있다. 쉬프트 레지스터부(321)는 m개의 쉬프트 레지스터(3211 내지 321m)를 구현될 수 있다.
샘플링 래치부(322)는 쉬프트 레지스터부(321)로부터 순차적으로 공급되는 샘플링 신호에 응답하여 제2 데이터(DATA2)를 순차적으로 저장할 수 있다. 샘플링 래치부(322)는 m개의 제2 데이터(DATA2)를 저장하기 위한 m개의 샘플링 래치(3221 내지 322m)로 구현될 수 있다.
홀딩 래치부(323)는 타이밍 제어부(600)로부터 출력된 소스 출력 인에이블(SOE) 신호에 응답하여 샘플링 래치부(322)로부터 공급되는 제2 데이터(DATA2)를 저장할 수 있다. 홀딩 래치부(323)는 자신에게 저장된 제2 데이터(DATA2)를 신호 생성부(324)로 공급할 수 있다. 홀딩 래치부(323)는 m개의 홀딩 래치(3231 내지 323m)로 구현될 수 있다.
신호 생성부(324)는 홀딩 래치부(323)로부터 출력된 제2 데이터(DATA2)를 아날로그 신호로 변환하고, 변환된 아날로그 신호를 데이터 신호로서 버퍼부(325)로 출력할 수 있다. 신호 생성부(324)는 m개의 디지털-아날로그 컨버터들(digital-analog converters; 3241 내지 324m)를 구비할 수 있다. 즉, 신호 생성부(324)는 각 채널마다 배치되는 디지털-아날로그 컨버터들(3241 내지 324m)을 이용하여 m개의 데이터 신호들을 생성하고, 생성된 데이터 신호들을 버퍼부(325)로 공급할 수 있다.
버퍼부(325)는 신호 생성부(324)로부터 공급되는 m개의 데이터 신호들을 m개의 데이터 출력선(O1 내지 Om)으로 공급할 수 있다. 버퍼부(325)는 m개의 버퍼 앰프들(3251 내지 325m)로 구현될 수 있다.
도 4는 일 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다.
도 4에서는 설명의 편의를 위해 타이밍 제어부(600) 및 데이터 구동부(300)는 간략히 도시하였다. 또한, 도 4에서는 설명의 편의를 위해 하나의 화소(PX)의 연결 구조만 도시하였다.
도 3 및 도 4를 참조하면, 타이밍 제어부(600)는 센싱부(400)로부터 공급되는 보상 데이터(CD)에 응답하여 외부로부터 공급되는 제1 데이터(DATA1)를 변환하여 제 2데이터(DATA2)를 생성하고, 생성된 제 2데이터(DATA2)를 데이터 구동부(300)로 출력할 수 있다.
데이터 구동부(300)는 타이밍 제어부(600)로부터 출력된 제2 데이터(DATA2)를 아날로그 신호로 변환하여 데이터 신호로서 데이터 출력선(Oi)으로 공급할 수 있다.
구체적으로, 샘플링 래치부(322i)는 타이밍 제어부(600)로부터 출력된 제2 데이터(DATA2) 중에서 i번째 채널에 대응하는 데이터를 래치하고, 래치된 데이터를 홀딩 래치부(323i)로 출력할 수 있다.
홀딩 래치부(323i)는 소스 출력 인에이블(SOE) 신호에 응답하여 샘플링 래치(322i)로부터 출력되는 데이터를 래치하고 래치된 데이터를 디지털-아날로그 컨버터(324i)로 출력할 수 있다.
디지털-아날로그 컨버터(324i)는 홀딩 래치(323i)로부터 출력된 제 2데이터(DATA2)를 아날로그 신호로 변환하고, 변환된 아날로그 신호를 버퍼 앰프(325i)로 출력할 수 있다.
버퍼 앰프(325i)는 디지털-아날로그 컨버터(324i)로부터 출력된 아날로그 신호를 데이터 신호로서 데이터 출력선(Oi)으로 공급할 수 있다. 버퍼 앰프(325i)의 제1 입력 단자는 제a 노드(Na), 즉, 데이터 라인(DLk)에 접속되고, 제2 입력 단자는 디지털-아날로그 컨버터(324i)에 접속되고, 출력 단자는 제a 노드(Na), 즉, 데이터 출력선(Oi)에 접속될 수 있다.
센싱부(400)는 제1 스위치(SW1), 제2 스위치(SW2), 전류 적분기(ITG), 초기화용 스위치(Swi) 및 아날로그-디지털 컨버터(420)를 포함할 수 있다.
제1 스위치(SW1)는 제a 노드(Na)와 제b 노드(Nb) 사이에 접속될 수 있다. 이 때, 제a 노드(Na)는 버퍼 앰프(325i)출력 단자이고, 제b 노드(Nb)는 데이터 라인(DLk)에 연결되는 노드일 수 있다. 다시 말해, 제1 스위치(SW1)는 데이터 출력선(Oi)과 데이터 라인(DLk) 사이에 접속될 수 있다. 제1 스위치(SW1)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
제2 스위치(SW2)는 제b 노드(Nb)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 접속될 수 있다. 다시 말해, 제2 스위치(SW2)는 데이터 라인(DLk)과 전류 적분 앰프(410)의 제1 입력 단자 사이에 접속될 수 있다. 제2 스위치(SW2)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
일 실시예에 따르면, 전류 적분기(ITG)는 제b 노드(Nb)와 제c 노드(Nc) 즉, 아날로그-디지털 컨버터(420)의 입력 단자 사이에 접속될 수 있다.
전류 적분기(ITG)는 데이터 신호에 대응하는 화소(PX)의 센싱 전류(Is)를 데이터 라인(DLk)을 통해 제1 입력 단자로 수신하고, 센싱 전류(Is)에 대응하는 센싱 전압(Vo)을 출력할 수 있다. 이 때, 전류 적분기(ITG)는 제2 입력 단자로 센싱 기준 전압을 수신하고, 센싱 기준 전압에 기초하여 화소(PX)의 전류 특성을 센싱할 수 있다. 제2 입력 단자는 연결선(CNL)을 통해 제a 노드(Na)와 직접 연결될 수 있다. 센싱 기준 전압에 대해서는 이하, 도 5 내지 도 7을 통해 자세히 후술한다.
일 실시예에 따르면, 전류 적분기(ITG)는 전류 적분 앰프(410) 및 적분 커패시터(Cf)를 포함할 수 있다. 적분 커패시터(Cf)는 전류 적분 앰프(410)의 제1 입력 단자(예를 들어, 반전 입력 단자)에 일 단이 연결되고, 출력 단자(즉, 제c 노드(Nc))에 타 단이 연결될 수 있다.
일 실시예에 따르면, 전류 적분기(ITG)는 일 단이 전류 적분 앰프(410)의 제1 입력 단자에 연결되고, 타 단이 전류 적분 앰프(410)의 출력 단자에 연결되는 초기화용 스위치(SWi)를 더 포함할 수 있다. 센싱이 완료되면 초기화용 스위치(SWi)를 턴-온하여 적분 커패시터(Cf)를 초기화할 수 있다.
아날로그-디지털 컨버터(420)는 제c 노드(Nc)와 타이밍 제어부(600)의 입력 단자 사이에 접속될 수 있다. 아날로그-디지털 컨버터(ADC; 이하 420)의 입력단은 제c 노드(Nc)와 연결될 수 있다. 이 경우, 제c 노드(Nc)의 노드 전압 즉, 전류 적분 앰프(410)의 출력 전압(Vo)이 아날로그-디지털 컨버터(420)에 인가될 수 있다.
아날로그-디지털 컨버터(420)는 입력 단자(즉, 제c 노드(Nc))에 제공되는 전압(즉, 전류 적분 앰프의 출력 전압(Vo))을 디지털 코드로 변환할 수 있다. 즉, 센싱부(400)는 전류 적분 앰프(410)의 출력 전압(Vo)을 디지털 코드로 변환하고, 변환된 디지털 코드를 보상 데이터(CD)로서 타이밍 제어부(600)로 공급할 수 있다.
도 5 및 도 6은 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 동작을 설명하기 위한 도면이다. 도 7은 일 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다. 도 8은 기생 커패시터로 인해 발생되는 커플링 현상을 설명하기 위한 도면이다. 도 9a 및 도 9b는 센싱시 화소에 발생하는 커패시터 커플링 현상 및 본 발명의 실시예에 따른 효과를 설명하기 위한 그래프이다.
도 1 및 도 5 내지 도 7을 참조하면, 센싱 기간 동안, 화소(PX)는 타이밍 제어부(600)로부터 센싱을 위한 신호들을 공급받을 수 있다. 센싱 기간은 데이터 구동부(300)로부터 화소(PX)로 센싱 기준 전압을 공급하는 기간 및 화소(PX)로부터 센싱부(400)로 센싱 기준 전압에 대응하는 센싱 전류(Is)를 공급하여 센싱 전류(IS)에 대응하는 센싱 전압(Vo)을 출력하는 기간을 포함할 수 있다.
일 실시예에서, 제1 스캔 신호(S1[i]) 및 제2 스캔 신호(S2[i])의 턴-온 레벨의 전압은 논리 하이 레벨의 전압으로 정의될 수 있다. 한편, 발광 제어 신호(EM[i])의 턴-온 레벨의 전압은 논리 로우 레벨의 전압으로 정의될 수 있다. 다만, 이는 예시적인 것으로서, 스캔 신호들 및 발광 제어 신호의 펄스 폭들 및 논리 레벨들이 이에 한정되는 것은 아니며, 화소 구조, 트랜지스터들의 타입 등에 따라 변경될 수 있다.
먼저, 제1 시점(t1) 내지 제4 시점(t4) 기간 동안 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급될 수 있다. 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-오프된다.
제2 시점(t2) 및 제3 시점(t3) 기간 동안 제1 스캔 신호(S1[i]) 및 제2 스캔 신호(S2[i])가 공급되며, 제1 스위치 (SW1)가 턴-온될 수 있다.
제1 스위치(SW1)가 턴-온되면 데이터 출력선(Oi)과 데이터 라인(DLk)이 접속될 수 있다.
제1 스캔 신호(S1[i])가 공급되면, 제2 트랜지스터(T2)가 턴-온되고, 제2 스캔 신호(S2[i])가 공급되면 제3 트랜지스터(T3)가 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제3 전원(VINT)과 제3 노드(N3)가 접속될 수 있다. 즉, 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)의 게이트 전극이 제3 전원(VINT)으로 초기화될 수 있다. 또한, 제2 트랜지스터(T2)가 턴-온되면 제a 노드(Na)와 제2 노드(N2)가 접속될 수 있다. 즉, 제1 트랜지스터(T1)의 소스 전극에 센싱 기준 전압을 인가할 수 있다. 여기서, 센싱 기준 전압은 제3 전원(VINT)보다 낮은 레벨의 전압일 수 있다. 이때, 저장 커패시터(Cst)는 센싱 기준 전압(Vdata)에 대응되는 전압을 충전한다.
제4 시점(t4) 및 제5 시점(t5) 사이의 기간 동안 논리 로우 레벨의 발광 제어 신호(EM[i]) 및 논리 하이 레벨의 제1 스캔 신호(S1[k])가 공급될 수 있다. 그리고, 제4 시점(t4) 및 제5 시점(t5) 사이의 기간 동안 제2 스위치(SW2)가 턴-온될 수 있다.
논리 로우 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-온된다. 그리고, 제1 스캔 신호(S1[i])가 공급되면 제2 트랜지스터(T2)가 턴-온된다.
제2 스위치(SW2) 및 제2 트랜지스터(T2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 전류 패스(path)가 형성될 수 있다.
제4 트랜지스터(T4)가 턴-온되면 제1 전원(VDD), 제4 트랜지스터(T4), 제1 트랜지스터(T1) 및 제2 노드(N2)로 이어지는 전류 패스가 형성된다. 그러면, 제1 트랜지스터(T1)는 저장 커패시터(Cst)에 저장된 센싱 기준 전압에 대응하는 전류, 즉 센싱 전류(Is)를 제1 전원(VDD)으로부터 제2 노드(N2)를 경유하여 전류 적분 앰프(410)의 제1 입력 단자로 공급할 수 있다.
한편, 센싱 전류(IS)가 전류 적분 앰프(410)로 공급되는 기간 동안 전류 적분 앰프(410)의 제2 입력 단자는 연결선(CNL)을 통해 제a 노드(Na)에 접속된다. 여기서, 제a 노드(Na)에는 센싱 기준 전압(Vdata)이 공급될 수 있다.
한편, 제a 노드(Na)와 전류 적분 앰프(410)의 제2 입력 단자 사이에 연결선(CNL)이 제공되지 않은 경우의 문제점에 대해 도 8 및 도 9를 참조하여 설명한다.
도 8을 참조하면, 일 실시예에서 화소(PX)는 제3 노드(N3)와 제1 전원(VDD) 사이에 기생 커패시터(Cpara)가 형성될 수 있다. 설명의 편의를 위해, 기생 커패시터(Cpara)를 제3 노드(N3)와 제1 전원(VDD) 사이에만 도시하였으나, 기생 커패시터(Cpara)는 제3 노드(N3)와 제3 전원(VINT) 사이 및 제3 노드(N3)와 제3 트랜지스터(T3)의 게이트 전극 사이 등에 더 형성될 수 있다.
일 실시예에 따르면, 저장 커패시터(Cst)는 제3 전원(VINT)의 전압과 센싱 기준 전압(Vdata)의 차 전압(Vgs, 도 9a 참조)으로 충전될 수 있다.
센싱시 별도의 전압원을 통해 가상의 그라운드 전압(VGND)이 전류 적분 앰프(410)의 제2 입력 단자에 인가되는 경우, 제2 노드(N2)의 전압이 센싱 기준 전압(Vdata)에서 가상의 그라운드 전압(VGND)으로 변경될 수 있다.
제2 노드(N2)의 전압이 센싱 기준 전압(Vdata)에서 가상의 그라운드 전압(VGND)으로 변경되는 경우, 플로팅 상태의 저장 커패시터(Cst)에도 커플링 현상이 발생할 수 있다. 다만, 제3 노드(N3)에 형성된 기생 커패시터(Cpara)로 인해, 저장 커패시터(Cst)에 걸린 전압은 제3 전원(VINT)의 전압과 센싱 기준 전압(Vdata)의 차 전압(Vgs)과 상이한 전압(Vgs', 도 9a 참조)으로 변경될 수 있다. 이로 인해, 본래 측정하고자 했던 화소(PX)의 전류 특성과 상이한 센싱 결과가 도출될 수 있다.
예를 들어, 도 9a를 참조하면, 센싱 기준 전압(Vdata)은 제3 전원(VINT)보다 낮은 전압 레벨을 가질 수 있다. 이 때, 가상의 그라운드 전압(VGND)이 센싱 기준 전압(Vdata)보다 큰 경우를 가정하면, 기생 커패시터(Cpara)에 의해 저장 커패시터(Cst)의 양 단에 걸리는 전압(Vgs')은 제3 전원(VINT)의 전압과 센싱 기준 전압(Vdata)의 차 전압(Vgs)보다 작을 수 있다. 이로 인해, 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 형성된 전류 패스(path)에 흐르는 센싱 전류(Is)는 감소하게 되어, 전류 적분기(ITG)는 인가받은 데이터 신호에 대응하지 않는 센싱 전압(Vo', 도 9b 참조)을 출력하게 되는 문제점이 발생할 수 있다.
이와 반대로 가상의 그라운드 전압(VGND)이 센싱 기준 전압(Vdata)보다 작은 경우에는, 기생 커패시터(Cpara)에 의해 저장 커패시터(Cst)의 양 단에 걸리는 전압(Vgs')은 제3 전원(VINT)의 전압과 센싱 기준 전압(Vdata)의 차 전압(Vgs)보다 클 수 있다. 이로 인해, 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 형성된 전류 패스(path)에 흐르는 센싱 전류(Is)는 증가될 수 있고, 마찬가지로 전류 적분기(ITG)는 인가받은 데이터 신호에 대응하지 않는 센싱 전압(미도시)을 출력하게 되는 문제점이 발생할 수 있다.
도 5 내지 도 7 및 도 9b를 참조하면, 본 발명의 실시예에 따라, 제a 노드(Na)와 전류 적분 앰프(410) 사이는 연결선(CNL)에 의해 접속되므로, 전류 적분 앰프(410)의 제2 입력 단자는 센싱 기준 전압(Vdata)을 수신할 수 있다. 이로 인해, 제2 노드(N2)의 전압은, 데이터 구동부(300)로부터 화소(PX)로 센싱 기준 전압(Vdata)이 인가되는 제1 기간(P1) 및 화소(PX)로부터 센싱부(400)로 센싱 기준 전압(Vdata)에 대응하는 센싱 전류(Is)가 공급되는 제2 기간(P2) 사이에, 센싱 기준 전압(Vdata)으로 동일하게 유지될 수 있다.
제2 노드(N2)의 전압이 센싱 기준 전압(Vdata)으로 유지되는 경우, 저장 커패시터(Cst)에 커플링 현상이 발생하지 않을 수 있다. 이로 인해, 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 형성된 전류 패스(path)에 흐르는 센싱 전류(Is)는 센싱 기준 전압의 인가 전후로 동일하게 유지되므로, 전류 적분기(ITG)는 인가받은 데이터 신호에 대응하는 센싱 전압(Vo)을 정확하게 출력할 수 있다. 즉, 센싱부(400)는 본래 측정하고자 했던 화소(PX)의 전류 특성과 부합하는 센싱 결과를 도출할 수 있다.
도 9b에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 제1 기간(P1) 및 제2 기간(P2)에서 제2 노드(N2)의 전압이 센싱 기준 전압(Vdata)으로 유지되므로, 전류 적분 앰프(410)의 출력 전압(Vo)은 제1 기울기(실선 그래프 참조)로 감소될 수 있다. 반면에, 도 8에 도시된 바와 같이, 가상의 그라운드 전압(VGND)이 센싱 기준 전압(Vdata)보다 큰 경우, 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 형성된 전류 패스(path)에 흐르는 센싱 전류(Is)는 감소하게 되므로, 출력 전압(Vo')은 제1 기울기보다 작은 제2 기울기(일점쇄선 그래프 참조)로 감소될 수 있다. 다시 말해, 기생 커패시터(Cpara)로 인해, 센싱부는 인가 받은 센싱 기준 전압(Vdata)에 대응하지 않는 부정확한 센싱 전압(Vo')을 출력할 수 있다.
다시, 도 5 내지 도 7을 참조하면, 이후, 제6 시점(t6) 및 제7 시점(t7) 사이의 기간 동안 초기화 스위치(SWi)가 턴-온될 수 있다. 초기화 스위치(SWi)가 턴-온되면 적분 커패시터(Cf)가 초기화될 수 있다.
이후, 표시 기간 동안, 타이밍 제어부(600)는 제1 데이터(DATA1)와 보상 데이터(CD)를 합산한 제2 데이터(DATA2)를 데이터 구동부(300)로 공급하고, 데이터 구동부(300)는 제2 데이터(DATA2)에 대응하는 데이터 신호를 화소(PX)로 공급할 수 있다. 즉, 표시 장치(1000)는 화소(PX)의 열화를 고려한 데이터 신호를 공급받을 수 있다. 따라서, 표시 장치(1000)는 화소(PX)의 열화에도 불구하고 정확한 휘도로 발광할 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 10은 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다. 도 11은 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 10을 참조하면, 센싱부(400_1)는 제3 스위치(SW3)를 더 포함하고, 이로 인해, 전류 적분 앰프(410)의 제2 입력 단자에 센싱 기준 전압을 선택적으로 공급할 수 있다는 점에서 도 4에 도시된 실시예와 차이점이 있다.
구체적으로, 센싱부(400_1)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 전류 적분기(ITG) 및 아날로그-디지털 컨버터(420)를 포함할 수 있다.
제1 스위치(SW1), 제2 스위치(SW2), 전류 적분기(ITG) 및 초기화용 스위치(SWi)는 도 4의 구성과 동일한 바 중복되는 설명을 생략한다. 이하 제3 스위치(SW3)에 대해 설명한다.
제3 스위치(SW3)는 제a 노드(Na)와 전류 적분 앰프(410)의 제2 입력 단자 사이에 접속될 수 있다. 다시 말해, 제3 스위치(SW3)는 연결선(CNL)의 일 영역에 제공될 수 있다. 제3 스위치(SW3)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
제3 스위치(SW3)가 턴-온되면 전류 적분기(ITG)의 제2 입력 단자는 연결선(CNL)을 통해 제a 노드(Na)와 직접 연결될 수 있다. 즉, 전류 적분기(ITG)의 제2 입력 단자는 제3 스위치(SW3)가 턴-온되면 데이터 구동부(300)로부터 센싱 기준 전압(Vdata)을 수신할 수 있고, 제3 스위치(SW3)가 턴-오프되면 데이터 구동부(300)로부터 센싱 기준 전압(Vdata)의 수신을 중단할 수 있다.
도 11을 참조하면, 제1 시점(t1) 내지 제4 시점(t4) 기간 동안 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급될 수 있다. 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-오프된다.
제2 시점(t2) 및 제3 시점(t3) 기간 동안 제1 스캔 신호(S1[i]) 및 제2 스캔 신호(S2[i])가 공급되며, 제1 스위치(SW1)가 턴-온될 수 있다. 제1 스위치(SW1)가 턴-온되면 데이터 출력선(Oi)과 데이터 라인(DLk)이 접속될 수 있다.
제1 스캔 신호(S1[i])가 공급되면, 제2 트랜지스터(T2)가 턴-온되고, 제2 스캔 신호(S2[i])가 공급되면 제3 트랜지스터(T3)가 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제3 전원(VINT)과 제3 노드(N3)가 접속될 수 있다. 즉, 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)의 게이트 전극이 제3 전원(VINT)으로 초기화될 수 있다. 또한, 제2 트랜지스터(T2)가 턴-온되면 제a 노드(Na)와 제2 노드(N2)가 접속될 수 있다. 즉, 제1 트랜지스터(T1)의 소스 전극에 센싱 기준 전압(Vdata)을 인가할 수 있다. 여기서, 센싱 기준 전압(Vdata)은 제3 전원(VINT)보다 낮은 레벨의 전압일 수 있다. 이 때, 제3 스위치(S3)는 턴-오프 상태를 유지할 수 있다. 즉, 전류 적분 앰프(410)의 제2 입력 단자로 센싱 기준 전압(Vdata)이 인가되지 않을 수 있다.
제4 시점(t4) 및 제5 시점(t5) 사이의 기간 동안 논리 로우 레벨의 발광 제어 신호(EM[i]) 및 논리 하이 레벨의 제1 스캔 신호(S1[k])가 공급될 수 있다. 그리고, 제4 시점(t4) 및 제5 시점(t5) 사이의 기간 동안 제2 스위치(SW2) 및 제3 스위치(SW3)가 턴-온될 수 있다. 제3 스위치(SW3)가 턴-온되면 제a 노드(Na)와 전류 적분 앰프(410)의 제2 입력 단자가 접속될 수 있다. 여기서, 제a 노드(Na)에는 센싱 기준 전압(Vdata)이 공급될 수 있다.
논리 로우 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-온된다. 그리고, 제1 스캔 신호(S1[i])가 공급되면 제2 트랜지스터(T2)가 턴-온된다.
제2 스위치(SW2) 및 제2 트랜지스터(T2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 전류 패스(path)가 형성될 수 있다.
제4 트랜지스터(T4)가 턴-온되면 제1 전원(VDD), 제4 트랜지스터(T4), 제1 트랜지스터(T1) 및 제2 노드(N2)로 이어지는 전류 패스가 형성된다. 그러면, 제1 트랜지스터(T1)는 저장 커패시터(Cst)에 저장된 센싱 기준 전압에 대응하는 전류, 즉 센싱 전류(Is)를 제1 전원(VDD)으로부터 제2 노드(N2)를 경유하여 전류 적분 앰프(410)의 제1 입력 단자로 공급할 수 있다.
이후, 제6 시점(t6) 및 제7 시점(t7) 사이의 기간 동안 초기화 스위치(SWi)가 턴-온될 수 있다. 초기화 스위치(SWi)가 턴-온되면 적분 커패시터(Cf)가 초기화될 수 있다.
도 12는 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다. 도 13은 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 12를 참조하면, 센싱부(400_2)는 제4 스위치(SW4), 제5 스위치(SW5) 및 기준 전압 저장 커패시터(Cref)를 더 포함할 수 있다. 이로 인해, 센싱 기간 동안에만 전류 적분 앰프(410)의 제2 입력 단자에 센싱 기준 전압을 공급할 수 있다는 점에서 도 4에 도시된 실시예와 차이점이 있다.
구체적으로, 센싱부(400_2)는 제1 스위치(SW1), 제2 스위치(SW2), 제4 스위치(SW4), 제5 스위치(SW5), 전류 적분기(ITG), 초기화용 스위치(SWi) 및 아날로그-디지털 컨버터(420)를 포함할 수 있다.
제1 스위치(SW1), 제2 스위치(SW2), 전류 적분기(ITG) 및 초기화용 스위치(SWi)는 도 4의 구성과 동일한 바 중복되는 설명을 생략한다. 이하, 제4 스위치(SW4), 제5 스위치(SW5) 및 기준 전압 저장 커패시터(Cref)에 대해 설명한다.
기준 전압 저장 커패시터(Cref)는 제a 노드(Na)와 접지 단자 사이에 접속할 수 있다. 데이터 구동부(300)로부터 센싱 기준 전압(Vdata)이 공급되면, 기준 전압 저장 커패시터(Cref)의 양 단에 센싱 기준 전압(Vdata)이 저장될 수 있다.
제4 스위치(SW4)는 기준 전압 저장 커패시터(Cref)의 양 단에 병렬로 접속할 수 있다. 제4 스위치(SW4)가 턴-온되면 기준 전압 저장 커패시터(Cref)는 초기화될 수 있다. 제4 스위치(SW4)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
제5 스위치(SW5)는 제a 노드(Na)에 접속된 기준 전압 저장 커패시터(Cref)의 일 단과 전류 적분 앰프(410)의 제2 입력 단자 사이에 접속될 수 있다. 다시 말해, 제5 스위치(SW5)는 연결선(CNL)의 일 영역에 제공될 수 있다. 제5 스위치(SW5)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
도 13을 참조하면, 먼저, 제1 시점(t1) 및 제6 시점(t6) 기간 동안 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급될 수 있다. 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-오프된다.
제2 시점(t2) 및 제3 시점(t3) 기간 동안 제4 스위치(SW4)가 턴-온될 수 있다. 제4 스위치(SW4)가 턴-온되면 기준 전압 커패시터(Cref)가 초기화될 수 있다.
제4 시점(t4) 및 제5 시점(t5) 기간 동안, 제1 스캔 신호(S1[i]) 및 제2 스캔 신호(S2[i])가 공급되며, 제1 스위치(SW1)가 턴-온될 수 있다. 제1 스위치(SW1)가 턴-온되면 데이터 출력선(Oi)과 데이터 라인(DLk)이 접속될 수 있다.
제1 스캔 신호(S1[i])가 공급되면, 제2 트랜지스터(T2)가 턴-온되고, 제2 스캔 신호(S2[i])가 공급되면 제3 트랜지스터(T3)가 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제3 전원(VINT)과 제3 노드(N3)가 접속될 수 있다. 즉, 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)의 게이트 전극이 제3 전원(VINT)으로 초기화될 수 있다. 또한, 제2 트랜지스터(T2)가 턴-온되면 제a 노드(Na)와 제2 노드(N2)가 접속될 수 있다. 즉, 제1 트랜지스터(T1)의 소스 전극에 센싱 기준 전압(Vdata)을 인가할 수 있다. 여기서, 센싱 기준 전압(Vdata)은 제3 전원(VINT)보다 낮은 레벨의 전압일 수 있다.
제6 시점(t6) 및 제7 시점(t7) 기간 동안 논리 로우 레벨의 발광 제어 신호(EM[i]) 및 논리 하이 레벨의 제1 스캔 신호(S1[k])가 공급될 수 있다. 그리고, 제2 스위치(SW2) 및 제5 스위치(SW5)가 턴-온될 수 있다.
제2 스위치(SW2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자가 접속될 수 있다.
논리 로우 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-온된다. 그리고, 제1 스캔 신호(S1[i])가 공급되면 제2 트랜지스터(T2)가 턴-온된다.
제2 스위치(SW2) 및 제2 트랜지스터(T2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 전류 패스(path)가 형성될 수 있다.
제4 트랜지스터(T4)가 턴-온되면 제1 전원(VDD), 제4 트랜지스터(T4), 제1 트랜지스터(T1) 및 제2 노드(N2)로 이어지는 전류 패스가 형성된다. 그러면, 제1 트랜지스터(T1)는 저장 커패시터(Cst)에 저장된 센싱 기준 전압에 대응하는 전류, 즉 센싱 전류(Is)를 제1 전원(VDD)으로부터 제2 노드(N2)를 경유하여 전류 적분 앰프(410)의 제1 입력 단자로 공급할 수 있다.
제5 스위치(SW5)가 턴-온되면 제a 노드(Na)와 전류 적분 앰프(410)의 제2 입력 단자가 접속될 수 있다. 즉, 기준 전압 저장 커패시터(Cref)에 저장된 센싱 기준 전압(Vdata)이 전류 적분 앰프(410)의 제2 입력 단자에 인가될 수 있다.
제8 시점(t8) 및 제9 시점(t9) 사이의 기간 동안 초기화 스위치(SWi)가 턴-온될 수 있다. 초기화 스위치(SWi)가 턴-온되면 적분 커패시터(Cf)가 초기화될 수 있다.
도 14는 다른 실시예에 따른 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소의 연결 구조를 나타내는 도면이다. 도 15는 다른 실시예에 따른 센싱 기간 동안 도 1에 도시된 타이밍 제어부, 데이터 구동부, 센싱부, 및 화소로 공급되는 제어 신호들의 타이밍도이다.
도 14를 참조하면, 센싱부(400_3)는 제6 스위치(SW6)를 더 포함할 수 있다. 이로 인해, 센싱 기간 동안에 데이터 구동부(300)로부터 데이터 신호의 공급이 차단된다는 점에서 도 12에 도시된 실시예와 차이점이 있다.
구체적으로, 센싱부(400_3)는 제1 스위치(SW1), 제2 스위치(SW2), 제4 스위치(SW4), 제5 스위치(SW5), 제6 스위치(SW6), 전류 적분기(ITG), 초기화용 스위치(SWi) 및 아날로그-디지털 컨버터(420)를 포함할 수 있다.
제1 스위치(SW1), 제2 스위치(SW2), 제4 스위치(SW4), 제5 스위치(SW5), 전류 적분기(ITG) 및 초기화용 스위치(SWi)는 도 12의 구성과 동일한 바 중복되는 설명을 생략한다. 이하, 제6 스위치(SW6)에 대해 설명한다.
제6 스위치(SW6)는 제a 노드(Na)와 제d 노드(Nd) 사이에 접속될 수 있다. 다시 말해, 제6 스위치(SW6)는 연결선(CNL)의 일 영역에 제공될 수 있다. 제6 스위치(SW6)는 타이밍 제어부(600)로부터 출력된 스위칭 제어 신호에 응답하여 턴-온될 수 있다.
도 15를 참조하면, 먼저, 제1 시점(t1) 및 제6 시점(t6) 기간 동안 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급될 수 있다. 발광 제어 라인(EMLi)으로 논리 하이 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-오프된다.
제2 시점(t2) 및 제3 시점(t3) 기간 동안 제4 스위치(SW4)가 턴-온될 수 있다. 제4 스위치(SW4)가 턴-온되면 기준 전압 커패시터(Cref)가 초기화될 수 있다.
제4 시점(t4) 및 제5 시점(t5) 기간 동안, 제1 스캔 신호(S1[i]) 및 제2 스캔 신호(S2[i])가 공급될 수 있다. 그리고, 제1 스위치(SW1) 및 제6 스위치가 턴-온될 수 있다.
제1 스위치(SW1)가 턴-온되면 데이터 출력선(Oi)과 데이터 라인(DLk)이 접속될 수 있다. 제1 스위치(SW1)가 턴-온되면 데이터 출력선(Oi)과 데이터 라인(DLk)이 접속될 수 있다.
제6 스위치(SW6)가 턴-온되면 제a 노드(Na)와 제d 노드(Nd)가 연결될 수 있다. 이로 인해, 기준 전압 저장 커패시터(Cref)의 양 단에 데이터 구동부(300)로부터 공급되는 센싱 기준 전압(Vdata)이 저장될 수 있다.
제1 스캔 신호(S1[i])가 공급되면, 제2 트랜지스터(T2)가 턴-온되고, 제2 스캔 신호(S2[i])가 공급되면 제3 트랜지스터(T3)가 턴-온될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제3 전원(VINT)과 제3 노드(N3)가 접속될 수 있다. 즉, 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)의 게이트 전극이 제3 전원(VINT)으로 초기화될 수 있다. 또한, 제2 트랜지스터(T2)가 턴-온되면 제a 노드(Na)와 제2 노드(N2)가 접속될 수 있다. 즉, 제1 트랜지스터(T1)의 소스 전극에 센싱 기준 전압(Vdata)을 인가할 수 있다. 여기서, 센싱 기준 전압(Vdata)은 제3 전원(VINT)보다 낮은 레벨의 전압일 수 있다.
제6 시점(t6) 및 제7 시점(t7) 기간 동안 논리 로우 레벨의 발광 제어 신호(EM[i]) 및 논리 하이 레벨의 제1 스캔 신호(S1[k])가 공급될 수 있다. 그리고, 제2 스위치(SW2) 및 제5 스위치(SW5)가 턴-온될 수 있다.
제2 스위치(SW2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자가 접속될 수 있다.
논리 로우 레벨의 발광 제어 신호(EM[i])가 공급되면 제4 트랜지스터(T4)가 턴-온된다. 그리고, 제1 스캔 신호(S1[i])가 공급되면 제2 트랜지스터(T2)가 턴-온된다.
제2 스위치(SW2) 및 제2 트랜지스터(T2)가 턴-온되면 제2 노드(N2)와 전류 적분 앰프(410)의 제1 입력 단자 사이에 전류 패스(path)가 형성될 수 있다.
제4 트랜지스터(T4)가 턴-온되면 제1 전원(VDD), 제4 트랜지스터(T4), 제1 트랜지스터(T1) 및 제2 노드(N2)로 이어지는 전류 패스가 형성된다. 그러면, 제1 트랜지스터(T1)는 저장 커패시터(Cst)에 저장된 센싱 기준 전압에 대응하는 전류, 즉 센싱 전류(Is)를 제1 전원(VDD)으로부터 제2 노드(N2)를 경유하여 전류 적분 앰프(410)의 제1 입력 단자로 공급할 수 있다.
제5 스위치(SW5)가 턴-온되면 제d 노드(Nd)와 전류 적분 앰프(410)의 제2 입력 단자가 접속될 수 있다. 즉, 기준 전압 저장 커패시터(Cref)에 저장된 센싱 기준 전압(Vdata)이 전류 적분 앰프(410)의 제2 입력 단자에 인가될 수 있다.
제8 시점(t8) 및 제9 시점(t9) 사이의 기간 동안 초기화 스위치(SWi)가 턴-온될 수 있다. 초기화 스위치(SWi)가 턴-온되면 적분 커패시터(Cf)가 초기화될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 화소부
200: 주사 구동부
300: 데이터 구동부
400: 센싱부
410: 전류 적분 앰프
420: 아날로그-디지털 컨버터
500: 발광 제어 구동부
600: 타이밍 제어부
1000: 표시 장치
PX: 화소

Claims (21)

  1. 데이터 라인에 접속되는 화소를 포함하는 화소부;
    센싱 기간 동안 상기 데이터 라인으로 센싱 기준 전압을 공급하고, 표시 기간 동안 상기 데이터 라인으로 계조에 대응하는 데이터 신호를 공급하는 데이터 구동부; 및 상기 센싱 기간 동안 상기 센싱 기준 전압에 대응하는 센싱 전류를 공급받고, 공급받은 상기 센싱 전류에 대응하는 보정 데이터를 생성하기 위한 센싱부를 포함하되,
    상기 센싱부는 제1 입력 단자로 상기 센싱 전류를 입력받고, 제2 입력 단자로 상기 센싱 기준 전압을 공급받아 센싱 전압을 출력하는 전류 적분기를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전류 적분기는
    상기 제1 입력 단자 및 제2 입력 단자를 포함하는 전류 적분 앰프와,
    상기 제1 입력 단자에 일 단이 연결되고 상기 전류 적분 앰프의 출력 단자에 타 단이 연결된 적분 커패시터를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 입력 단자에 일 단이 연결되고, 상기 전류 적분 앰프의 출력 단자에 타 단이 연결된 초기화용 스위치를 더 포함하는 표시 장치.
  4. 제2 항에 있어서,
    상기 데이터 구동부는, 상기 센싱 기준 전압 또는 상기 데이터 신호를 상기 데이터 출력선들로 공급하는 버퍼 앰프들을 포함하는 버퍼부를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 전류 적분 앰프의 제2 입력 단자는 연결선을 통해 상기 버퍼부의 출력 단자인 제a 노드와 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제a 노드와 상기 전류 적분 앰프의 제1 입력 단자 사이에서 상기 데이터 라인과 연결되는 제b 노드를 포함하되, 상기 제a 노드와 상기 제b 노드 사이에 제1 스위치를 포함하고, 상기 제b 노드와 상기 전류 적분 앰프의 제1 입력 단자 사이에 제2 스위치를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 스위치는 상기 센싱 기준 전압을 상기 화소에 공급하는 동안 턴-온되고, 상기 제2 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온되는 표시 장치.
  8. 제6 항에 있어서,
    상기 연결선은 상기 제a 노드와 상기 전류 적분 앰프의 제2 입력 단자 사이에 제3 스위치를 더 포함하고, 상기 제3 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온되는 표시 장치.
  9. 제5 항에 있어서,
    상기 연결선은 상기 제a 노드와 접지 단자 사이에 기준 전압 저장 커패시터를 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제a 노드에 일 단이 연결되고, 상기 접지 단자에 타 단이 연결된 제4 스위치; 및
    상기 제a 노드에 접속된 상기 기준 전압 저장 커패시터의 일 단과 상기 전류 적분 앰프의 제2 입력 단자 사이에 제5 스위치;를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제4 스위치는 상기 데이터 신호를 상기 화소에 공급하기 전에 일정 기간 턴-온되고, 상기 제5 스위치는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온되는 표시 장치.
  12. 제10 항에 있어서,
    상기 제a 노드와 상기 연결선에 접속된 상기 기준 전압 저장 커패시터의 일 단 사이에 제6 스위치를 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제6 스위치는 상기 데이터 신호를 상기 화소에 공급하는 동안 턴-온되는 표시 장치.
  14. 제1 항에 있어서,
    상기 센싱부는 상기 센싱 전압에 기초하여 상기 화소의 열화 정보를 포함하는 보상 데이터를 생성하는 표시 장치.
  15. 제14 항에 있어서,
    외부로부터 제1 영상 데이터를 수신하고, 상기 제1 영상 데이터와 상기 보상 데이터를 합산하여 제2 영상 데이터를 상기 데이터 구동부에 공급하는 타이밍 제어부를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 전류 적분 앰프의 출력 단자와 상기 타이밍 제어부 사이에 접속되고, 상기 센싱 전압을 아날로그 형태에서 디지털 형태로 변환하는 아날로그-디지털 컨버터를 더 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 화소들은 제1 스캔 라인, 제2 스캔 라인 및 발광 제어 라인에 접속되고,
    상기 화소들 각각은,
    발광 다이오드;
    제1 전원에 전기적으로 연결되는 제1 노드에 접속되는 제1 전극, 제2 노드에 접속되는 제2 전극, 및 제3 노드에 접속되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 데이터 라인과 상기 제2 노드 사이에 접속되고, 상기 제1 스캔 라인에 접속되는 게이트 전극을 포함하는 제2 트랜지스터; 및
    상기 제3 노드와 상기 제3 전원 사이에 접속되고, 상기 제2 스캔 라인에 접속되는 게이트 전극을 포함하는 제3 트랜지스터;를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소들 각각은 상기 제1 전원과 상기 제1 노드 사이에 접속되고, 상기 발광 제어 라인에 접속되는 게이트 전극을 포함하는 제4 트랜지스터를 더 포함하는 표시 장치.
  19. 제17 항 또는 제18항에 있어서,
    상기 제2 노드와 상기 제3 노드 사이에 접속되는 저장 커패시터를 더 포함하는 표시 장치.
  20. 제17 항 또는 제18항에 있어서,
    상기 제2 트랜지스터 및 상기 제3 트랜지스터는 상기 센싱 기준 전압 또는 상기 데이터 신호를 상기 화소에 공급하는 동안 턴-온되는 표시 장치.
  21. 제20 항에 있어서,
    상기 제2 트랜지스터 및 상기 제4 트랜지스터는 상기 센싱 전류를 상기 센싱부에 공급하는 동안 턴-온되는 표시 장치.

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