KR20210134222A - 게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법 - Google Patents

게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20210134222A
KR20210134222A KR1020210045882A KR20210045882A KR20210134222A KR 20210134222 A KR20210134222 A KR 20210134222A KR 1020210045882 A KR1020210045882 A KR 1020210045882A KR 20210045882 A KR20210045882 A KR 20210045882A KR 20210134222 A KR20210134222 A KR 20210134222A
Authority
KR
South Korea
Prior art keywords
suspended
fin
nanostructure
semiconductor layer
semiconductor
Prior art date
Application number
KR1020210045882A
Other languages
English (en)
Other versions
KR102538822B1 (ko
Inventor
치-칭 왕
치아-잉 수
웬-싱 시에
쿠안-룬 쳉
충-웨이 우
지키앙 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210134222A publication Critical patent/KR20210134222A/ko
Application granted granted Critical
Publication of KR102538822B1 publication Critical patent/KR102538822B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 개시의 실시형태는 반도체 디바이스의 형성 방법을 포함한다. 방법은 기판 위에 배치된 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 가진 기판을 제공하는 단계를 포함한다. 방법은 또한, 제1 핀 및 제2 핀을 형성하기 위해 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 패터닝된 제2 반도체 층의 제1 부분이 상기 제1 핀 내의 제1 현수 나노구조체가 되고, 상기 패터닝된 제2 반도체 층의 제2 부분이 상기 제2 핀 내의 제2 현수 나노구조체가 되도록, 상기 제1 및 제2 핀으로부터 상기 제1 반도체 층을 제거하는 단계, 및 상기 제1 핀 내의 상기 제1 현수 나노구조체에 임계치 수정 불순물을 도핑하는 단계를 포함한다. 불순물은 상기 제1 핀 및 제2 핀으로 형성된 트랜지스터가 상이한 문턱 전압을 갖게 한다.

Description

게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법{GATE ALL AROUND TRANSISTOR DEVICE AND FABRICATION METHODS THEREOF}
본 출원은, 전체 내용이 여기에 참조로 포함된, 미국 가특허출원 No. 63/017,505(출원일: 2020. 04. 29)에 대한 우선권을 주장한다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. IC 진화 동안에, 기하학적 사이즈[즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 콤포넌트(또는 라인)]는 감소하지만 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가하고 있다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고, 관련 비용을 낮춤으로써 이득을 제공한다. 또한, 이러한 축소는 IC 프로세싱 및 제조에 있어서의 발전이 요구되는 것과 마찬가지로 실현될 이러한 향상을 위해 IC 프로세싱 및 제조의 복잡성을 증가시킨다.
예를 들어, 게이트 채널 커플링을 증가시킴으로써 게이트 제어를 향상시키고, OFF 상태 전류를 감소시키며, 단 채널 효과(short-channel effect; SCE)를 감소시키기 위해 멀티 게이트 디바이스가 도입되었다. 이러한 멀티 게이트 디바이스는, 모든 사이드(side) 상의 채널 영역에 대한 액세스를 제공하는 수평 채널 영역 주위로 게이트 구조체가 연장되는 GAA(gate-all-around) 트랜지스터와 같은 나노시트(nanosheet) 디바이스이다. 나노시트 트랜지스터는 기존의 CMOS(complementary metal-oxide-semiconductor) 프로세스와 호환되므로, 게이트 제어를 유지하고 SCE를 완화하면서 공격적으로 축소될(scaled down) 수 있다. 그러나, 기존의 나노시트 디바이스는 더 작은 공핍 영역과 더 작은 채널 볼륨, 무거운 도핑으로 인한 이동성 저하와 같은 문제로 인해, 문턱 전압(Vt)을 제어하기가 어렵다. 따라서, 기존의 나노시트 디바이스는 일반적으로 의도된 목적에 적합했지만 모든 측면에서 만족스럽지는 않다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 1b, 및 1c는 본 개시의 다양한 양상에 따른, 반도체 디바이스를 형성하는 방법의 플로우 차트이다.
도 2, 13, 및 23은 본 개시의 다양한 양상에 따라 제공되는 반도체 구조체의 사시도이다.
도 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 14, 15, 16, 17, 18, 19, 20, 21, 22, 24, 25, 26, 27, 28, 29, 30, 31, 및 32는, 본 개시의 일부 실시형태에 따른, 도 1a-1c에서의 각각의 방법에 따라 구성되는 다수의 제조 스테이지에서의 반도체 디바이스의 단면도이다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 간결함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 이어지는 본 개시의 다른 피쳐(feature) 상에, 연결 및/또는 결합된 피쳐의 형성은 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 추가 피쳐가 형성될 수 있고 피쳐가 직접 접촉하지 않도록, 피쳐를 삽입되는 실시형태를 포함할 수 있다. 또한, 공간 관련 용어들, 예컨대 "하방의", "상방의", "수평", "수직", "위에", "아래에", "상향의", "하향의", "상부", "저부", "좌측부", "우측부" 등 뿐만 아니라 그 파생어들은 피쳐(feature)의 관계에 대한 설명을 용이하게 하기 위해 사용된다. 공간 관련 용어들은 피쳐들을 포함하는 디바이스의 상이한 배향(orientation)을 커버하는 것을 의도하고 있다. 또한, 숫자 또는 범위의 숫자가 "약", "대략” 등으로 기술될 때, 이 용어는, 설명된 수를 포함하여, 예를 들어 기술된 수의 +/- 10 % 또는 당업자에 의해 이해되는 다른 값과 같은, 합리적인 범위 내에 있는 수를 포함하는 것으로 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 범위의 수치를 포함한다.
본 개시는 일반적으로 반도체 디바이스 및 반도체 디바이스의 제조 방법에 관련된다. 특히, 본 개시는 GAA(gate-all-around) 디바이스와 같은 나노시트 디바이스에서의 문턱 전압(Vt) 튜닝에 관한 것이다.
나노시트 디바이스는 채널 영역의 4개의 사이드 상에 형성된(예컨대, 채널 영역의 일부를 둘러쌈) 게이트 구조체 또는 게이트 구조체의 부분을 갖는 임의의 디바이스를 포함한다. 나노시트 디바이스의 채널 영역은 나노시트와 같은 채널 부재뿐만 아니라 나노와이어, 나노바(nanobar) 및/또는 다른 적합한 구조로 형성될 수 있다는 것을 처음부터 이해해야 한다. 일부 실시형태에서, 나노시트 디바이스의 채널 영역은 나노시트 디바이스 및 적층된 수평 나노시트 디바이스를 만드는, 수직으로 이격된 다수의 수평 나노와이어, 나노시트, 및/또는 나노바를 갖는다. 채널 부재는 나노스케일의 치수로 인해 나노 구조체(또는 현수 나노 구조체(suspended nanostructure))라고도 지칭될 수 있다. 여기에 제시된 나노시트 디바이스는 p 타입 금속 산화물 반도체 나노시트 디바이스 또는 n 타입 금속 산화물 반도체 나노시트 디바이스를 포함한다. 또한, 나노시트 디바이스는 단일, 연속 게이트 구조체 또는 다중 게이트 구조체와 연관된 하나 이상의 채널(예를 들어, 나노와이어)을 갖는다. 당업자는 본 개시의 양태로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 예를 인식할 수 있다.
상보적 및 대칭적 한쌍의 p 타입 및 n 타입 트랜지스터를 사용하는 상보적 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이라 불리는, 2개의 근접한 핀 상에 위치된 수직으로 적층된 n 타입 채널 및 p 타입 채널을 가진 n 타입 및 p 타입 트랜지스터를 구현하는데 사용되는 나노시트 디바이스의 실시형태가 여기에 개시된다. GAA 디바이스에 의해 구현되는 상보적 MOSFET은 다수의 집적 회로(IC)에서 유용하지만, 일부 제조 방법은 디바이스 사이즈가 줄어들면서 다양한 문제를 겪게 된다. 예를 들어, 더 작은 공핍 영역과 더 작은 채널 볼륨, 무거운 도핑으로 인한 이동성 저하와 같은 문제로 인해 상보적 트랜지스터 쌍의 p 타입 트랜지스터에 대한 문턱 전압 튜닝이 어려워진다. 마찬가지로, 상이한 영역(예컨대, 낮은 Vt(LVt) 영역, 표준 Vt(SVt) 영역, 및/또는 높은 Vt(HVt) 영역)에서 p 타입 트랜지스터에 대해 상이한 문턱 전압을 달성하는 방법은 여전히 문제이다. 일부 방법은 p 타입 트랜지스터에 대한 문턱 전압을 조정하기 위해 복잡한 금속 일 함수 스킴(metal work function scheme)이 필요하다. 그러나, 이러한 접근 방식은 종종 프로세스의 어려움(예컨대, 고 종횡비 게이트 트렌치에 복잡한 금속 일 함수 층을 성막하는 것의 어려움)을 증가시키고 결함을 유발한다.
본 개시는 다중 핀 상에 나노시트 트랜지스터를 형성하는 개선된 방법을 제공함으로써 상기 문제를 해결한다. 일부 실시형태에 따르면, n 타입 GAA 트랜지스터를 위한 제1 핀의 현수 나노구조체 및 p 타입 GAA 트랜지스터를 위한 제2 핀의 현수 나노구조체를 형성한 후, 방법은 p 타입 GAA 트랜지스터의 현수 나노구조체로 임계치 수정 불순물(threshold modifying impurity)을 주입한다. 일부 실시형태에서, 임계치 수정 불순물은 게르마늄(Ge)이다. 임계치 수정 불순물의 주입은 p 타입 채널 내에 독특한 분포를 형성한다. 또한, p 타입 GAA 트랜지스터에 대한 현수 나노구조체의 임계 치수(critical dimension; CD)는 문턱 전압을 조정하기 위해 트리밍될(trimmed) 수 있다. 문턱 전압의 더 넓은 튜닝 범위를 달성하기 위해 CD 트리밍과 임계치 수정 불순물 도핑이 결합될 수 있다. 본 개시의 실시형태에서의 다수의 방법은, 동일한 문턱 전압 조정을 달성하기 위해 IC 내의 모든 p 타입 FET 영역에, 또는 LVt 영역, SVt 영역, 및/또는 HVt 영역과 같은 상이한 영역 내에 다수의 문턱 전압을 달성하기 위해 특정 p 타입 FET에, 적용될 수 있다. 따라서, p 타입 GAA 트랜지스터에서의 문턱 전압 튜닝은 간략화된 제조 프로세스로 달성될 수 있다.
도 1a는 본 개시의 다양한 양태에 따른, 반도체 디바이스(200)(디바이스(200)로도 지칭됨)를 형성하는 방법(100)의 플로우차트이다. 방법(100)은 단지 실시예이고, 청구범위에 명확하게 기술된(recited) 것 이상의 본 개시를 한정하는 것을 의도하지 않는다. 상기 방법(100) 이전, 도중, 및 이후에 추가 동작들이 제공될 수 있고, 설명한 일부 동작들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 방법(100)의 일부 실시형태는 도 2 내지 도 12와 관련하여 후술된다. 도 2는 디바이스(200)의 사시도이다. 도 3 내지 도 12는 트랜지스터의 길이 방향(Y-Z 평면)을 따라 각각의 채널 영역을 통과하는 도 2에 도시된 바와 같은 A-A 컷(cut) 및 B-B 컷을 따른 디바이스(200)의 단면도(옆으로 나열됨)이다. 디바이스(200)의 추가 p 타입 GAA 트랜지스터의 길이 방향을 따라 채널 영역을 통과하는 단면도가 도 12에도 도시되어 있다.
동작 102에서, 방법(100)(도 1a)은, 도 2에 도시된 바와 같이, 제1 디바이스 구조체(206a) 및 제2 디바이스 구조체(206b)를 포함하는 디바이스(200)를 제공한다. 각각의 디바이스 구조체(206a 및 206b)는, 기판(208), 격리 구조체(210), 수직으로 적층된 교번하는 반도체 층(220 및 222)을 포함하는 핀(212a 또는 212b)(적층된 핀(212a 또는 212b)로도 지칭됨), 및 적층된 핀(212a 및 212b)과 맞물리는(engaging) 더미 게이트 구조체(216)를 포함한다. 더 상세히 후술되는 바와 같이, 예시적인 n 타입 GAA 트랜지스터는 제1 디바이스 구조체(206a)로부터 형성될 것이고 예시적인 p 타입 GAA 트랜지스터는 제2 디바이스 구조체(206b)로부터 형성될 것이다. 디바이스(200)는 설명의 목적으로 제공되며, 본 개시의 실시형태를 임의의 수의 디바이스, 임의의 수의 영역, 또는 구조체 또는 영역의 임의의 구성으로 제한하지는 않는다. 또한, 디바이스(200)는, IC 또는 그 일부의 프로세싱 중에 제조되며, SRAM(static random access memory) 및/또는 로직 회로, 저항기, 커패시터, 및 인덕터와 같은 수동 콤포넌트와 PFET(p-type field effect transistor), NFET(n-type FET), FinFET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 이들의 조합과 같은 능동 콤포넌트를 포함할 수 있는, 중간 디바이스이다.
일부 실시형태에서, 기판(208)은 실리콘을 포함한다. 대안적 또는 추가적으로, 기판(208)은, 게르마늄과 같은 다른 기본 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체, 또는 이들의 조합을 포함한다. 일부 구현예에서, 기판(208)은 하나 이상의 III-V족 물질, 하나 이상의 II-IV족 물질, 또는 이들의 조합을 포함한다. 일부 구현예에서, 기판(208)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체 온 절연체(semiconductor-on-insulator) 기판이다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법들을 사용하여 제조될 수 있다. 기판(208)은 반도체 디바이스(200)의 설계 요구사항에 따라 구성되는 다수의 도핑된 영역을 포함할 수 있다. p 타입 도핑된 영역은, 붕소, 인듐과 같은 p 타입 도펀트, 다른 p 타입 도펀트, 또는 이들의 조합을 포함할 수 있다. n 타입 도핑된 영역은, 인, 비소와 같은 n 타입 도펀트, 다른 n 타입 도펀트, 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 기판(208)은 p 타입 도펀트 및 n 타입 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다수의 도핑 영역은 기판(208) 바로 위에 그리고/또는 기판(208) 내에 형성되러, p 웰 구조체, n 웰 구조체, 듀얼 웰 구조체, 상승 구조체, 또는 이들의 조합을 제공할 수 있다. 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적합한 도핑 프로세스가 수행되어 다수의 도핑 영역을 형성할 수 있다. 일부 실시형태에서, p 타입 GAA 디바이스 및 p 타입 FinFET 디바이스는 n 타입 웰 위에 형성되고, n 타입 GAA 디바이스 및 n 타입 FinFET 디바이스는 p 타입 웰 위에 형성된다. 각각의 디바이스 구조체(206a 및 206b)는 개별적으로 n 타입 또는 p 타입 디바이스가 될 수 있다.
격리 구조체(210)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시니트라이드(silicon oxynitride), FSG(fluoride-doped silicate glass), 로우-k 유전체 물질, 및/또는 다른 적합한 절연 물질을 포함할 수 있다. 격리 구조체(210)는 STI(shallow trench isolation) 피쳐(feature)일 수 있다. 필드 산화물(field oxide), LOCOS(LOCal Oxidation of Silicon), 및/또는 다른 적합한 구조체와 같은 다른 격리 구조체도 가능하다. 격리 구조체(210)는 예컨대 하나 이상의 열산화 라이너 층(thermal oxide liner layer)을 갖는 멀티 층 구조체를 포함할 수 있다.
각각의 적층된 핀(212a 및 212b)은 인터리빙(interleaving) 방식 또는 교번(alternating) 방식으로, 반도체 층(220 및 222)의 스택을 갖는다(예를 들어, 반도체 층(222) 위에 반도체 층(220)이 배치되고, 다른 반도체 층(222)이 반도체 층(220) 위에 배치됨). 일부 실시형태에서, 반도체 층(220 및 222)은 수직 방향으로 교번하여 배치되어, 반도체 스택을 형성한다. 다수의 실시형태에서, 스택은 임의의 수의 교번하여 배치되는 반도체 층(220 및 222)을 포함한다. 일부 실시형태에서, 반도체 층(220 및 222)은 상이한 두께를 갖는다. 또한, 반도체 층(220)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수 있고, 반도체 층(222)은 하나의 층으로부터 다른 층으로 상이한 두께를 가질 수 있다. 일부 실시형태에서, 각 반도체 층(220 및 222)의 두께는 수 나노미터로부터 수십 나노미터의 범위를 갖는다. 실시형태에서, 각 반도체 층(220)은 약 5 nm 내지 약 10 nm의 범위의 두께를 갖고, 각 반도체 층(222)은 약 5 nm 내지 약 10 nm의 범위의 두께를 갖는다.
2개의 타입의 반도체 층(220 및 222)은 상이한 조성을 갖는다. 다수의 실시형태에서, 반도체 층(222)은 반도체 층(220)과는 상이한 산화율(oxidation rate) 및/또는 상이한 에칭 선택도를 제공하는 조성을 갖는다. 실시형태에서, 반도체 층(222)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 반도체 층(222)은 실리콘(Si)을 포함한다. 실시형태에서, 각 반도체 층(220)은 도핑되지 않은 실리콘이거나 실질적으로 도펀트가 없고(즉, 약 0cm-3 내지 약 1x1017cm-3의 외성 도펀트 농도(extrinsic dopant concentration)를 가짐), 반도체 층(220)을 형성할 때 (예컨대, 실리콘의) 의도적 도핑이 수행되지 않는다. 대안적으로 각 반도체 층(220)은 의도적으로 도핑된다. 실시예에서, 반도체 층(220)은 붕소(B), 알루미늄(Al), 인듐(In), 및 갈륨(Ga)과 같은 p 타입 도펀트, 또는 인(P), 비소(As), 안티몬(Sb)과 같은 n 타입 도펀트로 도핑된 실리콘으로 만들어진다. 일부 실시형태에서, 각각의 반도체 층(222)은 분자비(molar ratio)로 50 % 미만(x<0.5) Ge를 포함하는 Si1-xGex이다. 예를 들어, Ge는 분자비로 Si1-xGex의 반도체 층(222)의 약 15 % 내지 약 35 %를 포함한다. 또한, 반도체 층(222)은 이들 중 상이한 조성을 포함할 수 있고, 반도체 층(220)은 이들 중 상이한 조성을 포함할 수 있다.
다수의 실시형태에서, 반도체 층(220 및 222)은, 화합물 반도체(예컨대, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물) 등의 다른 물질, 또는 합금 반도체(예컨대, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP), 또는 이들의 조합을 포함한다. 반도체 층(220 및 222)의 물질은, 상이한 산화율 및/또는 에칭 선택도를 제공하는 것에 기초하여, 선택될 수 있다. 반도체 층(220 및 222)은 상기한 바와 같이, 도핑되거나 도핑되지 않을 수 있다.
일부 실시형태에서, 반도체 층(220 및 222)은 기판(208)의 상부 표면으로부터 층별로 에피택셜 성장된다. 실시예에서, 반도체 층(220 및 222) 각각은 분자 빔 에피택시(molecular beam epitaxy; MBE) 프로세스, 금속 유기 CVD(metal organic CVD; MOCVD) 프로세스와 같은 화학 기상 성막(CVD) 프로세스 및/또는 다른 적합한 에피택셜 성장 프로세스에 의해 성장된다. 에피택셜 성장 동안, 기판(208)의 결정 구조는 상방으로 연장되고, 이에 따라 기판(208)과 동일 결정 배향을 가진 반도체 층(220 및 222)이 얻어진다.
적층된 핀(212a 및 212b)은, 기판(208) 위에 반도체 층(220 및 222)을 에피택셜 성장시킴으로써 형성될 수 있고, 개별 적층된 핀(212a 및 212b)을 형성하기 위해 임의의 적합한 방법에 의해 패터닝된다. 예를 들어, 더블 패터닝 또는 멀티 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 적층된 핀(212a 및 212b)이 패터닝될 수 있다. 일반적으로 더블 패터닝 또는 멀티 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 결합하고 이에 따라 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치를 가진 패턴이 생성될 수 있다. 예를 들어, 일 실시형태에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 스페이서(spacer)들이 형성된다. 희생 층이 제거되고, 초기 반도체 층(220, 222) 및 기판(208)을 에칭함으로써 적층된 핀(212a 및 212b)을 패터닝하기 위해 나머지 스페이서 또는 멘드렐이 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 다른 적합한 프로세스들을 포함할 수 있다. 도시된 실시형태에서, 적층된 핀(212a 및 212b)은 동일 방향에서 길이 방향으로 연장된다(종축이 평행함).
더미 게이트 구조체(216)는 금속 게이트 스택을 위한 영역을 예약하고 더미 계면 층(231), 더미 게이트 전극(232), 제1 게이트 하드 마스크 층(234), 및 제2 게이트 하드 마스크 층(236)을 포함한다. 더미 계면 층(231)은, 적층된 핀(212a 및 212b) 각각의 상부 표면 및 측벽면 위에 그리고 격리 구조체(210)의 상부 표면 위에 형성된다. 더미 계면 층(231)은 산화물 층(예컨대, SiO2) 또는 산질화물 층(예컨대, SiON) 등의 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 성막(ALD), 화학 기상 성막(CVD), 및/또는 다른 적합한 방법에 의해 성막될 수 있다.
더미 게이트 전극(232)은 다결정 실리콘(poly-Si)을 포함할 수 있고, LPCVD(low-pressure chemical vapor deposition) 및 PECVD(plasma-enhanced CVD)와 같은 적합한 성막 프로세스에 의해 형성될 수 있다. 게이트 하드 마스크 층(234 및 236) 각각은 실리콘 산화물 및/또는 실리콘 질화물 등의 유전체 물질의 하나 이상의 층을 포함할 수 있고 CVD 또는 다른 적합한 방법에 의해 형성될 수 있다. 예를 들어, 제1 게이트 하드 마스크 층(234)은 더미 게이트 전극(232)에 인접한 실리콘 산화물 층을 포함할 수 있고, 제2 게이트 하드 마스크 층(236)은 실리콘 질화물 층을 포함할 수 있다. 다수의 층들(231, 232, 234, 및 236)은 포토리소그래피 및 에칭 프로세스에 의해 패터닝될 수 있다.
동작 104에서, 방법(100)(도 1a)은, 도 3에 도시된 바와 같이, 더미 게이트 구조체(216)의 측벽 위에 게이트 스페이서(238)를 형성한다. 게이트 스페이서(238)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 유전체 물질, 또는 이들의 조합 등의 유전체 물질을 포함할 수 있고, 하나 이상의 물질 층을 포함할 수 있다. 게이트 스페이서(238)는 디바이스(200) 위에 블랭킷(blanket)으로서 스페이서 물질을 성막함으로써 형성될 수 있다. 이어서, 스페이서 물질은 이방성 에칭 프로세스에 의해 에칭된다. 더미 게이트 구조체(216)의 측벽 상의 스페이서 물질의 일부는 게이트 스페이서(238)가 된다.
동작 106에서, 방법(100)(도 1a)은 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써 S/D 영역에서 적층된 핀(212a 및 212b)을 리세싱하여 S/D 트렌치를 형성한다. 일부 실시형태에서, 기판(208)도 부분적으로 에칭된다. 이 스테이지에서, 적층된 반도체 층(220 및 222)의 단부 부분(end portion)(측방 단부(lateral end))로도 지칭됨)은 S/D 트렌치에서 노출된다. 방법(100)은 또한, 동작 106에서, S/D 트렌치를 통해 Y 방향으로 반도체 층(222)을 측방으로 에칭하여 캐비티(cavity)를 형성한다. 일부 실시형태에서, 제1 반도체 층(222)의 에칭 량은 약 2 nm 내지 약 5 nm의 범위 내에 있다. 반도체 층(222)이 Ge 또는 SiGe이고 반도체 층(220)이 Si이면, 반도체 층(222)은 수산화 암모늄(NH4OH), 수산화 테트라메틸암모늄(tetramethylammonium hydroxide; TMAH), 에틸렌디아민 피로 카테콜(ethylenediamine pyrocatechol; EDP), 또는 수산화 칼륨(potassium hydroxide; KOH) 용액 등의 습식 에칭제를 사용함으로써 선택적으로 에칭될 수 있지만, 이것에 한정되지 않는다. 반도체 층(222)의 측방 에칭은 또한, 반도체 층(220)의 작은 부분을 제거할 수 있다. 따라서, 반도체 층(220)의 측방 단부의 두께(T1)는, 도 4에 도시된 바와 같이, 희생 게이트 구조체 아래에 있는 반도체 층(220)의 다른 부분의 두께(T0)보다 작다. 반도체 층(222)의 측방 단부에 인접한 캐비티 내에 내부 스페이서(224)가 후속하여 형성된다. 일부 실시형태에서, 내부 스페이서(224)는 SiN, SiOC, SiOCN, SiCN, SiO2 등의 유전체 물질, 및/또는 유전 상수가 약 3.9보다 작은 로우 k 유전체 물질 등의 다른 적합한 물질을 포함한다.
동작 106은 또한, 도 4에 도시된 바와 같이, S/D 영역 내에 S/D 피쳐(240)를 형성한다. 예를 들어, 동작 106은 S/D 트렌치 내의 반도체 물질을 에피택셜 성장시킬 수 있다. 반도체 물질은 각각의 적층된 핀의 상부 표면 위로 상승될 수 있다. 동작 106은, n 타입 및 p 타입 디바이스에 대하여 개별적으로 S/D 피쳐(240)를 형성할 수 있다. 예를 들어, 동작 106은 n 타입 디바이스를 위한 n 타입 도핑된 실리콘을 가진 그리고 p 타입 디바이스를 위한 p 타입 도핑된 실리콘 게르마늄을 가진 S/D 피쳐(240)를 형성할 수 있다. 동작 106은 또한, S/D 피쳐(240) 위에 CESL(contact etch stop) 층(242) 및 CESL 층(242) 위의 층간 유전체(inter-layer dielectric; ILD) 층(244)을 형성할 수 있다. CESL 층(242)은 산소(O) 또는 탄소(C) 원소를 가진 실리콘 질화물, 실리콘 산질화물, 실리콘 질화물, 및/또는 다른 물질을 포함할 수 있고; CVD, PVD(physical vapor deposition), ALD, 또는 다른 적합한 방법에 의해 형성될 수 있다. ILD 층(244)은 TEOS(tetraethylorthosilicate) 산화물, 비도핑 규산염 유리, 또는 BPSG(borophosphosilicate glass) 등의 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 다른 적합한 유전체 물질을 포함할 수 있다. ILD 층(244)은 PECVD 또는 FCVD(flowable CVD), 또는 다른 적합한 방법에 의해 형성될 수 있다. CMP 프로세스는 초과 유전체 물질을 제거하기 위한 동작 104를 따를 수 있다. 일부 실시형태에서, CMP 프로세스는 또한, 게이트 하드 마스크(234 및 236)를 제거하고 더미 게이트 전극(232)를 노출시킨다.
동작 108에서, 방법(100)(도 1a)은, 도 5에 도시된 바와 같이, 더미 게이트 스택(216)을 제거하여 게이트 트렌치(246)를 형성한다. 제1 디바이스 구조체(206a)의 n 타입 채널 영역(230a) 및 제2 디바이스 구조체(206b)의 p 타입 채널 영역(230b)과 같은 채널 영역은 게이트 트렌치(246) 내에서 노출된다. 동작 108은 더미 게이트 구조체(216) 내의 물질에 선택적인 하나 이상의 에칭 프로세스를 포함할 수 있다. 게이트 스페이서(238) 및 ILD 층(244)의 에칭에 저항하는 에칭제를 선택함으로써, 더미 게이트 구조체(216)에 인접한 게이트 스페이서(238) 및 ILD 층(244)의 일부가 실질적인 에칭 손실없이 게이트 트렌치(246) 내에서 노출된다. 에칭 프로세스는 습식 에칭, 건식 에칭, RIE, 애싱, 및/또는 다른 에칭 방법 등의 임의의 적합한 에칭 기술을 포함할 수 있다. 실시예에서, 에칭 프로세스는 불소계 에칭제(예컨대, CF4, CHF3, CH2F2 등)를 사용하는 건식 에칭 프로세스이다.
동작 110에서, 방법(100)(도 1a)은 노출된 채널 영역 내에서 현수 나노구조체(예컨대, 나노와이어 또는 나노시트)를 방출한다(release). 현수 나노구조체의 형성은, FET의 각각의 채널 영역으로부터 반도체 층(222)을 제거하기 위한 선택적 에칭 프로세스를 포함한다. 도 6의 실시예를 참조하면, 적층된 핀(212a 및 212b)의 채널 영역으로부터 반도체 층(222)(예컨대, Si1-xGex)이 제거되고, 반도체 층(222)(예컨대, Si)은 실질적으로 채널 층으로서 남는다. 환언하면, 채널 영역(230a 및 230b)에서 반도체 층(220)이 제거된다. 따라서, 채널 영역(230a 및 230b) 내의 반도체 층(220)의 일부는 각각의 개구부(opening) 내에서 현수된다(suspended). 따라서, 동작 110 후에, 반도체 층(220)은 현수 나노구조체(220)로도 불린다.
실시형태에서, 제거될 반도체 층은 선택적 습식 에칭 프로세스에 의해 에칭되고, 상이한 조성을 가진 다른 반도체 층은 실질적으로 변경되지 않고 유지된다. 일부 실시형태에서, 선택적 습식 에칭 프로세스는 플루오르화 수소(HF) 또는 NH4OH 에칭제를 포함한다. 반도체 층(222)이 SiGe를 포함하고 반도체 층(220)이 Si를 포함하는 실시형태에서, SiGe 층(222)의 선택적 제거는 SiGeOx 제거가 후속하는 SiGe 산화 프로세스를 포함한다. 실시예에서, SiGe 산화 프로세스는, 산화가 SiGe 층(222)에 대하여 제어되도록, 다수의 마스킹 층을 형성하고 패터닝하는 것을 포함한다. 다른 실시형태에서, 반도체 층(220 및 222)의 상이한 조성으로 인해 SiGe 산화 프로세스는 선택적 산화이다. 일부 실시예에서, SiGe 산화 프로세스는 습식 산화 프로세스, 건식 산화 프로세스, 또는 이들의 조합에 디바이스(200)를 노출시킴으로써 수행된다. 그 후, SiGeOx를 포함하는 산화된 반도체 층(222)은 NH4OH 또는 희석된 HF와 같은 에칭제에 의해 제거된다. 반도체 층은 또한 선택적 건식 에칭 프로세스에 의해 제거될 수 있고, 상이한 조성을 가진 다른 반도체 층은 실질적으로 변경되지 않고 남는다. 일부 실시형태에서, 선택적 건식 에칭 프로세스는 불화 수소(HF), 불화물(F2), 불화 탄소(CFx), 수소(H2)계 에칭제를 포함한다.
n 타입 FET의 문턱 전압은 금속 일 함수 층에 의해 설정될 수 있다. p 타입 FET의 적절한 문턱 전압을 달성하기 위해, 방법(100)은 형성될 p 타입 FET의 문턱 전압을 미세 튜닝하기 위해 제2 디바이스 구조체(206b)의 채널 영역(230b)을 수정하는(tweak) 것으로 진행된다. 채널 영역(230b)에서의 수정은, 후술하는 동작 112 및 114와 같은 다수의 절차 및 동작을 포함한다.
동작 112에서, 방법(100)(도 1a)은 디바이스(200)의 상부 표면 상에 패터닝된 마스크를 형성한다. 도 7에 도시된 바와 같이, 패터닝된 마스크는 제1 디바이스 구조체(206a)를 커버하고 제2 디바이스 구조체(206b)를 노출시키는 개구부를 포함한다. 일 실시형태에서, 패터닝된 마스크는 제1 디바이스 구조체(206a) 상에 배치된 (패터닝된 레지스트 층과 같은 소프트 마스크 대신) 하드 마스크(252)를 포함한다. 일부 실시예에서, 하드 마스크(252)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄화물 질화물, 실리콘 탄화물 산질화물, 다른 반도체 물질, 및/또는 다른 유전체 물질을 포함한다. 실시형태에서, 하드 마스크(252)는 약 1 nm 내지 약 40 nm 범위의 두께를 갖는다. 하드 마스크(252)는 열 산화, 화학 기상 성막(CVD), 원자 층 성막(ALD), 또는 임의의 다른 적합한 방법에 의해 형성된다. 포토리소그래피 프로세스와 같은 임의의 적합한 방법을 사용하여 하드 마스크(252)가 패터닝되고, 이 방법은, 하드 마스크(252) 상에 레지스트 층을 형성하는 것, 리소그래피 노출 프로세스에 의해 레지스트를 노출시키는 것, 노출 후 베이크 프로세스(post-exposure bake process)를 수행하는 것, 하드 마스크(252)의 일부를 노출시키는 패터닝된 포토레지스트 층을 형성하기 위해 포토레지스트 층을 현상하는 것, 하드 마스크(252)를 패터닝하는 것, 및 마지막으로 패터닝된 레지스트 층을 제거하는 것을 포함할 수 있다. 리소그래피 프로세스는 e- 빔 라이팅(e-beam writing), 이온빔 라이팅(ion-beam writing), 마스크리스 패터닝(maskless patterning), 또는 분자 프린팅(molecular printing)과 같은 다른 적합한 기술로 대안적으로 대체될 수 있다.
동작 114에서, 방법(100)(도 1a)은 제2 디바이스 구조체(206b)의 문턱 전압을 조정하기 위해 채널 영역(230b)으로의 임계치 수정 불순물을 도핑한다. 일부 실시형태에서, 임계치 수정 불순물은 게르마늄을 포함한다. 일 실시예에서, 실리콘 물질로 현수 나노구조체(220)가 형성되는 경우, 게르마늄 도펀트는 실리콘 물질과 쌍극자를 형성할 수 있다. 현수 나노구조체(220)를 채널 층으로 사용하여 형성되는 FET 트랜지스터의 문턱 전압을 튜닝하기 의해 쌍극자 형성이 사용될 수 있다. 일 실시예에서, FET 트랜지스터의 문턱 전압은 현수 나노구조체(220)에서 게르마늄 농도의 선량(dosage)을 제어함으로써 변경될 수 있으며, 문턱 전압의 변화의 크기는 선량에 비례할 수 있다. 예를 들어, 형성될 FET 트랜지스터가 p 타입 FET인 경우, 게르마늄 도펀트 주입은 전계 효과 트랜지스터의 문턱 전압을 감소시킬 수 있으며, 더 높은 선량은 문턱 전압의 더 큰 감소를 유발한다.
일 실시형태의 동작 114에서, 임계치 수정 불순물의 도핑은, 도 8에 도시된 바와 같이, 게르마늄 주입 프로세스(254)를 포함한다. 주입 프로세스는 대략 0.5 keV 내지 대략 30 keV의 에너지에서 수행될 수 있다. 실시형태에서, 주입 프로세스는 실질적으로 수직 주입이다(예컨대, 기판의 상부 표면에 수직임). 실시형태에서, 주입 프로세스는 경사 주입(tilted implantation)이다. 경사 각도(tilt angle)는 대략 0도 내지 대략 30도가 될 수 있다. 주입된 게르마늄의 선량은 약 1x1015/cm2와 about 5x1015/cm2 사이에서 변하고, p 타입 FET의 문턱 전압은 비례적으로 약 10 mV 내지 약 120 mV만큼 감소될 수 있다. 게르마늄 주입은 주입 동안 현수 나노구조체(220)의 비정질화를 방지하기 위해 상승된 온도(예컨대, 400 °C 초과)에서 수행될 수 있다. 예를 들어, 게르마늄 주입이 발생하는 분위기는 대략 450 °C 이상의 온도로 가열될 수 있으며, 게르마늄 주입 중 디바이스(200) 자체(예컨대, 기판(208)을 포함)는 대략 400 °C 이상의 온도로 가열될 수 있다. 다른 실시형태에서, 게르마늄의 도핑은 현수 나노구조체(220)로 게르마늄 이온을 드라이브하는 저온 플라즈마 도핑 프로세스를 포함한다. 일 실시예에서, 대략 2 MHz에서 약 1000 W보다 작은 RF 소스, 대략 0.5-10 KHz에서 약 10 KV보다 작은 펄싱된 DC 바이어스를 가지고, 대략 100 °C보다 낮은 온도에서 약 6 mTorr 내지 약 200 mTorr의 압력 하에서, 플라즈마 도핑 프로세스가 수행된다.
또 다른 실시형태의 동작 114에서, 방법(200)은, 도 9에 도시된 바와 같이, (제1 디바이스 구조체(206a) 내에 있는 것이 아닌) 제2 디바이스 구조체(206b) 내에 위치된 현수 나노구조체(220) 각각의 주위에 반도체 층(258)을 형성한다. 반도체 층(258)은 임계치 수정 불순물을 함유하고 현수 나노구조체(220)와 상이한 조성을 갖는다. 실시형태에서, 반도체 층(258)은 실리콘 게르마늄(Si1-xGex)을 포함하고, 현수 나노구조체(220)는 실리콘(Si)을 포함한다. 각각의 층(258)은 분자비(molar ratio)로 약 10 % 내지 약 100 %(0.1≤x≤1) Ge를 포함하는 Si1-xGex이다. 다른 실시형태에서, 반도체 층(258)은 게르마늄 주석(GexSn1-x)을 포함하고, 현수 나노구조체(220)는 실리콘(Si)을 포함한다. 각각의 층(258)은 분자비(molar ratio)로 약 10 % 내지 약 100 %(0.1≤x≤1) Ge를 포함하는 GexSn1-x이다. 각 층(258) 내의 충분한 양의 Ge는 제2 디바이스 구조체(206b) 내의 채널 영역(230b)의 문턱 전압을 감소시키는 것을 돕는다. 예를 들어, Ge는 분자비로 Si1-xGex 또는 GexSn1-x의 층(258)의 약 60% 내지 약 80 %를 포함할 수 있다. 후속 프로세스 단계와 결합된 이러한 범위의 Ge는 제2 디바이스 구조체(206b)의 채널 영역(230b)의 문턱 전압을 효과적으로 감소시킨다. 또한, 반도체 층(258)은 이들 중 다른 상이한 조성을 포함할 수 있다.
도 9를 계속 참조하면, 일부 실시형태에서, 반도체 층(258)은 반도체 층(220)의 표면으로부터 에피택셜 성장된다. 예를 들어, 각 반도체 층(258)은 MBE 프로세스, MOCVD 프로세스와 같은 CVD 프로세스, 및/또는 다른 적합한 에피택셜 성장 프로세스에 이해 성장된다. 에피택셜 성장 접근법은 반도체 층(258)의 물질이 반도체 층(220)의 것과 일치하는 결정 격자를 형성하도록 허용한다. 일부 실시형태에서, 각 반도체 층(258)은 실질적으로 균일한 두께를 갖는 등각 층이다. 일 실시예에서, 각 층(258)은 약 1 nm 내지 약 4 nm의 두께를 갖는다. 일부 실시형태에서, 반도체 층(258)과 그 주위의 반도체 층(222) 간의 두께 비(thickness ratio)는 약 1:4 내지 약 1:2이다. 환언하면, 반도체 층(258)은 대응하는 반도체 층(220)보다 더 얇다. 이러한 두께 비는 임계치 조정을 위해 요구되는 적합한 양의 게르마늄을 제공한다.
도 9에 도시된 바와 같이, 각 반도체 층(220)은 게이트 트렌치(246)에서 노출된 중간 섹션(middle section) 및 게이트 스페이서(238) 아래의 2개의 단부 섹션(end section)을 포함한다. 중간 섹션은 공간에 현수되어 있고(그리고 후속 단계에서 금속 게이트 스택에 의해 둘러싸이게 됨), 단부 섹션은 내부 스페이서(224) 및 게이트 스페이서(238)에 의해 맞물리게(예를 들어, 에워싸이거나 둘러싸임) 된다. 실시형태에서, 오직 중간 섹션만 노출되기 때문에, 반도체 층(258)은 현수 나노구조체(220)의 단부 섹션에서가 아닌 중간 섹션에서만 에피택셜 성장된다. 환언하면, 반도체 층(258)은 게이트 콘택트 영역에서만 형성되고, 게이트 스페이서(238) 및 내부 스페이서(224)에서 중단(stop)된다.
도 10을 참조하면, 방법(100)은 동작 114에서 또한, 디바이스(200)로부터 패터닝된 마스크(예컨대, 하드 마스크(252))를 제거하고 어닐링 프로세스를 선택적으로 수행하여 반도체 층(258) 내에 포함된 게르마늄을 대응하는 반도체 층(220)으로 드라이브한다. 디바이스(200)는 질소(N), 인, 또는 다른 적합한 원소를 포함하는 가스에 노출된다. 반도체 층(252)(예컨대, 실리콘 게르마늄 또는 게르마늄 주석)의 산화를 회피하기 위해, 일부 실시형태에서, 가스는 산소 성분을 포함하지 않는다.
얻어지는 채널의 프로파일 및 특성을 제어하기 의해 어닐링 프로세스의 조건이 조정된다. 실시예에서, 어닐링 프로세스는 약 700 °C 내지 약 1200 °C의 온도에서 수행된다. 어닐링 프로세스는 10초 내지 100초와 같은 비교적 긴 기간동안(소위, “소킹(soaking)”), 또는 수백 밀리초 내지 수초(예컨대, 200 밀리초 내지 2초)와 같은 비교적 짧은 기간동안(소위, “스파이킹(spiking)”) 수행될 수 있다.
어닐링 프로세스는 반도체 층(258)에 포함된 게르마늄 원자, 및 가능하게는 실리콘 원자 또는 주석 원자가 대응하는 반도체 층(220)으로 확산되거나 이동하게 한다. 한편, 반도체 층(220)에 포함된 실리콘 원자도 대응하는 반도체 층(258)으로 확산되거나 이동할 수 있다. 원자 이동의 결과로서, 반도체 층(258)은 게르마늄 성분이 감소되고, 반도체 층(220)은 게르마늄 성분이 증가된다. 실시형태에서, 어닐링 프로세스 후에, 각각의 반도체 층(258)은 분자비로 0% 이상 약 70%(0.1<x≤0.7) 이하의 Ge를 포함하는 Si1-xGex 또는 GexSn1-x이다. 이러한 Ge의 범위는 반도체 층(258)에서 Ge의 초기 농도(예를 들어, 전술한 바와 같이 약 60 % 내지 약 80 %)를 희석한 결과이고 채널 영역(230b)의 문턱 전압을 효과적으로 낮춘다. 반도체 층(258 및 220)의 물질 조성이 동일하거나 유사하게 됨에 따라(예를 들어, 게르마늄이 반도체 층(258 및 220) 전체에 균일하게 분포되는 경우), 각각의 반도체 층(258) 및 그에 대응하는 반도체 층(220)은 효과적으로 결합하여 새로운 현수 나노구조체(단순화를 위해 여전히 숫자 220으로 표시됨)를 형성할 수 있다.
계속 도 10을 참조하면, 제2 디바이스 구조체(206b) 내의 현수 나노구조체(220)가 2개의 반도체 층의 결합으로 형성되기 때문에, 제2 디바이스 구조체(206b) 내의 현수 나노구조체(220)는, 제1 디바이스 구조체(206a) 내의 현수 나노구조체(220)보다 Z 방향으로 더 두꺼울 수 있다(그리고 X 방향으로 더 넓음). 방법(100)은 동작 114에서 제2 디바이스 구조체(206b) 내의 현수 나노구조체(220)의 두께를 감소시키기 위해 트리밍 동작을 선택적으로 수행할 수 있다. 트리밍 동작은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 임의의 적합한 에칭 프로세스를 사용한다. 실시형태에서, 제2 디바이스 구조체(206b) 내의 현수 나노구조체(220)는 제1 디바이스 구조체(206a) 내의 현수 나노구조체(220)와 거의 동일한 치수(두께 및/또는 폭)를 갖도록 트리밍된다. 특정 실시예에서, 방법(100)은 동작 114에서, 대략 95% 또는 거의 100%와 같은 현수 나노구조체(220)에서의 80% 이상으로 게르마늄 성분을 더 증가시키는 방식으로서, 게르마늄 함유 반도체 층(258)을 에피택셜 성장시키는 단계, 게르마늄 원자로 드라이브하기 위한 어닐링 단계, 및 현수 나노구조체를 트리밍하는 단계를 반복하는 순환 프로세스(cyclic process)를 포함한다.
상기 실시형태의 동작 114에 따르면, 드라이브된(drive-in) 게르마늄 원자는 임플란트 에너지, 임플란트 종, 임플란트 선량, 어닐링 조건 등의 조건을 제어함으로써 조정될(tailored) 수 있는 다양한 방식으로 현수 나노구조체(220)에 분포된다. 상기 설명 및 도 8과 도 9에 도시된 바와 같이, 게르마늄 주입 또는 게르마늄 함유 반도체 층 에피택셜 성장 동안, 제2 디바이스 구조체(206b)의 현수 나노구조체(220)의 중간 섹션은 프로세스에 의해 영향을 받는다. 따라서, 도핑 중에, 게르마늄 원자는 대응하는 현수 나노구조체(220)의 중간 섹션(그리고 단부 섹션이 아님)으로 대부분 드라이브될 수 있다. 도 10은 또한, 길이 방향(Y-방향)을 따른 현수 나노구조체(220) 내의 게르마늄의 예시적 농도 프로파일을 도시한다. 도 10에 도시된 바와 같이, 현수 나노구조체(220)의 중간 섹션 내의 게르마늄의 농도는 2개의 단부 섹션 내의 게르마늄의 농도보다 높다. (예를 들어, 평균 농도 또는 중앙 농도를 결정함으로써) 농도를 결정하는 임의의 적합한 방법이 사용될 수 있다. 실시형태에서, 각각의 현수 나노구조체(220)의 중간 섹션 내의 게르마늄의 농도는 실질적으로 균일하고, 단부 섹션 내의 게르마늄의 농도는 그래디언트 프로파일(gradient profile)을 취한다(예컨대, 농도가 제로(zero)가 될 때까지 중간 섹션 내의 높은 농도로부터 점차적으로 감소됨). 게르마늄 이동의 확산 특성으로 인해 게르마늄 농도는 도 10에 도시된 포인트 C와 C'에서 감소하기 시작할 수 있으며, 이는 중간 섹션과 단부 섹션 사이의 계면으로부터 수 나노미터 떨어져 있을 수 있다(즉, 게이트 스페이서(238)의 측벽과 같은 높이의 위치로부터 수 나노미터 떨어져 있음). 일부 실시형태에서, (예컨대, 어닐링 프로세스가 단기간 및/또는 저온을 가질 때) 게르마늄은 소스 영역 및 드레인 영역에 도달하기 위해 게이트 스페이서(238) 아래에서 충분히 멀리 도달하지 않는다. 대신, 게르마늄의 농도는 포인트 D 및 D’에서 제로로 떨어진다. 따라서, 게이트 스페이서(238), 내부 스페이서(224), 소스/드레인 피쳐(240)와 직접 접촉하는 2개의 단부 섹션의 적어도 일부는 실질적으로 게르마늄이 없다. 실시형태에서, 현수 나노구조체(220)의 전체 단부 섹션은 실질적으로 게르마늄이 없다. 마찬가지로, 포인트 C와 C’ 사이의 X-Z면 단면에 대하여, 각각의 현수 나노구조체(220)의 중심 부분(core portion) 내의 게르마늄의 농도는 현수 나노구조체(220)의 엣지(외부) 부분에서의 게르마늄의 농도 이하일 수 있다. 일 실시예에서, 현수 나노구조체(220)의 엣지 부분 및 중심 부분 모두에서 약 34% 내지 38%의 균일한 게르마늄 농도가 달성된다. 또 다른 실시예에서, 현수 나노구조체(220)의 엣지 부분에서 약 45% 내지 50%의 게르마늄 농도가 달성되고, 현수 나노구조체(220)의 중심 부분은 실질적으로 게르마늄 원자가 없다. 이러한 그래디언트 프로파일은 어닐링 프로세스의 상대적으로 짧은 기간(예컨대, 게르마늄이 코어까지 이동하는 데 충분하지 않은 시간)에 의해 발생될 수 있다. 일부 실시형태에서, 현수 나노구조체(220)의 엣지 부분은 GexSn1-x를 포함하는 반도체 층(258)의 나머지(remnant)로서 얇은 주석-함유 외부 층을 포함한다.
동작 116에서, 방법(100)(도 1a)은 각각 제1 디바이스 구조체(206a) 및 제2 디바이스 구조체(206b)의 채널 영역(230a 및 230b) 위에 게이트 스택(260a 및 260b)을 계속 형성한다. 게이트 스택(260a)은 n 타입 채널 영역(230a)과 맞물리고, 이에 따라 제1 디바이스 구조체(206a) 상에 n 타입 GAA 트랜지스터를 형성한다. 게이트 스택(260b)은 p 타입 채널 영역(230b)과 맞물리고, 이에 따라 제2 디바이스 구조체(206b) 상에 p 타입 GAA 트랜지스터를 형성한다. 도 11의 실시예를 참조하면, 게이트 스택(230a 및 230b)은 채널 영역 내의 개구부를 채우고 각각의 현수 나노구조체(220) 주의를 감싼다. 게이트 스택(260a 및 260b)은 유사한 구조를 갖지만 일부 실시형태에서 상이한 금속 및/또는 상이한 층 두께를 사용한다. 본 실시형태에서, 게이트 스택(260a 및 260b)은 개구부의 내부 표면 상의 유전체 물질의 하나 이상의 층을 포함할 수 있고 각각의 현수 나노구조체(220) 위를 직접 감싸는 게이트 유전체 층(262)을 포함한다. 게이트 유전체 층(262)은 실리콘 산화물 또는 실리콘 산질화물과 같은 유전체 물질을 포함하고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적합한 방법에 의해 형성된다. 일부 실시형태에서, 게이트 유전체 층(262)은 또한 하프늄 산화물, 지르코늄 산화물, 란타늄 산화물, 티타늄 산화물, 이트륨 산화물, 스트론튬 티타네이트, 다른 적합한 금속 산화물, 또는 이들의 조합과 같은 하이 k 유전체 층을 포함하고; ALD 및/또는 다른 적합한 방법에 의해 형성된다. 게이트 스택(260a 및 260b)은 또한, 게이트 유전체 층(262) 위의 하나 이상의 금속 일 함수 층 및 금속 일 함수 층 위의 금속 충전 층(metal fill layer)을 포함할 수 있는 게이트 금속 층(264)을 포함한다. 일부 실시형태에서, 금속 일 함수 층은 n 타입 금속 일 함수 층 또는 p 타입 금속 일 함수 층이다. n 타입 금속 일 함수 층은 티타늄, 알루미늄, 탄탈륨 탄화물, 탄탈륨 탄화물 질화물, 탄탈륨 실리콘 질화물, 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함하지만, 이것에 한정되지 않는다. p 타입 일 함수 층은 티타늄 질화물, 탄탈륨 질화물, 루테늄, 몰리브데늄, 텅스텐, 백금, 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함하지만, 이것에 한정되지 않는다. 일부 실시형태에서, p 타입 또는 n 타입 금속 일 함수 층은 CVD, PVD, 및/또는 다른 적합한 프로세스에 의해 성막되는 복수의 층을 포함한다. 임계치 수정 불순물로 p 타입 FET의 채널 층을 도핑함으로써, 문턱 전압은 p 타입 FET에서 복잡한 금속 일 함수 스킴의 필요없이 미세 조정될 수 있다. 금속 충전 층은 알루미늄, 텅스텐, 코발트, 구리, 및/또는 기타 적합한 물질을 포함하고 CVD, PVD, 도금 및/또는 기타 적합한 프로세스에 의해 형성된다. 일부 실시형태에서, 게이트 스택(260a 및 260b)은 수직 적층되고 수평 배향된 채널 반도체 층 주위를 감싼다. 따라서, 디바이스(200)는 S-HGAA(stacked horizontal gate-all-around) 디바이스이다. 실시형태에서, 게이트 스택이 성막된 후에, 디바이스(200)의 상부 표면을 평탄화하기 위해 CMP 프로세스가 수행된다.
다수의 실시형태에서, 방법(100)은 제2 디바이스 구조체(206b)의 p 타입 채널에서의 현수 나노구조체(220)의 두께 및/또는 폭을 감소시키지 않고 동작 114에서 트리밍 프로세스를 선택적으로 생략할 수 있다. 따라서, p 타입 GAA 트랜지스터 내의 현수 나노구조체(220)의 단면적은 n 타입 GAA 트랜지스터에서보다 더 클 수 있다. p 타입 채널은 n 타입 채널의 전자보다 이동성이 느린 도전(conduction)을 위해 정공에 의존하기 때문에, p 타입 채널의 단면적이 넓으면 채널 유효 폭이 증가하여 전류가 높아지고 트랜지스터 성능이 향상된다.
상기 논의에서, 방법(100)(도 1a)는 동작 114에서 디바이스(200) 내의 모든 p 타입 영역에 전체적으로 임계치 수정 불순물(예컨대, 게르마늄)을 도핑할 수 있다. 대안적으로, 방법(100)은 동작 114에서, p 타입 FET 중 문턱 전압 차이를 생성하도록 p 타입 영역을 선택하기 위해 임계치 수정 불순물을 도핑할 수 있다. 디바이스(200)는 적어도 표준 문턱 전압(SVt) 영역 및 낮은 문턱 전압(LVt) 영역과 같은 상이한 문턱 전압의 2개 이상의 영역을 가질 수 있다. 도 12의 실시예에서, n 타입 FET을 형성하기 위한 제1 디바이스 구조체(206a) 및 제1 p 타입 FET을 형성하기 위한 제2 디바이스 구조체(206b)는 SVt 영역 내에 있다. 또한, LVt 영역 내의 제2 p 타입 FET를 형성하기 위한 제3 디바이스 구조체(206c)가 도 12에 도시되어 있다. SVt 영역 내에 위치된 트랜지스터에 비해, LVt 영역 내에 위치된 트랜지스터는 낮은 문턱 전압을 작고 더 빠르게 동작한다. 따라서, LVt 영역 내의 트랜지스터는 고속 애플리케이션에 적합할 수 있다. 따라서, 방법(100)(도 1a)은 동작 112에서, 제3 디바이스 구조체(206c)를 노출시키는 개구부를 가지고 제1 디바이스 구조체(206a) 및 제2 디바이스 구조체(206b)를 커버하는 하드 마스크(252)를 형성할 수 있다. 따라서, 도핑 프로세스(예컨대, 게르마늄 주입, 저온 플라즈마 도핑, 또는 게르마늄 함유 에피택셜 층 성장 및 어닐링 드라이빙)는 제3 디바이스 구조체(206c)의 채널 영역(230c)에 한정된다. 따라서, 제2 디바이스 구조체(206b) 상에 형성된 제1 p 타입 FET의 문턱 전압은 조정되지 않고, 제3 디바이스 구조체(206c) 상에 형성된 제2 p 타입 FET은 제2 디바이스 구조체(206b) 상에 형성된 제1 p 타입 FET보다 낮은 문턱 전압을 갖는다.
도 12를 계속 참조하면, 또 다른 실시형태에서, 방법(100)(도 1a)은 동작 114에서 2개의 불순물 도핑 프로세스를 포함할 수 있다. 하드 마스크(252)는 첫번째로, 제2 디바이스 구조체(206b)의 채널 영역(230b) 및 제3 디바이스 구조체(206c)의 채널 영역(230c)을 노출시키는 개구부로, 제1 디바이스(206a)를 커버할 수 있다. 방법(100)은 동작 114에서 채널 영역(230b 및 230c) 모두에 전체 선량 중 일부를 도핑하는 제1 불순물 도핑 프로세스를 수행한다. 후속하여, 제3 디바이스 구조체(206c)를 노출시키는 개구부로 제1 디바이스(206a) 및 제2 디바이스(206b)를 커버하도록 새로운 하드 마스크가 형성된다. 이어서, 방법(100)은 동작 114에서 채널 영역(230c)에 전체 선량 중 나머지를 도핑하는 제2 불순물 도핑 프로세스를 수행한다. 예를 들어, 전달되는 전체 선량이 2x1015/cm2이면, 디바이스(200) 상에 전체적으로 모든 p 타입 FET 영역에 1x1015/cm2의 게르마늄 선량을 전달하기 위해 제1 불순물 도핑 프로세스가 사용될 수 있고, LVt 영역에만 1x1015/cm2의 게르마늄 선량을 전달하기 위해 제2 불순물 도핑 프로세스가 사용될 수 있다. 이러한 방식에서, 형성된 모든 p 타입 FET은 감소된 문턱 전압을 갖고, LVt 영역 내의 p 타입 FET은 더 많이 수신된 선량으로 인해 더 낮은 Vt를 갖는다.
이제 방법(300)으로 주의를 돌린다. 도 1b는 본 개시의 다양한 양태에 따른, 방법(300)의 플로우 차트를 도시한다. 본 개시 내용 전체에 걸쳐 유사한 참조 번호는 구성 및 형성 측면에서 유사한 특징부를 나타낸다. 방법 (300)에서의 동작의 일부 세부사항은 방법(100)과 관련하여 유사한 세부사항이 설명된 경우 단순화되거나 생략될 수 있다. 방법(300)은 단지 실시예이고, 청구범위에 명확하게 기술된(recited) 것 이상의 본 개시를 한정하는 것을 의도하지 않는다. 상기 방법(300) 이전, 도중, 및 이후에 추가 동작들이 제공될 수 있고, 설명한 일부 동작들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 방법(300)의 일부 실시형태는 도 13 내지 도 22와 관련하여 후술된다. 도 13은 디바이스(200)의 사시도이다. 도 14 내지 도 22는 p 타입 트랜지스터의 길이 방향(Y-Z 평면)을 따라 각각의 채널 영역을 통과하는 도 13에 도시된 바와 같은 B-B 컷(cut) 및 C-C 컷을 따른 디바이스(200)의 단면도(옆으로 나열됨)이다. 디바이스(200)의 추가 p 타입 트랜지스터의 길이 방향을 따라 채널 영역을 통과하는 단면도가 도 22에도 도시되어 있다.
동작 302에서, 방법(300)(도 1b)은 적어도 표준 문턱 전압(SVt) 영역 및 낮은 문턱 전압(LVt) 영역과 같은 상이한 문턱 전압의 2개 이상의 영역을 포함하는 디바이스(200)를 제공한다. 도 13의 실시예에서, n 타입 FET을 형성하기 위한 제1 디바이스 구조체(206a) 및 제1 p 타입 FET을 형성하기 위한 제2 디바이스 구조체(206b)는 SVt 영역 내에 있다. 또한, LVt 영역 내의 제2 p 타입 FET를 형성하기 위한 제3 디바이스 구조체(206c)가 도 13에 도시되어 있다. 도 13에 도시된 바와 같이, 각각의 디바이스 구조체(206a-c)는 기판(208), 격리 구조체(210), 각각 수직으로 적층되어 교번하는 반도체 층(220 및 222)을 포함하는 핀(212b-c), 및 적층된 핀(212a-c)과 맞물리는 더미 게이트 구조체(216)를 포함한다.
기판(202), 격리 구조체(210), 반도체 층(220 및 222), 및 더미 게이트 구조체(216)를 위에서 설명했으므로, 그 상세한 설명은 여기서 생략된다.
동작 304에서, 방법(300)(도 1b)은, 도 14에 도시된 바와 같이, 더미 게이트 구조체(216)의 측벽 위에 게이트 스페이서(238)를 형성한다(n 타입 FET을 형성하기 위한 제1 디바이스 구조체(206a)의 A-A 컷은 간략함을 위해 생략됨). 동작 304는 전술한 동작 104와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 306에서, 방법(300)(도 1b)은, 도 15에 도시된 바와 같이, 내부 스페이서(224) 및 S/D 피쳐(240)를 형성한다. 측방 에칭 프로세스에서 내부 스페이서(224)를 성막하기 위해 캐비티를 형성하므로, 측방 에칭은 반도체 층(220)의 작은 부분을 제거할 수도 있다. 따라서, 반도체 층(220)의 단부 섹션의 두께(T1)는 희생 게이트 구조체 아래에 있는 반도체 층(220)의 다른 부분의 두께(T0)보다 작다. 동작 306는 전술한 동작 106와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 308에서, 방법(300)(도 1b)은, 도 16에 도시된 바와 같이, 더미 게이트 스택(216)을 제거하여 게이트 트렌치(246)를 형성한다. 동작 308는 전술한 동작 108와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 310에서, 방법(300)(도 1b)은, 도 17에 도시된 바와 같이, 노출된 채널 영역 내의 현수 나노구조체(220)를 릴리즈한다. 동작 310는 전술한 동작 110와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 312에서, 방법(300)(도 1b)은, 도 18에 도시된 바와 같이, (n 타입 FET을 위한 채널 영역(230a)이 아닌) 채널 영역(230b 및 230c) 모두에서 현수 나노구조체(202)의 두께를 감소시키기 위해 트리밍 프로세스(270)를 수행한다. 트리밍 프로세스(270) 후에, 채널 영역(212b 및 212c) 내의 현수 나노구조체(220)는 실질적으로 동일한 치수(두께 및/또는 폭)를 갖는다. 트리밍 동작은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 임의의 적합한 에칭 프로세스를 사용한다. 트리밍 프로세스(270) 동안, 게이트 스페이서(238)는 그 아래의 현수 나노구조체(202)가 에칭되는 것을 방지한다. 트리밍 프로세스(270)는, 현수 나노구조체(202)의 2개의 단부 섹션을 실질적으로 에칭하지 않고 남기면서, 게이트 트렌치(246)와 수직으로 정렬되는 현수 나노구조체(202)의 일부를 선택적으로 제거한다. 현수 나노구조체(202)의 중간 섹션의 트리밍된 두께를 T2로 표시한다. 도시된 실시형태에서, 내부 스페이서(224)에 의해 샌드위치되지 않은 게이트 스페이서(238) 바로 아래의 현수 나노구조체(202)의 작은 부분은, 중간 섹션의 트리밍된 두께(T2)와 2개의 단부 섹션의 두께(T1) 모두 보다 큰 예컨대 약 1 nm 내지 약 3 nm 더 큰, 원래의 두께(T0)으로 여전히 남을 수 있다. 다수의 실시형태에서, 트리밍된 두께(T2)는 2개의 단부 섹션의 두께(T1)보다 더 작거나 클 수 있다. 일 실시형태에서, 트리밍된 두께(T2)는 실질적으로 두께(T1)와 동일하다. 현수 나노구조체(220)의 감소된 두께는, 현수 나노구조체의 더 작은 트리밍된 두께(T2)가 문턱 전압의 더 큰 증가를 초래하도록, 각각의 채널 영역에서의 문턱 전압을 증가시킨다. 일부 실시형태에서, 약 20 mv 내지 약 100 mv 범위의 증가는 비례적으로 약 1 nm 내지 약 3 nm(T0-T2)만큼 현수 나노구조체의 중간 섹션을 트리밍함으로써 달성될 수 있다.
동작 314에서, 방법(300)(도 1b)은, 도 19에 도시된 바와 같이, 디바이스(200)의 상부 표면 상에 전술한 하드 마스크(252)와 같은 패터닝된 마스크를 형성한다. 패터닝된 마스크는 제3 디바이스 구조체(206c)를 커버하고 제2 디바이스 구조체(206b)를 노출시키는 개구부를 갖는다. 동작 314는 전술한 동작 112와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 316에서, 방법(300)(도 1b)은, 도 20에 도시된 바와 같이, 제2 디바이스 구조체(206b)의 채널 영역(230b) 내의 현수 나노구조체(202)의 두께를 더 감소시키기 위해 제2 트리밍 프로세스(272)를 수행한다. 트리밍 동작은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 임의의 적합한 에칭 프로세스를 사용한다. 트리밍 프로세스(272) 동안, 하드 마스크(252)는 제3 디바이스 구조체(206c) 내의 현수 나노구조체(202)가 에칭되는 것을 방지한다. 트리밍 프로세스(272)는, 현수 나노구조체(202)의 2개의 단부 섹션을 실질적으로 에칭하지 않고 남기면서, 게이트 트렌치(246)와 수직으로 정렬되는 제2 디바이스 구조체(206b) 내의 현수 나노구조체(202)의 여분의 부분(extra portion)을 선택적으로 제거한다. 트리밍 프로세스(272)의 결과로, 채널 영역(230b)에서 현수 나노구조체(202)의 중간 섹션의 트리밍된 두께가 더 감소되고, T3으로 표시된다. 도시된 실시형태에서, 내부 스페이서(224)에 의해 샌드위치되지 않은 게이트 스페이서(238) 바로 아래의 현수 나노구조체(202)의 작은 부분은, 중간 섹션의 트리밍된 두께(T3)와 2개의 단부 섹션의 두께(T1) 모두 보다 큰 예컨대 약 1 nm 내지 약 4 nm 더 큰, 원래의 두께(T0)으로 여전히 남을 수 있다. 채널 영역(230b)의 트리밍된 두께(T3)는 약 1 nm 내지 약 3 nm로 채널 영역(230c)의 트리밍된 두께(T2)보다 작다. 다수의 실시형태에서, 트리밍된 두께(T3)는 2개의 단부 섹션의 두께(T1)보다 더 작거나 클 수 있다. 일 실시형태에서, 트리밍된 두께(T3)는 실질적으로 두께(T1)와 동일하다. 특정 실시예에서, 채널 영역(230b) 내의 중간 섹션의 트리밍된 두께(T3)는 단부 섹션의 두께(T1)보다 작고, 채널 영역(230c) 내의 중간 섹션의 트리밍된 두께(T2)는 단부 섹션의 두께(T1)보다 크다. 현수 나노구조체의 감소된 두께가 각각의 채널 영역 내의 문턱 전압을 더 증가시키기 때문에, 제2 디바이스 구조체(230b) 상에 형성된 SVt 영역 내의 p 타입 FET은 제3 디바이스 구조체(230c) 상에 형성된 LVt 영역 내의 p 타입 FET보다 더 큰 문턱 전압을 갖는다. 동작 316 이후에, 하드 마스크(252)는 적합한 에칭 프로세스에서 제거된다.
동작 318에서, 방법(300)(도 1b)은, 도 21에 도시된 바와 같이, 각각의 채널 영역 위에 게이트 스택을 계속 형성한다. 동작 318는 전술한 동작 116와 유사하고 그 세부 설명은 간결함을 위해 생략된다. 제2 디바이스 구조체(206b)의 현수 나노구조체(220)의 여분의 부분의 제거로 인해, 게이트 스택(260b) 내의 게이트 금속 층(264)은 게이트 스택(230c) 내의 게이트 금속 층(264)보다 더 큰 부피를 갖는다. p 타입 FET의 채널 층을 트리밍함으로써, 문턱 전압은 p 타입 FET의 게이트 스택에서 복잡한 금속 일 함수 스킴의 필요없이 미세 조정될 수 있다.
도 22를 참조하면, 대안적으로, 디바이스(200)는 SVt 영역 및 LVt 영역 외에 높은 문턱 전압(HVt) 영역 및 HVt 영역에서의 제3 p 타입 FET를 형성하기 위한 제4 디바이스 구조체(206d)를 더 포함할 수 있다. 현수 나노구조체의 감소된 두께가 대응하는 전계 효과 트랜지스터의 문턱 전압을 더 증가시키기 때문에, 방법(300)은 3개의 디바이스 구조체(206b-206d) 모두에 제1 트리밍 프로세스(270)를 수행하고, 이어서, (패터닝된 마스크로 디바이스 구조체(206c)를 커버함으로써) 디바이스 구조체(206b-206d)에 제2 트리밍 프로세스(272)를 수행하고, 후속하여, (디바이스 구조체(206b-c)를 커버하기 위해 다른 패터닝된 마스크를 형성함으로써) HVt 영역에서만 제4 디바이스 구조체(206d)에 제3 트리밍 프로세스(274)를 수행할 수 있다. 따라서, 제4 디바이스 구조체(206d)는 제3 트리밍 프로세스를 받고 T4로 표시되는 최소 두께를 갖는다. 두께(T0, T2, T3, 및 T4)는 T0 > T2 > T3 > T4의 관계를 갖는다. 이러한 방식으로, 적어도 하나의 트리밍 프로세스를 받기 때문에 3개의 영역에서의 p 타입 FET 모두 증가된 Vt를 가질 것이고, 추가 트리밍 프로세스를 받고 이에 따라 더 작은 채널 층 두께로 인해, SVt 영역에서의 p 타입 FET은 LVt 영역에서의 p 타입 FET보다 더 높은 문턱 전압을 갖고, 2개의 추가 트리밍 프로세스를 받고 이에 따라 최소 채널 층 두께로 인해, HVt 영역에서의 p 타입 FET은 최고 문턱 전압을 갖는다. 일 실시형태에서, T1은 T3 및 T4보다 크지만, T2보다 작다.
이제 방법(500)으로 주의를 돌린다. 도 1c는 본 개시의 다양한 양태에 따른, 방법(500)의 플로우 차트를 도시한다. 본 개시 내용 전체에 걸쳐 유사한 참조 번호는 구성 및 형성 측면에서 유사한 특징부를 나타낸다. 방법 (500)에서의 동작의 일부 세부사항은 방법(100 및 300)과 관련하여 유사한 세부사항이 설명된 경우 단순화되거나 생략될 수 있다. 방법(500)은 단지 실시예이고, 청구범위에 명확하게 기술된(recited) 것 이상의 본 개시를 한정하는 것을 의도하지 않는다. 상기 방법(500) 이전, 도중, 및 이후에 추가 동작들이 제공될 수 있고, 설명한 일부 동작들은 상기 방법의 추가 실시형태에서 교체, 제거 또는 재배치될 수 있다. 방법(500)의 일부 실시형태는 도 23 내지 도 32와 관련하여 후술된다. 도 23은 디바이스(200)의 사시도이다. 도 24 내지 도 32는 p 타입 트랜지스터의 길이 방향(Y-Z 평면)을 따라 각각의 채널 영역을 통과하는 도 23에 도시된 바와 같은 B-B 컷, C-C 컷, D-D 컷을 따른 디바이스(200)의 단면도(옆으로 나열됨)이다.
동작 502에서, 방법(500)(도 1c)은 3개의 상이한 문턱 전압 영역, 즉 표준 문턱 전압(SVt) 영역, 낮은 문턱 전압(LVt) 영역, 및 높은 문턱 전압(HVt) 영역을 포함하는 디바이스(200)를 제공한다. 도 23의 실시예에서, n 타입 FET을 형성하기 위한 제1 디바이스 구조체(206a) 및 제1 p 타입 FET을 형성하기 위한 제2 디바이스 구조체(206b)는 SVt 영역 내에 있다. 제2 p 타입 FET을 형성하기 위한 제3 디바이스 구조체(206c)는 LVt 영역 내에 있다. 제3 p 타입 FET을 형성하기 위한 제4 디바이스 구조체(206d)는 HVt 영역 내에 있다. 도 23에 도시된 바와 같이, 각각의 디바이스 구조체(206a-d)는, 기판(208), 격리 구조체(210), 수직으로 적층된 교번하는 반도체 층(220 및 222) 을 각각 포함하는 핀(212a-d) (적층된 핀(212a-d)으로도 지칭됨), 및 적층된 핀(212a-d)과 맞물리는 더미 게이트 구조체(216)를 포함한다. 기판(202), 격리 구조체(210), 반도체 층(220 및 222), 및 더미 게이트 구조체(216)를 위에서 설명했으므로, 그 상세한 설명은 여기서 생략된다.
동작 504에서, 방법(500)(도 1c)은, 도 24에 도시된 바와 같이, 더미 게이트 구조체(216)의 측벽 위에 게이트 스페이서(238)를 형성한다(n 타입 FET을 형성하기 위한 제1 디바이스 구조체(206a)의 A-A 컷은 간략함을 위해 생략됨). 동작 504는 전술한 동작 104와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 506에서, 방법(500)(도 1c)은, 도 25에 도시된 바와 같이, 내부 스페이서(224) 및 S/D 피쳐(240)를 형성한다. 측방 에칭 프로세스에서 내부 스페이서(224)를 성막하기 위해 리세스를 형성하므로, 측방 에칭은 반도체 층(220)의 작은 부분을 제거할 수도 있다. 따라서, 반도체 층(220)의 측방 단부의 두께(T1)는 희생 게이트 구조체 아래에 있는 반도체 층(220)의 다른 부분의 두께(T0)보다 작다. 동작 506는 전술한 동작 104와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 508에서, 방법(500)(도 1c)은, 도 26에 도시된 바와 같이, 더미 게이트 스택(216)을 제거하여 게이트 트렌치(246)를 형성한다. 동작 508는 전술한 동작 108와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 510에서, 방법(500)(도 1c)은, 도 27에 도시된 바와 같이, 노출된 채널 영역 내의 현수 나노구조체(220)를 릴리즈한다. 동작 510는 전술한 동작 108와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 512에서, 방법(500)(도 1c)은, 도 28에 도시된 바와 같이, (n 타입 FET을 위한 채널 영역(230a)이 아닌) 3개의 채널 영역(230b-d) 모두에서 현수 나노구조체(220)의 두께를 감소시키기 위해 트리밍 프로세스(270)를 수행한다. 트리밍 프로세스(270) 후에, 채널 영역(212b-d) 내의 현수 나노구조체(220)는 실질적으로 동일한 치수(두께 및/또는 폭)를 갖는다. 트리밍 동작은 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 임의의 적합한 에칭 프로세스를 사용한다. 트리밍 프로세스(270) 동안, 게이트 스페이서(238)는 그 아래의 현수 나노구조체(202)가 에칭되는 것을 방지한다. 트리밍 프로세스(270)는, 현수 나노구조체(202)의 2개의 단부 섹션을 실질적으로 에칭하지 않고 남기면서, 게이트 트렌치(246)와 수직으로 정렬되는 현수 나노구조체(202)의 일부를 선택적으로 제거한다. 현수 나노구조체(202)의 중간 섹션의 트리밍된 두께를 T2로 표시한다. 도시된 실시형태에서, 내부 스페이서(224)에 의해 샌드위치되지 않은 게이트 스페이서(238) 바로 아래의 현수 나노구조체(202)의 작은 부분은, 중간 섹션의 트리밍된 두께(T2)와 2개의 단부 섹션의 두께(T1) 모두 보다 큰 예컨대 약 1 nm 내지 약 3 nm 더 큰, 원래의 두께(T0)으로 여전히 남을 수 있다. 다수의 실시형태에서, 트리밍된 두께(T2)는 2개의 단부 섹션의 두께(T1)보다 더 작거나 클 수 있다. 일 실시형태에서, 트리밍된 두께(T2)는 실질적으로 두께(T1)와 동일하다. 현수 나노구조체의 감소된 두께는, 현수 나노구조체의 더 작은 두께가 문턱 전압의 더 큰 증가를 초래하도록, 전계 효과 트랜지스터의 문턱 전압을 증가시킬 수 있다. 일부 실시형태에서, 약 20 mv 내지 약 100 mv 범위의 증가는 비례적으로 약 1 nm 내지 약 3 nm(T0-T2)만큼 현수 나노구조체의 중간 섹션을 트리밍함으로써 달성될 수 있다.
동작 514에서, 방법(500)(도 1c)은, 도 29에 도시된 바와 같이, 디바이스(200)의 상부 표면 상에 전술한 하드 마스크(252)와 같은 패터닝된 마스크를 형성한다. 패터닝된 마스크는 제2 및 제4 디바이스 구조체(206b 및 206d)를 커버하고, 제3 디바이스 구조체(206c)를 노출시키는 개구부를 갖는다. 동작 514는 전술한 동작 112와 유사하고 그 세부 설명은 간결함을 위해 생략된다.
동작 516에서, 방법(500)(도 1c)은, 도 30에 도시된 바와 같이, 제3 디바이스 구조체(206c)의 문턱 전압을 조정하기 위해 채널 영역(230c)으로의 임계치 수정 불순물을 도핑한다. 임계치 수정 불순물의 도핑(예컨대, 게르마늄 주입, 저온 플라즈마 도핑, 또는 게르마늄 함유 에피택셜 증 성장, 및 어닐링 드라이빙)은 제3 디바이스 구조체(206c)의 채널 영역(230c)에 한정된다. 따라서, SVt 영역 내의 제2 디바이스 구조체(206b) 상에 형성된 제1 p 타입 FET 및 HVt 영역 내의 제4 디바이스 구조체(206d) 상에 형성된 제3 p 타입 FET의 문턱 전압은 더 조정되지 않고, LVt 영역 내의 제3 디바이스 구조체(206c) 상에 형성된 제2 p 타입 FET은 이제 최저 문턱 전압을 갖는다. 동작 516는 전술한 동작 114와 유사하고 그 세부 설명은 간결함을 위해 생략된다. 동작 114와 연관하여 전술한 바와 같이, 임계치 수정 불순물 도핑을 받은 현수 나노구조체의 중간 섹션은 두께가 증가할 수 있다. 따라서, 채널 영역(230c) 내의 현수 나노구조체의 중간 섹션의 두께(T2’로 표시됨)는 다른 채널 영역(230b 및 230d)에서의 두께(T2)보다 클 수 있다. 방법(500)은 동작 516에서 또한, 3개의 영역 모두에서의 현수 나노구조체(220)가 실질적으로 동일한 치수를 갖도록, 두께 T2’를 T2로 감소시키기 위해 트리밍 동작을 선택적으로 수행할 수 있다.
동작 518에서, 방법(500)(도 1c)은, 도 31에 도시된 바와 같이, 채널 영역(230d) 내의 현수 나노구조체(220)의 두께를 더 감소시키기 위해 제2 트리밍 프로세스(272)를 수행한다. 방법(500)은 동작 518에서 먼저, 제4 디바이스 구조체(206d)를 노출시키는 개구부를 가지고 제2 디바이스 구조체(206b) 및 제3 디바이스 구조체(206c)를 커버하는 패터닝된 마스크를 형성한다. 이어서, 방법(500)은 동작 518에서, 채널 영역(230d) 내의 현수 나노구조체(220)의 중간 섹션으로부터 여분의 부분을 제거하기 위해 건식 에칭, 습식 에칭, 및/또는 RIE와 같은 적합한 에칭 프로세스를 수행한다. 동작 518는 전술한 동작 316와 유사하고 그 세부 설명은 간결함을 위해 생략된다. 트리밍 프로세스(272)의 결과로, 현수 나노구조체(202)의 중간 섹션의 트리밍된 두께가 더 감소되고, T3으로 표시된다. T3은 T2 및 T2’보다 더 작다. 방법(300)(도 1b)과 연관된 3회의 트리밍 프로세스를 받는 도 22의 HVt 트랜지스터에서의 두께(T4)에 비교하여, T4보다 더 크고 현수 나노구조체에 대하여 더 강한 기계적 강도를 갖는 도 31의 HVt 트랜지스터에서의 두께(T3)는 2회의 트리밍 프로세스를 받은 결과이다. 현수 나노구조체의 감소된 두께가 각각의 채널 영역 내의 문턱 전압을 더 증가시키기 때문에, 제4 디바이스 구조체(230d) 상에 형성된 HVt 영역 내의 p 타입 트랜지스터는, SVt 영역 내의 제2 디바이스 구조체(230b) 상에 형성된 p 타입 트랜지스터 및 LVt 영역 내의 제3 디바이스 구조체(230c) 상에 형성된 p 타입 트랜지스터보다 더 큰 문턱 전압을 갖는다.
동작 520에서, 방법(500)(도 1c)은, 도 32에 도시된 바와 같이, 각각의 채널 영역 위에 게이트 스택을 계속 형성한다. 동작 520는 전술한 동작 116와 유사하고 그 세부 설명은 간결함을 위해 생략된다. 제4 디바이스 구조체(206d)의 현수 나노구조체(220)의 여분의 부분의 제거로 인해, 게이트 스택(260d) 내의 게이트 금속 층(264)은 게이트 스택(230b) 내의 게이트 금속 층(264) 및 게이트 스택(230c) 내의 게이트 금속 층(264)보다 더 큰 부피를 갖는다. 또한, 제3 디바이스 구조체(206c)의 채널 층은 제2 및 제4 디바이스 구조체(206b 및 206d)보다 임계치 수정 불순물을 더 포함한다. 임계치 수정 불순물을 도핑하는 것 및 각각의 채널 층을 트리밍하는 것에 의해, p 타입 FET의 게이트 스택에서의 복잡한 금속 일 함수 스킴의 필요없이 문턱 전압이 미세 조정될 수 있다.
방법(100, 300) 또는 방법(500)에서, 디바이스(200)의 제조를 완료하기 위해 추가 프로세스가 수행될 수 있다. 예를 들어, 방법은, 하나 이상의 멀티 게이트 디바이스를 포함할 수 있는 기능 회로부를 형성하기 위해 다수의 피쳐와 접촉하도록 구성되는 GAA 트랜지스터 위에 다층 상호접속 피쳐(예컨대, 금속 층 및 층간 유전체), 배선들, 비아들, 및 다수의 콘택트뿐만 아니라 콘택트 개구부, 콘택트 금속을 계속 형성할 수 있다.
한정을 의도하지 않지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 반도체 디바이스의 형성 프로세스에 다수의 장점을 제공한다. 일부 실시형태에 따르면, p 타입 GAA FET의 문턱 전압은 간략화된 제조 프로세스에 의해 달성된다. 일부 실시형태에서, p 타입 GAA FET의 다양한 문턱 전압은 디바이스 성능 고려 사항에 기초하여 SVt, LVt 및/또는 HVt FET를 형성하기 위해 상이한 영역에서 개별적으로 미세 조정될 수 있다. 또한, 본 개시의 실시형태는 기존의 CMOS 제조 플로우에 통합되어 향상된 프로세스 윈도우를 제공할 수 있다.
일 실시예 양상에서, 본 개시는 반도체 디바이스를 형성하는 방법을 제공한다. 방법은, 기판 위에 배치된 복수의 제1 반도체 층 및 복수의 제2 반도체 층을 구비한 기판을 제공하는 단계 ? 상기 제1 및 제2 반도체 층은 상이한 물질 조성을 갖고 수직 방향에서 서로에 대하여 교번하여 배치됨 - ; 제1 핀 및 제2 핀을 형성하기 위해 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계; 상기 패터닝된 제2 반도체 층의 제1 부분이 상기 제1 핀 내의 제1 현수 나노구조체가 되고 상기 패터닝된 제2 반도체 층의 제2 부분이 상기 제2 핀 내의 제2 현수 나노구조체가 되도록, 상기 제1 및 제2 핀으로부터 상기 제1 반도체 층을 제거하는 단계; 상기 제1 핀 내의 상기 제1 현수 나노구조체에 임계치 수정 불순물을 도핑하는 단계; 상기 제1 핀 위에 제1 게이트 스택을 형성하는 단계 ? 상기 제1 게이트 스택의 부분은 상기 제1 현수 나노구조체 주위를 둘러싸고 이에 따라 제1 문턱 전압을 가진 제1 트랜지스터가 형성됨 - ; 및 상기 제2 핀 위에 제2 게이트 스택을 형성하는 단계 ? 상기 제2 게이트 스택의 부분은 상기 제2 현수 나노구조체 주위를 둘러싸고 이에 따라 제1 문턱 전압보다 큰 제2 문턱 전압을 가진 제2 트랜지스터가 형성됨 ? 을 포함한다. 일부 실시형태에서, 임계치 수정 불순물은 Ge이다. 일부 실시형태에서, 상기 임계치 수정 불순물을 도핑하는 단계는, 상기 제1 핀 내의 상기 제1 현수 나노구조체 상에 복수의 제3 반도체 층을 형성하는 단계; 및 상기 제1 핀 내의 상기 제1 현수 나노구조체에 상기 제3 반도체 층에 포함된 상기 임계치 수정 불순물을 드라이브하기 위한 어닐링 프로세스를 수행하는 단계를 포함한다. 일부 실시형태에서, 상기 제3 반도체 층의 형성은, 상기 제1 핀 내의 대응하는 제1 현수 나노구조체 둘레에 대하여 상기 제3 반도체 층 각각을 에피택셜 성장시키는 단계를 포함하고, 상기 제3 반도체 층은 상기 제2 반도체 층과 상이한 물질 조성을 갖는다. 일부 실시형태에서, 상기 제3 반도체 층은 SiGe 및 GeSn 중 하나를 포함한다. 일부 실시형태에서, 상기 임계치 수정 불순물의 도핑은 저온 플라즈마 강화 도핑 프로세스(low-temperature plasma-enhanced doping process)를 적용하는 단계를 포함한다. 일부 실시형태에서, 방법은 상기 제2 핀 내의 상기 제2 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계를 더 포함하고, 상기 임계치 수정 불순물은 상기 제2 핀 내의 상기 제2 현수 나노구조체에서보다 상기 제1 핀 내의 상기 제1 현수 나노구조체에서 더 높은 농도를 갖는다. 일부 실시형태에서, 상기 제1 핀 내의 상기 제1 현수 나노구조체에 대한 상기 임계치 수정 불순물의 도핑은, 상기 제1 핀 내의 상기 제1 현수 나노구조체 및 상기 제2 핀 내의 상기 제1 현수 나노구조체 모두에 대한 동시의 상기 임계치 수정 불순물의 제1 도핑, 및 상기 제2 핀 내의 상기 제2 현수 나노구조체가 아닌 상기 제1 핀 내의 상기 제1 현수 나노구조체로의 상기 임계치 수정 불순물의 제2 도핑을 포함한다. 일부 실시형태에서, 상기 방법은, 상기 제1 현수 나노구조체로의 상기 임계치 수정 불순물의 도핑 전에, 두께를 감소시키기 위해 상기 제1 및 제2 현수 나노구조체를 트리밍하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 제1 현수 나노구조체로의 상기 임계치 수정 불순물의 도핑 후에, 두께를 더 감소시키기 위해 상기 제2 현수 나노구조체를 트리밍하는 단계를 더 포함한다.
다른 예시적 양태에서, 본 개시는 방법을 제공한다. 방법은, 제1 핀 내의 복수의 제1 현수 층(suspended layer) 및 제2 핀 내의 복수의 제2 현수 층을 형성하는 단계 ? 상기 제1 및 제2 현수 층은 동일한 제1 반도체 물질을 포함함 - ; 상기 제1 및 제2 현수 층의 일부를 동시에 제거하기 위해 제1 에칭 프로세스를 수행하고 이에 따라 상기 제1 및 제2 현수 층의 두께를 감소시키는 단계; 상기 제1 현수 층을 에칭하지 않고 상기 제2 현수 층의 여분의 부분을 제거하기 위해 제2 에칭 프로세스를 수행하고 이에 따라 상기 제2 현수 층의 두께를 더 감소시키는 단계; 및 상기 제1 및 제2 현수 층과 각각 맞물리는 제1 및 제2 게이트 스택을 형성하는 단계를 포함한다. 일부 실시형태에서, 상기 제1 게이트 스택 및 상기 제1 현수 층은 낮은 문턱 전압(LVt) 영역 내에 있고, 상기 제2 게이트 스택 및 상기 제2 현수 층은 표준 문턱 전압(SVt) 영역 내에 있다. 일부 실시형태에서, 상기 방법은, 상기 제1 현수 층에 불순물을 도핑하는 단계를 더 포함하고, 상기 제2 현수 층은 실질적으로 불순물이 없다. 일부 실시형태에서, 상기 제1 게이트 스택 및 상기 제1 현수 층은 낮은 문턱 전압(LVt) 영역 내에 있고, 상기 제2 게이트 스택 및 상기 제2 현수 층은 높은 문턱 전압(HVt) 영역 내에 있다. 일부 실시형태에서, 상기 제1 현수 층으로의 불순물의 도핑은, 상기 제1 현수 층 상에 복수의 제3 층을 에피택셜 성장시키는 단계 ? 상기 제3 층은 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함함 - ; 및 상기 제2 반도체 물질 내에 포함된 상기 불순물을 드라이브하여 상기 제3 층으로부터 상기 제1 현수 층으로 이동시키는 단계를 포함한다. 일부 실시형태에서, 상기 방법은, 제3 핀 내에 복수의 제3 현수 층을 형성하는 단계 ? 상기 제3 현수 층은 상기 제1 반도체 물질을 포함함 - ; 및 상기 제1 및 제2 현수 층을 에칭하지 않고 상기 제3 현수 층의 일부를 제거하기 위해 제3 에칭 프로세스를 수행하는 단계 ? 상기 제1 및 제2 에칭 프로세스도 상기 제2 현수 층의 다른 부분을 제거하고, 상기 제3 에칭 프로세스의 수행 후에, 상기 제1 현수 층은 상기 제2 현수 층보다 두껍고, 상기 제2 현수 층은 상기 제3 현수 층보다 두꺼움 ? 을 더 포함한다.
또 다른 예시적 양태에서, 본 개시는 반도체 구조체를 제공한다. 반도체 구조체는, 기판; 상기 기판 상에 배치된 제1 핀, 상기 제1 핀은 서로 수직으로 적층되는 복수의 제1 현수 나노구조체를 포함함 - ; 상기 제1 현수 나노구조체와 맞물리는 제1 게이트 스택; 상기 기판 상에 배치된 제2 핀 ? 상기 제2 핀은 서로 수직으로 적층된 복수의 제2 현수 나노구조체를 포함함 - ; 및 상기 제2 현수 나노구조체와 맞물리는 제2 게이트 스택 ? 상기 제1 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도는 상기 제2 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도보다 높음 ? 를 포함한다. 일부 실시형태에서, 상기 제1 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도는 상기 제1 현수 나노구조체의 2개의 단부 섹션 내의 게르마늄의 농도보다 높다. 일부 실시형태에서, 상기 제1 현수 나노구조체의 중간 섹션의 두께는 상기 제2 현수 나노구조체의 중간 섹션의 두께보다 크다. 일부 실시형태에서, 상기 제2 현수 나노구조체의 중심 섹션의 두께는 상기 제2 현수 나노구조체의 2개의 단부 섹션의 두께보다 작다.
상기 내용은 통상의 기술자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.
[실시예 1]
반도체 디바이스 형성 방법으로서,
기판을 제공하는 단계 - 상기 기판 위에 복수의 제1 반도체 층 및 복수의 제2 반도체 층이 배치되고, 상기 제1 반도체 층과 상기 제2 반도체 층은 상이한 물질 조성을 가지며 수직 방향으로 서로에 대하여 교번하여 배치됨 - ;
제1 핀 및 제2 핀을 형성하기 위해 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
상기 패터닝된 제2 반도체 층의 제1 부분이 상기 제1 핀 내의 제1 현수 나노구조체(suspended nanostructure)가 되고, 상기 패터닝된 제2 반도체 층의 제2 부분이 상기 제2 핀 내의 제2 현수 나노구조체가 되도록, 상기 제1 및 제2 핀으로부터 상기 제1 반도체 층을 제거하는 단계;
상기 제1 핀 내의 상기 제1 현수 나노구조체에 임계치 수정 불순물(threshold modifying impurity)을 도핑하는 단계;
상기 제1 핀 위에 제1 게이트 스택을 형성하는 단계 - 상기 제1 게이트 스택의 일부는 상기 제1 현수 나노구조체의 주위를 둘러싸고 이에 따라 제1 문턱 전압을 가진 제1 트랜지스터가 형성됨 - ; 및
상기 제2 핀 위에 제2 게이트 스택을 형성하는 단계 - 상기 제2 게이트 스택의 일부는 상기 제2 현수 나노구조체의 주위를 둘러싸고 이에 따라 상기 제1 문턱 전압보다 큰 제2 문턱 전압을 가진 제2 트랜지스터가 형성됨 -
를 포함하는, 반도체 디바이스 형성 방법.
[실시예 2]
실시예 1에 있어서,
상기 임계치 수정 불순물은 Ge인 것인, 반도체 디바이스 형성 방법.
[실시예 3]
실시예 1에 있어서,
상기 임계치 수정 불순물을 도핑하는 단계는,
상기 제1 핀 내의 상기 제1 현수 나노구조체 상에 복수의 제3 반도체 층을 형성하는 단계; 및
상기 제1 핀 내의 상기 제1 현수 나노구조체에 상기 제3 반도체 층 내에 포함된 상기 임계치 수정 불순물을 드라이브하기 위해 어닐링 프로세스를 수행하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 4]
실시예 3에 있어서,
상기 제3 반도체 층을 형성하는 단계는 상기 제1 핀 내의 대응하는 제1 현수 나노구조체를 둘러싸도록 각각의 상기 제3 반도체 층을 에피택셜 성장시키는 단계를 포함하고, 상기 제3 반도체 층은 상기 제2 반도체 층과 상이한 물질 조성을 갖는 것인, 반도체 디바이스 형성 방법.
[실시예 5]
실시예 3에 있어서,
상기 제3 반도체 층은 SiGe 및 GeSn 중 하나를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 6]
실시예 1에 있어서,
상기 임계치 수정 불순물을 도핑하는 단계는, 저온 플라즈마 강화 도핑 프로세스(low-temperature plasma-enhanced doping process)를 적용하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 7]
실시예 1에 있어서,
상기 제2 핀 내의 상기 제2 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계를 더 포함하고,
상기 임계치 수정 불순물은 상기 제2 핀 내의 상기 제2 현수 나노구조체보다 상기 제1 핀 내의 상기 제1 현수 나노구조체에서 더 높은 농도를 갖는 것인, 반도체 디바이스 형성 방법.
[실시예 8]
실시예 1에 있어서,
상기 제1 핀 내의 제1 현수 나노구조체에 임계치 수정 불순물을 도핑하는 단계는, 상기 제1 핀 내의 제1 현수 나노구조체 및 상기 제2 핀 내의 제2 현수 나노구조체에 동시에 상기 임계치 수정 불순물을 도핑하는 제1 도핑, 및 상기 제2 핀 내의 제2 현수 나노구조체가 아닌 상기 제1 핀 내의 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 제2 도핑을 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 9]
실시예 1에 있어서,
상기 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계 전에, 상기 제1 및 제2 현수 나노구조체의 두께를 감소시키기 위해 상기 제1 및 제2 현수 나노구조체를 트리밍하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
[실시예 10]
실시예 9에 있어서,
상기 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계 후에, 상기 제2 현수 나노구조체의 두께를 더 감소시키기 위해 상기 제2 현수 나노구조체를 트리밍하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
[실시예 11]
방법으로서,
제1 핀 내의 복수의 제1 현수 층 및 제2 핀 내의 복수의 제2 현수 층을 형성하는 단계 - 상기 제1 및 제2 현수 층은 동일한 제1 반도체 물질을 포함함 - ;
상기 제1 및 제2 현수 층의 일부를 동시에 제거하도록 제1 에칭 프로세스를 수행하여 상기 제1 및 제2 현수 층의 두께를 감소시키는 단계;
상기 제1 현수 층을 에칭하지 않고 상기 제2 현수 층의 여분의 부분을 제거하기 위해 제2 에칭 프로세스를 수행하여 상기 제2 현수 층의 두께를 더 감소시키는 단계; 및
상기 제1 및 제2 현수 층과 각각 맞물리는 제1 및 제2 게이트 스택을 형성하는 단계
를 포함하는, 방법.
[실시예 12]
실시예 11에 있어서,
상기 제1 게이트 스택 및 상기 제1 현수 층은 낮은 문턱 전압(LVt) 영역 내에 있고, 상기 제2 게이트 스택 및 상기 제2 현수 층은 표준 문턱 전압(SVt) 영역 내에 있는 것인, 방법.
[실시예 13]
실시예 11에 있어서,
상기 제1 현수 층에 불순물을 도핑하는 단계를 더 포함하고, 상기 제2 현수 층은 실질적으로 상기 불순물이 없는 것인, 방법.
[실시예 14]
실시예 13에 있어서,
상기 제1 게이트 스택 및 상기 제1 현수 층은 낮은 문턱 전압(LVt) 영역 내에 있고, 상기 제2 게이트 스택 및 상기 제2 현수 층은 높은 문턱 전압(HVt) 영역 내에 있는 것인, 방법.
[실시예 15]
실시예 13에 있어서,
상기 제1 현수 층에 불순물을 도핑하는 단계는,
상기 제1 현수 층 상에 복수의 제3 층을 에피택셜 성장시키는 단계 - 상기 제3 층은 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함함 - ; 및
상기 제3 층으로부터 상기 제1 현수 층으로 이동시키기 위해 상기 제2 반도체 물질 내에 포함된 상기 불순물을 드라이브하는 단계
를 포함하는 것인, 방법.
[실시예 16]
실시예 11에 있어서,
제3 핀 내에 복수의 제3 뷰유 층을 형성하는 단계 - 상기 제3 현수 층은 상기 제1 반도체 물질을 포함함 - ; 및
상기 제1 및 제2 현수 층을 에칭하지 않고 상기 제3 현수 층의 일부를 제거하기 위해 제3 에칭 프로세스를 수행하는 단계 - 상기 제1 및 제2 에칭 프로세스도 상기 제3 현수 층의 다른 부분을 제거함 -
를 더 포함하고,
상기 제3 에칭 프로세스의 수행 후에, 상기 제1 현수 층은 상기 제2 현수 층보다 더 두껍고, 상기 제2 현수 층은 상기 제3 현수 층보다 더 두꺼운 것인, 방법.
[실시예 17]
반도체 구조체로서,
기판;
상기 기판 상에 배치된 제1 핀 - 상기 제1 핀은 서로 수직으로 적층된 복수의 제1 현수 나노구조체를 포함함 - ;
상기 제1 현수 나노구조체와 맞물리는 제1 게이트 스택;
상기 기판 상에 배치된 제2 핀 - 상기 제2 핀은 서로 수직으로 적층된 복수의 제2 현수 나노구조체를 포함함 - ; 및
상기 제2 현수 나노구조체와 맞물리는 제2 게이트 스택
을 포함하고,
상기 제1 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도는 상기 제2 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도보다 높은 것인, 반도체 구조체.
[실시예 18]
실시예 17에 있어서,
상기 제1 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도는 상기 제1 현수 나노구조체의 2개의 단부 섹션 내의 게르마늄의 농도보다 높은 것인, 반도체 구조체.
[실시예 19]
실시예 17에 있어서,
상기 제1 현수 나노구조체의 중간 섹션의 두께는 상기 제2 현수 나노구조체의 중간 섹션의 두께보다 더 큰 것인, 반도체 구조체.
[실시예 20]
실시예 19에 있어서,
상기 제2 현수 나노구조체의 중심 섹션의 두께는 상기 제2 현수 나노구조체의 2개의 단부 섹션의 두께보다 더 작은 것인, 반도체 구조체.

Claims (10)

  1. 반도체 디바이스 형성 방법으로서,
    기판을 제공하는 단계 - 상기 기판 위에 복수의 제1 반도체 층 및 복수의 제2 반도체 층이 배치되고, 상기 제1 반도체 층과 상기 제2 반도체 층은 상이한 물질 조성을 가지며 수직 방향으로 서로에 대하여 교번하여 배치됨 - ;
    제1 핀 및 제2 핀을 형성하기 위해 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
    상기 패터닝된 제2 반도체 층의 제1 부분이 상기 제1 핀 내의 제1 현수 나노구조체(suspended nanostructure)가 되고, 상기 패터닝된 제2 반도체 층의 제2 부분이 상기 제2 핀 내의 제2 현수 나노구조체가 되도록, 상기 제1 및 제2 핀으로부터 상기 제1 반도체 층을 제거하는 단계;
    상기 제1 핀 내의 상기 제1 현수 나노구조체에 임계치 수정 불순물(threshold modifying impurity)을 도핑하는 단계;
    상기 제1 핀 위에 제1 게이트 스택을 형성하는 단계 - 상기 제1 게이트 스택의 일부는 상기 제1 현수 나노구조체의 주위를 둘러싸고 이에 따라 제1 문턱 전압을 가진 제1 트랜지스터가 형성됨 - ; 및
    상기 제2 핀 위에 제2 게이트 스택을 형성하는 단계 - 상기 제2 게이트 스택의 일부는 상기 제2 현수 나노구조체의 주위를 둘러싸고 이에 따라 상기 제1 문턱 전압보다 큰 제2 문턱 전압을 가진 제2 트랜지스터가 형성됨 -
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 임계치 수정 불순물을 도핑하는 단계는,
    상기 제1 핀 내의 상기 제1 현수 나노구조체 상에 복수의 제3 반도체 층을 형성하는 단계; 및
    상기 제1 핀 내의 상기 제1 현수 나노구조체에 상기 제3 반도체 층 내에 포함된 상기 임계치 수정 불순물을 드라이브하기 위해 어닐링 프로세스를 수행하는 단계
    를 포함하는 것인, 반도체 디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 제3 반도체 층을 형성하는 단계는 상기 제1 핀 내의 대응하는 제1 현수 나노구조체를 둘러싸도록 각각의 상기 제3 반도체 층을 에피택셜 성장시키는 단계를 포함하고, 상기 제3 반도체 층은 상기 제2 반도체 층과 상이한 물질 조성을 갖는 것인, 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 임계치 수정 불순물을 도핑하는 단계는, 저온 플라즈마 강화 도핑 프로세스(low-temperature plasma-enhanced doping process)를 적용하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  5. 제1항에 있어서,
    상기 제2 핀 내의 상기 제2 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계를 더 포함하고,
    상기 임계치 수정 불순물은 상기 제2 핀 내의 상기 제2 현수 나노구조체보다 상기 제1 핀 내의 상기 제1 현수 나노구조체에서 더 높은 농도를 갖는 것인, 반도체 디바이스 형성 방법.
  6. 제1항에 있어서,
    상기 제1 핀 내의 제1 현수 나노구조체에 임계치 수정 불순물을 도핑하는 단계는, 상기 제1 핀 내의 제1 현수 나노구조체 및 상기 제2 핀 내의 제2 현수 나노구조체에 동시에 상기 임계치 수정 불순물을 도핑하는 제1 도핑, 및 상기 제2 핀 내의 제2 현수 나노구조체가 아닌 상기 제1 핀 내의 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 제2 도핑을 포함하는 것인, 반도체 디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계 전에, 상기 제1 및 제2 현수 나노구조체의 두께를 감소시키기 위해 상기 제1 및 제2 현수 나노구조체를 트리밍하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  8. 제7항에 있어서,
    상기 제1 현수 나노구조체에 상기 임계치 수정 불순물을 도핑하는 단계 후에, 상기 제2 현수 나노구조체의 두께를 더 감소시키기 위해 상기 제2 현수 나노구조체를 트리밍하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  9. 방법으로서,
    제1 핀 내의 복수의 제1 현수 층 및 제2 핀 내의 복수의 제2 현수 층을 형성하는 단계 - 상기 제1 및 제2 현수 층은 동일한 제1 반도체 물질을 포함함 - ;
    상기 제1 및 제2 현수 층의 일부를 동시에 제거하도록 제1 에칭 프로세스를 수행하여 상기 제1 및 제2 현수 층의 두께를 감소시키는 단계;
    상기 제1 현수 층을 에칭하지 않고 상기 제2 현수 층의 여분의 부분을 제거하기 위해 제2 에칭 프로세스를 수행하여 상기 제2 현수 층의 두께를 더 감소시키는 단계; 및
    상기 제1 및 제2 현수 층과 각각 맞물리는 제1 및 제2 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
  10. 반도체 구조체로서,
    기판;
    상기 기판 상에 배치된 제1 핀 - 상기 제1 핀은 서로 수직으로 적층된 복수의 제1 현수 나노구조체를 포함함 - ;
    상기 제1 현수 나노구조체와 맞물리는 제1 게이트 스택;
    상기 기판 상에 배치된 제2 핀 - 상기 제2 핀은 서로 수직으로 적층된 복수의 제2 현수 나노구조체를 포함함 - ; 및
    상기 제2 현수 나노구조체와 맞물리는 제2 게이트 스택
    을 포함하고,
    상기 제1 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도는 상기 제2 현수 나노구조체의 중간 섹션 내의 게르마늄의 농도보다 높은 것인, 반도체 구조체.
KR1020210045882A 2020-04-29 2021-04-08 게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법 KR102538822B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063017505P 2020-04-29 2020-04-29
US63/017,505 2020-04-29
US17/170,263 US11557659B2 (en) 2020-04-29 2021-02-08 Gate all around transistor device and fabrication methods thereof
US17/170,263 2021-02-08

Publications (2)

Publication Number Publication Date
KR20210134222A true KR20210134222A (ko) 2021-11-09
KR102538822B1 KR102538822B1 (ko) 2023-05-31

Family

ID=78293307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210045882A KR102538822B1 (ko) 2020-04-29 2021-04-08 게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법

Country Status (2)

Country Link
US (1) US11557659B2 (ko)
KR (1) KR102538822B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210407996A1 (en) * 2020-06-26 2021-12-30 Ashish Agrawal Gate-all-around integrated circuit structures having strained dual nanoribbon channel structures
US20220352311A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices with Counter-Doped Nanostructures
US20230147499A1 (en) * 2021-11-10 2023-05-11 Intel Corporation Enriched semiconductor nanoribbons for producing intrinsic compressive strain
US20230141914A1 (en) * 2021-11-10 2023-05-11 Intel Corporation Cladding and condensation for strained semiconductor nanoribbons

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130984A (ko) * 2013-03-14 2015-11-24 인텔 코포레이션 나노와이어 트랜지스터에 대한 누설 감소 구조체
KR20180096828A (ko) * 2010-12-01 2018-08-29 인텔 코포레이션 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20200014235A (ko) * 2018-07-31 2020-02-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164012B2 (en) 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9991352B1 (en) * 2017-07-17 2018-06-05 Globalfoundries Inc. Methods of forming a nano-sheet transistor device with a thicker gate stack and the resulting device
US10014390B1 (en) * 2017-10-10 2018-07-03 Globalfoundries Inc. Inner spacer formation for nanosheet field-effect transistors with tall suspensions
US10714592B2 (en) 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10439049B2 (en) * 2017-12-19 2019-10-08 International Business Machines Corporation Nanosheet device with close source drain proximity
US10886415B2 (en) * 2019-03-07 2021-01-05 International Business Machines Corporation Multi-state transistor devices with multiple threshold voltage channels
US20200357911A1 (en) * 2019-05-08 2020-11-12 Globalfoundries Inc. Gate-all-around field effect transistors with inner spacers and methods
US11164960B1 (en) * 2020-04-28 2021-11-02 International Business Machines Corporation Transistor having in-situ doped nanosheets with gradient doped channel regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180096828A (ko) * 2010-12-01 2018-08-29 인텔 코포레이션 실리콘 및 실리콘 게르마늄 나노와이어 구조물
KR20150130984A (ko) * 2013-03-14 2015-11-24 인텔 코포레이션 나노와이어 트랜지스터에 대한 누설 감소 구조체
KR20190024625A (ko) * 2017-08-31 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
KR20200014235A (ko) * 2018-07-31 2020-02-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
US11557659B2 (en) 2023-01-17
US20210343858A1 (en) 2021-11-04
KR102538822B1 (ko) 2023-05-31

Similar Documents

Publication Publication Date Title
US11735650B2 (en) Structure and method for FinFET device with buried sige oxide
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
KR102538822B1 (ko) 게이트 올 어라운드 트랜지스터 디바이스 및 그 제조 방법
US11289494B2 (en) Structure and method for SRAM FinFET device having an oxide feature
US9698058B2 (en) Structure and method for FinFET device
CN110828378A (zh) 半导体装置的形成方法
KR20190058329A (ko) 게이트 유전체 보존 게이트 컷 프로세스
US11610977B2 (en) Methods of forming nano-sheet-based devices having inner spacer structures with different widths
US11488874B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US20230335619A1 (en) Gate structure and method
US20230361185A1 (en) Etch profile control of via opening
CN113192888A (zh) 半导体结构及其形成方法
US20220130826A1 (en) Semiconductor Device and Manufacturing Method Thereof for Selectively Etching Dummy Fins
TWI784512B (zh) 半導體裝置及其製造方法
US20230395434A1 (en) Semiconductor device with leakage current suppression and method for forming the same
CN115566044A (zh) 半导体装置结构
US20230155008A1 (en) Gate All Around Transistor Device and Fabrication Methods Thereof
US20240162331A1 (en) Structure and method for multi-gate semiconductor devices
US20240234421A1 (en) Gate Structures Having Neutral Zones to Minimize Metal Gate Boundary Effects and Methods of Fabricating Thereof
TW202318510A (zh) 半導體裝置及其製造方法
TW202213632A (zh) 半導體裝置及其製造方法
TW202405946A (zh) 半導體裝置及其製造方法
CN114792660A (zh) 半导体装置结构
CN113745222A (zh) 多栅极器件及其制造方法
CN116314295A (zh) 集成电路器件及其制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant