KR20210127641A - 다수의 커넥터들을 지원하기 위한 저장 장치 및 방법 - Google Patents
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Abstract
저장 장치는 전력 관리 핀을 포함하는 커넥터, 전력 관리 핀 상에서 수신된 전력 관리 신호의 전이를 검출하도록 구성된 검출기 회로, 및 검출기 회로가 전력 관리 신호의 전이를 검출하는 것에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 구성할 수 있는 전력 관리 회로를 포함할 수 있다. 커넥터는 포트 인에이블 핀을 더 포함할 수 있고, 전력 관리 회로는 포트 인에이블 핀의 상태에 적어도 부분적으로 기초하여 디스에이블되도록 구성될 수 있다. 저장 장치는 전력 관리 핀을 포함하는 커넥터, 비휘발성 메모리, 및 비휘발성 메모리의 제 1 상태를 결정하는 것에 기초하여 제 1 전력 관리 모드에서 동작하도록 구성된 전력 관리 회로를 포함할 수 있다. 타겟 차량의 미래 궤적을 예측함으로, 궤도 예측의 어려움을 해결할 수 있다.
Description
본 발명은 저장 장치에 관한 것으로, 보다 구체적으로는 다수의 커넥터들을 지원하기 위한 저장 장치 및 방법에 관한 것이다.
저장 장치는 커넥터를 통해 호스트 시스템에 결합될 수 있다. 커넥터는 전력 관리 핀에 인가되는 전력 관리 신호에 응답하여 저장 장치가 전력을 구성하게 할 수 있는 전력 관리 핀을 포함할 수 있다.
본 배경 기술 섹션에서 제시하는 상기 정보는 본 발명의 배경의 이해를 돕기 위한 것이므로, 종래 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 목적은 다수의 커넥터들을 지원하기 위한 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 저장 장치는 전력 관리 핀(power management pin)을 포함하는 커넥터, 전력 관리 핀 상에서 수신되는 전력 관리 신호의 전이(transition)를 검출하도록 구성되는 검출기 회로, 및 검출기 회로가 전력 관리 신호의 전이를 검출하는 것에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 구성할 수 있는 전력 관리 회로를 포함할 수 있다.
실시 예로서, 커넥터는 이중 포트 인에이블 핀(dual port enable pin)을 더 포함할 수 있고, 전력 관리 회로는 이중 포트 인에이블 핀의 상태에 적어도 부분적으로 기초하여 디스에이블되도록 구성될 수 있다.
실시 예로서, 저장 장치는 비휘발성 메모리를 더 포함할 수 있고, 전력 관리 회로는 비휘발성 메모리의 상태에 적어도 부분적으로 기초하여, 예를 들어, 펌웨어에 의해 디스에이블되거나 인에이블되도록 구성될 수 있다.
실시 예로서, 검출기 회로는 비휘발성 메모리의 상태에 적어도 부분적으로 기초하여 전력 관리 핀을 래칭(latch)하도록 구성될 수 있다.
실시 예로서, 전력 관리 핀은 전력 디스에이블 핀(power disable pin)을 포함할 수 있고, 전력 관리 회로는 검출기 회로가 전력 관리 신호의 전이를 검출하는 것에 기초하여 저장 장치의 적어도 부분에 대한 전력을 디스에이블할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 전력 관리 핀을 포함하는 커넥터, 비휘발성 메모리, 및 비휘발성 메모리의 제 1 상태를 결정하는 것에 기초하여 제 1 전력 관리 모드에서 동작하도록 구성되는 전력 관리 회로를 포함할 수 있다. 제 1 전력 관리 모드에서, 전력 관리 회로는 전력 관리 핀 상에서 수신되는 전력 관리 신호에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 구성할 수 있다.
실시 예로서, 저장 장치는 전력 관리 핀 상에서 수신되는 전력 관리 신호의 전이를 검출하도록 구성되는 검출기 회로를 더 포함할 수 있고, 전력 관리 회로는 검출기 회로가 전력 관리 신호의 전이를 검출하는 것에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 디스에이블할 수 있다.
실시 예로서, 커넥터는 이중 포트 인에이블 핀을 더 포함할 수 있고, 전력 관리 회로는 이중 포트 인에이블 핀의 상태에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분을 디스에이블하도록 구성된다.
실시 예로서, 저장 장치는 제 1 전력 관리 모드에서 U.3 저장 장치로서 구성될 수 있다. 전력 관리 핀은 전력 디스에이블 핀을 포함할 수 있다.
실시 예로서, 전력 관리 회로는 비휘발성 메모리의 제 2 상태를 결정하는 것에 기초하여 제 2 전력 관리 모드에서 동작하도록 구성될 수 있다. 제 2 전력 관리 모드에서, 전력 관리 회로는 저장 장치의 적어도 부분에 대한 전력을 디스에이블할 수 있다. 저장 장치는 제 2 전력 관리 모드에서 U.2 저장 장치로서 구성될 수 있다.
본 발명의 실시 예에 따른 다수의 커넥터들을 지원하기 위한 장치의 동작 방법은 저장 장치를 커넥터를 통해 호스트에 결합하는 단계, 커넥터를 통해 저장 장치에서 호스트로부터 수신되는 전력 관리 신호의 전이를 검출하는 단계, 및 전력 관리 신호 상의 전이를 검출하는 것에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 구성하는 단계를 포함할 수 있다.
실시 예로서, 저장 장치의 적어도 부분에 대한 전력을 구성하는 단계는 저장 장치의 적어도 부분에 대한 전력을 디스에이블하는 단계를 포함할 수 있다.
실시 예로서, 저장 장치의 적어도 부분에 대한 전력은 비휘발성 메모리의 상태에 적어도 부분적으로 기초하여 구성될 수 있다.
실시 예로서, 본 발명의 실시 예에 따른 장치의 방법은 재설정 신호에 기초하여 전력 관리 신호를 래칭하는 단계를 더 포함할 수 있다. 저장 장치의 적어도 부분에 대한 전력은 커넥터를 통해 저장 장치에서 호스트로부터 수신되는 이중 포트 인에이블 신호의 상태에 적어도 부분적으로 기초하여 구성될 수 있다.
실시 예로서, 본 발명의 실시 예에 따른 장치의 방법은 재설정 신호에 기초하여 이중 포트 인에이블 신호를 래칭하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 다수의 커넥터들을 지원하도록 동작할 수 있다. 본 발명에 의하면, 전력 디스에이블 신호의 전이를 검출함으로써, 저장 장치는 제 2 호스트 커넥터 상의 유효한 전력 디스에이블 이벤트와, 제 1 호스트 커넥터 상의 전력 디스에이블 이벤트의 부재와의 사이를 구별할 수 있다.
도면은 반드시 스케일로 그려지는 것은 아니다. 유사한 구조나 기능을 갖는 구성 요소는 일반적으로 도면 전체에 걸쳐 설명을 용이하게 할 목적으로 같은 참조 번호로 표시된다. 도면은 본 명세서에 설명된 다양한 실시 예를 설명하기 용이하게 하기 위한 것이다. 도면들은 본 명세서에 공개된 설명(teachings)의 모든 측면을 기술하지 않으며 청구 범위를 제한하지도 않는다. 도면이 가려지는 것을 방지하기 위해 모든 구성 요소, 연결부 등을 표시할 수 없으며, 모든 구성 요소가 참조 번호를 가질 필요는 없다. 그러나 구성요소 구성의 패턴은 도면에서 쉽게 드러날 수 있다. 첨부된 도면은 명세서와 함께 본 발명의 실시 예들을 설명한다. 그리고 발명의 상세한 설명과 함께 본 명세서의 원칙을 설명하는 역할을 한다.
도 1은 본 발명의 실시 예에 따른 검출기 회로를 갖는 저장 장치의 예시적인 실시 예를 보여준다.
도 2는 본 발명의 실시 예에 따른 설정 가능한 전력 관리를 갖는 저장 장치의 예시적인 실시 예를 보여준다.
도 3은 본 발명의 실시 예에 따른 전이 검출 및 설정 가능한 전력 관리를 갖는 저장 장치의 예시적인 실시 예를 위한 진리표(truth table)를 보여준다.
도 4는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 예시적인 실시 예를 보여준다.
도 5는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 또 다른 예시적인 실시 예를 보여준다.
도 6은 예를 들어, 본 발명의 실시 예에 따른 이중 포트 인에이블 유효 신호를 생성하기 위하여 이용될 수 있는 샘플링 회로의 실시 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 이중 포트 인에이블 유효 신호를 생성하기 위한 방법의 예시적인 실시 예의 타이밍도를 보여준다.
도 8은 본 발명의 실시 예에 따른 전력 디스에이블 신호를 샘플링하기 위한 방법 타이밍의 예시적인 실시 예의 타이밍도를 보여준다.
도 9는 본 발명의 실시 예에 따른 저장 장치에서의 전력을 관리하기 위한 방법의 실시 예를 보여준다.
도 1은 본 발명의 실시 예에 따른 검출기 회로를 갖는 저장 장치의 예시적인 실시 예를 보여준다.
도 2는 본 발명의 실시 예에 따른 설정 가능한 전력 관리를 갖는 저장 장치의 예시적인 실시 예를 보여준다.
도 3은 본 발명의 실시 예에 따른 전이 검출 및 설정 가능한 전력 관리를 갖는 저장 장치의 예시적인 실시 예를 위한 진리표(truth table)를 보여준다.
도 4는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 예시적인 실시 예를 보여준다.
도 5는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 또 다른 예시적인 실시 예를 보여준다.
도 6은 예를 들어, 본 발명의 실시 예에 따른 이중 포트 인에이블 유효 신호를 생성하기 위하여 이용될 수 있는 샘플링 회로의 실시 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 이중 포트 인에이블 유효 신호를 생성하기 위한 방법의 예시적인 실시 예의 타이밍도를 보여준다.
도 8은 본 발명의 실시 예에 따른 전력 디스에이블 신호를 샘플링하기 위한 방법 타이밍의 예시적인 실시 예의 타이밍도를 보여준다.
도 9는 본 발명의 실시 예에 따른 저장 장치에서의 전력을 관리하기 위한 방법의 실시 예를 보여준다.
일부 실시 예에서, 저장 장치는 호스트로부터 커넥터를 통해 수신되는 전력 관리 신호 상의 전이를 검출하는 것에 응답하여 디바이스 내의 전력을 관리할 수 있다. 일부 실시 예에서, 전력 관리 신호 상의 전이를 검출하는 것은 저장 장치가 달리 호환되지 않을 수 있는 상이한 핀 정의를 가지는 상이한 호스트 커넥터와 호환 가능하게 할 수 있다.
예를 들어, 제 1 호스트 커넥터는 액티브 로우(active low) 신호로서 정의된 전력 디스에이블 핀을 가질 수 있다. 제 2 호스트 커넥터는 동일한(또는 기계적으로 호환 가능한) 커넥터를 이용할 수 있지만, 동일한 전력 디스에이블 핀을 액티브 하이(active high) 신호로서 정의할 수 있다. 이것은 제 2 호스트 커넥터를 위하여 설계된 저장 장치가 제 1 호스트 커넥터로 플러깅(plug)될 때에 올바르지 않게 거동하게(예를 들어, 전력 디스에이블 상태에 진입하게) 할 수 있다.
그러나 제 1 호스트 커넥터의 일부 구현예에서, 전력 디스에이블 핀은 하이 상태로 항상 풀링(pull)될 수 있는 반면(예를 들어, 그것은 임의의 전이들을 갖지 않을 수 있음), 제 2 호스트 커넥터의 일부 구현예에서, 전력 디스에이블 신호는 액티브 하이이고, 로우 상태에서 하이 상태로 전이될 수 있다. 따라서, 전력 디스에이블 신호의 전이를 검출함으로써, 저장 장치는 제 2 호스트 커넥터 상의 유효한 전력 디스에이블 이벤트와, 제 1 호스트 커넥터 상의 전력 디스에이블 이벤트의 부재와의 사이를 구별할 수 있다.
일부 실시 예에서, 저장 장치의 전력 관리 특징은 비휘발성 메모리의 상태에 응답하여 구성될 수 있다. 예를 들어, 저장 장치는 비휘발성 메모리에서의 구성 비트의 상태에 응답하여 저장 장치의 적어도 부분에 대한 전력을 인에이블할 수 있거나 디스에이블할 수 있는 전력 관리 회로를 가질 수 있다. 일부 실시 예에서, 이러한 구성 가능한 전력 관리 특징은 예를 들어, 상이한 유형의 호스트 커넥터와 함께 사용하기 위하여 단일 저장 장치를 프로그래밍하거나 구성하도록 할 수 있다.
본 명세서에서 설명되는 특징들은 독립적인 유틸리티를 가질 수 있고 개별적으로 구체화될 수 있고, 모든 실시 예가 모든 특징을 사용할 수 있는 것은 아니다. 더욱이, 특징들은 또한 다양한 조합들로 구체화될 수 있고, 조합들의 일부는 상승적 방식으로 개별적인 원리들의 이점들을 증폭시킬 수 있다.
본 발명의 실시 예에 따른 일부 가능한 구현 세부사항을 예시하는 시스템들, 프로세스들, 방법들 등의 예시적인 실시 예가 이하에서 설명된다. 이러한 예는 본 발명의 원리를 설명하기 위한 목적으로 제공되지만, 상기 원리는 이러한 실시 예들, 구현 세부사항들 등으로 제한되지는 않는다.
도 1은 본 발명의 실시 예에 따른 검출기 회로를 갖는 저장 장치의 예시적인 실시 예를 보여준다. 도 1에 도시된 저장 장치(100)는 커넥터(102), 검출기 회로(104), 전력 관리 회로(106), 저장 장치 제어기(108), 및 저장 매체(110)를 포함할 수 있다. 커넥터(102)는 전력 관리 핀(112)을 포함할 수 있다.
커넥터(102)는 저장 장치를 호스트에 접속하기 위하여 이용될 수 있는 임의의 유형의 표준 또는 비-표준 커넥터로 구현될 수 있다. 일부 예는 U.2 및/또는 U.3(SFF-TA-1001 사양) 커넥터로서 알려진 것들과 같은 SFF-8639 사양에서 설명되는 커넥터, SFF-TA-1002 사양에서 설명되는 것과 같은 스케일러블 커넥터(scalable connector), M.2 커넥터, 직렬 진보된 기술 연결(SATA: Serial Advanced Technology Attachment), 소형 컴퓨터 시스템 인터페이스(SCSI: Small Computer Systems Interface), 및/또는 직렬 연결된 SCSI(SAS: Serial Attached SCSI) 등과 함께 이용된 것들과 같은 임의의 저장 상호접속과 함께 이용될 수 있는 임의의 커넥터, 및/또는 임의의 기계적 및/또는 전기적 구성 및/또는 핀의 임의의 구성을 갖는 임의의 다른 커넥터를 포함할 수 있다.
검출기 회로(104)는 위에서 언급된 바와 같이 전력 관리 핀(112) 상에서 수신된 전력 관리 신호에서의 전이를 검출할 수 있는 임의의 아날로그 및/또는 디지털 하드웨어, 소프트웨어, 및/또는 그 임의의 조합으로 구현될 수 있다. 예를 들어, 커넥터가 U.3 커넥터로서 구현될 수 있는 일부 실시 예에서, 검출기 회로(104)는 이하에서 더 상세하게 설명된 바와 같이 유효한 전력 디스에이블 이벤트를 인식하기 위하여 커넥터의 핀 P3 상의 PWRDIS 신호의 로우-투-하이(low-to-high) 전이를 검출할 수 있다.
전력 관리 회로(106)는 예를 들어, 저장 장치(100)의 모든 또는 임의의 부분들에 대한 전력을 인에이블 및/또는 디스에이블 또는 감소시킬 수 있는 임의의 아날로그 및/또는 디지털 하드웨어, 소프트웨어, 및/또는 그 임의의 조합으로 구현될 수 있다. 예를 들어, 전력 관리 회로(106)는 커넥터(102)의 다양한 추가적인 핀을 통해 호스트로부터 전력을 수신하고 전력을 저장 장치(100) 전반에 걸쳐 분배하기 위한 다양한 전력 분배 및/또는 조절 회로부(circuitry)를 포함할 수 있다.
저장 매체(110)는 자기적, 솔리드 스테이트(solid state), 광학적, 및/또는 임의의 다른 유형의 데이터 저장 기술 또는 그 조합으로 구현될 수 있다. 이에 따라, 저장 장치(100)는 하드 디스크 드라이브(HDD: hard disk drive), 솔리드 스테이트 드라이브(SSD: solid state drive), 광학적 디스크 드라이브(ODD: optical disk drive), 및/또는 임의의 다른 유형의 저장 장치로서 구현될 수 있다.
저장 장치 제어기(108)는 저장 장치(100)의 저장 및 다른 기능들을 제어할 수 있는 임의의 하드웨어, 소프트웨어, 및/또는 그 임의의 조합으로 구현될 수 있다. 예를 들어, 부정-논리곱(NAND: Not-AND) 메모리와 같은 플래시 메모리(flash memory)를 저장 매체(110)로서 이용할 수 있는 일부 실시 예에서, 저장 장치 제어기(108)는 플래시 변환 계층(FTL: flash translation layer)을 포함할 수 있다.
저장 장치(100)는 도 1에서 예시되지 않은 추가적인 컴포넌트 및/또는 서브컴포넌트 및/또는 그 사이의 상호접속을 포함할 수 있다. 예를 들어, 일부 실시 예는 저장 장치 제어기 및/또는 다른 컴포넌트를 커넥터(102)의 다양한 핀으로 인터페이싱하기 위하여, 하나 이상의 통신 인터페이스들, 예를 들어, 이더넷(Ethernet), 파이버 채널(Fibre Channel), 인피니밴드(InfiniBand) 등과 같은 네트워크 인터페이스, 저장 또는 다른 상호접속, 및/또는 주변 컴포넌트 인터페이스 익스프레스(PCIe: Peripheral Component Interface Express), SAS, SATA, 비휘발성 메모리 익스프레스(NVMe: Nonvolatile Memory Express), NVMe 오버 패브릭(NVMe-oF: NVMe Over Fabric) 등과 같은 프로토콜들을 포함할 수 있다. 또 다른 예로서, 일부 실시 예는 필드 프로그래밍 가능 게이트 어레이(FPGA: field programmable gate array), 내장된 그래픽 프로세싱 유닛(GPU: graphics processing unit) 등과 같은 하나 이상의 연산 컴포넌트들을 포함할 수 있다.
일부 컴포넌트는 도 1에서의 개별적인 컴포넌트로서 예시될 수 있지만, 컴포넌트의 일부 또는 전부는 다른 컴포넌트 내로 통합되고/되거나 다른 컴포넌트들 사이에서 분배될 수 있다.
도 2는 본 발명의 실시 예에 따른 설정 가능한 전력 관리를 가지는 저장 장치의 예시적인 실시 예를 보여준다.
도 2에 도시된 저장 장치(114)는 전력 관리 핀(112)을 가지는 커넥터(102), 전력 관리 회로(106), 저장 장치 제어기(108), 및 저장 매체(110)와 같은 도 1에 도시된 실시 예에서의 컴포넌트들과 유사한 일부 컴포넌트들을 포함할 수 있다. 그러나, 도 2에 도시된 저장 장치(114)는 저장 장치(114)의 임의의 전력 관리 특징을 구성하고/하거나 재구성하기 위하여 이용될 수 있는 비휘발성 메모리(NVM: nonvolatile memory)(116)를 또한 포함할 수 있다. 예를 들어, 일부 실시 예에서, NVM(116)은 전력 관리 회로(106)를 제어하여 저장 장치의 모든 또는 하나 이상의 부분들에 대한 전력을 인에이블하거나 디스에이블하기 위하여 이용될 수 있다.
NVM(116)은 저장 장치(114)의 임의의 전력 관리 특징들의 모드 또는 구성을 저장할 수 있는 임의의 기법(technique)으로 구현될 수 있다. 일부 예는 판독 전용 메모리(ROM: read only memory), 프로그래밍가능 판독 전용 메모리(PROM: programmable read only memory), 배터리-백업형(battery-backed) 랜덤 액세스 메모리(RAM: random access memory), 및/또는 플래시 메모리 등의 하나 이상의 비트들을 포함할 수 있다. 일부 추가적인 예는 하나 이상의 퓨즈(fuse)들, 절단 트레이스(cut trace)들, 점퍼(jumper)들, 딥스위치(dipswitch)들, 헤더(header)들, 회로 보드로부터 삽입되거나 제거된 와이어들 등을 포함할 수 있다.
일부 실시 예에서, 그리고 구현 세부사항에 따라서, 비휘발성 메모리에 기초하여 전력 관리 특징을 구성하는 것은 저장 장치가 예를 들어, 제조자, 분배자, 사용자 등에 의해 공급 체인(supply chain)을 따라 어딘 가에서 구성되고/되거나 재구성되는 것을 가능하게 할 수 있다. 예를 들어, NVM이 플래시 메모리와 같은 전기적으로 재프로그래밍 가능 메모리(reprogrammable memory)의 하나 이상의 비트들로 구현될 경우에, 제조자, 분배자, 사용자 등은 예를 들어, 펌웨어 업데이트 유틸리티와 같은 임의의 기법을 통해 플래시 메모리를 액세스함으로써 저장 장치의 전력 관리 구성을 재프로그래밍할 수 있다. 더욱이, 설정 가능한 전력 관리를 갖는 것은 제조자가 단일 설계의 더 많은 디바이스들을 제작하고 디바이스들을 상이한 유형의 디바이스들로서 프로그래밍하는 것을 가능하게 함으로써 스케일의 경제(economy of scale)를 개선시킬 수 있다.
도 3은 본 발명의 실시 예에 따른 신호 전이 검출 및 설정 가능한 전력 관리를 가지는 저장 장치의 예시적인 실시 예를 위한 진리표를 보여준다. 도 3에 대하여 예시된 실시 예는 U.3 저장 장치가 U.2 커넥터를 가지는 호스트와 함께 이용되는 것을 가능하게 하도록 구성될 수 있는 저장 장치의 맥락에서 설명될 수 있지만, 발명 원리는 이러한 예시적인 세부사항들에 제한되지는 않는다.
일부 실시 예에서, U.2 호스트 커넥터는 커넥터의 핀 P3을 액티브 로우 클록 요청 신호(CLKREQ#)로서 정의할 수 있는 SATA 익스프레스 사양과 함께 이용하기 위하여 구성될 수 있다. 어써팅(assert)될 때(로우), CLKREQ# 신호는 커넥터로 플러깅된 저장 장치가 전력 디스에이블 상태에 진입하게 할 수 있다. 일부 실시 예에서, U.2 호스트 커넥터의 핀 P3은 U.2 호스트 커넥터로 플러깅된 U.2 저장 장치가 전력 디스에이블 상태에 진입하는 것을 방지하기 위하여, 호스트에 의해 하이 로직 레벨로 영구적으로 풀링될 수 있다. 일부 실시 예에서, U.2 호스트 커넥터의 핀 P3은 디폴트(default)에 의해 전력 디스에이블 특징을 디스에이블하기 위하여 비 SATA 기반(예를 들어, SAS 또는 NVMe 기반)일 수 있는 호스트를 위한 하이 로직 레벨로 풀링될 수 있다.
일부 실시 예에서, U.3 호스트 커넥터는 액티브 하이 전력 디스에이블 신호(PWRDIS)로서 정의된 커넥터의 핀 P3으로 구성될 수 있다. 이에 따라, U.3 저장 장치가 U.2 호스트 커넥터로 플러깅될 경우에, U.3 저장 장치는 커넥터의 핀 P3 상의 하이 로직 레벨에 응답하여 전력 디스에이블 상태에 진입함으로써 올바르지 않게 동작할 수 있다. 이에 따라, 별도의 U.2 및 U.3 저장 장치들은 U.2 및 U.3 호스트 커넥터와의 올바른 동작을 제공하기 위하여 이용될 수 있다. 일부 실시 예에서, 그리고 구현 세부사항에 따라서는, 이것은 제조자, 분배자, 사용자 등이 제조하고, 비축하는 등을 행할 필요가 있을 수 있는 디바이스 유형들의 수를 증가시킬 수 있다.
더욱이, 일부 실시 예에서, 저장 장치의 이중 포트 특징은 전력 관리 특징의 구현예를 더욱 복잡하게 할 수 있다. 예를 들어, 일부 실시 예에서, 전력 디스에이블 또는 다른 전력 관리 특징은 저장 장치가 이중 포트 동작을 위하여 구성될 때에 디스에이블될 수 있다. 예를 들어, 이중 포트 동작은 일부 구현예에서, 전력 디스에이블 상태와 불일치할 수 있는 높은 이용 가능성 구성의 일부일 수 있으므로, 전력 관리는 디스에이블될 수 있다. 이에 따라, 각 U.2 및/또는 U.3 버전의 저장 장치의 이중 포트 인에이블된 버전을 사용하면 제조자, 분배자, 사용자 등이 제조하고, 비축하는 등을 행할 필요가 있을 수 있는 디바이스 유형들의 수를 추가로 증가시킬 수 있다.
일부 실시 예에서, 그리고 구현 세부사항에 따라서, 본 발명의 실시 예에 따른 신호 전이 검출 및 설정 가능한 전력 관리를 가지는 저장 장치는 동일한 디바이스로 단일 포트 및 이중 포트 구성을 또한 가능하게 하면서, 단일 저장 장치가 양자의 U.2 및 U.3 호스트 커넥터에서 올바르게 동작하는 것을 가능하게 할 수 있다.
예를 들어, 도 3에 도시된 특징들을 구현하기 위하여, 저장 장치의 실시 예는 도 1에 도시된 실시 예에서 도시된 바와 같이, U.3 커넥터의 핀 P3 상의 PWRDIS 신호에서의 전이를 검출하기 위한 검출기 회로를 구현할 수 있다. 이러한 실시 예는 또한 도 2에 도시된 실시 예에서 도시된 바와 같이 NVM 셀의 프로그래밍된 상태에 기초하여 전력 디스에이블 회로를 인에이블할 수 있거나 디스에이블할 수 있다.
도 3을 다시 참조하면, 저장 장치의 실시 예는 NVM 셀의 프로그래밍된 상태에 따라, 핀 P3 및 핀 E25의 상태에 응답하여 "동작"으로 표기된 열(column)에서 도시된 바와 같이 동작할 수 있다. 구체적으로, NVM 셀은 저장 장치를 U.2 저장 장치로서 구성하기 위하여 제 1 상태로 프로그래밍될 수 있다. 대안적으로, NVM 셀은 저장 장치를 U.3 저장 장치로서 구성하기 위하여 제 2 상태로 프로그래밍될 수 있다. 핀 E25는 양자의 U.2 및 U.3 디바이스 커넥터들 및 호스트 커넥터들을 위한 액티브 로우 이중 포트 인에이블 신호(DualPortEn#)로서 정의될 수 있다. 핀 P3은 저장 장치가 U.2 디바이스로서 구성될 때에 액티브 로우 클록 요청 신호(CLKREQ#)로서 정의될 수 있고 저장 장치가 U.3 디바이스로서 구성될 때에 액티브 하이 전력 디스에이블 신호(PWRDIS)로서 정의될 수 있다.
핀들 P3(PWRDIS/CLKREQ#) 및 E25(DualPortEn#)의 양자가 로우인 도 3의 제 2 행(row)을 참조하면, 디바이스가 NVM 셀에 의해 U.2 또는 U.3 디바이스로서 구성되는지 여부에 관계없이, 저장 장치는 전력 관리가 디스에이블된 이중 포트 모드에서 동작할 수 있다. SATA 기반(예컨대, SAS 및/또는 NVMe 기반)이 아닐 수 있는 일부 실시 예에서, NVM 셀의 상태는 예를 들어, 그것이 적용 가능하지 않을 수 있으므로 무시될 수 있다. 일부 구현예에서, 핀 P3은 PCIe 재설정 신호(PERST#)의 로우-투-하이 전이 동안에 샘플링될 수 있다.
핀 P3(PWRDIS/CLKREQ#)가 로우이고 E25(DualPortEn#)가 하이인 도 3의 제 3 행을 참조하면, 디바이스가 NVM 셀에 의해 U.2 또는 U.3 커넥터로서 구성되는지 여부에 관계없이, 저장 장치는 전력 관리가 디스에이블된 단일 포트 모드에서 동작할 수 있다.
핀 P3(PWRDIS/CLKREQ#)가 하이이고 E25(DualPortEn#)가 로우인 도 3의 제 4 행을 참조하면, 디바이스가 NVM 셀에 의해 U.2 또는 U.3 커넥터로서 구성되는지 여부에 관계없이, 저장 장치는 전력 관리가 디스에이블된 이중 포트 모드에서 동작할 수 있다.
핀들 P3(PWRDIS/CLKREQ#) 및 E25(DualPortEn#)의 양자가 하이인 도 3의 제5 행을 참조하면, 디바이스가 NVM 셀에 의해 U.2 또는 U.3 디바이스로서 구성되는지 여부에 관계없이, 저장 장치는 단일 포트 모드에서 동작할 수 있다. 디바이스가 U.2 디바이스로서 구성될 경우에, 전력 관리는 디스에이블될 수 있다. 그러나, 디바이스가 U.3 디바이스로서 구성될 경우에, 전력 관리는 인에이블될 수 있고, 디바이스는 PWRDIS 신호의 로우-투-하이 전이를 검출하는 것에 응답하여 전력 디스에이블 상태에 진입할 수 있다.
따라서, 일부 실시 예에서, 그리고 구현 세부사항에 따라, 도 3에 도시된 바와 같이 동작하는 저장 장치는 U.2 호스트 커넥터로 플러깅될 때에 여전히 동작 중으로 남아 있으면서(전력 디스에이블 상태에 진입하지 않음), U.3 호스트 커넥터로 플러깅될 때에 U.3 저장 장치로서의 올바른 동작을 구현할 수 있다(예컨대, PWRDIS 신호에 응답하는 전력 관리의 적절한 구현예).
도 4는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 예시적인 실시 예를 보여준다. 도 4에 도시된 회로(120)는 전력 디스에이블 입력 신호(PWRDIS)를 수신하기 위한 입력 단자(122)를 포함할 수 있으며, 이는 저항기들(R1, R2) 및 커패시터(C1)를 포함하는 필터 회로에 의해 필터링될 수 있다.
PWRDIS 신호는 예를 들어, 커넥터 상의 전력 관리 핀(예를 들어, U.3 커넥터 상의 핀 P3)으로부터 수신될 수 있다. 필터링된 입력 신호(VD_IN)는 복합 프로그래밍 가능 로직 디바이스(CPLD: complex programmable logic device)(124)를 통과할 수 있고, 3-입력 AND 게이트(126)의 하나의 입력에 VD_OUT으로서 인가될 수 있다. AND 게이트의 출력은 D 플립-플롭(128)의 G 입력에 인가될 수 있으며, 이는 출력 전력 인에이블 신호(CHIP_EN)를 제공할 수 있다. 전력 관리 인에이블/GPIO 신호(Power Management Enable)는 3-입력 AND 게이트(126)의 제 2 입력에 인가될 수 있고, 이중 포트 인에이블 유효 신호(DualPortEN_Valid)는 3-입력 AND 게이트(126)의 제 3 입력에 인가될 수 있다.
일부 실시 예에서, 입력 단자(122), 필터 회로, CPLD(124), 및 D 플립-플롭(128)은 예를 들어, 도 1에 도시된 저장 장치 제어기(108)의 일부로서, 저장 장치에서의 현존하는 회로의 일부일 수 있다. 이에 따라, 도 4에 도시된 검출기 회로(120)는 현존하는 신호 VD_OUT을 취할 수 있고, 신호 VD_OUT이 플립-플롭(128)에 의해 래칭되기 전에, 전력 관리 인에이블 신호 및 이중 포트 인에이블 신호로 신호 VD_OUT에 자격부여를 할 수 있다.
CHIP_EN 신호는 저장 장치의 모든 또는 일부 부분에 대한 전력을 디스에이블할 수 있다. 예를 들어, CHIP_EN 신호는 커넥터의 핀을 통해 호스트로부터 전력을 수신할 수 있고 저장 장치 전반에 걸쳐 전력을 분배할 수 있는 전력 관리 회로에 게이트 신호로서 인가될 수 있다.
Power Management Enable 신호는 NVM에서의 레지스터에서 구성 비트의 상태를 판독하는 것에 기초하여 저장 장치에서 예를 들어, 펌웨어에 의해 생성될 수 있다. 따라서, 일부 실시 예에서, Power Management Enable 신호는 회로(120)가 예를 들어, 도 3에 도시된 바와 같이, U.2 디바이스 또는 U.3 디바이스로서 저장 장치를 구성하기 위하여 이용되는 것을 가능하게 할 수 있다.
DualPortEN_Valid 신호는 예를 들어, 직접적으로 또는 반전기(inverter)를 통해 커넥터 상의 이중 포트 인에이블 핀(예컨대, U.3 커넥터 상의 핀 E25)의 상태를 판독함으로써 생성될 수 있다. 대안적으로, DualPortEN_Valid 신호는 예를 들어, 이하에서 더 상세하게 설명된 바와 같이 재설정 신호에 응답하여 커넥터 상의 이중 포트 인에이블 핀의 상태를 래칭함으로써 생성될 수 있다.
따라서, 일부 실시 예에서, DualPortEN_Valid 신호는 저장 장치가 단일 포트 구성일 경우에만 핀 P3에 자격부여하기 위하여 이용될 수 있는 전력 관리 회로에 단일 포트 표시를 제공할 수 있다. 이중 포트 구성에서, 핀 P3은 예를 들어, 도 3에 도시된 바와 같이 무시될 수 있다. 도 3에서 설명한 바와 같이, 일부 실시 예에서, 전력 디스에이블 특징은 단일 포트 구성을 위해서만 이용될 수 있다. 이중 포트 구성을 위하여, 예를 들어, 전력 디스에이블이 높은 이용 가능성 동작과 불일치할 수 있으므로, 전력 디스에이블은 지원되지 않을 수 있다. 이에 따라, 일부 실시 예에서, AND 게이트(126)는 저장 장치가 단일 포트 구성에서 동작하고 있을 때 PWRDIS 신호가 플립-플롭(128)에 의해 래칭되는 것을 오직 가능하게 할 수 있다.
도 5는 본 발명의 실시 예에 따른 저장 장치를 위한 전력 디스에이블 신호에 대한 검출기 회로의 또 다른 예시적인 실시 예를 보여준다. 도 5에 도시된 회로(130)는 도 4에 도시된 실시 예에서의 컴포넌트들과 유사한 일부 컴포넌트들을 포함할 수 있다. 그러나, 도 5에 도시된 실시 예에서, AND 게이트(132)는 2-입력 AND 게이트로서 구현될 수 있고, Power Management Enable 신호가 저항기(R3)를 통해 CPLD(136)에서의 D 플립-플롭(134)의 D 입력으로 그 대신에 인가될 수 있다.
이 실시 예에서, PWRDIS 신호는 클록 입력으로서 플립-플롭(134)에 인가될 수 있다. 따라서, Power Management Enable 신호의 상태는 PWRDIS 신호의 로우-투-하이 전이 상에서 래칭될 수 있고, 이것은 회로(130)가, 전력 디스에이블 상태에 진입하기 위하여 이용될 수 있지만, Power Management Enable 신호의 상태에 의해 자격 부여된, PWRDIS 신호의 로우-투-하이 전이를 검출하는 것을 가능하게 할 수 있다. 이에 따라, U.3 저장 장치에서 구현될 때, 회로(130)는 저장 장치가, 그것이 U.3 호스트 커넥터에 접속되는 것으로 올바르게 결정하고, 그러므로, U.2 호스트 커넥터 상의 일정한 하이 로직 레벨과 반대로, PWRDIS 핀 상의 하이 로직 레벨이 유효한 전력 디스에이블 이벤트를 시그널링하는 것으로 결정하는 것을 가능하게 할 수 있다.
일부 실시 예에서, 그리고 구현 세부사항에 따라서, 검출기 회로들(120 및/또는 130) 중 어느 하나는 예를 들어, 저장 장치를 위한 현존하는 회로 보드에 부착될 수 있는 동글(dongle) 또는 애드-온(add-on) 보드로서 구현될 수 있다. 따라서, 일부 실시 예에서, 현존하는 저장 장치는 제조 및/또는 수정 동작에 대한 상대적으로 낮은 영향으로, 전력 관리 재구성 및/또는 올바른 전력 디스에이블 및/또는 이중 포트 동작을 제공하도록 변환될 수 있다. 또한, 일부 실시 예에서, 그리고 구현 세부사항에 따라서, 검출기 회로들(120 및/또는 130) 중 어느 하나는 비용, 개발 시간 등에서의 증가가 거의 없거나 전혀 없이, 새로운 설계로 통합될 수 있다.
도 6은 본 발명의 실시 예에 따른 예를 들어, 이중 포트 인에이블 유효 신호를 생성하기 위하여 이용될 수 있는 샘플링 회로의 실시 예를 보여준다. 도 6에 도시된 회로(140)는 예를 들어, 커넥터의 핀으로부터 액티브 로우 PCIe 재설정 신호(PERST#)를 수신하기 위한 입력 단자(142)를 포함할 수 있다.
저항기(R4, R5) 및 커패시터(C2)를 포함하는 필터 회로에 의해 필터링된 후에, PERST# 신호는 CPLD(146)에서의 D 플립-플롭(144)의 클록 입력에 인가될 수 있다. 예를 들어, 커넥터 상의 이중 포트 인에이블 핀(예를 들어, U.2 또는 U.3 커넥터 상의 핀 E25)으로부터의 이중 포트 인에이블 신호(DualPortEN#)는 저항기(R6)를 통해 플립-플롭(144)에 D 입력으로서 인가될 수 있다. 따라서, 액티브 로우 DualPortEN#_Valid 신호는 PERST# 신호의 로우-투-하이 전이에 응답하여 DualPortEN# 신호를 래칭함으로써 생성될 수 있다. 상보적인 DualPortEN_Valid 신호는 반전기(148)를 통해 제공될 수 있다.
도 7은 본 발명의 실시 예에 따른 이중 포트 인에이블 유효 신호를 생성하기 위한 방법의 예시적인 실시 예의 타이밍도를 보여준다. 도 7에 도시된 방법은 예를 들어, 도 6에 도시된 샘플링 회로로 파워-업(power-up) 시에 이용될 수 있다.
도 7을 참조하면, 시간 t1에 의해, 하나 이상의 전력 공급 레일들은 안정화될 수 있고, DualPortEN# 신호는 유효할 수 있다. DualPortEN# 신호의 상태는 액티브 로우 PCIe 재설정 신호(PERST#)의 활성화에 응답하여 시간 t2에서 래칭될 수 있다. 시간들 t1 및 t2 사이의 시간 주기 T1은 예를 들어, DualPortEN# 신호를 위한 유지 시간, 하나 이상의 전력 공급 레일들이 특정된 공차(tolerance) 내에 있을 수 있는 이후의 최소 시간 등에 기초하여 특정될 수 있다.
일부 실시 예에서, 전력 관리 신호, 예를 들어, PWRDIS와 같은 전력 디스에이블 신호는 PCIe 재설정 신호(PERST#)와 같은 재설정 신호에 응답하여 래칭될 수 있다. 일부 실시 예에서, 전력 관리 신호는 도 6에서 도시된 바와 같은 이중 포트 인에이블 유효 신호를 위하여 이용된 회로(140)와 유사한 샘플링 회로를 이용하여 래칭될 수 있다.
도 8은 본 발명의 실시 예에 따른 전력 디스에이블 신호를 샘플링하기 위한 방법 타이밍의 예시적인 실시 예의 타이밍도를 보여준다. 방법은 로우 로직 레벨에서의 액티브 하이 전력 디스에이블 신호(PWRDIS) 및 중간 상태에서의 PCIe 재설정 신호(PERST#)로 시작할 수 있다. PWRDIS 신호는 시간 t1에서 액티브 하이 상태로 구동될 수 있고, PWRDIS 신호가 로우 상태로 비활성화될 수 있을 때, 시간 t2까지 시간 주기 Tpwrdis에 대하여 액티브 하이 상태에서 유지될 수 있다. PERST# 신호는 PWRDIS가 시간 t2에서 비활성화되기 전의 일부 포인트에서 액티브 로우 상태로 구동될 수 있다. PERST# 신호는 그 다음으로, 시간 t3에서 비활성화될 수 있고, 이것은 PWRDIS 신호가 시간 t2에서 비활성화된 후의 유지 시간 Tdisrst 후에 발생할 수 있다.
도 6 내지 도 8에 도시된 실시 예들은 예를 들어, 정의된 및/또는 결정된 동작을 제공하고/하거나 SFF-TA-1002에 설명된 것과 같은 스케일러블 커넥터와 함께 사용할 수 있는, 그리고 예를 들어, STT-TA-1009 사양에서 정의된 바와 같은 신호를 사용하는 저장 장치의 실시 예에 대한 사양을 준수하기 위한 목적으로 유용할 수 있다.
도 9는 본 발명의 실시 예에 따른 저장 장치에서의 전력을 관리하기 위한 방법의 실시 예를 보여준다. 방법은 저장 장치를 커넥터를 통해 호스트에 결합함으로써 동작(150)에서 시작할 수 있다. 동작(152)에서, 방법은 커넥터를 통해 저장 장치에서 호스트로부터 수신된 전력 관리 신호의 전이를 검출할 수 있다. 동작(154)에서, 방법은 전력 관리 신호 상의 전이를 검출하는 것에 적어도 부분적으로 기초하여 저장 장치의 적어도 부분에 대한 전력을 구성할 수 있다.
도 9에 도시된 실시 예에 대하여 설명된 동작 및/또는 컴포넌트뿐만 아니라, 본원에서 설명된 임의의 다른 실시 예들은 예시적인 동작들 및/또는 컴포넌트들이다. 일부 실시 예에서, 일부 동작들 및/또는 컴포넌트들은 생략될 수 있고/있거나 다른 동작들 및/또는 컴포넌트들이 포함될 수 있다. 또한, 일부 실시 예에서는, 동작들 및/또는 컴포넌트들의 시간적 및/또는 공간적 순서가 변동될 수 있다.
위에서 개시된 실시 예들은 다양한 구현 세부사항들의 맥락에서 설명되었지만, 본 발명의 원리들은 이러한 또는 임의의 다른 특정 세부사항들로 제한되지는 않는다. 예를 들어, 일부 기능성은 특정 컴포넌트들에 의해 구현되는 것으로서 설명되었지만, 다른 실시 예에서, 기능성은 상이한 위치에서, 및 다양한 사용자 인터페이스들을 가지는 상이한 시스템들 및 컴포넌트들 사이에서 분배될 수 있다.
특정 실시 예는 특정 프로세스, 단계 등을 갖는 것으로서 설명되었지만, 이 용어들은 또한, 특정 프로세스, 단계 등이 다수의 프로세스들, 단계들 등으로 구현될 수 있거나, 다수의 프로세스, 단계들 등이 단일 프로세스, 단계 등으로 통합될 수 있는 실시 예들을 망라한다. 컴포넌트 또는 엘리먼트에 대한 참조는 컴포넌트 또는 엘리먼트의 부분을 오직 참조할 수 있다.
예를 들어, 집적 회로에 대한 참조는 집적 회로의 전부 또는 오직 부분을 참조할 수 있고, 블록에 대한 참조는 전체 블록 또는 하나 이상의 서브블록들을 참조할 수 있다. 본 발명 및 청구항에서의 "제 1" 및 "제 2"와 같은 용어들의 이용은 오직, 이들이 수식하는 사물들을 구별하는 목적을 위한 것일 수 있고, 문맥으로부터 이와 다르게 분명하지 않으면, 임의의 공간적 또는 시간적 순서를 표시하지 않을 수 있다. 일부 실시 예에서, "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"를 참조할 수 있다. 일부 실시 예에서, "디스에이블된"은 "적어도 부분적으로 디스에이블된"을 참조할 수 있다. 제 1 사물에 대한 참조는 제 2 사물의 존재를 암시하지 않을 수 있다.
위에서 설명된 다양한 세부사항들 및 실시 예들은 본 특허 개시의 발명 원리에 따른 추가적인 실시 예들을 생성하기 위하여 조합될 수 있다. 본 특허 개시의 발명 원리들은 발명 개념으로부터 이탈하지 않으면서 배열 및 세부사항에서 수정될 수 있으므로, 이러한 변경들 및 수정들은 다음의 청구항의 범위 내에 속하는 것으로 간주된다.
100 : 저장 장치
104 : 검출기
106 : 전력 관리
108 : 저장 장치 제어기
110 : 저장 매체
104 : 검출기
106 : 전력 관리
108 : 저장 장치 제어기
110 : 저장 매체
Claims (10)
- 저장 장치에 있어서,
전력 관리 핀을 포함하는 커넥터;
상기 전력 관리 핀 상에서 수신된 유효한 전력 관리 신호를 검출하도록 구성된 검출기 회로; 및
상기 저장 장치의 적어도 일부분에 대한 전력을 구성할 수 있는 전력 관리 회로를 포함하되,
상기 저장 장치는 유효한 전력 관리 신호를 검출하는 상기 검출기 회로에 적어도 부분적으로 기초하는 저장 장치. - 제 1 항에 있어서,
상기 커넥터는 포트 인에이블 핀을 더 포함하고;
상기 전력 관리 회로는 상기 포트 인에이블 핀의 상태에 적어도 부분적으로 기초하여 디스에이블되도록 구성되는 저장 장치. - 제 1 항에 있어서,
상기 저장 장치는 비휘발성 메모리를 더 포함하고;
상기 전력 관리 회로는 상기 비휘발성 메모리의 상태에 적어도 부분적으로 기초하여 디스에이블되도록 구성되는 저장 장치. - 제 3 항에 있어서,
상기 검출기 회로는 상기 비휘발성 메모리의 상기 상태에 적어도 부분적으로 기초하여 상기 전력 관리 핀을 래칭(latch)하도록 구성되는 저장 장치. - 제 1 항에 있어서,
상기 전력 관리 핀은 전력 디스에이블 핀을 포함하고;
상기 전력 관리 회로는 상기 검출기 회로가 유효한 전력 관리 신호를 검출하는 것에 기초하여 상기 저장 장치의 적어도 부분에 대한 전력을 디스에이블할 수 있는 저장 장치. - 저장 장치의 다수의 커넥터들을 지원하는 방법에 있어서,
상기 저장 장치를 커넥터를 통해 호스트에 결합하는 단계;
상기 커넥터를 통해 상기 저장 장치에서 상기 호스트로부터 수신된 유효한 전력 관리 신호를 검출하는 단계; 및
유효한 전력 관리 신호를 검출하는 것에 적어도 부분적으로 기초하여 상기 저장 장치의 적어도 부분에 대한 전력을 구성하는 단계를 포함하는 방법. - 제 6 항에 있어서,
상기 저장 장치의 적어도 부분에 대한 전력을 구성하는 단계는 상기 저장 장치의 적어도 부분에 대한 전력을 디스에이블하는 단계를 포함하는 방법. - 제 6 항에 있어서,
상기 저장 장치의 상기 적어도 부분에 대한 상기 전력은 비휘발성 메모리의 상태에 적어도 부분적으로 기초하여 구성되는 방법. - 제 6 항에 있어서,
재설정 신호에 기초하여 상기 전력 관리 신호를 래칭하는 단계를 더 포함하는 방법. - 제 6 항에 있어서,
상기 저장 장치의 상기 적어도 부분에 대한 상기 전력은 상기 커넥터를 통해 상기 저장 장치에서 상기 호스트로부터 수신된 포트 인에이블 신호의 상태에 적어도 부분적으로 기초하여 구성되는 방법.
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