KR20210124273A - 하이브리드 ｔｆｔ-기반 마이크로 디스플레이 프로젝터를 위한 프로세스 플로우 - Google Patents
하이브리드 ｔｆｔ-기반 마이크로 디스플레이 프로젝터를 위한 프로세스 플로우 Download PDFInfo
- Publication number
- KR20210124273A KR20210124273A KR1020217026200A KR20217026200A KR20210124273A KR 20210124273 A KR20210124273 A KR 20210124273A KR 1020217026200 A KR1020217026200 A KR 1020217026200A KR 20217026200 A KR20217026200 A KR 20217026200A KR 20210124273 A KR20210124273 A KR 20210124273A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- leds
- doped semiconductor
- semiconductor layer
- thin film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 151
- 230000008569 process Effects 0.000 title description 64
- 239000010409 thin film Substances 0.000 claims abstract description 294
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims description 430
- 239000000758 substrate Substances 0.000 claims description 148
- 229910052751 metal Inorganic materials 0.000 claims description 109
- 239000002184 metal Substances 0.000 claims description 109
- 239000000463 material Substances 0.000 claims description 84
- 238000005530 etching Methods 0.000 claims description 44
- 230000015654 memory Effects 0.000 claims description 37
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 29
- 239000010949 copper Substances 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 21
- 229910052802 copper Inorganic materials 0.000 claims description 20
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 10
- 230000008018 melting Effects 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 10
- 239000011787 zinc oxide Substances 0.000 claims description 10
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 8
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 229910005540 GaP Inorganic materials 0.000 claims description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 6
- 238000000605 extraction Methods 0.000 claims description 6
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 3
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 claims description 3
- 238000012360 testing method Methods 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 230000003287 optical effect Effects 0.000 description 74
- 235000012431 wafers Nutrition 0.000 description 74
- 229910002601 GaN Inorganic materials 0.000 description 25
- 230000009471 action Effects 0.000 description 24
- 239000011295 pitch Substances 0.000 description 24
- 238000003384 imaging method Methods 0.000 description 23
- 239000010931 gold Substances 0.000 description 22
- 239000003989 dielectric material Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 20
- 238000003491 array Methods 0.000 description 19
- 238000010168 coupling process Methods 0.000 description 17
- 238000005859 coupling reaction Methods 0.000 description 17
- 229910052737 gold Inorganic materials 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 14
- 229910000679 solder Inorganic materials 0.000 description 14
- 230000008878 coupling Effects 0.000 description 13
- 230000003190 augmentative effect Effects 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 230000033001 locomotion Effects 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 230000010354 integration Effects 0.000 description 11
- 239000003086 colorant Substances 0.000 description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000005259 measurement Methods 0.000 description 9
- 229910052594 sapphire Inorganic materials 0.000 description 9
- 239000010980 sapphire Substances 0.000 description 9
- 229910052709 silver Inorganic materials 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 239000011521 glass Substances 0.000 description 8
- -1 poly(methyl methacrylate) Polymers 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052749 magnesium Inorganic materials 0.000 description 7
- 239000011777 magnesium Substances 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 229920001621 AMOLED Polymers 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 239000000284 extract Substances 0.000 description 6
- 229910052732 germanium Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229920000642 polymer Polymers 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 239000002904 solvent Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052725 zinc Inorganic materials 0.000 description 6
- 239000011701 zinc Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 230000004075 alteration Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000000712 assembly Effects 0.000 description 5
- 238000000429 assembly Methods 0.000 description 5
- 229910052791 calcium Inorganic materials 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 210000003128 head Anatomy 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000005096 rolling process Methods 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000011575 calcium Substances 0.000 description 4
- 230000001427 coherent effect Effects 0.000 description 4
- 238000004590 computer program Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000005286 illumination Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 239000010944 silver (metal) Substances 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910017083 AlN Inorganic materials 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- 229910016347 CuSn Inorganic materials 0.000 description 3
- 229910004140 HfO Inorganic materials 0.000 description 3
- 229910004541 SiN Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 238000004026 adhesive bonding Methods 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000011068 loading method Methods 0.000 description 3
- 229910003465 moissanite Inorganic materials 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000000644 propagated effect Effects 0.000 description 3
- 238000001228 spectrum Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 240000002329 Inga feuillei Species 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004927 fusion Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000008447 perception Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 150000003071 polychlorinated biphenyls Chemical group 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 210000001747 pupil Anatomy 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000001953 sensory effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 239000003826 tablet Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 241000226585 Antennaria plantaginifolia Species 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 206010010071 Coma Diseases 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910010093 LiAlO Inorganic materials 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 201000009310 astigmatism Diseases 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000010267 cellular communication Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical group [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000004424 eye movement Effects 0.000 description 1
- 210000000887 face Anatomy 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 208000013057 hereditary mucoepithelial dysplasia Diseases 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- YZASAXHKAQYPEH-UHFFFAOYSA-N indium silver Chemical compound [Ag].[In] YZASAXHKAQYPEH-UHFFFAOYSA-N 0.000 description 1
- 238000002329 infrared spectrum Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000004038 photonic crystal Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 239000011669 selenium Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052566 spinel group Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 239000011345 viscous material Substances 0.000 description 1
- 238000001429 visible spectrum Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
- G02B27/01—Head-up displays
- G02B27/017—Head mounted
- G02B27/0172—Head mounted characterised by optical features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14634—Assemblies, i.e. Hybrid structures
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
- G02B27/01—Head-up displays
- G02B27/017—Head mounted
- G02B2027/0178—Eyeglass type
Abstract
인공-현실 헤드셋에서 근안 디스플레이를 위한 것과 같은, 소형, 고-분해능, 발광 다이오드(LED) 디스플레이들을 위해, LED들은 가깝게 간격을 둔다. 뒷판은 LED 디스플레이에서 LED들의 어레이를 구동하기 위해 사용될 수 있다. 복수의 상호연결부들은 LED들의 어레이와 뒷판을 전기적으로 결합한다. LED들 간의 간격이 상호연결부 간격보다 작아짐에 따라, 박막 회로 층은 뒷판과 LED들의 어레이 간의 수 또는 상호연결부를 감소시키기 위해 사용될 수 있으며, 따라서 상호연결부 간격은 LED 간격보다 클 수 있다. 이것은 LED 디스플레이에서의 LED들로 하여금 LED 디스플레이에서 LED들의 동작을 제어하기 위해 구동 회로부와 함께 실리콘 뒷판의 사용을 여전히 사용하면서 더 밀집하게 배열되도록 허용할 수 있다.
Description
관련 출원들에 대한 상호-참조들
본 출원은 미국 가 출원 번호들, 즉 "하이브리드 디스플레이 아키텍처"라는 제목의, 2019년 2월 5일에 출원된 제62/801,424호; "하이브리드 디스플레이 개념 - 하이브리드 Si 및 TFT 마이크로-디스플레이(IGZO)"라는 제목의, 2019년 6월 13일에 출원된 제62/861,254호; "TFT-기반 프로젝터(하이브리드 IGZO TFT)를 위한 uLED 디바이스들 및 프로세스"라는 제목의, 2019년 6월 19일에 출원된 제62/863,659호 및 "하이브리드 TFT-기반 마이크로 디스플레이 프로젝터를 위한 프로세스 플로우"라는 제목의, 2019년 10월 22일에 출원된 제62/924,604호에 대한 우선권을 주장한다. 이러한 출원은 또한 미국 특허 출원 번호들, 즉 2019년 10월 22일에 출원된 제16/660,648호; 2019년 10월 22일에 출원된, 제16/660,643호; 및 2020년 2월 3일에 출원된, 제16/780,486호에 대한 우선권을 주장한다. 이들 출원들은 모든 목적들을 위해 참조로서 통합된다.
본 발명은 하이브리드 ＴＦＴ-기반 마이크로 디스플레이 프로젝터를 위한 프로세스 플로우에 관한 것이다.
발광 다이오드들(LED들)은 전기 에너지를 광학 에너지로 변환하며, 축소된 크기, 개선된 내구성, 및 증가된 효율성과 같은, 다른 광원들에 대한 많은 이익들을 제공한다. LED들은 텔레비전들, 컴퓨터 모니터들, 랩탑 컴퓨터들, 태블릿들, 스마트폰들, 프로젝션 시스템들, 및 착용 가능한 전자 디바이스들과 같은, 많은 디스플레이 시스템들에서 광원들로서 사용될 수 있다. AlN, GaN, InN 등의 합금들과 같은, III-V 및 III-질화물 반도체들에 기초한 마이크로-LED들("μLED들")은 그것들의 작은 크기(예컨대, 100㎛ 미만, 50㎛ 미만, 10㎛ 미만, 또는 5㎛ 미만의 선형 치수를 가진), 높은 패킹 밀도(및 여기에서는 더 높은 분해능), 및 높은 밝기로 인해 다양한 디스플레이 애플리케이션들을 위해 개발되기 시작하여 왔다. 예를 들어, 상이한 컬러들(예컨대, 적색, 녹색, 및 청색)의 광을 방출하는 마이크로-LED들은 텔레비전 또는 근안 디스플레이 시스템과 같은, 디스플레이 시스템의 서브-픽셀들을 형성하기 위해 사용될 수 있다.
본 개시는 일반적으로 디스플레이를 위한 마이크로 발광 다이오드들(마이크로-LED들)에 관한 것이다. 더 구체적으로, 본 개시는 제어 회로들을 가진 디스플레이 디바이스들의 통합에 관한 것이다. 디스플레이들은 어디에나 있으며 착용 가능한 디바이스들, 스마트폰들, 태블릿들, 랩탑들, 데스크탑들, TV들, 및 디스플레이 시스템들의 핵심적인 구성요소이다. 일반적인 디스플레이 기술들은 오늘날 발광 다이오드(LED) 디스플레이들을 포함한다.
디스플레이는 뒷판 상에서 LED 디스플레이 디바이스들의 어레이를 어셈블리함으로써 생성될 수 있다. LED 디스플레이 디바이스들의 어레이의 하나 이상의 LED 디스플레이 디바이스들은 픽셀들을 형성하기 위해 그룹핑될 수 있다. 디스플레이는 각각의 픽셀을 제어하기 위해 제어 신호들을 생성할 수 있다. 뒷판은 LED 디스플레이 디바이스들에 대한 구조적 지지대를 제공하며, LED 디스플레이 디바이스들에 제어 신호들을 송신하기 위해 전기적 연결들을 제공할 수 있다. 뒷판과 LED 디스플레이 디바이스들의 통합은 픽셀-레벨 상호연결들뿐만 아니라 뒷판 위에서의 LED 디바이스들의 제작에 영향을 줄 수 있으며, 그 모두는 LED 디스플레이 디바이스들의 성능에 영향을 줄 수 있다.
몇몇 실시예들에 따르면, 장치는 발광 다이오드들(LED들)의 어레이; 상기 LED들의 어레이 상에 증착된(deposited) 박막 회로 층; 및 복수의 금속 접합부들(metal bonds)을 사용하여 박막 회로 층과 결합된 뒷판(backplane)을 포함한다. LED들의 어레이는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조로 이루어진다. 상기 LED들의 어레이는 박막 회로 층을 위한 지지 구조이다. 상기 박막 회로 층은 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함한다. 뒷판은 복수의 금속 접합부들을 통해 전류를 박막 회로 층으로 공급하기 위한 구동 회로부를 갖는다. 복수의 금속 접합부들의 수는 LED들의 어레이에서 LED들의 수보다 작다. 몇몇 실시예들에서, LED들의 어레이는 발광 측면, 상기 발광 측면의 반대편 측면을 가지며, 상기 박막 회로 층은 LED들의 어레이의 발광 측면의 반대편 측면 상에 증착되고, 박막 회로 층은 LED들의 어레이에서 LED들의 동작을 제어하기 위한 픽셀 회로들을 형성하기 위해 상호 연결된 트랜지스터들 및 커패시터들을 포함하며; 픽셀 회로들은 LED들의 어레이에서 LED들의 무결성을 제어하기 위해 아날로그, 펄스-코드 변조, 또는 펄스-폭 변조를 구현하고; 픽셀 회로의 저장 커패시터는 하나 이상의 선택 신호들에 의해 데이터라인에 결합되도록 구성되고; 픽셀 회로들은 뒷판과 박막 회로 층 사이에서의 금속 접합부들의 수를 감소시키기 위해 상호 연결되고; 단일 픽셀 회로는 다수의 로우 선택 신호들(multiple row selection signals)에 연결되고; 상기 뒷판은 복수의 금속 접합부들 중 하나의 금속 접합부를 통해 전역적 신호(global signal)를 박막 회로 층으로 송신하도록 구성되고, 여기에서 전역적 신호는 로우 데이터라인(row dataline), 컬럼 데이터라인(column dataline), 아날로그 바이어스, 전압 공급, 펄스 클록들, 또는 테스트 가능화 피처들 중 하나 이상을 포함하며; 박막 회로 층에서의 어떤 트랜지스터도 전역적 네트를 충전/방전하기 위해 사용되지 않고; 상기 박막 회로 층은 선택기 다중화기를 포함하고; 선택기 다중화기는 박막 회로 층에서의 복수의 트랜지스터들과 전기적으로 결합된 박막 회로 층에서의 공통 신호 라인을 포함하며, 복수의 트랜지스터들은 공통 신호 라인으로부터의 전류가 주기적으로 복수의 트랜지스터들의 각각을 통해 통과하도록 활성화를 교번하도록 구성되고; 박막 회로 층은 메모리 회로들 및 변조기 회로들을 포함하고; 고유 어드레스는 LED들의 어레이에서 각각의 LED에 할당되며, 제어 신호는 LED들의 어레이에서 선택된 LED의 동작을 제어하기 위해 상기 고유 어드레스 및 동작 신호를 포함하고; 동작 신호는 선택된 LED를 통해 흐르는 전류의 크기를 제어하도록 구성되며, 동작 신호는 전류가 선택된 LED로 흐르는 시간 기간 내에서의 시간의 퍼센티지를 나타내는 디지털 신호를 포함하며; 및/또는 LED들의 중심들 간의 간격은 3 마이크론보다 더 멀리 이격되지 않는다.
몇몇 실시예들에서, 방법은 반도체 구조를 획득하는 것으로서, 상기 반도체 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 제2 도핑 반도체 층 간의 발광 층을 포함한 계층형 에피택셜 구조인, 상기 반도체 구조를 획득하는 것; 상기 반도체 구조 상에 박막 회로 층을 증착하는 것; 상기 발광 층으로부터 광 방출을 제어하기 위해 박막 회로 층에 회로부를 형성하는 것; 뒤판을 획득하는 것으로서, 상기 뒷판은 복수의 금속 접합부들을 통해 전류를 상기 박막 회로 층으로 공급하기 위한 구동 회로부를 포함하는, 상기 뒷판을 획득하는 것; 상기 박막 회로 층 상에 또는 상기 뒷판 상에 복수의 상호연결부들을 형성하는 것; 상기 복수의 상호연결부들을 사용하여 상기 박막 회로 층에 상기 뒷판을 접합하는 것으로서, 상기 복수의 상호연결부들은 접합 후 상기 복수의 금속 접합부들이 되는, 상기 뒷판을 접합하는 것; 및/또는 상기 반도체 구조로부터 발광 다이오드들(LED들)의 어레이를 형성하는 것으로서, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서 LED들의 수보다 적고, 상기 LED들의 어레이는 발광 측면 및 상기 발광 측면의 반대편 측면을 가지며, 상기 박막 회로 층은 상기 발광 측면의 반대편 측면 상에 증착되는, 상기 LED들의 어레이를 형성하는 것을 포함한다. 몇몇 실시예들에서, 상기 뒷판을 획득하는 것은 실리콘 웨이퍼의 실리콘 디바이스 층에 복수의 CMOS 트랜지스터들 및 상호연결부들을 형성하는 것을 포함하고; 상기 LED들의 어레이를 형성하는 것은 상기 반도체 구조를 싱귤레이션하는 것을 포함하며, 상기 반도체 구조를 싱귤레이션하는 것은 상기 뒷판을 박막 회로 층에 접합하기 전에 발생하고; 상기 박막 회로 층은 웨이퍼 레벨 상에서의 반도체 구조 상에 형성되며; 및/또는 상기 뒷판은 접합하기 전에 상기 뒷판에 형성된 전기 회로들을 포함한다.
몇몇 실시예들에 따르면, 장치는 발광 다이오드들(LED들)의 어레이; 상기 LED들의 어레이 상에 증착된 박막 회로 층; 및 복수의 금속 접합부들을 사용하여 박막 회로 층과 결합된 뒷판을 포함한다. 상기 LED들의 어레이는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조로 이루어진다. 상기 LED들의 어레이는 박막 회로 층을 위한 지지 구조이다. 상기 박막 회로 층은 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함한다. 상기 뒷판은 복수의 금속 접합부들을 통해 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 갖는다. 복수의 금속 접합부들의 수는 LED들의 어레이에서 LED들의 수보다 적다. 복수의 금속 접합부들은 뒷판에 박막 회로 층을 접합하는 동안 워크 오프(walk off)를 감소시키기 위해 섭씨 300도 미만의 용융점 또는 접합 온도를 가진 재료로 이루어진다.
몇몇 실시예들에서, 복수의 금속 접합부들은 나노기공성 구리(nanoporous copper)를 포함하고; 복수의 금속 접합부들의 금속 접합부들 간의 간격은 5마이크론 이상이며 18마이크론 이하이고; LED들의 어레이는 LED들의 카운트를 포함하고, 복수의 금속 접합부들은 금속 접합부들의 카운트에 대응하며, 금속 접합부들의 카운트는 적어도 LED들의 카운트보다 100배 더 적고; LED들의 어레이는 풋프린트를 차지하며, 복수의 금속 접합부들은 풋프린트 위에 분산되고; LED들의 어레이에서 각각의 LED는 결정성 반도체 구조로 형성되며, 박막 회로 층은 LED들의 어레이의 결정성 반도체 구조에 격자 정합되지 않고; 박막 회로 층은 비정질 또는 다결정 구조를 가진 반도체 재료를 포함하고; 박막 회로 층은: c-축 정렬 결정 인듐-갈륨-아연 산화물(CAAC-IGZO), 비정질 인듐 갈륨 아연 산화물(a-IGZO), 저-온 다결정 실리콘(LTPS), 또는 비정질 실리콘(a-Si) 중 적어도 하나를 포함한 재료를 포함하고; LED들의 어레이는: 갈륨 질화물(GaN), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 인화물(AlInGaP), 또는 갈륨 비화물(GaAs) 중 적어도 하나를 포함한 재료를 포함하고; 뒷판에서의 구동 회로부는 단일 결정 실리콘이며; 및/또는 뒷판의 구동 회로부는 CMOS(상보적 금속-산화물-반도체) 트랜지스터들을 포함한다.
몇몇 실시예들에서, 방법은 반도체 구조를 획득하는 것으로서, 상기 반도체 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조인, 상기 반도체 구조를 획득하는 것; 상기 반도체 구조 상에 박막 회로 층을 증착하는 것; 상기 발광 층으로부터 광 방출을 제어하기 위해 박막 회로 층에 회로부를 형성하는 것; 뒷판을 획득하는 것으로서, 상기 뒷판은 복수의 금속 접합부들을 통해 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함하는, 상기 뒷판을 획득하는 것; 상기 박막 회로 층 상에 또는 상기 뒷판 상에 복수의 범프들을 형성하는 것으로서, 상기 복수의 범프들은 섭씨 300도 미만의 용융점 또는 접합 온도를 가진 재료로 이루어지는, 상기 복수의 범프들을 형성하는 것; 상기 복수의 범프들을 사용하여 상기 박막 회로 층에 뒷판을 접합하는 것으로서, 상기 접합은 섭씨 300도보다 높지 않은 온도를 사용하며 상기 복수의 범프들은 접합 후 복수의 금속 접합부들이 되는, 상기 뒷판을 접합하는 것; 및/또는 상기 반도체 구조로부터 발광 다이오드들(LED들)의 어레이를 형성하는 것으로서, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서의 LED들의 수보다 적은, 상기 LED들의 어레이를 형성하는 것을 포함한다. 몇몇 실시예들에서, 상기 박막 회로 층에 상기 뒷판을 접합하는 것은 섭씨 200도보다 높지 않은 온도를 사용하고; 상기 LED들의 어레이에서 다수의 LED들은 박막 회로 층에 뒷판을 접합한 후 복수의 금속 접합부들 중 하나의 금속 접합부를 통해 뒷판으로부터 전류를 수신하도록 구성되고; 상기 LED들의 어레이는 복수의 타일들로 분할되며, 상기 복수의 타일들의 각각의 타일은 LED들의 복수의 로우들(rows)을 포함하며; 상기 복수의 로우들의 로우들은 상이한 시간들에서 활성화되도록 구성되고; 상기 복수의 금속 접합부들의 금속 접합부들 간의 간격은 5마이크론 이상이고 18마이크론 이하이며; 및/또는 상기 박막 회로 층에 회로부를 형성하는 것은 상기 박막 회로 층에 복수의 트랜지스터들 및 상기 복수의 트랜지스터들과 전기적으로 결합된 하나의 제어 라인을 형성하는 것을 포함한다.
특정한 실시예들에 따르면, 방법은 에피택셜 구조를 획득하는 것으로서, 상기 에피택셜 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 구조인, 상기 에피택셜 구조를 획득하는 것; 복수의 발광 다이오드들(LED들)을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것; 상기 에피택셜 구조에 박막 회로 층을 증착하는 것으로서, 상기 박막 회로 층은: 제1 박막 층 및 제2 박막 층을 포함하는, 상기 박막 회로 층을 증착하는 것; 및/또는 상기 박막 회로 층을 뒷판에 접합하는 것을 포함한다. 몇몇 실시예들에서, 상기 제1 박막 층은 복수의 트랜지스터들을 포함하고; 상기 제2 박막 층은 상기 복수의 트랜지스터들을 위한 상호연결들을 포함하고; 상기 제1 도핑 반도체 층은 n-도핑 층이고; 상기 제2 도핑 반도체 층은 p-도핑 층이고; 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 것을 포함하고; 상기 제2 도핑 반도체 층은 p-도핑이며, 상기 방법은: 상기 제2 도핑 반도체 층에 임시 캐리어를 접합하는 것 및 상기 에피택셜 구조로부터 기판을 제거하는 것을 추가로 포함하고, 상기 기판은 기판의 제거 전에 상기 제2 도핑 반도체 층보다 상기 제1 도핑 반도체 층에 더 가까우며; 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두는 상기 에피택셜 구조에 상기 박막 회로 층을 증착하기 전에 발생하고; 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 것은 상기 뒷판에 박막 회로 층을 접합한 후 발생하고; 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 것은 상기 제1 박막 층을 증착한 후 및 상기 제2 박막 층을 도포하기 전에 발생하고; 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 것은 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 것을 포함하며, 상기 제1 박막 층을 에칭하는 것을 추가로 포함하며; 및/또는 상기 방법은 상기 발광 층 밖에서 광을 결합하기 위해 상기 에피택셜 구조에 대한 광 추출 요소들을 형성하는 것; 상기 에피택셜 구조에 상기 박막 회로 층을 증착하기 전에 상기 에피택셜 구조에 임시 캐리어를 접합하는 것; 상기 뒷판에 상기 박막 회로 층의 제2 박막 층을 접합한 후 상기 임시 캐리어를 제거하는 것; 상기 에피택셜 구조에 임시 캐리어를 접합하는 것으로서, 상기 제2 도핑 반도체 층은 상기 제1 도핑 반도체 층 및 상기 임시 캐리어 사이에 있으며, 상기 제1 도핑 반도체 구조는 상기 제2 도핑 반도체 구조 및 상기 에피택셜 구조의 기판 사이에 있는, 상기 에피택셜 구조에 임시 캐리어를 접합하는 것; 상기 에피택셜 구조로부터 상기 기판을 제거하는 것으로서, 상기 제1 도핑 반도체 층의 부분들을 격리하는 것, 상기 제2 도핑 반도체 층의 부분들을 격리하는 것, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은 상기 에피택셜 구조 상에서 박막 회로 층을 증착하기 전에 상기 제1 도핑 반도체 층의 부분들을 격리하기 위해 상기 제1 도핑 반도체 층에서 이온들을 주입하는 것을 포함하는, 상기 기판을 제거하는 것; 상기 에피택셜 구조에 상기 임시 캐리어를 접합하기 전에 상기 제2 도핑 반도체 층에서 이온들을 주입하는 것; 및/또는 상기 에피택셜 구조로부터 기판을 제거하기 전에 상기 에피택셜 구조에 임시 캐리어를 접합하는 것으로서, 상기 제1 도핑 반도체 층의 부분들을 격리하는 것, 상기 제2 도핑 반도체 층의 부분들을 격리하는 것, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은 상기 에피택셜 구조에 상기 임시 캐리어를 접합하기 전에 상기 제2 도핑 반도체 구조에서 이온들을 주입하는 것을 포함하는, 상기 임시 캐리어를 접합하는 것을 추가로 포함할 수 있다.
특정한 실시예들에서, 방법은 에피택셜 구조를 획득하는 것으로서, 상기 에피택셜 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 구조인, 상기 에피택셜 구조를 획득하는 것; 상기 에피택셜 구조에 박막 회로 층을 도포하는 것; 복수의 발광 다이오드들(LED들)을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것; 상기 에피택셜 구조에 상기 박막 회로 층을 도포한 후 투명 기판에 상기 박막 회로 층을 접합하는 것; 및/또는 상기 투명 기판에 뒷판을 접합하는 것으로서, 상기 뒷판은 상기 박막 회로 층과 전기적으로 결합하며, 및/또는 상기 박막 회로 층과 상기 뒷판은 상기 투명 기판의 동일한 측면 상에 있는, 상기 투명 기판에 뒷판을 접합하는 것을 포함한다. 몇몇 실시예들에서, 복수의 LED들을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은: 에칭을 포함하고; 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은 이온 주입을 사용하며; 및/또는 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것은 상기 에피택셜 구조에 상기 박막 회로 층을 도포하기 전에 수행된다.
특정한 실시예들에서, 장치는 투명 기판; 복수의 발광 다이오드들(LED들); 상기 복수의 LED들과 전기적으로 결합된 복수의 트랜지스터들을 포함한 박막 회로 층으로서, 상기 복수의 트랜지스터들은 상기 복수의 LED들의 동작을 제어하도록 구성되며; 상기 박막 회로 층은 상기 투명 기판에 접합하는, 상기 박막 회로 층; 및/또는 상기 투명 기판에 접합된 뒷판으로서, 상기 뒷판은 상기 박막 회로 층과 전기적으로 결합되며, 및/또는 상기 뒷판은 상기 박막 회로 층과 동일한 투명 기판의 측면 상에 있는, 상기 뒷판을 포함한다. 몇몇 실시예들에서, 상기 장치는 증강-현실 시스템의 프레임으로서, 상기 프레임은 상기 복수의 LED들을 유지하고, 상기 복수의 LED들은 상기 증강-현실 시스템을 위한 디스플레이의 부분인, 상기 프레임; 및/또는 복수의 LED들의 다수의 LED들의 동작을 제어하기 위해 복수의 트랜지스터들의 다수의 트랜지스터들을 갖고, 상기 박막 회로 층과 상기 투명 기판 사이에서, 하나의 접합부를 전기적으로 결합한 상기 박막 회로 층에서의 트레이스를 포함한다.
이러한 요약은 청구된 주제의 주요한 또는 본질적인 특징들을 식별하도록 의도되지 않으며, 청구된 주제의 범위를 결정하기 위해 별개로 사용되도록 의도되지 않는다. 주제는 본 개시의 전체 명세서의 적절한 부분들, 임의의 또는 모든 도면들, 및 각각의 청구항을 참조하여 이해되어야 한다. 다른 특징들 및 예들과 함께, 앞서 말한 것은 이하에서 다음의 명세서, 청구항들, 및 수반된 도면들에서 더 상세하게 설명될 것이다.
예시적인 실시예들은 다음의 도면들을 참조하여 이하에서 상세하게 설명된다.
도 1은 특정한 실시예들에 따른 근안 디스플레이를 포함한 인공 현실 시스템 환경의 예의 단순화된 블록도이다.
도 2는 본 출원에서 개시된 예들 중 일부를 구현하기 위한 헤드-장착 디스플레이(HMD) 디바이스의 형태에서의 근안 디스플레이의 예의 투시도이다.
도 3은 본 출원에서 개시된 예들 중 일부를 구현하기 위한 안경들의 쌍의 형태에서의 근안 디스플레이의 예의 투시도이다.
도 4는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 광학적 시-스루 증강 현실 시스템의 예를 예시한다.
도 5a는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 근안 디스플레이 디바이스의 예를 예시한다.
도 5b는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 근안 디스플레이 디바이스의 예를 예시한다.
도 6은 특정한 실시예들에 따른 증강 현실 시스템에서 이미지 소스 어셈블리의 예를 예시한다.
도 7a는 특정한 실시예들에 따른 수직 메사 구조를 가진 발광 다이오드(LED)의 예를 예시한다.
도 7b는 특정한 실시예들에 따른 포물형 메사 구조를 가진 LED의 예의 단면도이다.
도 8a는 특정한 실시예들에 따른 LED들의 어레이들을 위한 다이-대-웨이퍼 접합의 방법의 예를 예시한다.
도 8b는 특정한 실시예들에 따른 LED들의 어레이를 위한 웨이퍼-대-웨이퍼 접합의 방법의 예를 예시한다.
도 9a 내지 도 9d는 특정한 실시예들에 따른 LED들의 어레이들을 위한 하이브리드 접합의 방법의 예를 예시한다.
도 10은 특정한 실시예들에 따른 그것 상에 제작된 2차 광학 구성요소들을 가진 LED 어레이의 예를 예시한다.
도 11은 예시적인 디스플레이의 측면도이다.
도 12는 도 11의 예시적인 디스플레이의 상면도이다.
도 13은 박막 회로 층에 접합된 뒷판을 가진 LED 어레이 상에 증착된 박막 회로 층의 예를 예시한다.
도 14는 마이크로 LED들의 어레이의 예를 예시한다.
도 15는 마이크로 LED들의 어레이에 관하여 배치한 마이크로 범프의 예를 예시한다.
도 16은 LED 상에서의 박막 회로 층의 단면도를 예시한다.
도 17은 LED 어레이에 접합된 뒷판의 예의 단면도를 예시한다.
도 18은 디스플레이 디바이스의 예시적인 아키텍처를 예시한다.
도 19 내지 도 21은 디스플레이 디바이스의 예시적인 변조 회로들을 예시한다.
도 22은 픽셀 당 하나의 연결을 사용한 어드레싱 기법의 예를 예시한다.
도 23은 로우들 및 컬럼들을 사용한 어드레싱 기법의 예를 예시한다.
도 24는 두 개의 로우 신호들을 사용하여 LED를 어드레싱하기 위한 예시적인 회로를 예시한다.
도 25는 LED들을 어드레싱하기 위해 다수의 로우 신호들을 사용한 예시적인 레이아웃을 예시한다.
도 26은 디스플레이 디바이스를 제작하는 프로세스의 실시예의 흐름도이다.
도 27은 박막 회로 층에 기능을 부가하기 위한 마이크로-범프 감소 및 복잡도의 예시적인 슬라이딩 스케일을 예시한다.
도 28은 마이크로-LED 디스플레이를 제작하는 프로세스의 실시예의 흐름도이다.
도 29는 타일들로 분할된 어레이의 예를 예시한다.
도 30은 타일에서 로우들에 전류를 인가하기 위해 사용된 회로의 예를 예시한다.
도 31은 타일에 대한 범프 위치들의 예를 예시한다.
도 32는 범프 피치에 타일 크기를 비교하는 예시적인 차트이다.
도 33은 LED 디스플레이를 제작하는 프로세스의 실시예의 흐름도이다.
도 34는 에피택셜 구조의 실시예의 단순화된 단면이다.
도 35는 에피택셜 구조 상에 증착된 접촉 층 및 임시 접합 층을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 36은 에피택셜 구조에 접합된 임시 캐리어를 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 37은 에피택셜 구조로부터 제거된 기판을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 38은 에피택셜 구조를 싱귤레이팅하기 위해 에칭된 에피택셜 구조의 실시예의 단순화된 단면이다.
도 39는 에피택셜 구조 상에 증착된 박막 회로 층의 실시예의 단순화된 단면이다.
도 40은 뒷판에 접합된 박막 회로 층의 실시예의 단순화된 단면이다.
도 41은 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 42는 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 43은 에피택셜 구조를 에칭하기 전에 에피택셜 구조에 박막 회로 층을 증착하는 실시예의 단순화된 단면이다.
도 44는 뒷판에 박막 회로 층을 접합하는 실시예의 단순화된 단면이다.
도 45는 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 46은 임시 캐리어를 제거한 후 에피택셜 구조를 에칭하는 실시예의 단순화된 단면이다.
도 47은 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 48은 에피택셜 구조에 박막 회로 층의 제1 박막 층을 증착하는 실시예의 단순화된 단면이다.
도 49는 제1 박막 층 및 에피택셜 구조 둘 모두를 통해 에칭하는 실시예의 단순화된 단면이다.
도 50은 제1 박막 층 및 에피택셜 구조 둘 모두를 에칭한 후 제1 박막 층에 박막 회로 층의 제2 박막 층을 증착하는 실시예의 단순화된 단면이다.
도 51은 뒷판에 박막 회로 층을 접합하는 실시예의 단순화된 단면이다.
도 52는 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 53은 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 54는 에피택셜 구조의 부분들을 격리하기 위한 에칭의 프로세스의 실시예의 흐름도이다.
도 55는 에피택셜 구조의 실시예의 단순화된 단면이다.
도 56은 이온 주입에 의해 에피택셜 구조의 p-측면 격리의 실시예의 단순화된 단면이다.
도 57은 에피택셜 구조 상에 증착된 접촉 층 및 일시적 접합 층을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 58은 에피택셜 구조에 접합된 임시 캐리어를 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 59는 에피택셜 구조로부터 제거된 기판을 가진 에피택셜 구조를 에칭하는 실시예의 단순화된 단면이다.
도 60은 이온 주입에 의한 에피택셜 구조의 n-측면 격리의 실시예의 단순화된 단면이다.
도 61은 에피택셜 구조 상에 증착된 박막 회로 층의 실시예의 단순화된 단면이다.
도 62는 뒷판에 접합된 박막 회로 층의 실시예의 단순화된 단면이다.
도 63은 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 64는 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 65는 에피택셜 구조의 부분들을 격리하기 위해 이온 주입을 사용하는 프로세스의 실시예의 흐름도이다.
도 66은 에피택셜 구조의 부분들을 격리하는 프로세스의 실시예의 흐름도이다.
도 67은 투명 기판에 접합된 에피택셜 구조의 실시예의 단순화된 단면이다.
도 68은 투명 기판에 접합된 LED 어레이에 대한 트레이스들의 단순화된 예시이다.
도 69는 투명 기판에 LED 어레이를 접합하기 위한 실시예의 흐름도이다.
도 70은 특정한 실시예들에 따른 근안 디스플레이의 예의 전자 시스템의 단순화된 블록도이다.
도면들은 단지 예시의 목적들을 위해 본 개시의 실시예들을 묘사한다. 이 기술분야에서의 숙련자는 예시된 구조들 및 방법들의 대안적인 실시예들이 본 개시의 원리들, 또는 내세워진 이익들로부터 벗어나지 않고 이용될 수 있다는 것을 다음의 설명으로부터 쉽게 인식할 것이다.
첨부된 도면들에서, 유사한 구성요소들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들 간을 구별하는 제2 라벨을 따름으로써 구별될 수 있다. 단지 제1 참조 라벨만이 명세서에서 사용된다면, 설명은 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
도 1은 특정한 실시예들에 따른 근안 디스플레이를 포함한 인공 현실 시스템 환경의 예의 단순화된 블록도이다.
도 2는 본 출원에서 개시된 예들 중 일부를 구현하기 위한 헤드-장착 디스플레이(HMD) 디바이스의 형태에서의 근안 디스플레이의 예의 투시도이다.
도 3은 본 출원에서 개시된 예들 중 일부를 구현하기 위한 안경들의 쌍의 형태에서의 근안 디스플레이의 예의 투시도이다.
도 4는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 광학적 시-스루 증강 현실 시스템의 예를 예시한다.
도 5a는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 근안 디스플레이 디바이스의 예를 예시한다.
도 5b는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 근안 디스플레이 디바이스의 예를 예시한다.
도 6은 특정한 실시예들에 따른 증강 현실 시스템에서 이미지 소스 어셈블리의 예를 예시한다.
도 7a는 특정한 실시예들에 따른 수직 메사 구조를 가진 발광 다이오드(LED)의 예를 예시한다.
도 7b는 특정한 실시예들에 따른 포물형 메사 구조를 가진 LED의 예의 단면도이다.
도 8a는 특정한 실시예들에 따른 LED들의 어레이들을 위한 다이-대-웨이퍼 접합의 방법의 예를 예시한다.
도 8b는 특정한 실시예들에 따른 LED들의 어레이를 위한 웨이퍼-대-웨이퍼 접합의 방법의 예를 예시한다.
도 9a 내지 도 9d는 특정한 실시예들에 따른 LED들의 어레이들을 위한 하이브리드 접합의 방법의 예를 예시한다.
도 10은 특정한 실시예들에 따른 그것 상에 제작된 2차 광학 구성요소들을 가진 LED 어레이의 예를 예시한다.
도 11은 예시적인 디스플레이의 측면도이다.
도 12는 도 11의 예시적인 디스플레이의 상면도이다.
도 13은 박막 회로 층에 접합된 뒷판을 가진 LED 어레이 상에 증착된 박막 회로 층의 예를 예시한다.
도 14는 마이크로 LED들의 어레이의 예를 예시한다.
도 15는 마이크로 LED들의 어레이에 관하여 배치한 마이크로 범프의 예를 예시한다.
도 16은 LED 상에서의 박막 회로 층의 단면도를 예시한다.
도 17은 LED 어레이에 접합된 뒷판의 예의 단면도를 예시한다.
도 18은 디스플레이 디바이스의 예시적인 아키텍처를 예시한다.
도 19 내지 도 21은 디스플레이 디바이스의 예시적인 변조 회로들을 예시한다.
도 22은 픽셀 당 하나의 연결을 사용한 어드레싱 기법의 예를 예시한다.
도 23은 로우들 및 컬럼들을 사용한 어드레싱 기법의 예를 예시한다.
도 24는 두 개의 로우 신호들을 사용하여 LED를 어드레싱하기 위한 예시적인 회로를 예시한다.
도 25는 LED들을 어드레싱하기 위해 다수의 로우 신호들을 사용한 예시적인 레이아웃을 예시한다.
도 26은 디스플레이 디바이스를 제작하는 프로세스의 실시예의 흐름도이다.
도 27은 박막 회로 층에 기능을 부가하기 위한 마이크로-범프 감소 및 복잡도의 예시적인 슬라이딩 스케일을 예시한다.
도 28은 마이크로-LED 디스플레이를 제작하는 프로세스의 실시예의 흐름도이다.
도 29는 타일들로 분할된 어레이의 예를 예시한다.
도 30은 타일에서 로우들에 전류를 인가하기 위해 사용된 회로의 예를 예시한다.
도 31은 타일에 대한 범프 위치들의 예를 예시한다.
도 32는 범프 피치에 타일 크기를 비교하는 예시적인 차트이다.
도 33은 LED 디스플레이를 제작하는 프로세스의 실시예의 흐름도이다.
도 34는 에피택셜 구조의 실시예의 단순화된 단면이다.
도 35는 에피택셜 구조 상에 증착된 접촉 층 및 임시 접합 층을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 36은 에피택셜 구조에 접합된 임시 캐리어를 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 37은 에피택셜 구조로부터 제거된 기판을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 38은 에피택셜 구조를 싱귤레이팅하기 위해 에칭된 에피택셜 구조의 실시예의 단순화된 단면이다.
도 39는 에피택셜 구조 상에 증착된 박막 회로 층의 실시예의 단순화된 단면이다.
도 40은 뒷판에 접합된 박막 회로 층의 실시예의 단순화된 단면이다.
도 41은 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 42는 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 43은 에피택셜 구조를 에칭하기 전에 에피택셜 구조에 박막 회로 층을 증착하는 실시예의 단순화된 단면이다.
도 44는 뒷판에 박막 회로 층을 접합하는 실시예의 단순화된 단면이다.
도 45는 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 46은 임시 캐리어를 제거한 후 에피택셜 구조를 에칭하는 실시예의 단순화된 단면이다.
도 47은 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 48은 에피택셜 구조에 박막 회로 층의 제1 박막 층을 증착하는 실시예의 단순화된 단면이다.
도 49는 제1 박막 층 및 에피택셜 구조 둘 모두를 통해 에칭하는 실시예의 단순화된 단면이다.
도 50은 제1 박막 층 및 에피택셜 구조 둘 모두를 에칭한 후 제1 박막 층에 박막 회로 층의 제2 박막 층을 증착하는 실시예의 단순화된 단면이다.
도 51은 뒷판에 박막 회로 층을 접합하는 실시예의 단순화된 단면이다.
도 52는 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 53은 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 54는 에피택셜 구조의 부분들을 격리하기 위한 에칭의 프로세스의 실시예의 흐름도이다.
도 55는 에피택셜 구조의 실시예의 단순화된 단면이다.
도 56은 이온 주입에 의해 에피택셜 구조의 p-측면 격리의 실시예의 단순화된 단면이다.
도 57은 에피택셜 구조 상에 증착된 접촉 층 및 일시적 접합 층을 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 58은 에피택셜 구조에 접합된 임시 캐리어를 가진 에피택셜 구조의 실시예의 단순화된 단면이다.
도 59는 에피택셜 구조로부터 제거된 기판을 가진 에피택셜 구조를 에칭하는 실시예의 단순화된 단면이다.
도 60은 이온 주입에 의한 에피택셜 구조의 n-측면 격리의 실시예의 단순화된 단면이다.
도 61은 에피택셜 구조 상에 증착된 박막 회로 층의 실시예의 단순화된 단면이다.
도 62는 뒷판에 접합된 박막 회로 층의 실시예의 단순화된 단면이다.
도 63은 접합 후 제거된 임시 캐리어의 실시예의 단순화된 단면이다.
도 64는 에피택셜 구조에 광-추출 요소들을 부가하는 실시예의 단순화된 단면이다.
도 65는 에피택셜 구조의 부분들을 격리하기 위해 이온 주입을 사용하는 프로세스의 실시예의 흐름도이다.
도 66은 에피택셜 구조의 부분들을 격리하는 프로세스의 실시예의 흐름도이다.
도 67은 투명 기판에 접합된 에피택셜 구조의 실시예의 단순화된 단면이다.
도 68은 투명 기판에 접합된 LED 어레이에 대한 트레이스들의 단순화된 예시이다.
도 69는 투명 기판에 LED 어레이를 접합하기 위한 실시예의 흐름도이다.
도 70은 특정한 실시예들에 따른 근안 디스플레이의 예의 전자 시스템의 단순화된 블록도이다.
도면들은 단지 예시의 목적들을 위해 본 개시의 실시예들을 묘사한다. 이 기술분야에서의 숙련자는 예시된 구조들 및 방법들의 대안적인 실시예들이 본 개시의 원리들, 또는 내세워진 이익들로부터 벗어나지 않고 이용될 수 있다는 것을 다음의 설명으로부터 쉽게 인식할 것이다.
첨부된 도면들에서, 유사한 구성요소들 및/또는 특징들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들 간을 구별하는 제2 라벨을 따름으로써 구별될 수 있다. 단지 제1 참조 라벨만이 명세서에서 사용된다면, 설명은 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 개시는 일반적으로 발광 다이오드들(LED들)에 관한 것이다. 보다 구체적으로, 및 제한 없이, LED 디스플레이와 회로들을 통합하기 위한 기술들이 본 출원에서 개시된다. 디바이스들, 시스템들, 방법들, 재료들 등을 포함한, 다양한 발명 실시예들이 본 출원에서 설명된다.
일반적인 디스플레이 기술들은 오늘날 액정 디스플레이들(LCD들)에서 더 최근의 유기 발광 다이오드(OLED) 디스플레이들 및 능동 매트릭스 유기 발광 다이오드(AMOLED) 디스플레이들에 이른다. 무기 발광 다이오드들(ILED들)은 우수한 배터리 성능 및 강화된 밝기에 기초하여 평면 디스플레이 이미지 발생기들의 제3 세대로서 부상하고 있다. 본 출원에서 설명된, "μLED", "uLED", "마이크로-LED", 또는 "마이크로LED"는 작은 능동 발광 면적(예컨대, 2,000㎛2 미만)을 가지며, 몇몇 예들에서, 작은 능동 발광 면적으로부터 방출된 광의 밝기 레벨을 증가시키기 위해 방향성 광을 생성할 수 있는 특정한 유형의 ILED를 나타낸다. 몇몇 예들에서, 마이크로-LED는 50㎛ 미만, 20㎛ 미만, 또는 10㎛ 미만인 능동 발광 두께를 가진 LED를 나타낼 수 있다. 몇몇 예들에서, 선형 치수는 2㎛ 또는 4㎛만큼 작을 수 있다. 본 개시의 나머지를 위해, "LED"는 μLED, ILED, OLED, 또는 다른 유형의 LED 디바이스들을 나타낼 수 있다.
ILED 디스플레이들은 OLED 디스플레이들과 상이한 프로세스들을 사용하여 제조될 수 있다. 예를 들어, OLED 디바이스들은 디스플레이 기판으로 직접 제작된다. 반대로, ILED 디바이스들은 디스플레이 기판으로부터 별도로 제작된다. ILED 디바이스들의 기본 재료는 LED 스타터 웨이퍼를 형성하기 위해 결정성 기판상에서 성장될 수 있다. LED 스타터 웨이퍼는 개개의 LED 다이들을 생성하기 위해 다양한 단계들을 통해 프로세싱될 수 있으며, 각각의 LED 다이는 LED 디바이스를 포함한다. 일단 제작되면, LED 다이들은 캐리어 기판에서 뒷판으로 이송될 수 있다. 뒷판은 디스플레이 디바이스의 디스플레이 뒷판일 수 있다. 디스플레이 디바이스의 LED 디바이스들은 픽셀들을 형성하기 위해 분할될 수 있다. 각각의 픽셀은 예를 들어, 픽셀에 의해 디스플레이된 세기 및 컬러를 설정하기 위해 제어 회로들로부터 제어 신호들을 수신할 수 있다. 뒷판은 또한 제어 신호들을 LED 디바이스들로 송신하기 위해 신호 라인들을 포함할 수 있다. 뒷판은 LED 디바이스들과 신호 라인들 사이에서 전기적 연결들을 제공하기 위해, 범프들, 또는 다른 상호연결 구조들을 포함할 수 있다.
몇몇 예들에서, 뒷판은 각각의 LED 디바이스에 대해, 또는 각각의 픽셀(하나 이상의 LED 디바이스들을 포함할 수 있는)에 대해 하나의 범프를 포함할 수 있으며, 따라서 각각의 픽셀은 개별적으로 제어 신호들을 수신할 수 있다. 그러나, 이러한 배열들은 다수의 범프들이 뒷판 상에 위치되는 것을 야기할 수 있다. 예를 들어, 백만 개의 픽셀들을 포함한 디스플레이는 백만 개의 범프들을 포함할 수 있다. 다수의 범프들뿐만 아니라 연관된 신호 라인들은 LED 디바이스들과 제어 회로들 사이에서의 빽빽한 통합, 뿐만 아니라 LED 디바이스들의 제작을 저하시킬 수 있으며, 그 모두는 디스플레이의 성능에 영향을 줄 수 있다.
본 개시의 예들은 디스플레이 장치를 제공한다. 디스플레이 장치는 발광 다이오드(LED) 디바이스들, 트랜지스터 층, 및 뒷판을 포함할 수 있다. 트랜지스터 층은 LED 디바이스들과 전기적으로 연결되며: (a) 트랜지스터들의 그룹들, 및 (b) 트랜지스터들의 그룹과 전기적으로 연결되며 그 사이에 공유된 공통 신호 라인들을 포함한다. 트랜지스터들의 각각의 그룹은 LED 디바이스들의 각각의 LED 디바이스에 대응하며 공통 신호 라인들로부터 수신된 제어 신호들에 기초하여 대응하는 LED 디바이스의 동작을 제어하도록 구성된 트랜지스터들을 포함한다. 뒷판은 범프들을 포함할 수 있으며, 각각의 범프는 공통 신호 라인들 중 하나 이상과 전기적으로 연결된다. 뒷판은 제어 신호들을 생성하며 제어 신호들을 범프들로 송신하도록 구성된 제어기를 추가로 포함할 수 있다.
몇몇 예들에서, 트랜지스터 층은 픽셀을 형성하는 각각의 LED 디바이스의 백-엔드 상에 형성된 박막 트랜지스터들(TFT들)을 포함할 수 있다. 제어기가 뒷판의 내부에 있는 경우에, 뒷판은 실리콘 상보적 금속-산화물-반도체(CMOS) 제어기를 통합하는 실리콘 기판을 포함할 수 있다. 제어기는 범프들을 통해 각각의 픽셀의 TFT들을 구동할 수 있다. 범프들은 트랜지스터들의 층의 공통 신호 라인들에 연결되며, 범프들 및 공통 라인들은 픽셀들의 TFT들 간에 공유된다. 공통 신호 라인들은 픽셀을 선택하기 위한 선택 신호(예컨대, 로우 선택 및/또는 컬럼 선택 신호들을 포함한 픽셀 어드레스), 뿐만 아니라 픽셀의 컬러 및/또는 출력 세기를 선택하기 위한 동작 신호들을 운반할 수 있다. 픽셀을 구동하기 위해, 제어기는 상기 픽셀에서 타겟팅된 선택 신호 및 동작 신호를 범프들로 송신할 수 있다. 신호들은 공통 신호 라인들로부터 픽셀들의 TFT들에 의해 수신될 수 있을 뿐만 아니라, 타겟 픽셀의 TFT는 동작 신호에 응답하기 위해 선택 신호에 의해 선택될 것이다.
개시된 기술들을 갖고, 뒷판 상에 형성된 범프들(또는 다른 유형들의 상호연결 구조들)의 수는 상당히 감소될 수 있다. 범프들은 제어 신호들을 개개의 픽셀들에 제공하는 대신에, 픽셀들 중 일부 또는 모두 사이에 공유되는 공통 제어 신호들을 제공하기 위해 사용될 수 있다. 게다가, 제어기가 더 적은 수의 범프들 및 신호 라인들과 전기적으로 연결됨에 따라, 제어기는 더 소형으로 만들어질 수 있으며 더 높은 속도로 동작할 수 있고, 이것은 TFT들의 성능 요건들을 완화시킬 수 있으며 전력을 감소시킬 수 있다. 뿐만 아니라, 개시된 기술들은 또한 단일 웨이퍼/기판상에서 LED 디바이스들에서 TFT들의 모놀리식 제작을 가능하게 하며, 이것은 LED 디바이스들 및 LED 디바이스들을 제어하는 TFT들의 빽빽한 통합을 허용할 뿐만 아니라, 또한 LED 디바이스들의 최적화를 가능하게 한다. 이들 모두는 LED 디바이스들 및 디스플레이 장치의 성능들을 개선할 수 있다.
본 출원에서 설명된 마이크로-LED들은 인공 현실 시스템과 같은, 다양한 기술들과 함께 사용될 수 있다. 헤드-장착 디스플레이(HMD) 또는 헤드-업 디스플레이(HUD) 시스템과 같은, 인공 현실 시스템은, 일반적으로 가상 환경에서 오브젝트들을 묘사하는 인공 이미지들을 제공하도록 구성된 디스플레이를 포함한다. 디스플레이는 가상 현실(VR), 증강 현실(AR), 또는 혼합 현실(MR) 애플리케이션들에서처럼, 가상 오브젝트들을 보여주거나 또는 가상 오브젝트들과 실제 오브젝트들의 이미지들을 조합할 수 있다. 예를 들어, AR 시스템에서, 사용자는 예를 들어, 투명한 디스플레이 안경 또는 렌즈들(종종 광학 시스루로서 불리우는)을 통해 보거나 또는 카메라(종종 비디오 시스루로서 불리우는)에 의해 캡처된 주변 환경의 디스플레이된 이미지들을 봄으로써 가상 오브젝트들의 디스플레이된 이미지들(예컨대, 컴퓨터-생성 이미지들(CGI들)) 및 주변 환경 둘 모두를 볼 수 있다. 몇몇 AR 시스템들에서, 인공 이미지들은 LED-기반 디스플레이 서브시스템을 사용하여 사용자들에게 제공될 수 있다.
본 출원에서 사용된 바와 같이, 용어 "발광 다이오드(LED)"는 적어도 n-형 반도체 층, p-형 반도체 층, 및 상기 n-형 반도체 층 및 상기 p-형 반도체 층 사이에서의 발광 영역(즉, 활성 영역)을 포함하는 광원을 나타낸다. 발광 영역은 양자 우물들과 같은, 하나 이상의 헤테로구조들을 형성하는 하나 이상의 반도체 층들을 포함할 수 있다. 몇몇 실시예들에서, 발광 영역은 각각이 다수의(예컨대, 약 2 내지 6) 양자 우물들을 포함한 하나 이상의 다중-양자-우물들(MQW들)을 형성하는 다수의 반도체 층들을 포함할 수 있다.
본 출원에서 사용된 바와 같이, 용어 "마이크로-LED" 또는 "μLED"는 100㎛ 미만, 50㎛ 미만, 20㎛ 미만, 10㎛ 미만 또는 그 미만과 같은, 칩의 선형 치수가 약 200㎛ 미만인 칩을 가진 LED를 나타낸다. 예를 들어, 마이크로-LED의 선형 치수는 6㎛, 5㎛, 4㎛, 2㎛ 또는 그 이하만큼 작을 수 있다. 몇몇 마이크로-LED들은 소수 캐리어 확산 길이에 비교 가능한 선형 치수(예컨대, 길이 또는 직경)를 가질 수 있다. 그러나, 본 출원에서의 개시는 마이크로-LED들에 제한되지 않으며, 또한 미니-LED들 및 대형 LED들에 적용될 수 있다.
본 출원에서 사용된 바와 같이, 용어 "접합"은 접착제 접합, 금속-대-금속 접합, 금속 산화물 접합, 웨이퍼-대-웨이퍼 접합, 다이-대-웨이퍼 접합, 하이브리드 접합, 솔더링, 언더-범프 금속화 등과 같은, 둘 이상의 디바이스들 및/또는 웨이퍼들을 물리적으로 및/또는 전기적으로 연결하기 위한 다양한 방법들을 나타낼 수 있다. 예를 들어, 접착제 접합은 접착을 통해 둘 이상의 디바이스들 및/또는 웨이퍼들을 물리적으로 접합하기 위해 경화성 접착제(예컨대, 에폭시)를 사용할 수 있다. 금속-대-금속 접합은, 예를 들어, 금속들 사이에서 솔더링 계면들(예컨대, 패드들 또는 볼들), 도전성 접착제, 또는 용접된 조인트들을 사용하는 와이어 접합 또는 플립 칩 접합을 포함할 수 있다. 금속 산화물 접합은 각각의 표면상에 금속 및 산화물 패턴을 형성하고, 산화물 섹션들을 함께 접합하며, 그 후 도전성 경로를 생성하기 위해 금속 섹션들을 함께 접합할 수 있다. 웨이퍼-대-웨이퍼 접합은 임의의 중간 층들 없이 두 개의 웨이퍼들(예컨대, 실리콘 웨이퍼들 또는 다른 반도체 웨이퍼들)을 접합할 수 있으며 두 개의 웨이퍼들의 표면들 사이에서의 화학적 접합들에 기초한다. 웨이퍼-대-웨이퍼 접합은 웨이퍼 클리닝 및 다른 사전프로세싱, 실온에서의 정렬 및 사전-접합, 약 250℃ 이상과 같은, 상승된 온도에서의 어닐링을 포함할 수 있다. 다이-대-웨이퍼 접합은 웨이퍼의 구동기들과 사전-형성된 칩의 피처들을 동조시키기 위해 하나의 버퍼 상에서 범프들을 사용할 수 있다. 하이브리드 접합은, 예를 들어, 웨이퍼 클리닝, 하나의 웨이퍼의 접촉들의 또 다른 웨이퍼의 접촉들과의 고-정밀 동조, 실온으로 웨이퍼들 내에서 유전체 재료들의 유전체 접합, 및 예를 들어, 250 내지 300℃ 이상에서의 어닐링에 의한 접촉들의 금속 접합을 포함할 수 있다. 본 출원에서 사용된 바와 같이, 용어 "범프"는 총칭적으로, 금속 패드들과 같은, 접합 동안 사용되거나 또는 형성된 금속 상호연결부를 나타낼 수 있다. 개시된 기술들은 소위 "범프가 없는" 접합 프로세스들에 적용할 수 있다.
다음의 설명에서, 설명의 목적들을 위해, 특정 세부사항들이 본 개시의 예들의 철저한 이해를 제공하기 위해 제시된다. 그러나, 다양한 예들이 이들 특정 세부사항들 없이 실시될 수 있다는 것이 명백할 것이다. 예를 들어, 디바이스들, 시스템들, 구조들, 어셈블리들, 방법들, 및 다른 구성요소들은 불필요하게 상세하게 예들을 모호하게 하지 않도록 블록도 형태로 구성요소들로서 도시될 수 있다. 다른 인스턴스들에서, 잘 알려진 디바이스들, 프로세스들, 시스템들, 구조들, 및 기술들은 예들을 모호하게 하는 것을 피하기 위해 필요한 세부사항 없이 도시될 수 있다. 도면들 및 설명은 제한적이도록 의도되지 않는다. 본 개시에서 이용되어 온 용어들 및 표현들은 설명의 용어들로서 사용되며 제한되지 않고, 도시되고 설명된 특징들 또는 그것의 부분들의 임의의 등가물들을 제외한 이러한 용어들 및 표현들의 사용에 의도는 없다. 단어 "예"는 본 출원에서 "예, 인스턴스, 또는 예시로서 제공하는"을 의미하기 위해 사용된다. "예"로서 본 출원에서 설명된 임의의 실시예 또는 설계는 반드시 다른 실시예들 또는 설계들에 비해 선호되거나 또는 유리한 것으로 해석되는 것은 아니다.
도 1은 특정한 실시예들에 따른 근안 디스플레이(120)를 포함한 인공 현실 시스템 환경(100)의 예의 단순화된 블록도이다. 도 1에 도시된 인공 현실 환경(100)은 근안 디스플레이(120), 선택적 외부 이미징 디바이스(150), 및 선택적 입력/출력 인터페이스(140)를 포함할 수 있으며, 그 각각은 선택적 콘솔(110)에 결합될 수 있다. 도 1은 하나의 근안 디스플레이(120), 하나의 외부 이미징 디바이스(150), 및 하나의 입력/출력 인터페이스(140)를 포함한 인공 현실 시스템 환경(100)의 예를 도시하지만, 임의의 수의 이들 구성요소들이 인공 현실 시스템 환경(100)에 포함될 수 있거나, 또는 구성요소들 중 임의의 것이 생략될 수 있다. 예를 들어, 콘솔(110)과 통신하는 하나 이상의 외부 이미징 디바이스들(150)에 의해 모니터링되는 다수의 근안 디스플레이들(120)이 있을 수 있다. 몇몇 구성들에서, 인공 현실 시스템 환경(100)은 외부 이미징 디바이스(150), 선택적 입력/출력 인터페이스(140), 및 선택적 콘솔(110)을 포함하지 않을 수 있다. 대안적인 구성들에서, 상이한 또는 부가적인 구성요소들이 인공 현실 시스템 환경(100)에 포함될 수 있다.
근안 디스플레이(120)는 사용자에게 콘텐트를 보여주는 헤드-장착 디스플레이일 수 있다. 근안 디스플레이(120)에 의해 제공된 콘텐트의 예들은 이미지들, 비디오들, 오디오, 또는 그것의 임의의 조합 중 하나 이상을 포함한다. 몇몇 실시예들에서, 오디오는 근안 디스플레이(120), 콘솔(110), 또는 둘 모두로부터 오디오 정보를 수신하며, 오디오 정보에 기초하여 오디오 데이터를 제공하는 외부 디바이스(예컨대, 스피커들 및/또는 헤드폰들)를 통해 제공될 수 있다. 근안 디스플레이(120)는 서로 강성 또는 비-강성 결합될 수 있는, 하나 이상의 강체들을 포함할 수 있다. 강체들 간의 강성 결합은 결합된 강체들이 단일 강성 엔티티로서 동작하게 할 수 있다. 강체들 간의 비-강성 결합은 강체들이 서로에 대해 이동하도록 허용할 수 있다. 다양한 실시예들에서, 근안 디스플레이(120)는 한 쌍의 안경을 포함한, 임의의 적절한 형태-인자로 구현될 수 있다. 근안 디스플레이(120)의 몇몇 실시예들은 도 2 및 도 3에 대하여 이하에서 추가로 설명된다. 부가적으로, 다양한 실시예들에서, 본 출원에서 설명된 기능은 근안 디스플레이(120)의 외부에 있는 환경의 이미지들 및 인공 현실 콘텐트(예컨대, 컴퓨터-생성 이미지들)를 조합하는 헤드셋에서 사용될 수 있다. 그러므로, 근안 디스플레이(120)는 증강된 현실을 사용자에게 제공하기 위해 생성된 콘텐트(예컨대, 이미지들, 비디오, 사운드 등)로 근안 디스플레이(120)의 외부에 있는 물리적, 실-세계 환경의 이미지들을 증강할 수 있다.
다양한 실시예들에서, 근안 디스플레이(120)는 디스플레이 전자장치(122), 디스플레이 광학계(display optics)(124), 및 눈-추적 유닛(130) 중 하나 이상을 포함할 수 있다. 몇몇 실시예들에서, 근안 디스플레이(120)는 또한 하나 이상의 로케이터들(126), 하나 이상의 위치 센서들(128), 및 관성 측정 유닛(IMU)(132)을 포함할 수 있다. 근안 디스플레이(120)는 눈-추적 유닛(130), 로케이터들(126), 위치 센서들(128), 및 IMU(132) 중 임의의 것을 생략하거나, 또는 다양한 실시예들에서 부가적인 요소들을 포함할 수 있다. 부가적으로, 몇몇 실시예들에서, 근안 디스플레이(120)는 도 1과 함께 설명된 다양한 요소들의 기능을 조합한 요소들을 포함할 수 있다.
디스플레이 전자장치(122)는 예를 들어, 콘솔(110)로부터 수신된 데이터에 따라 사용자에게 이미지들을 디스플레이하거나 또는 그것의 디스플레이를 가능하게 할 수 있다. 다양한 실시예들에서, 디스플레이 전자장치(122)는 액정 디스플레이(LCD), 유기 발광 다이오드(OLED) 디스플레이, 무기 발광 다이오드(ILED) 디스플레이, 마이크로 발광 다이오드(μLED) 디스플레이, 능동-매트릭스 OLED 디스플레이(AMOLED), 투명 OLED 디스플레이(TOLED), 또는 몇몇 다른 디스플레이와 같은, 하나 이상의 디스플레이 패널들을 포함할 수 있다. 예를 들어, 근안 디스플레이(120)의 일 구현에서, 디스플레이 전자장치(122)는 전방 TOLED 패널, 후방 디스플레이 패널, 및 전방 및 후방 디스플레이 패널들 사이에서의 광학 구성요소(예컨대, 감쇠기, 편광기, 또는 회절성 또는 스펙트럼 필름)를 포함할 수 있다. 디스플레이 전자장치(122)는 적색, 녹색, 청색, 백색, 또는 황색과 같은 우세 컬러의 광을 방출하기 위해 픽셀들을 포함할 수 있다. 몇몇 구현들에서, 디스플레이 전자장치(122)는 이미지 깊이의 주관적인 지각을 생성하기 위해 2-차원 패널들에 의해 생성된 입체 효과들을 통해 3-차원(3D) 이미지를 디스플레이할 수 있다. 예를 들어, 디스플레이 전자장치(122)는 각각, 사용자의 좌측 눈 및 우측 눈 앞에 배치된 좌측 디스플레이 및 우측 디스플레이를 포함할 수 있다. 좌측 및 우측 디스플레이들은 입체 효과(즉, 이미지를 보는 사용자에 의한 이미지 깊이의 지각)를 생성하기 위해 서로에 대해 수평으로 시프트된 이미지의 사본들을 제공할 수 있다.
특정한 실시예들에서, 디스플레이 광학계(124)는 이미지 콘텐트를 광학적으로(예컨대, 광학 도파관들 및 커플러들을 사용하여) 디스플레이하거나 또는 디스플레이 전자장치(122)로부터 수신된 이미지 광을 확대하고, 이미지 광과 연관된 광학 에러들을 정정하며, 근안 디스플레이(120)의 사용자에게 정정된 이미지 광을 제공할 수 있다. 다양한 실시예들에서, 디스플레이 광학계(124)는, 예를 들어, 기판, 광학 도파관들, 애퍼처, 프레넬(Fresnel) 렌즈, 볼록 렌즈, 오목 렌즈, 필터, 입력/출력 커플러들, 또는 디스플레이 전자장치(122)로부터 방출된 이미지 광에 영향을 줄 수 있는 임의의 다른 적절한 광학 요소들과 같은, 하나 이상의 광학 요소들을 포함할 수 있다. 디스플레이 광학계(124)는 상이한 광학 요소들의 조합뿐만 아니라 상기 조합에서 광학 요소들의 상대적인 간격 및 배향을 유지하기 위한 기계적 결합들을 포함할 수 있다. 디스플레이 광학계(124)에서 하나 이상의 광학 요소들은 반사-방지 코팅, 반사성 코팅, 필터링 코팅, 또는 상이한 광학 코팅들의 조합과 같은, 광학 코팅을 가질 수 있다.
디스플레이 광학계(124)에 의한 이미지 광의 확대는 디스플레이 전자장치(122)가 대형 디스플레이들보다 물리적으로 더 작고, 덜 무거우며, 적은 전력을 소비하도록 허용할 수 있다. 부가적으로, 확대는 디스플레이된 콘텐트의 시야를 증가시킬 수 있다. 디스플레이 광학계(124)에 의한 이미지 광의 확대의 양은 광학 요소들을 조정하고, 부가하거나, 또는 디스플레이 광학계(124)로부터 제거함으로써 변경될 수 있다. 몇몇 실시예들에서, 디스플레이 광학계(124)는 근안 디스플레이(120)보다 사용자의 눈들로부터 더 멀리 떨어질 수 있는 하나 이상의 이미지 평면들로 디스플레이된 이미지들을 투사할 수 있다.
디스플레이 광학계(124)는 또한 2-차원 광학 에러들, 3-차원 광학 에러들, 또는 그것의 임의의 조합과 같은, 하나 이상의 유형들의 광학 에러들을 정정하도록 설계될 수 있다. 2-차원 에러들은 2차원들에서 발생하는 광학 수차들을 포함할 수 있다. 2-차원 에러들의 예시적인 유형들은 배럴 왜곡, 핀쿠션 왜곡, 종 색 수차, 및 횡 색 수차를 포함할 수 있다. 3-차원 에러들은 3차원들에서 발생하는 광학 에러들을 포함할 수 있다. 3-차원 에러들의 예시적인 유형들은 구면 수차, 코마 수차, 시야 곡률, 및 난시를 포함할 수 있다.
로케이터들(126)은 근안 디스플레이(120) 상에서 서로에 대하여 및 기준 포인트에 대하여 근안 디스플레이(120) 상에서의 특정 위치들에 위치된 오브젝트들일 수 있다. 몇몇 구현들에서, 콘솔(110)은 인공 현실 헤드셋의 위치, 배향, 또는 둘 모두를 결정하기 위해 외부 이미징 디바이스(150)에 의해 캡처된 이미지들에서 로케이터들(126)을 식별할 수 있다. 로케이터(126)는 LED, 코너 튜브 반사기, 반사성 마커, 근안 디스플레이(120)가 동작하는 환경과 대조를 이루는 광원의 유형, 또는 그것의 임의의 조합일 수 있다. 로케이터들(126)이 활성 구성요소들(예컨대, LED들 또는 다른 유형들의 발광 디바이스들)인 실시예들에서, 로케이터들(126)은 가시 대역에서(예컨대, 약 380nm 내지 750nm), 적외선(IR) 대역에서(예컨대, 약 750nm 내지 1mm), 자외선 대역에서(예컨대, 약 10nm 내지 약 380nm), 전자기 스펙트럼의 또 다른 부분에서, 또는 전자기 스펙트럼의 부분들의 임의의 조합으로 광을 방출할 수 있다.
외부 이미징 디바이스(150)는 하나 이상의 카메라들, 하나 이상의 비디오 카메라들, 로케이터들(126) 중 하나 이상을 포함한 이미지들을 캡처할 수 있는 임의의 다른 디바이스, 또는 그것의 임의의 조합을 포함할 수 있다. 부가적으로, 외부 이미징 디바이스(150)는 하나 이상의 필터들을 포함할 수 있다(예컨대, 신호 대 잡음 비를 증가시키기 위해). 외부 이미징 디바이스(150)는 외부 이미징 디바이스(150)의 시야에서 로케이터들(126)로부터 방출된 또는 반사된 광을 검출하도록 구성될 수 있다. 로케이터들(126)이 수동 요소들(예컨대, 역반사체들)을 포함하는 실시예들에서, 외부 이미징 디바이스(150)는 로케이터들(126) 중 일부 또는 모두를 비추는 광원을 포함할 수 있으며, 이것은 외부 이미징 디바이스(150)에서 광원으로 광을 역-반사할 수 있다. 저속 교정 데이터는 외부 이미징 디바이스(150)로부터 콘솔(110)로 전달될 수 있으며, 외부 이미징 디바이스(150)는 하나 이상의 이미징 파라미터들(예컨대, 초점 길이, 초점, 프레임 레이트, 센서 온도, 셔터 속도, 애퍼처 등)을 조정하기 위해 콘솔(110)로부터 하나 이상의 교정 파라미터들을 수신할 수 있다.
위치 센서들(128)은 근안 디스플레이(120)의 모션에 응답하여 하나 이상의 측정 신호들을 생성할 수 있다. 위치 센서들(128)의 예들은 가속도계들, 자이로스코프들, 자력계들, 다른 모션-검출 또는 에러-정정 센서들, 또는 그것의 임의의 조합을 포함할 수 있다. 예를 들어, 몇몇 실시예들에서, 위치 센서들(128)은 병진 운동(예컨대, 앞/뒤, 위/아래, 또는 좌/우)을 측정하기 위한 다수의 가속도계들 및 회전 운동(예컨대, 피치, 요, 또는 롤)을 측정하기 위한 다수의 자이로스코프들을 포함할 수 있다. 몇몇 실시예들에서, 다양한 위치 센서들은 서로 직교하여 배향될 수 있다.
IMU(132)는 위치 센서들(128) 중 하나 이상으로부터 수신된 측정 신호들에 기초하여 고속 교정 데이터를 생성하는 전자 디바이스일 수 있다. 위치 센서들(128)은 IMU(132)의 외부, IMU(132)의 내부, 또는 그것의 임의의 조합으로 위치될 수 있다. 하나 이상의 위치 센서들(128)로부터의 하나 이상의 측정 신호들에 기초하여, IMU(132)는 근안 디스플레이(120)의 초기 위치에 대한 근안 디스플레이(120)의 추정된 위치를 나타내는 고속 교정 데이터를 생성할 수 있다. 예를 들어, IMU(132)는 속도 벡터를 추정하기 위해 시간에 걸쳐 가속도계들로부터 수신된 측정 신호들을 적분하며 근안 디스플레이(120) 상에서 기준 포인트의 추정된 위치를 결정하기 위해 시간에 걸쳐 속도 벡터를 적분할 수 있다. 대안적으로, IMU(132)는 샘플링된 측정 신호들을 콘솔(110)로 제공할 수 있으며, 이것은 고속 교정 데이터를 결정할 수 있다. 기준 포인트는 일반적으로 공간에서의 포인트로서 정의될 수 있지만, 다양한 실시예들에서, 기준 포인트는 또한 근안 디스플레이(120) 내에서의 포인트(예컨대, IMU(132)의 중심)로서 정의될 수 있다.
눈-추적 유닛(130)은 하나 이상의 눈-추적 시스템들을 포함할 수 있다. 눈 추적은 근안 디스플레이(120)에 대한, 눈의 배향 및 위치를 포함한, 눈의 위치를 결정하는 것을 나타낼 수 있다. 눈-추적 시스템은 하나 이상의 눈들을 이미징하기 위해 이미징 시스템을 포함할 수 있으며, 눈에 의해 반사된 광이 이미징 시스템에 의해 캡처될 수 있도록 눈으로 향해지는 광을 생성할 수 있는, 광 방출기를 선택적으로 포함할 수 있다. 예를 들어, 눈-추적 유닛(130)은 가시 스펙트럼 또는 적외선 스펙트럼에서의 광을 방출하는 비-간섭성 또는 간섭성 광원(예컨대, 레이저 다이오드), 및 사용자의 눈에 의해 반사된 광을 캡처하는 카메라를 포함할 수 있다. 또 다른 예로서, 눈-추적 유닛(130)은 소형 레이더 유닛에 의해 방출된 반사된 라디오 파들을 캡처할 수 있다. 눈-추적 유닛(130)은 눈을 손상시키거나 또는 신체적 불편함을 야기하지 않을 주파수들 및 세기들로 광을 방출하는 저-전력 광 방출기들을 사용할 수 있다. 눈-추적 유닛(130)은 눈-추적 유닛(130)에 의해 소비된 전체 전력을 감소시키면서(예컨대, 눈-추적 유닛(130)에 포함된 이미징 시스템 및 광 방출기에 의해 소비된 전력을 감소시키면서) 눈-추적 유닛(130)에 의해 캡처된 눈의 이미지들에서의 대비를 증가시키도록 배열될 수 있다. 예를 들어, 몇몇 구현들에서, 눈-추적 유닛(130)은 100 밀리와트 미만의 전력을 소비할 수 있다.
근안 디스플레이(120)는 예컨대, 사용자의 동공-간 거리(IPD)를 결정하고, 응시 방향을 결정하고, 깊이 큐들(예컨대, 사용자의 주요 가시선 밖에 있는 흐릿한 이미지)을 도입하고, VR 미디어에서 사용자 상호작용에 대한 휴리스틱들을 수집하거나(예컨대, 노출된 자극들의 함수로서 임의의 특정한 대상, 오브젝트 또는 프레임에 소비된 시간), 사용자의 눈들 중 적어도 하나의 배향에 적어도 부분적으로 기초하는 몇몇 다른 기능들, 또는 그것의 임의의 조합을 위해 눈의 배향을 사용할 수 있다. 배향이 사용자의 양쪽 눈들 모두에 대해 결정될 수 있기 때문에, 눈-추적 유닛(130)은 사용자가 보는 곳을 결정할 수 있을 것이다. 예를 들어, 사용자의 응시 방향을 결정하는 것은 상용자의 좌측 및 우측 눈들의 결정된 배향들에 기초하여 수렴 포인트를 결정하는 것을 포함할 수 있다. 수렴 포인트는 사용자의 눈들의 두 개의 중심와(foveal) 축들이 교차하는 포인트일 수 있다. 사용자의 응시의 방향은 수렴 포인트 및 사용자의 눈들의 동공들 간의 중간-포인트를 통과하는 라인의 방향일 수 있다.
입력/출력 인터페이스(140)는 사용자가 동작 요청들을 콘솔(110)로 전송하도록 허용하는 디바이스일 수 있다. 동작 요청은 특정한 동작을 수행하기 위한 요청일 수 있다. 예를 들어, 동작 요청은 애플리케이션을 시작하거나 또는 종료하거나 또는 애플리케이션 내에서 특정한 동작을 수행하기 위한 것일 수 있다. 입력/출력 인터페이스(140)는 하나 이상의 입력 디바이스들을 포함할 수 있다. 예시적인 입력 디바이스들은 키보드, 마우스, 게임 제어기, 글러브, 버튼, 터치 스크린, 또는 동작 요청들을 수신하며 수신된 동작 요청들을 콘솔(110)로 전달하기 위한 임의의 다른 적절한 디바이스를 포함할 수 있다. 입력/출력 인터페이스(140)에 의해 수신된 동작 요청은 요청된 동작에 대응하는 동작을 수행할 수 있는, 콘솔(110)로 전달될 수 있다. 몇몇 실시예들에서, 입력/출력 인터페이스(140)는 콘솔(110)로부터 수신된 지시들에 따라 사용자에게 햅틱 피드백을 제공할 수 있다. 예를 들어, 입력/출력 인터페이스(140)는 동작 요청이 수신될 때, 또는 콘솔(110)이 요청된 동작을 수행하고 지시들을 입력/출력 인터페이스(140)로 전달할 때 햅틱 피드백을 제공할 수 있다. 몇몇 실시예들에서, 외부 이미징 디바이스(150)는 사용자의 모션을 결정하기 위해 제어기(예를 들어, IR 광원을 포함할 수 있는)의 자리 또는 위치 또는 사용자의 손을 추적하는 것과 같은, 입력/출력 인터페이스(140)를 추적하기 위해 사용될 수 있다. 몇몇 실시예들에서, 근안 디스플레이(120)는 사용자의 모션을 결정하기 위해 제어기의 자리 또는 위치 또는 사용자의 손을 추적하는 것과 같은, 입력/출력 인터페이스(140)를 추적하기 위해 하나 이상의 이미징 디바이스들을 포함할 수 있다.
콘솔(110)은 외부 이미징 디바이스(150), 근안 디스플레이(120), 및 입력/출력 인터페이스(140) 중 하나 이상으로부터 수신된 정보에 따라 사용자로의 프리젠테이션을 위해 근안 디스플레이(120)로 콘텐트를 제공할 수 있다. 도 1에 도시된 예에서, 콘솔(110)은 애플리케이션 저장소(112), 헤드셋 추적 모듈(114), 인공 현실 엔진(116), 및 눈-추적 모듈(118)을 포함할 수 있다. 콘솔(110)의 몇몇 실시예들은 도 1과 함께 설명된 것들과 상이하거나 또는 부가적인 모듈들을 포함할 수 있다. 이하에서 추가로 설명되는 기능들은 여기에서 설명된 것과 상이한 방식으로 콘솔(110)의 구성요소들 간에 분포될 수 있다.
몇몇 실시예들에서, 콘솔(110)은 프로세서 및 프로세서에 의해 실행 가능한 지시들을 저장한 비-일시적 컴퓨터-판독 가능한 저장 매체를 포함할 수 있다. 프로세서는 지시들을 병렬로 실행하는 다수의 프로세싱 유닛들을 포함할 수 있다. 비-일시적 컴퓨터-판독 가능한 저장 매체는, 하드 디스크 드라이브, 착탈 가능한 메모리, 또는 고체-상태 드라이브(예컨대, 플래시 메모리 또는 동적 랜덤 액세스 메모리(DRAM))와 같은, 임의의 메모리일 수 있다. 다양한 실시예들에서, 도 1과 함께 설명된 콘솔(110)의 모듈들은 프로세서에 의해 실행될 때, 프로세서가 이하에서 추가로 설명되는 기능들을 수행하게 하는 지시들로서 비-일시적 컴퓨터-판독 가능한 저장 매체에 인코딩될 수 있다.
애플리케이션 저장소(112)는 콘솔(110)에 의한 실행을 위해 하나 이상의 애플리케이션들을 저장할 수 있다. 애플리케이션은 프로세서에 의해 실행될 때, 사용자로의 프리젠테이션을 위한 콘텐트를 생성하는 지시들의 그룹을 포함할 수 있다. 애플리케이션에 의해 생성된 콘텐트는 사용자의 눈들의 움직임을 통해 사용자로부터 수신된 입력들 또는 입력/출력 인터페이스(140)로부터 수신된 입력들에 응답할 수 있다. 애플리케이션들의 예들은 게이밍 애플리케이션들, 컨퍼런싱 애플리케이션들, 비디오 재생 애플리케이션들, 또는 다른 적절한 애플리케이션들을 포함할 수 있다.
헤드셋 추적 모듈(114)은 외부 이미징 디바이스(150)로부터의 저속 교정 정보를 사용하여 근안 디스플레이(120)의 움직임들을 추적할 수 있다. 예를 들어, 헤드셋 추적 모듈(114)은 저속 교정 정보로부터의 관찰된 로케이터들 및 근안 디스플레이(120)의 모델을 사용하여 근안 디스플레이(120)의 기준 포인트의 위치들을 결정할 수 있다. 헤드셋 추적 모듈(114)은 또한 고속 교정 정보로부터의 위치 정보를 사용하여 근안 디스플레이(120)의 기준 포인트의 위치들을 또한 결정할 수 있다. 부가적으로, 몇몇 실시예들에서, 헤드셋 추적 모듈(114)은 근안 디스플레이(120)의 미래 장소를 예측하기 위해 고속 교정 정보, 저속 교정 정보, 또는 그것의 임의의 조합의 부분들을 사용할 수 있다. 헤드셋 추적 모듈(114)은 근안 디스플레이(120)의 추정된 또는 예측된 미래 위치를 인공 현실 엔진(116)으로 제공할 수 있다.
인공 현실 엔진(116)은 인공 현실 시스템 환경(100) 내에서 애플리케이션들을 실행하며 근안 디스플레이(120)의 위치 정보, 근안 디스플레이(120)의 가속 정보, 근안 디스플레이(120)의 속도 정보, 근안 디스플레이(120)의 예측된 미래 위치들, 또는 그것의 임의의 조합을 헤드셋 추적 모듈(114)로부터 수신할 수 있다. 인공 현실 엔진(116)은 또한 눈-추적 모듈(118)로부터 추정된 눈 위치 및 배향 정보를 수신할 수 있다. 수신된 정보에 기초하여, 인공 현실 엔진(116)은 사용자로의 프리젠테이션을 위해 근안 디스플레이(120)로 제공할 콘텐트를 결정할 수 있다. 예를 들어, 수신된 정보가 사용자가 좌측을 보고 있다고 나타내면, 인공 현실 엔진(116)은 가상 환경에서 사용자의 눈 움직임을 미러링하는 근안 디스플레이(120)를 위한 콘텐트를 생성할 수 있다. 부가적으로, 인공 현실 엔진(116)은 입력/출력 인터페이스(140)로부터 수신된 동작 요청에 응답하여 콘솔(110) 상에서 실행하는 애플리케이션 내에서 동작을 수행하며, 동작이 수행되었음을 나타내는 피드백을 사용자에게 제공할 수 있다. 피드백은 근안 디스플레이(120)를 통한 시각 또는 가청 피드백 또는 입력/출력 인터페이스(140)를 통한 햅틱 피드백일 수 있다.
눈-추적 모듈(118)은 눈-추적 유닛(130)으로부터 눈-추적 데이터를 수신하며 눈 추적 데이터에 기초하여 사용자의 눈의 위치를 결정할 수 있다. 눈의 위치는 그안 디스플레이(120) 또는 그것의 임의의 요소에 대한 눈의 배향, 위치, 또는 둘 모두를 포함할 수 있다. 눈의 회전 축들이 그것의 안와에서 눈의 위치의 함수로서 변하기 때문에, 안와에서 눈의 위치를 결정하는 것은 눈-추적 모듈(118)이 눈의 배향을 더 정확하게 결정하도록 허용할 수 있다.
도 2는 본 출원에서 개시된 예들 중 일부를 구현하기 위한 HMD 디바이스(200)의 형태에서의 근안 디스플레이의 예의 투시도이다. HMD 디바이스(200)는 예컨대, VR 시스템, AR 시스템, MR 시스템, 또는 그것의 임의의 조합의 부분일 수 있다. HMD 디바이스(200)는 몸체(220) 및 헤드 스트랩(230)을 포함할 수 있다. 도 2는 투시도에서 몸체(220)의 하부 측면(223), 전방 측면(225), 및 좌측 측면(227)을 도시한다. 헤드 스트랩(230)은 조정 가능하거나 또는 연장 가능한 길이를 가질 수 있다. 사용자가 사용자의 머리로 HMD 디바이스(200)를 장착하도록 허용하기 위해 HMD(200)의 몸체(220)와 헤드 스트랩(230) 사이에 충분한 공간이 있을 수 있다. 다양한 실시예들에서, HMD 디바이스(200)는 부가적인, 더 적은, 또는 상이한 구성요소들을 포함할 수 있다. 예를 들어, 몇몇 실시예들에서, HMD 디바이스(200)는 헤드 스트랩(230)보다는, 예를 들어, 이하의 도 3에 도시된 바와 같이 안경 템플들 및 템플 팁들을 포함할 수 있다.
HMD 디바이스(200)는 컴퓨터-생성 요소들과 물리적, 실-세계 환경의 가상 및/또는 증강 뷰들을 포함한 미디어를 사용자에게 제공할 수 있다. HMD 디바이스(200)에 의해 제공된 미디어의 예들은 이미지들(예컨대, 2-차원(2D) 또는 3-차원(3D) 이미지들), 비디오들(예컨대, 2D 또는 3D 비디오들), 오디오, 또는 그것의 임의의 조합을 포함할 수 있다. 이미지들 및 비디오들은 HMD 디바이스(200)의 몸체(220)에서 에워싸인 하나 이상의 디스플레이 어셈블리들(도 2에서 도시되지 않음)에 의해 사용자의 각각의 눈으로 제공될 수 있다. 다양한 실시예들에서, 하나 이상의 디스플레이 어셈블리들은 단일 전자 디스플레이 패널 또는 다수의 전자 디스플레이 패널들(예컨대, 하나의 디스플레이 패널은 사용자의 각각의 눈을 위한 것이다)을 포함할 수 있다. 전자 디스플레이 패널(들)의 예들은, 예를 들어, LCD, OLED 디스플레이, ILED 디스플레이, μLED 디스플레이, AMOLED, TOLED, 몇몇 다른 디스플레이, 또는 그것의 임의의 조합을 포함할 수 있다. HMD 디바이스(200)는 두 개의 아이 박스 영역들을 포함할 수 있다.
몇몇 구현들에서, HMD 디바이스(200)는 깊이 센서들, 모션 센서들, 위치 센서들, 및 눈 추적 센서들과 같은, 다양한 센서들(도시되지 않음)을 포함할 수 있다. 이들 센서들 중 일부는 감지를 위해 구조화된 광 패턴을 사용할 수 있다. 몇몇 구현들에서, HMD 디바이스(200)는 콘솔과 통신하기 위해 입력/출력 인터페이스를 포함할 수 있다. 몇몇 구현들에서, HMD 디바이스(200)는 HMD 디바이스(200) 내에서 애플리케이션들을 실행하며, 다양한 센서들로부터 HMD 디바이스(200)의 깊이 정보, 위치 정보, 가속 정보, 속도 정보, 예측된 미래 위치들, 또는 그것의 임의의 조합을 수신할 수 있는 가상 현실 엔진(도시되지 않음)을 포함할 수 있다. 몇몇 구현들에서, 가상 현실 엔진에 의해 수신된 정보는 하나 이상의 디스플레이 어셈블리들에 대한 신호(예컨대, 디스플레이 지시들)를 생성하기 위해 사용될 수 있다. 몇몇 구현들에서, HMD 디바이스(200)는 서로에 대하여 및 기준 포인트에 대하여 몸체(220) 상에서의 고정된 위치들에 위치된 로케이터들(도시되지 않음, 로케이터들(126)과 같은)을 포함할 수 있다. 로케이터들의 각각은 외부 이미징 디바이스에 의해 검출 가능한 광을 방출할 수 있다.
도 3은 본 출원에서 개시된 예들 중 일부를 구현하기 위한 안경의 형태에서의 근안 디스플레이(300)의 예의 투시도이다. 근안 디스플레이(300)는 도 1의 근안 디스플레이(120)의 특정 구현일 수 있으며, 가상 현실 디스플레이, 증강 현실 디스플레이, 및/또는 혼합 현실 디스플레이로서 동작하도록 구성될 수 있다. 근안 디스플레이(300)는 프레임(305) 및 디스플레이(310)를 포함할 수 있다. 디스플레이(310)는 사용자에게 콘텐트를 제공하도록 구성될 수 있다. 몇몇 실시예들에서, 디스플레이(310)는 디스플레이 전자장치 및/또는 디스플레이 광학계를 포함할 수 있다. 예를 들어, 도 1의 근안 디스플레이(120)에 대하여 상기 설명된 바와 같이, 디스플레이(310)는 LCD 디스플레이 패널, LED 디스플레이 패널, 또는 광학 디스플레이 패널(예컨대, 도파관 디스플레이 어셈블리)을 포함할 수 있다.
근안 디스플레이(300)는 프레임(305) 상에서 또는 그것 내에서 다양한 센서들(350a, 350b, 350c, 350d, 및 350e)을 추가로 포함할 수 있다. 몇몇 실시예들에서, 센서들(350a 내지 350e)은 하나 이상의 깊이 센서들, 모션 센서들, 위치 센서들, 관성 센서들, 또는 주변 광 센서들을 포함할 수 있다. 몇몇 실시예들에서, 센서들(350a 내지 350e)은 상이한 방향들에서 상이한 시야들을 나타내는 이미지 데이터를 생성하도록 구성된 하나 이상의 이미지 센서들을 포함할 수 있다. 몇몇 실시예들에서, 센서들(350a 내지 350e)은 근안 디스플레이(300)의 디스플레이된 콘텐트를 제어하거나 또는 영향을 주기 위해, 및/또는 근안 디스플레이(300)의 사용자에게 상호작용적 VR/AR/MR 경험을 제공하기 위해 입력 디바이스들로서 사용될 수 있다. 몇몇 실시예들에서, 센서들(350a 내지 350e)은 또한 입체 이미징을 위해 사용될 수 있다.
몇몇 실시예들에서, 근안 디스플레이(300)는 물리적 환경으로 광을 투사하기 위해 하나 이상의 조명기들(330)을 추가로 포함할 수 있다. 투사된 광은 상이한 주파수 대역들(예컨대, 가시 광, 적외선 광, 자외선 광 등)과 연관될 수 있으며, 다양한 목적들을 제공할 수 있다. 예를 들어, 조명기(들)(330)는 센서들(350a 내지 350e)이 어두운 환경 내에서 상이한 오브젝트들의 이미지들을 캡처하는 것을 돕기 위해 어두운 환경에서(또는 낮은 세기의 적외선 광, 자외선 광 등을 가진 환경에서) 광을 투사할 수 있다. 몇몇 실시예들에서, 조명기(들)(330)는 환경 내에서 오브젝트들로 특정한 광 패턴을 투사하기 위해 사용될 수 있다. 몇몇 실시예들에서, 조명기(들)(330)는 도 1에 대하여 상기 설명된 로케이터들(126)과 같은, 로케이터들로서 사용될 수 있다.
몇몇 실시예들에서, 근안 디스플레이(300)는 또한 고-분해능 카메라(340)를 포함할 수 있다. 카메라(340)는 시야에서 물리적 환경의 이미지들을 캡처할 수 있다. 캡처된 이미지들은, 예를 들어, 캡처된 이미지들에 가상 오브젝트들을 부가하거나 또는 캡처된 이미지들에서 물리적 오브젝트들을 수정하기 위해 가상 현실 엔진(예컨대, 도 1의 인공 현실 엔진(116))에 의해 프로세싱될 수 있으며, 프로세싱된 이미지들은 AR 또는 MR 애플리케이션들을 위한 디스플레이(310)에 의해 사용자에게 디스플레이될 수 있다.
도 4는 특정한 실시예들에 따른 도파관 디스플레이를 포함한 광학적 시스루 증강 현실 시스템(400)의 예를 예시한다. 증강 현실 시스템(400)은 프로젝터(410) 및 조합기(415)를 포함할 수 있다. 프로젝터(410)는 광원 또는 이미지 소스(412) 및 프로젝터 광학계(414)를 포함할 수 있다. 몇몇 실시예들에서, 광원 또는 이미지 소스(412)는 상기 설명된 하나 이상의 마이크로-LED 디바이스들을 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스(412)는 LCD 디스플레이 패널 또는 LED 디스플레이 패널과 같은, 가상 오브젝트들을 디스플레이하는 복수의 픽셀들을 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스(412)는 간섭성 또는 부분 간섭성 광을 생성하는 광원을 포함할 수 있다. 예를 들어, 이미지 소스(412)는 레이저 다이오드, 수직 공동 표면 방출 레이저, LED, 및/또는 상기 설명된 마이크로-LED를 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스(412)는 각각이 원색(예컨대, 적색, 녹색, 또는 청색)에 대응하는 단색 이미지 광을 방출하는 복수의 광원들(예컨대, 상기 설명된 마이크로-LED의 어레이)을 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스(412)는 마이크로-LED들의 3개의 2-차원 어레이들을 포함할 수 있으며, 여기에서 마이크로-LED들의 각각의 2-차원 어레이는 원색(예컨대, 적색, 녹색, 또는 청색)의 광을 방출하도록 구성된 마이크로-LED들을 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스(412)는 공간 광 변조기와 같은, 광학 패턴 발생기를 포함할 수 있다. 프로젝터 광학계(414)는 광을 확장하고, 시준하고, 스캔하거나, 또는 이미지 소스(412)로부터 조합기(415)로 투사하는 것과 같은, 이미지 소스(412)로부터의 광을 조절할 수 있는 하나 이상의 광학 구성요소들을 포함할 수 있다. 하나 이상의 광학 구성요소들은, 예를 들어, 하나 이상의 렌즈들, 액체 렌즈들, 미러들, 애퍼처들, 및/또는 격자들을 포함할 수 있다. 예를 들어, 몇몇 실시예들에서, 이미지 소스(412)는 마이크로-LED들의 하나 이상의 1-차원 어레이들 또는 가늘고 긴 2-차원 어레이들을 포함할 수 있으며, 프로젝터 광학계(414)는 이미지 프레임들을 생성하기 위해 마이크로-LED들의 1-차원 어레이들 또는 가늘고 긴 2-차원 어레이들을 스캔하도록 구성된 하나 이상의 1-차원 스캐너들(예컨대, 마이크로-미러들 또는 프리즘들)을 포함할 수 있다. 몇몇 실시예들에서, 프로젝터 광학계(414)는 이미지 소스(412)로부터의 광의 스캐닝을 허용하는 복수의 전극들을 가진 액체 렌즈(예컨대, 액정 렌즈)를 포함할 수 있다.
조합기(415)는 프로젝터(410)로부터의 광을 조합기(415)의 기판(420)으로 결합하기 위한 입력 커플러(430)를 포함할 수 있다. 조합기(415)는 제1 파장 범위에서의 광의 적어도 50%를 투과하며 제2 파장 범위에서의 광의 적어도 25%를 반사할 수 있다. 예를 들어, 제1 파장 범위는 약 400nm 내지 약 650nm의 가시 광일 수 있으며, 제2 파장 범위는 예를 들어, 약 800nm 내지 약 1000nm의 적외선 대역에 있을 수 있다. 입력 커플러(430)는 볼륨 홀로그램 격자, 회절성 광학 요소(DOE)(예컨대, 표면-양각 격자), 기판(420)의 경사진 표면, 또는 회절성 커플러(예컨대, 지 또는 프리즘)를 포함할 수 있다. 입력 커플러(430)는 가시 광에 대해 30%, 50%, 75%, 90% 이상의 커플링 효율을 가질 수 있다. 기판(420)으로 결합된 광은 예를 들어, 총 내부 반사(TIR)를 통해 기판(420) 내에서 전파될 수 있다. 기판(420)은 안경의 렌즈의 형태에 있을 수 있다. 기판(420)은 평평한 또는 곡선 표면을 가질 수 있으며, 유리, 석영, 플라스틱, 폴리머, 폴리(메틸 메타크릴레이트)(PMMA), 수정, 또는 세라믹과 같은, 하나 이상의 유형들의 유전체 재료들을 포함할 수 있다. 기판의 두께는 범위가 예를 들어, 약 1mm 미만 내지 약 10mm 이상에 이를 수 있다. 기판(420)은 가시 광에 투명할 수 있다.
기판(420)은 기판(420)으로부터 유도되며 기판(420) 내에서 전파된 광의 적어도 일 부분을 추출하며, 추출된 광(460)을 증강 현실 시스템(400)의 사용자의 눈(490)으로 향하게 하도록 구성된 복수의 출력 커플러들(440)을 포함하거나 또는 그것에 결합될 수 있다. 입력 커플러(430)로서, 출력 커플러들(440)은 격자 커플러들(예컨대, 볼륨 홀로그램 격자들 또는 표면-양각 격자들), 다른 DOE들, 프리즘들 등을 포함할 수 있다. 출력 커플러들(440)은 상이한 위치들에서 상이한 커플링(예컨대, 회절) 효율들을 가질 수 있다. 기판(420)은 또한 조합기(415) 앞에 있는 환경으로부터의 광(450)이 적은 손실을 갖고 또는 손실 없이 통과하도록 허용할 수 있다. 출력 커플러들(440)은 또한 광(450)이 적은 손실을 갖고 통과하도록 허용할 수 있다. 예를 들어, 몇몇 구현들에서, 출력 커플러들(440)은 광(450)이 적은 손실을 갖고 굴절되거나 또는 그 외 출력 커플러들(440)을 통과할 수 있도록 광(450)에 대해 낮은 회절 효율을 가질 수 있으며, 따라서 추출된 광(460)보다 높은 세기를 가질 수 있다. 몇몇 구현들에서, 출력 커플러들(440)은 광(450)에 대한 높은 회절 효율을 가질 수 있으며 적은 손실을 갖고 광을 특정한 원하는 방향들(즉, 회절 각들)로 회절시킬 수 있다. 그 결과, 사용자는 조합기(415)의 앞에 있는 환경의 조합된 이미지들 및 프로젝터(410)에 의해 투사된 가상 오브젝트들을 볼 수 있을 것이다.
도 5a는 특정한 실시예들에 따른 도파관 디스플레이(530)를 포함한 근안 디스플레이(NED) 디바이스(500)의 예를 예시한다. NED 디바이스(500)는 근안 디스플레이(120), 증강 현실 시스템(400), 또는 또 다른 유형의 디스플레이 디바이스의 예일 수 있다. NED 디바이스(500)는 광원(510), 투사 광학계(520), 및 도파관 디스플레이(530)를 포함할 수 있다. 광원(510)은 적색 광 방출기들(512)의 패널, 녹색 광 방출기들(514)의 패널, 및 청색 광 방출기들(516)의 패널과 같은, 상이한 컬러들에 대한 광 방출기들의 다수의 패널들을 포함할 수 있다. 적색 광 방출기들(512)은 어레이로 조직되고; 녹색 광 방출기들(514)은 어레이로 조직되며; 청색 광 방출기들(516)은 어레이로 조직된다. 광원(510)에서 광 방출기들의 치수 및 피치들은 작을 수 있다. 예를 들어, 각각의 광 방출기는 2㎛ 미만(예컨대, 약 1.2㎛)인 직경을 가질 수 있으며 피치는 2㎛ 미만(예컨대, 약 1.5㎛)일 수 있다. 이와 같이, 각각의 적색 광 방출기들(512), 녹색 광 방출기들(514), 및 청색 광 방출기들(516)에서 광 방출기들의 수는 960×720, 1280×720, 1440×1080, 1920×1080, 2160×1080, 또는 2560×1080 픽셀들과 같은, 디스플레이 이미지에서 픽셀들의 수 이상일 수 있다. 따라서, 디스플레이 이미지는 광원(510)에 의해 동시에 생성될 수 있다. 스캐닝 요소는 NED 디바이스(500)에서 사용되지 않을 수 있다.
도파관 디스플레이(530)에 이르기 전에, 광원(510)에 의해 방출된 광은 렌즈 어레이를 포함할 수 있는, 투사 광학계(520)에 의해 조절될 수 있다. 투사 광학계(520)는 광원(510)에 의해 방출된 광을 도파관 디스플레이(530)로 시준하거나 또는 포커싱할 수 있으며, 이것은 광원(510)에 의해 방출된 광을 도파관 디스플레이(530)로 결합하기 위한 커플러(532)를 포함할 수 있다. 도파관 디스플레이(530)로 결합된 광은 예를 들어, 도 4에 대하여 상기 설명된 바와 같이 총 내부 반사를 통해 도파관 디스플레이(530) 내에서 전파될 수 있다. 커플러(532)는 또한 도파관 디스플레이(530) 내에서 도파관 디스플레이(530) 밖으로 및 사용자의 눈(590)을 향해 전파된 광의 부분들을 결합할 수 있다.
도 5b는 특정한 실시예들에 따른 도파관 디스플레이(580)를 포함한 근안 디스플레이(NED) 디바이스(550)의 예를 예시한다. 몇몇 실시예들에서, NED 디바이스(550)는 광원(540)으로부터 사용자의 눈(590)이 위치될 수 있는 이미지 필드로 광을 투사하기 위해 스캐닝 미러(570)를 사용할 수 있다. NED 디바이스(550)는 근안 디스플레이(120), 증강 현실 시스템(400), 또는 또 다른 유형의 디스플레이 디바이스의 예일 수 있다. 광원(540)은 적색 광 방출기들(542)의 다수의 로우들, 녹색 광 방출기들(544)의 다수의 로우들, 및 청색 광 방출기들(546)의 다수의 로우들과 같은, 상이한 컬러들의 광 방출기들의 하나 이상의 로우들 또는 하나 이상의 컬럼들을 포함할 수 있다. 예를 들어, 적색 광 방출기들(542), 녹색 광 방출기들(544), 및 청색 광 방출기들(546)은 각각 N개의 로우들을 포함할 수 있으며, 각각의 로우는, 예를 들어, 2560개의 광 방출기들(픽셀들)을 포함한다. 적색 광 방출기들(542)은 어레이로 조직되고; 녹색 광 방출기들(44)은 어레이로 조직되며; 청색 광 방출기들(546)은 어레이로 조직된다. 몇몇 실시예들에서, 광원(540)은 각각의 컬러에 대한 광 방출기들의 단일 라인을 포함할 수 있다. 몇몇 실시예들에서, 광원(540)은 적색, 녹색, 및 청색 컬러들의 각각에 대한 광 방출기들의 다수의 컬럼들을 포함할 수 있으며, 각각의 컬럼은 예를 들어, 1080개의 광 방출기들을 포함할 수 있다. 몇몇 실시예들에서, 광원(540)에서 광 방출기들의 치수들 및/또는 피치들은 비교적 클 수 있으며(예컨대, 약 3 내지 5㎛) 따라서 광원(540)은 전체 디스플레이 이미지를 동시에 생성하기 위한 충분한 광 방출기들을 포함하지 않을 수 있다. 예를 들어, 단일 컬러를 위한 광 방출기들의 수는 디스플레이 이미지에서 픽셀들의 수(예컨대, 2560×1080 픽셀들)보다 적을 수 있다. 광원(540)에 의해 방출된 광은 광의 시준된 또는 분기 빔들의 세트일 수 있다.
스캐닝 미러(570)에 이르기 전에, 광원(540)에 의해 방출된 광은 시준 렌즈들 또는 프리폼 광학 요소(560)와 같은, 다양한 광학 디바이스들에 의해 조절될 수 있다. 프리폼 광학 요소(560)는, 예를 들어, 약 90°이상만큼 광원(540)에 의해 방출된 광의 전파 방향을 변경하는 것과 같은, 예를 들어, 광원(540)에 의해 방출된 광을 스캐닝 미러(570)로 향하게 할 수 있는 다-면 프리즘 또는 또 다른 광 폴딩 요소를 포함할 수 있다. 몇몇 실시예들에서, 프리폼 광학 요소(560)는 광을 스캔하기 위해 회전 가능할 수 있다. 스캐닝 미러(570) 및/또는 프리폼 광학 요소(560)는 광원(540)에 의해 방출된 광을, 광원(540)에 의해 방출된 광을 도파관 디스플레이(580)로 결합하기 위해 커플러(582)를 포함할 수 있는, 도파관 디스플레이(580)로 반사하며 투사할 수 있다. 도파관 디스플레이(580)로 결합된 광은 예를 들어, 도 4에 대하여 상기 설명된 바와 같이 총 내부 반사를 통해 도파관 디스플레이(580) 내에서 전파될 수 있다. 커플러(582)는 또한 도파관 디스플레이(580) 내에서 도파관 디스플레이(580) 밖으로 및 사용자의 눈(590)을 향해 전파된 광의 부분들을 결합할 수 있다.
스캐닝 미러(570)는 미세전자기계 시스템(MEMS) 미러 또는 임의의 다른 적절한 미러들을 포함할 수 있다. 스캐닝 미러(570)는 하나 또는 두 개의 치수들에서 스캔하기 위해 회전할 수 있다. 스캐닝 미러(570)가 회전함에 따라, 광원(540)에 의해 방출된 광은 각각의 스캐닝 사이클에서 도파관 디스플레이(580)로 투사되며 도파관 디스플레이(580)에 의해 사용자의 눈(590)으로 향해질 수 있도록 도파관 디스플레이(580)의 상이한 면적들로 향해질 수 있다. 예를 들어, 광원(540)이 하나 이상의 로우들 또는 컬럼들에서 모든 픽셀들에 대한 광 방출기들을 포함하는 실시예들에서, 스캐닝 미러(570)는 이미지를 스캔하기 위해 컬럼 또는 로우 방향으로(예컨대, x 또는 y 방향) 회전될 수 있다. 광원(540)이 하나 이상의 로우들 또는 컬럼들에서 모두가 아닌 몇몇 픽셀들에 대한 광 방출기들을 포함하는 실시예들에서, 스캐닝 미러(570)는 디스플레이 이미지를 투사하기 위해(예컨대, 래스터-형 스캐닝 패턴을 사용하여) 로우 및 컬럼 양쪽 방향들로(예컨대, x 및 y 방향들 모두) 회전될 수 있다.
NED 디바이스(550)는 미리 정의된 디스플레이 기간들에서 동작할 수 있다. 디스플레이 기간(예컨대, 디스플레이 사이클)은 전체 이미지가 스캔되거나 또는 투사되는 시간의 지속기간을 나타낼 수 있다. 예를 들어, 디스플레이 기간은 원하는 프레임 레이트의 왕복일 수 있다. 스캐닝 미러(570)를 포함하는 NED 디바이스(550)에서, 디스플레이 기간은 또한 스캐닝 기간 또는 스캐닝 사이클로서 불리울 수 있다. 광원(540)에 의한 광 발생은 스캐닝 미러(570)의 회전과 동기화될 수 있다. 예를 들어, 각각의 스캐닝 사이클은 다수의 스캐닝 단계들을 포함할 수 있으며, 여기에서 광원(540)은 각각의 개별적인 스캐닝 단계에서 상이한 광 패턴을 생성할 수 있다.
각각의 스캐닝 사이클에서, 스캐닝 미러(570)가 회전함에 따라, 디스플레이 이미지는 도파관 디스플레이(580) 및 사용자의 눈(590)으로 투사될 수 있다. 디스플레이 이미지의 주어진 픽셀 위치의 실제 컬러 값 및 광 세기(예컨대, 밝기)는 스캐닝 기간 동안 픽셀 위치를 비추는 3개의 컬러들(예컨대, 적색, 녹색, 및 청색)의 광 빔들의 평균일 수 있다. 스캐닝 기간을 완료한 후, 스캐닝 미러(570)는 다음 디스플레이 이미지의 첫 몇 개의 로우들에 대한 광을 투사하기 위해 초기 위치로 다시 되돌아갈 수 있거나 또는 다음 디스플레이 이미지에 대한 광을 투사하기 위해 역 방향 또는 스캔 패턴으로 회전할 수 있으며, 여기에서 구동 신호들의 새로운 세트가 광원(540)으로 공급될 수 있다. 스캐닝 미러(570)가 각각의 스캐닝 사이클에서 회전함에 따라 동일한 프로세스가 반복될 수 있다. 이와 같이, 상이한 이미지들은 상이한 스캐닝 사이클들에서 사용자의 눈(590)으로 투사될 수 있다.
도 6은 특정한 실시예들에 따른 근안 디스플레이 시스템(600)에서 이미지 소스 어셈블리(610)의 예를 예시한다. 이미지 소스 어셈블리(610)는, 예를 들어, 사용자의 눈들로 투사될 디스플레이 이미지들을 생성할 수 있는 디스플레이 패널(640), 및 도 4 내지 도 5b에 대하여 상기 설명된 바와 같이 디스플레이 패널(640)에 의해 생성된 디스플레이 이미지들을 도파관 디스플레이로 투사할 수 있는 프로젝터(650)를 포함할 수 있다. 디스플레이 패널(640)은 광원(642) 및 광원(642)에 대한 구동기 회로(644)를 포함할 수 있다. 광원(642)은 예를 들어, 광원(510 또는 540)을 포함할 수 있다. 프로젝터(650)는, 예를 들어, 상기 설명된 프리폼 광학 요소(560), 스캐닝 미러(570), 및/또는 투사 광학계(520)를 포함할 수 있다. 근안 디스플레이 시스템(600)은 또한 광원(642) 및 프로젝터(650)(예컨대, 스캐닝 미러(570))를 동시에 제어하는 제어기(620)를 포함할 수 있다. 이미지 소스 어셈블리(610)는 이미지 광을 생성하며 이를 도파관 디스플레이(530 또는 580)와 같은, 도파관 디스플레이(도 6에서 도시되지 않음)로 출력할 수 있다. 상기 설명된 바와 같이, 도파관 디스플레이는 하나 이상의 입력-결합 요소들에서 이미지 광을 수신하며, 수신된 이미지 광을 하나 이상의 출력-결합 요소들로 유도할 수 있다. 입력 및 출력 결합 요소들은, 예를 들어, 회절 격자, 홀로그램 격자, 프리즘, 또는 그것의 임의의 조합을 포함할 수 있다. 입력-결합 요소는 총 내부 반사가 도파관 디스플레이를 갖고 발생하도록 택하여질 수 있다. 출력-결합 요소는 도파관 디스플레이의 밖으로 총 내부 반사된 이미지 광의 부분들을 결합할 수 있다.
상기 설명된 바와 같이, 광원(642)은 어레이 또는 매트릭스로 배열된 복수의 광 방출기들을 포함할 수 있다. 각각의 광 방출기는, 적색 광, 청색 광, 녹색 광, 적외선 광 등과 같은, 단색 광을 방출할 수 있다. RGB 컬러들이 종종 본 개시에서 논의되지만, 본 출원에서 설명된 실시예들은 원색들로서 적색, 녹색, 및 청색에 제한되지 않는다. 다른 컬러들이 또한 근안 디스플레이 시스템(600)의 원색들로서 사용될 수 있다. 몇몇 실시예들에서, 실시예에 따른 디스플레이 패널은 3개보다 많은 원색들을 사용할 수 있다. 광원(642)에서 각각의 픽셀은 적색 마이크로-LED, 녹색 마이크로-LED, 및 청색 마이크로-LED를 포함하는 3개의 서브픽셀들을 포함할 수 있다. 반도체 LED는 일반적으로 반도체 재료들의 다수의 층들 내에 활성 발광 층을 포함한다. 반도체 재료들의 다수의 층들은 상이한 화합물 재료들 또는 상이한 도펀트들 및/또는 상이한 도핑 밀도들을 가진 동일한 베이스 재료를 포함할 수 있다. 예를 들어, 반도체 재료들의 다수의 층들은 n-형 재료 층, 헤테로-구조들(예컨대, 하나 이상의 양자 우물들)을 포함할 수 있는 활성 영역, 및 p-형 재료 층을 포함할 수 있다. 반도체 재료들의 다수의 층들은 특정한 배향을 가진 기판의 표면상에서 성장될 수 있다. 몇몇 실시예들에서, 광 추출 효율을 증가시키기 위해, 반도체 재료들의 층들 중 적어도 일부를 포함하는 메사가 형성될 수 있다.
제어기(620)는 광원(642) 및/또는 프로젝터(650)의 동작과 같은, 이미지 소스 어셈블리(610)의 이미지 렌더링 동작들을 제어할 수 있다. 예를 들어, 제어기(620)는 하나 이상의 디스플레이 이미지들을 렌더링하기 위해 이미지 소스 어셈블리(610)에 대한 지시들을 결정할 수 있다. 지시들은 디스플레이 지시들 및 스캐닝 지시들을 포함할 수 있다. 몇몇 실시예들에서, 디스플레이 지시들은 이미지 파일(예컨대, 비트맵 파일)을 포함할 수 있다. 디스플레이 지시들은 예를 들어, 도 1에 대하여 상기 설명된 콘솔(110)과 같은, 콘솔로부터 수신될 수 있다. 스캐닝 지시들은 이미지 광을 생성하기 위해 이미지 소스 어셈블리(610)에 의해 사용될 수 있다. 스캐닝 지시들은, 예를 들어, 이미지 광의 소스의 유형(예컨대, 단색성 또는 다색성), 스캐닝 레이트, 스캐닝 장치의 배향, 하나 이상의 조명 파라미터들, 또는 그것의 임의의 조합을 특정할 수 있다. 제어기(620)는 본 개시의 다른 양상들을 모호하게 하지 않도록 여기에서 도시되지 않은 하드웨어, 소프트웨어, 및/또는 펌웨어의 조합을 포함할 수 있다.
몇몇 실시예들에서, 제어기(620)는 디스플레이 디바이스의 그래픽 프로세싱 유닛(GPU)일 수 있다. 다른 실시예들에서, 제어기(620)는 다른 종류들의 프로세서들일 수 있다. 제어기(620)에 의해 수행된 동작들은 디스플레이에 대한 콘텐트를 취하는 것 및 콘텐트를 별개의 섹션들로 나누는 것을 포함할 수 있다. 제어기(620)는 강원(642)의 개개의 소스 요소에 대응하는 어드레스 및/또는 개개의 소스 요소에 적용된 전기 바이어스를 포함하는 스캐닝 지시들을 광원(642)으로 제공할 수 있다. 제어기(620)는 궁극적으로 사용자에게 디스플레이된 이미지에서 픽셀들의 하나 이상의 로우들에 대응하는 광 방출기들을 사용하여 별개의 섹션들을 순차적으로 제공하도록 광원(642)에 지시할 수 있다. 제어기(620)는 또한 광의 상이한 조정들을 수행하도록 프로젝터(650)에 지시할 수 있다. 예를 들어, 제어기(620)는 도 5b에 대하여 상기 설명된 바와 같이 도파관 디스플레이(예컨대, 도파관 디스플레이(580))의 결합 요소의 상이한 면적들에 대해 별개의 섹션들을 스캔하도록 프로젝터(650)를 제어할 수 있다. 이와 같이, 도파관 디스플레이의 사출 동공에서, 각각의 별개의 부분은 상이한 각각의 위치에서 제공된다. 각각의 별개의 섹션이 상이한 각각의 시간에 제공되는 동안, 별개의 섹션들의 프리젠테이션 및 스캐닝은 사용자의 눈이 상이한 섹션들을 단일 이미지 또는 일련의 이미지들에 통합할 수 있도록 충분히 빠르게 발생한다.
이미지 프로세서(630)는 범용 프로세서 및/또는 본 출원에서 설명된 피처들을 수행하는데 전용되는 하나 이상의 애플리케이션-특정 회로들일 수 있다. 일 실시예에서, 범용 프로세서는 프로세서가 본 출원에서 설명된 특정한 프로세스들을 수행하게 하는 소프트웨어 지시들을 실행하기 위해 메모리에 결합될 수 있다. 또 다른 실시예에서, 이미지 프로세서(630)는 특정한 피처들을 수행하는데 전용되는 하나 이상의 회로들일 수 있다. 도 6에서의 이미지 프로세서(630)는 제어기(620) 및 구동기 회로(644)로부터 분리되는 독립형 유닛으로서 도시되지만, 이미지 프로세서(630)는 다른 실시예들에서 제어기(620) 또는 구동기 회로(644)의 서브-유닛일 수 있다. 다시 말해서, 이들 실시예들에서, 제어기(620) 또는 구동기 회로(644)는 이미지 프로세서(630)의 다양한 이미지 프로세싱 기능들을 수행할 수 있다. 이미지 프로세서(630)는 또한 이미지 프로세싱 회로로서 불리울 수 있다.
도 6에 도시된 예에서, 광원(642)은 제어기(620) 또는 이미지 프로세서(630)로부터 전송된 데이터 또는 지시들(예컨대, 디스플레이 및 스캐닝 지시들)에 기초하여, 구동기 회로(644)에 의해 구동될 수 있다. 일 실시예에서, 구동기 회로(644)는 광원(642)의 다양한 광 방출기들에 연결하고 그것을 기계적으로 유지하는 회로 패널을 포함할 수 있다. 광원(642)은 제어기(620)에 의해 설정되며 이미지 프로세서(630) 및 구동기 회로(644)에 의해 잠재적으로 조정되는 하나 이상의 조명 파라미터들에 따라 광을 방출할 수 있다. 조명 파라미터는 광을 발생시키기 위해 광원(642)에 의해 사용될 수 있다. 조명 파라미터는, 예를 들어, 소스 파장, 펄스 레이트, 펄스 진폭, 빔 유형(연속 또는 펄싱), 방출된 광에 영향을 줄 수 있는 다른 파라미터(들), 또는 그것의 임의의 조합을 포함할 수 있다. 몇몇 실시예들에서, 광원(642)에 의해 발생된 소스 광은 적색 광, 녹색 광, 및 청색 광, 또는 그것의 임의의 조합의 다수의 빔들을 포함할 수 있다.
프로젝터(650)는 광원(642)에 의해 발생된 이미지 광을 포커싱하는 것, 조합하는 것, 조절하는 것, 또는 스캔하는 것과 같은, 광학 기능들의 세트를 수행할 수 있다. 몇몇 실시예들에서, 프로젝터(650)는 조합 어셈블리, 광 조절 어셈블리, 또는 스캐닝 미러 어셈블리를 포함할 수 있다. 프로젝터(650)는 광원(642)으로부터의 광을 광학적으로 조정하며 잠재적으로 재-지향시키는 하나 이상의 광학 구성요소들을 포함할 수 있다. 광의 조정의 일 예는 확장하는 것, 시준하는 것, 하나 이상의 과학 에러들(예컨대, 시야 곡률, 색 수차 등)을 정정하는 것, 광의 몇몇 다른 조정들, 또는 그것의 임의의 조합과 같은, 광을 조절하는 것을 포함할 수 있다. 프로젝터(650)의 광학 구성요소들은, 예를 들어, 렌즈들, 미러들, 애퍼처들, 격자들, 또는 그것의 임의의 조합을 포함할 수 있다.
프로젝터(650)는 이미지 광이 도파관 디스플레이를 향해 특정한 배향들로 투사되도록 그것의 하나 이상의 반사성 및/또는 굴절성 부분들을 통해 이미지 광을 재지향시킬 수 있다. 이미지 광이 재지향되는 위치는 하나 이상의 반사성 및/또는 굴절성 부분들의 특정 배향들에 의존할 수 있다. 몇몇 실시예들에서, 프로젝터(650)는 적어도 2차원에서 스캔하는 단일 스캐닝 미러를 포함한다. 다른 실시예들에서, 프로젝터(650)는 각각이 서로에 직교하는 방향들로 스캔하는 복수의 스캐닝 미러들을 포함할 수 있다. 프로젝터(650)는 래스터 스캔(수평으로 또는 수직으로), 이중-공진 스캔, 또는 그것의 임의의 조합을 수행할 수 있다. 몇몇 실시예들에서, 프로젝터(650)는 2차원들을 따라 스캔하며 사용자의 눈들로 제공된 미디어의 2-차원 투사된 이미지를 생성하기 위해 발진의 특정 주파수를 갖고 수평 및/또는 수직 방향들을 따라 제어된 진동을 수행할 수 있다. 다른 실시예들에서, 프로젝터(650)는 하나 이상의 스캐닝 미러들과 유사한 또는 동일한 기능을 제공할 수 있는 렌즈 또는 프리즘을 포함할 수 있다. 몇몇 실시예들에서, 이미지 소스 어셈블리(610)는 프로젝터를 포함하지 않을 수 있으며, 여기에서 광원(642)에 의해 방출된 광은 도파관 디스플레이에 직접 입사될 수 있다.
도 7a는 수직 메사 구조를 가진 LED(700)의 예를 예시한다. LED(700)는 광원(510, 540, 또는 642)에서의 광 방출기일 수 있다. LED(700)는 다수의 층들의 반도체 재료들과 같은, 무기 재료들로 만든 마이크로-LED일 수 있다. 계층형 반도체 발광 디바이스는 다수의 층들의 III-V 반도체 재료들을 포함할 수 있다. III-V 반도체 재료는 질소(N), 인(P), 비소(As), 또는 안티모니(Sb)와 같은, 그룹 V 원소와 조합하여, 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은, 하나 이상의 그룹 III 원소를 포함할 수 있다. III-V 반도체 재료의 그룹 V 원소가 질소를 포함할 때, III-V 반도체 재료는 III-질화물 재료로 불리운다. 계층형 반도체 발광 디바이스는 증기-상 에피택시(VPE), 액체-상 에피택시(LPE), 분자 빔 에피택시(MBE), 또는 금속유기 화학 증기 기상(MOCVD)과 같은 기술들을 사용하여 기판상에 다수의 에피택셜 층들을 성장시킴으로써 제조될 수 있다. 예를 들어, 반도체 재료들의 층들은 GaN, GaAs, 또는 GaP 기판과 같은, 특정한 결정 격자 배향(예컨대, 극성, 비극성, 또는 반-극성 배향)을 가진 기판, 또는 이에 제한되지 않지만, 사파이어, 실리콘 탄화물, 실리콘, 아연 산화물, 붕소 질화물, 리튬 알루민산염, 리늄 니오브산염, 게르마늄, 알루미늄 질화물, 리튬 몰식자산염, 부분 치환 스피넬들, 또는 베타-LiAlO2 구조를 공유한 4급 정방정계 산화물들을 포함한 기판상에서 층별로 성장될 수 있으며, 여기에서 기판은 성장 표면으로서 특정 평면을 노출하기 위해 특정 방향으로 절단될 수 있다.
도 7a에 도시된 예에서, LED(700)는 예를 들어, 사파이어 기판 또는 GaN 기판을 포함할 수 있는, 기판(710)을 포함할 수 있다. 반도체 층(720)은 기판(710) 상에 성장될 수 있다. 반도체 층(720)은 GaN과 같은, III-V 재료를 포함할 수 있으며 p-도핑되거나(예컨대, Mg, Ca, Zn, 또는 Be로) 또는 n-도핑될(예컨대, Si 또는 Ge로) 수 있다. 하나 이상의 활성 층들(730)은 활성 영역을 형성하기 위해 반도체 층(720) 상에 성장될 수 있다. 활성 층(730)은 하나 이상의 InGaN 층들, 하나 이상의 AlInGaP 층들, 및/또는 하나 이상의 GaN 층들과 같은, III-V 재료들을 포함할 수 있으며, 이것은 하나 이상의 양자 우물들 또는 MQW들과 같은, 하나 이상의 헤테로구조들을 형성할 수 있다. 반도체 층(740)은 활성 층(730) 상에 성장될 수 있다. 반도체 층(740)은 GaN과 같은, III-V 재료를 포함할 수 있으며, p-도핑되거나(예컨대, Mg, Ca, Zn, 또는 Be로) 또는 n-도핑될(예컨대, Si 또는 Ge로) 수 있다. 반도체 층(720) 및 반도체 층(740) 중 하나는 p-형 층일 수 있으며 다른 하나는 n-형 층일 수 있다. 반도체 층(720) 및 반도체 층(740)은 발광 영역을 형성하기 위해 활성 층(730)을 끼워넣는다. 예를 들어, LED(700)는 마그네슘으로 도핑된 p-형 GaN의 층과 실리콘 또는 산소로 도핑된 n-형 GaN의 층 사이에 위치된 InGaN의 층을 포함할 수 있다. 몇몇 실시예들에서, LED(700)는 아연 또는 마그네슘으로 도핑된 p-형 AlInGaP의 층 및 셀레늄, 실리콘, 또는 텔루륨으로 도핑된 n-형 AlInGaP의 층 사이에 위치된 AlInGaP의 층을 포함할 수 있다.
몇몇 실시예들에서, 전자-저지 층(EBL)(도 7a에 도시되지 않음)은 활성 층(730)과 반도체 층(720) 또는 반도체 층(740) 중 적어도 하나 사이에 층을 형성하기 위해 성장될 수 있다. EBL은 전자 누설 전류를 감소시키며 LED의 효율을 개선할 수 있다. 몇몇 실시예들에서, P+ 또는 P++과 같은, 고농도-도핑된 반도체 층(750)은 반도체 층(740) 상에 형성되며 옴 접촉을 형성하고 디바이스의 접촉 임피던스를 감소시키기 위한 접촉 층으로서 동작할 수 있다. 몇몇 실시예들에서, 도전성 층(750)은 고농도-도핑된 반도체 층(750) 상에 형성될 수 있다. 도전성 층(760)은, 예를 들어, 인듐 주석 산화물(ITO) 또는 Al/Ni/Au 막을 포함할 수 있다. 일 예에서, 도전성 층(760)은 투명한 ITO 층을 포함할 수 있다.
반도체 층(720)(예컨대, n-GaN 층)과 접촉하기 위해서 및 LED(700)로부터 활성 층(730)에 의해 방출된 광을 보다 효율적으로 추출하기 위해, 반도체 재료 층들(고농도-도핑된 반도체 층(750), 반도체 층(740), 활성 층(730), 및 반도체 층(720)을 포함한)은 반도체 층(720)을 노출하고 층들(720 내지 760)을 포함하는 메사 구조를 형성하기 위해 에칭될 수 있다. 메사 구조는 디바이스 내에 캐리어들을 가둘 수 있다. 메사 구조를 에칭하는 것은 성장 평면들에 직교할 수 있는, 메사 측벽들(732)의 형성을 야기할 수 있다. 패시베이션 층(770)은 메사 구조의 측벽들(732) 상에 형성될 수 있다. 패시베이션 층(770)은 SiO2 층과 같은, 산화물 층을 포함할 수 있으며, LED(700) 밖으로 방출된 광을 반사하기 위해 반사기로서 동작할 수 있다. Al, Au, Ni, Ti, 또는 그것의 임의의 조합과 같은, 금속 층을 포함할 수 있는, 접촉 층(780)은 반도체 층(720) 상에 형성될 수 있으며, LED(700)의 전극으로서 동작할 수 있다. 또한, Al/Ni/Au 금속 층과 같은, 또 다른 접촉 층(790)은 도전성 층(760) 상에 형성될 수 있으며 LED(700)의 또 다른 전극으로서 동작할 수 있다.
전압 신호가 접촉 층들(780 및 790)에 인가될 때, 전자들 및 홀들은 활성 층(730)에서 재조합할 수 있으며, 여기에서 전자들 및 홀들의 재조합은 광자 방출을 야기할 수 있다. 방출된 광자들의 파장 및 에너지는 활성 층(730)에서 원자가 대역 및 전도 대역 사이에서의 에너지 밴드갭에 의존할 수 있다. 예를 들어, InGaN 활성 층들은 녹색 또는 청새 광을 방출할 수 있고, AlGaN 활성 층들은 청색 내지 자외선 광을 방출할 수 있지만, AlInGaP 활성 층들은 적색, 주황색, 황색, 또는 녹색 광을 방출할 수 있다. 방출된 광자들은 패시베이션 층(770)에 의해 반사될 수 있으며 최상부(예컨대, 도전성 층(760) 및 접촉 층(790) 또는 최하부(예컨대, 기판(710))로부터 LED(700)를 빠져나갈 수 있다.
몇몇 실시예들에서, LED(700)는 방출된 광을 포커싱하거나 또는 시준하거나 또는 방출된 광을 도파관으로 결합하기 위해, 기판(710)과 같은, 광 방출 표면상에, 렌즈와 같은 하나 이상의 다른 구성요소들을 포함할 수 있다. 몇몇 실시예들에서, LED는 평면, 원뿔형, 반-포물형, 또는 포물형과 같은, 또 다른 형태의 메사를 포함할 수 있으며, 메사의 베이스 면적은 원형, 직사각형, 육각형, 또는 삼각형일 수 있다. 예를 들어, LED는 곡선 형태(예컨대, 포물면 형태) 및/또는 비-곡선 형태(예컨대, 원뿔 형태)의 메사를 포함할 수 있다. 메사는 절단형 또는 비-절단형일 수 있다.
도 7b는 포물형 메사 구조를 가진 LED(705)의 예의 단면도이다. LED(700)와 유사하게, LED(705)는 다수의 층들의 III-V 반도체 재료들과 같은, 다수의 층들의 반도체 재료들을 포함할 수 있다. 반도체 재료 층들은 GaN 기판 또는 사파이어 기판과 같은, 기판(715) 상에 에피택셜 성장될 수 있다. 예를 들어, 반도체 층(725)은 기판(715) 상에 성장될 수 있다. 반도체 층(725)은 GaN과 같은, III-V 재료를 포함할 수 있으며, p-도핑되거나(예컨대, Mg, Ca, Zn, 또는 Be로) 또는 n-도핑될(예컨대, Si 또는 Ge로) 수 있다. 하나 이상의 활성 층(735)은 반도체 층(725) 상에 성장될 수 있다. 활성 층(735)은 하나 이상의 InGaN 층들, 하나 이상의 AlInGaP 층들, 및/또는 하나 이상의 GaN 층들과 같은, III-V 재료들을 포함할 수 있으며, 이것은 하나 이상의 양자 우물들과 같은, 하나 이상의 헤테로구조들을 형성할 수 있다. 반도체 층(745)은 활성 층(735) 상에 성장될 수 있다. 반도체 층(745)은 GaN과 같은, III-V 재료를 포함할 수 있으며, p-도핑되거나(예컨대, Mg, Ca, Zn, 또는 Be로) 또는 n-도핑될(예컨대, Si 또는 Ge로) 수 있다. 반도체 층(725) 및 반도체 층(745) 중 하나는 p-형 층일 수 있으며 다른 하나는 n-형 층일 수 있다.
반도체 층(725)(예컨대, n-형 GaN 층)과 접촉하기 위해서 및 LED(705)로부터 활성 층(735)에 의해 방출된 광을 보다 효율적으로 추출하기 위해, 반도체 층들은 반도체 층(725)을 노출하기 위해서 및 층들(725 내지 745)을 포함하는 메사 구조를 형성하기 위해 에칭될 수 있다. 메사 구조는 디바이스의 주입 면적 내에 캐리어들을 가둘 수 있다. 메사 구조를 에칭하는 것은 층들(725 내지 745)의 결정성 성장과 연관된 성장 평면들과 평행하지 않거나, 또는 몇몇 경우들에서, 직교할 수 있는 메사 측 벽들(또한 본 출원에서 면들로서 불리우는)의 형성을 야기할 수 있다.
도 7b에 도시된 바와 같이, LED(705)는 평평한 최상부를 포함하는 메사 구조를 가질 수 있다. 유전체 층(775)(예컨대, SiO2 또는 SiNx)은 메사 구조의 면들 상에 형성될 수 있다. 몇몇 실시예들에서, 유전체 층(775)은 다수의 층들의 유전체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 금속 층(795)은 유전체 층(775) 상에 형성될 수 있다. 메사 층(795)은 알루미늄(Al), 은(Ag), 금(Au), 백금(Pt), 티타늄(Ti), 구리(Cu), 또는 그것의 임의의 조합과 같은, 하나 이상의 금속 또는 금속 합금 재료들을 포함할 수 있다. 유전체 재료(775) 및 금속 층(795)은 활성 층(735)에 의해 방출된 광을 기판(715)을 향해 반사할 수 있는 메사 반사기를 형성할 수 있다. 몇몇 실시예들에서, 메사 반사기는 방출된 광을 적어도 부분적으로 시준할 수 있는 포물형 반사기로서 동작하기 위해 포물형-형태일 수 있다.
전기 접촉(765) 및 전기 접촉(785)은 전극들로서 동작하기 위해, 각각 반도체 층(745) 및 반도체 층(725) 상에 형성될 수 있다. 전기 접촉(765) 및 전기 접촉(785)은 각각, Al, Au, Pt, Ag, Ni, Ti, Cu, 또는 그것의 임의의 조합(예컨대, Ag/Pt/Au 또는 Al/Ni/Au)과 같은, 도전성 재료를 포함할 수 있으며, LED(705)의 전극들로서 동작할 수 있다. 도 7b에 도시된 예에서, 전기 접촉(785)은 n-접촉일 수 있으며, 전기 접촉(765)은 p-접촉일 수 있다. 전기 접촉(765) 및 반도체 층(745)(예컨대, p-형 반도체 층)은 활성 층(735)에 의해 방출된 광을 다시 기판(715을 향해 반사하기 위해 역 반사기를 형성할 수 있다. 몇몇 실시예들에서, 전기 접촉(765) 및 금속 층(795)은 동일한 재료(들)를 포함하며 동일한 프로세스들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 부가적은 도전성 층(도시되지 않음)은 전기 접촉들(765 및 785)과 반도체 층들 사이에서 중간 도전성 층으로서 포함될 수 있다.
전압 신호가 접촉들(765 및 785)에 걸쳐 인가될 때, 전극들 및 홀들은 활성 층(735)에서 재조합할 수 있다. 전자들 및 홀들의 재조합은 광자 방출을 야기하여, 그에 따라 광을 생성할 수 있다. 방출된 광자들의 파장 및 에너지는 활성 층(735)에서 원자가 대역 및 전도 대역 사이에서의 에너지 밴드갭에 의존할 수 있다. 예를 들어, InGaN 활성 층들은 녹색 또는 청색 광을 방출할 수 있지만, AlInGaP 활성 층들은 적색, 주황색, 황색, 또는 녹색 광을 방출할 수 있다. 방출된 광자들은 많은 상이한 방향들로 전파될 수 있으며, 메사 반사기 및/또는 역 반사기에 의해 반사될 수 있으며, 예를 들어, 도 7b에 도시된 최하부 측면(예컨대, 기판(715))으로부터 LED(705)를 빠져나갈 수 있다. 렌즈 또는 격자와 같은, 하나 이상의 다른 2차 광학 구성요소들은, 방출된 광을 포커싱하거나 또는 시준하며 및/또는 방출된 광을 도파관에 결합하기 위해 기판(715)과 같은, 광 방출 표면 상에 형성될 수 있다.
상기 설명된 LED들의 1 또는 2-차원 어레이들은 광원들(예컨대, 광원(642))을 형성하기 위해 웨이퍼 상에 제조될 수 있다. 구동기 회로들(예컨대, 구동기 회로(644))은 예를 들어, CMOS 프로세스들을 사용하여 실리콘 웨이퍼 상에 제작될 수 있다. 웨이퍼들 상에서의 LED들 및 구동기 회로들은 다이싱되며 그 후 함께 접합될 수 있거나, 또는 웨이퍼 레벨 상에서 접합되고 그 후 다이싱될 수 있다. 접착제 접합, 금속-대-금속 접합, 금속 산화물 접합, 웨이퍼-대-웨이퍼 접합, 다이-대-웨이퍼 접합, 하이브리드 접합 등과 같은, 다양한 접합 기술들이 LED들 및 구동기 회로들을 접합하기 위해 사용될 수 있다.
도 8a는 특정한 실시예들에 따른, LED들의 어레이들을 위한 다이-대-웨이퍼 접합의 방법의 예를 예시한다. 도 8a에 도시된 예에서, LED 어레이(801)는 캐리어 기판(805) 상에 복수의 LED들(807)을 포함한다. 캐리어 기판(805)은 GaAs, InP, GaN, AlN, 사파이어, SiC, Si 등과 같은, 다양한 재료들을 포함할 수 있다. LED들(807)은 접합을 수행하기 전에, 예를 들어, 다양한 에피택셜 층들을 형성하고, 메사 구조들을 형성하며, 전기 접촉들 또는 전극들을 형성함으로써 제작될 수 있다. 에피택셜 층들은 GaN, InGaN, (AlGaIn)P, (AlGaIn)AsP, (AlGaIn)AsN, (AlGaIn)Pas, (Eu:InGa)N, (AlGaIn)N 등과 같은, 다양한 재료들을 포함할 수 있으며, n-형 층, p-형 층, 및 하나 이상의 양자 우물들 또는 MQW들과 같은, 하나 이상의 헤테로구조들을 포함하는 활성 층을 포함할 수 있다. 전기 접촉들은 금속 또는 금속 합금과 같은, 다양한 도전성 재료들을 포함할 수 있다.
웨이퍼(803)는 그것 상에 수동형 또는 활성 집적 회로들(예컨대, 구동기 회로들(811))을 제작한 베이스 층(809)을 포함할 수 있다. 베이스 층(809)은, 예를 들어, 실리콘 웨이퍼를 포함할 수 있다. 구동기 회로들(811)은 LED들(807)의 동작들을 제어하기 위해 사용될 수 있다. 예를 들어, 각각의 LED(807)를 위한 구동기 회로는 두 개의 트랜지스터들 및 하나의 커패시터를 가진 2T1C 픽셀 구조를 포함할 수 있다. 웨이퍼(803)는 또한 접합 층(813)을 포함할 수 있다. 접합 층(813)은 금속, 산화물, 유전체, CuSn, AuTi 등과 같은, 다양한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 패터닝 층(815)은 접합 층(813)의 표면상에 형성될 수 있으며, 여기에서 패터닝 층(815)은 Cu, Ag, Au, Al 등과 같은, 도전성 재료로 만든 금속성 그리드를 포함할 수 있다.
LED 어레이(801)는 접합 층(813) 또는 패터닝 층(815)을 통해 웨이퍼(803)에 접합될 수 있다. 예를 들어, 패터닝 층(815)은 웨이퍼(803) 상에서 대응하는 구동기 회로들(811)과 LED 어레이(801)의 LED들(807)을 동조시키기 위해 사용될 수 있는, CuSn, AuSn, 또는 나노기공성 Au와 같은, 다양한 재료들로 만든 금속 패드들 또는 범프들을 포함할 수 있다. 일 예에서, LED 어레이(801)는 LED들(807)이 구동기 회로들(811)에 대응하는 각각의 금속 패드들 또는 범프들과 접촉하게 될 때까지 웨이퍼(803)를 향해 이끌어질 수 있으며, 그 후 금속-대-금속 접합과 같은, 다양한 접합 기술들에 의해 패터닝 층(815)을 통해 웨이퍼(803)에 접합될 수 있다. LED들(807)이 웨이퍼(803)에 접합된 후, 캐리어 기판(805)은 LED들(807)로부터 제거될 수 있다.
도 8b는 특정한 실시예들에 따른 LED들의 어레이들을 위한 웨이퍼-대-웨이퍼 접합의 방법의 예를 예시한다. 도 8b에 도시된 바와 같이, 제1 웨이퍼(802)는 기판(804), 제1 반도체 층(806), 활성 층들(808), 및 제2 반도체 층(810)을 포함할 수 있다. 기판(804)은 GaAs, InP, GaN, AlN, 사파이어, SiC, Si 등과 같은, 다양한 재료들을 포함할 수 있다. 제1 반도체 층(806), 활성 층들(808), 및 제2 반도체 층(810)은 GaN, InGaN, (AlGaIn)P, (AlGaIn)AsP, (AlGaIn)AsN, (AlGaIn)Pas, (Eu:InGa)N, (AlGaIn)N 등과 같은, 다양한 반도체 재료들을 포함할 수 있다. 몇몇 실시예들에서, 제1 반도체 층(806)은 n-형 층일 수 있으며, 제2 반도체 층(810)은 p-형 층일 수 있다. 예를 들어, 제1 반도체 층(806)은 n-도핑 GaN 층(예컨대, Si 또는 Ge로 도핑된)일 수 있으며, 제2 반도체 층(810)은 p-도핑 GaN 층(예컨대, Mg, Ca, Zn, 또는 Be로 도핑된)일 수 있다. 활성 층들(808)은 예를 들어, 하나 이상의 GaN 층들, 하나 이상의 InGaN 층들, 하나 이상의 AlInGaP 층들 등을 포함할 수 있으며, 이것은 하나 이상의 양자 우물들 또는 MQW들과 같은, 하나 이상의 헤테로구조들을 형성할 수 있다.
몇몇 실시예들에서, 제1 웨이퍼(802)는 또한 접합 층을 포함할 수 있다. 접합 층(812)은 금속, 산화물, 유전체, CuSn, AuTi 등과 같은, 다양한 재료들을 포함할 수 있다. 일 예에서, 접합 층(812)은 p-접촉들 및/또는 n-접촉들(도시되지 않음)을 포함할 수 있다. 몇몇 실시예들에서, 기판(804)과 제1 반도체 층(806) 사이에서의 버퍼 층과 같은, 다른 층들이 또한 제1 웨이퍼(802) 상에 포함될 수 있다. 버퍼 층은 다결정성 GaN 또는 AlN과 같은, 다양한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 접촉 층은 제2 반도체 층(810) 및 접합 층(812) 사이에 있을 수 있다. 접촉 층은 제2 반도체 층(810) 및/또는 제1 반도체 층(806)으로 전기적 접촉을 제공하기 위한 임의의 적절한 재료를 포함할 수 있다.
제1 웨이퍼(802)는 접합 층(813) 및/또는 접합 층(812)을 통해, 상기 설명된 바와 같이 구동기 회로들(811) 및 접합 층(813)을 포함하는 웨이퍼(803)에 접합될 수 있다. 접합 층(812) 및 접합 층(813)은 동일한 재료 또는 상이한 재료들로 만들어질 수 있다. 접합 층(813) 및 접합 층(812)은 대체로 편평할 수 있다. 제1 웨이퍼(802)는 금속-대-금속 접합, 공정 접합, 금속 산화물 접합, 애노드 접합, 열-압축 접합, 자외선(UV) 접합, 및/또는 융합 접합과 같은, 다양한 방법들에 의해 웨이퍼(803)에 접합될 수 있다.
도 8b에 도시된 바와 같이, 제1 웨이퍼(802)는 제1 웨이퍼(802)의 p-측면(예컨대, 제2 반도체 층(810))이 아래로 향하여(즉, 웨이퍼(803)를 향해) 웨이퍼(803)에 접합될 수 있다. 접합 후, 기판(804)은 제1 웨이퍼(802)로부터 제거될 수 있으며, 제1 웨이퍼(802)는 그 후 n-측면으로부터 프로세싱될 수 있다. 프로세싱은, 예를 들어, 개개의 LED들에 대한 특정한 메사 형태들의 형성, 뿐만 아니라 개개의 LED들에 대응하는 광학 구성요소들의 형성을 포함할 수 있다.
도 9a 내지 도 9d는 특정한 실시예들에 따른 LED들의 어레이들을 위한 하이브리드 접합의 방법의 예를 예시한다. 하이브리드 접합은 일반적으로 웨이퍼 세정 및 활성화, 하나의 웨이퍼의 접촉들의 또 다른 웨이퍼의 접촉들과의 고-정밀 정렬, 실온에서 웨이퍼들의 표면들에서 유전체 재료들의 유전체 접합, 및 상승된 온도들에서 어닐링에 의한 접촉들의 금속 접합을 포함할 수 있다. 도 9a는 그것 상에 제조된 수동 또는 활성 회로들(920)을 가진 기판(910)을 도시한다. 도 8a 및 도 8b에 대하여 상기 설명된 바와 같이, 기판(910)은, 예를 들어, 실리콘 웨이퍼를 포함할 수 있다. 회로들(920)은 LED들의 어레이들 및 다양한 전기적 상호연결들을 위한 구동기 회로들을 포함할 수 있다. 접합 층은 전기적 상호연결들을 통해 회로들(920)에 연결된 유전체 영역들(940) 및 접촉 패드들(930)을 포함할 수 있다. 접촉 패드들(930)은, 예를 들어, Cu, Ag, Au, Al, W, Mo, Ni, Ti, Pt, Pd 등을 포함할 수 있다. 유전체 영역들(940)에서 유전체 재료들은 SiCN, SiO2, SiN, Al2O3, HfO2, ZrO2, Ta2O5 등을 포함할 수 있다. 접합 층은 예를 들어, 화학 기계 연마를 사용하여, 평탄화되고 연마될 수 있으며, 여기에서 평탄화 또는 연마는 접촉 패드들에서의 디싱(보울형 프로필)을 야기할 수 있다. 접합 층들의 표면들은, 예를 들어, 이온(예컨대, 플라즈마) 또는 고속 원자(예컨대, Ar) 빔(905)에 의해 세정되고 활성화될 수 있다. 활성화된 표면은 원자적으로 깨끗할 수 있으며 그것들이 예를 들어, 실온에서 접촉하게 될 때 웨이퍼들 사이에서의 직접적인 접합들의 형성에 대해 반응적일 수 있다.
도 9b는 예를 들어, 도 7a 내지 도 8b에 대하여 상기 설명된 바와 같이 그것 상에 제작된 마이크로-LED들(970)의 어레이를 포함한 웨이퍼(950)를 예시한다. 웨이퍼(950)는 캐리어 웨이퍼일 수 있으며, 예를 들어, GaAs, InP, GaN, AlN, 사파이어, SiC, Si 등을 포함할 수 있다. 마이크로-LED들(970)은 웨이퍼(950) 상에 에피택셜 성장된 n-형 층, 활성 영역, 및 p-형 층을 포함할 수 있다. 에피택셜 층들은 상기 설명된 다양한 III-V 반도체 재료들을 포함할 수 있으며, 대체로 수직 구조들, 포물형 구조들, 원뿔형 구조들 등과 같은, 에피택셜 층들에 메사 구조들을 에칭하기 위해 p-형 층 측면으로부터 프로세싱될 수 있다. 패시베이션 층들 및/또는 반사 층들은 메사 구조들의 측벽들 상에 형성될 수 있다. p-접촉들(980) 및 n-접촉들(982)은 메사 구조들 상에 증착된 유전체 재료 층(960)에 형성될 수 있으며 각각 p-형 층과 n-형 층들과 전기적 접촉들을 이룰 수 있다. 유전체 재료 층(960)에서의 유전체 재료들은, 예를 들어, SiCN, SiO2, SiN, Al2O3, HfO2, ZrO2, Ta2O5 등을 포함할 수 있다. p-접촉들(980) 및 n-접촉들(942)은, 예를 들어, Cu, Ag, Au, Al, W, Mo, Ni, Ti, Pt, Pd 등을 포함할 수 있다. p-접촉들(980), n-접촉들(982), 및 유전체 재료 층(960)의 최상부 표면들은 접합 층을 형성할 수 있다. 접합 층은, 예를 들어, 화학 기계 연마를 사용하여 평탄화되고 연마될 수 있으며, 여기에서 연마는 p-접촉들(980) 및 n-접촉들(982)에서 디싱(dishing)을 야기할 수 있다. 접합 층은 그 후, 예를 들어, 이온(예컨대, 플라즈마) 또는 고속 원자(예컨대, Ar) 빔(915)에 의해 세정되고 활성화될 수 있다. 활성화된 표면은 원자적으로 깨끗할 수 있으며 그것들이 예를 들어, 실온에서 접촉하게 될 때 웨이퍼들 사이에서의 직접적인 접합들의 형성에 대해 반응적일 수 있다.
도 9c는 접합 층들에서 유전체 재료들을 접합하기 위한 실온 접합 프로세스를 예시한다. 예를 들어, 유전체 영역들(940) 및 접촉 패드들(930)을 포함하는 접합 층 및 p-접촉들(980), n-접촉들(942), 및 유전체 재료 층(960)을 포함하는 접합 층이 표면 활성화된 후, 웨이퍼(950) 및 마이크로-LED들(970)은 거꾸로 돌려지며 기판(910) 및 그것 상에 형성된 회로들과 접촉하게 될 수 있다. 몇몇 실시예들에서, 압축 압력(925)은 접합 층들이 서로에 대고 눌려지도록 기판(910) 및 웨이퍼(950)에 인가될 수 있다. 표면 활성화 및 접촉들에서의 디싱으로 인해, 유전체 영역들(940) 및 유전체 재료 층(960)은 표면 인력 때문에 직접 접촉할 수 있고, 표면 원자들이 댕글링 접합들을 가지며 활성화 후 불안정한 에너지 상태들에 있을 수 있기 때문에 그것들 사이에서 반응하고 화학적 접합들을 형성할 수 있다. 따라서, 유전체 영역들(940) 및 유전체 재료 층(960)에서의 유전체 재료들은 열 처리 또는 압력을 갖거나 또는 그것 없이 함께 접합될 수 있다.
도 9d는 접합 층들에서 유전체 재료들을 접합한 후 접합 층들에서 접촉들을 접합하기 위한 어닐링 프로세스를 예시한다. 예를 들어, 접촉 패드들(930) 및 p-접촉들(980) 또는 n-접촉들(942)은 예를 들어, 약 200 내지 400℃ 이상에서 어닐링에 의해 함께 접합될 수 있다. 어닐링 프로세스 동안, 열(935)은 접촉들이 유전체 재료들보다 더 팽창하게 할 수 있으며(상이한 열 팽창 계수들로 인해), 따라서 접촉 패드들(930) 및 p-접촉들(930) 또는 n-접촉들(982)이 접촉할 수 있으며 활성화된 표면들에서 직접적인 금속성 접합들을 형성할 수 있도록 접촉들 사이에서 디싱 갭들을 좁힐 수 있다.
두 개의 접합된 웨이퍼들이 상이한 열 팽창 계수들(CTE들)을 가진 재료들을 포함하는 몇몇 실시예들에서, 실온에서 접합된 유전체 재료들은 상이한 열 팽창들에 의해 야기된 접촉 패드들의 오정렬을 감소시키거나 또는 방지하도록 도울 수 있다. 몇몇 실시예들에서, 어닐링 동안 높은 온도에서 접촉 패드들의 오정렬을 추가로 감소시키거나 또는 피하기 위해, 트렌치들이 접합 전에, 마이크로-LED들 사이에서, 마이크로-LED들의 그룹들 사이에서, 기판의 부분 또는 모두를 통해 형성될 수 있다.
마이크로-LED들이 구동기 회로들에 접합된 후, 마이크로-LED들이 제작된 기판은 얇아지거나 또는 제거될 수 있으며, 다양한 2차 광학 구성요소들이 예를 들어, 마이크로-LED들의 활성 영역들로부터 방출된 광을 추출하고, 시준하며, 재지향시키기 위해 마이크로-LED들의 발광 표면들 상에서 제작될 수 있다. 일 예에서, 마이크로-렌즈들은 마이크로-LED들 상에 형성될 수 있으며, 여기에서 각각의 마이크로-렌즈는 각각의 마이크로-LED에 대응할 수 있으며 광 추출 효율을 개선하고 마이크로-LED에 의해 방출된 광을 시준하도록 도울 수 있다. 몇몇 실시예들에서, 2차 광학 구성요소들은 마이크로-LED들의 기판 또는 n형 층에서 제작될 수 있다. 몇몇 실시예들에서, 2차 광학 구성요소들은 마이크로-LED들의 n-형 측면 상에 증착된 유전체 층에 제작될 수 있다. 2차 광학 구성요소들의 예들은 렌즈, 격자, 반사방지(AR) 코팅, 프리즘, 광결정 등을 포함할 수 있다.
도 10은 특정한 실시예들에 따라 그것 상에 제작된 2차 광학 구성요소들을 가진 LED 어레이(1000)의 예를 예시한다. LED 어레이(1000)는 예를 들어, 도 8a 내지 도 9d에 대하여 상기 설명된 임의의 적합한 접합 기술들을 사용하여, 그것 상에 제작된 전기 회로들을 포함한 실리콘 웨이퍼와 LED 칩 또는 웨이퍼를 접합함으로써 만들어질 수 있다. 도 10에 도시된 예에서, LED 어레이(1000)는 도 9a 내지 도 9d에 대하여 상기 설명된 바와 같이 웨이퍼-대-웨이퍼 하이브리드 접합 기술을 사용하여 접합될 수 있다. LED 어레이(1000)는 예를 들어, 실리콘 웨이퍼일 수 있는, 기판(1010)을 포함할 수 있다. LED 구동기 회로들과 같은, 집적 회로들(1020)이 기판(1010) 상에 제작될 수 있다. 집적 회로들(1020)은 접촉 패드들(1030)을 통해 마이크로-LED들(1070)의 p-접촉들(1074) 및 n-접촉들(1072)에 연결될 수 있으며, 여기에서 접촉 패드들(1030)은 p-접촉들(1074) 및 n-접촉들(1072)과 금속성 접합들을 형성할 수 있다. 기판(1010) 상에서의 유전체 층(1040)은 융합 접합을 통해 유전체 층(1060)에 접합될 수 있다.
LED 칩 또는 웨이퍼의 기판(도시되지 않음)은 마이크로-LED들(1070)의 n-형 층(1050)을 노출하기 위해 얇아질 수 있거나 또는 제거될 수 있다. 구면 마이크로-렌즈(1082), 격자(1084), 마이크로-렌즈(1086), 반사방지 층(1088) 등과 같은, 다양한 2차 광학 구성요소들이 n-형 층(1050)에 또는 그것의 최상부 상에 형성될 수 있다. 예를 들어, 구면 마이크로-렌즈 어레이들은 노출 광에 대한 선형 응답을 가진 그레이-스케일 마스크 및 포토레지스트를 사용하여, 또는 패터닝된 포토레지스트 층의 열적 리플로잉에 의해 형성된 에치 마스크를 사용하여 마이크로-LED들(1070)의 반도체 재료들에 에칭될 수 있다. 2차 광학 구성요소들은 또한 유사한 포토리소그래픽 기술들 또는 다른 기술들을 사용하여 n-형 층(1050) 상에 증착된 유전체 층에서 에칭될 수 있다. 예를 들어, 마이크로-렌즈 어레이들은 이진 마스크를 사용하여 패터닝되는 폴리머 층의 열적 리플로잉을 통해 폴리머 층에 형성될 수 있다. 폴리머 층에서의 마이크로-렌즈 어레이들은 2차 광학 구성요소들로서 사용될 수 있거나 또는 마이크로-렌즈 어레이들의 프로필들을 유전체 층 또는 반도체 층으로 전달하기 위한 에치 마스크로서 사용될 수 있다. 유전체 층은, 예를 들어, SiCN, SiO2, SiN, Al2O3, HfO2, ZrO2, Ta2O5 등을 포함할 수 있다. 몇몇 실시예들에서, 마이크로-LED(1070)는 마이크로-렌즈 및 반사-방지 코팅, 반도체 재료에 에칭된 마이크로-렌즈 및 유전체 재료 층에 에칭된 마이크로-렌즈, 마이크로-렌즈 및 격자, 구면 렌즈 및 비구면 렌즈 등과 같은, 다수의 대응하는 2차 광학 구성요소들을 가질 수 있다. 3개의 상이한 2차 광학 구성요소들이 마이크로-LED들(1070) 상에 형서오딜 수 있는 2차 광학 구성요소들의 몇몇 예들을 도시하기 위해 도 10에 예시되며, 이것은 상이한 2차 광학 구성요소들이 모든 LED 어레이를 위해 동시에 사용된다는 것을 내포할 필요는 없다.
다음으로 도 11 및 도 12를 참조하면, 디스플레이 장치(1100)의 측면도가 도 11에서 도시되며 디스플레이 장치(1100)의 상면도가 도 12에서 도시된다. 디스플레이 장치(1100)는 근안 디스플레이의 광원(예컨대, 광원(412, 410, 540 또는 642))의 부분일 수 있다. 디스플레이 장치(1100)는 복수의 LED들을 포함한다. 복수의 LED들은 마이크로-LED들일 수 있다. 도 11 및 도 12에서의 예들은 마이크로-LED 디바이스들에 기초하지만, 도 11 및 도 12에서의 예들은 또한 다른 유형들의 광 방출기들(예컨대, 반도체 레이저들 및 LED들)에 적용 가능하다는 것이 이해된다.
도 11에 도시된 바와 같이, 디스플레이 장치(1100)는 예를 들어, 뒷판 상에 어셈블리된μLED 다이(1102-a), μLED 다이(1102-b), 및 μLED 다이(1102-c)를 포함한, μLED 다이들(1102)의 어레이를 포함할 수 있다. 뒷판(1104)은 전기적 연결들을 제공하기 위해, 및/또는 복수의 μLED 다이들(1102)에 대한 구조적 지지대를 제공하기 위해, 복수의 μLED 다이들(1102)을 부착하기 위한 구조를 포함할 수 있다. 본 출원에서 사용된 바와 같이, "뒷판"은 복수의 디바이스들(μLED 디바이스들을 포함할 수 있는)을 부착하기 위해 및/또는 복수의 μLED 디바이스들에 전기 신호들을 제공하기 위해 표면(평면, 곡선 등일 수 있는)을 제공하는 구조를 나타낼 수 있다. 뒷판(1104)은 디스플레이 디바이스를 형성하기 위해 디스플레이 뒷판으로서 구성될 수 있다. 예를 들어, 뒷판(1104)은 디스플레이 요소들을 형성하는 LED 디바이스들의 어셈블리들을 유지할 수 있으며, 뒷판(1104)은 또한 디스플레이 요소들에 의해 디스플레이된 정보를 제어하기 위해 LED 디바이스들로 전기 신호들을 제공하기 위한 트레이스들을 포함할 수 있다. 뒷판(1104)은 다른 구성요소들에 연결할 수 있는, 트레이스들을 포함할 수 있다. 뒷판(1104)은 또한 트레이스들로의 액세스를 제공할 수 있는, 전기적 접촉 포인트들, 예컨대 금속 패드들을 포함할 수 있다. 예를 들어, 도 11 및 도 12에 도시된 바와 같이, 뒷판(1104)은 각각, μLED 다이(1102-a), μLED 다이(1102-b), 및 μLED 다이(1102-c)와 전기적으로 연결하기 위해 전기 트레이스들(1106-a, 1106-b, 및 1106-c)을 포함한다. 전기 트레이스들(1106-a, 1106-b, 및 1106-c)은 μLED 다이(1102-a), μLED 다이(1102-b), 및 μLED 다이(1102-c)의 각각이 상이한 신호들을 상이한 μLED 다이들(1102)에 인가함으로써 개별적으로 제어되도록 허용한다. 뒷판(1104)은 또한 μLED 다이(1102-a), μLED 다이(1102-b), 및 μLED 다이(1102-c)의 각각을 위한 귀 전류 경로로서 동작하기 위해 전기 트레이스(1108)를 포함한다. 뒷판(1104)은 박막 트랜지스터(TFT) 층, 유리 기판, 폴리머, 폴리 염화 비페닐(PCB) 등과 같은, 상이한 종류들의 재료들을 포함할 수 있다. 도 11은 뒷판(1104)이 직사각형 형태를 갖는다고 예시하지만, 뒷판(1104)은 다양한 형태들 및 크기들을 가질 수 있다는 것이 이해된다. 몇몇 실시예들에서, 단일 uLED 다이(1102)는 단일 uLED 디바이스를 가질 수 있다. 몇몇 실시예들에서, 단일 uLED 다이(1102)는 복수의 uLED 디바이스들을 가질 수 있다. 예를 들어, uLED 다이(1102)는 2,073,600개 uLED 디바이스들(예컨대, 1920×1080)을 가질 수 있다.
μLED 다이(1102-a), μLED 다이(1102-b), 및 μLED 다이(1102-c)의 각각은 도 7a의 LED(700) 또는 설명되거나 또는 언급된 다른 LED와 유사한 구조를 가질 수 있다. 도 11 및 도 12에서의 각각의 μLED 다이는 활성 영역(1110)(예컨대, 활성 층(730)으로부터 형성된) 및 접촉들(1112)일 수 있다. 도 11 및 도 12는 접촉들(1112)이 직사각형 형태임을 예시하지만, 접촉들은, 예를 들어, 둥근 형태들, 돔 형태들 등을 포함한 다른 형태들을 취할 수 있다는 것이 이해된다. μLED 다이(1102)의 일 접촉(1112)은 p-형 접촉 패드에 연결될 수 있으며, μLED 다이(1102)의 또 다른 접촉(1112)은 n-형 접촉 패드에 연결될 수 있다.
범프들(1114)은 뒷판(1104)에 μLED 다이(1102)를 고정시키기 위해 사용될 수 있다. 범프들(1114)은 μLED 다이들(1102)(예컨대, 접촉들(1112)) 및 뒷판(1104) 사이에 전기적 연결들을 제공할 수 있다. 몇몇 실시예들에서, 범프들(1114)은 언더범프 금속화 구조들 상에 부착되거나 또는 증착된 솔더 범프들이다(예컨대, 뒷판(1104) 상에서 및/또는 μLED 다이(1102) 상에서의 패드들이 또한 언더범프 금속화에서 사용될 수 있다). 언더범프 금속화는 상호연결 범프의 양호한 접착을 제공하며 및/또는 확산 배리어로서 동작하기 위해 사용될 수 있다. 언더범프 금속화는 하나 이상의 금속 층들을 포함할 수 있다.
도 11 및 도 12의 예들에서, 뒷판(1104)은 제어 신호들을 각각의 μLED 다이(1102)로 별도로 송신하기 위해 각각의 μLED 다이(1102)를 위한 별개의 범프들(1114)(예컨대, 각각의 트레이스(1106)에 대해)을 갖는다. 이러한 배열은, 각각의 μLED 다이(1102)가 개별적으로 제어되도록 허용하면서, 디스플레이 장치(1100)가 다수의 픽셀들(예컨대, 더 높은 분해능을 위해 다수의 픽셀들 및/또는 밀집하게 그룹핑된 픽셀들을 가진)을 포함할 때 다수의 범프들(1114)이 뒷판(1104) 상에 위치되는 것을 야기할 수 있다. 예를 들어, 디스플레이는 백만 개의 μLED들을 포함하고, 백만 개의 쌍들의 범프들(1114)(예컨대, 둘 모두가 제1 μLED 다이(1102-a)를 접촉하는 제1 범프(1114-1) 및 제2 범프(1114-2)가 쌍으로 고려된다)이 백만 개의 μLED들의 각각으로 전기적 연결들을 제공하기 위해 뒷판(1104) 상에 제공된다. 또 다른 예에서, 백만 개의 μLED들은 백만 개 플러스 하나의 범프들을 사용한다(예컨대, p 접촉들에 대한 백만 개의 범프들 더하기 공통(원격) n 접촉에 대한 하나의 범프, 여기에서 n 접촉은 μLED들의 주변부에 있다). 부가적인 트레이스들(1106 및 1108)이 또한 범프들(1114)로의 전기적 연결들을 제공하기 위해 뒷판(1104) 상에서 사용된다.
다수의 범프들 및 연관된 배선들은 LED 디바이스들 및 제어 회로들 사이에서 빽빽한 집적을 저하시킬 수 있다. 예를 들어, 부가적인 뒷판 공간들이 범프들을 위치시키기 위해 요구될 수 있으며, 이것은 LED 디바이스들과 제어 회로들 간의 거리들을 증가시킬 수 있다. 신호가 더 긴 거리들을 통해 이동함에 따라, 그 결과 LED 디바이스들 및/또는 제어 회로들의 동작 속도들은 감소될 수 있다.
도 13은 디스플레이 디바이스(1300)의 실시예를 예시한다. 디스플레이 디바이스(1300)는 디바이스 층(1302) 상에 증착된 박막 회로 층(1304)을 가진 디바이스 층(1302)을 가진다. 디스플레이 디바이스(1300)는 뒷판(1306)을 포함한다. 뒷판(1306)은 CMOS 주변 회로들(1308)을 포함할 수 있다. 복수의 범프들(1310)은 뒷판(1306)과 박막 회로 층(1304)을 전기적으로 연결한다(예컨대, 범프들(1310)은 CMOS 주변 회로들(1308)과 박막 회로 층(1304)을 연결한다).
디바이스 층(1302)은 광원들의 어레이(예컨대, μLED 다이들(1102)의 어레이 또는 LED들(700)의 어레이와 같은, LED들의 어레이)를 포함한다. LED들의 어레이는 제1 도핑 반도체 층(예컨대, p-도핑 층), 제2 도핑 반도체 층(예컨대, n-도핑 층), 및 발광 층(예컨대, 활성 영역)을 포함한 계층형 에피택셜 구조를 포함한다. LED들의 어레이의 디바이스 층(1302)은 광-방출 측면(1312)(예컨대, 광은 z 방향으로 방출된다) 및 광-방출 측면(1312)의 반대편 측면(1314)을 가진다.
박막 회로 층(1304)은 디바이스 층(1302)의 LED들의 어레이의 광 방출 측면의 반대편에 있는 측면(1314) 상에 증착된다. 박막 회로 층(1304)은 트랜지스터 층(예컨대, 박막 트랜지스터(TFT) 층); 상호연결 층; 및/또는 접합 층(예컨대, 상호연결 범프들이 부착되도록 허용하는 복수의 언더 범프 금속화 패드들을 포함한 층)을 포함할 수 있다. 디바이스 층(1302)은 박막 회로 층(1304)을 위한 지지 구조이다. 박막 회로 층(1304)은 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함한다. 디바이스 층(1302) 및 박막 회로 층(1304)은 수직 스택(예컨대, z 방향을 따라; 모놀리식으로 통합된)을 형성할 수 있다.
뒷판(1306)은 범프들(1310)을 사용하여 박막 회로 층(1304)과 결합된다. 범프들(1310)은 복수의 금속 접합부들이다. 뒷판(1306)은 복수의 금속 접합부들을 통해 박막 회로 층(1304)에 전류를 공급하기 위한 구동 회로부를 포함한다. 예를 들어, 뒷판(1306)은 실리콘 기판을 포함하며, CMOS 주변 회로들(1308)(예컨대, 구동 회로부)는 실리콘 기판 상에(예컨대, 실리콘 기판에 또는 실리콘 기판에 의해 지지된 층에) 제작된 트랜지스터들을 포함한다. 몇몇 실시예들에서, 뒷판(1306)은 투명 기판을 포함할 수 있다.
범프들(1310)은 복수의 금속 접합부들을 형성한다. 박막 회로 층(1304)이 하나의 범프(1310)를 통해 뒷판(1306)으로부터 다수의 LED들을 동작시키기 위해 데이터를 전송하는 것을 가능하게 하기 위해 사용될 수 있기 때문에 복수의 금속 접합부들의 수는 LED들의 어레이에서 LED들의 수보다 적을 수 있다. 도 13에서, 범프(1310)는, 특정한 LED, 픽셀, LED들의 그룹, 또는 픽셀들의 그룹에 타겟팅된 신호들의 그룹을 운반하기 위한, 단일 상호연결부, 또는 다수의 상호연결부들을 나타낼 수 있다.
디스플레이 디바이스(1300)에서, 각각의 LED가 픽셀을 형성할 수 있거나, 또는 다수의 LED들이 픽셀을 형성할 수 있다(예컨대, 하나 이상의 적색, 녹색, 또는 청색 LED들이 픽셀을 형성할 수 있다). 박막 회로 층(1304)은 TFT들의 그룹들을 포함할 수 있으며, 각각의 그룹은 픽셀의 LED 디바이스에 대응하며 픽셀 TFT를 형성한다. 픽셀 TFT는 대응하는 LED들 또는 LED들의 그룹들의 동작을 제어할 수 있다. 예를 들어, 픽셀 TFT는 LED에 의해 방출된 광의 세기를 제어하기 위해, 대응하는 LED를 통해 흐르는 전류의 크기를 제어할 수 있다. 픽셀 TFT는 고속 구동기 회로들의 어레이들을 포함할 수 있는, 뒷판(1306)의 CMOS 주변 회로부(1308)로부터 수신된 제어 신호들에 기초하여 픽셀을 제어할 수 있다. 제어 신호들은 범프들(1310)을 통해 박막 회로 층(1304)에서 수신될 수 있다.
디스플레이 디바이스(1300)에서, 박막 회로 층(304)은 각각의 픽셀 TFT, 또는 픽셀 TFT들의 그룹들에 전기적으로 연결될 수 있는, 신호 라인들(예컨대, 도 12에서의 트레이스들(1106))을 포함할 수 있다. 공통 신호 라인들은 픽셀 TFT/픽셀 TFT의 그룹들 중 어떤 것이 선택될지를 나타내기 위해 선택 신호를 운반할 수 있다. 공통 신호 라인들은 또한, 예를 들어, 선택된 픽셀 TFT/픽셀 TFT의 그룹들에 의해 제어된 LED를 통해 흐르는 전류의 크기를 제어하기 위해 동작 신호를 운반할 수 있다. 박막 회로 층(1304)의 공통 신호 라인들은 범프들(1310)에 의해 뒷판(1306)에 전기적으로 연결될 수 있다. CMOS 주변 회로들(1308)은 예를 들어, 스캐닝 디스플레이를 형성하도록 광을 순차적으로 방출하기 위해 LED들의 로우들을 선택하도록 선택 신호들 및 동작 신호들을 생성할 수 있다.
도 14는 마이크로 LED들의 어레이(1400)의 예를 예시한다. 도 14에서의 각각의 점은 LED 또는 픽셀과 같은, 광원(1402)의 위치를 나타낸다. 어레이(1400)는 그리드(1404)를 형성하는 파선들 위에 중첩된다. 도 14는 LED들의 분포를 예시한다. 어레이(1400)는 부분적으로 도시된다. 예를 들어, 광원들(1402)은 어레이(1400)에서 6k, 10k, 100k, 500k, 또는 1,000k보다 많은 광원들(1402)이 있도록 x 및/또는 y로 연장될 수 있다.
광원(1402)당 하나의 신호 라인이 있다면, 도 11에서의 범프들(1114)은 적어도 어레이(1400)에서의 광원들(1402)만큼 밀집하여 이격될 수 있거나, 또는 범프들(1114)은 어레이(1400)의 면적 밖에 위치될 수 있다. 작은, 밀집하여 이격된 범프들(예컨대, 범프들 간의 간격이 10, 5, 또는 2㎛ 미만일 때)을 사용하여 형성하고 및/또는 접합하는 것은 도전적일 수 있다.
도 15는 도 14에서 광원들(1402)의 어레이(1400)에 관하여 범프들의 위치들의 예를 예시한다. 도 15는 그리드(1404) 위에 중첩된 복수의 범프들(1502)을 도시한다. 범프들(1502) 간의 간격은 도 14에서 광원들(1402) 간의 간격보다 훨씬 크다. 따라서, 하나의 범프(1502)는 하나의 그룹에서 광원들(1402)로 제어 신호들(예컨대, 선택 신호들, 동작 신호들 등)을 송신하기 위해 사용될 수 있다. 광원들(1402)은 그룹핑될 수 있으며, 각각의 그룹은 신호들을 광원들(1402)의 그룹으로 송신하기 위해 범프(1502)를 공유한다. 몇몇 실시예들에서, 그룹당 50, 64, 100, 128, 250, 또는 500개 광원들이 있을 수 있다. 다른 실시예들에서, 그룹당 상이한 수들의 광원들(1402)이 있을 수 있다. 박막 회로 층(1304)은 제어 신호들에 응답하여 개개의 광원들(1042)을 활성화하기 위해 사용될 수 있다.
도 15에서의 복수의 범프들(1502)의 수는 어레이(1400)에서 복수의 광원들(1402)의 수보다 작다. 예로서, 어레이(1400)는 고-화질(HD) 투사를 지원하기 위해 2백만 개의 LED들을 포함할 수 있으며, 각각의 LED는 0.1, 0.5, 또는 1㎛ 이상 및/또는 20㎛ 이하인 LED들 간의 작은 간격을 가질 수 있다. 개개의 픽셀-레벨 상호연결들을 지원하기 위해, 2백만 개의 범프들(또는 범프들의 그룹들)이 뒷판 상에 제공될 것이며, 각각의 범프는 LED들 간의 간격(예컨대, 0.1㎛ 내지 20㎛)과 동일한 간격(또는 이하)을 가질 것이다. 고급의 값비싼 제작 기술들은 LED들의 간격을 따르기 위해 고 정밀도를 가진 뒷판 상에 밀집하게 배열된 이러한 다수의 범프들을 두기 위해 사용될 수 있다. 반대로, 설명된 기술들을 이용하여, 훨씬 더 적은 수의 범프들이 뒷판 상에 위치될 수 있으며(예컨대, 2백만 개의 LED들에 대해 약 4000개 범프들), 여기에서 각각의 범프는 LED 간격보다 훨씬 더 큰 거리만큼 분리될 수 있다(예컨대, 범프 간격은 약 12, 14, 15, 25, 35, 45, 55, 또는 65㎛일 수 있다). 더 큰 범프들(1502)의 간격을 갖는 것은 제작 허용 오차들을 완화시킬 수 있다. 그 결과, 덜 고급의 및/또는 더 비용-효과적인 제작 기술들이 디스플레이 디바이스(1300)를 제조하기 위해 사용될 수 있다.
도 16은 디바이스 층(1602) 상에 배치된 박막 회로 층(1604)을 가진 디바이스 층(1602)의 단면도를 예시한다. 박막 회로 층(1604)은 트랜지스터 층(1606), 상호연결 층(1608), 및 접합 층(1610)의 일 부분을 포함한다.
디바이스 층(1602)은 복수의 LED들(1614)을 포함한다. LED(1614)는 어레이에서(예컨대, 어레이(1400)에서) 마이크로-LED일 수 있다. LED들(1614)은 LED 재료들 및 동작과 호환 가능한 기판상에 형성될 수 있다(예컨대, 갈륨 질화물(GaN), Si(실리콘) 상에서의 GaN, 사파이어 상에서의 GaN, 인듐 갈륨 비화물(InGaAs), 알루미늄 인듐 갈륨 인화물(AlInGaP), 및 갈륨 비화물(GaAs)을 포함한, III-V 또는 III-질화물 재료들). LED(1614)는 활성 영역(1616), 반사기(1618), 및/또는 광 추출 피처(1620)를 포함할 수 있다.
트랜지스터 층(1606)은 하나 이상의 전기 디바이스들을 포함할 수 있다. 예를 들어, 트랜지스터 층(1606)은 박막 트랜지스터(TFT)(1622), 금속 바이어스(1624), 상호연결부들, 커패시터들, 저항기들 등(예컨대, 디바이스 층(1602) 상에 모놀리식 형성된)을 포함할 수 있다. TFT(1622)는 예를 들어, c-축 정렬 결정 인듐-갈륨-아연 산화물(CAAC-IGZO), 비정질 인듐 갈륨 아연 산화물(a-IGZO), 저-온 다결정 실리콘(LTPS), 비정질 실리콘(a-Si) 등을 포함한 재료들을 포함할 수 있다. TFT의 예시적인 구조들은 상부-게이트 또는 하부 게이트; 상부 접촉 또는 하부 접촉 등을 포함할 수 있다. 몇몇 실시예들에서, 트랜지스터(1622)는 트렌치 게이트 자기-정렬(TGSA) 박막 트랜지스터이다.
TFT들(1622)은 디바이스 층(1602)의 백-엔드 상에(예컨대, LED들(1614)의 어레이의 백-엔드 상에) 형성될 수 있다. 이러한 배열들은 LED 디바이스들이 독립형 웨이퍼 상에 제작되도록 허용하며, 이것은 LED 디바이스/프로세스 최적화들을 가능하게 한다. 예를 들어, 에칭 및 패시베이션은 픽셀 스케일링을 가능하게 하도록 음극/양극을 격리하기 위해 수행될 수 있다. 몇몇 실시예들에서, 트랜지스터 층(1606)은 LED(1614)의 동작을 제어하기 위한 픽셀 회로를 형성하기 위해 상호연결된 트랜지스터들 및 커패시터들을 포함한다.
상호연결 층(1608)은 때때로 제어 라인 또는 데이터라인(1628)으로 불리우는, 공통 신호 라인을 포함한다. 공통 신호 라인은 전역적 네트의 부분일 수 있다. 접합 층은 범프들에 접합하기 위해 복수의 패드들(1630)을 포함한다. 데이터 라인(1628)은 트랜지스터 층(1606)으로부터 접합 층(1610)에서의 하나의 패드(1630)로 복수의 픽셀 회로들(예컨대, 복수의 LED들(1614)에 대한)을 연결한다.
도 17은 LED들(1614)의 어레이에 접합된 뒷판(1704)의 예의 단면도를 예시한다. 뒷판(1704)은 예를 들어, CMOS 주변 회로들(1308)을 구현하기 위해 트랜지스터들 및 상호연결들을 포함한 실리콘 웨이퍼를 포함할 수 있다. 범프들(1502)은 뒷판(1704) 및 박막 회로 층을 전기적으로 연결한다. 범프들(1502)은 구리, 구리 합금들, 알루미늄, 텅스텐 등을 포함할 수 있다. 게다가, 범프들(1502)은 다이-대-다이 또는 다이-웨이퍼 상호연결들의 형태에 있을 수 있다.
도 17은 제1 LED(1614-1)의 동작을 제어하기 위해 제1 픽셀 회로의 제1 트랜지스터(1622-1), 및 제2 LED(1614-2)의 동작을 제어하기 위해 제2 픽셀 회로의 제2 트랜지스터(1622-2) 둘 모두와 연결된 하나의 데이터라인(1628)을 도시한다. 픽셀 회로들은 전역적 신호들의 수를 감소시키기 위해(예컨대, 전역적 신호들을 송신하기 위해 사용된 범프들(1502)의 수를 감소시키기 위해) 데이터 라인(1628)에 의해 상호연결된다(예컨대, 픽셀 회로들은 데이터라인을 공유한다). 데이터라인(1628)은 제1 패드(1708-1)에 연결된다. 범프(1502)는 제1 패드(1708-1)를 제2 패드(1708-2)에 접합하며, 여기에서 제2 패드(1708-2)는 뒷판(1704)의 부분이다.
도 18은 개시된 기술들의 예들에 따른, 디스플레이 디바이스(1800)의 예시적인 아키텍처를 예시한다. 디스플레이 디바이스(1800)는 박막 회로 층(예컨대, 도 27에 도시된 바와 같이)에서 증가된 기능의 스펙트럼을 따르는 다양한 아키텍처들 중 단지 하나의 예시적인 아키텍처이다. 도 18에 도시된 바와 같이, 뒷판(1704)은 복수의 어드레스 구동기들(1802), 데이터라인/비트라인 구동기들(1804), 및 제어/타이밍 구동기들(1806)을 포함한 CMOS 웨이퍼를 포함할 수 있다. 어드레스 구동기들(1802)은 하나 이상의 TFT들(및 대응하는 LED)을 선택하기 위해 선택 신호들을 발생시킬 수 있다. 선택 신호들은, 예를 들어, 타겟 LED의 어드레스(예컨대, 로우 어드레스, 컬럼 어드레스 등)를 특정할 수 있다. 데이터라인/비트라인 구동기들(1804)은 LED를 통해 흐르는 전류의 크기(또는 평균 크기)를 설정하기 위해 동작 신호들을 발생시킬 수 있다. 제어/타이밍 구동기들(1806)은 동작 신호의 인가의 타이밍을 제어하기 위해 타이밍 신호들을 발생시킬 수 있다. 구동기들은 제어 로직 디스플레이 파이프라인(1808)에 의해 제어될 수 있다. 뒷판(1704)은 전압(및 접지)을 LED들에 공급하기 위해 전압 공급 조절기(1810)를 추가로 포함할 수 있다. 선택 신호들, 동작 신호들, 타이밍 신호들, 및 전압 공급은 범프들(1502)을 통해 박막 회로 층으로 송신될 수 있다. 박막 회로 층은 공통 신호 라인들(예컨대, 데이터라인들(1628))을 포함하며, 이것은 픽셀 TFT들의 그룹들에 의해 공유된다. 타겟 픽셀 TFT는 선택 신호들에 의해 선택/가능화될 수 있으며 동작 신호들 및 타이밍 신호들에 기초하여 대응하는 LED를 통해 흐르는 전류를 제어할 수 있다.
예로서, 뒷판(1704)은 복수의 금속 접합부들의, 금속 접합부(예컨대, 범프(1502))를 통해 전역적 신호를 박막 회로 층으로 송신하도록 구성되며, 여기에서 전역적 신호는 로우 선택 데이터, 컬럼 선택 데이터, 아날로그 바이어스, 전압 공급, 펄스 클록들, 또는 dft(테스트 가능화 회로들) 중 하나 이상을 포함한다. 뒷판(1704)의 구동 회로부는 어드레스 구동기들(1802), 데이터라인 구동기들(1804), 또는 제어/타이밍 구동기들(1806) 중 하나 이상을 포함할 수 있다. 박막 회로 층은 신호들을 픽셀 회로들에 인가하기 위해 선택기 다중화기를 포함할 수 있다.
도 19 내지 도 21은 디스플레이 디바이스의 예시적인 변조 회로들을 예시한다. 변조 회로들은 박막 회로 층(1604)에 및/또는 뒷판(1704)에 형성될 수 있다. 도 19는 아날로그 변조 회로의 예이다. 아날로그 회로에서 동작 신호는 LED(1614)에 인가될 전류의 크기에 대응하는 크기를 가진다. 아날로그 변조 회로는 가장 작은 풋프린트를 가질 수 있지만, 크기 변조는 LED(1614)가 적색 시프트 또는 청색 시프트하게 할 수 있다.
도 20은 LED(1614)의 세기의 펄스-코드 변조(PCM)를 위한 회로의 예이다. 도 20에서의 회로는 비교적 단순하지만, 글리치들이 몇몇 지각적 아티팩트들을 야기할 수 있다. 도 21은 LED(1614)의 세기의 펄스-폭 변조(PWM)를 위한 회로의 예이다. PWM 회로는 가장 큰 풋프린트를 갖지만, 그것은 더 적은 지각적 아티팩트들을 가질 수 있다.
코드 신호들을 변경하는 것은 LED가 얼마나 오래 온인지를 변경할 수 있으며, 이것은 LED가 사용자에게 얼마나 밝게 보이는지를 변경한다. PCM 및 PWM 둘 모두에서, 동작 신호는 전류가 선택된 LED(1614)로 흐르는 시간 기간 내에서 시간의 퍼센티지를 나타내는 디지털 신호를 포함한다. 회로도들 하에서 차트들은 코드 신호들의 상이한 조합들에 기초한 신호들의 "온" 지속기간들을 도시한다. 예를 들어, 도 20의 PCM 회로에서, "wl" 및 "bl" 신호들은 커패시터들(d0, d1, 및 d2)을 충전하기 위해 어드레스 구동기들에 의해 제어된 동작 신호들일 수 있다. 카운터 신호들(c0, c1, 및 c2)은 LED(1614)를 통해 커패시터들(d0, d1, 및 d2)이 방전할 때를 제어하기 위해 제어/타이밍 구동기들에 의해 제어될 수 있으며, 이것은 LED(1614)를 통한 전류의 전도 지속기간을 변조할 수 있다. 도 21의 PWM 회로는 또한 유사한 원리들에 기초하지만, 카운터 신호들(c0, c1, 및 c2)의 상이한 타이밍을 갖고, LED(1614)를 통한 전류의 전도 지속기간을 변조할 수 있다. 도 19 내지 도 21에서, 신호 네트들은 그것들이 단지 단일 픽셀 내에서의 단자들에만 연결한다면 로컬 신호들로서 고려될 수 있다. 신호 네트들은 그것들이 다수의 비트셀들을 함께 연결한다면 전역적 네트들로서 고려될 수 있다. 예를 들어, 도 120에서, "bl"(비트 라인), "wl"(워드 라인), "c0" 및 "vdd"(전원 공급 장치)는 전역적 네트들의 부분들로서 고려될 수 있다. 전역적 신호들은 전역적 네트들 상에서 송신된다. 그것들이 높은 용량성 로딩을 가질 수 있다는 것이 전역적 신호들의 특성이다. 몇몇 전역적 신호들은 또한 높은 정상-상태 전류 로딩을 가질 수 있다. TFT 구성요소들의 제한된 구동 강도로 인해, TFT 구성요소가 전역적 네트를 충전하거나 또는 방전하기 위해 사용되지 않는 것이 권고된다. 반대로, TFT 구성요소가 전역적 네트를 로딩하는 것은 수용 가능하다. 유사하게, 감소된 로컬 네트 정전용량 및 그에 따른 구동 요건들 때문에 TFT 구성요소가 로컬 네트를 충전하거나 또는 방전하는 것이 수용 가능하다.
도 22 내지 도 24는 어드레싱 기법들의 예들을 예시한다. 도 22는 각각의 픽셀(2202)이 별개의 어드레스 연결을 갖는 어드레싱 기법을 예시한다. 도 23은 도 22에 따른 어드레싱과 비교하여 픽셀들로의 연결들의 수를 감소시킬 수 있는, 로우 어드레스들 및 컬럼 어드레스들을 사용함으로써 픽셀(2302)을 어드레싱하는 예를 예시한다. 도 23에서, 각각의 로우 어드레스 및 컬럼 어드레스는, 각각, 동일한 로우 및 컬럼을 따르는 픽셀들 간에 공유될 수 있다.
도 24에 도시된 바와 같이, 픽셀 TFT 입력상에서 용량성 로딩을 감소시키기 위해, 직렬로 연결된 두 개의 트랜지스터들(2402)이 픽셀 TFT의 입력을 제어하기 위해 제공될 수 있다. 두 개의 트랜지스터들(2402)은, 예를 들어, 픽셀들의 로우를 선택하거나 또는 선택 해제하도록 구성된 두 개의 로우 선택 신호들, 픽셀들의 컬럼을 선택하거나 또는 선택 해제하도록 구성된 두 개의 컬럼 선택 신호들 등에 의해 제어될 수 있다. 커패시터(2404)는 저장 커패시터이다. BL은 비트라인일 수 있으며, 이것은 또한 데이터라인으로서 불리울 수 있다. 두 개의 트랜지스터들(2402)은 또한 공통 신호들의 수를 감소시키기 위해 동일한 신호에 의해 제어될 수 있다. 따라서, 픽셀 회로는 저장 커패시터를 데이터라인에 결합하기 위해 공동으로 어서팅되는 다수의 선택 신호들에 결합될 수 있다. 단일 픽셀 회로는 다수의 로우 선택 신호들에 연결될 수 있다. 제어 신호는 LED(1614)에 대한 고유 어드레스를 포함할 수 있으며, 동작 신호는 LED 어레이에서 선택된 LED의 동작을 제어할 수 있다. 도 24에서의 회로는 트랜지스터 층(1606)에 형성될 수 있으며 때때로 선택기로서 불리운다.
도 25는 픽셀들(2302)을 어드레싱하기 위해 다수의 로우 신호들을 사용하는 예시적인 레이아웃을 예시한다. 다수의 컬럼들은 컬럼 연결들의 수를 감소시키기 위해(예컨대, 사용된 범프들(1502)의 수를 감소시키기 위해) 하나의 컬럼(2502)으로 폴딩될 수 있다. 예를 들어, 2개의 로우들 및 4개의 컬럼들은 하나의 컬럼 및 8개의 로우들을 갖기 위해 전기적으로 및/또는 논리적으로 연결될 수 있다. 어드레싱 기법 및 선택 신호들은 동일한 컬럼 내에 있지만 상이한 컬럼들로서 어드레싱되는 픽셀들(2302)을 구별하도록 구성될 수 있다. 각각의 픽셀 TFT는 정확한 픽셀이 선택될 수 있도록 어드레싱 기법에 기초하여 선택 신호들의 픽셀-내 디코딩을 수행하도록 구성될 수 있다. 도 25에서의 예에 대해, 픽셀들(2302-1, 2302-2, 2302-2, 2302-4, 2302-5, 2302-6, 2302-7, 2302-8)은 컬럼 데이터라인 신호(2502) 및 로우 데이터라인 신호들(예컨대, A, B, C, X, Y, 및 Z)의 조합을 통해 개별적으로 어드레싱될 수 있다. 어드레싱은 픽셀 당 두 개의 선택기 신호들을 가짐으로써 달성된다. 예를 들어, 신호 "A" 및 신호 "X" 둘 모두는 픽셀(2302-1)을 선택하기 위해 어서팅되어야 한다. 예를 들어, 신호 "B" 및 신호 "X" 둘 모두는 픽셀(2302-2)을 선택하기 위해 어서팅되어야 한다. 보다 일반적으로, 데이터라인 상에서 N개의 픽셀들을 어드레싱하기 위해, N 선택기 신호들의 제곱-근이 사용된다. 접근법은 "범프" 상호연결들의 수를 추가로 감소시키며 그에 따라 대략적인, 더 제조 가능한, 피치 타겟을 가능하게 하는 이점을 갖는다. 몇몇 실시예들에서, 픽셀들(2302) 간의 중심 대 중심 간격은 5, 3, 또는 2마이크론 이하 및 0.1, 0.5, 또는 1마이크론 이상이다.
도 26은 디스플레이 디바이스를 제작하는 프로세스(2600)의 실시예의 흐름도이다. 프로세스(2600)는 단계 2602에서 마이크로-LED 웨이퍼 상에 마이크로-LED들을 제작하는 것으로 시작한다. 마이크로-LED 디바이스들은 웨이퍼 상에 형성될 수 있음, 이것은 마이크로-LED 재료들 및 동작과 호환 가능한 기판을 포함할 수 있다. 예들은 GAN, Si 상에서의 GAN, 사파이어 상에서의 GAN, InGaAs, AlInGaP, GaAs 등을 포한한 III-V 또는 III-질화물을 포함한다.
단계 2604에서, TFT들은 마이크로-LED 다이 또는 다이들을 형성하기 위해 마이크로-LED 웨이퍼의 산화물 상에 모놀리식으로 형성될 수 있으며, 따라서 TFT 및 마이크로-LED는 동일한 웨이퍼 상에 형성된다. TFT들은 트렌치 게이트 자기-정렬(TGSA) c-축 정렬 결정 인듐-갈륨-아연 산화물(CAAC-IGZO) TFT들을 포함할 수 있다. TFT들은 또한, 예를 들어, 비정질 인듐 갈륨 아연 산화물(a-IGZO), 저-온 다결정성 실리콘(LTPS), 비정질 실리콘(a-Si) 등을 포함할 수 있으며, 저온 백-엔드 호환 가능한 프로세스에서 제작될 수 있다.
단계 2606에서, 상호연결 형성 및 금속화는 예를 들어, 픽셀 TFT들에 의해 공유될 공통 신호 라인들을 제공하기 위해 마이크로-LED 다이들 내에서 수행될 수 있다. 상호연결들은 금속들, 예를 들어, 구리, 구리 합금들, 알루미늄, 텅스텐 등을 사용하여 형성될 수 있다. 단계 2608에서, 마이크로-범프 계면들은 상호연결들과 연결하기 위해 마이크로-LED 다이들의 표면상에 형성될 수 있다.
단계 2610(단계들(902 내지 908)과 동시에 발생할 수 있는)에서, 실리콘 뒷판이 제작될 수 있다. 실리콘 뒷판은 구동기 회로들(도 18에 도시된 것들과 같은)을 포함할 수 있다. 단계 2612에서, 마이크로-범프 계면들이 형성될 수 있다(예컨대, 뒷판 상에; 몇몇 실시예들에서, 범프들은 단계 2608에서 마이크로-범프 계면들 상에 형성될 수 있다). 단계 2614에서, 싱귤레이션 프로세스가 마이크로-LED 다이들 및/또는 실리콘 뒷판 상에서 수행될 수 있다. 마이크로-LED 다이들 및 실리콘 뒷판들은 디스플레이 디바이스를 형성하기 위해 대응하는 마이크로-범프 계면들에서 마이크로-범프 연결들을 형성함으로써 어셈블리될 수 있다.
도 27은 박막 회로 층에 기능을 부가하기 위한 복잡도 및 마이크로-범프 감소의 예시적인 슬라이딩 스케일을 예시한다. 박막 회로 층에 위치되는 더 많은 회로부는 사용된 범프들의 수를 감소시키며, 이것은 정렬을 위한 허용 오차들을 감소시킬 수 있다. 그러나, 박막 회로 층에 위치된 회로부가 많을수록, 박막 회로 층은 제작하기 더 복잡해진다. 부가적으로, 박막 회로 층에서의 회로부는 뒷판에 형성된 회로부보다 더 느릴 수 있다. 도 27은 3개의 예시적인 디바이스들을 예시한다: 디바이스(2702-A), 디바이스(2702-B), 및 디바이스(2702-C). 3개의 예시적인 디바이스들은 뒷판과 박막 회로 층 사이에 분리된 기능들의 다른 조합들이 사용될 수 있기 때문에 제한적이도록 의도되지 않는다.
디바이스(2702-A)에서, 픽셀 회로들은 뒷판에 있다. 이 예에서, 박막 회로 층은 사용되지 않으며 마이크로-범프들은 고 화질을 위해 매우 가깝게 이격된다(예컨대, 마이크로-범프들의 간격은 1마이크론 이상이며 1.1, 1.3, 1.4, 1.6, 1.8, 2.1, 또는 2.3마이크론과 같은, 3마이크론 이하이다).
디바이스(2702-B)에서, 선택기 다중화기를 가진 픽셀 회로들은 박막 회로 층에 형성된다. 마이크로-범프들은 가깝게 이격되지만, 박막 회로 층은 디바이스(2702-C)보다 제조하기 훨씬 용이하다(예컨대, 마이크로-범프들의 간격은 8마이크론 이상이며 10, 12, 14, 16, 18, 또는 20마이크론과 같은, 30마이크론 이하이다).
디바이스(2702-C)에서, 박막 회로부 층은 디바이스(2702-B) 플러스 메모리(예컨대, DRAM) 및 변조 회로들(예컨대, 도 19 내지 도 21로부터의)에서의 회로부를 포함한다. 디바이스(2702-C)에서의 마이크로-범프들은 최대 간격을 갖는다(예컨대, 마이크로-범프들의 간격은 30마이크론 이상이며 35, 34, 55, 또는 64마이크론과 같은, 75마이크론 이하이다).
따라서, 몇몇 실시예들에서, 박막 회로 층은 선택기 다중화기를 포함하고; 뒷판은 메모리 회로들 및/또는 변조기 회로들을 포함하며; 및/또는 박막 회로 층은 메모리 회로들 및 변조기 회로들을 포함한다.
도 28은 마이크로-LED 디스플레이를 제작하는 프로세스(2800)의 실시예의 흐름도이다. 프로세스(2800)는 단계 2802에서 반도체 구조를 획득하는 것으로 시작한다. 반도체 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조일 수 있다. 도 7a는 반도체 구조의 예를 제공하며, 도 16에서의 디바이스 층(1602)는 반도체 구조의 또 다른 예이다.
단계 2804에서, 박막 회로 층은 반도체 구조 상에 증착된다. 예를 들어, 박막 트랜지스터를 형성하기 위한 층들은 반도체 구조 상에 증착된다. 단계 2806에서, 회로부는 발광 층으로부터의 광 방출을 제어하기 위해 박막 회로 층에 형성된다. 예를 들어, 트랜지스터들, 커패시터들, 트레이스들, 및/또는 공통 신호 라인들은 박막 회로 층에 형성된다. 접합 패드들(예컨대, 하위 접합 패드들)은 박막 회로 층에 형성될 수 있다.
단계 2808에서, 뒷판이 획득된다(예컨대, 뒷판(1704)). 몇몇 실시예들에서, 뒷판은 뒷판을 제조함으로써 획득된다. 뒷판은 복수의 금속 접합부들을 통해 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함한다. 뒷판은 접합을 위해 복수의 패드들(예컨대, 상위 접합 패드들)을 포함할 수 있다. 복수의 마이크로 범프들은 박막 회로 층 상에 또는 뒷판 상에(예컨대, 접합 패드 상에) 형성된다, 단계 2810. 뒷판은 복수의 마이크로 범프들(예컨대, 범프들(1502))을 사용하여 박막 회로 층에 접합된다, 단계 2812. 예를 들어, 뒷판은 마이크로 범프들(예컨대, 솔더)이 용융되고 뒷판과 박막 회로 층 사이에 옴 연결을 형성하도록 가열되고 박막 회로 층을 향해 눌려진다. 마이크로 범프들은 접합 후(예컨대, 냉각 후) 복수의 금속 접합부들이 된다.
발광 다이오드들(LED들)의 어레이가 반도체 구조로부터 형성된다, 단계 2814. LED들의 어레이는 접합 전 또는 후 형성될 수 있다. 복수의 금속 접합부들의 수는 금속 접합부들 사이에서 더 큰 간격(예컨대, 중심 대 중심)을 가능하게 하기 위해 LED들의 어레이에서의 LED들의 수보다 적다.
몇몇 실시예들에서, LED들의 어레이는 발광 측면(예컨대, 광-방출 측면(1312)) 및 발광 측면의 반대편 측면(예컨대, 광-방출 측면의 반대편 측면(1314)을 가지며, 여기에서 박막 회로 층은 발광 측면의 반대편 측면 상에 증착되고; 뒷판을 획득하는 것은 실리콘 웨이퍼의 실리콘 디바이스 층에 복수의 CMOS 트랜지스터들 및 상호연결들을 형성하는 것을 포함하고; LED들의 어레이를 형성하는 것은 반도체 구조를 싱귤레이팅하는 것을 포함하고; 반도체 구조를 싱귤레이팅하는 것은 뒷판을 박막 회로 층에 접합하기 전에 발생하고; 박막 회로 층은 웨이퍼 레벨 상에서 반도체 구조 상에 형성되고; 뒷판은 접합 전에 뒷판에 형성된 전기 회로들을 포함하고; 마이크로 범프들은 옴 재료로 이루어지고; 박막 회로 층은 반도체 구조가 아닌 많은 상이한 유형들의 기판 재료들(예컨대, 사파이어 또는 유리)에 도포될 수 있고; 뒷판은 결정성 실리콘을 포함하고; 사용된 마이크로 범프들의 수는 1000 이상 및/또는 10,000 이하이며; 및/또는 마이크로 범프들 간의 간격은 LED들 간의 간격보다 크다.
다중화기는 박막 회로 층과 뒷판 사이에서의 범프들의 수를 감소시키기 위해 사용될 수 있다. 박막 회로 층과 뒷판 사이에서의 범프들의 수를 감소시키기 위해 사용될 수 있는 다중화기의 일 예는 타일-롤링 셔터이다. 타일-롤링 셔터는 광원들의 어레이를, 때때로 그룹들로서 불리우는, 타일들로 나눈다. 각각의 타일은 복수의 로우들 및 복수의 컬럼들을 가진다. 명령 신호들은 시간 기간 동안 타일에서의 각각의 로우에 전류가 인가되도록 시간 기간에 걸쳐 로우들에 순차적으로 인가되며, 한 번에 단지 하나의 로우만이 전류를 수신한다. 타일-롤링 셔터가 다중화기의 예로서 제공되지만, 다른 다중화기들이 사용될 수 있다. 타일-롤링 셔터에 대한 변형들이 또한 사용될 수 있다. 다중화기는 뒷판과 박막 회로 층 사이에서의 연결들의 수를 감소시키기 위해 박막 회로 층에 형성될 수 있다.
도 29는 타일-롤링 셔터의 부분으로서 타일들(2902)로 나뉜 LED들의 어레이의 예를 예시한다. 제1 타일(2902-1) 및 제2 타일(2902-2)에 대한 시간에 걸친 로우들의 활성화가 도시된다. 두 개의 타일들(2902)이 도시되지만, LED들의 어레이에서 두 개보다 많은 타일들(2902)이 있을 수 있다는 것이 이해될 것이다. 예를 들어, 어레이에 백만 개의 LED들이 있으며, 어레이가 타일들(2902)로 나뉘고, 각각의 타일이 500개의 LED들을 갖는다면, 어레이는 2000개 타일들로 분리될 것이다.
각각의 타일(2902)은 복수의 로우들(r) 및 복수의 컬럼들(c)을 포함한다. 각각의 타일(2902)에 m 수의 로우들 및 n 수의 컬럼들이 있다. 도 29에 도시된 예에서, m = 64 및 n = 6이다. M과 n은 도 29에 도시된 것과 상이한 값들을 가질 수 있다는 것이 이해될 것이다. 몇몇 실시예들에서, m은 n의 2, 3, 4, 또는 5배 이상이다. Wp 1 타일(2902-1) 및 제2 타일(2902-2)에 대한 제1 로우(r-1), 제2 로우(r-2), 제3 로우(r-3), 제64 로우(r-64), 제1 컬럼(c-1), 제2 컬럼(c-2), 및 제3 컬럼(c-3)이 도 29에서 라벨링된다.
시간 기간은 복수의 시간 슬롯들(T)로 나뉜다. 시간 기간에서 수 q의 시간 슬롯들(T)은 수 m의 로우들과 같을 수 있다. 각각의 로우(r)는 시간 기간 동안 한 번 활성화된다. 도시된 예에서, 64개의 시간 슬롯들(T)이 있다. 제1 시간 슬롯(T-1), 제2 시간 슬롯(T-2), 제3 시간 슬롯(T-3), 내지 제64 시간 슬롯(T64)까지. 순차적인 로우들이 순차적인 시간 슬롯들(T)에서 활성화되며, 따라서 각각의 로우에서의 LED들은 시간 기간 동안 한 번 활성일 수 있다. 예를 들어, 제1 시간 슬롯(T-1) 동안, 제1 로우(r-1)에서의 LED들이 활성화될 수 있고; 제2 시간 슬롯(T-2) 동안, 제2 로우(r-2)에서의 LED들이 활성화될 수 있고; 제3 시간 슬롯(T-3) 동안, 제3 로우(r-3)에서의 LED들이 활성화될 수 있으며; 제64 시간 슬롯(T-64) 동안까지, 제64 로우(r-64)에서의 LED들이 활성화될 수 있다. 로우가 활성화될 때, 로우에서의 각각의 LED는 주어진 지속 기간 및/또는 주어진 세기에 대해, 전류를, 개별적으로 수신할 수 있다. 예를 들어, 도 20 및 도 21에서의 그래프들은 LED가 시간 슬롯(T)(예컨대, 그것의 퍼센티지)의 주어진 지속 기간 동안 계속 온이기 위해 어떻게 변조될 수 있는지를 도시한다. LED가 시간 슬롯(T) 동안 더 오래 온일수록, LED는 뷰어에게 더 밝게 보인다. 시간 기간은 뷰어가 LED가 턴 오프 및 온하는 것을 지각할 가능성이 없도록 짧을 수 있다(예컨대, 시간 기간은 15ms, 1ms, 500μs, 100μs, 또는 10μs 이하일 수 있으며; 및/또는 시간 기간은 1μs 이상일 수 있다). 타일(2902)의 각각의 로우(r)는 상이한 시간들에서 활성화될 수 있다. 몇몇 실시예들에서, 디스플레이 시스템은 초당 120 프레임들의 프레임 레이트를 디스플레이할 수 있으며 디스플레이 타일은 64개 로우들을 포함할 수 있다. 몇몇 실시예들에서, 디스플레이는 디스플레이 및 그래픽 시스템 동작 오버헤드들을 감안하기 위해 50%의 듀티 사이클을 가질 수 있다. 몇몇 실시예들에서, 로우 디스플레이 시간은 대략 64 마이크로초(0.5 * 1/120 * 1/64)일 수 있다. 몇몇 실시예들에서, 64 마이크로초 로우 디스플레이 시간 동안, 픽셀 세기는 가변 아날로그 전류에 의해 구동될 수 있다. 몇몇 실시예들에서, 64 마이크로초 동안, 픽셀 세기에 대한 로우 디스플레이 시간은 디지털 변조될 수 있다. 몇몇 실시예에서, 픽셀은 7비트의 그레이 스케일(2us = 64us / 2^7)의 생성을 가능하게 하기 위해 2 마이크로 증분들에서 스위칭될 수 있다. 예는 순차적인 순서로 로우들을 활성화하는 것을 설명하지만, 몇몇 실시예들에서, 로우들은 순차적인 순서 외로 활성화될 수 있다. 몇몇 실시예들에서, 상이한 컬럼들(c)의 로우들(r)은 상이한 시간들에서 활성화할 수 있다. 예를 들어, 셀(r-1, c-1)에서의 LED는 시간 슬롯(T-1) 동안 활성화할 수 있고, 셀(r-2, c-1)에서의 LED는 시간 슬롯(T-2) 동안 활성화할 수 있으며 셀(r-1, c-2)에서의 LED는 시간 슬롯(T-2) 동안 활성화할 수 있고; 셀(r-3, c-1)에서의 LED는 시간 슬롯(T-3) 동안 활성화할 수 있고, 셀(r-2, c-2)에서의 LED는 시간 슬롯(T-3) 동안 활성화할 수 있으며, 셀(r-1, c-3)에서의 LED는 시간 슬롯(T-3) 동안 활성화할 수 있다.
도 30은 타일의 컬럼에서 LED들에 전류를 인가하기 위해 사용될 수 있는 단순화된 회로의 예를 예시한다. 도 30은 박막 회로 층(3008)에서 제어 라인(3006)과 뒷판(304)을 전기적으로 결합하는 접합부(3002)를 도시한다. 제어 라인(3006)은 트랜지스터(3012)를 통해 LED(3010)로 전류를 제공한다. 제어 라인(3006)은 도 16에서의 데이터라인(1628)과 유사할 수 있다. 트랜지스터들(3012)은 도 16에서의 트랜지스터들(1622)과 유사할 수 있다. 접합부(3002)는 도 17에서의 범프(1502)로부터 형성된 금속 접합부일 수 있다.
제어 라인(3006)은 타일의 컬럼에서 LED들(3010)로 전류를 제공한다. 제 m LED(3010-m)이 제 m 로우(r-m)에 있을 때까지 제1 LED(3010-1)는 제1 로우(r-1)에 있고, 제2 LED(3010-2)는 제2 로우(r-2)에 있고, 제3 LED(3010-3)는 제3 로우(r-3)에 있다. 트랜지스터들(3012)은 제어라인(3006)으로부터의 신호가 LED(3010)로 송신하도록 허용하기 위해 순차적으로 활성화한다(예컨대, 롤), 음극(3014)은 LED들(3010)을 통해 흐르는 전류에 대한 복귀 경로를 제공한다. 음극(3014)은 공통 음극일 수 있다(예컨대, 타일의 일 컬럼에서 복수의 LED들(3010)에 연결되며 및/또는 다수의 컬럼들 및/또는 타일들에서의 LED들에 연결된다).
뒷판(3004)은, 이 예에서, 메모리(3016), 변조 회로(3018), 및 전류 소스(3020)를 포함할 수 있다. 도 30에서의 예는 박막 회로 층과 뒷판 사이에 분리된 기능까지 도 27에서의 디바이스(2702-B)와 유사하다. 메모리(3016) 및 변조 회로(3018)가 박막 회로 층(3008)에 있다면, 이러한 구성은 도 27에서의 디바이스(2702-C)와 유사할 것이다.
다수의 LED들(3010)과 결합된 하나의 제어 라인(3006)을 가짐으로써, 뒷판(3004)과 LED들(3010) 간의 접합부들(3002)의 수는 LED(3010) 당 하나의 제어 라인(3006)과 비교하여 감소될 수 있다.
타일에서 컬럼들의 수(n)가 8과 같다면, 8개의 접합부들(3002) 및 8×타일 당 m개의 LED들(3010)이 있을 것이다. 타일당 8개의 변조 회로들(3018) 및 8개의 메모리들(3016)이 또한 있을 것이다. 몇몇 실시예들에서, LED들의 어레이는 512, 1000, 2048, 2542, 또는 다른 수들의 타일들로 나뉠 수 있다.
도 31은 접합부들(3002)에 대한 접합 사이트들을 가진 타일(3100)의 예를 예시한다. 타일(3100)은 타일(2902)과 유사할 수 있다. 타일(3100)은 m 수의 로우들 및 n 수의 컬럼들을 가진다. 타일(3100)은 8개의 컬럼들(n=8)을 가진다. 하나의 LED는 로우들 및 컬럼들의 각각의 셀에 있다. 타일(3100)은 LED들의 어레이의 서브세트를 도시한다. LED들의 어레이는 풋프린트를 차지하며, 접합부들(3002)은 풋프린트 위에 분산된다. 접합부들(3002)은 LED의 어레이 위에 있는 것으로 보이지만, 접합부들(3002)은 LED들의 어레이 및 뒷판 사이에 있으며; 도 31은 LED들의 어레이에 사이트들을 접합하는 병치를 도시한다. 도 31의 타일(3100)에서의 LED들은 1.8㎛의 피치를 갖지만, LED들의 다른 피치들이 사용될 수 있다. 로우들(1 내지 64)은 115.2㎛의 조합된 폭을 가지며, 컬럼들은 14.4㎛의 조합된 폭을 갖는다. 다른 치수들이 사용될 수 있다.
접합 재료로서 솔더를 사용하여 두 개의 웨이퍼들을 함께 접합하는 동안, 솔더는 가열된다. 두 개의 웨이퍼들이 상이한 열 팽창 계수들(CTE)을 가진 기판들을 갖는다면, 두 개의 웨이퍼들은 상이한 레이트들로 팽창하여, 접촉들의 "워크-오프"를 야기하며(즉, 도 16에서의 패드(1630)와 같은, 접합 사이트들 또는 패드들), 따라서 접합부들(3002)에 대한 접촉들은 정렬되지 않는다. 더 높은 접합 온도들은 더 높은 워크-오프 및 더 큰 오정렬을 야기한다. 예를 들어, 뒷판은 실리콘 기판을 사용하여 만들어질 수 있으며, LED들은 GaAs와 같은, III-V 재료로 만들어질 수 있다. 박막 회로 층은 GaAs에 도포된다(예컨대, LED들의 GaAs는 박막 회로 층에 대한 기판으로서 동작한다). 실리콘 및 GaAs는 상이한 CTE들을 가진다. 뒷판에서의 접합 사이트들은, 실리콘 및 GaAs가 접합부를 형성하도록 솔더를 용융시키기 위해 가열되므로 박막 회로 층에서 접합 사이트들에 비교하여 시프트될 것이다. 접합에 사용된 온도가 높을수록, 박막 회로 층에서의 접합 사이트들에 비교하여 뒷판에서 접합 사이트들의 시프트는 커진다.
워크-오프를 감소시키기 위해, 접합을 위한 더 큰 접합 사이트 및/또는 더 낮은 온도들이 사용될 수 있다. 또한, 칩릿들을 형성하기 위해 하나의 기판을 통해 에칭하는 것(예컨대, 건식 및/또는 딥 에칭을 사용하여 박막 회로 층의 기판을 에칭하는 것; GaAs를 통해 에칭하는 것)은 박막 회로 층에서의 접합 사이트들이 이동하도록 허용할 수 있다. 웨이퍼 대 웨이퍼 접합 대신에, 다이 대 웨이퍼 또는 다이 대 다이 접합이 사용될 수 있다. 예를 들어, GaAs 웨이퍼 상에서의 LED들은 칩릿들 상에서 더 작은 어레이들로 나뉠 수 있으며, 각각의 칩릿은 n 및 p 접촉들 모두를 갖는다. 더 작은 어레이들을 사용하는 것은 또한 디스플레이의 결함이 있는 부분들을 재작동하는 것을 허용한다.
접합 사이트들의 작은 피치는 또한 언더필을 도포하는 것이 가진 어려움을 야기할 수 있다. 언더필을 도포하는 것은, 추가 강건성을 제공하는 것, 열 전달을 돕는 것, 및/또는 접합부들 상에 응력을 감소시키는 것을 포함한, 여러 이익들을 가질 수 있다. 접합 사이트들이 매우 가깝다면, 접합 사이트들 사이에 흐르도록 언더필 재료를 얻는 것은 도전적일 수 있다(예컨대, 언더필이 너무 점성이 있으며 및/또는 입자들의 크기들이 너무 크기 때문에). 접합 사이트들 사이에서 언더필 재료를 흐르게 하지 않음으로써, 언더필의 효과성은 감소될 수 있다. 특정한 재료들이 40마이크론 아래로 접합 사이트들의 피치를 갖고 사용하기에 적합하다는 것이 발견되어 왔다(예컨대, Namics로부터의 U8410-302LF1 및 XS8410-302SNSB). 특정한 재료들이 20마이크론 아래로 접합 사이트들의 피치를 갖고 사용하기에 적합하다는 것이 발견되어 왔다(예컨대, Namics로부터의 U8410-302F). 대안적인 접근법은, 박막 회로 층에 뒷판을 접합하기 전에 뒷판 및/또는 박막 회로 층 상에, 스핀-코팅될 수 있는 점성 재료 또는 라미네이팅될 수 있는 막일 수 있는, 사전-도포된 언더필름 재료를 사용하는 것일 수 있다.
도 31은 접합부들(3002)을 위한 접합 사이트들이 사일-롤러 다중화기를 구현함으로써 하나의 제어 라인(예컨대, 도 30에서의 제어 라인(3006))이 LED마다 접합되는 경우보다 더 클 수 있음을 도시한다. 도 31에서의 타일(3100)은 64개 로우들 및 8개 컬럼들을 가진 타일을 도시한다. 8개의 접합부들(3002)이 있으며, 각각의 컬럼에 대해 하나의 접합부(3002) 및 하나의 대응하는 제어 라인이 있다. 제1 컬럼(c-1)의 제어 라인에 연결할 제1 접합부(3002-1); 제2 컬럼(c-2)의 제어 라인에 연결할 제2 접합부(3002-2); 제3 컬럼(c-3)의 제어 라인에 연결할 제3 접합부(3002-3); 제4 컬럼(c-4)의 제어 라인에 연결할 제4 접합부(3002-4); 제5 컬럼(c-5)의 제어 라인에 연결할 제5 접합부(3002-5); 제6 컬럼(c-6)의 제어 라인에 연결할 제6 접합부(3002-6); 제7 컬럼(c-7)의 제어 라인에 연결할 제7 접합부(3002-7); 및 제8 컬럼(c-8)의 제어 라인에 연결할 제8 접합부(3002-8)가 있다. 접합부들(3002) 간의 간격은 LED마다 하나의 접합부(3002)가 있는 경우보다 크다. 접합부(3002)는 또한 LED마다 하나의 접합부(3002)가 있는 경우보다 클 수 있다. 따라서, 범프들은 어레이에서 LED들의 피치보다 더 큰 간격들을 갖고 널리 퍼질 수 있다.
몇몇 실시예들에서, 작은 피치(접합부들(3002) 간의 거리)는 60, 50, 40, 30, 20, 15, 또는 10㎛ 이하 및/또는 1㎛ 이상일 수 있다. 피치가 작을수록, 기판들의 CTE 부정합에 의해 야기된 워크-오프를 감소시키기 위해 접합을 위해 요구된 온도는 낮아진다. 몇몇 실시예들에서, 접합 온도는 워크-오프를 감소시키기 위해 섭씨 300도보다 높지 않다. 때때로 접합 온도는 접합부들(3002)의 피치에 의존하여, 섭씨 300, 250, 200, 150, 100, 80, 또는 75도 이하일 수 있다. 예를 들어, 나노기공성 금 압축 접합은 섭씨 75도의 접합 온도를 위해 타겟팅될 수 있으며, 이것은 낮은 응력이 재료들의 CTE 부정합에 의해 야기되거나 또는 야기되지 않는 것을 야기할 수 있다.
접합 온도가 감소됨에 따라, 범프들의 재료 선택은 도전적일 수 있다. 범프 재료에 대한 용용 점은, 접합 재료로서 솔더를 사용하는 경우, 접합 온도 이하이며, 따라서 범프들은 용융되고 접합부들을 형성한다. 범프 재료의 용융 점은 또한 디바이스의 동작 온도보다 높다(예컨대, 솔더는 디바이스의 동작 동안 재액화하지 않도록). 따라서, 솔더 범프들(예컨대, 도 17에서의 범프들(1502))은 접합 온도 이하인 용융 점을 갖도록 구성된다. 몇몇 실시예들에서, 나노기공성 금 또는 나노기공성 구리가 섭씨 250, 200, 150, 100, 또는 75도 이하인 접합 온도에서 사용된다. 나노기공성 금은 약 150도 이하의 접합 온도를 갖는다. 접합 온도는 사용된 접합 압력 및/또는 접합 시간에 부분적으로 의존적일 수 있다. 몇몇 실시예들에서, 구리가 금보다 덜 비싸고; 구리를 사용하는 것이 금을 사용할 때 존재할 수 있는 은 이행의 위험을 감소시키며; 및/또는 구리를 백-엔드 프로세싱에서 금보다 선호하게 만드는, 구리가 은을 오염시킬 가능성이 적기 때문에 구리가 금 대신에 사용된다. 나노기공성 구리는 나노기공성 금과 유사한 접합 온도(예컨대, 150도 이하)를 갖는 것으로 예상된다. 섭씨 온도에서의 용융점들을 가진, 솔더 범프들로서 사용된 재료들의 몇몇 다른 용융 점들은 인듐(180°); 구리(200°); 인듐-은(200°); 구리-주석(250°); 금-주석(280°); 및 금(290°)을 포함한다. 범프들(그것들이 접합부들(3002)이 되기 전)은 구형, 원통형, 원뿔형, 또는 다른 형태일 수 있고; 공정 재료 또는 단순한 금속(예컨대, Au 또는 Cu)으로 이루어지고; 고체 또는 나노기공성이며; 및/또는 전역적 가열(예컨대, 접합 툴 또는 오븐을 사용하여)을 사용하여 열 활성화되고 및/또는 국소화 가열(예컨대, 접합 온도를 발생시키기 위해 레이저를 사용하여)을 사용하여 열 활성화될 수 있다.
도 32는 범프 피치에 타일 크기를 비교하는 예시적인 차트이다(도 32에서, 타일 크기는 컬럼들의 수가 로우들의 수를 훨씬 초과하기 때문에 타일에서 로우들의 수로서 보고된다). 타일 크기가 증가함에 따라, 뒷판으로부터 LED들로 제어 신호들을 송신하기 위해 사용되는 범프들이 적기 때문에 범프 피치는 증가할 수 있다). 예를 들어, 타일 크기가 1이면, 범프 피치는 LED들의 피치의 크기(예컨대, 도 31에서 1.8㎛)일 것이다. 타일 크기가 16이면, 범프 피치는 7.2㎛일 수 있다. 타일 크기가 64이면, 범프 피치는 14.4㎛일 수 있다. LED들의 어레이는 LED들의 카운트를 포함할 수 있고, 복수의 금속 접합부들은 금속 접합부들의 카운트에 대응하며, 금속 접합부들의 카운트는 어레이에서의 LED들의 카운트보다 적어도 10, 100, 1000배 더 작다. 박막 회로 층의 복잡도 및 접합부들의 피치 사이에 트레이드오프가 있다. 예를 들어, 도 27에서의 디바이스(2702-C)의 접합부들의 피치는 도 27에서의 디바이스(2702-B)에서 접합부들의 피치보다 클 수 있지만, 디바이스(2702-C)에서 박막 회로 층을 형성하는 것은, 박막 회로 층에 사용된 재료들이 뒷판에 사용된 재료들보다 효과적이지 않을 수 있기 때문에 디바이스(2702-B)보다 복잡하며 및/또는 그보다 느린 회로들을 생성할 수 있다.
도 33은 LED 디스플레이를 제작하는 프로세스(3300)의 실시예의 흐름도이다. 프로세스(3300)는 복수의 LED들을 형성하는 단계 3302에서 시작한다. 몇몇 실시예들에서, 복수의 LED들의 수는 4, 8, 16, 32, 64, 및 128 이상, 및/또는 64 또는 128 이하일 수 있다(예컨대, 복수의 LED들은 도 28의 타일(2902)에서 로우들(r)의 수 m과 같을 수 있다). 몇몇 실시예들에서, 복수의 LED들의 수는 307,200, 921,600, 또는 2,073,600 이상일 수 있다. 복수의 LED들은 결정성 반도체 구조로 형성될 수 있다(예컨대, GaAs 또는 InP와 같은, III-V의 에피택셜 층들). LED들(3010-1 내지 3010-m)은 복수의 LED들의 예이다.
단계 3304에서, 복수의 LED들과 전기적으로 결합된 복수의 트랜지스터들을 포함한 박막 회로 층이 형성된다. 예를 들어, 도 30에서의 트랜지스터들(3012)을 가진 박막 회로 층(3008)이 형성된다. 트랜지스터들은 복수의 LED들과 전기적으로 결합된다. 복수의 트랜지스터들은 복수의 LED들의 동작을 제어하도록 구성된다. 예를 들어, 트랜지스터들(3012)은 전류가 LED들(3010)에 인가될 때를 제어한다. 몇몇 실시예들에서, 박막 회로 층은 복수의 LED들의 결정성 반도체 구조에 격자 정합되지 않는다. 예를 들어, 박막 회로 층은 단일 결정 구조 대신에 비정질 또는 다결정 구조를 가진 반도체 재료를 포함할 수 있다.
단계 3306에서, 제어 라인은 제1 패드(예컨대, 도 16에서의 패드(1630))와 복수의 트랜지스터들을 전기적으로 연결하기 위해 형성된다. 예를 들어, 도 30에서의 제어 라인(3006)은 8, 16, 32, 64, 128, 또는 256 픽셀들을 제어하도록 구성되고; 픽셀들의 수는 2의 거듭제곱일 필요는 없으며, 따라서 33 또는 100 픽셀들과 같은 다른 수들이 가능하다. 제어 라인은 박막 회로 층에 형성되며, 및/또는 그것의 부분일 수 있다. 몇몇 실시예들에서, 제어 라인은 구리, 구리 합금, 알루미늄, 및/또는 텅스텐으로 이루어질 수 있고; 다른 실시예들에서, 다른 재료들이 사용될 수 있다. 몇몇 실시예들에서, 제어 라인은 공통 신호 라인(예컨대, 제어 라인(3006) 또는 데이터 라인)이다. 공통 신호 라인은 전역적 신호를 송신하기 위해 사용될 수 있다. 공통 신호 라인은 하나의 로우에서 모든 또는 몇몇 픽셀들에 연결될 수 있다. 예를 들어, 하나의 공통 신호 라인은 로우에서의 모든 픽셀들의 동작을 제어하는 트랜지스터들과 결합될 수 있으며, 여기에서 로우에 440, 1600, 1920 또는 2560 픽셀들이 있거나; 또는 공통 신호 라인은 로우에서의 픽셀들의 절반(예컨대, 720, 800, 960, 또는 1280)의 동작을 제어하는 트랜지스터들과 결합될 수 있다.
뒷판(예컨대, 뒷판(3004))이 획득된다, 단계 3308. 뒷판은 구동 회로부를 포함할 수 있다(예컨대, 도 30으로부터의 메모리(3016) 및/또는 변조 회로들(3018); 및/또는 도 18로부터의 어드레스 구동기들(1802), 데이터/비트라인 구동기들(1804), 제어/타이밍 구동기들(1806), 제어 로직(1808), 및/또는 전압 공급 조절기들(1810)). 뒷판은 제2 패드를 포함한다(예컨대, 범프(1502)는 도 17에서의 제1 패드 및 제2 패드를 접촉하여 도시된다). 본 출원에서 사용된 바와 같이, 뒷판은 uLED 에피택셜 웨이퍼로부터 분리된 로직 다이 상에 형성된 회로들을 나타낼 수 있다.
제1 패드는 단계 3310에서 제2 패드에 접합된다(예컨대, 도 30에서의 접합부(3002)를 형성한다). 접합은 솔더를 용융시키기 위해 솔더(예컨대, 도 17에서의 범프(1502))를 가열하는 것을 포함할 수 있다. 솔더를 가열하는 것은 섭씨 300, 250, 200, 175, 또는 150도보다 높지 않게 솔더를 가열하는 것을 포함할 수 있다. 몇몇 실시예들에서, 솔더를 가열하는 것은 섭씨 50, 75, 또는 100도보다 낮지 않다.
접합부는 뒷판에서의 제어기(예컨대, 도 18에서의 어드레스 구동기들(1802), 데이터/비트라인 구동기들(1804), 제어/타이밍 구동기들(1806), 제어 로직(1808), 및/또는 전압 공급 조절기들(1810))가 제어 라인과 전기적으로 결합되도록 제2 패드와 제1 패드를 전기적으로 결합한다. 몇몇 실시예들에서, 방법은 복수의 LED들에 연결하기 위해 공통 음극(예컨대, 도 30에서의 음극(3014))을 형성하는 것을 추가로 포함한다.
다양한 프로세스들이 박막 회로 층 및 뒷판을 가진 에피택셜 구조를 형성하기 위해 사용될 수 있다. 에피택셜 구조는 LED들의 어레이를 형성하기 위해 사용된다. 뒷판은 에피택셜 구조 및 박막 회로 층과 수직으로 통합되거나 또는 수평으로 통합될 수 있다. 도 34 내지 도 54 및 도 55 내지 도 64는 수직 통합의 예들을 제공한다. 도 67 및 도 68은 수평 통합의 예들을 제공한다. 뒷판이 실리콘 기판을 사용한다면, 실리콘 기판이 투명하지 않으며 LED들의 어레이 뒤에 있을 수 있기 때문에 수직 통합은 투명하지 않은 디스플레이들을 위해 사용될 수 있다. 따라서, 사용자는 LED들의 어레이 뒤를 볼 수 없다. 수평 통합은 투명 디스플레이를 위해 사용될 수 있다. 수평 통합에서, 뒷판은 LED들의 어레이의 측면에 대한 것이다. 사용자에게 투명할 수 있는, 에피택셜 구조 및 박막 회로 층은 투명 기판에 접합될 수 있다. 투명 트레이스들(예컨대, 인듐-주석 산화물을 사용한)은 뒷판을 박막 회로 층에 연결하기 위해 사용될 수 있다. 따라서, 수평 통합은 사용자가 LED들의 어레이 뒤를 보도록 허용하기 위해 투명 디스플레이를 위해 사용될 수 있다.
에피택셜 층은 개개의 LED들을 형성하도록 에피택셜 구조의 부분들을 격리하기 위해 다양한 방식들로 싱귤레이팅될 수 있다. 예를 들어, 에칭은 메사들을 형성하기 위해 사용될 수 있다. 도 34 내지 도 54는 에칭된 메사들의 예들을 제공한다. 이온 주입은 또한 평면 LED들을 형성하기 위해 사용될 수 있다. 도 55 내지 도 65는 평면 LED들의 예들을 제공한다. 다른 격리 프로세스들이 또한 사용될 수 있다.
다음으로 도 34 내지 도 53을 참조하면, 단순화된 단면들이 에피택셜 구조에서 LED들을 형성하기 위해 에피택셜 구조를 싱귤레이팅하도록 에피택셜 구조를 에칭하는 실시예들에 대한 프로세싱 단계들에 대해 도시된다. 도 34는 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 에피택셜 구조(3400)는 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)을 포함한다. 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)은 기판(3406) 상에 있다. 몇몇 실시예들에서, 기판(3406)은 에피택셜 구조(3400)의 부분이다. 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)은 기판(예컨대, 기판(3406)에 격자 정합된) 상에서 성장될 수 있다(예컨대, 에피택셜 성장). 몇몇 실시예들에서, 기판은 III-V 이진 화합물(예컨대, GaAs, GaP)이며 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)은 이진, 3진, 또는 4진 화합물들(예컨대, InGaAs, InGaAsP)이다.
에피택셜 구조(3400)는 또한 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404) 사이에 발광 층(3408)을 포함할 수 있다. 발광 층(3408)은 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)의 계면일 수 있거나, 또는 발광 층(3408)은 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)보다 분리된 재료를 포함할 수 있다(예컨대, 다중-양자 우물(MQW)을 형성하기 위한 재료의 층들).
도 34에 도시된 실시예에서, 제1 도핑 반도체 층(3402)은 n-도핑되며(예컨대, 결정 격자에서 더 적은 전자들(과잉 홀들)), 제2 도핑 반도체 층(3404)은 p-도핑된다(예컨대, 결정 격자에서의 과잉 전자들). 그러나, 다른 실시예들에서, 제1 도핑 반도체 층(3402)은 p-도핑될 수 있으며, 및/또는 제2 도핑 반도체 층(3404)은 n-도핑될 수 있다.
도 35는 에피택셜 구조(3400) 상에 증착된 접촉 층(3502) 및 임시 접합 층(3504)을 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 접촉 층(3502)은 p-접촉이다. 접촉 층(3502)은 금속과 같은, 도전성 재료일 수 있다. 접측 층(3502)은 리소그래픽 기술들에 의해 증착될 수 있다. 접촉 층(3502)은 LED들의 어레이에서 각각의 LED에 대한 p-접촉을 형성하기 위해 사용될 수 있다. 몇몇 실시예들에서, 접촉 층(3502)은 도 30에서 공통 음극(3014)을 형성하기 위해 사용될 수 있다. 접촉 층(3502)은 제2 도핑 반도체 층(p-도핑 층)의 최상부 상에 증착된다. 몇몇 실시예들에서, 접촉 층(3502)은 하나 이상의 수직 비아들에 의해 박막 회로 층에 접지 평면과 전기적으로 결합될 수 있다. 몇몇 실시예들에서, 에피택셜 구조(3400) 및/또는 접촉 층(3502)은 도 16에서 디바이스 층(1602)의 부분일 수 있다.
임시 접합 층(3504)은 에피택셜 구조(3400)에 임시 캐리어를 고정시키기 위한 접착제(예컨대, 스핀 코팅에 의해 도포되는)일 수 있다. 임시 접합 층(3504)은 접촉 층(3502)의 최상부 상에 도포된다.
도 36은 에피택셜 구조(3400)에 고정된 임시 캐리어(3602)를 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 임시 캐리어(3602)는 임시 접합 층(3504)에 의해 에피택셜 구조(3400)에 고정된다. 임시 캐리어(3602)는 에피택셜 구조(3400)의 p-측면에 부착된다(예컨대, p-도핑되는, 제2 도핑 반도체 층(3404)은 n-도핑되는, 제1 도핑 반도체 층(3402)보다 임시 캐리어(3602)에 더 가깝다).
도 37은 에피택셜 구조(3400)로부터 제거된 기판(예컨대, 도 36에서의 기판(3406))을 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 기판이 제거된 후, 에피택셜 구조는 평탄화된다(예컨대, 화학 기계적 평탄화(CMP)에 의해). n-도핑되는, 제1 도핑 반도체 층(3402)은 노출되고 평탄화된다.
도 37에서의 구조는 때때로 중간 구조(3700)로서 불리운다. 중간 구조(3700)는 다양한 에칭 구성들에서 사용될 수 있다. 예를 들어, 중간 구조는 에피택셜 구조(3400에 박막 회로 층을 도포하기 전에 에피택셜 구조(3400)를 에칭하는 프로세스)(예컨대, 도 38 내지 도 42에서 설명됨); 뒷판에 에피택셜 구조(3400)를 접합한 후 에피택셜 구조(3400)를 에칭하는 프로세스(예컨대, 도 43 내지 도 47에서 설명됨); 및 에피택셜 구조(3400)에 박막 회로 층의 증착 층들 사이에 에피택셜 구조(3400)를 에칭하는 프로세스(예컨대, 도 48 내지 도 53에서 설명됨)를 위해 사용될 수 있다.
도 38 내지 도 42는 에피택셜 구조(3400)에 박막 회로 층을 도포하기 전에 에피택셜 구조(3400)를 에칭하는 프로세스의 단순화된 단면들을 묘사한다. 도 38은 에피택셜 구조를 싱귤레이팅하기 위해 에칭된 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 도 38에서, 트렌치(3802)는 에피택셜 구조(3400)를 에칭함으로써 형성된다. 트렌치(3802)는 벽들(3804)에 의해 정의된다. 트렌치(3802)는 제1 도핑 반도체 층(3402), 발광 층(3408), 제2 도핑 반도체 층(3404), 접촉 층(3502), 및/또는 임시 접합 층(3504)을 에칭함으로써 형성될 수 있다. 몇몇 실시예들에서, 접촉 층(3502) 또는 임시 접합 층(3504)은 에칭 정지부로서 사용될 수 있다.
에피택셜 구조(3400)는 복수의 메사들(3808)을 형성하기 위해 제1 도핑 반도체 층(3402)의 측면(예컨대, n-측면)으로부터 에칭된다. 임시 캐리어(3602)는 복수의 메사들(3808)(에피택셜 구조(3400)이 부착되는 "핸들"로서 작용할 수 있다.
x/y 평면(예컨대, z 방향으로 보는)에서, 트렌치(3802)는 메사들(3808)의 어레이를 생성하는 그리드를 형성할 수 있다. 그리드는 다양한 형태들에 의해 형성될 수 있으며, 따라서 복수의 메사들(3808)의 메사들(3808)은 직사각형, 원형, 정사각형, 삼각형, 또는 다른 형태의 x/y 평면에서의 형태를 가질 수 있다.
도 39는 에피택셜 구조(3400) 상에 증착된 박막 회로 층(1604)의 실시예의 단순화된 단면이다. 박막 회로 층(1604)은 트랜지스터 층(1606) 및 상호연결 층(1608)을 포함한다. 트랜지스터 층(1606)은 제1 도핑 반도체 층(3402)(예컨대, n-형)의 노출 표면상에 형성된다. 트랜지스터 층(1606)은 박막 트랜지스터 반도체 재료를 포함할 수 있다(예컨대, 트랜지스터 층(1606)은 인듐 갈륨 아연 산화물(IGZO))를 포함할 수 있다. 트랜지스터 층(1606)은 박막 회로 층(1604)의 제1 박막 층으로서 불리울 수 있다.
상호연결 층(1608)은 트랜지스터 층(1606)의 최상부 상에 형성된다. 상호연결 층(1608)은 박막 회로 층(1604)의 제2 박막 층으로서 불리울 수 있다. 패드들(1630)이 또한 금속 범프들에 접합하기 위해 형성될 수 있다.
도 40에서, 뒷판(1704)은 범프들(1502)을 사용하여 박막 회로 층(1604)에 접합된다. 뒷판(1704)은 구동기 회로부를 포함할 수 있다. 에피택셜 구조(3400), 박막 회로 층(1604), 및 뒷판(1704)은 수직으로 배열된다(예컨대, 스택형 구조). 도 40은 에피택셜 구조(3400) 위로 연장된(z 방향으로) 임시 캐리어(3602)를 도시한다.
도 41은 박막 회로 층(1604)에 뒷판(1704)을 접합한 후 제거된 임시 캐리어(예컨대, 도 40에서의 임시 캐리어(3602))의 실시예의 단순화된 단면이다. 몇몇 실시예들에서, 임시 캐리어 및/또는 임시 접합 층은 용제(예컨대, 임시 접합 층을 용해시키는 용제)에 의해 제거된다. 임시 캐리어를 제거하는 것은 제2 도핑 반도체 층(3404) 및/또는 접촉 층(3502)을 노출시킨다.
도 42는 에피택셜 구조(3400)에 광학 요소들(4202)을 부가하는 실시예의 단순화된 단면이다. 광학 요소들(4202)은 에피택셜 구조(3400)로부터 광을 더 효율적으로 추출하기 위해 사용될 수 있다. 예를 들어, 광학 요소들(4202)은 회절 격자들일 수 있다. 광학 요소들(4202)이 회절 격자들을 닮도록 도 42에서 도시되지만, 광학 요소들(4202)은, 렌즈들과 같은, 다른 광학 피처들일 수 있다.
도 43 내지 도 47은 뒷판에 에피택셜 구조를 접합한 후 에피택셜 구조를 에칭하는 프로세스의 실시예의 단순화된 단면들을 묘사한다. 도 43은 중간 구조(3700) 상에 증착된 박막 회로 층(1604)의 실시예의 단순화된 단면이다. 도 43은, 도 38에서의 트렌치(3802)가 도 43에서 중간 구조(3700) 상에 박막 회로 층(1604)을 증차하기 전에 형성되지 않았다는 점을 제외하고, 도 39와 유사하다.
도 44는 뒷판(1704)에 박막 회로 층(1604)을 접합하는 실시예의 단순화된 단면이다. 범프들(1502)은 뒷판(1704)에 박막 회로 층(1604)을 접합하기 위해 및/또는 뒷판(1704)으로부터 박막 회로 층(1604)으로 전기적 연결들을 제공하기 위해 사용된다. 임시 캐리어(3602)는 접합하는 동안 핸들로서 사용될 수 있는 박막 회로 층(1604)은 중간 구조(3700) 및 뒷판(1704) 사이에 있다.
도 45는 뒷판(1704)에 박막 회로 층(1604)을 접합한 후 제거된 임시 캐리어(예컨대, 도 44에서의 임시 캐리어(3602))의 실시예의 단순화된 단면이다. 도 46에서, 에피택셜 구조(3400)에서 에칭된 트렌치(3802)의 실시예의 단순화된 단면이 도시된다. 트렌치(3802)는 임시 캐리어를 제거한 후 및/또는 박막 회로 층(1604)에 뒷판(1704)을 접합한 후 에피택셜 구조(3400)에서 에칭된다. 도 47은 에피택셜 구조(3400)(예컨대, 도 42와 유사한)에 광학 요소들(4202)을 부가하는 실시예의 단순화된 단면이다.
다음으로 도 48 내지 도 53을 참조하면, 박막 회로 층 내지 에피택셜 구조의 증착 층들 사이에서 에피택셜 구조를 에칭하는 프로세스의 실시예의 단면들이 도시된다. 도 48은 중간 구조(3700) 상에 증착된 트랜지스터 층(1606)의 실시예의 단순화된 단면이다. 트랜지스터 층(1606)은 박막 회로 층의 제1 박막 층으로서 불리울 수 있다. 트랜지스터 층(1606)은 제1 도핑 반도체 층(3402)(예컨대, n-도핑) 상에 증착된다.
도 49는 트랜지스터 층(1606) 및 에피택셜 구조(3400) 둘 모두를 통해 에칭하는 실시예의 단순화된 단면이다. 트렌치(4902)는 트랜지스터 층(1606) 및 에피택셜 구조 둘 모두에 형성된다. 트랜지스터 층(1606) 및 에피택셜 구조(3400)에서의 벽들(4904)은 트렌치(4902)의 측면들을 정의한다. 트렌치(4902)는, 트렌치(4902)가 트랜지스터 층(1606)뿐만 아니라 에피택셜 구조(34000)를 통해 연장된다는 점을 제외하고, 트렌치(3802)와 유사하다. 트렌치는 복수의 LED들을 형성하기 위한 에피택셜 구조(3400)를 격리한다.
에피택셜 구조(3400)를 에칭하기 위해 트랜지스터 층(1606)을 통해 에칭하는 격리 프로세스는 몇몇 제한들을 가질 수 있다. 예를 들어, 도 48 내지 도 53에서의 격리 프로세스는 트랜지스터 층(1606)이 별개의 LED들에 대해 격리된다고 가정하며, 이것은 몇몇 실시예들에서 유효한 가정이 아닐 수 있다. 예를 들어, 트랜지스터 층(1606)은 다수의 LED들에 의해 공유된 회로부(예컨대, 다중화, 변조, 메모리 등과 같은 기능들을 수행하기 위한 회로부)를 구현하기 위해 사용될 수 있다.
도 50은 트랜지스터 층(1606)이 에피택셜 구조(3400)를 격리하기 위해 에칭된 후, 트랜지스터 층(1606) 상에 증착된 상호연결 층(1608)의 실시예의 단순화된 단면이다. 상호연결 층(1608)은 박막 회로 층(1604)의 제2 박막 층으로서 불리울 수 있다.
도 51에서, 뒷판(1704)은 범프들(1502)을 사용하여 박막 회로 층(1604)에 접합된다. 뒷판(1704)은 구동기 회로부를 포함할 수 있다. 에피택셜 구조(3400), 박막 회로 층(1604), 및 뒷판(1704)은 수직으로 배열된다(예컨대, 스택형 구조). 도 51은 에피택셜 구조(3400) 위로 연장된(z 방향으로) 임시 캐리어(3602)를 도시한다.
도 52는 박막 회로 층(1604)에 뒷판(1704)을 접합한 후 제거된 임시 캐리어(예컨대, 도 51에서의 임시 캐리어(3602))의 실시예의 단순화된 단면이다. 몇몇 실시예들에서, 임시 캐리어 및/또는 임시 접합 층은 용제(예컨대, 임시 접합 층을 용해시키는 용제)에 의해 제거된다. 임시 캐리어를 제거하는 것은 제2 도핑 반도체 층(3404) 및/또는 접촉 층(3502)을 노출시킨다.
도 53은 에피택셜 구조(3400)에 광학 요소들(4202)을 부가하는 실시예의 단순화된 단면이다. 광학 요소들(4202)은 에피택셜 구조(3400)로부터 광을 더 효율적으로 추출하기 위해 사용될 수 있다. 예를 들어, 광학 요소들(4202)은 회절 격자들일 수 있다. 광학 요소들(4202)이 도 53에서 회절 격자들을 닮도록 예시되지만, 광학 요소들(4202)은 렌즈들과 같은, 다른 광학 피처들일 수 있다.
도 54는 에피택셜 구조의 부분들을 격리하기 위한 에칭의 프로세스(5400)의 실시예의 흐름도이다. 프로세스(5400)는 단계 5402에서 에피택셜 구조(예컨대, 도 34에서의 에피택셜 구조(3400))를 획득하는 것으로 시작된다. 에피택셜 구조는 제1 도핑 반도체 층(예컨대, 도 32에서의 제1 도핑 반도체 층(3402)), 제2 도핑 반도체 층(예컨대, 도 32에서의 제2 도핑 반도체 층(3404)), 및/또는 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층(예컨대, 도 32에서의 발광 층(3408))을 포함한 계층형 구조일 수 있다. 몇몇 실시예들에서, 에피택셜 구조는 기판(예컨대, 도 34에서의 기판(3406)) 상에 제1 도핑 반도체 층, 발광 층, 및 제2 도핑 반도체 층을 성장시킴으로써 획득된다.
단계 5404에서, 에피택셜 구조는 복수의 LED들을 형성하기 위한 에피택셜 구조를 싱귤레이팅하기 위해 에칭된다. 예를 들어, 도 38, 도 46, 및 도 52에서의 에피택셜 구조(3400)는 메사들(3808)(도 38에 도시된 바와 같이)을 형성하기 위해 에칭된다. 단지 두 개의 메사들만이 도 38에 그려지지만, 많은 메사들이 있다는 것이 이해될 것이다(예컨대, 도 14에서의 어레이(1400)에서 각각의 광원(1402)에 대해 하나의 메사).
단계 5406에서, 제1 박막 층이 에피택셜 구조 상에 증착된다(예컨대, 트랜지스터 층(1606)이 도 39에서의 에피택셜 구조(3400) 상에 형성된다). 단계 5408에서, 제2 박막 층은 에피택셜 구조 상에 증착된다(예컨대, 상호연결 층(1608)이 도 39에서의 트랜지스터 층(1606) 상에 형성된다). 단계 5410에서, 제2 박막 층은 뒷판에 접합된다(예컨대, 뒷판(1704)은 도 40에서 범프들(1502)에 의해 박막 회로 층(1604)에 접합된다). 단계 5412에서, 광-추출 요소들이 형성된다(예컨대, 도 442에서의 광학 요소(4202)).
몇몇 실시예들에서, 제2 도핑 반도체 층은 p-도핑될 수 있으며, 방법은 제2 도핑 반도체 층에 임시 캐리어를 접합하는 것 및 에피택셜 구조로부터 기판을 제거하는 것을 추가로 포함하며, 여기에서 기판은 기판의 제거(예컨대, 도 37에서 설명된 바와 같이 기판을 제거하는 것) 전에 제2 도핑 반도체 층보다 제1 도핑 반도체 층에 가까웠다. 에피택셜 구조를 에칭하는 것은 에피택셜 구조에 박막 회로 층을 증착하기 전에 발생할 수 있다(예컨대, 도 38). 에피택셜 구조를 에칭하는 것은 뒷판에 박막 회로 층을 접합한 후 발생할 수 있다(예컨대, 도 41). 에피택셜 구조를 에칭하는 것은 제1 박막 층을 증착한 후 및 제2 박막 층을 도포하기 전에 발생할 수 있다(예컨대, 도 49).
LED들의 어레이를 형성하기 위한 에피택셜 구조를 격리하기 위해 에칭하는 대신에, 다른 형태들의 격리가 사용될 수 있다. 예를 들어, 이온 주입이 복수의 LED들을 형성하기 위한 에피택셜 구조를 격리하기 위해 사용될 수 있다. 다음으로 도 55 내지 도 64를 참조하면, 이온 주입에 의해 에피택셜 구조를 격리하는 프로세스를 위한 실시예의 단면이 도시된다. 도 55는 도 34에서의 에피택셜 구조(3400)와 유사한 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 에피택셜 구조(3400)는 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)을 포함한다. 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404)은 기판(3406) 상에 있다. 몇몇 실시예들에서, 기판(3406)은 에피택셜 구조(3400)의 부분이다. 에피택셜 구조(3400)는 또한 제1 도핑 반도체 층(3402)과 제2 도핑 반도체 층(3404) 사이에 발광 층(3408)을 포함할 수 있다. 도시된 실시예에서, 제1 도핑 반도체 층(3402)은 n-도핑되며 제2 도핑 반도체 층(3404)은 p-도핑된다. 다른 실시예들에서, 제1 도핑 반도체 층(3402)은 p-도핑될 수 있으며, 및/또는 제2 도핑 반도체 층(3404)은 n-도핑될 수 있다.
도 56은 이온 주입에 의해 에피택셜 구조의 p-측면 격리의 실시예의 단순화된 단면이다. 이온들은 제2 도핑 반도체 층(3404)으로 주입되어, 저지 영역(5602)을 형성하기 위해 제2 도핑 반도체 층(3404)의 일 부분을 변경한다. 저지 영역(5602)은 복수의 LED들을 형성하기 위해 제2 도핑 반도체 층(3404)의 인접한 부분들을 격리시킨다. 몇몇 실시예들에서, 격리를 위한 다른 프로세스들이, 이온 주입 대신에, 또는 그것과 함께 사용된다(예컨대, 화학적 또는 GaN 수정). 저지 영역(5602)은 도 38에서의 트렌치(3802)와 유사한 2-차원 형태를 가질 수 있다(예컨대, x/y 평면에서).
도 57은 에피택셜 구조(3400) 상에 증착된 접촉 층(3502) 및 임시 접합 층(3504)을 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 접촉 층(3502) 및 임시 접합 층(3504)은 도 35에서 유사하게 설명된 바와 같이 에피택셜 구조(3400)에 도포된다.
도 58은 에피택셜 구조(3400)에 접합된 임시 캐리어(3602)를 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 임시 캐리어(3602)는 임시 접합 층(3504)에 의해 에피택셜 구조(3400)에 고정된다. 임시 캐리어(3602)는 에피택셜 구조(3400의 p-측면에 부착된다(예컨대, p-도핑되는, 제2 도핑 반도체 층(3404)은 n-도핑되는 제1 도핑 반도체 층(3402)보다 임시 캐리어(3602)에 더 가깝다).
도 59는 에피택셜 구조(3400)로부터 제거된 기판(예컨대, 도 58에서의 기판(3406))을 가진 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 기판이 제거된 후, 에피택셜 구조(3400)는 평탄화된다(예컨대, 화학 기계적 평탄화(CMP)에 의해). n-도핑되는, 제1 도핑 반도체 층(3402)이 노출되고 평탄화된다.
도 60은 이온 주입에 의해 에피택셜 구조(3400)의 n-측면 격리의 실시예의 단순화된 단면이다. 이온들은 제1 도핑 반도체 층(3402)으로 주입되어, 저지 영역(6002)을 형성하기 위해 제1 도핑 반도체 층(3402)의 일 부분을 변경한다. 저지 영역(6002)은 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층(3402)의 인접한 부분들을 격리시킨다. 몇몇 실시예들에서, 격리를 위한 다른 프로세스들이 이온 주입 대신에, 또는 그것과 조합하여 사용된다(예컨대, 화학적 또는 GaN 수정). 저지 영역(602)은 제2 도핑 반도체 층(3404)에서 저지 영역(5602)과 유사한 2-차원 형태(예컨대, x/y 평면에서)를 가질 수 있다.
도 61은 도 39d와 유사한, 에피택셜 구조(3400) 상에 증착된 박막 회로 층(1604)의 실시예의 단순화된 단면이다. 박막 회로 층(1604)은 트랜지스터 층(1606) 및 상호연결 층(1608)을 포함한다. 트랜지스터 층(1606)은 제1 도핑 반도체 층(3402)(예컨대, n-형)의 노출 표면상에 형성된다. 트랜지스터 층(1606)은 박막 트랜지스터 반도체 재료를 포함할 수 있다.
도 62는 도 40과 유사한, 뒷판(1704)에 접합된 박막 회로 층(1604)의 실시예의 단순화된 단면이다. 에피택셜 구조(3400), 박막 회로 층(1604), 및 뒷판(1704)은 수직으로 배열된다(예컨대, 적층형 구조). 도 62는 에피택셜 구조(3400) 위로 연장된(z 방향으로) 임시 캐리어(3602)를 도시한다.
도 63은 도 41과 유사한, 박막 회로 층(1604)에 뒷판(1704)을 접합한 후 제거된 임시 캐리어(예컨대, 도 62에서의 임시 캐리어(3602))의 실시예의 단순화된 단면이다. 몇몇 실시예들에서, 임시 캐리어 및/또는 임시 접합 층은 용제(예컨대, 임시 접합 층을 용해시키는 용제)에 의해 제거된다. 임시 캐리어를 제거하는 것은 제2 도핑 반도체 층(3404) 및/또는 접촉 층(3502)을 노출시킨다.
도 64는 도 42와 유사한, 에피택셜 구조(3400)에 광학 요소들(4202)을 부가하는 실시예의 단순화된 단면이다. 광학 요소들(4202)은 에피택셜 구조(3400)로부터 광을 더 효율적으로 추출하기 위해 사용될 수 있다. 예를 들어, 광학 요소들(4202)은 회절 격자들일 수 있다. 광학 요소들(4202)은 회절 격자들을 닮도록 도 64에서 도시되지만, 광학 요소들(4202)은 렌즈들과 같은, 다른 광학 피처들일 수 있다.
도 58 내지 도 64는 제1 도핑 반도체 층(3402) 및 제2 도핑 반도체 층(3404) 둘 모두를 격리하는 것(예컨대, 이온 주입에 의해)을 묘사하지만, 몇몇 실시예들에서, 단지 하나의 도핑 반도체 층만이 격리된다. 예를 들어, 둘 모두가 아닌, 단지 제1 도핑 반도체 층(3402), 또는 단지 제2 도핑 반도체 층(3404)만이 이온 주입에 의해 격리된다.
도 65는 LED들의 어레이를 형성하기 위한 에피택셜 구조의 부분들을 격리하기 위해 이온 주입을 사용하는 프로세스(6500)의 실시예의 흐름도이다. 프로세스(6500)는 단계 6502에서 에피택셜 구조(예컨대, 도 55에서의 에피택셜 구조(1400))를 획득하는 것으로 시작된다. 에피택셜 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및/또는 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층을 가진 계층형 구조일 수 있다. 임시 캐리어가 에피택셜 구조에 접합될 수 있으며, 여기에서 제2 도핑 반도체 구조는 제1 도핑 반도체 구조와 임시 캐리어 사이에 있으며, 제1 도핑 반도체 구조는 제2 도핑 반도체 구조와 에피택셜 구조의 기판 사이에 있다(예컨대, 도 58). 기판은 제거될 수 있다(예컨대, 도 59).
단계 6504에서, 이온들이 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층의 부분들을 격리하도록 제1 도핑 반도체 층에 주입된다(예컨대, 도 60). 단계 6506에서, 박막 회로 층이 에피택셜 구조에 도포된다(예컨대, 도 61). 박막 회로 층은 뒷판에 접합된다(예컨대, 도 62), 단계 8508. 임시 캐리어는 제거될 수 있다(예컨대, 도 63). 단계 6510에서, 광 추출 요소들이 형성된다(예컨대, 도 64).
몇몇 실시예들에서, 프로세스(6500)는 또한 에피택셜 구조에 임시 캐리어를 접합하기 전에 제2 도핑 반도체 층에 이온들을 주입하는 것을 포함할 수 있다(예컨대, 도 56). 몇몇 실시예들에서, 제1 도핑 반도체 층은 이온들로 주입되지 않는다.
도 66은 에피택셜 구조의 부분들을 격리하기 위한 프로세스(6600)의 실시예의 흐름도이다. 프로세스(6600)는 단계 6602에서 에피택셜 구조(예컨대, 도 35 또는 도 55에서의 에피택셜 구조(34))를 획득하는 것으로 시작된다. 에피택셜 구조는 제1 도핑 반도체 층(예컨대, 도 35 또는 도 55에서의 제1 도핑 반도체 층(3402)); 제2 도핑 반도체 층(예컨대, 도 35 또는 도 55에서의 제2 도핑 반도체 층(3404); 및/또는 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층(예컨대, 도 35 또는 도 55에서의 발광 층(3408))을 포함하는 계층형 구조이다.
단계 6604에서, 에피택셜 구조의 부분들이 격리된다. 예를 들어, 에피택셜 구조를 격리하는 것은 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층의 부분들을 격리하는 것, 제2 도핑 반도체 층의 부분들을 격리하는 것, 또는 제1 도핑 반도체 층과 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것을 포함할 수 있다. 에피택셜 구조의 부분들을 격리하는 예들은 도 38, 도 46, 도 49, 도 56, 및 도 60에서 설명된다. 에피택셜 구조의 부분들을 격리하는 것은, 에칭 및 이온 주입을 포함한, 다양한 프로세스들에 의해 행해질 수 있다.
단계 6606에서, 박막 회로 층(예컨대, 박막 회로 층(1604))은 에피택셜 구조 상에 증착된다. 박막 회로 층은 제1 박막 층(예컨대, 트랜지스터 층(1606))을 포함할 수 있으며, 여기에서 제1 박막 층은 복수의 트랜지스터들, 및/또는 제2 박막 층(예컨대, 상호연결 층(1608))을 포함하며, 제2 박막 층은 복수의 트랜지스터들을 위한 상호연결부들을 포함한다.
단계 6608에서, 박막 회로 층은 뒷판에 접합된다(예컨대, 뒷판(1704)은 도 40, 도 44, 도 51, 또는 도 62에서 박막 회로 층(1504)에 접합된다). 몇몇 실시예들에서, 광 추출 요소들은 발광 층 밖에서 광을 결합하기 위해 에피택셜 구조에 대해 형성될 수 있다. 예를 들어, 도 42, 도 47, 도 53, 또는 도 64에서의 광학 요소들(4202)이 형성될 수 있다.
임시 캐리어(예컨대, 도 36 또는 도 58에서의 임시 캐리어(3602))는 에피택셜 구조에 박막 회로 층을 접합하기 전에 에피택셜 구조에 접합될 수 있으며, 및/또는 임시 캐리어는 뒷판에 박막 회로 층을 접합한 후 제거될 수 있다.
도 34 및 도 55의 실시예들에서, 제1 도핑 반도체 층(3402)은 n-도핑되며, 제2 도핑 반도체 층(3404)은 p-도핑된다. P-도핑 층은 공통(예컨대, 도 30에서의 음극(3014))으로 사용될 수 있다. 몇몇 실시예들에서, 제1 도핑 반도체 층(3402)은 p-도핑될 수 있으며, 제2 도핑 반도체 층(3404)은 n-도핑될 수 있다. 그렇다면, 도 36 또는 도 58에서의 임시 캐리어(3602)는 사용되지 않을 것이다. 그러나, 공통으로서 p-도핑 측면을 사용하기보다 n-도핑 측면이 공통인 경우 더 많은 트랜지스터들이 사용될 수 있다. 박막 회로 층은 비-공통 측면 상에 있지만, 몇몇 실시예들에서, 박막 회로 층은 비아들을 사용하여 공통 측면 상에 있을 수 있다.
도 67은 투명 기판(6702)에 접합된 에칭된 에피택셜 구조(3400)의 실시예의 단순화된 단면이다. 투명 디스플레이는 사용자가 디스플레이를 통해 보도록 허용하며 AR 애플리케이션들에서 유용할 수 있다. 도 67에서, LED들(6704)을 형성하기 위해 사용된 두 개의 메사들이 예시 목적들을 위해 도시되지만, 많은 수의 LED들(6704)이 실제 디스플레이를 위해 고려된다. 트렌치(3802)는 LED들(6704)을 분리하기 위해 에피택셜 구조(3400)를 통해 에칭된다. 도 67은 단면도를 제공하지만, 동일한 또는 유사한 싱귤레이션 프로세스가 다수의 측면들 상에서 구현될 수 있으며 따라서 각각의 LED(6704)의 둘레들을 정의할 수 있다. 예를 들어, 하향식 뷰로부터(음의 z 방향으로 보는), LED들(6704)(예컨대, x/y 평면에서)은 정사각형 또는 다른 형태를 가질 수 있다.
박막 회로 층(1604)이 에피택셜 구조(3400) 상에 증착된다. 박막 회로 층(1604)은 투명 기판(6702)에 접합된다. 투명 기판(6702)은 유리 또는 다른 투명 재료로 만들어질 수 있다. 박막 회로 층(1604)은 투명 기판(6702) 상에서 패드(6710)와 박막 회로 층을 전기적으로 연결하는 트레이스(6708)와 전기적으로 결합된다. 단지 하나의 트레이스(6708) 및 하나의 패드(6710)만이 도 67에서 도시되지만, 많은 패드들(6710)과 박막 회로 층(1604)을 전기적으로 결합하는 많은 트레이스들(6708)이 있을 수 있다는 것이 이해될 것이다. 트레이스들(6708)은 인듐 주석 산화물(ITO)과 같은, 투명한, 도전성 재료로 만들어질 수 있다. 패드(6710)는 하나 이상의 범프들(1502)에 의해 뒷판과 전기적으로 겨랗ㅂ된다.
도 67에서, 에피택셜 구조(3400)는 뒷판(1704)과, 수직이 아닌, 수평으로 배열된다. 에피택셜 구조(3400)는 투명 기판(6702) 상에서 뒷판(1704) 옆에 위치된다. 수평 배열은 실리콘 기판을 가진, 뒷판(1704)이 디스플레이의 주변부에 위치되도록 허용하며, 그에 의해 디스플레이의 전체 투명도를 유지한다.
에피택셜 구조(3400)는 트렌치들(3802)에 의해 격리된 부분들을 갖지만, 다른 격리 프로세스들(예컨대, 도 56 또는 도 60에 논의된 이온 주입)이 LED들(6704)을 싱귤레이팅하기 위해 사용될 수 있다. 몇몇 실시예들에서, 장치는 투명 기판(6702), 복수의 LED들(6704); 복수의 LED들과 전기적으로 결합된 복수의 트랜지스터들을 포함한 박막 회로 층(1604)으로서, 여기에서 복수의 트랜지스터들은 복수의 LED들의 동작을 제어하도록 구성되며, 박막 회로 층(1604)은 투명 기판(6702)에 접합되는, 상기 박막 회로 층(1604); 및/또는 투명 기판(6702)에 접합된 뒷판(1704)으로서, 상기 뒷판(1704)은 박막 회로 층(1604)과 전기적으로 결합되며(예컨대, 범프(1502), 패드(6710), 및 트레이스(6708)에 의해), 및/또는 뒷판(1704)은 박막 회로 층(1604)과 동일한 투명 기판(6702)의 측면 상에 있는, 상기 뒷판(1704)을 포함한다. 몇몇 실시예들에서, 장치는 증강-현실 시스템의 프레임(예컨대, 도 3에서의 프레임(305))을 추가로 포함하며, 상기 프레임은 복수의 LED들을 유지하고, 상기 복수의 LED들은 증강-현실 시스템을 위한 디스플레이의 부분(예컨대, 도 4에서 이미지 소스(412)의 부분)이다.
도 68은 투명 기판(6702) 상에서의 어레이에서 LED들(6704)에서 뒷판(1704)d로의 트레이스들(6708)의 단순화된 예시이다. 하나의 트레이스(6708)는 뒷판(1704)에 LED들(6704)의 그룹(6802)을 전기적으로 결합할 수 있다. LED들(6704)의 그룹(6802)은 복수의 LED들(3010)이 도 30에서 제어 라인(306)을 공유하는 것과 유사하게 도 68에서 트레이스(3708)를 공유할 수 있다. 몇몇 실시예들에서, LED들(6704)의 그룹(6802)은 복수의 LED들로 고려된다. 트레이스들(6708)은 LED들(6704)의 그룹들(6802) 사이에 있을 수 있다.
몇몇 실시예들에서, LED들(6704)의 다수의 다이들은 LED들(6704)의 어레이를 구축하기 위해 투명 기판(6702)에 접합될 수 있다. 투명 기판(6702)에 접합된 하나 이상의 뒷판들(1704)이 있을 수 있다. 뒷판들(1704)은 LED들(6704)의 어레이의 1, 2, 3개 이상의 측면들 상에서 배열될 수 있다. 뒷판들(1704)은 사용자의 광학 경로에 있지 않도록 투명 기판(6702)의 측면에 접합된다.
도면들은 반드시 일정한 비율인 것은 아니며, 층들의 상대적인 두께는 도면들에 도시된 상대적인 두께들과 상이할 수 있다는 것을 주의하자. 예를 들어, 에피택셜 구조는 박막 회로 층보다 상당히 더 두꺼울 수 있지만, 몇몇 도면들은 에피택셜 구조보다 두꺼운 것으로 박막 회로 층을 묘사한다.
도 69는 투명 기판에 LED 어레이를 접합하기 위한 프로세스(6900)의 실시예의 흐름도이다. 프로세스(6900)는 단계 6902에서 에피택셜 구조(예컨대, 도 35 또는 도 55에서의 에피택셜 구조(34))를 획득하는 것으로 시작한다. 에피택셜 구조는 제1 도핑 반도체 층(예컨대, 도 35 또는 도 55에서의 제1 도핑 반도체 층(3402)); 제2 도핑 반도체 층(예컨대, 도 35 또는 도 55에서의 제2 도핑 반도체 층(3404)); 및/또는 제1 도핑 반도체 층과 제2 도핑 반도체 층 사이에서의 발광 층(예컨대, 도 35 또는 도 55에서의 발광 층)을 포함하는 계층형 구조이다.
단계 6904에서, 박막 회로 층(예컨대, 박막 회로 층(1604))이 에피택셜 구조에 도포된다. 단계 6906에서, 에피택셜 구조의 부분들은 격리된다. 예를 들어, 에피택셜 구조를 격리하는 것은 복수의 LED들을 형성하기 위해 제1 도핑 반도체 층의 부분들을 격리하는 것, 제2 도핑 반도체 층을 격리하는 것, 도는 제1 도핑 반도체 층 및 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 것을 포함할 수 있다. 에피택셜 구조의 부분들을 격리하는 예들은 도 38, 도 46, 도 49, 도 56, 및 도 60에서 설명된다. 에피택셜 구조의 부분들을 격리하는 것은, 에칭 및 이온 주입을 포함한, 다양한 프로세스들에 의해 행해질 수 있다. 박막 회로 층을 격리하는 것은 박막 회로 층의 층들을 도포하기 전, 후, 또는 그 사이에서 행해질 수 있다.
단계 6908에서, 박막 회로 층은, 에피택셜 구조에 박막 회로 층을 도포한 후, 투명 기판에 접합된다(예컨대, 박막 회로 층(1604)은 도 67에서 투명 기판(6702)에 접합된다). 투명 기판은 투명하다(예컨대, 450 내지 700nm 사이에서의 파장을 가진 광에 대한 75%, 85%, 90%, 95%, 99% 이상의 투과; 투명 기판을 통해 75%, 85%, 90%, 95%, 또는 99%보다 큰 투과를 가진 광의 적색, 녹색, 및/또는 청색 파장들과 같은).
단계 6910에서, 뒷판(예컨대, 도 67에서의 뒷판(1704))은 투명 기판에 접합되며, 여기에서 뒷판은 박막 회로 층과 전기적으로 결합되며, 및/또는 박막 회로 층 및 뒷판은 투명 기판의 동일한 측면 상에 있다.
도 70은 본 출원에서 개시된 예들 중 일부를 구현하기 위한 예시적인 근안 디스플레이(예컨대, HMD 디바이스)의 예시적인 전자 시스템(7000)의 단순화된 블록도이다. 전자 시스템(7000)은 상기 설명된 HMD 디바이스 또는 다른 근안 디스플레이들의 전자 시스템으로서 사용될 수 있다. 이 예에서, 전자 시스템(7000)은 하나 이상의 프로세서(들)(7010) 및 메모리(7020)를 포함할 수 있다. 프로세서(들)(7010)는 다수의 구성요소들에서 동작들을 수행하기 위한 지시들을 실행하도록 구성될 수 있으며, 예를 들어, 휴대용 전자 디바이스 내에서의 구현에 적합한 범용 프로세서 또는 마이크로프로세서일 수 있다. 프로세서(들)(7010)는 전자 시스템(7000) 내에서 복수의 구성요소들과 통신적으로 결합될 수 있다. 이러한 통신적 결합을 실현하기 위해, 프로세서(들)(7010)는 버스(7040)에 걸쳐 다른 예시된 구성요소들과 통신할 수 있다. 버스(7040)는 전자 시스템(70000) 내에서 데이터를 전달하도록 적응된 임의의 서브시스템일 수 있다. 버스(7040)는 데이터를 전달하기 위해 복수의 컴퓨터 버스들 및 부가적인 회로부를 포함할 수 있다.
메모리(7020)는 프로세서(들)(7010)에 결합될 수 있다. 몇몇 실시예들에서, 메모리(7020)는 단기 및 장기 저장 둘 모두를 제공할 수 있으며 여러 유닛들로 나뉠 수 있다. 메모리(7020)는 정적 랜덤 액세스 메모리(SRAM) 및/또는 동적 랜덤 액세스 메모리(DRAM)와 같은 휘발성 및/또는 판독-전용 메모리(ROM), 플래시 메모리 등과 같은, 비-휘발성일 수 있다. 더욱이, 메모리(7020)는 보안 디지털(SD) 카드들과 같은, 착탈 가능한 저장 디바이스들을 포함할 수 있다. 메모리(7020)는 전자 시스템(7000)에 대한 컴퓨터-판독 가능한 지시들, 데이터 구조들, 프로그램 모듈들, 및 다른 데이터의 저장을 제공할 수 있다. 몇몇 실시예들에서, 메모리(7020)는 상이한 하드웨어 모듈들로 분배될 수 있다. 지시들 및/또는 코드의 세트는 메모리(7020) 상에 저장될 수 있다. 지시들은 전자 시스템(7000)에 의해 실행 가능할 수 있는 실행 가능한 코드의 형태를 취할 수 있으며, 및/또는 전자 시스템(7000) 상에서 컴파일 및/또는 설치 시(예컨대, 다양한 일반적으로 이용 가능한 컴파일러들, 설치 프로그램들, 압축/압축 해제 유틸리티들 등 중 임의의 것을 사용하여) 실행 가능한 코드의 형태를 취할 수 있는, 소스 및/또는 설치 가능한 코드의 형태를 취할 수 있다.
몇몇 실시예들에서, 메모리(7020)는 임의의 수의 애플리케이션들을 포함할 수 있는, 복수의 애플리케이션 모듈들(7022 내지 7024)을 저장할 수 있다. 애플리케이션들의 예들은 게이밍 애플리케이션들, 컨퍼런싱 애플리케이션들, 비디오 재생 애플리케이션들, 또는 다른 적절한 애플리케이션들을 포함할 수 있다. 애플리케이션들은 깊이 감지 기능 또는 눈 추적 기능을 포함할 수 있다. 애플리케이션 모듈들(7022 내지 7024)은 프로세서(들)(7010)에 의해 실행될 특정한 지시들을 포함할 수 있다. 몇몇 실시예들에서, 애플리케이션 모듈들(7022 내지 7024)의 특정한 애플리케이션들 또는 부분들은 다른 하드웨어 모듈들(7080)에 의해 실행 가능할 수 있다. 특정한 실시예들에서, 메모리(7020)는 부가적으로 보안 메모리를 포함할 수 있으며, 이것은 보안 정보를 복사하거나 또는 그것으로의 다른 허가되지 않은 액세스를 방지하기 위해 부가적인 보안 제어들을 포함할 수 있다.
몇몇 실시예들에서, 메모리(7020)는 그 안에 로딩된 운영 시스템(7025)을 포함할 수 있다. 운영 시스템(7025)은 애플리케이션 모듈들(7022 내지 7024)에 의해 제공된 지시들의 실행을 개시하며 및/또는 다른 하드웨어 모듈들(7080)뿐만 아니라 하나 이상의 무선 트랜시버들을 포함할 수 있는 무선 통신 서브시스템(7030)과의 인터페이스들을 관리하도록 동작 가능할 수 있다. 운영 시스템(7025)은 스레딩, 리소스 관리, 데이터 저장 제어 및 다른 유사한 기능을 포함한 전자 시스템(7000)의 구성요소들에 걸친 다른 동작들을 수행하도록 적응될 수 있다.
무선 통신 서브시스템(7030)은, 예를 들어, 적외선 통신 디바이스, 무선 통신 디바이스 및/또는 칩셋(Bluetooth® 디바이스, IEEE 802.11 디바이스, Wi-Fi 디바이스, WiMax 디바이스, 셀룰러 통신 설비들 등과 같은), 및/또는 유사한 통신 인터페이스들을 포함할 수 있다. 전자 시스템(700)은 무선 통신 서브시스템(7030)의 부분으로서 또는 시스템의 임의의 부분에 결합된 별개의 구성요소로서 무선 통신을 위한 하나 이상의 안테나들(7034)을 포함할 수 있다. 원하는 기능에 의존하여, 무선 통신 서브시스템(7030)은 기지국 스테이션들 및 다른 무선 디바이스들과 액세스 포인트들과 통신하기 위해 별개의 트랜시버들을 포함할 수 있으며, 이것은 무선 광역 네트워크들(WWAN들), 무선 근거리 네트워크들(WLAN들), 또는 무선 개인 영역 네트워크들(WPAN들)과 같은, 상이한 데이터 네트워크들 및/또는 네트워크 유형들과 통신하는 것을 포함할 수 있다. WWAN은, 예를 들어, WiMax(IEEE 802.16) 네트워크일 수 있다. WLAN은 예를 들어, IEEE 802.11x 네트워크일 수 있다. WPAN은 예를 들어, 블루투스 네트워크, IEEE 802.15x, 또는 몇몇 다른 유형들의 네트워크일 수 있다. 본 출원에서 설명된 기술들은 또한 WWAN, WLAN, 및/또는 WPAN의 임의의 조합을 위해 사용될 수 있다. 무선 통신 서브시스템(7030)은 데이터가 본 출원에서 설명된 네트워크, 다른 컴퓨터 시스템들, 및/또는 임의의 다른 디바이스들과 교환되도록 허용할 수 있다. 무선 통신 서브시스템(7030)은 안테나(들)(7034) 및 무선 링크(들)(7032)를 사용하여, HMD 디바이스들의 식별자들, 위치 데이터, 지리적 맵, 열 맵, 사진들, 또는 비디오들과 같은, 데이터를 송신하거나 또는 수신하기 위한 수단을 포함할 수 있다. 무선 통신 서브시스템(7030), 프로세서(들)(7010), 및 메모리(7020)는 본 출원에서 개시된 몇몇 기능들을 수행하기 위한 수단 중 하나 이상의 적어도 일부를 함께 포함할 수 있다.
전자 시스템(7000)의 실시예들은 또한 하나 이상의 센서들(7090)을 포함할 수 있다. 센서(들)(7090)는, 예를 들어, 이미지 센서, 가속도계, 압력 센서, 온도 센서, 근접 센서, 자력계, 자이로스코프, 관성 센서(예컨대, 가속도계 및 자이로스코프를 조합한 모듈), 주변 광 센서, 또는 깊이 센서 또는 위치 센서와 같은, 감각 출력을 제공하며 및/또는 감각 입력을 수신하도록 동작 가능한 임의의 다른 유사한 모듈을 포함할 수 있다. 예를 들어, 몇몇 구현들에서, 센서(들)(7080)는 하나 이상의 관성 측정 유닛들(IMU들) 및/또는 하나 이상의 위치 센서들을 포함할 수 있다. IMU는 위치 센서들 중 하나 이상으로부터 수신된 측정 신호들에 기초하여, HMD 디바이스의 초기 위치에 대한 HMD 디바이스의 추정된 위치를 나타내는 교정 데이터를 생성할 수 있다. 위치 센서는 HMD 디바이스의 모션에 응답하여 하나 이상의 측정 신호들을 생성할 수 있다. 위치 센서들의 예들은, 이에 제한되지 않지만, 하나 이상의 가속도계들, 하나 이상의 자이로스코프, 하나 이상의 자력계들, 모션을 검출하는 또 다른 적절한 유형의 센서, IMU의 에러 정정을 위해 사용된 센서의 유형, 또는 그것의 임의의 조합을 포함할 수 있다. 위치 센서들은 IMU의 외부, IMU의 내부, 또는 그것의 임의의 조합으로 위치될 수 있다. 적어도 몇몇 센서들은 감지를 위해 구조화된 광 패턴을 사용할 수 있다.
전자 시스템(7000)은 디스플레이 모듈(7060)을 포함할 수 있다. 디스플레이 모듈(7060)은 근안 디스플레이일 수 있으며, 이미지들, 비디오들, 및 다양한 지시들과 같은 정보를, 전자 시스템(7000)으로부터 사용자로 그래픽으로 제공할 수 있다. 이러한 정보는 하나 이상의 애플리케이션 모듈들(7022 내지 7024), 가상 현실 엔진(7026), 하나 이상의 다른 하드웨어 모듈들(7080), 그것의 조합, 또는 사용자를 위한 그래픽 콘텐트를 분해하기 위한 임의의 다른 적절한 수단들(예컨대, 운영 시스템(7025)에 의해)로부터 도출될 수 있다. 디스플레이 모듈(7060)은 LCD 기술, LED 기술(예를 들어, OLED, ILED, μ-LED, AMOLED, TOLED 등), 발광 폴리머 디스플레이(LPD) 기술, 또는 몇몇 다른 디스플레이 기술을 사용할 수 있다.
전자 시스템(7000)은 사용자 입력/출력 모듈(7070)을 포함할 수 있다. 사용자 입력/출력 모듈(7070)은 사용자로 하여금 전자 시스템(7000)으로 동작 요청들을 전송하도록 허용할 수 있다. 동작 요청은 특정한 동작을 수행하기 위한 요청일 수 있다. 예를 들어, 동작 요청은 애플리케이션을 시작하거나 또는 종료하는 것 또는 애플리케이션 내에서 특정한 동작을 수행하기 위한 것일 수 있다. 사용자 입력/출력 모듈(7070)은 하나 이상의 입력 디바이스들을 포함할 수 있다. 예시적인 입력 디바이스들은 터치스크린, 터치 패드, 마이크로폰(들), 버튼(들), 다이얼(들), 스위치(들), 키보드, 마우스, 게임 제어기, 또는 동작 요청들을 수신하며 수신된 동작 요청들을 전자 시스템(7000)으로 전달하기 위한 임의의 다른 적절한 디바이스를 포함할 수 있다. 몇몇 실시예들에서, 사용자 입력/출력 모듈(700)은 전자 시스템(7000)으로부터 수신된 지시들에 따라 사용자에게 햅틱 피드백을 제공할 수 있다. 예를 들어, 햅틱 피드백은 동작 요청이 수신되거나 또는 수행되었을 때 제공될 수 있다.
전자 시스템(7000)은 예를 들어, 사용자의 눈 위치를 추적하기 위해 사용자의 사진들 또는 비디오들을 찍기 위해 사용될 수 있는 카메라(7050)를 포함할 수 있다. 카메라(7050)는 또한 예를 들어, VR, AR, 또는 MR 애플리케이션들을 위한 환경의 사진들 또는 비디오들을 찍기 위해 사용될 수 있다. 카메라(7050)는, 예를 들어, 수백만 개 또는 수천만 개의 픽셀들을 가진 상보적 금속-산화물 반도체(CMOS) 이미지 센서를 포함할 수 있다. 몇몇 구현들에서, 카메라(7050)는 3-D 이미지들을 캡처하기 위해 사용될 수 있는 둘 이상의 카메라들을 포함할 수 있다.
몇몇 실시예들에서, 전자 시스템(7000)은 복수의 다른 하드웨어 모듈들(7080)을 포함할 수 있다. 다른 하드웨어 모듈들(7080)의 각각은 전자 시스템(7000) 내에서의 물리 모듈일 수 있다. 다른 하드웨어 모듈들(7080)의 각각은 구조로서 영구적으로 구성될 수 있지만, 다른 하드웨어 모듈들(7080) 중 일부는 특정 기능들을 수행하기 위해 일시적으로 구성되거나 또는 일시적으로 활성화될 수 있다. 다른 하드웨어 모듈들(7080)의 예들은, 예를 들어, 오디오 출력 및/또는 입력 모듈(예컨대, 마이크로폰 또는 스피커), 근거리장 통신(NFC) 모듈, 재충전 가능한 배터리, 배터리 관리 시스템, 유선/무선 배터리 충전 시스템 등을 포함할 수 있다. 몇몇 실시예들에서, 다른 하드웨어 모듈들(7080)의 하나 이상의 기능들은 소프트웨어로 구현될 수 있다.
몇몇 실시예들에서, 전자 시스템(7000)의 메모리(7020)는 또한 가상 현실 엔진(7026)을 저장할 수 있다. 가상 현실 엔진(7026)은 전자 시스템(7000) 내에서 애플리케이션들을 실행하며 다양한 센서들로부터 HMD 디바이스의 위치 정보, 가속도 정보, 속도 정보, 예측된 미래 위치들, 또는 그것의 임의의 조합을 수신할 수 있다. 몇몇 실시예들에서, 가상 현실 엔진(7026)에 의해 수신된 정보는 디스플레이 모듈(7060)로의 신호(예컨대, 디스플레이 지시들)를 생성하기 위해 사용될 수 있다. 예를 들어, 수신된 정보가 사용자가 좌측을 보고 있음을 나타내면, 가상 현실 엔진(7026)은 가상 환경에서 사용자의 움직임을 미러링하는 HMD 디바이스에 대한 콘텐트를 생성할 수 있다. 부가적으로, 가상 현실 엔진(7026)은 사용자 입력/출력 모듈(7070)로부터 수신된 동작 요청에 응답하여 애플리케이션 내에서 동작을 수행하며 피드백을 사용자에게 제공할 수 있다. 제공된 피드백은 시각적, 가청, 또는 햅틱 피드백일 수 있다. 몇몇 구현들에서, 프로세서(들)(7010)는 가상 현실 엔진(7026)을 실행할 수 있는 하나 이상의 GPU들을 포함할 수 있다.
다양한 구현들에서, 상기 설명된 하드웨어 및 모듈들은 유선 또는 무선 연결들을 사용하여 서로 통신할 수 있는 단일 디바이스 상에 또는 다수의 디바이스들 상에 구현될 수 있다. 예를 들어, 몇몇 구현들에서, GPU들, 가상 현실 엔진(7026), 및 애플리케이션들(예컨대, 추적 애플리케이션)과 같은, 몇몇 구성요소들 또는 모듈들은 헤드-장착 디스플레이 디바이스로부터 분리된 콘솔 상에 구현될 수 있다. 몇몇 구현들에서, 하나의 콘솔은 하나 이상의 HMD에 연결되거나 또는 이를 지원할 수 있다.
대안적인 구성들에서, 상이한 및/또는 부가적인 구성요소들이 전자 시스템(7000)에 포함될 수 있다. 유사하게, 구성요소들 중 하나 이상의 기능은 상기 설명된 방식과 상이한 방식으로 구성요소들 간에 분배될 수 있다. 예를 들어, 몇몇 실시예들에서, 전자 시스템(7000)은 AR 시스템 환경 및/또는 MR 환경과 같은, 다른 시스템 환경들을 포함하기 위해 수정될 수 있다.
상기 논의된 방법들, 시스템들, 및 디바이스들은 예들이다. 다양한 실시예들이 적절한 경우 다양한 절차들 또는 구성요소들을 생략하고, 대체하거나, 또는 부가할 수 있다. 예를 들어, 대안적인 구성들에서, 설명된 방법들은 설명된 것과 상이한 순서로 수행될 수 있으며, 및/또는 다양한 스테이지들이 부가되고, 생략되며, 및/또는 조합될 수 있다. 또한, 특정한 실시예들에 대하여 설명된 피처들은 다양한 다른 실시예들에서 조합될 수 있다. 실시예들의 상이한 양상들 및 요소들은 유사한 방식으로 조합될 수 있다. 또한, 기술은 진화하며, 따라서 요소들 중 많은 것은 본 개시의 범위를 이들 특정 예들에 제한하지 않는 예들이다.
특정 세부사항들은 실시예들의 철저한 이해를 제공하기 위해 설명에서 제공된다. 그러나, 실시예들은 이들 특정 세부사항들 없이 실시될 수 있다. 예를 들어, 잘-알려진 회로들, 프로세스들, 시스템들, 구조들, 및 기술들은 실시예들을 모호하게 하는 것을 피하기 위해 불필요한 세부사항 없이 도시되었다. 이러한 설명은 단지 예시적인 실시예들만을 제공하며, 본 발명의 범위, 적용 가능성, 또는 구성을 제한하도록 의도되지 않는다. 오히려, 실시예들의 이전 설명은 다양한 실시예들을 구현하기 위한 가능한 설명을 이 기술분야의 숙련자들에게 제공할 것이다. 다양한 변화들이 본 개시의 사상 및 범위로부터 벗어나지 않고 요소들의 기능 및 배열에서 이루어질 수 있다.
또한, 몇몇 실시예들은 흐름도들 또는 블록도들로서 묘사된 프로세스들로서 설명되었다. 각각은 순차적인 프로세스로서 동작들을 설명할 수 있지만, 동작들 중 많은 것은 병렬로 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수 있다. 프로세스는 도면에 포함되지 않은 부가적인 단계들을 가질 수 있다. 더욱이, 방법들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 기술 언어들, 또는 그것의 임의의 조합에 의해 구현될 수 있다. 소프트웨어, 펌웨어, 미들웨어, 또는 마이크로코드로 구현될 때, 연관된 태스크들을 수행할 프로그램 코드 또는 코드 세그먼트들은 저장 매체와 같은 컴퓨터-판독 가능한 매체에 저장될 수 있다. 프로세서들은 연관된 태스크들을 수행할 수 있다.
상당한 변화들이 특정 요건들에 따라 이루어질 수 있다는 것이 이 기술분야에서의 숙련자들에게 명백할 것이다. 예를 들어, 맞춤화된 또는 특수-목적 하드웨어가 또한 사용될 수 있으며, 및/또는 특정한 요소들은 하드웨어, 소프트웨어(애플릿들과 같은 휴대용 소프트웨어 등을 포함한), 또는 둘 모두로 구현될 수 있다. 뿐만 아니라, 네트워크 입력/출력 디바이스들과 같은 다른 컴퓨팅 디바이스들로의 연결이 이용될 수 있다.
첨부된 도면들을 참조하여, 메모리를 포함할 수 있는 구성요소들은 비-일시적 기계-판독 가능한 미디어를 포함할 수 있다. 용어 "기계-판독 가능한 매체" 및 "컴퓨터-판독 가능한 매체"는 기계가 특정 방식으로 동작하게 하는 데이터를 제공하는데 참여하는 임의의 저장 매체를 나타낼 수 있다. 상기 제공된 실시예들에서, 다양한 기계-판독 가능한 미디어는 실행을 위한 프로세싱 유닛들 및/또는 다른 디바이스(들)로 지시들/코드를 제공하는데 수반될 수 있다. 부가적으로 또는 대안적으로, 기계-판독 가능한 미디어는 이러한 지시들/코드를 저장하고 및/또는 운반하기 위해 사용될 수 있다. 많은 구현들에서, 컴퓨터-판독 가능한 매체는 물리적 및/또는 유형의 저장 매체이다. 이러한 매체는, 이에 제한되지 않지만, 비-휘발성 미디어, 휘발성 미디어, 및 송신 미디어를 포함한, 많은 형태들을 취할 수 있다. 컴퓨터-판독 가능한 미디어의 일반적인 형태들은, 예를 들어, 컴팩트 디스크(CD) 또는 디지털 다목적 디스크(DVD)와 같은 자기 및/또는 광학 미디어, 펀치 카드들, 종이 테이프, 및 구멍들의 패턴들을 가진 임의의 다른 물리적 매체, RAM, 프로그램 가능한 판독-전용 메모리(PROM), 삭제 가능한 프로그램 가능 판독-전용 메모리(EPROM), FLASH-EPROM, 임의의 다른 메모리 칩 또는 카트리지, 이후 설명된 바와 같은 캐리어 파, 또는 컴퓨터가 지시들 및/또는 코드를 판독할 수 있는 임의의 다른 매체를 포함한다. 컴퓨터 프로그램 제품은 프로시저, 함수, 서브프로그램, 프로그램, 루틴, 애플리케이션(앱), 서브루틴, 모듈, 소프트웨어 패키지, 클래스, 또는 지시들의 임의의 조합, 데이터 구조들, 또는 프로그램 문장들을 포함할 수 있다.
이 기술분야에서의 숙련자들은 본 출원에서 설명된 메시지들을 전달하기 위해 사용된 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 상기 설명 전체에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 표현될 수 있다.
본 출원에서 사용된 바와 같이, 용어들("및" 및 "또는")은 또한 이러한 용어들이 사용되는 맥락에 적어도 부분적으로 의존하는 것으로 예상되는 다양한 의미들을 포함할 수 있다. 통상적으로, A, B, 또는 C와 같은, 리스트를 연관시키기 위해 사용되는 경우 "또는"은 포괄적 의미로 여기에서 사용되는 A, B, 및 C, 뿐만 아니라 배타적 의미로 사용되는 A, B, 또는 C를 의미하도록 의도된다. 또한, 본 출원에서 사용되는 바와 같이 용어 "하나 이상"은 단순형으로 임의의 특징, 구조, 또는 특성을 설명하기 위해 사용될 수 있거나 또는 특징들, 구조들, 또는 특성들의 몇몇 조합을 설명하기 위해 사용될 수 있다. 그러나, 이것은 단지 예시적인 예이며 청구된 주제는 이 예에 제한되지 않는다는 것이 주의되어야 한다. 더욱이, A, B, 또는 C와 같은, 리스트를 연관시키기 위해 사용되는 경우 용어 "~ 중 적어도 하나"는 A, AB, AC, BC, AA, ABC, AAB, AABBCCC 등과 같은, A, B, 및/또는 C의 임의의 조합을 의미하는 것으로 해석될 수 있다.
뿐만 아니라, 특정한 실시예들이 하드웨어 및 소프트웨어의 특정한 조합을 사용하여 설명되었지만, 하드웨어 및 소프트웨어의 다른 조합들이 또한 가능하다는 것이 인식되어야 한다. 특정한 실시예들은 단지 하드웨어로, 또는 단지 소프트웨어로, 또는 그것의 조합들을 사용하여 구현될 수 있다. 일 예에서, 소프트웨어는 본 개시에서 설명된 단계들, 동작들, 또는 프로세스들 중 임의의 것 또는 모두를 수행하기 위해 하나 이상의 프로세서들에 의해 실행 가능한 컴퓨터 프로그램 코드 또는 지시들을 포함한 컴퓨터 프로그램 제품을 갖고 구현될 수 있으며, 여기에서 컴퓨터 프로그램은 비-일시적 컴퓨터 판독 가능한 매체상에 저장될 수 있다. 본 출원에서 설명된 다양한 프로세스들은 임의의 조합으로 동일한 프로세서 또는 상이한 프로세서들 상에서 구현될 수 있다.
디바이스들, 시스템들, 구성요소들 또는 모듈들이 특정한 동작들 또는 기능들을 수행하기 위해 구성되는 것으로 설명되는 경우, 이러한 구성은 예를 들어, 동작을 수행하도록 전자 회로들을 설계함으로써, 비-일시적 메모리 매체상에 저장된 코드 또는 지시들을 실행하도록 프로그램된 컴퓨터 지시들 또는 코드, 또는 프로세서들 또는 코어들을 실행하는 것에 의해서와 같은 동작을 수행하도록 프로그램 가능한 전자 회로들(마이크로프로세서들과 같은)을 프로그램함으로써, 또는 그것의 임의의 조합으로 성취될 수 있다. 프로세스들은 이에 제한되지 않지만, 프로세스-간 통신들을 위한 종래의 기술들을 포함한, 다양한 기술들을 사용하여 통신할 수 있으며, 상이한 쌍들의 프로세스들은 상이한 기술들을 사용할 수 있거나, 또는 동일한 쌍의 프로세스들은 상이한 시간들에서 상이한 기술들을 사용할 수 있다.
명세서 및 도면들은, 따라서, 제한적인 의미보다는 예시적인 의미로 간주될 것이다. 그러나, 부가들, 감산들, 삭제들, 및 다른 수정들 및 변화들이 청구항들에서 제시된 바와 같이 더 넓은 사상 및 범위로부터 벗어나지 않고 그것에 대해 이루어질 수 있다는 것이 명백할 것이다. 따라서, 특정 실시예들이 설명되었지만, 이것들은 제한적이도록 의도되지 않는다. 다양한 수정들 및 등가물들이 다음의 청구항들의 범위 내에 있다.
Claims (63)
- 장치로서:
제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조를 포함한 발광 다이오드들(LED들)의 어레이;
상기 LED들의 어레이 상에 증착된(deposited) 박막 회로 층으로서, 상기 LED들의 어레이는 상기 박막 회로 층을 위한 지지 구조이며, 상기 박막 회로 층은 상기 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함하는, 상기 박막 회로 층; 및
복수의 금속 접합부들(metal bonds)을 사용하여 상기 박막 회로 층과 결합된 뒷판(backplane)으로서, 상기 뒷판은 상기 복수의 금속 접합부들을 통해 상기 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함하며, 상기 복수의 금속 접합부의 수는 상기 LED들의 어레이에서 LED들의 수보다 적은, 상기 뒷판을 포함하는, 장치. - 제1항에 있어서,
상기 LED들의 어레이는 발광 측면 및 상기 발광 측면의 반대편 측면을 갖고, 상기 박막 회로 층은 상기 LED들의 어레이의 발광 측면의 반대편 측면 상에 증착되며;
상기 박막 회로 층은 상기 LED들의 어레이에서 LED들의 동작을 제어하기 위한 픽셀 회로들을 형성하기 위해 상호연결된 트랜지스터들 및 커패시터들을 포함하는, 장치. - 제2항에 있어서, 상기 픽셀 회로들은 상기 LED들의 어레이에서 LED들의 세기를 제어하기 위한 아날로그, 펄스-코드 변조, 또는 펄스-폭 변조를 구현하는, 장치.
- 제2항에 있어서, 픽셀 회로의 저장 커패시터는 하나 이상의 선택 신호들에 의해 데이터라인에 결합되도록 구성되는, 장치.
- 제2항에 있어서, 픽셀 회로들은 상기 뒷판과 상기 박막 회로 층 사이에서의 금속 접합부들의 수를 감소시키기 위해 상호연결되는, 장치.
- 제1항에 있어서, 단일 픽셀 회로는 다수의 로우 선택 신호들에 연결되는, 장치.
- 제1항에 있어서, 상기 뒷판은 상기 복수의 금속 접합부들의 금속 접합부를 통한 전역적 신호(global signal)를 상기 박막 회로 층으로 송신하도록 구성되며, 상기 전역적 신호는 로우 데이터라인, 컬럼 데이터라인, 아날로그 바이어스, 전압 공급, 펄스 클록들, 또는 테스트 가능화 피처들 중 하나 이상을 포함하는, 장치.
- 제1항에 있어서, 상기 박막 회로 층에서의 어떤 트랜지스터도 전역적 네트를 충전/방전하기 위해 사용되지 않는, 장치.
- 제1항에 있어서, 상기 박막 회로 층은 선택기 다중화기를 포함하는, 장치.
- 제9항에 있어서,
상기 선택기 다중화기는 박막 회로 층에서 복수의 트랜지스터들과 전기적으로 결합된 상기 박막 회로 층에 공통 신호 라인을 포함하며;
상기 복수의 트랜지스터들은 상기 공통 신호 라인으로부터의 전류가 상기 복수의 트랜지스터들의 각각을 통해 주기적으로 통과되도록 활성화를 교번하기 위해 구성되는, 장치. - 제1항에 있어서, 상기 박막 회로 층은 메모리 회로들 및 변조기 회로들을 포함하는, 장치.
- 제1항에 있어서,
고유 어드레스는 상기 LED들의 어레이에서의 각각의 LED에 할당되며;
제어 신호는 상기 LED들의 어레이에서 선택된 LED의 동작을 제어하기 위해 상기 고유 어드레스 및 동작 신호를 포함하는, 장치. - 제12항에 있어서,
상기 동작 신호는 상기 선택된 LED를 통해 흐르는 전류의 크기를 제어하도록 구성되며;
상기 동작 신호는 전류가 상기 선택된 LED로 흐르는 시간 기간 내에서의 시간의 퍼센티지를 나타내는 디지털 신호를 포함하는, 장치. - 제1항에 있어서, LED들의 중심들 간의 간격은 3마이크론보다 더 멀지 않게 이격되는, 장치.
- 방법으로서:
반도체 구조를 획득하는 단계로서, 상기 반도체 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조인, 상기 반도체 구조를 획득하는 단계;
상기 반도체 구조 상에 박막 회로 층을 증착하는 단계;
상기 발광 층으로부터의 광 방출을 제어하기 위해 상기 박막 회로 층에 회로부를 형성하는 단계;
뒷판을 획득하는 단계로서, 상기 뒷판은 복수의 금속 접합부들을 통해 상기 박막 회로 층으로 전류를 공급하기 위한 구동 회로부를 포함하는, 상기 뒷판을 획득하는 단계;
상기 박막 회로 층 상에 또는 상기 뒷판 상에 복수의 상호연결부들을 형성하는 단계;
상기 복수의 상호연결부들을 사용하여 상기 박막 회로 층에 상기 뒷판을 접합하는 단계로서, 상기 복수의 상호연결부들은 접합 후 상기 복수의 금속 접합부들이 되는, 상기 뒷판을 접합하는 단계; 및
상기 반도체 구조로부터 발광 다이오드들(LED들)의 어레이를 형성하는 단계로서, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서의 LED들의 수보다 적고, 상기 LED들의 어레이는 발광 측면 및 상기 발광 측면의 반대편 측면을 가지며, 상기 박막 회로 층은 상기 발광 측면의 반대편 측면 상에 증착되는, 상기 LED들의 어레이를 형성하는 단계를 포함하는, 방법. - 제15항에 있어서, 상기 뒷판을 획득하는 단계는 실리콘 웨이퍼의 실리콘 디바이스 층에 복수의 CMOS 트랜지스터들 및 상호연결부들을 형성하는 단계를 포함하는, 방법.
- 제15항에 있어서, 상기 LED들의 어레이를 형성하는 단계는 상기 반도체 구조를 싱귤레이팅하는 단계를 포함하며, 상기 반도체 구조를 싱귤레이팅하는 것은 상기 박막 회로 층에 상기 뒷판을 접합하기 전에 발생하는, 방법.
- 제15항에 있어서, 상기 박막 회로 층은 웨이퍼 레벨 상에서 상기 반도체 구조 상에 형성되는, 방법.
- 제15항에 있어서, 상기 뒷판은 접합하기 전에 상기 뒷판에 형성된 전기 회로들을 포함하는, 방법.
- 근안 디스플레이를 위한 시스템에 있어서,
프레임;
상기 프레임과 결합된 도파관 디스플레이; 및
광원을 포함한 프로젝터를 포함하며,
상기 프로젝터는 광을 상기 도파관 디스플레이로 향하게 하도록 구성되고,
상기 광원은:
제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조를 포함한 발광 다이오드들(LED들)의 어레이;
상기 LED들의 어레이 상에 증착된 박막 회로 층으로서, 상기 LED들의 어레이는 상기 박막 회로 층을 위한 지지 구조이며, 상기 박막 회로 층은 상기 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함하는, 상기 박막 회로 층; 및
복수의 금속 접합부들을 사용하여 상기 박막 회로 층과 결합된 뒷판으로서, 상기 뒷판은 상기 복수의 금속 접합부들을 통해 상기 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함하고, 상기 복수의 금속 접합부들의 수는 상기 LED들의 수에서의 LED들의 수보다 적은, 상기 뒷판을 포함하는, 근안 디스플레이를 위한 시스템. - 장치로서:
제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조를 포함한 발광 다이오드들(LED들)의 어레이;
상기 LED들의 어레이 상에 증착된 박막 회로 층으로서, 상기 LED들의 어레이는 상기 박막 회로 층을 위한 지지 구조이며, 상기 박막 회로 층은 상기 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함하는, 상기 박막 회로 층; 및
복수의 금속 접합부들을 사용하여 상기 박막 회로 층과 결합된 뒷판으로서, 상기 뒷판은 상기 복수의 금속 접합부들을 통해 상기 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함하고, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서 LED들의 수보다 적은, 상기 뒷판을 포함하고,
상기 복수의 금속 접합부들은 섭씨 300도 미만의 용융점 또는 접합 온도를 가진 재료로 이루어지는, 장치. - 제21항에 있어서, 상기 복수의 금속 접합부들은 나노기공성 구리(nanoporous copper)를 포함하는, 장치.
- 제21항에 있어서, 상기 복수의 금속 접합부들의 금속 접합부들 간의 간격은 5마이크론 이상 및 18마이크론 이하인, 장치.
- 제21항에 있어서,
상기 LED들의 어레이는 LED들의 카운트를 포함하고,
상기 복수의 금속 접합부들은 금속 접합부들의 카운트에 대응하며,
상기 금속 접합부들의 카운트는 상기 LED들의 카운트보다 적어도 100배 더 적은, 장치. - 제21항에 있어서, 상기 LED들의 어레이는 풋프린트를 차지하며, 상기 복수의 금속 접합부들은 상기 풋프린트 위에 분산되는, 장치.
- 제21항에 있어서, 상기 LED들의 어레이에서 각각의 LED는 결정성 반도체 구조로 형성되며, 상기 박막 회로 층은 상기 LED들의 어레이의 결정성 반도체 구조에 격자 정합되지 않는, 장치.
- 제26항에 있어서, 상기 박막 회로 층은 비정질 또는 다결정 구조를 가진 반도체 재료를 포함하는, 장치.
- 제21항에 있어서, 상기 박막 회로 층은: c-축 정렬 결정 인듐-갈륨-아연 산화물(CAAC-IGZO), 비정질 인듐 갈륨 아연 산화물(a-IGZO), 저-온 다결정 실리콘(LTPS), 또는 비정질 실리콘(a-Si) 중 적어도 하나를 포함한 재료를 포함하는, 장치.
- 제21항에 있어서, 상기 LED들의 어레이는: 갈륨 질화물(GaN), 인듐 갈륨 비화물(InGaAs), 인듐 갈륨 인화물(AlInGaP), 또는 갈륨 비화물(GaAs) 중 적어도 하나를 포함한 재료를 포함하는, 장치.
- 제21항에 있어서, 상기 뒷판에서 상기 구동 회로부는 단일 결정 실리콘에 있는, 장치.
- 제30항에 있어서, 상기 구동 회로부는 CMOS(상보적 금속-산화물-반도체) 트랜지스터들을 포함하는, 장치.
- 방법으로서:
반도체 구조를 획득하는 단계로서, 상기 반도체 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조인, 상기 반도체 구조를 획득하는 단계;
상기 반도체 구조 상에 박막 회로 층을 증착하는 단계;
상기 발광 층으로부터의 광 방출을 제어하기 위해 상기 박막 회로 층에 회로부를 형성하는 단계;
뒷판을 획득하는 단계로서, 상기 뒷판은 복수의 금속 접합부들을 통해 상기 박막 회로 층으로 전류를 공급하기 위한 구동 회로부를 포함하는, 상기 뒷판을 획득하는 단계;
상기 박막 회로 층 상에 또는 상기 뒷판 상에 복수의 범프들을 형성하는 단계로서, 상기 복수의 범프들은 섭씨 300도 미만의 용융점 또는 접합 온도를 가진 재료로 이루어진, 상기 복수의 범프들을 형성하는 단계;
상기 복수의 범프들을 사용하여 상기 박막 회로 층에 상기 뒷판을 접합하는 단계로서, 접합은 섭씨 300도보다 높지 않은 온도를 사용하며 상기 복수의 범프들은 접합 후 상기 복수의 금속 접합부들이 되는, 상기 뒷판을 접합하는 단계; 및
상기 반도체 구조로부터 발광 다이오드들(LED들)의 어레이를 형성하는 단계로서, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서 LED들의 수보다 적은, 상기 LED들의 어레이를 형성하는 단계를 포함하는, 방법. - 제32항에 있어서, 상기 박막 회로 층에 상기 뒷판을 접합하는 단계는 섭씨 200도보다 높지 않은 온도를 사용하는, 방법.
- 제32항에 있어서, 상기 LED들의 어레이에서 다수의 LED들은 상기 박막 회로 층에 상기 뒷판을 접합한 후 상기 복수의 금속 접합부들 중 하나의 금속 접합부를 통해 상기 뒷판으로부터 전류를 수신하도록 구성되는, 방법.
- 제32항에 있어서,
상기 LED들의 어레이는 복수의 타일들로 나뉘며, 상기 복수의 타일들의 각각의 타일은 LED들의 복수의 로우들(rows)을 포함하고;
상기 복수의 로우들의 로우들은 상이한 시간들에서 활성화되도록 구성되는, 방법. - 제32항에 있어서, 상기 복수의 금속 접합부들의 금속 접합부들 간의 간격은 5마이크론 이상 및 18마이크론 이하인, 방법.
- 제32항에 있어서, 상기 박막 회로 층에 회로부를 형성하는 단계는 상기 박막 회로 층에서의 복수의 트랜지스터들 및 상기 복수의 트랜지스터들과 전기적으로 결합된 하나의 제어 라인을 형성하는 단계를 포함하는, 방법.
- 시스템으로서:
헤드-장착 디바이스의 프레임; 및
상기 프레임과 통합된 디스플레이를 포함하며,
상기 디스플레이는 상기 헤드-장착 디바이스의 사용자에게 콘텐트를 제공하도록 구성되며, 상기 디스플레이는:
광원으로부터 도파관으로 광을 결합하도록 구성된 투사 광학계; 및
상기 광원을 포함하고,
상기 광원은:
제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 에피택셜 구조를 포함하는 발광 다이오드들(LED들)의 어레이;
상기 LED들의 어레이 상에 증착된 박막 회로 층으로서, 상기 LED들의 어레이는 상기 박막 회로 층을 위한 지지 구조이며, 상기 박막 회로 층은 상기 LED들의 어레이에서 LED들의 동작을 제어하기 위한 회로부를 포함하는, 상기 박막 회로 층;
복수의 금속 접합부들을 사용하여 상기 박막 회로 층과 결합된 뒷판으로서, 상기 뒷판은 상기 복수의 금속 접합부들을 통해 상기 박막 회로 층에 전류를 공급하기 위한 구동 회로부를 포함하고, 상기 복수의 금속 접합부들의 수는 상기 LED들의 어레이에서 LED들의 수보다 적은, 상기 뒷판; 및
섭씨 300도 미만의 용융점 또는 접합 온도를 가진 재료로 만들어진 상기 복수의 금속 접합부들을 포함하는, 시스템. - 제38항에 있어서, 상기 복수의 금속 접합부들은 나노기공성 구리를 포함하는, 시스템.
- 제38항에 있어서, 상기 뒷판은 실리콘을 포함하며 상기 층형 에피택셜 구조는 III-V 또는 III-질화물 재료를 포함하는, 시스템.
- 방법으로서:
에피택셜 구조를 획득하는 단계로서, 상기 에피택셜 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 구조인, 상기 에피택셜 구조를 획득하는 단계;
복수의 발광 다이오드들(LED들)을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계;
상기 에피택셜 구조에 박막 회로 층을 증착하는 단계로서, 상기 박막 회로 층은:
제1 박막 층으로서, 상기 제1 박막 층은 복수의 트랜지스터들을 포함하는, 상기 제1 박막 층; 및
제2 박막 층으로서, 상기 제2 박막 층은 상기 복수의 트랜지스터들을 위한 상호연결부들을 포함하는, 상기 제2 박막 층을 포함하는, 상기 박막 회로 층을 증착하는 단계; 및
뒷판에 상기 박막 회로 층을 접합하는 단계를 포함하는, 방법. - 제41항에 있어서, 상기 발광 층 밖에서 광을 결합하기 위해 상기 에피택셜 구조에 광 추출 요소들을 형성하는 단계를 더 포함하는, 방법.
- 제41항에 있어서, 상기 제1 도핑 반도체 층은 n-도핑 층이며, 상기 제2 도핑 반도체 층은 p-도핑 층인, 방법.
- 제41항에 있어서,
상기 에피택셜 구조에 상기 박막 회로 층을 증착하기 전에 상기 에피택셜 구조에 임시 캐리어를 접합하는 단계; 및
상기 뒷판에 상기 박막 회로 층의 제2 박막 층을 접합한 후 상기 임시 캐리어를 제거하는 단계를 더 포함하는, 방법. - 제41항에 있어서, 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계는 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계를 포함하는, 방법.
- 제45항에 있어서, 상기 제2 도핑 반도체 층은 p-도핑되며, 상기 방법은 상기 제2 도핑 반도체 층에 임시 캐리어를 접합하고 상기 에피택셜 구조로부터 기판을 제거하는 단계를 더 포함하며, 상기 기판은 상기 기판의 제거 전에 상기 제2 도핑 반도체 층보다 상기 제1 도핑 반도체 층에 더 가까운, 방법.
- 제45항에 있어서, 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계는 상기 에피택셜 구조에 상기 박막 회로 층을 증착하기 전에 발생하는, 방법.
- 제45항에 있어서, 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계는 상기 뒷판에 상기 박막 회로 층을 접합한 후 발생하는, 방법.
- 제45항에 있어서, 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계는 상기 제1 박막 층을 증착한 후 및 상기 제2 박막 층을 도포하기 전에 발생하는, 방법.
- 제49항에 있어서, 상기 제1 도핑 반도체 층, 상기 제2 도핑 반도체 층, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두를 에칭하는 단계를 포함하며, 상기 제1 박막 층을 에칭하는 단계를 더 포함하는, 방법.
- 제41항에 있어서,
상기 에피택셜 구조에 임시 캐리어를 접합하는 단계로서:
상기 제2 도핑 반도체 층은 상기 제1 도핑 반도체 층과 상기 임시 캐리어 사이에 있으며;
상기 제1 도핑 반도체 층은 상기 제2 도핑 반도체 구조와 상기 에피택셜 구조의 기판 사이에 있는, 상기 임시 캐리어를 접합하는 단계; 및
상기 에피택셜 구조로부터 상기 기판을 제거하는 단계를 더 포함하며,
상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계는 상기 에피택셜 구조 상에 상기 박막 회로 층을 증착하기 전에, 상기 제1 도핑 반도체 층의 부분들을 격리하기 위해 상기 제1 도핑 반도체 층에 이온들을 주입하는 단계를 포함하는, 방법. - 제51항에 있어서, 상기 에피택셜 구조에 상기 임시 캐리어를 접합하기 전에 상기 제2 도핑 반도체 층에 이온들을 주입하는 단계를 더 포함하는, 방법.
- 제41항에 있어서,
상기 에피택셜 구조로부터 기판을 제거하기 전에 상기 에피택셜 구조에 임시 캐리어를 접합하는 단계를 더 포함하며,
상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계는 상기 에피택셜 구조에 상기 임시 캐리어를 접합하기 전에 상기 제2 도핑 반도체 층에 이온들을 주입하는 단계를 포함하는, 방법. - 제41항에 있어서, 메사 형태를 형성하기 위해 상기 에피택셜 구조 상에서 뒷면 프로세싱을 수행하는 단계를 더 포함하는, 방법.
- 제41항에 있어서, 광-추출 피처들을 생성하기 위해 상기 에피택셜 구조 상에서 전면 프로세싱을 수행하는 단계를 더 포함하는, 방법.
- 방법으로서:
에피택셜 구조를 획득하는 단계로서, 상기 에피택셜 구조는 제1 도핑 반도체 층, 제2 도핑 반도체 층, 및 상기 제1 도핑 반도체 층과 상기 제2 도핑 반도체 층 사이에서의 발광 층을 포함한 계층형 구조인, 상기 에피택셜 구조를 획득하는 단계;
상기 에피택셜 구조에 박막 회로 층을 도포하는 단계;
복수의 발광 다이오드들(LED들)을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계;
상기 에피택셜 구조에 상기 박막 회로 층을 도포한 후 투명 기판에 상기 박막 회로 층을 접합하는 단계; 및
상기 투명 기판에 뒷판을 접합하는 단계로서,
상기 뒷판은 상기 박막 회로 층과 전기적으로 결합되며;
상기 박막 회로 층 및 상기 뒷판은 상기 투명 기판의 동일한 측면 상에 있는, 상기 뒷판을 접합하는 단계를 포함하는, 방법. - 제56항에 있어서, 복수의 LED들을 형성하기 위해 상기 제1 도핑 반도체 층의 부분들을 격리하고, 상기 제2 도핑 반도체 층의 부분들을 격리하거나, 또는 상기 제1 도핑 반도체 층 및 상기 제2 도핑 반도체 층 둘 모두의 부분들을 격리하는 단계는 상기 에피택셜 구조에 상기 박막 회로 층을 도포하기 전에 수행되는, 방법.
- 장치로서:
투명 기판;
복수의 발광 다이오드들(LED들);
상기 복수의 LED들과 전기적으로 결합된 복수의 트랜지스터들을 포함한 박막 회로 층으로서:
상기 복수의 트랜지스터들은 상기 복수의 LED들의 동작을 제어하도록 구성되며;
상기 박막 회로 층은 상기 투명 기판에 접합되는, 상기 박막 회로 층; 및
상기 투명 기판에 접합된 뒷판으로서:
상기 뒷판은 상기 박막 회로 층과 전기적으로 결합되며;
상기 뒷판은 상기 박막 회로 층과 동일한 상기 투명 기판의 측면 상에 있는, 상기 뒷판을 포함하는, 장치. - 제58항에 있어서, 증강-현실 시스템의 프레임을 더 포함하며, 상기 프레임은 상기 복수의 LED들을 유지하고, 상기 복수의 LED들은 상기 증강-현실 시스템을 위한 디스플레이의 부분인, 장치.
- 제58항에 있어서, 상기 복수의 LED들의 다수의 LED들의 동작을 제어하기 위한 상기 복수의 트랜지스터들의 다수의 트랜지스터들과, 상기 박막 회로 층과 상기 투명 기판 사이에서, 하나의 접합부를 전기적으로 결합한 상기 박막 회로 층에서의 트레이스를 더 포함하는, 장치.
- 제58항에 있어서, 상기 뒷판은 메모리 회로들 및 변조 회로들을 포함하며, 상기 박막 회로 층에서의 상기 복수의 트랜지스터들은 다중화기를 형성하는, 장치.
- 제58항에 있어서, 상기 뒷판 변조 회로들, 및 상기 박막 회로 층에서의 상기 복수의 트랜지스터들은 다중화기 및 메모리 회로들을 형성하는, 장치.
- 제58항에 있어서, 상기 박막 회로 층에서의 상기 복수의 트랜지스터들은 다중화기, 메모리 회로들, 및 변조 회로들을 형성하는, 장치.
Applications Claiming Priority (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201962801424P | 2019-02-05 | 2019-02-05 | |
| US62/801,424 | 2019-02-05 | ||
| US201962861254P | 2019-06-13 | 2019-06-13 | |
| US62/861,254 | 2019-06-13 | ||
| US201962863659P | 2019-06-19 | 2019-06-19 | |
| US62/863,659 | 2019-06-19 | ||
| US201962924604P | 2019-10-22 | 2019-10-22 | |
| US16/660,643 | 2019-10-22 | ||
| US16/660,648 | 2019-10-22 | ||
| US62/924,604 | 2019-10-22 | ||
| US16/660,648 US11349052B2 (en) | 2019-02-05 | 2019-10-22 | Bonding interface for hybrid TFT-based micro display projector |
| US16/660,643 US11239399B2 (en) | 2019-02-05 | 2019-10-22 | Architecture for hybrid TFT-based micro display projector |
| US16/780,486 | 2020-02-03 | ||
| US16/780,486 US11355665B2 (en) | 2019-06-19 | 2020-02-03 | Process flow for hybrid TFT-based micro display projector |
| PCT/US2020/016727 WO2020163436A1 (en) | 2019-02-05 | 2020-02-05 | Process flow for hybrid tft-based micro display projector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210124273A true KR20210124273A (ko) | 2021-10-14 |
Family
ID=75237125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217026200A KR20210124273A (ko) | 2019-02-05 | 2020-02-05 | 하이브리드 ｔｆｔ-기반 마이크로 디스플레이 프로젝터를 위한 프로세스 플로우 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP3877804A1 (ko) |
| JP (1) | JP2022518352A (ko) |
| KR (1) | KR20210124273A (ko) |
| CN (1) | CN113366372B (ko) |
| TW (1) | TW202101063A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11355665B2 (en) | 2019-06-19 | 2022-06-07 | Facebook Technologies, Llc | Process flow for hybrid TFT-based micro display projector |
| US11349052B2 (en) | 2019-02-05 | 2022-05-31 | Facebook Technologies, Llc | Bonding interface for hybrid TFT-based micro display projector |
| TWI769814B (zh) * | 2021-05-14 | 2022-07-01 | 聯華電子股份有限公司 | 改善半導體鍵合品質的方法 |
| CN113257971B (zh) * | 2021-06-30 | 2021-10-22 | 南昌凯捷半导体科技有限公司 | 一种红光mini-LED芯片的制作方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003255254A1 (en) * | 2002-08-08 | 2004-02-25 | Glenn J. Leedy | Vertical system integration |
| US7298084B2 (en) * | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7615731B2 (en) * | 2006-09-14 | 2009-11-10 | Carestream Health, Inc. | High fill-factor sensor with reduced coupling |
| US8294159B2 (en) * | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| CN102768992B (zh) * | 2012-08-10 | 2014-10-01 | 广州新视界光电科技有限公司 | 一种薄膜晶体管驱动背板的制作方法 |
| JP3184422U (ja) * | 2013-04-15 | 2013-06-27 | 雲照 葉 | 多層印刷回路板構造 |
| US9653642B1 (en) * | 2014-12-23 | 2017-05-16 | Soraa Laser Diode, Inc. | Manufacturable RGB display based on thin film gallium and nitrogen containing light emitting diodes |
| KR20240054421A (ko) * | 2014-12-31 | 2024-04-25 | 엘지디스플레이 주식회사 | 다수의 타입들의 박막 트랜지스터들을 갖는 디스플레이 백플레인 |
| US9793252B2 (en) * | 2015-03-30 | 2017-10-17 | Emagin Corporation | Method of integrating inorganic light emitting diode with oxide thin film transistor for display applications |
| KR102617466B1 (ko) * | 2016-07-18 | 2023-12-26 | 주식회사 루멘스 | 마이크로 led 어레이 디스플레이 장치 |
| CN106783733B (zh) * | 2016-12-13 | 2019-10-22 | 上海天马微电子有限公司 | 显示面板、显示装置、阵列基板及其制作方法 |
| CN106876406B (zh) * | 2016-12-30 | 2023-08-08 | 上海君万微电子科技有限公司 | 基于iii-v族氮化物半导体的led全彩显示器件结构及制备方法 |
| US10186676B2 (en) * | 2017-03-13 | 2019-01-22 | Intel Corporation | Emissive devices for displays |
| CN107968105B (zh) * | 2017-04-28 | 2020-10-27 | 广东聚华印刷显示技术有限公司 | 像素结构、显示面板及显示装置 |
| CN108321281A (zh) * | 2018-03-30 | 2018-07-24 | 南方科技大学 | 一种微led显示面板及微led显示装置 |
| CN109300932B (zh) * | 2018-11-12 | 2024-01-23 | 严光能 | Led显示器及其制作方法 |
| US11349052B2 (en) * | 2019-02-05 | 2022-05-31 | Facebook Technologies, Llc | Bonding interface for hybrid TFT-based micro display projector |
-
2020
- 2020-02-05 JP JP2021534969A patent/JP2022518352A/ja active Pending
- 2020-02-05 CN CN202080012219.7A patent/CN113366372B/zh active Active
- 2020-02-05 EP EP20713122.8A patent/EP3877804A1/en active Pending
- 2020-02-05 TW TW109103357A patent/TW202101063A/zh unknown
- 2020-02-05 KR KR1020217026200A patent/KR20210124273A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP3877804A1 (en) | 2021-09-15 |
| TW202101063A (zh) | 2021-01-01 |
| CN113366372A (zh) | 2021-09-07 |
| CN113366372B (zh) | 2023-07-28 |
| JP2022518352A (ja) | 2022-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11349052B2 (en) | Bonding interface for hybrid TFT-based micro display projector | |
| US11699773B2 (en) | Process flow for hybrid TFT-based micro display projector | |
| US11728460B2 (en) | LEDs arrays having a reduced pitch | |
| CN113366372B (zh) | 基于混合tft的微型显示投影仪的工艺流程 | |
| WO2020163127A1 (en) | Architecture for hybrid tft-based micro display projector | |
| US11942589B2 (en) | Managing thermal resistance and planarity of a display package | |
| US20210151649A1 (en) | Bonding of light emitting diode arrays | |
| WO2020163436A1 (en) | Process flow for hybrid tft-based micro display projector | |
| KR20220108095A (ko) | Led 어레이와 시준기 조립체의 정렬 | |
| US11842989B2 (en) | Integrating control circuits with light emissive circuits with dissimilar wafer sizes | |
| US20220173159A1 (en) | Low resistance current spreading to n-contacts of micro-led array |