KR20210123752A - Lead structure and lead processing method of lead frame for semiconductor package - Google Patents

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KR20210123752A KR1020200041316A KR20200041316A KR20210123752A KR 20210123752 A KR20210123752 A KR 20210123752A KR 1020200041316 A KR1020200041316 A KR 1020200041316A KR 20200041316 A KR20200041316 A KR 20200041316A KR 20210123752 A KR20210123752 A KR 20210123752A
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Abstract

The present invention relates to a lead structure of a lead frame for a semiconductor package and a lead processing method thereof which maintain a tin plating layer on a lead end surface when a lead of a lead frame is cut by using a mold, wherein plating is completed on the lead of the lead frame by applying the tin plating layer to the lead end surface of the lead frame for multi-arranged semiconductor packages so as to obtain more solder layers on the lead end surface of the lead when a singulated product is mounted, thereby improving electrical features of the semiconductor package.

Description

반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법 { Lead structure and lead processing method of lead frame for semiconductor package }Lead structure and lead processing method of lead frame for semiconductor package { Lead structure and lead processing method of lead frame for semiconductor package }

본 발명은 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법에 관한 것으로서, 더욱 구체적으로는 기판에 솔더링시 높은 솔더층을 형성하여 높은 전기적 특성을 갖도록 다중 배열된 반도체 패키지용 리드프레임의 리드 단부면에 주석(Tin) 도금면을 확보할 수 있는 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법에 관한 것이다.The present invention relates to a lead structure of a lead frame for a semiconductor package and a lead processing method, and more particularly, to a lead stage of a lead frame for a semiconductor package arranged in multiple order to have high electrical characteristics by forming a high solder layer when soldering to a substrate. The present invention relates to a lead structure and a lead processing method of a lead frame for a semiconductor package capable of securing a tin plating surface on a negative surface.

일반적으로 반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.In general, semiconductor packaging refers to a process of making electrical connections so that individual chips made by a wafer process can be used as actual electronic components, and sealingly packaging to be protected from external impact.

보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 ~ 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판(PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다.Usually, dozens to hundreds of chips with the same electrical circuit printed on one wafer are made. These individual chips cannot function as electronic components by themselves. Therefore, in order to receive an electric signal from the outside and transmit the electric signal operated inside the chip, an electric wire connected to the outside must be made. In addition, since the chip contains very fine circuits, it can be easily damaged by moisture, dust and external shocks. After all, the chip itself formed on the wafer surface cannot be considered a complete product until it is mounted on a printed circuit board (PCB) as an electronic component.

따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.Therefore, the packaging process is the process of making an electrical connection line on the chip on the wafer and sealingly packaging it to withstand external impact, so that the chip can be used as a complete individual electronic device.

또한, 반도체 패키지 제조에 있어 리드프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 아울러 반도체 패키지의 구조물로서의 역할도 수행한다. In addition, in manufacturing a semiconductor package, the lead frame plays an important role in supplying input/output means serving as chip mounting and signal transmission, and also serves as a structure of the semiconductor package.

이러한 패키지 제조 방법에서 봉지제를 사용하여 반도체 칩을 몰딩하는 몰딩 공정을 수행한 후에는 트림 공정, 폼/싱귤레이션 공정 등을 진행한다.In this package manufacturing method, after performing a molding process of molding a semiconductor chip using an encapsulant, a trim process, a form/singulation process, and the like are performed.

여기서 트림공정은 일반적으로 몰드 과정에서 발생하는 플레시(Flash) 등을 제거하고 리드와 리드를 연결해주는 댐바(Dambar)를 제거하는 공정으로 주석(Tin) 도금 전에 행해지는 기타의 공정들을 모두 포함한다.Here, the trim process is a process of removing flash generated during the molding process and a dambar connecting the lead and the lead, and includes all other processes performed before tin plating.

이러한 일반적인 리드프레임 구조는 도 1에 도시된 바와 같이 모든 리드성형부(10)가 반도체 칩(2)이 몰딩된 리드프레임(1)과 연결이 되어 있어야 주석(Tin) 도금을 진행할 수 있다. 도 1의 리드프레임(1)을 주석(Tin) 도금한 후 리드성형부(10)를 절단하면 도 2에 도시된 바와 같은 리드(12) 구조로 폼 또는 싱귤레이션을 하게 된다.In this general lead frame structure, as shown in FIG. 1 , tin plating can be performed only when all the lead forming units 10 are connected to the lead frame 1 on which the semiconductor chip 2 is molded. If the lead frame 1 of FIG. 1 is tin-plated and then the lead forming part 10 is cut, the lead 12 structure as shown in FIG. 2 is formed or singulated.

그런데 이러한 일반적인 반도체 생산공정은 기판(20)에 자동으로 솔더링을 할 경우 도 3과 같이 리드프레임(1)의 리드(12) 단부면(12a)에 낮은 솔더층(30)을 형성하게 되어 기판(20)의 단자(22)와 리드프레임(10)의 리드(12a) 간에 비교적 낮은 전기적 특성을 갖는 문제점이 있다.However, in this general semiconductor production process, when automatically soldering to the substrate 20, a low solder layer 30 is formed on the end surface 12a of the lead 12 of the lead frame 1 as shown in FIG. There is a problem of having relatively low electrical characteristics between the terminal 22 of 20 and the lead 12a of the lead frame 10 .

본 발명과 관련된 선행기술로 등록특허 제10-0559640호, 등록특허 제10-0351921호 등이 제안된 바 있다.As prior art related to the present invention, Patent Registration No. 10-0559640 and Patent Registration No. 10-0351921 have been proposed.

참고문헌 1 : 등록특허 제10-0559640호Reference 1: Registered Patent No. 10-0559640 참고문헌 2 : 등록특허 제10-0351921호Reference 2: Registered Patent No. 10-0351921

이러한 종래 기술의 문제를 해결하기 위해 본 발명은 기판에 솔더링시 높은 솔더층을 형성하여 높은 전기적 특성을 갖도록 다중 배열된 반도체 패키지용 리드프레임의 리드 단부면에 주석(Tin) 도금면을 확보하는 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법을 제공하는데 그 목적이 있다.In order to solve the problems of the prior art, the present invention provides a semiconductor for securing a tin plating surface on the lead end surface of a lead frame for a semiconductor package arranged in multiple order to have high electrical characteristics by forming a high solder layer when soldering to a substrate. An object of the present invention is to provide a lead structure of a lead frame for a package and a lead processing method.

특히 본 발명은 주석(Tin) 도금이 완료된 리드프레임의 리드를 금형을 이용해 절단시 리드의 단부면에 주석(Tin) 도금층을 유지할 수 있도록 하여 싱귤레이션된 제품을 실장시 리드의 단부면에 보다 많은 솔더(Solder)층을 확보하여 반도체 패키지의 전기적인 특성을 향상시킬 수 있는 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법을 제공하는데 그 목적이 있다.In particular, the present invention enables the tin plating layer to be maintained on the end surface of the lead when the lead of the lead frame on which the tin plating is completed is cut using a mold, so that the singulated product is mounted on the end surface of the lead. An object of the present invention is to provide a lead structure and a lead processing method of a lead frame for a semiconductor package capable of improving electrical characteristics of a semiconductor package by securing a solder layer.

이와 같은 기술적 과제를 해결하기 위해 본 발명은; The present invention in order to solve such a technical problem;

반도체 패키지용 리드프레임은 반도체 칩을 몰딩한 상태의 리드프레임의 외부로 연장 돌출되는 리드에 있어서, 상기 리드의 단부에는 내부면에 주석(Tin) 도금층을 갖는 오목한 주석도금홈이 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임의 리드 구조를 제공한다.A lead frame for a semiconductor package is a lead that extends and protrudes to the outside of a lead frame in a state in which a semiconductor chip is molded. A lead structure of a lead frame for a semiconductor package is provided.

또한 본 발명은;In addition, the present invention;

반도체 칩이 몰드되며 리드를 성형하기 위한 'T' 형상의 리드성형부가 형성된 리드프레임을 준비하는 제1 단계; 상기 리드성형부에 리드용 홀(Hole)을 가공하는 제2 단계; 상기 리드성형부에 주석(Tin) 도금을 진행하여 리드용 홀(Hole)의 내부면에 주석(Tin) 도금층을 형성하는 제3 단계; 및 상기 리드성형부를 커팅하여 단부에 주석(Tin) 도금층이 형성되는 오목한 주석도금홈이 형성되는 리드를 형성하는 제4 단계;를 포함하는 것을 특징으로 하는 반도체 패키지용 리드프레임의 리드 가공 방법을 제공한다.A first step of preparing a lead frame in which a semiconductor chip is molded and a 'T'-shaped lead forming part for forming a lead is formed; a second step of processing a hole for a lead in the lead forming part; a third step of forming a tin plating layer on the inner surface of the lead hole by performing tin plating on the lead forming part; and a fourth step of cutting the lead forming part to form a lead having a concave tin plated groove having a tin plating layer formed at an end thereof; providing a lead processing method for a lead frame for a semiconductor package, comprising: do.

이때, 상기 제1 단계에서 상기 리드성형부는 반도체 칩과 도전성 와이어로 연결되어 외부로 노출되는 리드 성형을 위한 리드몸체와, 상기 리드몸체의 단부에 폭이 확장되는 머리로 이루어지며; 상기 제4 단계는 상기 리드몸체에 연결된 머리를 커팅하여 리드 단부에 주석(Tin) 도금층이 형성되는 오목한 주석도금홈을 형성하는 단계인 것을 특징으로 한다.In this case, in the first step, the lead forming part is made of a lead body for forming a lead connected to a semiconductor chip and a conductive wire and exposed to the outside, and a head whose width is extended at an end of the lead body; The fourth step is a step of forming a concave tin plating groove in which a tin plating layer is formed at the end of the lead by cutting the head connected to the lead body.

본 발명에 따르면, 리드의 단부에는 내부면에 주석(Tin) 도금층을 갖는 오목한 주석도금홈을 형성함으로서 반도체 패키지와 기판간에 솔더층을 높게 형성할 수 있어 반도체 패키지의 전기적 특성을 향상시킬 수 있다.According to the present invention, by forming a concave tin plating groove having a tin plating layer on the inner surface of the lead end, a high solder layer can be formed between the semiconductor package and the substrate, thereby improving the electrical characteristics of the semiconductor package.

특히 본 발명에 따르면 주석(Tin) 도금이 완료된 리드프레임의 리드를 금형을 이용해 절단시 리드의 단부면에 주석(Tin) 도금층을 유지함으로서 싱귤레이션된 제품을 실장시 리드의 단부면에 보다 많은 솔더(Solder)층을 확보할 수 있다.In particular, according to the present invention, when the lead of the lead frame on which the tin plating is completed is cut using a mold, the tin plating layer is maintained on the end surface of the lead, so that when the singulated product is mounted, more solder on the end surface of the lead (Solder) layer can be secured.

도 1 내지 도 2는 일반적인 리드프레임의 구조를 설명하기 위해 도시한 도면들이다.
도 3은 일반적인 리드프레임 구조를 구비한 반도체 패키지를 기판에 실장하는 예를 도시한 도면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지용 리드프레임의 구조를 설명하기 위해 도시한 도면들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 기판에 실장하는 예를 도시한 도면이다.1 to 2 are diagrams for explaining the structure of a general lead frame.
3 is a diagram illustrating an example of mounting a semiconductor package having a general leadframe structure on a substrate.
4 to 6 are views for explaining the structure of a lead frame for a semiconductor package according to an embodiment of the present invention.
7 is a diagram illustrating an example of mounting a semiconductor package on a substrate according to an embodiment of the present invention.

이하 본 발명에 따른 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법을 첨부된 도면을 참고로 하여 상세히 기술되는 실시 예에 의해 그 특징을 이해할 수 있을 것이다.Hereinafter, the characteristics of the lead structure of the lead frame for a semiconductor package and the lead processing method of the lead frame according to the present invention will be understood with reference to the accompanying drawings, which will be described in detail.

도 4 내지 도 6은 본 발명에 따른 반도체 패키지용 리드프레임의 리드 구조와 리드의 가공 과정을 설명하기 위해 도시한 도면들이다.4 to 6 are views illustrating a lead structure of a lead frame for a semiconductor package and a processing process of the lead according to the present invention.

이에 의하면 본 발명의 반도체 패키지용 리드프레임(100)은 반도체 칩(101)을 몰딩한 상태의 리드프레임(100)의 외부로 연장 돌출되는 리드(110a)의 단부(112a)에 주석(Tin) 도금층(130)을 형성하며, 이를 통해 제조된 반도체 패키지(100a)를 기판(200)에 실장시 리드(110a)의 단부(112a)에 보다 많은 솔더(Solder)층(300)을 확보하여 반도체 패키지(200a)의 전기적 특성을 향상시킬 수 있다.According to this, the lead frame 100 for a semiconductor package of the present invention has a tin plating layer on the end 112a of the lead 110a that extends and protrudes to the outside of the lead frame 100 in a state in which the semiconductor chip 101 is molded. 130 is formed, and when the semiconductor package 100a manufactured through this is mounted on the substrate 200, more solder layers 300 are secured at the end 112a of the lead 110a to secure the semiconductor package ( 200a) can be improved.

이러한 리드프레임(100)은 동(Copper) 재질로 이루어짐이 바람직하나, 이에 한정하지 않고 동합금 등의 다양한 재질로 이루어질 수 있다.The lead frame 100 is preferably made of a copper material, but is not limited thereto and may be made of various materials such as copper alloy.

이하에서는 본 발명의 반도체 패키지용 리드프레임의 제조 공정 중 봉지제를 사용하여 반도체 칩(101)을 몰딩하는 몰딩 공정을 수행한 후 진행하는 트림공정을 위주로 설명한다.Hereinafter, a trim process performed after performing a molding process of molding the semiconductor chip 101 using an encapsulant during the manufacturing process of the lead frame for a semiconductor package of the present invention will be mainly described.

우선 트림 공정에서는 반도체 칩(101)과 리드 성형을 위한 리드성형부(110)들이 도전성 와이어로 연결되며 몰딩 공정을 통해 다이패드의 외측으로 몰드 수지가 공급되어 다이패드와 반도체 칩(101)이 몰드에 의해 둘러싸여 밀봉(encapsulation)된다.First, in the trim process, the semiconductor chip 101 and the lead forming part 110 for forming the lead are connected with a conductive wire, and mold resin is supplied to the outside of the die pad through the molding process, so that the die pad and the semiconductor chip 101 are molded. surrounded by and encapsulated.

이와 같이 반도체 칩(101)이 몰드된 상태의 리드프레임(100)은 트림 공정에서 홀(Hole)(120)을 추가한다. As such, in the lead frame 100 in the state in which the semiconductor chip 101 is molded, a hole 120 is added in the trim process.

이를 위해 도 5에서와 같이 리드프레임(100)에는 리드(110a)를 성형하기 위한 'T' 형상의 리드성형부(110)가 형성된다. To this end, as shown in FIG. 5 , a lead forming part 110 in a 'T' shape for forming the lead 110a is formed in the lead frame 100 .

좀더 구체적으로 설명하면 상기 리드성형부(110)는 반도체 칩(101)과 도전성 와이어로 연결되어 외부로 노출되는 리드(110a) 성형을 위한 리드몸체(112)와, 상기 리드몸체(112)의 단부에 폭이 확장되는 머리(114)를 갖으며, 이에 리드성형부(110)가 전체적으로 'T' 형상으로 이루어진다.In more detail, the lead forming unit 110 includes a lead body 112 for forming a lead 110a that is connected to the semiconductor chip 101 with a conductive wire and exposed to the outside, and an end of the lead body 112 . It has a head 114 with an extended width, and thus the lead forming part 110 is formed in a 'T' shape as a whole.

이와 같이 준비된 리드프레임(100)의 리드성형부(110)에 도 5에 도시된 바와 같이 리드용 홀(Hole)(120)을 가공한다. As shown in FIG. 5, in the lead forming part 110 of the lead frame 100 prepared in this way, a hole 120 for a lead is machined.

이 경우 리드프레임(100)을 제작하는 단계 즉 사전에 리드성형부(110) 중간에 홀(Hole)(120)을 가공하는 것을 고려할 수 있지만 모들 과정이 없는 베어프레임 단계에서는 Tilt, Twist, Bent 등의 이슈가 있어 홀 가공이 불가능하다. In this case, it may be considered to process the hole 120 in the middle of the lead forming unit 110 in advance, that is, in the step of manufacturing the lead frame 100 , but in the bare frame stage without a modulus process, Tilt, Twist, Bent, etc. hole processing is not possible due to the issue of

이때, 상기 리드용 홀(Hole)(120)은 모서리가 둥근 사각형으로 형성할 수 있으나, 원형 또는 타원형 등 다양한 모양으로 형성할 수 있다. In this case, the lead hole 120 may be formed in a rectangular shape with rounded corners, but may be formed in various shapes such as a circle or an oval.

아울러 상기 리드용 홀(Hole)(120)은 리드성형부(110)의 리드몸체(112)와 머리(114)에 걸쳐 형성한다. 따라서 리드용 홀(Hole)(120)의 일측은 리드몸체(112)에 위치하고 리드용 홀(Hole)(120)의 타측은 머리(114)에 위치한다.In addition, the hole for the lead (Hole) 120 is formed over the lead body 112 and the head 114 of the lead forming part (110). Accordingly, one side of the lead hole (Hole) 120 is located in the lead body 112 and the other side of the lead hole (Hole) 120 is located in the head 114 .

이후 리드성형부(110)에 주석(Tin) 도금을 진행하면 리드용 홀(Hole)(120)의 내부면(121)에 일정한 두께의 주석(Tin) 도금층(130)이 형성된다. 이러한 주석(Tin) 도금층(130)은 솔더링(Solderability) 특성이 우수한 장점이 있다. Thereafter, when tin plating is performed on the lead forming unit 110 , a tin plating layer 130 having a predetermined thickness is formed on the inner surface 121 of the lead hole 120 . The tin plating layer 130 has an advantage in that it has excellent solderability characteristics.

이때, 주석(Tin) 도금층(130)은 리드용 홀(Hole)(120)의 내부면(121)은 물론 리드성형부(110)의 표면에 전체적으로 형성할 수 있다. 이러한 주석(Tin) 도금층(130)은 일예로 무전해 주석도금을 통해 홀(Hole)(120)의 내부면에 30 ~ 70㎛ 두께로 형성함이 바람직하다. 물론, 상기 주석(Tin) 도금층(130)의 두께는 필요에 따라 상기 두께 이상 또는 그 이하로 형성할 수 있다.In this case, the tin plating layer 130 may be entirely formed on the inner surface 121 of the lead hole 120 as well as the surface of the lead forming unit 110 . The tin plating layer 130 is preferably formed to a thickness of 30 to 70 μm on the inner surface of the hole 120 through, for example, electroless tin plating. Of course, the thickness of the tin plating layer 130 may be formed to be greater than or less than the thickness, if necessary.

이상의 리드용 홀(Hole)(120)에 주석(Tin) 도금을 진행하여 일정한 두께의 주석(Tin) 도금층(130)을 형성한 후 금형을 이용해 리드몸체(112)에 연결된 머리(114)를 커팅하는 리드컷 공정을 수행한다.After forming a tin plating layer 130 of a certain thickness by performing tin plating on the hole 120 for the lead, the head 114 connected to the lead body 112 is cut using a mold. lead cut process.

이와 같이 리드몸체(112)와 머리(114) 사이 즉 연결부위를 커팅하면 도 6에 도시된 바와 같이 리드(110a)가 형성되면서 리드(110a)의 단부(112a)에 주석(Tin) 도금층(130)이 형성되는 오목한 주석도금홈(120a)이 형성된다. 물론 이러한 리드컷 공정을 통해 반도체 패키지(100a)가 완성된다.When the connection portion is cut between the lead body 112 and the head 114 in this way, as shown in FIG. 6 , the lead 110a is formed and a tin (Tin) plating layer 130 is formed on the end 112a of the lead 110a. ) is formed with a concave tin plating groove 120a formed therein. Of course, the semiconductor package 100a is completed through such a lead cut process.

이와 같이 리드컷 공정을 통해 반도체 패키지(100a)가 완성되더라도 리드(110a)의 단부(112a)에 주석(Tin) 도금층(130)이 형성되는 오목한 주석도금홈(120a)이 형성됨에 따라 도 7에 도시된 바와 같이 기판(200)에 자동으로 솔더링을 할 경우 리드프레임(100)의 리드(110a) 단부(112a)에 주석도금홈(120a)의 주석(Tin) 도금층(130)에 의해 솔더층(300)이 높게 형성되어 Rigid, Flexible, R-F(Rigid-Flexible) PCB 등 다양한 형태의 기판(200) 단자(210)와 리드프레임(100)의 리드(110a) 간에 높은 전기적 특성을 갖게 된다.Even when the semiconductor package 100a is completed through the lead-cut process as described above, the concave tin-plated groove 120a in which the tin plating layer 130 is formed is formed at the end 112a of the lead 110a, as shown in FIG. As shown, when automatically soldering to the substrate 200, a solder layer (Tin) by the tin plating layer 130 of the tin plating groove 120a on the lead 110a end 112a of the lead frame 100. 300) is formed high, so that it has high electrical characteristics between the terminal 210 of the substrate 200 and the lead 110a of the lead frame 100 of various types such as rigid, flexible, and RF (Rigid-Flexible) PCB.

즉, 반도체 패키지(100a)와 기판(200)간에 솔더층(300)을 높게 형성하여 반도체 패키지(100a)의 전기적 특성을 향상킨다.That is, by forming a high solder layer 300 between the semiconductor package 100a and the substrate 200 , the electrical characteristics of the semiconductor package 100a are improved.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형 가능한 것으로, 본 발명의 보호범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and various modifications and variations are possible without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. The scope of protection should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 리드프레임 100a: 반도체 패키지
101: 반도체 칩 110: 리드성형부
110a: 리드 112: 리드몸체
114: 머리 120: 리드용 홀(Hole)
120a: 주석도금홈 130: 주석(Tin) 도금층
200: 기판 300: 솔더(Solder)층100: lead frame 100a: semiconductor package
101: semiconductor chip 110: lead forming part
110a: lead 112: lead body
114: head 120: lead hole (Hole)
120a: tin plating groove 130: tin plating layer
200: substrate 300: solder layer

Claims (3)

반도체 패키지용 리드프레임(100)은 반도체 칩(101)을 몰딩한 상태의 리드프레임(100)의 외부로 연장 돌출되는 리드(110a)에 있어서,
상기 리드(110a)의 단부(112a)에는 내부면에 주석(Tin) 도금층(130)을 갖는 오목한 주석도금홈(120a)이 형성된 것을 특징으로 하는 반도체 패키지용 리드프레임의 리드 구조.
In the lead frame 100 for a semiconductor package, the lead 110a extends and protrudes to the outside of the lead frame 100 in a state in which the semiconductor chip 101 is molded,
A lead structure of a lead frame for a semiconductor package, characterized in that a concave tin-plated groove (120a) having a tin plating layer (130) is formed on the end (112a) of the lead (110a).
 반도체 칩(101)이 몰드되며 리드(110a)를 성형하기 위한 'T' 형상의 리드성형부(110)가 형성된 리드프레임(100)을 준비하는 제1 단계;
상기 리드성형부(110)에 리드용 홀(Hole)(120)을 가공하는 제2 단계;
상기 리드성형부(110)에 주석(Tin) 도금을 진행하여 리드용 홀(Hole)(120)의 내부면(121)에 주석(Tin) 도금층(130)을 형성하는 제3 단계; 및
상기 리드성형부(110)를 커팅하여 단부(112a)에 주석(Tin) 도금층(130)이 형성되는 오목한 주석도금홈(120a)이 형성되는 리드(110a)를 형성하는 제4 단계;를 포함하는 것을 특징으로 하는 반도체 패키지용 리드프레임의 리드 가공 방법.
A first step of preparing the lead frame 100 in which the semiconductor chip 101 is molded and the lead forming part 110 in the 'T' shape for forming the lead 110a is formed;
a second step of machining a hole for a lead (Hole) 120 in the lead forming part 110;
a third step of forming a tin plating layer 130 on the inner surface 121 of the lead hole 120 by performing tin plating on the lead forming part 110 ; and
A fourth step of cutting the lead forming part 110 to form a lead 110a in which a concave tin plating groove 120a in which a tin plating layer 130 is formed is formed at an end portion 112a; A lead processing method of a lead frame for a semiconductor package, characterized in that.
 제 2항에 있어서,
상기 제1 단계에서 상기 리드성형부(110)는 반도체 칩(101)과 도전성 와이어로 연결되어 외부로 노출되는 리드(110a) 성형을 위한 리드몸체(112)와, 상기 리드몸체(112)의 단부에 폭이 확장되는 머리(114)로 이루어지며;
상기 제4 단계는 상기 리드몸체(112)에 연결된 머리(114)를 커팅하여 리드(110a) 단부에 주석(Tin) 도금층(130)이 형성되는 오목한 주석도금홈(120a)을 형성하는 단계인 것을 특징으로 하는 반도체 패키지용 리드프레임의 리드 가공 방법.
3. The method of claim 2,
In the first step, the lead forming part 110 includes a lead body 112 for forming a lead 110a that is connected to the semiconductor chip 101 with a conductive wire and exposed to the outside, and an end of the lead body 112 . consists of a head 114 that extends in width;
The fourth step is a step of cutting the head 114 connected to the lead body 112 to form a concave tin plating groove 120a in which a tin plating layer 130 is formed at the end of the lead 110a. A lead processing method of a lead frame for a semiconductor package, characterized in that it.
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