KR19990033645A - PCB package and manufacturing method thereof - Google Patents
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Abstract
본 발명에 의한 피시비 패키지는 층별로 형성되며 칩이 부착되는 칩캐비티를 구비한 피시비 기판과, 상기 피시비 기판의 칩캐비티에 접착되는 반도체 칩과, 상기 피시비 기판의 비아홀 내벽에 형성하여 외부단자로 사용되는 도금부와, 상기 피시비 기판과 반도체 칩을 연결하는 와이어와, 상기 와이어 및 반도체 칩을 외부로 노출되지 않도록 몰딩한 인캡슈런트로 구성되어, 하나의 반도체 패키지에 두 개의 칩을 탑재하므로써, 실장밀도를 향상시킬 수 있고, 비아홀 랜드와 도금된 홀 내벽이 외부단자로 함께 이용되므로, 솔더 필렛 형성이 용이하고, 솔더 조인트의 신뢰성이 향상되며, 반도체 패키지의 구조가 적층이 가능하도록 하였다.The PCB package according to the present invention includes a PCB substrate having a chip cavity to which chips are attached to each other, a semiconductor chip bonded to the chip cavity of the PCB substrate, and formed on an inner wall of a via hole of the PCB substrate to be used as an external terminal. A plating portion, a wire connecting the PCB substrate and the semiconductor chip, and an encapsulation molded to prevent the wire and the semiconductor chip from being exposed to the outside, and mounting by mounting two chips in one semiconductor package. Since the density can be improved and the via hole land and the plated hole inner wall are used together as the external terminals, the solder fillet can be easily formed, the reliability of the solder joint is improved, and the structure of the semiconductor package can be laminated.
Description
본 발명은 피시비 패키지에 관한 것으로, 특히 피시비에 홀을 형성하고, 도금을 하여 그 홀의 랜드부위와 도금된 홀 내벽을 외부단자로 사용하며, 하나의 패키지에 두 개 이상의 칩을 실장하여 실장밀도를 향상시킴과 동시에 패키지의 적층이 가능하도록 한 피시비 패키지 및 그의 제조방법에 관한 것이다.The present invention relates to a PCB package, in particular, to form a hole in the PCB, plated by using the land portion of the hole and the plated hole inner wall as an external terminal, and mounting density by mounting two or more chips in one package The present invention relates to a PCB package and a method of manufacturing the same, wherein the PCB can be laminated while the package is improved.
종래의 기술은 도 1 내지 도 6에 도시한 바와 같이, 리드프레임(11)을 제작하고, 다운 셋(downset)을 실시한 후, 양면 접착 테입(13)을 이용하여 반도체 칩(12)을 고정하고, 와이어(14) 본딩을 실시한 다음, 이엠시(EMC) 컴파운드(15)를 이용하여 몰딩을 하고, 플래쉬를 제거한 후, 외부단자를 도금한 다음, 트림공정을 통하여 각각의 완성된 단품 패키지를 제작한다.In the prior art, as shown in FIGS. 1 to 6, the lead frame 11 is fabricated, downset, and the semiconductor chip 12 is fixed using the double-sided adhesive tape 13. After bonding the wire 14, molding using the EMS compound 15, removing the flash, plating the external terminal, and then manufacturing each completed single package through a trimming process. do.
도 6과 같이, 패키지 몸체의 밑면에 도출된 리드프레임(11a)을 패키지의 외부단자로 이용함으로써, 고집적의 칩 규모 패키지를 구성한다.As shown in FIG. 6, the lead frame 11a derived from the bottom of the package body is used as an external terminal of the package, thereby constructing a highly integrated chip scale package.
그러나, 이러한 종래의 기술에서는 리드프레임(11)을 사용한 외부단자의 구성은 40핀의 비교적 낮은 핀수에서는 경쟁력을 갖지만, 40핀 이상의 고집적 패키지에서는 구조상 패키지의 제조과정 및 보드에 실장시 솔더브릿지 등의 불량이 많고, 패키지 외부단자 구조상 솔더 필렛(solder filet)의 형성이 어려워 마더보드(mother board)에 실장후 솔더 조인트의 신뢰성 특성이 낮게 되며, 트랜스퍼 몰딩공정후 레진 플래시의 제거가 어려워 품질의 균일화가 난이한 문제점이 있다.However, in the conventional technology, the external terminal structure using the lead frame 11 is competitive in a relatively low pin number of 40 pins, but in a highly integrated package of 40 pins or more, the structure of the package and the solder bridge when mounting on the board Since there are many defects and it is difficult to form solder filet due to the external terminal structure of package, reliability characteristics of solder joint after mounting on mother board are low, and resin flash is difficult to remove after transfer molding process. There is a difficult problem.
따라서, 본 발명의 목적은 상기와 같은 문제점을 고려하여 안출한 것으로, 하나의 반도체 패키지에 두 개의 칩을 탑재하므로써, 실장밀도를 향상시킬 수 있고, 비아홀 랜드와 도금된 홀 내벽이 외부단자로 함께 이용되므로, 솔더 필렛 형성이 용이하고, 솔더 조인트의 신뢰성이 향상되며, 반도체 패키지의 구조가 적층이 가능하도록 구성되는 피시비 패키지 및 그의 제조방법을 제공함에 있다.Accordingly, an object of the present invention has been made in view of the above problems, by mounting two chips in one semiconductor package, it is possible to improve the mounting density, the via hole land and the plated hole inner wall together with the external terminal The present invention provides a PCB package and a method of manufacturing the same, wherein the solder fillet is easily formed, the reliability of the solder joint is improved, and the structure of the semiconductor package is configured to be laminated.
도 1은 종래의 기술에 의한 리드프레임을 나타내는 평면도.1 is a plan view showing a lead frame according to the prior art.
도 2는 종래의 기술에 의한 리드프레임을 나타내는 측면도.Figure 2 is a side view showing a lead frame according to the prior art.
도 3은 종래의 기술에 의한 리드프레임에 반도체 칩을 부착한 상태를 나타내는 단면도.3 is a cross-sectional view showing a state in which a semiconductor chip is attached to a lead frame according to the prior art.
도 4는 종래의 기술에 의한 반도체 칩의 본딩와이어를 나타내는 단면도.4 is a cross-sectional view showing a bonding wire of a conventional semiconductor chip.
도 5는 종래의 기술에 의한 완성된 패키지를 나타내는 단면도.5 is a cross-sectional view showing a completed package according to the prior art.
도 6은 종래의 기술에 의한 완성된 패키지를 나타내는 저면도.Figure 6 is a bottom view of a completed package according to the prior art.
도 7a 내지 도 7j는 본 발명에 의한 피시비 패키지의 제조공정을 나타내는 것으로,7A to 7J illustrate a manufacturing process of a PCB package according to the present invention.
도 7a는 층별 피시비(PCB) 회로를 형성하는 상태를 나타내는 단면도.7A is a cross-sectional view illustrating a state of forming a layered PCB (PCB) circuit.
도 7b는 피시비 기판을 적층한 상태를 나타내는 단면도.7B is a cross-sectional view illustrating a state in which a PCB substrate is laminated.
도 7c는 피시비 기판에 비아홀을 형성한 상태를 나타내는 단면도.7C is a cross-sectional view illustrating a via hole formed in a PCB substrate.
도 7d는 피시비 기판의 비아홀 내에 구리를 도금하는 상태를 나타내는 단면도.7D is a cross-sectional view illustrating a state in which copper is plated in a via hole of a PCB substrate.
도 7e는 피시비 기판의 비아홀 내에 솔더를 도포한 상태를 나타내는 단면도.7E is a cross-sectional view showing a state where solder is applied to a via hole of a PCB substrate.
도 7f는 피시비 기판의 비아홀 내에 니켈과 금을 도금한 상태를 나타내는 단면도.Fig. 7F is a sectional view showing a state where nickel and gold are plated in via holes of a PCB substrate.
도 7g는 피시비 기판에 반도체 칩을 부착한 상태를 나타내는 단면도.7G is a cross-sectional view illustrating a state in which a semiconductor chip is attached to a PCB substrate.
도 7h는 피시비 기판과 반도체 칩을 와이어로 본딩한 상태를 나타내는 단면도.7H is a cross-sectional view illustrating a state in which a PCB substrate and a semiconductor chip are bonded by wires.
도 7i는 반도체 칩과 와이어를 몰딩한 상태를 나타내는 단면도.7I is a cross-sectional view illustrating a state in which a semiconductor chip and a wire are molded.
도 7j는 개개의 패키지로 절단하는 상태를 나타내는 단면도.7J is a cross-sectional view illustrating a state of cutting into individual packages.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
203 ; 칩캐비티 204 ; 접착제203; Chip cavity 204; glue
205 ; 비아홀 206 ; 구리도금205; Via hole 206; Copper plating
207 ; 솔더마스크 208 ; 니켈/금 도금207; Solder mask 208; Nickel / gold plating
209 ; 칩 210 ; 접착제209; Chip 210; glue
211 ; 본딩와이어 212 ; 인캡슈런트211; Bonding wires 212; Encapsulated
이러한, 본 발명의 목적은 층별로 형성되며 칩이 부착되는 칩캐비티를 구비한 피시비 기판과, 상기 피시비 기판의 칩캐비티에 접착되는 반도체 칩과, 상기 피시비 기판의 비아홀 내벽에 형성하여 외부단자로 사용되는 도금부와, 상기 피시비 기판과 반도체 칩을 연결하는 와이어와, 상기 와이어 및 반도체 칩을 외부로 노출되지 않도록 몰딩한 인캡슈런트로 구성된 피시비 패키지와, 이런 패키지를 제조하기 위한 피시비 패키지의 제조방법에 의해 달성된다.The object of the present invention is to form a layer of the PCB substrate having a chip cavity to which the chip is attached, a semiconductor chip bonded to the chip cavity of the PCB substrate, and formed on the inner wall of the via hole of the PCB substrate used as an external terminal A PCB package comprising a plating portion to be formed, a wire connecting the PCB substrate and the semiconductor chip, an encapsulant molded to prevent the wire and the semiconductor chip from being exposed to the outside, and a method of manufacturing a PCB package for manufacturing such a package. Is achieved by.
이하, 본 발명에 의한 피시비 패키지 및 그의 제조방법을 첨부도면에 도시한 실시예에 따라서 설명한다.Hereinafter, a PCB package according to the present invention and a manufacturing method thereof will be described according to the embodiments shown in the accompanying drawings.
도 7a 내지 도 7j는 본 발명에 의한 피시비 패키지의 제조공정을 나타내는 것으로, 도 7a는 층별 피시비(PCB) 회로를 형성하는 상태를 나타내는 단면도이고, 도 7b는 피시비 기판을 적층한 상태를 나타내는 단면도이며, 도 7c는 피시비 기판에 비아홀을 형성한 상태를 나타내는 단면도이고, 도 7d는 피시비 기판의 비아홀 내에 구리를 도금하는 상태를 나타내는 단면도이며, 도 7e는 피시비 기판의 비아홀 내에 솔더를 도포한 상태를 나타내는 단면도이고, 도 7f는 피시비 기판의 비아홀 내에 니켈과 금을 도금한 상태를 나타내는 단면도이며, 도 7g는 피시비 기판에 반도체 칩을 부착한 상태를 나타내는 단면도이고, 도 7h는 피시비 기판과 반도체 칩을 와이어로 본딩한 상태를 나타내는 단면도이며, 도 7i는 반도체 칩과 와이어를 몰딩한 상태를 나타내는 단면도이고, 도 7j는 개개의 패키지로 절단하는 상태를 나타내는 단면도를 각각 보인 것이다.7A to 7J illustrate a manufacturing process of a PCB package according to the present invention, and FIG. 7A is a cross-sectional view illustrating a state of forming a PCB circuit by layer, and FIG. 7B is a cross-sectional view illustrating a stacked PCB substrate. 7C is a cross-sectional view showing a state in which via holes are formed in the PCB, and FIG. 7D is a cross-sectional view showing copper plating in the via holes of the PCB, and FIG. 7E shows a state in which solder is applied in the via holes of the PCB. 7F is a cross-sectional view showing a state in which nickel and gold are plated in a via hole of a PCB, FIG. 7G is a cross-sectional view showing a state in which a semiconductor chip is attached to a PCB, and FIG. 7H is a wire of the PCB and the semiconductor chip. 7I is a cross-sectional view showing a state in which a semiconductor chip and a wire are molded. , Fig. 7j is shown respectively a cross-sectional view showing a state of cutting into individual packages.
이에 도시한 바와 같이, 본 발명에 의한 피시비 패키지는, 층별로 형성되며 칩이 부착되는 칩캐비티(203)를 구비한 피시비 기판(200)과, 상기 피시비 기판(200)의 칩캐비티(203)에 접착되는 반도체 칩(209)과, 상기 피시비 기판의 비아홀(via-hole)(205) 내벽에 형성하여 외부단자로 사용되는 도금부와, 상기 피시비 기판과 반도체 칩을 연결하는 와이어(211)와, 상기 와이어(211) 및 반도체 칩(209)을 외부로 노출되지 않도록 몰딩한 인캡슈런트(encapsulant)(212)로 구성된다.As shown in the drawing, the PCB package according to the present invention includes a PCB substrate 200 having a chip cavity 203 formed on a layer and to which a chip is attached, and a chip cavity 203 of the PCB substrate 200. A semiconductor chip 209 to be bonded, a plated portion formed on an inner wall of a via-hole 205 of the PCB, and used as an external terminal, a wire 211 connecting the PCB and the semiconductor chip; The encapsulant 212 is formed by molding the wire 211 and the semiconductor chip 209 so as not to be exposed to the outside.
이와 같은 피시비 패키지의 제조방법은 다음과 같다.The manufacturing method of such a PCB package is as follows.
우선, 각 층별 피시비(100) 회로를 형성하고, 바깥층 기판에 반도체 칩을 안착시키는 칩캐비티(203)를 가공한다. 그런 다음, 상기 각 층별 피시비 회로를 접착제(204)를 이용하여 서로 적층한다. 그런 다음, 상기 적층된 피시비 기판에 비아홀(205)을 다수개 가공한다. 그런 다음, 상기 비아홀 내벽에 구리도금(206)을 한 후 솔더마스크(207)를 도포하고 니켈/금 도금(208)을 실시하여 도금부를 형성한다. 그런 다음, 반도체 칩(209)을 실장한 후 와이어(211) 본딩을 실시한다. 그런 다음, 상기 반도체 칩(209) 및 와이어 본딩이 노출되지 않도록 인캡슐레이션을 실시한다. 그런 다음, 라우팅 작업을 통해 상기 비아홀(205)을 둘로 나누면서 개개의 패키지를 완성한다.First, the PCB 100 circuit for each layer is formed, and the chip cavity 203 which mounts a semiconductor chip on an outer layer board | substrate is processed. Then, each layer of the PCB circuit is laminated to each other using the adhesive (204). Then, a plurality of via holes 205 are processed in the stacked PCB substrates. Thereafter, after the copper plating 206 is applied to the inner wall of the via hole, a solder mask 207 is applied and nickel / gold plating 208 is performed to form a plating part. Then, the semiconductor chip 209 is mounted, and then wire 211 is bonded. Then, encapsulation is performed so that the semiconductor chip 209 and the wire bonding are not exposed. Then, the via hole 205 is divided into two to complete individual packages.
이와 같은 작업 공정에 의해 완성한 후, 피시비 기판의 탑(top)면에 솔더 페이스트를 도포한 후, 또 다른 패키지를 탑재하여 리플로우(reflow) 함으로써, 적층된 패키지를 실현한다.After completion by such a work process, after applying a solder paste to the top surface of a PCB substrate, another package is mounted and reflowed, and a laminated package is implement | achieved.
이상에서 설명한 바와 같이, 본 발명에 의한 피시비 패키지는 층별로 형성되며 칩이 부착되는 칩캐비티를 구비한 피시비 기판과, 상기 피시비 기판의 칩캐비티에 접착되는 반도체 칩과, 상기 피시비 기판의 비아홀 내벽에 형성하여 외부단자로 사용되는 도금부와, 상기 피시비 기판과 반도체 칩을 연결하는 와이어와, 상기 와이어 및 반도체 칩을 외부로 노출되지 않도록 몰딩한 인캡슈런트로 구성되어, 하나의 반도체 패키지에 두 개의 칩을 탑재하므로써, 실장밀도를 향상시킬 수 있고, 비아홀 랜드와 도금된 홀 내벽이 외부단자로 함께 이용되므로, 솔더 필렛 형성이 용이하고, 솔더 조인트의 신뢰성이 향상되며, 반도체 패키지의 구조가 적층이 가능하도록 효과가 있다.As described above, the PCB package according to the present invention includes a PCB substrate having a chip cavity to which chips are attached to each other, a semiconductor chip bonded to the chip cavity of the PCB substrate, and an inner wall of a via hole of the PCB substrate. It is formed of a plated portion formed to be used as an external terminal, a wire connecting the PCB and the semiconductor chip, and an encapsulated mold to prevent the wire and the semiconductor chip from being exposed to the outside. By mounting the chip, the mounting density can be improved, and the via hole land and the plated hole inner wall are used together as the external terminals, so that the solder fillet can be easily formed, the reliability of the solder joint is improved, and the structure of the semiconductor package is laminated. It is effective to make it possible.
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Cited By (2)
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|---|---|---|---|---|
| KR100422359B1 (en) * | 2002-03-07 | 2004-03-11 | 주식회사 하이닉스반도체 | Cylindrical semiconductor package and cable-type package module using the cylindrical package |
| KR100551576B1 (en) * | 1999-11-02 | 2006-02-13 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor device and method of producing the same |
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1997
- 1997-10-25 KR KR1019970055059A patent/KR19990033645A/en active Search and Examination
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| KR100422359B1 (en) * | 2002-03-07 | 2004-03-11 | 주식회사 하이닉스반도체 | Cylindrical semiconductor package and cable-type package module using the cylindrical package |
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