KR20210111937A - 인터페이스 시스템 및 이를 포함하는 표시장치 - Google Patents

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Abstract

인터페이스 시스템 및 이를 포함하는 표시장치가 제공된다. 그 중 인터페이스 시스템은, 수신기, 상기 수신기로 전송선들을 통해 공통 모드 전압을 포함하는 신호를 전송하는 송신기, 및 상기 신호의 상기 공통 모드 전압을 조절하는 바이어스 회로들을 포함하되, 상기 바이어스 회로들은 바이어스 컨트롤 비트를 받아 바이어스된 공통 모드 전압을 생성한다.

Description

인터페이스 시스템 및 이를 포함하는 표시장치{INTERFACE SYSTEM AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 인터페이스 시스템 및 이를 포함하는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Display), 유기 전계 발광 표시장치(Organic Light Emitting Display Device) 등, 표시장치의 사용이 증가하고 있다.
일반적으로, 표시장치는 복수의 화소들(Pixel), 이를 구동하기 위한 데이터 구동 IC(DDI; Data Driving Integrated Circuit) 및 데이터 구동 IC를 제어하는 타이밍 제어부(TCON; Timing Controller)를 포함한다.
복수의 화소들은 공급되는 데이터 신호들에 상응하는 휘도로 발광하고, 데이터 구동 IC는 복수의 화소들로 데이터 신호들을 공급할 수 있다. 타이밍 제어부는 데이터 구동 IC로 데이터 신호들, 동기 신호 및 프로토콜 신호 등을 전송할 수 있다. 이때, 타이밍 제어부와 데이터 구동 IC는 인터페이스 시스템을 통해 서로 통신할 수 있다.
예컨대, 표시장치에는 USI(Universal Serial Interface) 모듈 또는 USI-T 모듈이 인터페이스 시스템으로 사용될 수 있다.
한편, 인터페이스 시스템은 송신기(TX; Transmitter) 및 수신기(RX; Receiver)을 포함하며, 송신기 및 수신기은 공통 모드 전압(VICM; Input Common Mode Voltage) 및 차동 전압(VID; Input Differential Voltage)이 서로 상응하는 조건 하에서, 안정적으로 통신할 수 있다.
이때, 신호의 직류 성분을 최소화하기 위한 교류 커플링 커패시터(AC Coupling Capacitor)가 전송선(Transmission Line)에 연결됨으로써, 송신기 및 수신기의 공통 모드 전압은 서로 맞춰질 수 있다.
본 발명이 해결하려는 과제는, 송신기 또는 수신기의 공통 모드 전압을 주기적으로 보상함으로써, 통신 성능을 개선할 수 있는 인터페이스 시스템 및 이를 포함하는 표시장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 인터페이스 시스템은, 수신기, 상기 수신기로 전송선들을 통해 공통 모드 전압을 포함하는 신호를 전송하는 송신기, 및 상기 신호의 상기 공통 모드 전압을 조절하는 바이어스 회로들을 포함하되, 상기 바이어스 회로들은 바이어스 컨트롤 비트를 받아 바이어스된 공통 모드 전압을 생성한다.
상기 인터페이스 시스템은, 상기 전송선의 전압을 검출하는 밸런스 전압 검출부를 더 포함할 수 있다.
상기 밸런스 전압 검출부는 상기 전송선들의 전압과 외부로부터 입력되는 기준 전압을 비교하는 비교기들을 포함할 수 있다.
상기 비교기들은, 상기 전송선들 중 하나의 전압과 외부로부터 입력되는 포지티브 전압인 제1 기준 전압을 비교하는 제1 비교기, 및 상기 전송선들 중 다른 하나의 전압과 외부로부터 입력되는 네거티브 전압인 제2 기준 전압을 비교하는 제2 비교기를 포함할 수 있다.
상기 제1 비교기 및 상기 제2 비교기는 증폭기이고, 상기 제1 비교기의 비반전 단자에 상기 전송선들 중 하나인 제1 전송선의 전압이 입력되고, 상기 제1 비교기의 반전 단자에 상기 제1 기준 전압이 입력되고, 상기 제2 비교기의 반전 단자에 상기 전송선들 중 다른 하나인 제2 전송선의 전압이 입력되고, 상기 제2 비교기의 비반전 단자에 상기 제2 기준 전압이 입력될 수 있다.
상기 인터페이스 시스템은, 상기 제1 비교기의 상기 비반전 단자와 상기 제1 전송선 사이를 연결하는 제1 스위치, 및 상기 제2 비교기의 상기 반전 단자와 상기 제2 전송선 사이를 연결하는 제2 스위치를 더 포함할 수 있다.
상기 제1 스위치는 상기 수신기로부터 제공되는 밸런스 실패 신호에 응답하여 턴-온 되고, 상기 제2 스위치는 상기 송신기로부터 제공되는 밸런스 체크 인에이블 신호에 응답하여 턴-온 될 수 있다.
상기 인터페이스 시스템은, 상기 밸런스 전압 검출부로부터 출력된 전압들 및 외부로부터 입력되는 기준 전압을 입력받아 상기 바이어스 회로들을 제어하는 바이어스 제어부를 더 포함할 수 있다.
상기 바이어스 제어부는 상기 바이어스 회로들이 상기 바이어스된 공통 모드 전압을 생성하도록 제어하는 바이어스 컨트롤러를 포함할 수 있다.
상기 밸런스 전압 검출부는 주기성을 가진 보상 기간마다 상기 전송선의 전압을 검출할 수 있다.
상기 보상 기간은 영상 데이터가 전송되는 구간에 포함될 수 있다.
상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함할 수 있다.
상기 송신기는 차동 신호(Differential Signal) 방식으로 상기 수신기와 통신할 수 있다.
상기 표시장치는, 상기 송신기로부터 발생하는 커플링 제어 신호에 응답하여 상기 전송선들을 통해 전송되는 신호를 상기 바이어스 회로 및 상기 송신기 중 하나로 선택적으로 제공하는 커플링 선택회로를 더 포함할 수 있다.
상기 수신기에 입력되는 신호는 증가 또는 감소하다가 일정 전압 이상인 경우 감소 또는 증가할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치는, 화소들을 포함하는 화소부, 상기 화소들에 데이터 신호를 제공하고, 수신기를 포함하는 데이터 구동부, 상기 수신기로 전송선들을 통해 공통 모드 전압을 포함하는 신호를 전송하는 송신기를 포함하는 타이밍 제어부, 및 상기 신호의 상기 전송선들의 전압을 검출하는 밸런스 전압 검출부를 포함하되, 상기 밸런스 전압 검출부는 상기 전압을 주기를 갖는 보상 기간마다 검출한다.
상기 표시장치는, 상기 신호의 상기 공통 모드 전압을 조절하는 바이어스 회로들을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 인터페이스 시스템 및 이를 포함하는 표시장치는 공통 모드 전압이 증가 또는 감소함에 따라 발생하는 밸런스 실패가 최소화되도록 보상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 도면이다.
도 2는 하나의 프레임(Frame)의 구성의 일 예를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 인터페이스 시스템을 나타내는 도면이다.
도 4는 도 3에 도시된 제1 및 제2 전송선들의 구조를 개략적으로 나타내는 도면이다.
도 5는 데이터 신호에 따른 공통 모드 전압의 변화를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 인터페이스 시스템을 상세하게 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다.
도 9는 도 8의 일부 구간을 설명하기 위한 인터페이스 시스템의 개념도이다.
도 10은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타내는 도면이다.
도 1을 참조하면, 표시장치(100)는 타이밍 제어부(110), 데이터 구동부(120), 인터페이스 시스템(ITF), 주사 구동부(130) 및 화소부(140)를 포함할 수 있다.
타이밍 제어부(110)는 표시장치(100)의 전반적인 동작을 제어할 수 있다.
타이밍 제어부(110)는 영상 데이터(RGB1) 및 외부 제어 신호들을 외부로부터 수신할 수 있다. 예컨대, 외부 제어 신호들은 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK), 및 데이터 인에이블 신호(DE: data enable) 등을 포함할 수 있다.
타이밍 제어부(110)는 데이터 구동부(120), 주사 구동부(130) 및 화소부(140)의 동작 조건에 적합하게 영상 데이터(RGB1) 및 외부 제어 신호들을 처리하고, 처리된 영상 데이터, 클럭 신호 등을 생성할 수 있다.
타이밍 제어부(110)는 인터페이스 시스템(ITF)의 송신기(TX, 200)를 포함할 수 있다.
타이밍 제어부(110)는 인터페이스 시스템(ITF)을 통해 데이터 구동부(120)와 통신할 수 있다. 예컨대, 타이밍 제어부(110)는 처리된 영상 데이터, 클럭 신호 등을 인터페이스 시스템(ITF)을 통해 데이터 구동부(120)로 전송할 수 있다.
타이밍 제어부(110)는 주사 제어 신호(SCS)를 주사 구동부(130)로 출력할 수 있다. 예컨대, 주사 제어 신호(SCS)는 주사 시작 신호 및 다수의 클럭 신호 등을 포함할 수 있다.
실시예에 따라, 인터페이스 시스템(ITF)은 USI 모듈, USI-T 모듈 등으로 구현될 수 있다.
데이터 구동부(120)는 인터페이스 시스템(ITF)의 수신기(RX, 300)를 포함할 수 있다. 예컨대, 송신기(200) 및 수신기(300)는 전송선들을 통해 서로 연결될 수 있다.
데이터 구동부(120)는 타이밍 제어부(110)는 처리된 영상 데이터, 클럭 신호 등을 인터페이스 시스템(ITF)을 통해 수신할 수 있다.
데이터 구동부(120)는 처리된 영상 데이터, 클럭 신호 등에 기초하여, 데이터 신호들을 데이터선들(D1~Dm)(m은 자연수)로 공급할 수 있다. 예컨대, 데이터 구동부(120)는 데이터 신호들이 상응하는 주사 신호에 동기되도록 데이터 신호들을 데이터선들(D1~Dm)로 공급할 수 있다.
예컨대, 수신기(300)는 클럭 데이터 리커버리(CDR; clock data recovery) 회로, 이퀄라이저(Equalizer) 등을 포함할 수 있다.
일 실시예로, 데이터 구동부(120)는 데이터 구동 IC의 형태로 표시장치(100)에 실장될 수 있다.
주사 구동부(130)는 주사 제어 신호(SCS)를 수신할 수 있다.
주사 구동부(130)는 주사 제어 신호(SCS)에 기초하여, 주사 신호들을 주사선들(S1~Sn)(n은 자연수)로 공급할 수 있다. 예컨대, 주사 구동부(130)는 주사선들(S1~Sn)에 주사 신호들을 순차적으로 공급할 수 있다.
화소부(140)는 기판 및 기판 상에 배치된 화소들(PX)을 포함할 수 있다. 예컨대, 화소부(140)는 표시 패널의 표시 영역을 의미할 수 있다.
화소들(PX)은 대응하는 데이터선들(D1~Dm) 및 주사선들(S1~Sn)과 연결될 수 있으며, 데이터선들(D1~Dm) 및 주사선들(S1~Sn)을 통해 데이터 신호들 및 주사 신호들을 공급받을 수 있다.
화소들(PX)은 주사선들(S1~Sn) 및 데이터선들(D1~Dm)이 교차하는 영역에 배치될 수 있다.
화소들(PX)은 데이터 신호에 대응하는 계조로 발광할 수 있다.
화소부(140)는 주사선들(S1~Sn)과 데이터선들(D1~Dm)을 더 포함할 수 있다. 실시예에 따라, 주사선들(S1~Sn)은 제1 방향(예컨대, 수평 방향)으로 연장되고, 데이터선들(D1~Dm)은 제1 방향과 상이한 제2 방향(예컨대, 수직 방향)으로 연장될 수 있다.
실시예에 따라, 화소들(PX) 중 어느 하나는 주사선들(S1~Sn) 중 적어도 하나에 연결되고, 데이터선들(D1~Dm) 중 적어도 하나에 연결될 수 있다.
도시하진 않았지만, 화소들(PX) 각각은 주사선들(S1~Sn) 및 데이터 선들(D1~Dm)과 연결되어 있는 제1 트랜지스터(예컨대, 스위치 트랜지스터), 제1 트랜지스터와 연결되어 있는 제2 트랜지스터(예컨대, 구동 트랜지스터) 및 발광 소자를 포함할 수 있다. 이하에서, 설명의 편의를 위하여, 발광 소자는 유기 발광 다이오드인 것으로 설명된다. 그러나, 본 발명이 이에 한정된 것은 아니다.
제1 트랜지스터의 제1 전극은 데이터선들(D1~Dm) 중 어느 하나에 연결되고, 제2 전극은 제2 트랜지스터에 연결될 수 있다. 또한, 제1 트랜지스터의 게이트 전극은 주사선들(S1~Sn) 중 어느 하나에 연결될 수 있다.
제2 트랜지스터의 제1 전극은 제1 전원에 연결되고, 제2 전극은 발광 소자의 애노드 전극에 연결될 수 있다. 또한, 제2 트랜지스터의 게이트 전극은 제1 트랜지스터의 제2 전극에 연결될 수 있다.
발광 소자의 애노드 전극은 제2 트랜지스터의 제2 전극에 연결되고, 캐소드 전극은 제2 전원에 연결될 수 있다.
발광 소자는 제1 전원으로부터 제2 전원으로 흐르는 구동 전류에 따라, 대응되는 휘도의 광을 발출할 수 있다.
제2 트랜지스터는 제1 트랜지스터를 통해 전달된 데이터 신호에 따라, 제1 전원으로부터 발광 소자를 경유하여 제2 전원으로 흐르는 구동 전류를 제어할 수 있다.
본 발명이 이에 한정되는 것은 아니며, 화소들(PX) 각각의 구조는 실시 예에 따라서 다양할 수 있다.
실시예에 따라, 화소들(PX) 각각은 제1 색(예컨대, 적색)의 광을 방출하는 적색 부화소, 제2 색(예컨대, 녹색)의 광을 방출하는 녹색 부화소, 및 제3 색(예컨대, 청색)의 광을 방출하는 청색 부화소를 포함할 수 있다.
도 2는 하나의 프레임(Frame)의 구성의 일 예를 도시한 도면이다.
도 1 및 도 2를 참조하면, 표시장치(100)는 연속하는 프레임들에 따라 구동되며, 각 프레임 구간은 활성 데이터 구간(Active Data Period) 및 수직 블랭크 구간(Vertical Blank Period)를 포함할 수 있다. 활성 데이터 구간 및 수직 블랭크 구간은 수평 라인 구간 단위로 구성될 수 있다.
실시예에 따라, 타이밍 제어부(110)는 클럭 신호가 임베디드된 영상 데이터를 데이터 구동부(120)로 전송할 수 있다.
프레임 제어 신호(SFC)가 로우 레벨 일 때, 송신기(200) 및 수신기(300)의 클럭 신호가 동기화 될 수 있다. 예컨대, 프레임 제어 신호(SFC)가 로우 레벨 일 때, 수신기(300)의 CDR 회로는 레퍼런스 클럭을 복원함으로써, 송신기(200)의 클럭 신호와 동기화(즉, 위상 잠금)할 수 있다.
프레임 제어 신호(SFC)가 하이 레벨일 때, 각 수평 라인 구간은 시작 라인 구간(SOL; Start Of Line), 설정 구간(Configuration), 영상 데이터 구간(RGB Pixel Data) 및 수평 블랭크 구간(Horizontal Blank Period)으로 구성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 인터페이스 시스템을 나타내는 도면이다.
실시예에 따라, 인터페이스 시스템(ITF)은 USI-T 인터페이스 모듈일 수 있다.
도 3를 참조하면, 인터페이스 시스템(ITF)은 전송선들에 서로 연결된 송신기(200) 및 수신기(300)를 포함할 수 있다.
실시예에 따라, 송신기(200)는 타이밍 제어부(110, 도 1 참조)에 포함되고, 수신기(300)는 데이터 구동부(120, 도 1 참조) 포함될 수 있다.
송신기(200)는 차동 신호(Differential Signal) 방식으로 수신기(300)와 통신할 수 있다. 즉, 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선(TLP) 및 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선(TLN)을 포함할 수 있다. 송신기(200)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 데이터 신호를 송신할 수 있다.
실시예에 따라, 제1 위상 및 제2 위상은 서로 반대일 수 있다.
제1 전송선(TLP) 및 제2 전송선(TLN) 각각은 적어도 하나의 커플링 커패시터(CC)를 포함할 수 있다. 도 3에서 커플링 커패시터(CC)가 4개인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
커플링 커패시터(CC)는 제1 전송선(TLP) 및 제2 전송선(TLN) 각각에 직렬로 연결될 수 있다. 커플링 커패시터(CC)는 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 전송되는 데이터 신호의 직류 성분을 최소화시킬 수 있다. 이에 따라, 송신기(200) 및 수신기(300) 각각의 스펙이 다른 경우에도, 송신기(200)는 수신기(300)와 안정적으로 통신할 수 있다.
송신기(200)는 재설정 신호(BEN), 프레임 제어 신호(SFC) 및 잠금 시작 신호(LSS)를 수신기(300)로 전송할 수 있다.
또한, 실시예에 따라, 송신기(200)는 파워-온(Power-on)될 때, 워스트 패턴(Worst Pattern)을 갖는 데이터 신호를 수신기(300)로 전송할 수 있다. 또한, 송신기(200)는 데이터 신호가 전송되는 동안, 잠금 시작 신호(LSS)를 수신기(300)로 전송할 수 있다.
워스트 패턴(Worst Pattern)은 화이트 패턴 또는 블랙 패턴 중 어느 하나일 수 있다.
수신기(300)는 재설정 신호(BEN)에 따라, 제1 전송선(TLP) 및 제2 전송선(TLN)의 공통 모드 전압을 리셋할 수 있다.
또한, 수신기(300)는 송신기(200)로 잠금 실패 신호(LFS)를 전송할 수 있다.
도 4는 도 3에 도시된 제1 및 제2 전송선들의 구조를 개략적으로 나타내는 도면이다.
본 명세서에서, 공통 모드 전압(VICM; Input Common Mode Voltage) 및 차동 전압(VID(도 5 참조); Input Differential Voltage)은 비트 값의 판단 기준이 되는 전압을 의미할 수 있다. 예컨대, 제1 전송선(TLP)의 공통 모드 전압(VICM)이 1V이고, 차동 전압(VID)이 0.5V이면, 1.5V는 제1 비트 값(예컨대, 1)을 의미하고, 0.5V는 제2 비트 값(예컨대, 2)을 의미할 수 있다.
이렇게, 공통 모드 전압(VICM) 및 차동 전압(VID)은 송신기(200) 및 수신기(300) 통신에 있어서 중요할 수 있다. 그러나, 공통 모드 전압(VICM)은 변화될 수 있다.
도 3 및 도 4를 참조하면, 제1 및 제2 전송선들(TLP, TLN)은 송신기 노드(NTX) 및 수신기 노드(NRX) 사이에 커플링 커패시터(CC) 및 수신기 저항(TR)을 포함할 수 있다. 도 4에는 설명의 편의를 위하여, 1개의 커플링 커패시터(CC)만이 도시되었으나, 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 커플링 커패시터(CC)는 제1 노드(N1) 및 송신기 노드(NTX) 사이에 연결되고, 수신기 저항(TR)은 제1 노드(N1) 및 수신기 노드(NRX) 사이에 연결될 수 있다. 이때, 제1 노드(N1)의 전압은 공통 모드 전압(VICM)을 나타낼 수 있다.
따라서, 공통 모드 전압(VICM)은 [수학식 1]에 따라 산출될 수 있다.
[수학식 1]
VICM=(VTX-VRX)*(Z2)/(Z1+Z2).
여기서, VICM은 공통 모드 전압을 의미하고, VTX는 송신기 노드(NTX)의 전압을 의미하고, VRX는 수신기 노드(NRX)의 전압을 의미하고, Z1은 커플링 커패시터(CC)의 임피던스를 의미하고, Z2는 수신기 저항(TR)의 임피던스를 의미한다.
따라서, 데이터 신호의 주파수 값이 증가할 경우(즉, 데이터 신호에 포함된 하이 레벨 값과 로우 레벨 값이 균일한 경우), 공통 모드 전압(VICM)은 0으로 수렴할 수 있다.
그러나, 데이터 신호의 주파수 값이 감소할 경우(즉, 데이터 신호에 포함된 하이 레벨 값과 로우 레벨 값이 균일하지 않은 경우), 공통 모드 전압(VICM)은 상승 또는 하강할 수 있다.
공통 모드 전압(VICM)이 상승 또는 하강하게 되면, 수신기(300)의 CDR 회로(미도시)는 송신기(200)의 데이터 및 클럭 신호와의 동기화(즉, 잠금)에 실패할 수 있다. 본 명세서에서, 이 현상을 밸런스 실패(Balance Fail)라고 정의한다.
도 5는 데이터 신호에 따른 공통 모드 전압의 변화를 나타내는 도면이다.
도 3 및 도 5를 참조하면, 예컨대, 영상 데이터 구간(DP)은 10개의 비트 구간(BP)을 포함할 수 있다. 설명의 편의를 위하여, 영상 데이터 구간(DP)에 대응하는 1개의 데이터 신호(BS)는 비트 구간(BP)에 대응하는 비트 10개를 포함하는 것으로 도시되나, 본 발명이 이에 한정되는 것은 아니다.
먼저, 좌측에 도시된 타이밍도는 데이터 신호(BS)가 화이트 계조를 나타내는 화이트 패턴을 갖는 경우를 도시한다.
이때, 화이트 패턴을 갖는 데이터 신호(BS)는 9개의 하이 레벨 비트들 및 1개의 로우 레벨 비트(예컨대, 기준 비트(AD))를 포함할 수 있다. 여기서, 기준 비트(AD)는 계조에 관계없이 임의로 설정된 비트를 의미할 수 있다.
화이트 패턴을 갖는 데이터 신호(BS)가 공급됨에 따라, 제1 전송선(TLP)의 공통 모드 전압(VICM)은 상승할 수 있다. 반대로, 제2 전송선(TLN)의 공통 모드 전압(VICM)은 하강할 수 있다.
다음, 우측에 도시된 타이밍도는 데이터 신호(BS)가 블랙 계조를 나타내는 블랙 패턴을 갖는 경우를 도시한다.
이때, 블랙 패턴을 갖는 데이터 신호(BS)는 1개의 하이 레벨 비트(예컨대, 기준 비트(AD)) 및 9개의 로우 비트들을 포함할 수 있다.
블랙 패턴을 갖는 데이터 신호(BS)가 공급됨에 따라, 제1 전송선(TLP)의 공통 모드 전압(VICM)은 하강할 수 있다. 반대로, 제2 전송선(TLN)의 공통 모드 전압(VICM)은 상승할 수 있다.
도 5에 도시된 바와 같이, 공통 모드 전압(VICM)이 상승 또는 하강하게 되면, 수신기(300)의 CDR 회로(미도시)는 송신기(200)의 데이터 및 클럭 신호와의 동기화(즉, 잠금)에 실패할 수 있다. 따라서, 밸런스 실패가 발생할 수 있다.
도 6은 본 발명의 일 실시예에 따른 인터페이스 시스템을 상세하게 나타내는 도면이다.
도 6을 참조하면, 인터페이스 시스템은 앞서 설명했던 송신기(200), 수신기(300), 제1 전송선(TLP) 및 제2 전송선(TLN)과 커플링 선택 회로(SC), 바이어스 제어부(400), 밸런스 전압 검출부(500), 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)를 포함한다.
제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 전송되는 신호들의 공통 모드 전압(VICM)에 따라서 수신기(300)에 연결된 수신 회로는 DC 커플링 모드 및 AC 커플링 모드 중 어느 하나로 동작할 수 있다.
커플링 선택 회로(SC)는 송신기(200)로부터 발생하는 커플링 제어 신호(DC/AC COB)에 응답해서 제1 전송선(TLP) 및 제2 전송선(TLN)을 통해 전송되는 신호를 제1 및 제2 바이어스 제어 회로(421, 423) 및 수신기(300) 중 어느 하나로 선택적으로 제공한다. 예를 들어, 커플링 제어 신호(DC/AC COB)가 제1 레벨(즉, 하이 레벨)이면, 커플링 선택 회로(SC)는 신호를 제1 및 제2 바이어스 제어 회로(421, 423)로 전달한다. 커플링 제어 신호(DC/AC COB)가 제2 레벨(즉, 로우 레벨)이면, 커플링 선택 회로(SC)는 신호를 차동 신호로서 수신기(300)로 전달한다.
커플링 선택 회로(SC)는 스위치들(SW11, SW12, SW21, SW22)을 포함한다. 스위치들(SW11, SW12, SW21, SW22)은 커플링 제어 신호(DC/AC COB)에 응답해서 제1 전송선(TLP) 및 제2 전송선(TLN)이 각각 제1 및 제2 바이어스 제어 회로(421, 423)를 통해 수신기(300)로 연결할지 및 직접 수신기(300)로 연결할지 선택할 수 있다.
예를 들어, 커플링 제어 신호(DC/AC COB)가 제1 레벨이면, 스위치들(SW12, SW21)이 턴-온되고, 스위치들(SW11, SW22)이 턴-오프되어서 제1 및 제2 바이어스 제어 회로(421, 423)에 연결된 커플링 커패시터(CC)에 의해 AC 커플링 동작이 수행될 수 있다. 따라서, 송신기(200)의 공통 모드 전압과 수신기(300)에 설정된 공통 모드 전압이 서로 다르더라도 제1 및 제2 바이어스 제어 회로(421, 423)에 의해서 공통 모드 전압이 조절된 차동 신호가 수신기(300)로 제공될 수 있다.
예를 들어, 커플링 제어 신호(DC/AC COB)가 제2 레벨이면, 스위치들(SW11, SW22)이 턴-온되고, 스위치들(SW12, SW21)이 턴-오프되어서 신호가 차동 신호로서 그대로 수신기(300)로 전달되는 DC 커플링 동작이 수행될 수 있다. 송신기(200)의 공통 모드 전압과 수신기(300)에 설정된 공통 모드 전압이 동일한 경우 제1 및 제2 바이어스 제어 회로(421, 423)의 동작이 불필요하다.
제1 바이어스 제어 회로(421)는 제1 전송선(TLP) 및 커플링 커패시터(CC)를 통해 수신되는 수신 신호의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가(또는, 감소)시킨 제1 바이어스된 신호를 출력하여 수신기(300)에 전달한다. 제1 바이어스 제어 회로(421)는 공통 모드 전압을 입력받아 제1 바이어스된 공통 모드 전압을 출력할 수 있다.
제2 바이어스 제어 회로(423)는 제2 전송선(TLN) 및 커플링 커패시터(CC)를 통해 수신되는 제2 수신 신호의 전압 레벨을 소정의 DC 바이어스 전압만큼 증가(또는, 감소)시킨 제2 바이어스된 신호를 출력하여 수신기(300)에 전달한다. 제2 바이어스 제어 회로(423)는 공통 모드 전압을 입력받아 제2 바이어스된 공통 모드 전압을 출력할 수 있다.
예시적인 실시예에서, 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423) 각각에 설정된 DC 바이어스 전압은 수신기(300)에 설정된 공통 모드 전압에 따라 결정될 수 있다. 예를 들어, 수신기(300)에 설정된 공통 모드 전압이 0.6V인 경우, 제1 바이어스 제어 회로(421)는 수신된 신호의 전압 레벨을 0.6V 증가(또는, 감소)시키고, 제2 바이어스 제어 회로(423)는 수신된 신호의 전압 레벨을 0.6V 증가(또는, 감소)시킬 수 있다.
예시적인 실시예에서, 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423) 각각에 설정된 DC 바이어스 전압은 바이어스 제어부(400)로부터 제공되는 제어 신호에 따라서 가변되는 전압 레벨일 수 있다.
밸런스 전압 검출부(500)는 제1 전송선(TLP) 및 제2 전송선(TLN)의 전압 레벨을 검출할 수 있다. 일 실시예로, 밸런스 전압 검출부(500)의 검출 단자가 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)의 각 입력단과 인접한 위치의 제1 전송선(TLP) 및 제2 전송선(TLN)에 연결될 수 있으나, 실시예가 이에 제한되는 것은 아니다.
밸런스 전압 검출부(500)는 제1 비교기(Comp_P, 511), 제2 비교기(Comp_N, 512) 및 스위치들(SW31, SW32)을 포함한다. 일 실시예로, 제1 비교기(511)와 제2 비교기(512)는 증폭기(OP-amp)의 형태로 구성될 수 있다.
예시적인 실시예에서, 제1 비교기(511)는 포지티브 비교기일 수 있다. 제1 비교기(511)의 비반전 입력단에는 제1 바이어스 제어 회로(421)의 입력단의 전압 레벨이 입력될 수 있다. 제1 비교기(511)의 반전 입력단에는 외부로부터 제공되는 제1 기준 전압(Ref_P)이 입력될 수 있다. 제1 기준 전압(Ref_P)은 포지티브 전압일 수 있다. 제1 비교기(511)의 출력단에는 제1 바이어스 제어 회로(421)의 입력단의 전압 레벨과 제1 기준 전압(Ref_P)을 비교한 결과 값에 대응하는 소정의 제1 출력 전압(DCB_P)이 출력될 수 있다.
예시적인 실시예에서, 제2 비교기(512)는 네거티브 비교기일 수 있다. 제2 비교기(512)의 반전 입력단에는 제2 바이어스 제어 회로(423)의 입력단의 전압 레벨이 입력될 수 있다. 제2 비교기(512)의 비반전 입력단에는 외부로부터 제공되는 제2 기준 전압(Ref_N)이 입력될 수 있다. 제2 기준 전압(Ref_N)은 네거티브 전압일 수 있다. 제2 비교기(512)의 출력단에는 제2 바이어스 제어 회로(423)의 입력단의 전압 레벨과 제2 기준 전압(Ref_N)을 비교한 결과 값에 대응하는 소정의 제2 출력 전압(DCB_N)이 출력될 수 있다.
밸런스 전압 검출부(500)는 제1 전송선(TLP)과 제1 비교기(511)의 비반전 입력단 사이에 연결되는 제1 스위치(SW31) 및 제2 전송선(TLN)과 제2 비교기(512)의 반전 입력단 사이에 연결되는 제2 스위치(SW32)를 포함할 수 있다.
일 실시예로, 제1 스위치(SW31)는 수신기(300)로부터 제공되는 밸런스 실패 신호(BFS)에 응답해서 제1 전송선(TLP)과 제1 비교기(511)의 비반전 입력단을 전기적으로 연결시키거나 개방시킬 수 있다. 예를 들어, 밸런스 실패 신호(BFS)가 제1 레벨(즉, 하이 레벨)이면, 제1 스위치(SW31)는 턴-온 되어 제1 전송선(TLP)과 제1 비교기(511)의 비반전 입력단을 전기적으로 연결시킬 수 있다. 밸런스 실패 신호(BFS)가 제2 레벨(즉, 로우 레벨)이면, 제1 스위치(SW31)는 턴-오프 되어 제1 전송선(TLP)과 제1 비교기(511)의 비반전 입력단을 전기적으로 개방시킬 수 있다.
일 실시예로, 제2 스위치(SW32)는 송신기(200)로부터 제공되는 밸런스 체크 인에이블 신호(BCE)에 응답해서 제2 전송선(TLN)과 제2 비교기(512)의 반전 입력단을 전기적으로 연결시키거나 개방시킬 수 있다. 예를 들어, 밸런스 체크 인에이블 신호(BCE)가 제1 레벨(즉, 하이 레벨)이면, 제2 스위치(SW32)는 턴-온 되어 제2 전송선(TLN)과 제2 비교기(512)의 반전 입력단을 전기적으로 연결시킬 수 있다. 밸런스 체크 인에이블 신호(BCE)가 제2 레벨(즉, 로우 레벨)이면, 제2 스위치(SW32)는 턴-오프 되어 제2 전송선(TLN)과 제2 비교기(512)의 반전 입력단을 전기적으로 개방시킬 수 있다.
한편, 몇몇 실시예에서, 제1 스위치(SW31)와 제2 스위치(SW32)는 동시에 턴-온 되거나, 턴-오프 될 수 있다. 이 경우, 각각의 턴-온이나 턴-오프 신호에 응답하여 제1 스위치(SW31)와 제2 스위치(SW32)는 동시에 턴-온 되거나, 턴-오프 될 수 있다.
바이어스 제어부(400)는 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423) 각각에 설정된 DC 바이어스 전압을 제어하는 바이어스 컨트롤 비트(BCB)를 출력하는 바이어스 컨트롤러(410)를 포함할 수 있다.
바이어스 컨트롤러(410)는 밸런스 전압 검출부(500)로부터 제1 및 제2 출력 전압(DCB_N)과 외부로부터 제1 및 제2 기준 전압(Ref_N)을 입력받아 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)가 DC 바이어스 전압을 제어하도록 하는 바이어스 컨트롤 비트(BCB)를 출력할 수 있다. 바이어스 컨트롤러(410)부터 출력된 바이어스 컨트롤 비트(BCB)는 각각 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)에 제공될 수 있다.
제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)는 DC 바이어스 전압을 제어하여 새로운 공통 모드 전압을 수신기(300)에 전송할 수 있다. 이에 따라, 밸런스 실패가 최소화되도록 보상될 수 있다.
도 7은 본 발명의 일 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다.
이하, 표시장치(100, 도 1 참조)가 구동 방법에 있어 화이트 패턴의 워스트 패턴을 갖는 것을 예로서 설명한다.
도 7에서는 표시장치(100)가 파워-온될 때, 인터페이스 시스템(ITF)의 구동방법이 도시된다.
구체적으로, 도 7에서는 인터페이스 시스템(ITF)의 송신기(200)의 밸런스 실패 시간(BFT)을 측정하는 방법이 구체적으로 도시된다.
도 1 내지 도 7을 참조하면, 표시장치(100)가 파워-온될 때, 구동 전원(VDD)은 로우 레벨에서 하이 레벨로 변경될 수 있다.
프레임 제어 신호(SFC)는 트래이닝 패턴(Training Pattern)의 데이터가 전송될 때 로우 레벨을 갖고, 그렇지 않을 때 하이 레벨을 가질 수 있다.
잠금 실패 신호(LFS)는 로우 레벨을 가질 수 있다. 표시장치(100)가 파워-온될 때, 송신기(200)는 잠금 실패 신호(LFS)를 수신기(300)로 전송할 수 있다.
트래이닝 패턴(Training Pattern)의 데이터가 전송되는 구간에서, 잠금이 성공하는 경우, 송신기(200)는 잠금 실패 신호(LFS)를 수신기(300)로 전송하지 않을 수 있다.
송신기(200)는 워스트 패턴(Worst Pattern)(예컨대, 화이트 패턴 또는 블랙 패턴)을 갖는 데이터를 수신기(300)로 전송할 수 있다. 도 7에서는 화이트 패턴을 갖는 데이터(White Data)가 수신기(300)로 전송되는 것을 예로서 도시했다.
이때, 잠금 실패가 발생하게 되므로, 송신기(200)는 잠금 실패 신호(LFS)를 다시 수신기(300)로 전송할 수 있다.
잠금 시작 신호(LSS)는 하이 레벨을 가질 수 있다. 화이트 패턴을 갖는 데이터(White Data)가 전송될 때, 송신기(200)는 잠금 시작 신호(LSS)를 수신기(300)로 공급할 수 있다.
수신기(300)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)에 기초하여, 밸런스 실패 신호(BFS)를 생성할 수 있다.
예컨대, 송신기(200)는 잠금 시작 신호(LSS) 및 잠금 실패 신호(LFS)를 AND 논리 연산하여, 밸런스 실패 신호(BFS)를 생성할 수 있다. 밸런스 실패 신호(BFS)는 밸런스 전압 검출부(500)에 제공되고, 제1 스위치(SW31)를 턴-온 시킬 수 있다. 동시에 제2 스위치(SW32)가 턴-온될 수 있다.
밸런스 실패 시간(BFT)은 잠금 시작 신호(LSS)를 수신하는 시점부터, 잠금 실패 신호(LFS)를 수신하는 시점까지의 시간일 수 있다.
잠금 실패 시 문제가 되는 공통 모드 전압을 확인하고, 밸런스 실패 시간(BFT)을 감지하기 위해, 외부로부터 로우 레벨의 제1 기준 전압(Ref_P)이 제공되고, 하이 레벨의 제2 기준 전압(Ref_N)이 제공될 수 있다.
도 8은 본 발명의 일 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다. 도 9는 도 8의 일부 구간을 설명하기 위한 인터페이스 시스템의 개념도이다. 도 10은 본 발명의 실시예에 따른 인터페이스 시스템의 구동방법을 나타내는 타이밍도이다.
도 8에서는 표시장치(100, 도 1 참조)가 일반(리얼 타임) 동작할 때, 인터페이스 시스템(ITF)의 구동방법이 도시된다.
도 7 내지 도 10을 참조하면, 일 실시예로, 송신기(200)는 밸런스 전압 검출부(500)내 스위치들을 턴-온 시키는 밸런스 체크 인에이블 신호(BCE)를 주기(CBP)마다 전송할 수 있다. 상술한 주기(CBP) 마다 밸런스 체크 인에이블 신호(BCE)를 제공하는 기간을 보상 기간(CP)으로 명명하기로한다.
보상 기간(CP) 마다 영상 데이터 구간(RGB Pixel Data)은 기준 전원(GND)의 전압(예컨대, 접지 전압)을 가질 수 있다.
보상 기간(CP)에서 데이터 신호(BS)는 로우 레벨 비트(예컨대, 기준 비트(AD)) 및 미들 레벨 비트를 포함할 수 있다.
보상 기간(CP)에서 데이터 전송을 중단하고, 밸런스 전압 검출부(500)는 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)의 각 입력단의 전압 레벨을 입력받아, 제1 비교기(511)와 제2 비교기(512)를 통해 공통 모드 전압(VICM)을 검출할 수 있다.
예시적인 실시예에서, 제1 비교기(511)는 보상 기간(CP)마다 제1 기준 전압(Ref_P)과 제1 전송선(TLP)의 전압 레벨을 비교할 수 있다. 바이어스 컨트롤러(410)는 보상 기간(CP)마다 제1 전송선(TLP)의 전압 레벨(즉, 공통 모드 전압(VICM))이 제1 기준 전압(Ref_P) 이상인 경우, 제1 바이어스 제어 회로(421)가 소정의 DC 바이어스 전압만큼 감소하도록 하는 바이어스 컨트롤 비트(BCB)를 출력하고 이를 제1 바이어스 제어 회로(421)에 제공할 수 있다. 제1 바이어스 제어 회로(421)는 상기 소정의 DC 바이어스 전압만큼 감소시킨 제1 바이어스된 공통 모드 전압을 출력하여 이를 수신기(300)에 제공할 수 있다.
예시적인 실시예에서, 제2 비교기(512)는 보상 기간(CP)마다 제2 기준 전압(Ref_N)과 제2 전송선(TLN)의 전압 레벨을 비교할 수 있다. 바이어스 컨트롤러(410)는 보상 기간(CP)마다 제2 전송선(TLN)의 전압 레벨(즉, 공통 모드 전압(VICM))이 제2 기준 전압(Ref_N) 이하인 경우, 제2 바이어스 제어 회로(423)가 소정의 DC 바이어스 전압만큼 증가하도록 하는 바이어스 컨트롤 비트(BCB)를 출력하고 이를 제2 바이어스 제어 회로(423)에 제공할 수 있다. 제2 바이어스 제어 회로(423)는 상기 소정의 DC 바이어스 전압만큼 증가된 제2 바이어스된 공통 모드 전압을 출력하여 이를 수신기(300)에 제공할 수 있다.
앞서 설명한 것과 같이, 바이어스 제어부(400)는 제1 비교기(511)와 제2 비교기(512)를 통해 출력된 제1 및 제2 출력 전압(DCB_N), 제1 및 제2 기준 전압(Ref_N)을 가지고 바이어스 컨트롤 비트(BCB)를 출력하여 이를 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)에 제공하면서 새로운 공통 모드 전압(VICM)을 생성할 수 있다.
이처럼 제1 전송선(TLP) 및 제2 전송선(TLN)의 공통 모드 전압이 증가 또는 감소하다가 특정 기준 레벨 이상 또는 이하가 되면, 제1 바이어스 제어 회로(421) 및 제2 바이어스 제어 회로(423)는 각각 수신기(300)에 제1 바이어스된 공통 모드 전압과 제2 바이어스된 공통 모드 전압을 제공할 수 있다. 이에 따라, 제1 전송선(TLP) 및 제2 전송선(TLN) 공통 모드 전압이 증가 또는 감소함에 따라 발생하는 밸런스 실패가 최소화되도록 보상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 표시장치 110: 타이밍 제어부
120: 데이터 구동부 130: 주사 구동부
140: 화소부 200: 송신기
300: 수신기 400: 바이어스 제어부
410: 바이어스 컨트롤러 421: 제1 바이어스 제어 회로
423: 제2 바이어스 제어 회로 500: 밸런스 전압 검출부
511: 제1 비교기 512: 제2 비교기
AD: 기준 비트 BCB: 바이어스 컨트롤 비트
BCE: 밸런스 체크 인에이블 신호 BFS: 밸런스 실패 신호
BFT: 밸런스 실패 시간 BP: 비트 구간
BS: 데이터 신호 CBP: 주기
CC: 커플링 커패시터 CP: 보상 기간
Comp_N, 512: 제2 비교기 Comp_P, 511: 제1 비교기
DCB_P: 제1 출력 전압 DCB_N: 제2 출력 전압
DP: 영상 데이터 구간 GND: 기준 전원
ITF: 인터페이스 시스템 LFS: 잠금 실패 신호
LSS: 잠금 시작 신호 RX, 300: 수신기
Ref_P: 제1 기준 전압 Ref_N: 제2 기준 전압
SC: 커플링 선택 회로 SCS: 주사 제어 신호
SFC: 프레임 제어 신호 TLP: 제1 전송선
TLN: 제2 전송선 TX, 200: 송신기
VDD: 구동 전원 VID: 차동 전압

Claims (17)

  1. 수신기;
    상기 수신기로 전송선들을 통해 공통 모드 전압을 포함하는 신호를 전송하는 송신기; 및
    상기 신호의 상기 공통 모드 전압을 조절하는 바이어스 회로들을 포함하되,
    상기 바이어스 회로들은 바이어스 컨트롤 비트를 받아 바이어스된 공통 모드 전압을 생성하는 인터페이스 시스템.
  2. 제1 항에 있어서,
    상기 전송선의 전압을 검출하는 밸런스 전압 검출부를 더 포함하는 인터페이스 시스템.
  3. 제2 항에 있어서,
    상기 밸런스 전압 검출부는 상기 전송선들의 전압과 외부로부터 입력되는 기준 전압을 비교하는 비교기들을 포함하는 인터페이스 시스템.
  4. 제3 항에 있어서,
    상기 비교기들은,
    상기 전송선들 중 하나의 전압과 외부로부터 입력되는 포지티브 전압인 제1 기준 전압을 비교하는 제1 비교기; 및
    상기 전송선들 중 다른 하나의 전압과 외부로부터 입력되는 네거티브 전압인 제2 기준 전압을 비교하는 제2 비교기를 포함하는 인터페이스 시스템.
  5. 제4 항에 있어서,
    상기 제1 비교기 및 상기 제2 비교기는 증폭기이고,
    상기 제1 비교기의 비반전 단자에 상기 전송선들 중 하나인 제1 전송선의 전압이 입력되고, 상기 제1 비교기의 반전 단자에 상기 제1 기준 전압이 입력되고,
    상기 제2 비교기의 반전 단자에 상기 전송선들 중 다른 하나인 제2 전송선의 전압이 입력되고, 상기 제2 비교기의 비반전 단자에 상기 제2 기준 전압이 입력되는 인터페이스 시스템.
  6. 제5 항에 있어서,
    상기 제1 비교기의 상기 비반전 단자와 상기 제1 전송선 사이를 연결하는 제1 스위치; 및
    상기 제2 비교기의 상기 반전 단자와 상기 제2 전송선 사이를 연결하는 제2 스위치를 더 포함하는 인터페이스 시스템.
  7. 제6 항에 있어서,
    상기 제1 스위치는 상기 수신기로부터 제공되는 밸런스 실패 신호에 응답하여 턴-온 되고,
    상기 제2 스위치는 상기 송신기로부터 제공되는 밸런스 체크 인에이블 신호에 응답하여 턴-온 되는 인터페이스 시스템.
  8. 제2 항에 있어서,
    상기 밸런스 전압 검출부로부터 출력된 전압들 및 외부로부터 입력되는 기준 전압을 입력받아 상기 바이어스 회로들을 제어하는 바이어스 제어부를 더 포함하는 인터페이스 시스템.
  9. 제8 항에 있어서,
    상기 바이어스 제어부는 상기 바이어스 회로들이 상기 바이어스된 공통 모드 전압을 생성하도록 제어하는 바이어스 컨트롤러를 포함하는 인터페이스 시스템.
  10. 제2 항에 있어서,
    상기 밸런스 전압 검출부는 주기성을 가진 보상 기간마다 상기 전송선의 전압을 검출하는 인터페이스 시스템.
  11. 제10 항에 있어서,
    상기 보상 기간은 영상 데이터가 전송되는 구간에 포함되는 인터페이스 시스템.
  12. 제1 항에 있어서,
    상기 전송선들은 제1 위상의 신호를 전송하기 위한 제1 전송선 및 상기 제1 위상과 상이한 제2 위상의 신호를 전송하기 위한 제2 전송선을 포함하는 인터페이스 시스템.
  13. 제1 항에 있어서,
    상기 송신기는 차동 신호(Differential Signal) 방식으로 상기 수신기와 통신하는 인터페이스 시스템.
  14. 제1 항에 있어서,
    상기 송신기로부터 발생하는 커플링 제어 신호에 응답하여 상기 전송선들을 통해 전송되는 신호를 상기 바이어스 회로 및 상기 송신기 중 하나로 선택적으로 제공하는 커플링 선택회로를 더 포함하는 인터페이스 시스템.
  15. 제1 항에 있어서,
    상기 수신기에 입력되는 신호는 증가 또는 감소하다가 일정 전압 이상인 경우 감소 또는 증가하는 인터페이스 시스템.
  16. 화소들을 포함하는 화소부;
    상기 화소들에 데이터 신호를 제공하고, 수신기를 포함하는 데이터 구동부;
    상기 수신기로 전송선들을 통해 공통 모드 전압을 포함하는 신호를 전송하는 송신기를 포함하는 타이밍 제어부; 및
    상기 신호의 상기 전송선들의 전압을 검출하는 밸런스 전압 검출부를 포함하되,
    상기 밸런스 전압 검출부는 상기 전압을 주기를 갖는 보상 기간마다 검출하는 표시장치.
  17. 제16 항에 있어서,
    상기 신호의 상기 공통 모드 전압을 조절하는 바이어스 회로들을 더 포함하는 표시장치.
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