KR20210098350A - 반도체 디바이스 제조 방법 및 반도체 디바이스 - Google Patents

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KR20210098350A
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주이 푸 시에
치-텡 리아오
치-산 첸
이-젠 첸
쯔-찬 웽
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

Fin FET를 포함하는 반도체 디바이스를 제조하는 방법에서, 제 1 방향으로 연장되는 핀 구조물을 기판 위에 형성한다. 핀 구조물의 하부 부분이 격리 절연 층 내에 매립되고 핀 구조물의 상부 부분이 격리 절연 층으로부터 노출되도록 기판 위에 격리 절연 층을 형성한다. 제 1 방향과 교차하는 제 2 방향으로 연장되는 게이트 구조물을 핀 구조물의 일부 위에 형성한다. 핀 구조물의 소스/드레인 영역의 측벽들 상에 핀 마스크 층을 형성한다. 핀 구조물의 소스/드레인 영역을 플라즈마 에칭 공정에 의해 리세싱한다. 리세싱된 핀 구조물 위에 에피택셜 소스/드레인 구조물을 형성한다. 핀 구조물의 소스/드레인 영역을 리세싱할 때, 플라즈마 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함한다.

Description

반도체 디바이스 제조 방법 및 반도체 디바이스{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원
본 출원은 2020년 1월 30일 출원된 미국 가특허 출원 번호 제62/967,987호의 우선권을 주장하며, 그 전체 내용은 본원에 참고로 포함된다.
발명의 배경이 되는 기술
본 개시 내용은 반도체 집적 회로에 관한 것으로, 특히 보이드들(voids)을 가진 에피택셜 소스/드레인(source/drain; S/D) 구조물을 갖는 반도체 디바이스 및 그 제조 공정에 관한 것이다. 반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 코스트를 추구하는 나노미터 기술 공정 노드로 발전함에 따라, 제조 및 설계 이슈들로부터의 문제점들로 인해 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 3 차원 설계물들이 개발되었고, 하이-k(유전 상수) 재료를 갖는 금속 게이트 구조물이 이용되었다. 금속 게이트 구조물은 종종 게이트 대체 기술들을 사용하여 제조되며, 소스들 및 드레인들은 에피택셜 성장 방법을 사용하여 형성된다.
본 개시 내용은 첨부 도면과 함께 읽게 되면 이하의 상세한 설명으로부터 최상으로 이해된다. 강조되는 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되지는 않고 예시적인 목적으로만 사용된다는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 공정 플로우차트를 도시한 것이다.
도 2는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 3은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 4는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나 스테이지의 단면도를 도시한 것이다.
도 5는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 6a, 도 6b, 및 도 6c는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 도면들을 도시한 것이다.
도 7은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 8a, 도 8b, 및 도 8c는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도들을 도시한 것이다.
도 9a, 도 9b, 및 도 9c는 본 개시 내용의 실시예들에 따른 반도체 디바이스를 위한 제조 동작의 에칭 동작들을 도시한 것이다.
도 10a, 도 10b, 및 도 10c는 본 개시 내용의 실시예들에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도들을 도시한 것이다.
도 11은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 12는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 13은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 14는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 15는 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 16은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 17은 본 개시 내용의 일 실시예에 따른 반도체 디바이스를 위한 제조 동작의 다양한 스테이지들 중 하나의 스테이지의 단면도를 도시한 것이다.
도 18은 본 개시 내용의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한 것이다.
도 19는 본 개시 내용의 일 실시예에 따른 에칭 장치의 개략도를 도시한 것이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공하는 것임을 이해해야 한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 실시예들 또는 예들의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 요소들의 치수들은 개시된 범위 또는 값들에 제한되지 않으며, 디바이스의 공정 상황들 및/또는 원하는 속성들에 따라 달라질 수 있다. 또한, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 개재되는 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 단순성과 명료성을 위해 다양한 피처들이 상이한 축척들로 임의로 도시될 수도 있다. 첨부된 도면들에서는 단순화를 위해 일부 층들/피처들이 생략될 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 설명하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 또한, 용어 "제조된"은 "포함하는" 또는 "구성되는"을 의미할 수 있다. 또한, 이하의 제조 공정에서, 설명된 동작들 내/사이에 하나 이상의 추가적인 동작이 있을 수 있으며, 동작들의 순서는 변경될 수 있다. 본 개시 내용에서, 문구 "A, B, 및 C 중 하나"는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B, 및 C)를 의미하며, 달리 설명되지 않는한, A의 한 요소, B의 한 요소, 및 C의 한 요소를 의미하지는 않는다. 일 실시예에서 설명된 것과 동일하거나 유사한 재료들, 구성들, 치수들, 공정들, 및/또는 동작들이 다른 실시예들에서 이용될 수 있고 그 상세한 설명은 생략될 수 있다.
개시된 실시예들은 반도체 디바이스 및 그 제조 방법, 특히 전계 효과 트랜지스터(field effect transistor; FET)의 소스/드레인 영역들에 관한 것이다. 본원에 개시된 것들과 같은 실시예들은 일반적으로 FinFETs뿐만 아니라 다른 FETs에도 적용 가능하다.
도 1은 공정 플로우차트를 도시한 것이고, 도 2 내지 도 18은 본 개시 내용의 실시예들에 따른 반도체 디바이스를 제조하기 위한 다양한 스테이지들의 단면도들을 도시한 것이다. 도 1 및 도 2 내지 도 18에 도시된 공정들의 전, 도중, 및 후에 추가적인 동작들이 제공될 수 있으며, 후술되는 동작들 중 일부는 방법의 추가적인 실시예들의 경우 대체되거나 제거될 수 있음을 이해해야 한다. 동작들/공정들의 순서는 상호 변경될 수 있다.
도 1의 S101에서 그리고 도 2 및 도 3에 도시된 바와 같이, 하나 이상의 핀 구조물들을 기판(10) 위에 형성한다. FinFETs의 핀 구조물들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀 구조물들은 이중 패터닝 또는 다중 패터닝 공정들을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 조합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 그 후 핀 구조물들을 패터닝하는 데 사용될 수 있다. 포토리소그래피 및 자체 정렬 공정들을 조합하는 다중 패터닝 공정들은 일반적으로 한 쌍의 핀 구조물들을 형성하게 된다.
일부 실시예에서, 마스크 층(15)을 기판(10) 위에 형성하여 핀 구조물들을 제조한다. 마스크 층(15)은, 예를 들어, 열 산화 공정 및/또는 화학 기상 증착(CVD) 공정에 의해 형성된다. 기판(10)은, 예를 들어, 불순물 농도가 약 1×1015 cm-3 내지 약 1×1016 cm-3의 범위 내인 p 타입 실리콘 또는 게르마늄 기판이다. 다른 실시예들에서, 기판은 불순물 농도가 약 1×1015 cm-3 내지 약 1×1016 cm-3의 범위 내인 n 타입 실리콘 또는 게르마늄 기판이다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체(elementary semiconductor); SiC 및 SiGe와 같은 IV-IV 족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다. 일 실시예에서, 기판(10)은 실리콘 온 절연체(silicon-on insulator; SOI) 기판의 실리콘 층이다. SOI 기판이 사용되는 경우, 핀 구조물은 SOI 기판의 실리콘 층에서 돌출될 수 있거나 SOI 기판의 절연체 층에서 돌출될 수 있다. 후자의 경우, SOI 기판의 실리콘 층은 핀 구조물을 형성하는 데 사용된다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판들, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수 있다. 기판(10)은 불순물들(예컨대, p 타입 또는 n 타입 도전성)이 적합하게 도핑된 다양한 영역들을 포함할 수 있다.
일부 실시예에서, 마스크 층(15)은, 예를 들어, 패드 산화물(예컨대, 실리콘 산화물) 층(15A) 및 실리콘 질화물 마스크 층(15B)을 포함한다. 패드 산화물 층(15A)은 열 산화 또는 CVD 공정을 이용하여 형성될 수 있다. 실리콘 질화물 마스크 층(15B)은 물리적 기상 증착(physical vapor deposition; PVD), 예를 들어, 스퍼터링 방법, CVD, 플라즈마 강화 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 대기압 화학 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 화학 기상 증착(low-pressure CVD; LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 원자 층 성막(atomic layer deposition; ALD), 및/또는 다른 공정들에 의해 형성될 수 있다.
일부 실시예에서, 패드 산화물 층(15A)의 두께는 약 2 nm 내지 약 15 nm의 범위 내에 있고, 실리콘 질화물 마스크 층(15B)의 두께는 약 2 nm 내지 약 50 nm의 범위 내에 있다. 마스크 패턴은 마스크 층 위에 추가로 형성된다. 마스크 패턴은, 예를 들어, 리소그래피 동작들에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 에칭 마스크로 사용함으로써, 도 2에 도시된 바와 같이, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴(15)을 형성한다.
그 후, 도 3에 도시된 바와 같이, 하드 마스크 패턴(15)을 에칭 마스크로 사용함으로써, 기판(10)은 건식 에칭 방법 및/또는 습식 에칭 방법을 사용한 트렌치 에칭에 의해 핀 구조물들(20)로 패터닝된다.
도 3에서, 3 개의 핀 구조물들(20)을 기판(10) 위에 배치한다. 그러나, 핀 구조물들의 수는 3 개로 제한되지는 않는다. 그 수는 하나만큼 작을 수 있거나 3 개를 초과할 수 있다. 일부 실시예에서, 핀 구조물들의 수는 5 내지 1000의 범위 내에 있으며, 이들 구조물들은 후속 동작들에서 형성되는 소스/드레인 에피택셜 층에 의해 연결된다. 다른 실시예들에서, 핀 구조물들의 수는 5 내지 100의 범위 내에 있으며, 이들 구조물들은 후속 동작들에서 형성되는 소스/드레인 에피택셜 층들에 의해 연결된다. 특정 실시예들에서, 핀 구조물들의 수는 5 내지 20의 범위 내에 있으며, 이들 구조물들은 후속 동작들에서 형성되는 소스/드레인 에피택셜 층들에 의해 연결된다. 또한, 하나 이상의 더미 핀 구조물은 핀 구조물(20)의 양 측에 인접하게 배치되어 패터닝 공정들에서 패턴 충실도를 향상시킬 수 있다.
핀 구조물(20)은 기판(10)과 동일한 재료로 제조될 수 있고, 기판(10)으로부터 연속적으로 연장될 수 있다. 이러한 실시예에서, 핀 구조물은 Si로 제조된다. 핀 구조물(20)의 실리콘 층은 진성일 수 있거나, n 타입 불순물 또는 p 타입 불순물로 적절하게 도핑될 수 있다.
일부 실시예에서, 핀 구조물(20)의 폭(W1)은 약 5 nm 내지 약 40 nm의 범위 내에 있고, 다른 실시예들에서는 약 7 nm 내지 약 12 nm의 범위 내에 있다. 일부 실시예에서, 2 개의 핀 구조물들 사이의 공간(S1)은 약 10 nm 내지 약 50 nm의 범위 내에 있다. 일부 실시예에서, 핀 구조물(20)의 (Z 방향을 따르는) 높이는 약 100 nm 내지 약 300 nm의 범위 내에 있고, 다른 실시예들에서는 약 50 nm 내지 100 nm의 범위 내에 있다.
게이트 구조물(40)(도 6a 참조) 아래의 핀 구조물(20)의 하부 부분은 웰 영역으로 지칭될 수 있고, 핀 구조물(20)의 상부 부분은 채널 영역으로 지칭될 수 있다. 게이트 구조물(40) 아래에서, 웰 영역은 격리 절연 층(30)(도 6a 참조) 내에 매립되고, 채널 영역은 격리 절연 층(30)으로부터 돌출된다. 채널 영역의 하부 부분은 또한 격리 절연 층(30) 내에서 약 1 nm 내지 약 5 nm의 깊이로 매립될 수 있다.
일부 실시예에서, 웰 영역의 높이는 약 60 nm 내지 100 nm의 범위 내에 있고, 채널 영역의 높이는 약 40 nm 내지 60 nm의 범위 내에 있고, 다른 실시예들에서는 약 38 nm 내지 약 55 nm의 범위 내에 있다.
핀 구조물들(20)을 형성한 후, 일부 실시예에서 기판(10)을 추가로 에칭하여, 도 4에 도시된 바와 같은 메사 형상(mesa shape)(10M)을 형성한다. 다른 실시예들에서는, 메사 형상(10M)을 먼저 형성한 후, 핀 구조물들(20)을 형성한다. 특정 실시예들에서, 메사 형상은 형성되지 않는다.
핀 구조물들(20) 및 메사 형상(10M)을 형성한 후, 도 1의 S102에서, 핀 구조물들 사이의 공간들 내 및/또는 하나의 핀 구조물과 기판(10) 위에 형성된 다른 요소 사이의 공간 내에 격리 절연 층(30)을 형성한다. 격리 절연 층(30)은 또한 "얕은 트렌치 격리(shallow-trench-isolation; STI)" 층으로 지칭될 수 있다. 격리 절연 층(30)을 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물(SiON), SiOCN, 불소 도핑된 실리케이트 글래스(fluorine-doped silicate glass; FSG), 또는 로우-k 유전체 재료의 하나 이상의 층을 포함할 수 있다. 격리 절연 층은 저압 화학 기상 증착(LPCVD), 플라즈마 CVD, 또는 유동성(flowable) CVD에 의해 형성된다. 유동성 CVD에서, 실리콘 산화물 대신 유동성 유전체 재료들이 성막될 수 있다. 이름에서 알 수 있듯이, 유동성 유전체 재료들은 고종횡비(high aspect ratio)를 가진 갭들(gaps)이나 공간들을 충전하기 위해, 성막 중에 “유동”될 수 있다. 일반적으로, 성막된 막이 유동될 수 있도록 다양한 화학 물질들이 실리콘 함유 전구체들에 부가된다. 일부 실시예에서, 질소 수소화물 결합들(nitrogen hydride bonds)이 부가된다. 유동성 유전체 전구체들, 특히 유동성 실리콘 산화물 전구체들의 예는 실리케이트(silicate), 실록산(siloxane), 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼 하이드로 실라잔(perhydrosilazane; TCPS), 퍼 하이드로-폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오르토실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실릴아민(trisilylamine; TSA)과 같은 실릴-아민(silyl-amine)을 포함한다. 이러한 유동성 실리콘 산화물 재료들은 다중 동작 공정으로 형성된다. 유동성 막이 성막된 후, 경화되고, 이어서 어닐링되어 원하지 않는 요소(들)을 제거함으로써 실리콘 산화물을 형성한다. 원하지 않는 요소(들)가 제거되면, 유동성 막이 치밀화되고 수축된다. 일부 실시예에서, 다중 어닐링 공정들이 수행된다. 유동성 막은 두 번 이상 경화되고 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다.
도 5에 도시된 바와 같이, 핀 구조물들이 후막 층 내에 매립되도록 절연 층(30)이 먼저 후막 층 내에 형성되고, 핀 구조물(20)의 상부 부분들이 노출되도록 후막 층이 리세싱된다. 일부 실시예에서, 격리 절연 층(30)의 상부 표면으로부터의 핀 구조물(30)의 폭(H11)은 약 20 nm 내지 약 100 nm의 범위 내에 있고, 다른 실시예들에서는 약 30 nm 내지 약 50 nm의 범위 내에 있다. 격리 절연 층(30)을 리세싱한 후 또는 전에, 열 공정, 예를 들어, 어닐링 공정을 수행하여 격리 절연 층(30)의 품질을 향상시킬 수 있다. 특정 실시예들에서, 열 공정은 N2, Ar, 또는 He 환경과 같은 불활성 가스 환경에서 약 900 ℃ 내지 약 1050 ℃의 범위의 온도로 약 1.5 초 내지 약 10 초 동안 급속 열 어닐링(rapid thermal annealing; RTA)을 사용하여 수행된다.
절연 층(30)을 형성한 후, 도 1의 S103에서, 도 6a 내지 도 6c에 도시된 바와 같이, 핀 구조물(20) 위에 희생 게이트 구조물(40)을 형성한다. 도 6a는 예시적인 사시도이고, 도 6b는 도 6a의 라인 a-a에 따른 예시적인 단면도이고, 그리고 도 6c는 도 6a의 라인 b-b에 따른 예시적인 단면도이다. 도 7, 도 8a, 도 10a, 및 도 11 내지 도 20은 또한 도 6a의 라인 b-b에 따른 단면도들이다. 도 8b 및 도 10b는 도 6a의 라인 c-c에 따른 단면도들이다.
도 6a에 도시된 바와 같이, 희생 게이트 구조물(40)은 X 방향으로 연장되는 반면, 핀 구조물들(20)은 Y 방향으로 연장된다.
희생 게이트 구조물(40)을 제조하기 위해서는, 격리 절연 층(30)과 노출된 핀 구조물들(20) 위에 유전체 층과 폴리실리콘 층을 형성하고, 그 후 패터닝 동작들을 수행하여, 폴리실리콘 및 희생 유전체 층(42)으로 구성된 희생 게이트 패턴(44)을 포함하는 희생 게이트 구조물들을 획득한다. 일부 실시예에서, 폴리실리콘 층은 하드 마스크를 사용하여 패터닝되고, 하드 마스크는 게이트 패턴(44) 상에서 하드 마스크 층(46)으로서 유지된다. 하드 마스크 층(46)은 하나 이상의 절연 재료 층을 포함한다. 하드 마스크 층(46)은 일부 실시예에서 실리콘 질화물 층(46-1) 위에 형성된 실리콘 산화물 층(46-2)을 포함한다. 다른 실시예들에서, 하드 마스크 층(46)은 실리콘 산화물 층 위에 형성된 실리콘 질화물 층을 포함한다. 하드 마스크 층(46)을 위한 절연 재료는 CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 공정에 의해 형성될 수 있다. 일부 실시예에서, 희생 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시 질화물, 또는 하이-k 유전체들의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 유전체 층(42)의 두께는 약 2 nm 내지 약 20 nm의 범위 내에 있고, 다른 실시예들에서는 약 2 nm 내지 약 10 nm의 범위 내에 있다. 일부 실시예에서, 희생 게이트 구조물들의 높이(H12)는 약 50 nm 내지 약 400 nm의 범위 내에 있고, 다른 실시예들에서는 약 100 nm 내지 약 200 nm의 범위 내에 있다.
또한, 도 1의 S104에서, 희생 게이트 패턴의 양 측벽들 상에 게이트 측벽 스페이서들(48)을 형성한다. 측벽 스페이서들(48)은 하나 이상의 절연 재료 층, 예를 들어, SiO2, SiN, SiON, SiOCN, 또는 SiCN을 포함하고, 이들은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 공정에 의해 형성된다. 로우-k 유전체 재료는 측벽 스페이서들로서 사용될 수 있다. 측벽 스페이서들(48)은 포스트 이방성 에칭(post anisotropic etching)을 사용하든 사용하지 않든 간에 절연 재료의 블랭킷 층을 형성함으로써 형성된다. 일 실시예에서, 측벽 스페이서 층들은 SiN, SiON, SiOCN, 또는 SiCN과 같은 실리콘 질화물 기반 재료로 제조된다.
일부 실시예에서, 도 1의 S105에서, 게이트 측벽 스페이서들(48)의 이전 및/또는 이후에, 하나 이상의 이온 주입 동작을 수행하여, 핀 구조물의 소스/드레인 영역 내로 이온을 주입함으로써 저농도로 도핑된 드레인(lightly doped drain; LDD) 구조물을 형성한다.
그 후, 도 7에 도시된 바와 같이, 도 1의 S106에서, 핀 구조물들(20) 위에 핀 마스크 층(50)(핀 측벽)을 형성한다. 핀 마스크 층(50)은 SiN, SiON, SiOCN, 또는 SiCN과 같은 실리콘 질화물 기반 재료를 포함하는 유전체 재료로 제조된다. 일 실시예에서, SiN은 핀 마스크 층(50)으로서 사용된다. 핀 마스크 층(50)은 CVD, PVD, ALD, e-빔 증발, 또는 다른 적합한 공정에 의해 형성될 수 있다. 핀 마스크 층(50)의 두께는 일부 실시예에서 약 3 nm 내지 약 30 nm의 범위 내에 있다.
일부 실시예에서, 게이트 구조물을 위한 핀 마스크 층(50) 및 측벽 스페이서들(48)은 별도로 형성된다. 다른 실시예들에서, 동일한 블랭킷 층이 핀 마스크 층(50) 및 측벽 스페이서들(48)용으로 사용된다.
핀 마스크 층(50)을 형성한 후, 도 1의 S107에서, 건식 에칭 및/또는 습식 에칭 동작에 의해, 핀 구조물들(20)의 상부 부분을 리세싱하고, 격리 절연 층로부터 돌출되는 핀 구조물들의 측면들 및 상단 표면들 상에 배치된 핀 마스크 층(50)의 일부를 제거한다. 핀 구조물들(20)의 상부 부분은 도 8a 내지 도 8c에 도시된 바와 같이, 격리 절연 층(30)의 상부 표면 상의 핀 마스크 층(50)의 상부 표면과 동일하거나 그 아래의 레벨로 하방으로 리세싱(에칭)된다.
일부 실시예에서, 리세스(20)는 n 타입 FET 및 p 타입 FET를 위해 별도로 형성된다. 일부 실시예에서, n 타입 FET를 위한 리세스(20)(및 후속 에피택셜 층)가 먼저 형성되지만 p 타입 FET를 위한 영역은 커버 층(예컨대, 실리콘 질화물)에 의해 덮여 있고, 그 후 p 타입 FET를 위한 리세스(20)(및 후속 에피택셜 층)가 형성되지만 n 타입 FET를 위한 영역은 커버 층에 의해 덮여 있다(도 1의 S113 및 S114 참조).
일부 실시예에서, 리세싱된 핀 구조물(20)의 상단(리세스(25)의 하단)은, 게이트 연장 방향(X)에 따른 단면도들인 도 8b 및 도 8c에 도시된 바와 같이, W 형상 또는 물결 형상(총칭하여 디푸팅 형상(de-footing shape)으로 지칭될 수 있음)을 갖는다. W 형상에서, 리세스의 깊이는, Y 방향을 따라 한 에지에서 다른 에지로, 증가하며, 제 1 하단을 가지며, 감소하며, 로컬 피크를 가지며, 증가하며, 제 2 하단을 가지며, 그리고 감소한다. 일부 실시예에서, X 방향에 따른 리세스(22)의 단면은 또한 W 형상을 갖는다. 다른 실시예들에서, X 방향에 따른 리세스(22)의 단면은 둥근 모서리들을 갖는 U 형상을 갖는다.
도 8b 및 도 8c에 도시된 바와 같이, W 형상 리세스(25)는 두 개의 하단 (깊은) 부분들과 두 개의 하단 부분들 사이에 배치되고 두 개의 하단 부분들보다 얕은 깊이를 갖는 중앙 (얕은) 부분을 갖는다. 일부 실시예에서, 하단 부분들은 도 8c에 도시된 바와 같이, 게이트 측벽 스페이서(48)의 측면으로부터 인접한 희생 게이트 구조물을 향해 측방으로 측정된 거리 P1에 위치된다. 다른 실시예들에서, 리세스(25)의 하단은 동일하거나 상이한 깊이들을 갖는 물결 형상의 3 개 이상의 하단들을 갖는다. 일부 실시예에서, 거리(P1)는 약 5 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시예들에서는 약 7 nm 내지 약 8 nm의 범위 내에 있다. 일부 실시예에서, 2 개의 하단 부분들은 실질적으로 동일한 깊이(차이는 0.5 nm 미만)를 갖고, 다른 실시예들에서는 하단 부분 중 하나가 다른 하단 부분보다 더 깊다. 일부 실시예에서, 하단 부분들의 깊이(H2)는 약 45 nm 내지 약 65 nm의 범위 내에 있고, 다른 실시예들에서는 설계 및 공정 요구 사항들에 따라 약 50 nm 내지 약 60 nm의 범위 내에 있다. 일부 실시예에서, 중앙 부분(두 개의 하단 부분들 사이의 가장 얕은 부분)의 깊이(H1)는 깊이(H2)보다 작고, 약 50 nm 내지 약 70 nm의 범위 내에 있고, 다른 실시예들에서는 설계 및 공정 요구 사항들에 따라 약 55 nm 내지 약 65 nm의 범위 내에 있다. 일부 실시예에서, 비 H1/H2는 약 0.85 내지 약 0.95의 범위 내에 있다.
일부 실시예에서, 도 8b에 도시된 바와 같이, 리세스(25)는 측벽 스페이서(48) 아래의 핀 구조물의 일부를 측방으로 침투한다. 침투량(P2)은 측벽 스페이서(48) 두께의 약 10 % 내지 약 90 %의 범위 내에 있다. 다른 실시예들에서, 리세스는 더미 게이트 전극(44)의 일부 아래를 향해 측방으로 연장된다. 침투량(P2)은 측벽 스페이서(48) 두께의 약 10 % 내지 약 90 %의 범위 내에 있다. 침투량(P2)은, 요구되는 디바이스 성능에 따라 설정되는 게이트 전극에 대한 리세스(25)(후속적으로 형성되는 소스/드레인 에피택셜 층)의 근접성을 정의한다.
일부 실시예에서, 다른 게이트 구조물(40)이 핀 구조물(20) 위에 배치될 때, 하나의 게이트 구조물에서 다른 게이트 구조물까지의 핀 구조물(20)의 부분이 도 8b에 도시된 바와 같이 리세싱된다. 다른 실시예들에서, 리세스(25)의 일 단부(예컨대, 도 8b의 우측 단부)는 격리 절연 층(30)에 의해 정의된다. 따라서, 이 단부에서의 리세스의 치수는 자체 정렬 방식으로 정의된다. 일부 실시예에서, 소스/드레인 에피택셜 층의 에피택셜 성장을 도우게 될 언더컷 부분(undercut portion)이 형성된다.
도 19에 도시된 플라즈마 에칭 장치(1000)를 사용하는 비대칭 펄스 바이어스 에칭 동작(asymmetric pulsed-bias etching operation)을 사용함으로써 핀 구조물들(20)을 리세싱하여, W 형상의 하단을 형성한다. 도 9a 및 도 9b는 본 개시 내용의 실시예들에 따른 펄스 바이어스 에칭 동작들을 도시한 것이다. 일부 실시예에서, 기판(10)은 에칭 챔버의 웨이퍼 스테이지(1100) 상에 배치되고, 기판(10) 및/또는 웨이퍼 스테이지(1100)는, 예를 들어, DC 전압으로 바이어싱된다. RF 전력(트랜스포머 결합형 플라즈마(transformer coupled plasma; TCP) 전력)은 일부 실시예에서 에칭 챔버 위에 또는 주위에 배치된 코일인 대향 전극(counter electrode)(1200)에 인가된다.
플라즈마 에칭 동작 동안, DC 바이어스 전압은 웨이퍼 스테이지(1100)에 인가되고, RF 전력은 TCP 전극에 인가된다. TCP 플라즈마에서, 코일 전극(1200)은 플라즈마 에칭 챔버 위에 또는 주위에 배치되고, RF 전력은 코일 전극(1200)에 인가된다. 펄싱 바이어스 방법에서, 바이어스 전압은 도 9a에 도시된 바와 같은 펄스로서 인가되지만, RF 전압의 전력은 일정하다. 비대칭 펄싱 바이어스 방법에서, 바이어스 전압은 도 9b에 도시된 바와 같은 펄스로서 인가되지만, RF 전압의 전력이 또한 펄스들의 인가에 의해 변경된다. 도 9b에 도시된 바와 같이, 일부 실시예에서, 바이어스 전압이 하이(high)이거나 온(on)되면, RF 전압의 전력이 로우(low)(S1)이고, 바이어스 전압이 로우이거나 오프(off)되면, RF 전압의 전력은 하이(S2)이다. 비대칭 펄싱 바이어스 방법에서는, RF 전압(S2)과 바이어스 전압(V2) 사이의 큰 전위차로 인해, 펄싱 바이어스 방법에 비해, 수직 방향의 이동을 갖는 에너자이징된 종들(이온들)(energized species(ions))이 보다 많이 발생하는 반면, 패시베이션 효과는 적다. RF 전압과 바이어스 전압 사이의 전위차가 작은 경우(S1/V1 상황), 도 9a와 유사하게, 이온 종들은 수직 방향의 이동이 적고 에너지를 덜 가지며, RF 전압과 바이어스 사이의 전위차가 큰 경우(S2/V2 상황), 도 9b에 도시된 바와 같이, 이온 종들은 보다 많은 수직 방향 이동과 함께 보다 많은 에너지를 갖는다. 플라즈마 건식 에칭은 에칭 가스 및 에칭된 요소들로부터 생성된 부산물을 생성한다. 부산물들 중 일부는 휘발성이고 진공 펌핑에 의해 제거되며, 부산물들 중 일부는 구조물들을 에칭으로부터 보호하기 위한 패시베이션으로서 구조물들의 표면 상에 성막된다. 도 9b에 도시된 바와 같이 고에너지 이온 종들이 보다 많이 생성되면, 패시베이션 층의 성막이 억제되거나 성막된 패시베이션 층이 에칭된다. 펄스 바이어스 전압 및 펄스 RF 전압의 하나 이상의 파라미터를 제어함으로써, 부산물들의 성막 및 에칭을 제어하고 리세스(25)의 원하는 프로파일을 획득할 수 있다.
도 9c는 본 개시 내용의 실시예들에 따른 비대칭 펄싱 바이어스 플라즈마 에칭 동작들 및 결과적인 구조물들의 다양한 상황들을 도시한 것이다. 일부 실시예에서, DC 펄스 바이어스 전압(V1)의 하이 (또는 온(on)) 값은 약 200 V 내지 약 400 V의 범위 내에 있고, DC 펄스 바이어스 전압(V2)의 로우 값은 약 100 V 내지 150 V의 범위 내에 있다. V1이 너무 높으면, 마스크 층은 손상될 수 있다. 일부 실시예에서, DC 펄스 바이어스의 로우 값은 0 (오프)이다. 일부 실시예에서, RF 전압(S1)의 로우 전력 값은 약 300 W 내지 약 500 W의 범위 내에 있고, RF 전압(S2)의 하이 전력 값은 약 1000 W 내지 1500 W의 범위 내에 있다. 일부 실시예에서, 비대칭 펄스 바이어스 에칭의 하나의 사이클(단위 사이클)은 약 0.5 초 내지 약 20 초의 범위 내에 있고, 다른 실시예들에서는 약 5 초 내지 약 15 초의 범위 내에 있다. 일 실시예(상황 1)에서, RF 전력 펄스의 듀티 비(온(on)/하이(high)-대-오프(off)/로우(low) 비율)는 약 10 % 내지 약 30 %의 범위 내에 있고, 다른 실시예(상황 2)에서는 약 40 % 내지 60 %의 범위 내에 있으며, 그리고 다른 실시예(상황 3)에서는 약 70 % 내지 약 90 %의 범위 내에 있다. 듀티 비는 5 %, 10 %, 20 %, 30 %, 40 %, 50 %, 60 %, 70 %, 80 % 및 90 % 중 임의의 두 가지 값의 범위일 수 있다. 일부 실시예에서, 듀티 비는 에칭 동안 변화된다. 예를 들어, 듀티 비는 로우 값(예컨대, 5 % 내지 40 %)과 하이 값(예컨대, 70 % 내지 90 %)에서 반복적으로 변화된다. 일부 실시예에서, 바이어스 전압과 RF 전압의 듀티 비들은 동일하다. 다른 실시예들에서, 바이어스 전압과 RF 전압의 듀티 비들은 서로 상이하다. 일부 실시예에서, 바이어스 전압의 펄스는 RF 전압의 펄스와 동기적이다. 다른 실시예들에서, 바이어스 전압의 펄스들의 위상은 RF 전압의 펄스들의 위상으로부터 시프팅된다. 일부 실시예에서, 위상차는 펄스 바이어스 전압의 하나의 사이클의 약 10 % 내지 약 50 %이다. 위상차를 조절함으로써, 수직 모멘텀이 많은 이온 종들의 양을 조절할 수 있다. 일부 실시예에서, DC 바이어스 및/또는 RF 전력의 온/오프 또는 로우/하이의 주파수는 약 10 Hz 내지 약 1 kHz의 범위 내에 있고, 다른 실시예들에서는 약 100 Hz 내지 약 500 Hz의 범위 내에 있다. 일부 실시예에서, DC 바이어스 전압의 주파수는 펄스 RF 전압의 주파수와 같고, 다른 실시예들에서는 DC 바이어스 전압의 주파수는 펄스 RF 전압의 주파수와 상이하다. 일부 실시예에서, 비대칭 펄스 바이어스 에칭 동안의 압력은 약 1 mTorr 내지 약 100 mTorr의 범위 내에 있고, 다른 실시예들에서는 약 10 mTorr 내지 약 50 mTorr의 범위 내에 있다.
일부 실시예에서, 비대칭 펄스 바이어스 에칭은 에칭 및 성막 동작들의 반복이다. "온" 기간 동안 핀 구조물들은 에칭되고, "오프" 기간 동안 부산물의 성막 레이트는 에칭 레이트보다 높다. 도 9b 및 도 9c에 도시된 바와 같이, 듀티 비가 증가하면, 수직 이온들(소각 이온들(low angle ions))의 수는 증가한다.
일부 실시예에서, 에칭 가스는 HBr과 같은 할로겐 함유 가스를 포함한다. 일부 실시예에서, HBr은 He 및/또는 Ar과 같은 불활성 가스로 희석된다. 일부 실시예에서, 희석 가스에 대한 HBr의 유동 비(flow ratio)는 약 0.3 내지 약 0.7의 범위 내에 있고, 다른 실시예들에서 유동 비는 약 0.4 내지 약 0.6의 범위 내에 있다.
일부 실시예에서, 에칭 상황들, 예를 들어, 오버 에칭 시간을 조정함으로써, 핀 마스크 층(50)은 격리 절연 층(30)의 상부 표면 상에서 유지된다. 일부 실시예에서, 유지되는 핀 마스크 층(50)의 두께는 약 2 nm 내지 약 10 nm의 범위 내에 있다.
일부 실시예에서, 반도체 디바이스는 메모리 구역(예컨대, 정적 랜덤 액세스 메모리(static random access memory; SRAM)) 및 로직 회로 구역을 포함한다. 일반적으로, 메모리 구역의 패턴 밀도는 로직 회로 구역의 패턴 밀도보다 높다. 패턴 밀도들이 구역마다 다를 경우, 플라즈마 건식 에칭에서의 마이크로 로딩 효과(micro-loading effect)는 조밀한 구역들(dense areas)과 거친 구역들(coarse areas)의 동시 에칭을 방지하므로, 두 번 이상의 에칭 동작들(이들은 또한 하나 이상의 리소그래피 동작을 필요로 함)이 필요하다. 위에서 설명한 비대칭 펄스 바이어스 에칭 동작은 마이크로 로딩 효과의 영향을 감소시킬 수 있으며, 따라서 조밀한 구역들과 거친 구역들을 동시에 건식 에칭할 수 있다.
일부 실시예에서, 도 1의 S108에서, 세정 동작을 수행한다. 일부 실시예에서, 세정 동작은 에칭 동작의 부산물을 제거하기 위해 가열된 산 용액(H2SO4 및 H2O2의 혼합물)을 사용하는 습식 세정을 포함한다.
그 후, 도 1의 S109에서, 도 10a 및 도 10b에 도시된 바와 같이, n 타입 FET를 위한 에피택셜 소스/드레인 구조물(60)을 리세싱된 핀 구조물들(20) 위에 형성한다. 에피택셜 소스/드레인 구조물(60)은 핀 구조물들(20)(채널 영역들)과 상이한 격자 상수를 갖는 하나 이상의 반도체 재료 층으로 제조된다. 핀 구조물들이 Si로 제조될 경우, 에피택셜 소스/드레인 구조물(60)은 n 채널 Fin FET를 위한 SiP, SiC, 또는 SiCP를 포함한다. 에피택셜 소스/드레인 구조물(60)은 리세싱된 핀 구조물들의 상부 부분들 위에 에피택셜로 형성된다.
소스/드레인 에피택셜 층(60)은, SiH4, Si2H6 또는 SiCl2H2와 같은 Si 함유 가스; CH4 또는 C2H6와 같은 C 함유 가스; 및/또는 PH3와 같은 도펀트 가스를 사용하여, 약 80 내지 150 Torr의 압력 하에서 약 600 내지 800 ℃의 온도에서 성장될 수 있다. 전술한 바와 같이, n 채널 FET를 위한 소스/드레인 구조물과 p 채널 FET를 위한 소스/드레인 구조물은 별도의 에피택셜 공정들에 의해 형성될 수 있다.
핀 구조물들과 리세싱된 핀 구조물들(20) 사이의 격리 절연 층의 상부 표면 상에서 유지되는 핀 구조물들과 핀 마스크 층(50) 사이의 상대적으로 작은 공간으로 인해, 제 1 핀 구조물들(20) 각각 위에 형성된 인접한 에피택셜 소스/드레인 구조물들이 병합되고, 그에 따라 도 10a에 도시된 바와 같이, 격리 절연 층(30)의 상부 표면 상에서 병합된 제 2 에피택셜 소스/드레인 구조물(60) 및 핀 마스크 층(50)에 의해 보이드 또는 갭(에어 갭)(65)이 형성된다.
특히, 격리 절연 층(30) 상부 표면 상에서의 핀 마스크 층(50)으로 인해, 보이드(65)의 높이(H3)는 격리 절연 층(30)의 상부 표면 상에 핀 마스크 층(50)이 유지되지 않는 경우보다 더 크다. 일부 실시예에서, 보이드의 높이(H2)는 핀 마스크 층(50)의 상부 표면으로부터 측정된 약 10 nm 내지 약 30 nm의 범위 내에 있고, 다른 실시예들에서는 약 15 nm 내지 약 25 nm의 범위 내에 있다. 또한, 유지되는 핀 마스크 층(50)으로 인해, 핀 에칭 동안 격리 절연 층(30)이 보호된다.
n 타입 FET를 위한 에피택셜 층이 형성된 후, 일부 실시예에서, 도 1의 S110에서 핀 측벽을 제거한다. 일부 실시예에서, p 타입 영역을 덮는 커버 층은 또한 도 1의 S110에서 제거되고, 이어서 도 1의 S111에서 세정 동작이 후속된다.
그 후, S106의 동작과 유사하게, 도 1의 S112에서, p 타입 FET를 위한 핀 측벽이 형성되고, 그 후 도 1의 S113에서, p 타입 FET를 위한 핀 구조물의 소스/드레인 영역에 리세스가 형성된다. p 타입 FET를 위한 리세스를 제조하는 공정은 n 타입 FET를 위한 리세스(22)를 제조하는 공정과 동일하거나 유사하다. 도 1의 S114에서, S108의 것과 유사한 세정 동작이 수행된다.
그 후, 도 1의 S115에서, p 타입 FET를 위한 에피택셜 소스/드레인 구조물을 리세싱된 핀 구조물들(20) 위에 형성한다. 에피택셜 소스/드레인 구조물은 핀 구조물들(20)(채널 영역들)과 상이한 격자 상수를 갖는 하나 이상의 반도체 재료 층으로 제조된다. 핀 구조물들이 Si로 제조될 경우, 에피택셜 소스/드레인 구조물은 p 채널 Fin FET를 위한 SiGe 또는 Ge를 포함한다. 에피택셜 소스/드레인 구조물은 리세싱된 핀 구조물들의 상부 부분들 위에 에피택셜로 형성된다. 소스/드레인 에피택셜 층은, SiH4, Si2H6 또는 SiCl2H2와 같은 Si 함유 가스; 및 GeH4, Ge2H6 또는 GeCl2H2와 같은 Ge 함유 가스를 사용하여, 약 80 내지 150 Torr의 압력 하에서 약 600 내지 800 ℃의 온도에서 성장될 수 있다. 일부 실시예에서, 소스/드레인 에피택셜 층은 붕소를 더 포함한다. 도 10a 내지 도 10d 및 도 11 내지 도 18에 도시된 구조물들은 p 타입 FET에 적용될 수 있다.
도 10c 및 도 10d는 본 개시 내용의 실시예들에 따른 다양한 플라즈마 에칭 동작 상황들에 의해 형성된 리세스들 위에 성장된 에피택셜 층들의 단면도들을 도시한 것이다. 일부 실시예에서, 소스/드레인 에피택셜 층(60)이 W 형상의 리세스 위에 형성될 경우, 에피택셜 층(60)은 리세스가 V 형상 또는 U 형상을 갖는 경우들에 비해 더 큰 볼륨을 가질 수 있다. 도 10c에서, 높이들(G1 및 G2)은 도 8b 및 도 8c에 도시된 깊이들(H1 및 H2)에 대응한다. 높이(C1)는 핀 구조물(20)의 상부 표면(핀 구조물과 희생 게이트 유전체 층 사이의 계면)으로부터 측정된 에피택셜 층(60)의 상단의 높이이다. 일부 실시예에서, 중앙 부분의 높이(G1)는 약 50 nm 내지 약 70 nm의 범위 내에 있고, 다른 실시예들에서는 설계 및 공정 요구 사항들에 따라 약 55 nm 내지 약 65 nm의 범위 내에 있다. 일부 실시예에서, 깊은 하단 부분들의 높이(G2)는 약 50 nm 내지 약 70 nm의 범위 내에 있고, 다른 실시예들에서는 설계 및 공정 요구 사항들에 따라 약 55 nm 내지 약 65 nm의 범위 내에 있다. 일부 실시예에서, 비 G1/G2는 약 0.9 내지 약 1.05의 범위 내에 있고, 다른 실시예들에서는 약 0.92 내지 약 1.01의 범위 내에 있다. 일부 실시예에서, 높이(C1)는 약 0.2 nm 내지 약 7 nm의 범위 내에 있고, 다른 실시예들에서는 약 0.3 nm 내지 약 5 nm의 범위 내에 있다.
일부 실시예에서, 도 1의 S106에서, 에피택셜 소스/드레인 구조물(60)을 형성한 후, 도 11에 도시된 바와 같이, 실리사이드 층(70)을 일부 실시예에서 에피택셜 소스/드레인 구조물(60) 위에 형성한다. Ni, Ti, Ta, 및/또는 W와 같은 금속 재료를 에피택셜 소스/드레인 구조물(60) 위에 형성하고, 어닐링 동작을 수행하여 실리사이드 층(70)을 형성한다. 다른 실시예들에서, NiSi, TiSi, TaSi, 및/또는 WSi와 같은 실리사이드 재료를 에피택셜 소스/드레인 구조물(60) 위에 형성하고 어닐링 동작을 수행할 수 있다. 어닐링 동작은 약 250 ℃ 내지 약 850 ℃의 온도에서 수행된다. 금속 재료 또는 실리사이드 재료는 CVD 또는 ALD에 의해 형성된다. 일부 실시예에서, 실리사이드 층(70)의 두께는 약 4 nm 내지 약 10 nm의 범위 내에 있다. 어닐링 동작 전후에, 격리 절연 층(30) 위에 형성된 금속 재료 또는 실리사이드 재료는 선택적으로 제거된다.
그 후, 도 1의 S117에서, 도 12에 도시된 바와 같이, 컨택트 에칭 정지 층으로서 기능하는 절연 층(80)을 금속 게이트 구조물 및 소스/드레인 구조물들(60) 위에 형성하고, 그 후 층간 유전체 층(85)을 형성한다. 절연 층(80)은 하나 이상의 절연 재료 층이다. 일 실시예에서, 절연 층(80)은 CVD에 의해 형성된 실리콘 질화물로 제조된다. 층간 유전체 층(85)을 위한 재료들은 실리콘 산화물, SiCOH 및 SiOC와 같은 Si, O, C, 및/또는 H를 포함하는 화합물들을 포함한다. 폴리머들과 같은 유기 재료들은 층간 유전체 층(85) 용으로 사용될 수 있다.
그 후, 도 1의 S118에서, 게이트 대체 기술을 사용하여 금속 게이트 구조물을 형성한다. 층간 유전체 층(85)을 형성한 후, CMP 동작을 수행하여 더미 게이트 전극(44)을 노출시킨다. 그 후 더미 게이트 구조물들(더미 게이트 전극(44) 및 더미 게이트 유전체 층(42))이 제거되고 금속 게이트 구조물들(금속 게이트 전극 및 게이트 유전체 층)로 대체된다. 도 13은 게이트 구조물을 절단한 단면도를 도시한 것이다.
더미 게이트 전극(44) 및 더미 게이트 유전체 층(42)을 각각 적절한 에칭 공정들에 의해 제거하여 게이트 개구부를 형성한다. 게이트 유전체 층(102) 및 금속 게이트 전극(104)을 포함하는 금속 게이트 구조물들은 게이트 개구부들 내에 형성된다.
일부 실시예에서, 게이트 유전체 층(102)은 핀 구조물들(20)의 채널 층 위에 배치된 계면 층(도시되지 않음) 위에 형성된다. 계면 층은 일부 실시예에서 0.2 nm 내지 1.5 nm의 두께를 갖는 실리콘 산화물 또는 게르마늄 산화물을 포함할 수 있다. 일부 실시예에서, 계면 층의 두께는 약 0.5 nm 내지 약 1.0 nm의 범위 내에 있다.
게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합들과 같은 유전체 재료들의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-A2O3) 합금, 다른 적합한 하이-k 유전체 재료들, 및/또는 이들의 조합들을 포함한다. 게이트 유전체 층은, 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD (HDPCVD), 또는 다른 적합한 방법들, 및/또는 이들의 조합들에 의해 형성된다. 일부 실시예에서, 게이트 유전체 층의 두께는 약 1 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시예들에서는 약 2 nm 내지 약 7 nm의 범위 내에 있을 수 있다.
금속 게이트 전극(104)은 게이트 유전체 층 위에 형성된다. 금속 게이트 전극(104)은 알루미늄, 구리, 티타늄, 탄탈륨, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금들, 다른 적합한 재료들, 및/또는 이들의 조합들와 같은 임의의 적합한 금속 재료의 하나 이상의 층을 포함한다.
본 개시 내용의 특정 실시예들에서, 하나 이상의 일함수 조정 층들(도시되지 않음)이 게이트 유전체 층과 금속 게이트 전극 사이에 개재된다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료들의 둘 이상의 다중 층과 같은 도전성 재료로 제조된다. n 채널 Fin FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, 및 TaSi 중 하나 이상은 일함수 조정 층으로서 사용되며, p 채널 Fin FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, 및 Co 중 하나 이상은 일함수 조정 층으로서 사용된다.
금속 게이트 구조물들에 적합한 재료들을 성막한 후, CMP와 같은 평탄화 동작들을 수행한다.
금속 게이트 구조물을 형성한 후, 금속 게이트 구조물 및 층간 유전체 층(85) 위에 하나 이상의 층간 유전체 층을 형성한다. 층간 유전체 층들은 총칭하여 도 14에 도시된 바와 같은 층간 유전체 층(86)으로 지칭된다.
도 1의 S110에서, 리소그래피를 포함하는 패터닝 동작을 사용함으로써, 층간 유전체 층(86) 및 절연 층(80) 내에 컨택트 홀(90)을 형성하여, 도 14에 도시된 바와 같이, 실리사이드 층(70)과 함께 에피택셜 소스 및 드레인 구조물들(60)을 노출시킨다.
그 후, 컨택트 홀을 도전성 재료로 충전하여, 도 15에 도시된 바와 같은 컨택트 플러그(100)를 형성한다. 컨택트 플러그(100)는 Co, W, Ti, Ta, Cu, Al 및/또는 Ni 및/또는 이들의 질화물과 같은 임의의 적합한 금속의 단일 층 또는 다중 층들을 포함할 수 있다.
컨택트 플러그를 형성한 후, 추가 CMOS 공정들을 수행하여, 추가적인 층간 유전체 층, 컨택트들/비아들, 인터커넥트 금속 층들, 및 패시베이션 층들 등과 같은 다양한 피처들을 형성한다.
일부 실시예에서, 실리사이드 층(70)은 컨택트 홀(90)이 개방된 후에 형성된다. 그러한 경우, 도 8a 및 도 8b에 도시된 바와 같이 에피택셜 소스/드레인 구조물(60)을 형성한 후, 실리사이드 층을 형성하지 않고, 금속 게이트 구조물들, 절연 층(80)(컨택트 에칭 정지 층) 및 층간 절연 층(86)을 형성한다. 그 후, 절연 층(80)과 층간 유전체 층(86) 내에 컨택트 홀을 형성하여, 에피택셜 소스/드레인 구조물(60)의 상부 표면을 노출시킨 다음, 에피택셜 소스/드레인 구조물(60)의 상부 표면 상에 실리사이드 층을 형성한다. 실리사이드 층을 형성한 후, 컨택트 홀 내에 도전성 재료를 형성하여, 컨택트 플러그를 형성한다.
도 16 및 도 17은 본 개시 내용의 다른 실시예에 따른 Fin FET 디바이스를 제조하기 위한 다양한 스테이지들의 예시적인 단면도들을 도시한 것이다. 전술한 실시예들에서 설명된 것들과 동일하거나 유사한 재료들, 구성들, 치수들, 공정들, 및/또는 동작들이 이하의 실시예들에서 이용될 수 있고 그 상세한 설명은 생략될 수 있다.
도 8a 및 도 8b와 관련하여 기술된 핀 마스크 층(50) 및 핀 구조물들(20)의 리세스 에칭 동안, 핀 구조물들(20)의 측벽 상에 배치된 핀 마스크 층(50)의 일부 하부 부분들은 에칭되지 않고 유지되어, 도 16에 도시된 바와 같은, 슬리브와 같은 부분들(55)을 형성한다. 일부 실시예에서, 슬리브와 같은 부분들(55)의 높이(H4)는 약 1 nm 내지 약 10 nm의 범위 내에 있다.
그 후, 도 8a와 유사하게, 에피택셜 소스/드레인 구조물(60)을 형성하여, 도 16에 도시된 바와 같은 보이드(65')를 형성한다. 슬리브와 같은 부분들(55)로 인해, 이 실시예에서 보이드(65')의 높이(H4)는 도 10a의 높이(H3)보다 크다. 일부 실시예에서, 높이(H4)는 약 20 nm 내지 약 35 nm의 범위 내에 있다.
본 개시 내용에서, 소스/드레인 에피택셜 층과 격리 절연 층(STI) 사이에 보이드가 형성되기 때문에, 소스/드레인 구조물에서 기생 캐패시턴스를 감소시킬 수 있다. 또한, 핀 마스크 층(예컨대, SiN)이 격리 절연 층의 상부 표면 상에 유지되게 함으로써, 보이드의 높이(치수)를 더 높일 수 있다.
도 18은 본 개시 내용의 일 실시예에 따른 반도체 디바이스의 단면도를 도시한 것이다. 전술한 실시예들에서 설명된 것들과 동일하거나 유사한 재료들, 구성들, 치수들, 공정들, 및/또는 동작들이 이하의 실시예들에서 이용될 수 있고 그 상세한 설명은 생략될 수 있다.
도 18에 도시된 바와 같이, 복수의 핀 구조물들(20), 예를 들어, 5 내지 20(예컨대, 9) 개의 핀 구조물들(20)이 기판(10) 위에 배치되고, 병합된 소스/드레인 에피택셜 구조물(60)이 핀 구조물들 위에 형성된다. 도 18에서, 에칭 정지 층이 생략되어 있다. 전술한 바와 같이, 소스/드레인 에피택셜 층(60)은 리세싱된 핀 구조물들의 둥근 모서리 형상으로부터 성장된다. 둥근 모서리 형상은, 소스/드레인 에피택셜 층들이 병합되어 병합된 에피택셜 구조물을 형성할 가능성이 매우 높은 방식으로, 소스/드레인 에피택셜 층의 성장에 영향을 미치게 된다. 일부 실시예에서, 병합된 에피택셜 층의 상부 표면은 평탄하지 않는 표면을 가지며, 병합된 에피택셜 층의 상부 표면의 X 방향으로의 피크 대 밸리 값(peak-to-valley value)은 약 5 nm 내지 약 20 nm의 범위 내에 있고, 다른 실시예들에서는 약 7 nm 내지 약 15 nm의 범위 내에 있다. 피크 대 밸리 값은 좌측으로부터의 제 2 핀 구조물 위의 부분과 우측으로부터의 제 2 핀 구조물 위의 부분 사이에서 측정된다.
일부 실시예에서, 도 18에 도시된 바와 같이, 병합된 소스/드레인 에피택셜 층(60)은 컨택트 플러그(100A) 및 금속 배선(110A)을 통해 회로 요소에 전기적으로 연결되고, 그리고 컨택트 플러그(100B) 및 금속 배선(110B)을 통해 다른 회로 요소에 전기적으로 연결된다. 그러한 경우에, 일부 실시예에서, 2 개 이상의 게이트 전극들은 복수의 핀 구조물들 위에 배치된다.
본 개시 내용의 실시예들에서, 비대칭 펄스 바이어스 에칭을 사용하여 W 형상의 리세스를 형성함으로써, 소스/드레인 에피택셜 층의 속성들을 향상시킬 수 있다. 비대칭 펄스 바이어스 에칭은 리세스의 형상들을 제어하고, 이는 다시 소스/드레인 에피택셜 층의 형상(예컨대, 하단 프로파일)을 제어한다. 에피택셜 층 볼륨 및 토포그래피(topography)를 최적화하여, 에피택셜 층과 소스/드레인 컨택트(예컨대, TiN 장벽 층) 사이의 컨택트 구역을 더욱 향상시킴으로써 디바이스 이동성을 제어한다.
모든 이점들이 본원에 반드시 논의되는 것은 아니며, 모든 실시예들 또는 예들에 대해 특정 이점이 요구되는 것은 아니며, 그리고 다른 실시예들 또는 예들이 상이한 이점들을 제공할 수 있다는 것이 이해될 것이다.
본 개시 내용의 일 양태에 따르면, Fin FET를 포함하는 반도체 디바이스를 제조하는 방법에서, 기판 위에 핀 구조물을 형성한다. 핀 구조물은 평면도에서 제 1 방향으로 연장된다. 핀 구조물의 하부 부분이 격리 절연 층 내에 매립되고 핀 구조물의 상부 부분이 격리 절연 층으로부터 노출되도록 기판 위에 격리 절연 층이 형성된다. 핀 구조물의 일부 위에 게이트 구조물을 형성하고, 게이트 구조물은 평면도에서 제 1 방향과 교차하는 제 2 방향으로 연장된다. 격리 절연 층으로부터 돌출되고 게이트 구조물에 의해 덮여 있지 않는 핀 구조물의 측벽들 상에 그리고 격리 절연 층의 상부 표면 상에 핀 마스크 층을 형성한다. 플라즈마 에칭 공정에 의해, 핀 구조물의 소스/드레인 영역을 리세싱하여 리세스를 형성한다. 핀 구조물 내의 리세스 위에 에피택셜 소스/드레인 구조물을 형성한다. 플라즈마 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스 전압이 하이인 경우, 펄스 전력은 로우이다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스 및 펄스 전력은 70 % 내지 90 %의 범위의 듀티 비를 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스는 300 V 내지 500 V의 범위의 하이 전압 및 100 V 내지 150V의 범위의 로우 전압을 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, RF 전압은 1000 W 내지 1500 W의 범위의 하이 입력 전력 및 300 W 내지 500 W의 범위의 로우 입력 전력을 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 플라즈마 공정은 HBr 및 He 가스들을 공급하는 것을 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, HBr 가스와 He 가스의 유동 비는 0.3 내지 0.7의 범위 내에 있다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 플라즈마 공정은 1 mTorr 내지 100 mTorr의 범위 내의 압력 하에서 수행된다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 리세스의 하단은 W 형상 또는 물결 형상을 갖는다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스 및 펄스 전력의 하나의 사이클은 0.5 초 내지 20 초의 범위 내에 있다.
본 개시 내용의 다른 양태에 따르면, Fin FET를 포함하는 반도체 디바이스를 제조하는 방법에서, 기판 위에 복수의 핀 구조물들을 형성한다. 복수의 핀 구조물들은 제 1 방향으로 연장되고, 평면도에서 제 1 방향과 교차하는 제 2 방향으로 배열된다. 복수의 핀 구조물들의 하부 부분들이 격리 절연 층 내에 매립되고 복수의 핀 구조물들의 상부 부분들이 격리 절연 층으로부터 노출되도록 기판 위에 격리 절연 층을 형성한다. 격리 절연 층으로부터 돌출되는 복수의 핀 구조물들의 소스/드레인 영역들의 측벽들 상에 핀 마스크 층을 형성한다. 복수의 핀 구조물들의 소스/드레인 영역들을 리세싱하여 리세스를 형성한다. 핀 구조물들의 리세스 각각 위에 에피택셜 소스/드레인 구조물을 형성하여 병합된 소스/드레인 에피택셜 층을 형성한다. 소스/드레인 영역들을 리세싱함에 있어서, 에칭 및 성막 공정들을 조합하는 플라즈마 공정이 사용되며, 플라즈마 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 리세스들의 깊이들은 50 nm 내지 70 nm의 범위 내에 있다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 깊이들은 균일하지 않다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 최대 깊이와 최소 깊이 사이의 차이는 0.5 nm 내지 5 nm의 범위 내에 있다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 리세스의 하단은 W 형상을 갖는다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 소스/드레인 에피택셜 층에 연결된 복수의 핀 구조물들의 수는 5 내지 20 개이다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스 전압이 하이인 경우, 펄스 전력은 로우이다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스 및 펄스 전력은 70 % 내지 90 %의 범위의 듀티 비를 포함한다. 전술한 그리고 이하의 실시예들 중 하나 이상에서, 펄스 바이어스는 300 V 내지 500 V의 범위의 하이 전압 및 100 V 내지 150 V의 범위의 로우 전압을 포함하고, RF 전압은 1000 W 내지 1500 W의 범위 내의 하이 입력 전력 및 300 W 내지 500 W의 범위 내의 로우 입력 전력을 포함한다.
본 개시 내용의 또 다른 양태에 따르면, 반도체 디바이스는 기판 위에 배치된 격리 절연 층, 기판 위에 배치되고, 평면도에서 제 1 방향으로 연장되는 복수의 핀 구조물들, 복수의 핀 구조물들의 부분들 위에 배치되고, 제 1 방향과 교차하는 제 2 방향으로 연장되는 게이트 구조물, 소스/드레인 에피택셜 층, 및 격리 절연 층의 상부 표면 상에 배치된 유전체 층을 포함한다. 게이트 구조물로 덮여 있지 않은 복수의 핀 구조물들은 격리 절연 층의 상부 표면 아래에 리세싱되고, 소스/드레인 에피택셜 층은 리세싱된 핀 구조물들 위에 형성되며, 그리고 소스/드레인 에피택셜 층과 리세싱된 핀 구조물들 각각 사이의 계면들 각각은 W 형상을 갖는다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들 또는 예들의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들 또는 예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
1. 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 핀 구조물을 형성하는 단계 ― 상기 핀 구조물은 제 1 방향으로 연장됨 ―;
상기 핀 구조물의 하부 부분은 격리 절연 층 내에 매립되고 상기 핀 구조물의 상부 부분은 상기 격리 절연 층으로부터 노출되도록 상기 기판 위에 격리 절연 층을 형성하는 단계;
상기 핀 구조물의 일부 위에 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물은 평면도에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장됨 ―;
플라즈마 에칭 공정에 의해, 상기 핀 구조물의 소스/드레인 영역을 리세싱하여 리세스를 형성하는 단계; 및
상기 핀 구조물 내의 리세스 위에 에피택셜 소스/드레인 구조물을 형성하는 단계를 포함하고,
상기 플라즈마 에칭 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
2. 제1항에 있어서,
상기 펄스 바이어스 전압이 하이(high)인 경우, 상기 펄스 전력은 로우(low)인 것인, 반도체 디바이스를 제조하는 방법.
3. 제1항에 있어서,
상기 펄스 바이어스 전압 및 상기 펄스 전력 각각의 듀티 비는 70 % 내지 90 %의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
4. 제1항에 있어서,
상기 펄스 바이어스 전압은 200 V 내지 400 V의 범위의 하이 전압 및 100 V 내지 150V의 범위의 로우 전압을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
5. 제1항에 있어서,
상기 RF 전압은 1000 W 내지 1500 W의 범위의 하이 입력 전력 및 300 W 내지 500 W의 범위의 로우 입력 전력을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
6. 제1항에 있어서,
상기 플라즈마 에칭 공정은 HBr 가스 및 하나 이상의 희가스(noble gases)를 공급하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
7. 제6항에 있어서,
상기 HBr 가스와 하나 이상의 희가스의 유동 비는 0.3 내지 0.7의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
8. 제1항에 있어서,
상기 플라즈마 에칭 공정은 1 mTorr 내지 100 mTorr의 범위 내의 압력 하에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
9. 제1항에 있어서,
상기 리세스의 하단은 W 형상 또는 물결 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
10. 제1항에 있어서,
하나의 하이 값 시간 및 하나의 로우 값 시간을 갖는 상기 펄스 바이어스 전압 및 상기 펄스 전력의 하나의 사이클은 0.5 초 내지 20 초의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
11. 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 복수의 핀 구조물들을 형성하는 단계 ― 상기 복수의 핀 구조물들은 제 1 방향으로 연장되고, 상기 제 1 방향과 교차하는 제 2 방향으로 배열됨 ―;
상기 복수의 핀 구조물들의 하부 부분들은 상기 격리 절연 층 내에 매립되고 상기 복수의 핀 구조물들의 상부 부분들은 상기 격리 절연 층으로부터 노출되도록 상기 기판 위에 격리 절연 층을 형성하는 단계;
상기 복수의 핀 구조물들의 소스/드레인 영역들을 리세싱하여 리세스들을 형성하는 단계; 및
상기 핀 구조물들의 리세스들 각각 위에 에피택셜 소스/드레인 구조물을 형성하여 병합된 소스/드레인 에피택셜 층을 형성하는 단계를 포함하며,
상기 소스/드레인 영역들을 리세싱함에 있어서, 에칭 및 성막 공정을 조합하는 플라즈마 공정이 사용되며,
상기 리세스들 각각의 하단은 W 형상 또는 물결 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
12. 제11항에 있어서,
상기 하단은 두 개의 깊은 부분들과 상기 두 개의 깊은 부분들 사이에 배치된 하나의 얕은 부분을 갖는 W 형상을 가지며, 상기 얕은 부분은 상기 깊은 부분들보다 작은 깊이를 갖는 것인, 반도체 디바이스를 제조하는 방법.
13. 제12항에 있어서,
상기 깊은 부분들 중 더 깊은 부분의 깊이와 상기 얕은 부분의 깊이의 차이는 0.5 nm 내지 5 nm의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
14. 제11항에 있어서,
상기 플라즈마 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
15. 제14항에 있어서,
상기 펄스 바이어스 전압이 하이인 경우, 상기 펄스 전력은 로우인 것인, 반도체 디바이스를 제조하는 방법.
16. 제15항에 있어서,
상기 펄스 바이어스 전압 및 상기 펄스 전력 각각의 듀티 비는 70 % 내지 90 %의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
17. 제16항에 있어서,
상기 펄스 바이어스 전압의 듀티 비 및 상기 펄스 전력의 듀티 비 중 적어도 하나는 상기 소스/드레인 영역들을 리세싱하는 동안 변화되는 것인, 반도체 디바이스를 제조하는 방법.
18. 제14항에 있어서,
상기 펄스 바이어스 전압은 200 V 내지 400 V의 범위의 하이 전압 및 100 V 내지 150V의 범위의 로우 전압을 포함하며,
상기 RF 전압은 1000 W 내지 1500 W의 범위의 하이 입력 전력 및 300 W 내지 500 W의 범위의 로우 입력 전력을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
19. 제14항에 있어서,
상기 펄스 바이어스 전압의 펄스는 상기 RF 전압의 펄스와 동기적인 것인, 반도체 디바이스를 제조하는 방법.
20. 반도체 디바이스에 있어서,
기판 위에 배치된 격리 절연 층;
상기 기판 위에 배치되고, 평면도에서 제 1 방향으로 연장되는 핀 구조물;
상기 핀 구조물의 일부 위에 배치된 게이트 구조물;
상기 핀 구조물의 소스/드레인 영역 위의 소스/드레인 에피택셜 층; 및
상기 격리 절연 층의 상부 표면 상에 배치된 유전체 층을 포함하고,
상기 소스/드레인 에피택셜 층과 상기 핀 구조물의 소스/드레인 영역 사이의 계면은 W 형상을 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 핀 구조물을 형성하는 단계 ― 상기 핀 구조물은 제 1 방향으로 연장됨 ―;
    상기 핀 구조물의 하부 부분은 격리 절연 층 내에 매립되고 상기 핀 구조물의 상부 부분은 상기 격리 절연 층으로부터 노출되도록 상기 기판 위에 격리 절연 층을 형성하는 단계;
    상기 핀 구조물의 일부 위에 게이트 구조물을 형성하는 단계 ― 상기 게이트 구조물은 평면도에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장됨 ―;
    플라즈마 에칭 공정에 의해, 상기 핀 구조물의 소스/드레인 영역을 리세싱하여 리세스를 형성하는 단계; 및
    상기 핀 구조물 내의 리세스 위에 에피택셜 소스/드레인 구조물을 형성하는 단계를 포함하고,
    상기 플라즈마 에칭 공정은 펄스 전력으로 펄스 바이어스 전압 및 RF 전압을 인가하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 펄스 바이어스 전압 및 상기 펄스 전력 각각의 듀티 비는 70 % 내지 90 %의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 펄스 바이어스 전압은 200 V 내지 400 V의 범위의 하이(high) 전압 및 100 V 내지 150V의 범위의 로우(low) 전압을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 RF 전압은 1000 W 내지 1500 W의 범위의 하이 입력 전력 및 300 W 내지 500 W의 범위의 로우 입력 전력을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 플라즈마 에칭 공정은 HBr 가스 및 하나 이상의 희가스(noble gases)를 공급하는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 플라즈마 에칭 공정은 1 mTorr 내지 100 mTorr의 범위 내의 압력 하에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 리세스의 하단은 W 형상 또는 물결 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    하나의 하이 값 시간 및 하나의 로우 값 시간을 갖는 상기 펄스 바이어스 전압 및 상기 펄스 전력의 하나의 사이클은 0.5 초 내지 20 초의 범위 내에 있는 것인, 반도체 디바이스를 제조하는 방법.
  9. 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 복수의 핀 구조물들을 형성하는 단계 ― 상기 복수의 핀 구조물들은 제 1 방향으로 연장되고, 상기 제 1 방향과 교차하는 제 2 방향으로 배열됨 ―;
    상기 복수의 핀 구조물들의 하부 부분들은 상기 격리 절연 층 내에 매립되고 상기 복수의 핀 구조물들의 상부 부분들은 상기 격리 절연 층으로부터 노출되도록 상기 기판 위에 격리 절연 층을 형성하는 단계;
    상기 복수의 핀 구조물들의 소스/드레인 영역들을 리세싱하여 리세스들을 형성하는 단계; 및
    상기 핀 구조물들의 리세스들 각각 위에 에피택셜 소스/드레인 구조물을 형성하여 병합된 소스/드레인 에피택셜 층을 형성하는 단계를 포함하며,
    상기 소스/드레인 영역들을 리세싱함에 있어서, 에칭 및 성막 공정을 조합하는 플라즈마 공정이 사용되며,
    상기 리세스들 각각의 하단은 W 형상 또는 물결 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 격리 절연 층;
    상기 기판 위에 배치되고, 평면도에서 제 1 방향으로 연장되는 핀 구조물;
    상기 핀 구조물의 일부 위에 배치된 게이트 구조물;
    상기 핀 구조물의 소스/드레인 영역 위의 소스/드레인 에피택셜 층; 및
    상기 격리 절연 층의 상부 표면 상에 배치된 유전체 층을 포함하고,
    상기 소스/드레인 에피택셜 층과 상기 핀 구조물의 소스/드레인 영역 사이의 계면은 W 형상을 갖는 것인, 반도체 디바이스.
KR1020210009667A 2020-01-30 2021-01-22 반도체 디바이스 제조 방법 및 반도체 디바이스 KR102459062B1 (ko)

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