KR20210093880A

KR20210093880A - 광 투과 영역을 포함하는 광전자 디바이스

Info

Publication number: KR20210093880A
Application number: KR1020217013821A
Authority: KR
Inventors: 츠빈 왕; 위-루 장; 치 왕; 마이클 헬란더
Original assignee: 오티아이 루미오닉스 인크.
Priority date: 2018-11-23
Filing date: 2019-11-23
Publication date: 2021-07-28
Also published as: CN117769309A; CN112889162A; JP2022508040A; JP2023159256A; WO2020105015A1; US20220013594A1

Abstract

전계발광 디바이스는(1) 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 중간 영역;(2) 상기 제2 영역에 배치된 전도성 코팅물; 및(3) 상기 제1 영역에 배치된 핵생성 억제 코팅물로서, 상기 중간 영역의 적어도 일 부분을 덮도록 확장되는, 상기 핵생성 억제 코팅물을 포함하되, 상기 중간 영역에서 상기 핵생성 억제 코팅물의 두께가 상기 제1 영역에서 상기 핵생성 억제 코팅물의 두께보다 더 작고, 상기 제1 영역에서 상기 핵생성 억제 코팅물의 표면에는 상기 전도성 코팅물이 실질적으로 없다.

Description

광 투과 영역을 포함하는 광전자 디바이스

관련 출원의 교차 참조

본원은 2018년 11월 23일자로 출원된 미국 임시출원 제62/771,015호, 2019년 4월 25일자로 출원된 미국 임시 출원 제62/838,892호, 및 2019년 6월 17일자로 출원된 미국 임시 출원 제62/862,636호의 이익 및 우선권을 주장하며, 이들 모두의 내용은 전체로 인용되어 본원에 포함된다.

기술분야

다음은 일반적으로 광 투과 영역을 포함하는 광전자 디바이스에 관한 것이다.

유기 발광 다이오드(OLED)는 일반적으로 전도성 박막 전극들 사이에 개재된 유기 재료들의 여러 층을 포함하며, 유기 층들 중 적어도 하나는 전계발광 층이다. 전극에 전압을 가하면, 애노드와 캐소드로부터 각각 정공 및 전자가 주입된다. 전극에 의해 주입된 정공 및 전자는 유기 층을 통해 이동하여 전계발광 층에 도달한다. 정공과 전자가 가까이 있으면, 쿨롱 힘에 의해 서로 이끌린다. 이후, 정공과 전자가 결합하여 엑시톤(exciton)이라는 속박 상태(bound state)를 형성할 수 있다. 엑시톤은 광자가 배출되는 방사 재결합 과정을 통해 붕괴될 수 있다. 대안적으로, 엑시톤은 광자가 배출되지 않는 비방사 재결합 과정을 통해 붕괴될 수 있다. 본원에 사용된 바와 같이, 내부 양자 효율(IQE: internal quantum efficiency)은 방사 재결합 과정을 통해 붕괴되는 디바이스에서 발생된 모든 전자-정공 쌍들의 비율로 이해될 것이라는 점이 주의된다.

방사 재결합 과정은 전자-홀 쌍(즉, 엑시톤)의 스핀 상태에 따라 형광 또는 인광 과정으로서 발생될 수 있다. 구체적으로, 전자-정공 쌍에 의해 형성된 엑시톤은 단일항 또는 삼중항 스핀 상태를 갖는 것을 특징으로 할 수 있다. 일반적으로 단일항 엑시톤의 방사 붕괴는 형광을 초래하는 반면, 삼중항 엑시톤의 방사 붕괴는 인광을 초래한다.

더 최근에는, 열 활성화 지연 형광(TADF: thermally activated delayed fluorescence)을 포함하여 OLED용 다른 발광 메커니즘이 제안되고 연구되고 있다. 간단히, TADF 방출은 열 에너지의 도움으로 역 계간 전이(reverse inter system crossing) 과정을 통해 삼중항 엑시톤을 단일항 엑시톤으로 변환한 다음 단일항 엑시톤의 방사 붕괴(radiative decay)를 통해 발생된다.

OLED 디바이스의 외부 양자 효율(EQE: external quantum efficiency)은 디바이스에 의해 배출된 광자들의 수에 대한 OLED 디바이스에 제공된 전하 캐리어들의 비율을 의미할 수 있다. 예를 들어, 100%의 EQE는 디바이스 내로 주입되는 각각의 전자에 대해 하나의 광자가 방출됨을 나타낸다. 이해되는 바와 같이, 디바이스의 EQE는 일반적으로 디바이스의 IQE보다 실질적으로 더 낮다. EQE와 IQE 간의 차는 일반적으로 디바이스의 다양한 구성요소들로 인한 광의 흡수 및 반사와 같은 여러 요인들에 기인될 수 있다.

OLED 디바이스는 통상적으로 디바이스로부터 광이 방출되는 상대적인 방향에 따라 "배면 발광(bottom-emission)"또는 "전면 발광(top-emission)"디바이스로 분류될 수 있다. 배면 발광 디바이스에서는 방사 재결합 과정의 결과로 발생된 광이 디바이스의 베이스 기판 쪽의 방향으로 방출되는 반면, 전면 발광 디바이스에서는 광이 베이스 기판에서 멀어지는 방향으로 방출된다. 따라서, 베이스 기판에 근접한 전극은 일반적으로 배면 발광 디바이스에서 광 투과성(예를 들어, 실질적으로 투명 또는 반투명)으로 만들어지는 반면, 전면 발광 디바이스에서는 베이스 기판에서 원위에 있는 전극은 일반적으로 광의 감쇠를 줄이기 위해 광을 투과하도록 만들어진다. 특정 디바이스 구조에 따라 애노드 또는 캐소드가 전면 발광 및 배면 발광 디바이스에서 투과형 전극으로 작용할 수 있다.

OLED 디바이스는 또한 베이스 기판에 대해 양쪽 방향으로 광을 방출하도록 구성된 양면 발광 디바이스일 수 있다. 예를 들어, 양면 발광 디바이스는 각 픽셀로부터의 광이 양쪽 방향으로 방출되도록 투과형 애노드 및 투과형 캐소드를 포함할 수 있다. 다른 실시예에서, 양면 발광 디스플레이 디바이스는 한 방향으로 광을 방출하도록 구성된 제1 세트의 픽셀 및 다른 방향으로 광을 방출하도록 구성된 제2 세트의 픽셀을 포함할 수 있어, 각각의 픽셀로부터의 단일 전극이 투과성일 수 있다.

상기 디바이스 구성뿐만 아니라, 디바이스를 통해 외부 광이 투과될 수 있도록 하는 투명한 부분을 포함하는 투명 또는 반투명 OLED 디바이스도 구현될 수 있다. 예를 들어, 투명 OLED 디스플레이 디바이스에서, 이웃하는 각 픽셀 사이의 비 발광 영역에 투명한 부분이 제공될 수 있다. 다른 예에서, 투명 OLED 조명 패널은 패널의 발광 영역 사이에 복수개의 투명 영역을 제공함으로써 형성될 수 있다. 투명 또는 반투명 OLED 디바이스는 배면 발광, 전면 발광 또는 양면 발광 디바이스일 수 있다.

캐소드 또는 애노드가 투과성 전극으로 선택될 수 있지만 통상적인 전면 발광 디바이스는 광 투과성 캐소드를 포함한다. 투과성 캐소드를 형성하는 데 통상적으로 사용되는 재료는 은(Ag), 알루미늄(Al), 또는 부피로 약 1:9 내지 약 9:1의 범위의 조성을 갖는 마그네슘 은(Mg:Ag) 합금 및 이테르븀 은(Yb:Ag) 합금과 같은 다양한 금속 합금의 얇은 층을 증착함으로써 형성된 것과 같은 박막뿐만 아니라 인듐 주석 산화물(ITO) 및 아연 산화물(ZnO)과 같은 투명 전도성 산화물(TCO: transparent conducting oxide)을 포함한다. 2개 이상의 TCO들의 층들 및/또는 금속 박막들을 포함하는 다층 캐소드가 또한 사용될 수 있다.

특히, 박막의 경우, 최대 약 수십 나노미터의 상대적으로 얇은 층 두께는 OLED에서 상부 방출 전극으로서 사용되기 위한 향상된 투명성 및 유리한 광학 특성에 기여한다. 상부 방출 전극은 복수의 픽셀을 코팅하는 공통 전극일 수 있다. 예를 들어, 이러한 공통 전극은 디바이스 전체에 걸쳐 실질적으로 균일한 두께를 갖는 비교적 얇은 전도 층일 수 있다.

일부 실시형태에 따르면, 전계발광 디바이스는(1) 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 중간 영역;(2) 상기 제2 영역에 배치된 전도성 코팅물; 및(3) 상기 제1 영역에 배치된 핵생성 억제 코팅물로서, 상기 중간 영역의 적어도 일 부분을 덮도록 확장되는, 상기 핵생성 억제 코팅물을 포함하되, 상기 중간 영역에서 상기 핵생성 억제 코팅물의 두께가 상기 제1 영역에서 상기 핵생성 억제 코팅물의 두께보다 더 작고, 상기 제1 영역에서 상기 핵생성 억제 코팅물의 표면에는 상기 전도성 코팅물이 실질적으로 없다.

일부 실시형태에 따르면, 전계발광 디바이스는(1) 복수의 전극;(2) 상기 복수의 전극 위에 배치되고, 복수의 제1 웰 영역 및 복수의 제2 웰 영역을 정의하는 뱅크로서, 상기 복수의 제2 웰 영역은 상기 뱅크를 통해 상기 복수의 전극의 표면을 노출시키는, 상기 뱅크;(3) 상기 복수의 제2 웰 영역에 배치되고, 상기 복수의 전극의 표면을 덮는 반도체 층;(4) 상기 복수의 제1 웰 영역에 배치되는 핵생성 억제 코팅물; 및(5) 상기 복수의 제2 웰 영역에서 상기 반도체 층 위에 배치되는 전도성 코팅물을 포함하되, 상기 핵생성 억제 코팅물의 표면에는 상기 전도성 코팅물이 실질적으로 없다.

일부 실시형태에 따르면, 전계발광 디바이스는(1) 제1 픽셀 밀도로 배열되는 복수의 제1 픽셀을 포함하는 제1 부분; 및(2) 제2 픽셀 밀도로 배열되는 복수의 제2 픽셀을 포함하는 제2 부분을 포함하되, 상기 제1 픽셀 밀도는 상기 제2 픽셀 밀도보다 더 작다.

일부 실시형태는 이제 첨부된 도면을 참조하여 예로서 설명될 것이다.
도 1은 일 실시형태에 따른 전계발광 디바이스의 일 부분의 다이어그램이다.
도 2는 일 실시형태에 따른 라인 A-A를 따라 취해진 도 1의 디바이스의 단면도이다.
도 3a 내지 도 3e는 다양한 실시형태에 따른 디바이스의 중간 영역에서의 또는 이의 근처에서의 단면도이다.
도 4는 다른 실시형태에 따른 라인 A-A를 따라 취해진 도 1의 디바이스의 단면도이다.
도 5a 내지 도 5f는, 계면 코팅물을 포함하는 다양한 실시형태에 따른 디바이스의 중간 영역에서의 또는 이의 근처에서의 단면도이다.
도 6은 또 다른 실시형태에 따른 라인 A-A를 따라 취해진 도 1의 디바이스의 단면도이다.
도 7a 내지 도 7c는 일 실시예에 따른 샘플의 주사 전자 현미경을 사용하여 촬영된 현미경 사진이다.
도 8a 내지 도 8c는 다른 실시예에 따른 샘플의 주사 전자 현미경을 사용하여 촬영된 현미경 사진이다.
도 9는 일 실시형태에 따른 전자 디바이스의 일 부분의 다이어그램이다.
도 10a는 일 실시형태에 따른 라인 I-I를 따라 취해진 도 9의 디바이스의 단면도이다.
도 10b는 일 실시형태에 따른 라인 II-II를 따라 취해진 도 9의 디바이스의 단면도이다.
도 10c는 일 실시형태에 따른 라인 III-III를 따라 취해진 도 9의 디바이스의 단면도이다.
도 11a는 일 실시형태에 따른 전자 디바이스의 일 부분의 다이어그램이다.
도 11b는 일 실시형태에 따른 도 11a의 디바이스의 단면도이다.
도 12a 내지 도 12c는 다양한 실시형태에 따른 전자 디바이스를 사용하는 관찰자의 개략도이다.
도 13a 내지 도 13d는 다양한 실시형태에 따른 전자 디바이스의 개략도이다.
도 14는 일 실시형태에 따른 디바이스의 일 부분의 다이어그램이다.
도 15는 다른 실시형태에 따른 디바이스의 일 부분의 다이어그램이다.
도 16은 일 실시형태에 따른 디바이스의 개략도이다.

설명의 단순성과 명료성을 위해, 적절하다고 고려되는 경우, 도면 간에 참조 번호가 반복되어 대응하거나 유사한 구성 요소를 나타낼 수 있다는 것을 이해할 것이다. 또한, 본원에 기재된 예시적인 실시형태에 대한 철저한 이해를 제공하기 위해 수많은 특정 세부 사항이 제시된다. 그러나, 본원에 기재된 예시적인 실시형태는 이러한 특정 세부 사항 중 일부가 없이도 실시될 수 있다는 것을 당업자는 이해할 것이다. 다른 예에서, 특정 방법, 절차 및 구성 요소는 본원에 기재된 예시적인 실시예를 모호하게 하지 않기 위해 상세하게 설명되지 않았다.

본원에 사용된 용어 "핵생성 억제"는 전기 전도성 재료의 증착에 대해 상대적으로 낮은 친화도를 나타내는 표면 상에 상기 전도성 재료 또는 보조 전극 재료의 증착이 억제되도록 상기 재료의 코팅 또는 층을 지칭하는 데 사용되는 반면에, 용어 "핵생성 촉진"은 전기 전도성 재료의 증착에 대해 상대적으로 높은 친화성을 나타내는 표면 상에 상기 전도성 재료의 증착이 촉진되도록 상기 재료의 코팅 또는 층을 지칭하는 데 사용된다. 표면의 핵생성 억제 또는 핵생성 촉진 특성의 한 가지 척도는 마그네슘과 같은 전기 전도성 재료에 대한 표면의 초기 부착 확률이다. 예를 들어, 마그네슘에 대한 핵생성 억제 코팅물은 마그네슘 증기에 대한 상대적으로 낮은 초기 부착 확률을 나타내는 표면 상에 마그네슘의 증착이 억제되도록 상기 표면을 갖는 코팅을 지칭할 수 있는 반면에 마그네슘에 대한 핵생성 촉진 코팅물은 마그네슘 증기에 대해 상대적으로 높은 초기 부착 확률을 나타내는 표면 상에 마그네슘의 증착이 촉진되도록 상기 표면을 갖는 코팅을 지칭할 수 있다. 본원에 사용된 용어 "부착 확률" 및 "부착 계수"는 상호교환적으로 사용될 수 있다. 표면의 핵생성 억제 또는 핵생성 촉진 특성의 또 다른 척도는 다른(기준) 표면 상에 전도성 재료의 초기 증착 속도에 대한 표면상의 마그네슘과 같은 전기 전도성 재료의 초기 증착 속도이며, 여기서 양쪽 표면은 전도성 재료의 증발 플럭스를 거치거나 증발 플럭스에 노출된다.

본원에 사용된 용어 "증발" 및 "승화"는 소스 재료가(예컨대, 가열에 의해) 증기로 변환되어 예를 들어, 고체 상태로 타겟 표면 상으로 증착되는 증착 공정을 일반적으로 지칭하는 데 상호교환적으로 사용된다.

본원에 사용된 재료가 "실질적으로 없거나"또는 "실질적으로 덮이지 않은" 표면(또는 표면의 특정 영역)은 표면(또는 표면의 특정 영역) 상에 재료가 실질적으로 없음을 지칭한다. 표면 상에 있는 재료의 양에 대한 일 척도는 재료에 의한 표면의 백분율 커버리지(percentage coverage)이며, 예를 들어 재료에 의한 백분율 커버리지가 약 10% 이하, 약 8% 이하, 약 5% 이하, 약 3% 이하, 또는 약 1% 이하인 경우, 표면에 재료가 실질적으로 없는 것으로 간주될 수 있다. 표면 커버리지는 투과 전자 현미경(TEM: transmission electron microscopy), 원자힘 현미경(AFM: atomic force microscopy) 또는 주사 전자 현미경(SEM: scanning electron microscopy) 사용과 같은 이미징 기법을 사용하여 평가될 수 있다. 이러한 이미징 기술은 또한, 에너지 분산형 X 선 분광법(EDX: energy-dispersive x-ray spectroscopy)과 같은 다른 분석 기술과 결합될 수 있다.

일 양태에서, 광전자 디바이스가 제공된다. 일부 실시형태에서, 광전자 디바이스는 전계발광 디바이스이다. 전계발광 디바이스는 제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 중간 영역을 포함한다. 핵생성 억제 코팅물이 제1 영역에 배치되고, 전도성 코팅물이 제2 영역에 배치된다.

일부 실시형태에서, 핵생성 억제 코팅물은 또한 중간 영역에 배치된다. 일부 다른 실시형태에서, 중간 영역에서 핵생성 억제 코팅물의 두께가 제1 영역에서 핵생성 억제 코팅물의 두께보다 더 작다. 예를 들어, 중간 영역에서 핵생성 억제 코팅물의 두께는 제1 영역에서 핵생성 억제 코팅물의 두께의 약 60% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 50% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 40% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 30% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 25% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 20% 이하, 제1 영역에서 핵생성 억제 코팅물의 두께의 약 15% 이하, 또는 제1 영역에서 핵생성 억제 코팅물의 두께의 약 10% 이하일 수 있다.

제1 영역에서 핵생성 억제 코팅물의 표면에는 전도성 코팅물이 실질적으로 없다. 일부 실시형태에서, 제1 영역에서 핵생성 억제 코팅물은 중간 영역에서 핵생성 억제 코팅물과 연속적으로 또는 일체적으로 형성된다.

일부 실시형태에서, 제1 영역은 광 투과 영역을 포함한다. 일부 실시형태에서, 광 투과 영역 내의 광 투과율은 약 50% 보다 더 크다. 예를 들어, 전자기 스펙트럼의 가시 파장 범위(예를 들어, 약 390 nm 내지 약 700 nm의 파장 범위)에서의 광 투과율은 약 50%보다 크거나, 약 60%보다 크거나, 약 75%보다 크거나, 약 80%보다 크거나, 약 90%보다 클 수 있다. 다른 실시예에서, 비가시 파장 범위(예를 들어, 약 700 nm 내지 약 1500 nm와 같은 적외선 또는 근적외선 파장)에서 광 투과 영역의 광 투과율은 약 50%보다 크거나, 약 60%보다 크거나, 약 75%보다 크거나, 약 80%보다 크거나, 약 90%보다 크거나, 약 95%보다 클 수 있다.

일부 실시형태에서, 제2 영역은 방출 영역을 포함한다. 일반적으로, 방출 영역은 빛을 방출하도록 구성된다. 예를 들어, 발광 영역은 디바이스의 픽셀 또는 서브픽셀에 대응될 수 있다.

일부 실시형태에서, 전도성 코팅물은 제2 영역 및 중간 영역에 배치된다. 일부 추가 실시형태에서, 전도성 코팅물은 중간 영역에서 제1 두께를 갖고, 제2 영역에서 제2 두께를 갖는다. 일부 추가 실시형태에서, 제2 두께는 제1 두께보다 더 크다. 일부 추가 실시형태에서, 전도성 코팅물은 중간 영역에서 핵생성 억제 코팅물 위에 배치된다. 예를 들어, 제2 두께는 약 5 nm 내지 약 50 nm, 약 5 nm 내지 약 40 nm, 약 10 nm 내지 약 35 nm, 약 12 nm 내지 약 30 nm, 약 15 nm 내지 약 30 nm, 또는 약 18 nm 내지 약 25 nm일 수 있다. 예를 들어, 제1 두께는 제2 두께의 약 60% 이하이거나, 제2 두께의 약 50% 이하이거나, 제2 두께의 약 40% 이하이거나, 제2 두께의 약 30% 이하이거나, 제2 두께의 약 25% 이하이거나, 제2 두께의 약 20% 이하이거나, 제2 두께의 약 15% 이하이거나, 제2 두께의 약 10% 이하일 수 있다. 예를 들어, 제1 두께는 제2 두께의 약 1% 내지 약 60% 이거나, 제2 두께의 약 11% 내지 약 50% 이거나, 제2 두께의 약 1% 내지 약 40% 이거나, 제2 두께의 약 1% 내지 약 30% 이거나, 제2 두께의 약 1% 내지 약 10%일 수 있다.

일부 실시형태에서, 중간 영역은 제1 영역과 제2 영역 사이의 경계에 배열된다. 예를 들어, 중간 영역은 이웃하는 제1 영역을 향해 제2 영역의 둘레를 측 방향으로 형성할 수 있다. 예를 들어, 중간 영역은 제2 영역의 둘레로부터 약 100 nm 내지 약 4 μm, 약 200 nm 내지 약 3 μm, 약 200 nm 내지 약 2 μm, 또는 약 300 nm 내지 약 3 μm 측 방향으로 확장될 수 있다. 일부 실시형태에서, 중간 영역은 제2 영역에서 전도성 코팅물의 두께의 약 10 배 내지 약 250 배, 약 12 배 내지 약 200 배, 약 15 배 내지 약 180 배, 또는 약 20 배 내지 약 150 배의 거리로 둘레로부터 측 방향으로 확장된다.

일부 실시형태에서, 중간 영역에서 전도성 코팅물의 표면 피복율은 제2 영역에서 전도성 코팅물의 표면 피복율보다 더 작다. 예를 들어, 중간 영역에서 전도성 코팅물의 표면 커버리지는 약 5% 내지 약 95%, 약 10% 내지 약 95%, 약 30% 내지 약 95%, 또는 약 50% 내지 약 95%일 수 있다. 일부 실시형태에서, 중간 영역에서 전도성 코팅물의 표면 피복율은 100% 미만이다. 일부 실시형태에서, 중간 영역에서 전도성 코팅물은 제2 영역에서 전도성 코팅물과 연속적으로 또는 일체적으로 형성된다.

일부 실시형태에서, 중간 영역의 전도성 코팅물의 밀도는 제2 영역의 전도성 코팅물의 밀도보다 더 작다. 예를 들어, 어떠한 특정 이론에 구애됨 없이, 중간 영역에 증착된 전도성 코팅물은 제2 영역에 증착된 전도성 코팅물과 다른 필름 형태를 가질 수 있다. 따라서, 중간 영역에 증착된 전도성 코팅물의 밀도는 제2 영역에 증착된 밀도와 다를 수 있다.

일부 실시형태에서, 중간 영역에서 전도성 코팅물은 단절된 클러스터를 포함한다.

일부 실시형태에서, 중간 영역에서 전도성 코팅물의 평균 입자 크기는 제2 영역에서 전도성 코팅물의 평균 입자 크기보다 더 작다. 예를 들어, 중간 영역에서 전도성 코팅물의 평균 입자 크기는 약 10 nm 내지 약 60 nm, 약 10 nm 내지 약 50 nm, 약 15 nm 내지 약 45 nm일 수 있다. 일부 실시예에서, 제2 영역에서 전도성 코팅물의 평균 입자 크기는 약 30 nm보다 더 크거나, 약 40 nm보다 더 크거나, 약 50 nm보다 더 크거나, 약 60 nm보다 더 크거나, 약 65 nm보다 더 크거나, 약 70 nm보다 더 크다. 예를 들어, 중간 영역에서 전도성 코팅물의 평균 입자 크기는 약 20 nm 미만일 수 있고, 제2 영역에서 전도성 코팅물의 평균 입자 크기는 약 30 nm보다 더 클 수 있다.

일부 실시형태에서, 전계발광 디바이스는 제2 영역에서 전도성 코팅물 아래에 배치되고 이와 직접 접촉되는 계면 코팅물을 더 포함한다. 일부 추가 실시형태에서, 계면 코팅물은 중간 영역에서 전도성 코팅물 아래에 배열되도록 측 방향으로 확장된다. 일부 추가 실시형태에서, 계면 코팅물은 중간 영역에서 전도성 코팅물과 직접 접촉된다. 일부 실시형태에서, 계면 코팅물은 또한, 제1 영역에 배치된다. 예를 들어, 계면 코팅물은 제1 영역에서 핵생성 억제 코팅물 아래에 배열될 수 있다. 일부 추가 실시형태에서, 계면 코팅물은 제1 영역에서 핵생성 억제 코팅물과 직접 물리적으로 접촉된다. 일부 실시형태에서, 계면 코팅물의 존재는 제1 영역으로부터 실질적으로 생략된다.

일부 실시형태에서, 계면 코팅물은 핵생성 촉진 재료를 포함한다. 예를 들어, 계면 코팅물은 풀러린, Ag, Yb 및 Mg를 포함하는 금속, 및 이들의 조합을 포함할 수 있다. 일부 실시형태에서, Ag 및 Mg의 존재는 계면 코팅물로부터 생략된다. 일부 실시형태에서, 계면 코팅물은 알칼리 금속, 알칼리 토금속, 알칼리 또는 알칼리 토금속의 불화물, 알칼리 토금속의 산화물, 희토류 원소, 희토류 원소의 불화물, 희토류 원소의 산화물, 풀러린, 및 전술된 것들의 둘 이상의 혼합물로부터 선택된 재료를 포함한다. 일부 실시형태에서, 계면 코팅물은 전자 주입 층을 형성하기 위해서 사용되는 재료를 포함한다. 일부 실시형태에서, 둘 이상의 재료가 혼합되어 계면 코팅물을 형성할 수 있다. 일반적으로, 계면 코팅물은 핵생성 촉진 코팅물이다.

일부 실시형태에서, 전도성 코팅물은 중간 영역에서 제1 광 투과율을 갖고, 제2 영역에서 제2 광 투과율을 갖는다. 일부 실시형태에서, 제1 광 투과율은 제2 광 투과율보다 더 크다.

일부 실시형태에서, 전도성 코팅물은 중간 영역에서 제1 광 반사율을 갖고, 제2 영역에서 제2 광 반사율을 갖는다. 일부 실시형태에서, 제2 광 반사율은 제1 광 반사율보다 크다.

일부 실시형태에서, 전도성 코팅물은 전계발광 디바이스의 전극의 적어도 일 부분을 형성한다. 예를 들어, 전도성 코팅물은 캐소드 또는 이의 일 부분을 형성할 수 있다.

일부 실시형태에서, 전도성 코팅물은 마그네슘을 포함한다. 일부 실시형태에서, 전도성 코팅물은 이테르븀(Yb), 카드뮴(Cd), 아연(Zn) 및 이들의 조합과 같은 고증기압 재료를 포함한다.

일부 실시형태에서, 핵생성 억제 코팅물은 중간 영역에서 전도성 코팅물 아래에 배치되도록 측 방향으로 확장된다. 일부 추가 실시형태에서, 핵생성 억제 코팅물은 중간 영역에서 계면 코팅물 아래에 배열된다. 따라서, 이러한 실시형태에서, 중간 영역은 핵생성 억제 코팅물 위에 배치된 계면 코팅물, 및 계면 코팅물 위에 배치된 전도성 코팅물을 포함한다. 일부 추가 실시형태에서, 전도성 코팅물이 계면 코팅물과 직접 물리적으로 접촉한다(예를 들어, 중간 층 또는 코팅의 존재가 없는 접촉).

일부 실시형태에서, 핵생성 억제 코팅물은 약 0.3 이하, 약 0.2 이하, 약 0.1 이하, 약 0.08 이하, 약 0.05 이하, 약 0.03 이하, 약 0.02 이하, 약 0.01 이하, 약 0.008 이하, 약 0.005 이하, 이하 약 0.003 이하, 또는 약 0.001 이하의 전도성 코팅물의 재료에 대한 초기 부착 확률을 갖는 것을 특징으로 한다.

도 1은 일 실시형태에 따른 전계발광 디바이스(4300)의 일 부분을 도시한다. 디바이스는 복수의 픽셀 영역(4321)을 포함한다. 각각의 픽셀 영역(4321)은, 복수의 서브픽셀(4333, 4335, 4337)을 더 포함하는 방출 영역(emissive region) 또는 서브픽셀 영역(4331), 및 광 투과 영역(4351) 을 포함한다. 예를 들어, 서브픽셀(4333)은 적색 서브픽셀에 대응될 수 있고, 서브픽셀(4335)은 녹색 서브픽셀에 대응될 수 있고, 서브픽셀(4337)은 청색 서브픽셀에 대응될 수 있다. 설명되는 바와 같이, 광 투과 영역(4351)은 광이 디바이스(4300)를 통과할 수 있도록 실질적으로 투과성이다. 각 픽셀 영역은 또한, 서브픽셀 영역(4331)과 광 투과 영역(4351) 사이에 배열된 중간 영역(4341)을 포함한다.

도 2는 일 실시형태에 따른 라인 A-A를 따라 취해진 디바이스(4300)의 단면도를 예시한다. 디바이스(4300)는 베이스 기판(4310), 박막 트랜지스터(TFT)(4308), 절연 층(4342), 및 절연 층(4342) 상에 형성되고 TFT(4308)와 전기적으로 통신되는 제1 전극(4344)을 포함한다. 본 실시형태에서, 제1 전극(4344)은 애노드라고도 지칭될 수 있다. 제1 픽셀 규정 층(PDL)(4346a) 및 제2 PDL(4346b)이 절연 층(4342) 위에 형성되고 애노드(4344)의 가장자리를 덮는다. 반도체 층(4348)은 애노드(4344)의 노출된 영역 및 PDL(4346a, 4346b)의 부분을 덮도록 증착된다. 다음으로, 핵생성 억제 코팅물(4362)이 광 투과 영역(4351)에 대응되는 디바이스(4300)의 부분을 덮도록 증착된다.

다음으로, 전체 디바이스 표면은 전도성 코팅물(4352)을 형성하기 위한 재료의 증기 플럭스에 노출된다. 전도성 코팅물(4352)을 형성하기 위해서 사용되는 재료는 일반적으로 핵생성 억제 코팅물(4362)의 표면 상에 증착되는 것에 대해 상대적으로 낮은 친화성(예를 들어, 낮은 초기 접착 확률)을 나타낸다. 따라서, 디바이스(4300')의 코팅되지 않은 영역에 전도성 코팅물(4352)이 선택적으로 증착되도록 선택적 증착이 달성된다. 구체적으로, 전도성 코팅물(4352)은 핵생성 억제 코팅물(4362)로부터 실질적으로 노출되거나 이에 의해 덮이지 않는 서브픽셀 영역(4331)에 대응되는 디바이스(4300')의 일 부분 위에 배치된다. 이러한 방식으로, 전도성 코팅물(4352)은 디바이스(4300')의 제2 전극(예를 들어, 캐소드)을 형성할 수 있다.

도 3a 내지 도 3e는 다양한 실시형태에 따른 중간 영역(4341)의 상세도를 도시한다. 예시된 실시형태에서, 중간 영역(4341)의 전도성 코팅물(4352)의 두께는 일반적으로 서브픽셀 영역(4331)의 전도성 코팅물(4352)의 두께보다 더 작다. 중간 영역(4341) 내의 핵생성 억제 코팅물(4362)의 존재는 서브픽셀 영역(4331)과 비교하여 전도성 코팅물(4352)을 형성하기 위한 재료가 중간 영역(4341)에 증착되는 속도를 감소시킬 수 있다고 상정된다. 이러한 방식으로, 중간 영역(4341) 및 서브픽셀 영역(4331)에서 전도성 코팅물(4352)의 두께에 차이가 발생될 수 있다.

도 3a의 실시형태에서, 중간 영역(4341)의 전도성 코팅물(4352)은 이러한 영역에서 실질적으로 균일한 두께를 갖는 것으로 예시된다. 예를 들어, 중간 영역(4341)에 배치된 전도성 코팅물(4351)의 두께는 이러한 실시형태에서 실질적으로 변하지 않을 수 있다.

도 3b의 실시형태에서, 중간 영역(4341)에서의 전도성 코팅물(4352)의 두께는 서브픽셀 영역(4331)에 원위인 부분에서보다 서브픽셀 영역(4331)에 근위인 부분에서 더 두껍다. 다시 말하면, 중간 영역(4341)에서 전도성 코팅물(4352)의 두께는 불균일할 수 있어서, 서브픽셀 영역(4331)에 근위인 부분이 광 투과 영역(4351)에 근위인 다른 부분보다 더 큰 두께를 가질 수 있다. 예를 들어, 중간 영역(4341) 내의 전도성 코팅물(4352)의 두께 프로파일은 광 투과 영역(4351)을 향하는 방향으로 테이퍼질 수 있다.

도 3c의 실시형태에서, 중간 영역(4341)의 전도성 코팅물(4352)은 불연속적으로 형성된다. 예를 들어, 전도성 코팅물(4352)은 중간 영역(4341)에서 핵생성 억제 코팅물(4362)의 일 부분 상에 아일랜드(island) 또는 단절된 클러스터(disconnected cluster)로서 형성될 수 있다. 예를 들어, 이러한 아일랜드 또는 단절된 클러스터는 아일랜드 또는 클러스터가 연속 층으로서 형성되지 않도록 서로 물리적으로 분리된 피처를 포함할 수 있다.

도 3d의 실시형태에서, 핵생성 억제 코팅물(4362)의 두께는 중간 영역(4341)에서 불균일한 것으로 예시된다. 예를 들어, 광 투과 영역(4351)에 대해 원위인 부분에서 핵생성 억제 코팅물(4362)의 두께는 광 투과 영역(4351)에 근위인 다른 부분에서보다 더 작을 수 있다. 예를 들어, 핵생성 억제 코팅물(4362)의 두께 프로파일은, 핵생성 억제 코팅물(4362)의 두께가 서브픽셀 영역(4331)을 향해 감소되도록 서브픽셀 영역(4331)을 향하는 방향으로 테이퍼질 수 있다. 또한, 중간 영역(4341) 내의 전도성 코팅물(4352)의 두께 프로파일은 광 투과 영역(4351)을 향하는 방향으로 테이퍼질 수 있다.

도 3e의 실시형태에서, 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352) 둘 모두는 중간 영역(4341)으로 연장되는 것으로 예시된다. 구체적으로, 중간 영역(4341)에서 핵생성 억제 코팅물(4362)의 두께는 광 투과 영역(4351)에서 핵생성 억제 코팅물(4362)의 두께보다 더 작고, 중간 영역(4341)에서 전도성 코팅물(4352)의 두께는 서브픽셀 영역(4331)에서 전도성 코팅물(4352)의 두께보다 더 작다. 중간 영역(4341)에서, 핵생성 억제 코팅물(4362)의 표면의 적어도 일 부분은 전도성 코팅물(4352)에 의해 덮여 있다. 예를 들어, 어떠한 특정한 이론에 구애됨 없이, 핵생성 억제 코팅물(4362)의 임계 두께 미만에서, 전도성 코팅물(4352)은 적어도 일부 조건에서 핵생성 억제 코팅물(4362)의 표면 상에 증착될 수 있다고 상정된다. 그러나, 전도성 코팅물(4362)의 증착은 그럼에도 불구하고 핵생성 억제 코팅물(4362)의 이러한 부분에 대해 어느 정도 억제되어, 비교적 얇은 전도성 코팅물(4362)의 증착으로 귀결될 수 있다. 예를 들어, 이러한 임계 두께는 약 0.1 옹스트롬에서 약 2 nm, 약 0.1 옹스트롬에서 약 1.5 nm, 약 0.1 옹스트롬에서 약 1 nm, 약 0.3 옹스트롬에서 약 1 nm, 또는 약 0.5 옹스트롬에서 약 1 nm일 수 있다. 일부 실시형태에서, 중간 영역(4341)의 적어도 일 부분에서 핵생성 억제 코팅물(4362)의 두께는 임계 두께 이하이다. 전도성 코팅물(4352)은 핵생성 억제 코팅물(4362)의 이러한 부분 위에 증착될 수 있다. 일부 실시형태에서, 중간 영역(4341) 내의 핵생성 억제 코팅물(4362) 위에 증착된 전도성 코팅물(4352)의 두께는 서브픽셀 영역(4331) 내의 전도성 코팅물(4352)의 두께보다 더 작다.

도 4는 계면 코팅물(4350)이 제공되는 다른 실시형태에 따른 라인 A-A를 따라 취해진 디바이스(4300'')의 단면도를 도시한다. 도시된 실시형태에서, 계면 코팅물(4350)은 반도체 층(4348)을 증착한 후 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352)을 증착하기 전에 증착된다. 도시된 실시형태에서, 계면 코팅물(4350)은 서브픽셀 영역(4331), 중간 영역(4341) 및 광 투과 영역(4351) 위에 배치된다. 이러한 실시형태에서, 계면 코팅물(4350)은 실질적으로 투명하거나 광 투과성일 수 있다. 예를 들어, 계면 코팅물(4350)의 두께는 계면 코팅물(4350)의 존재가 광 투과 영역(4351)을 통한 빛의 투과를 실질적으로 감쇠시키지 않도록 상대적으로 얇을 수 있다. 계면 코팅물(4350)은 예를 들어, 개방 마스크 또는 마스크 없는 증착 공정을 사용하여 증착될 수 있다. 예를 들어, 계면 코팅물(4350)은 두께가 약 10 nm 이하, 약 7 nm 이하, 약 5 nm 이하, 약 3 nm 이하, 또는 약 1 nm 이하일 수 있다. 예를 들어, 계면 코팅물(4350)은 두께가 약 0.1 nm 내지 약 10 nm, 약 1 nm 내지 약 8 nm, 또는 약 2 nm 내지 약 5 nm일 수 있다. 일부 실시형태에서, 계면 코팅물(4350)은 전하 주입을 용이하게 하도록 구성될 수 있다. 일부 실시형태에서, 계면 코팅물(4350)은 핵생성 촉진 재료를 포함한다. 일부 실시형태에서, 계면 코팅물(4350)은 전기 전도성 재료를 포함할 수 있다. 예를 들어, 계면 코팅물(4350) 및 전도성 코팅물(4352)은 함께 디바이스(4300")의 전극을 형성 할 수 있다.

도 5a 내지 도 5f는 계면 코팅물(4350)이 제공되는 다양한 실시형태에 따른 중간 영역(4341)의 상세도를 도시한다.

도 5a는, 전도성 코팅물(4352)이 서브픽셀 영역(4331)에 증착되고, 핵생성 억제 코팅물(4362)은 광 투과 영역(4351)에 증착되고, 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352)은 모두 중간 영역(4341)으로 연장되는 실시형태를 예시한다. 도 5a의 실시형태에서, 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352) 모두 중간 영역(4341)에서 실질적으로 균일한 두께를 갖는다. 다시 말하면, 각각의 코팅의 두께는 중간 영역(4341) 내에서 실질적으로 변하지 않을 수 있다. 특히 중간 영역(4341)에서, 핵생성 억제 코팅물(4362)은 계면 코팅물(4350) 위에 배치되고, 전도성 코팅물(4331)은 핵생성 억제 코팅물(4362) 위에 배치된다. 계면 코팅물(4350)은 또한 서브픽셀 영역(4331) 및 광 투과 영역(4351)에 배치된다.

도 5b는, 전도성 코팅물(4352)이 중간 영역(4341)에서 불연속 코팅물로서 제공되는 다른 실시형태를 도시한다. 예를 들어, 도 5b의 실시형태에서, 계면 코팅물(4350), 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352)은 균일하지 않은 두께를 갖는 것으로 도시된다. 결과적으로, 중간 영역(4341)은 계면 코팅물(4350)의 표면이 핵생성 억제 코팅물(4362)으로부터 노출되거나 이에 의해서 실질적으로 덮이지 않는 부분을 포함한다. 중간 영역(4341)은 계면 코팅물(4350)의 표면이 핵생성 억제 코팅물(4362)에 의해 덮이는 부분을 더 포함한다. 어떠한 특정 이론에 구애됨 없이, 핵생성 억제 코팅물(4362)에 의해 덮이지 않는 부분을 제공하는 것은 전도성 코팅물(4352)이 중간 영역(4341)에서 아일랜드 또는 단절된 클러스터로서 형성되게 할 수 있는 것으로 상정된다. 예를 들어, 이러한 아일랜드 또는 단절된 클러스터는 아일랜드 또는 클러스터가 연속 층으로서 형성되지 않도록 서로 물리적으로 분리된 피처를 포함할 수 있다.

도 5c는, 전도성 코팅물(4352) 및 핵생성 억제 코팅물(4362) 모두의 두께가, 서브픽셀 영역(4331) 및 광 투과 영역(4351) 내의 각각의 두께와 비교하여 중간 영역(4341)에서 감소된 또 다른 실시형태를 도시한다. 도 5c의 실시형태에서, 전도성 코팅물(4352)은 광 투과 영역(4351)을 향하는 방향으로 중간 영역(4341)에서 테이퍼진 두께 프로파일을 갖는 것으로 도시되며, 코팅물 두께는 서브픽셀 영역(4331)으로부터 광 투과 영역(4351)을 향해 점진적으로 감소된다. 유사하게, 핵생성 억제 코팅물(4362)은 서브픽셀 영역(4331)을 향하는 방향으로 중간 영역(4341)에서 테이퍼진 두께 프로파일을 갖는 것으로 도시되며, 코팅물 두께는 광 투과 영역(4351)으로부터 서브픽셀 영역(4331)을 향해 점진적으로 감소된다.

도 5d는, 전도성 코팅물(4352) 및 핵생성 억제 코팅물(4362)이 중간 영역(4341)에서 오버랩되는 방식으로 배열되고, 전도성 코팅물(4352) 및 핵생성 억제 코팅물(4362) 둘 모두의 두께는 각각 서브픽셀 영역(4331) 및 광 투과 영역(4351)에서의 각각의 두께에 비해 중간 영역(4341)에서 감소되는 또 다른 실시형태를 도시한다. 도 5d의 실시형태에서, 전도성 코팅물(4352)은 핵생성 억제 코팅물(4352)의 표면이 전도성 코팅물(4352)에 의해 덮이도록 중간 영역(4341)에서 핵생성 억제 코팅물(4352) 위에 배치된다.

도 5e는, 핵생성 억제 코팅물(4362)이 중간 영역(4341)에서 불연속 코팅물로서 제공되는 또 다른 실시형태를 도시한다. 예를 들어, 핵생성 억제 코팅물(4362)은 중간 영역(4341)에서 아일랜드 또는 단절된 클러스터로서 형성될 수 있다. 예를 들어, 이러한 아일랜드 또는 단절된 클러스터는 핵생성 억제 코팅물(4362)이 연속적인 층으로서 형성되지 않은 부분을 포함하도록 서로 물리적으로 분리된 피처를 포함할 수 있다. 일부 실시예에서, 핵생성 억제 코팅물(4362)은 중간 영역(4341)에서 계면 코팅물(4350)의 표면을 완전히 덮지 않는다. 예를 들어, 핵생성 억제 코팅물(4362)은 중간 영역(4341)에 아일랜드 또는 단절된 클러스터를 포함하는 부분 또는 개구를 포함할 수 있어서, 계면 코팅물(4350)의 표면의 일부가 핵생성 억제 코팅물(4362)로부터 노출되거나 이에 의해 덮이지 않는다. 도시된 실시형태에서, 중간 영역(4341)은 전도성 코팅물(4352)이 실질적으로 없거나 이의 존재를 생략한다.

도 5f는, 계면 코팅물(4350)의 부분이 중간 영역(4341)의 핵생성 억제 코팅물(4362)로부터 노출되거나 이에 의해 덮이지 않고, 이러한 부분이 전도성 코팅물(4352)로 덮이는 또 다른 실시형태를 도시한다. 예를 들어, 핵생성 억제 코팅물(4362)은 중간 영역(4341)에 아일랜드 또는 단절된 클러스터를 포함하는 부분 또는 개구를 포함할 수 있어서, 계면 코팅물(4350)의 표면의 일부가 핵생성 억제 코팅물(4362)로부터 노출되거나 이에 의해 덮이지 않는다. 중간 영역(4341)의 이러한 부분은 전도성 코팅물(4352)에 의해 덮일 수 있는데, 이는 전도성 코팅물(4352)의 증착이 핵생성 억제 코팅물(4362)의 존재에 의해 억제되지 않기 때문이다. 이러한 방식으로, 계면 층(4350)의 표면은 중간 영역(4341)에서 핵생성 억제 코팅물(4362) 및 전도성 코팅물(4352)의 조합에 의해 실질적으로 덮인다.

도 6은, 계면 코팅물(4350)이 서브픽셀 영역(4331)에 선택적으로 제공되는 또 다른 실시형태에 따른 도 1의 라인 A-A를 따라 취해진 디바이스(4300''')의 단면도를 도시한다. 따라서, 중간 영역(4341) 및 광 투과 영역(4351)에는 계면 코팅물(4350)이 실질적으로 없다. 일부 실시형태에서, 이러한 영역에서 투명성을 향상시키기 위해 광 투과 영역(4351)으로부터 계면 코팅물(4350)의 존재를 생략하는 것이 유리할 수 있다. 다른 실시형태에서, 계면 코팅물(4350)은 서브픽셀 영역(4331) 및 중간 영역(4341)에 제공될 수 있지만, 광 투과 영역(4351)에서는 생략될 수 있다.

일부 실시형태에서, 보조 전극은 또한, 디바이스(4300)의 비방출 영역에 제공될 수 있다. 보조 전극은 전도성 코팅물(4352)에 전기적으로 연결될 수 있다. 예를 들어, 이러한 보조 전극은 서브픽셀 영역(4331) 또는 광 투과 영역(4351)에서 광 투과율에 실질적으로 영향을 미치지 않도록 이웃하는 픽셀들(4321) 사이의 영역에 제공될 수 있다. 보조 전극은 또한 서브픽셀 영역(4331)과 상기 광 투과 영역(4351) 사이의 영역에 제공될 수 있고/있거나 필요하다면 이웃하는 서브픽셀들 사이에 제공될 수 있다. 예를 들어, 보조 전극은 중간 영역(4341)에 제공될 수 있다.

보조 전극의 두께는 일반적으로 전도성 코팅물(4352)의 두께보다 더 크다. 예를 들어, 보조 전극의 두께는 약 50 nm 초과, 약 80 nm 초과, 약 100 nm 초과, 약 150 nm 초과, 약 200 nm 초과, 약 300 nm 초과, 약 400 nm 초과, 약 500 nm 초과, 약 700 nm 초과, 약 800 nm 초과, 약 1 μm 초과, 약 1.2 μm 초과, 약 1.5 μm 초과, 약 2 μm 초과, 약 2.5 μm 초과 또는 약 3 μm 초과일 수 있다. 일부 실시형태에서, 보조 전극은 실질적으로 비투명이거나 불투명일 수 있다. 그러나, 보조 전극은 일반적으로 디바이스(4300)의 비방출 영역(들)에 제공되므로, 보조 전극은 상당한 광 간섭을 유발하지 않을 수 있다. 예를 들어, 보조 전극의 광 투과율은 전자기 스펙트럼의 가시 부분에서 약 50% 미만, 약 70% 미만, 약 80% 미만, 약 85% 미만, 약 90% 미만 또는 약 95% 미만일 수 있다. 일부 실시형태에서, 보조 전극은 전자기 스펙트럼의 가시 파장 범위의 적어도 일 부분에서 빛을 흡수할 수 있다.

일부 실시형태에서, 반도체 층(4348)을 포함하는 다양한 층 또는 코팅은 이러한 층 또는 코팅이 실질적으로 투명한 경우 광 투과 영역(4351)의 일 부분을 덮을 수 있다. 대안적으로, PDL(4346a, 4346b)은 원하는 경우, 광 투과 영역(4351)으로부터 생략될 수 있다.

도 1에 도시된 배열체 이외의 픽셀 및 서브픽셀 배열체가 또한 사용될 수 있다는 점이 이해될 것이다.

일 양태에서, 전계발광 디바이스가 제공된다. 디바이스는 복수의 제1 전극, 및 복수의 제1 전극 위에 배치된 뱅크를 포함한다. 뱅크는 복수의 제1 웰 영역 및 복수의 제2 웰 영역을 정의한다. 복수의 제2 웰 영역은 뱅크를 통해 복수의 제1 전극의 표면을 노출 시키도록 구성된다. 디바이스는 복수의 제1 전극의 표면을 덮도록 복수의 제2 웰 영역에 배치된 반도체 층을 더 포함한다. 핵생성 억제 코팅물은 복수의 제1 웰 영역에 배치된다. 전도성 코팅물이 복수의 제2 웰 영역에서 반도체 층 위에 배치된다. 핵생성 억제 코팅물의 표면에는 전도성 코팅물이 실질적으로 없다. 일부 실시형태에서, 복수의 제1 웰 영역의 각각의 제1 웰 영역은 복수의 웰을 포함한다. 일부 실시형태에서, 복수의 제2 웰 영역의 각각의 제2 웰 영역은 복수의 웰을 포함한다. 일부 추가 실시형태에서, 제1 웰 영역의 복수의 웰은 제2 웰 영역의 복수의 웰과 실질적으로 동일하게 배열된다.

도 9는 일 실시형태에 따른 전계발광 디바이스(900)의 일 부분을 도시한다. 디바이스(900)는 복수의 제1 웰 영역(901) 및 복수의 제2 웰 영역(903)을 포함한다. 도해된 실시형태에서, 각각의 제1 웰 영역(901)은 복수의 제1 웰(911)을 포함하고, 각각의 제2 웰 영역(903)은 복수의 제2 웰(911')을 포함한다. 라인 I-I를 따라 취해진 제1 웰 영역(901)의 단면도는 도 10a에 도시되고, 라인 II-II를 따라 취해진 제2 웰 영역(903)의 단면도는 도 10b에 도시된다.

이제 도 10a를 참조하면, 제1 웰 영역(901)에 대응되는 디바이스(900)의 부분의 단면도가 도시된다. 디바이스는 뱅크(1046)에 의해 정의되는 제1 웰(911)을 포함한다. 예를 들어, 제1 웰(911)은 하부 표면을 노출시키도록 뱅크(1046)를 통해 연장되는 개구로서 형성될 수 있다. 도시된 실시형태에서, 뱅크(1046)는 기판(1010) 상에 배치된다. 예를 들어, 제1 웰(911)을 형성하는 개구는 기판(1010)의 표면이 제1 웰(911)을 정의하는 뱅크(1046)를 형성하기 위해서 사용되는 재료로부터 노출되도록 뱅크(1046)를 통해 연장될 수 있다. 도시된 실시형태에서, 반도체 층(1048)이 제1 웰(911)에 제공된다. 아래에서 설명되는 바와 같이, 반도체 층(1048)은 일반적으로 전계발광 디바이스(900)의 다양한 층을 형성하기 위해서 사용되는 재료를 포함한다. 일부 실시형태에서, 제1 웰(911)의 반도체 층(1048)은 단일 모놀리식 또는 연속 구조체로서 제공될 수 있어, 이웃하는 제1 웰들(911)에 제공된 반도체 층(1048)은 단일 층(예를 들어, 비이산 구조체)으로서 형성된다. 추가 실시형태에서, 제1 웰(911)에 배치된 반도체 층(1048)은 전계발광 디바이스(900)의 공통 층으로서 증착된 재료를 포함한다. 이러한 재료의 예는 정공 주입 층, 정공 수송 층, 전자 수송 층 및 전자 주입 층을 형성하기 위해서 사용되는 재료를 포함하나, 이에 한정되지 않는다. 다른 실시형태에서, 반도체 층(1048)은 인접한 제1 웰들(911)에 존재하는 반도체 층(1048)이 연속적으로 형성되지 않도록 개별 구조체로서 형성될 수 있다. 또 다른 실시형태에서, 반도체 층(1048)은 제1 웰(911)로부터 생략된다. 도시된 실시형태에서, 핵생성 억제 코팅물(1072)이 반도체 층(1048) 및 뱅크(1046) 위에 배치된다. 예를 들어, 핵생성 억제 코팅물(1072)은 제1 웰 영역(901)의 표면(들)을 실질적으로 덮도록 배치될 수 있다.

도 10b는 제2 웰 영역(903)에 대응되는 디바이스(900)의 부분의 단면도를 도시한다. 복수의 제2 웰(911')은 제2 웰 영역(903)에 제공되는 것으로 도시된다. 예를 들어, 각각의 제2 웰(911')은 디바이스(900)의 서브픽셀 또는 방출 영역에 대응될 수 있다. 각각의 제2 웰(911')에, 제1 전극(1044), 반도체 층(1048) 및 전도성 코팅물(1078)이 제공된다. 제1 전극(1044)은 기판(1010) 상에 제공된 하나 이상의 TFT(1008)에 전기적으로 연결된다. 기판(1010)은 기계적, 전기적 또는 다른 기능을 제공하기 위한 추가 층(들) 및 구조체(들)를 더 포함할 수 있다. 예를 들어, 도시된 실시형태에서, 기판(1010)은 버퍼 층(1012), 반도체 활성 층(미도시), 게이트 절연 층(1016), 전극 층(예를 들어, 소스 및 드레인 전극 형성용), 층간 절연 층(1020), 및 절연 층(1042)을 포함한다. TFT(1008)는 이러한 층을 사용하여 형성될 수 있다.

디바이스(900)를 제조하기 위한 방법이 또한 제공된다. 일 실시형태에 따르면, 방법은(i) 위에 배치된 복수의 제1 전극(1044)을 포함하는 기판(1010)을 제공하는 단계;(ii) 복수의 제1 웰 영역(901) 및 복수의 제2 웰 영역(903)을 정의하기 위한 뱅크(1046)를 제공하는 단계;(iii) 반도체 층(1048)을 증착하는 단계;(iv) 복수의 제1 웰 영역(901)에 핵생성 억제 코팅물(1072)을 증착하는 단계; 및(v) 복수의 제2 웰 영역(903)에 전도성 코팅물(1078)을 증착하는 단계를 포함한다. 복수의 제2 웰 영역(903)은 핵생성 억제 코팅물(1072)이 실질적으로 없거나 이로부터 노출된다. 일부 실시형태에서, 반도체 층(1048) 또는 이의 부분은 복수의 제1 웰 영역(901) 및 복수의 제2 웰 영역(903) 모두에 증착된다. 일부 실시형태에서,(v)에서, 복수의 제1 웰 영역(901) 및 복수의 제2 웰 영역(903) 모두는 전도성 코팅물(1078)을 형성하기 위한 재료의 증발된 플럭스에 노출된다. 그러나, 상술된 바와 같이, 복수의 제1 웰 영역(901)에서 핵생성 억제 코팅물(1072)의 존재로 인해, 복수의 제1 웰 영역(901)은 전도성 코팅물(1078)으로부터 노출된 채로 남아 있거나 또는 전도성 코팅물이 존재하지 않는다.

도 10c는 제1 웰 영역(901) 및 제2 웰 영역(903)이 모두 도해된 도 9에 도시된 바와 같은 라인 III-III을 따라 취해진 디바이스(900)의 단면도를 도시한다. 일부 실시형태에서, 중간 영역(905)이 제1 웰 영역(901)과 제2 웰 영역(903) 사이에 제공될 수 있다. 중간 영역(905)은 일반적으로 인접한 제1 웰 영역(901)과 제2 웰 영역(903) 사이의 계면에 또는 계면의 근처에 있는 디바이스 영역에 대응된다. 일부 실시형태에서, 중간 영역(905)의 적어도 일 부분은 핵생성 억제 코팅물(1072) 및 전도성 코팅물(1078) 둘 모두로 코팅된다. 예를 들어, 전도성 코팅물(1078)은 중간 영역(905)에서 핵생성 억제 코팅물(1072)의 표면 위에 단절된 클러스터 또는 아일랜드로서 형성될 수 있다. 중간 영역의 다양한 실시형태가 위에서 설명되었으며, 이러한 설명은 도 10c의 중간 영역(905)에 유사하게 적용될 것이다.

전계발광 디바이스(900)는 투명 또는 반투명 디스플레이 디바이스일 수 있다. 일반적으로, 제1 웰 영역(901)은 디바이스(900)의 비방출 영역을 형성하고, 제2 웰 영역(903)은 디바이스(900)의 방출 영역을 형성한다. 예를 들어, 제1 웰 영역(901)은 디바이스(900)를 통한 입사광의 투과를 허용하는 광 투과 영역에 대응될 수 있다. 대조적으로, 제2 웰 영역(903)에서 디바이스(900)의 투과율은 일반적으로 전도성 코팅물(1078)의 존재로 인해 제1 웰 영역(901)의 투과율보다 낮다. 예를 들어, 전도성 코팅물(1078)은 일반적으로, 특히 전자기 스펙트럼의 가시 영역의 입사광의 적어도 일 부분의 투과를 허용하지만, 입사광의 적어도 일 부분은 전도성 코팅물(1078)을 형성하는 데 사용되는 재료에 의해 감쇠된다. 또한, 도시된 실시형태에서, 제1 전극(1044)은 또한, 디바이스(900)의 이러한 영역에서 광 투과율을 더 향상시키기 위해 제1 웰 영역(901)에서 생략된다. 전형적으로, 상부 방출 전계발광 디바이스에서, 제1 전극(1044)은(도전성 코팅(1078)에 대응되는) 반투명 제2 전극을 통한 광의 방출을 향상시키기 위해 일반적으로 불투명하고 반사되도록 구성된다. 따라서, 제2 웰 영역(903)에서 제1 전극(1044) 및 전도성 코팅물(1078)의 조합의 존재는 제2 웰 영역(903)을 통한 광의 투과를 실질적으로 억제하는 한편, 디바이스(900)에 입사되는 외부 광의 더 큰 비율은 제1 웰 영역(901)을 통해 투과될 것이다.

예를 들어, 제1 웰 영역(901)에서 디바이스(900)의 광 투과율은 가시 파장(예를 들어, 약 390 nm 내지 약 700 nm) 및/또는 적외선 파장에 대응되는 전자기 스펙트럼의 일 부분에 대해 약 30% 초과, 약 40% 초과, 약 50% 초과, 약 60% 초과, 약 65% 초과, 약 70% 초과, 약 75% 초과, 약 80% 초과, 약 85% 초과, 초과 약 90% 또는 약 95% 초과일 수 있다. 적외선 파장의 예는 약 700 nm 내지 약 1 mm, 약 750 nm 내지 약 5000 nm, 약 750 nm 내지 약 3000 nm, 약 750 nm 내지 약 1400 nm, 및 약 850 nm 내지 약 1200 nm를 포함하지만 이에 한정되지 않는다. 일부 실시형태에서, 제1 웰 영역(901)에서 디바이스(900)의 광 투과율은, 약 400 nm 내지 약 1400 nm, 약 420 nm 내지 약 1200 nm, 또는 약 430 nm 내지 약 1100 nm의 파장에 대응되는 전자기 스펙트럼의 일 부분에 대해 약 30% 초과, 약 40% 초과, 약 50% 초과, 약 60% 초과, 약 65% 초과, 약 70% 초과, 약 75% 초과, 약 80% 초과, 약 85% 초과, 초과 약 90% 또는 약 95% 초과일 수 있다.

도 11a는 각 제1 웰 영역(901)에 단일의 제1 웰(911)이 제공되는 실시형태에 따른 전계발광 디바이스(900b)의 일 부분을 도시한다. 예를 들어, 각각의 제1 웰 영역(901)에 단일 제1 웰(911)을 제공하는 것은 내부에 임의의 뱅크 재료의 존재를 생략함으로써 제1 웰 영역(901)을 통한 더 높은 광 투과율을 달성하기 위한 일부 경우에 특히 유리할 수 있다. 제1 웰 영역(901)에서 뱅크 재료를 감소시키는 것은 임의의 바람직하지 않은 광 간섭의 가능성을 잠재적으로 감소시킬 수 있다고 상정된다. 도 11a의 실시형태에서, 제1 웰(911)은 실질적으로 뱅크 재료가 없다.

각각의 제1 웰(911) 및 각각의 제2 웰(911')은 실질적으로 사각형인 것으로 도시되지만, 각각의 웰(911, 911')은 임의의 모양일 수 있다. 예를 들어, 각각의 제1 웰(911) 및 각각의 제2 웰(911')은 다각형(삼각형, 사각형, 오각형, 육각형, 칠각형 또는 팔각형을 포함하지만 이에 한정되지 않음), 타원, 또는 다른 모양 및 구성으로서 형성될 수 있다.

도 14는 각각의 제1 웰(911)이 실질적으로 원형인 실시형태에 따른 전계발광 디바이스(900c)의 일 부분을 도해한다. 어떠한 특정 이론에 구애됨 없이, 비-다각형 형상을 갖는 제1 웰(911)을 제공하는 것은 광 투과성 제1 웰 영역(901)의 존재 또는 이러한 영역의 존재로 인해 유발되는 임의의 바람직하지 않은 광 간섭을 관찰자가 검출할 가능성을 감소 시키거나 완화시킬 수 있다고 상정된다. 예를 들어, 다각형 제1 웰(911)의 반복 패턴은 제1 웰(911)의 선형 세그먼트(들)가 하나 이상의 이웃하거나 인접한 제1 웰(들)(911)의 선형 세그먼트(들)와 정렬되게 할 수 있고, 따라서, 일반적인 관찰 거리에서 이러한 디바이스를 보는 관찰자는 이러한 정렬로 인해 패널에서 가시적인 선 또는 기타 패턴을 관찰할 수 있다. 제1 웰(911)의 형상으로부터 선형 세그먼트를 생략함으로써, 이러한 선 또는 패턴이 관찰될 가능성이 감소될 수 있으며, 따라서 적어도 일부 경우에 사용자 경험을 향상시킬 수 있다고 상정된다.

도 15는 각각의 제1 웰(911)이 실질적으로 팔각형인 실시형태에 따른 전자 발광 디바이스(900d)의 일 부분을 도시한다. 각각의 제1 웰(911)이 다각형인 실시형태에서, 4, 5, 6, 7, 8 개 또는 그 이상의 실질적으로 선형 세그먼트를 포함하는 것은, 관찰자가 광 투과성 제1 웰 영역(901)의 존재 또는 디바이스에 이러한 영역이 포함되어 발생되는 가시적 패턴을 검출할 가능성을 감소시킬 수 있다고 상정된다.

일부 실시형태에서, 각각의 제1 웰 영역(901)은 도 9, 도 11a, 도 14 및 도 15에 도시된 바와 같이 각각의 제2 웰 영역(903)에 인접되게 배열된다. 일부 실시형태에서, 각각의 제1 웰 영역(901) 및 각각의 제2 웰 영역(903)은 서로 실질적으로 동일하게 구성된다. 예를 들어, 각각의 제1 웰 영역(901) 및 각각의 제2 웰 영역(903)은 서로 실질적으로 동일한 치수, 형상 및/또는 레이아웃을 가질 수 있다. 이런 방식으로, 광 투과 부분을 포함하는 디바이스는 제조 장비 및/또는 공정에 중대한 변경을 도입하지 않고 제조될 수 있다. 예를 들어, 반도체 층(1048)의 특정 증착 단계 동안, 하나 이상의 미세 금속 마스크(FMM)가 특정 서브픽셀 영역에서 특정 재료(예를 들어, 전계발광 층 및 전하 차단 층)을 선택적으로 증착하기 위해 일반적으로 사용될 수 있다. 디바이스 레이아웃을 크게 변경하면 구현하기 위해서 상대적으로 비용과 시간이 많이 소비된다. 예를 들어, 디바이스 레이아웃 변경에는 FMM 설계에 대한 수정이 포함될 수 있다. 그러나, 여기에 설명된 공정 및 디바이스 구조는 FMM 및 증발 절차와 호환될 수 있으므로, 광 투과 영역을 갖는 디바이스를 생산하는 데 있어 중요한 설계 및 공정 변경을 완화할 수 있다.

일부 실시형태에서, 제1 웰 영역(901) 및 제2 웰 영역(903)은 실질적으로 반복되는 패턴으로 배열된다. 일부 실시형태에서, 제1 웰 영역(901)에 대응되는 디바이스의 면적은 제2 웰 영역(903)에 대응되는 면적보다 더 크다. 예를 들어, 이러한 구성은 디바이스를 통한 전체 광 투과율을 증가시킬 수 있다. 일부 실시형태에서, 제1 웰 영역(901)에 대응되는 영역은 제2 웰 영역(903)에 대응되는 영역보다 더 작다. 예를 들어, 이러한 구성은 디바이스의 총 방출 영역을 증가시킬 수 있고, 디바이스의 밝기 및/또는 수명을 향상시키는 데 바람직할 수 있다.

일부 실시형태에서, 각각의 제2 웰 영역(903)은 픽셀에 대응된다. 본원에서 사용되는 픽셀은 일반적으로 이미지를 표시하기 위한 디바이스의 최소 반복 단위를 의미한다. 예를 들어, 픽셀은 예를 들어, 적색, 녹색 및 청색 서브픽셀(들)을 포함할 수 있는 하나 이상의 서브픽셀을 포함할 수 있다. 다른 실시예에서, 픽셀은 적색, 녹색, 청색 및 백색 서브픽셀을 포함할 수 있다. 일부 실시형태에서, 각각의 제2 웰 영역(903)은 제1 웰 영역(901)을 포함하거나 둘러싼다. 예를 들어, 하나 이상의 제1 웰(911)이 디바이스의 픽셀을 형성하기 위해 제2 웰(911') 그룹 사이에 배열되거나 이 그룹 가운데에 산재될 수 있다. 예를 들어, 2 개 이상의 제1 웰(911)이 단일 제2 웰 영역(903) 내에 제공될 수 있다.

도 11b는, 반도체 층(1048)이 디바이스(900)에서 단일 모놀리식 또는 연속 층으로서 제공되는 일 실시형태에 따른 디바이스(900")의 단면도를 도시한다. 예를 들어, 반도체 층(1048)은 제1 웰 영역(901), 제2 웰 영역(903) 및 중간 영역(905)에 배치되도록 배열된다. 도시된 실시형태에서, 반도체 층(1048)의 표면을 코팅하기 위해 계면 코팅물(1070)이 제공된다. 예를 들어, 계면 코팅물(1070)은 또한, 제1 웰 영역(901), 제2 웰 영역(903), 및 중간 영역(905)을 실질적으로 덮기 위해 단일 모놀리식 또는 연속 코팅물로서 제공될 수 있다. 제1 웰 영역(901)에서, 핵생성 억제 코팅물(1072)은 계면 코팅물(1070) 위에 배치된다. 제2 웰 영역(903)에서, 전도성 코팅물(1078)은 계면 코팅물(1070) 위에 배치된다. 예를 들어, 제2 웰(911 ')에서, 계면 층(1070)은 일반적으로 전도성 코팅물(1078) 및 반도체 층(1048) 둘 모두와 직접 물리적으로 접촉되도록 배열된다. 제1 전극(1044)은 또한, 반도체 층(1048)과 물리적으로 그리고 전기적으로 직접 접촉되도록 배열된다. 도 5a 내지 도 5f 및 도 6의 것들을 포함하지만 이에 한정되지 않는 본원에 설명된 다른 실시형태들에 관하여 설명된 중간 영역의 세부 사항은 도 11b의 실시형태에도 유사하게 적용될 수 있다. 예를 들어, 디바이스(900")의 제조 동안, 반도체 층(1048)의 적어도 일 부분은 반도체 층(1048)의 연속적인 구조체의 증착을 초래하도록 개방 마스크를 사용하여 증착될 수 있다. 유사하게, 계면 코팅물(1070)은 개방 마스크 증착 공정을 사용하여 증착될 수 있다.

일부 실시형태에서, 계면 코팅물(1070)은 알칼리 금속, 알칼리 토금속, 알칼리 또는 알칼리 토금속의 불화물, 알칼리 토금속의 산화물, 희토류 원소, 희토류 원소의 불화물, 희토류 원소의 산화물, 풀러린, 및 전술된 것들의 둘 이상의 혼합물로부터 선택된 재료를 포함한다. 이러한 재료들의 예들은 리튬(Li), 이테르븀(Yb), 불화 이테르븀(YbF₃), 불화 마그네슘(MgF₂), 및 불화 세슘(CsF)을 포함하지만 이에 한정되지 않는다. 일부 실시형태에서, 계면 코팅물(1070)은 전자 주입 층을 형성하기 위해서 사용되는 재료를 포함한다. 일부 실시형태에서, 둘 이상의 재료가 혼합되어 계면 코팅물(1070)을 형성할 수 있다. 일반적으로, 계면 코팅물(1070)은 핵생성 촉진 코팅물이다.

일부 실시형태에서, 계면 코팅물(1070)은 원소 은(Ag)이 실질적으로 없거나, 이를 함유하지 않는다. 일부 실시형태에서, 계면 코팅물(1070)은 원소 마그네슘(Mg)이 실질적으로 없거나, 이를 함유하지 않는다. 추가 실시형태에서, 제1 웰 영역(901)에 대응하는 디바이스의 부분은 원소 은 또는 마그네슘이 실질적으로 없거나, 이를 함유하지 않는다. 예를 들어, 계면 코팅물(1070)에 은 및/또는 마그네슘이 포함되면 제1 웰 영역(901)에서 광 투과율이 감소될 수 있으므로 바람직하지 않다는 점이 밝혀졌다. 예를 들어, 1 nm 두께의 Ag 층에 의해 형성된 계면 코팅물(1070)을 사용하여 제조된 디바이스는 3 nm 두께의 Yb 층에 의해 형성된 계면 코팅물(1070)을 사용하여 제조된 다른 디바이스보다 더 낮은 광 투과율을 나타내는 것으로 밝혀졌다. 구체적으로, 450 nm의 파장에서, Ag를 계면 층으로서 사용하여 제작된 디바이스의 광 투과율은 약 29% 인 반면, Yb를 계면 층으로서 하용하여 제작된 디바이스의 투과율은 약 42%였다. 전자기 스펙트럼의 적외선 및 근적외선 부분뿐만 아니라 가시 광선 부분에 걸친 광선 투과율은 또한, Yb를 사용하여 제조된 샘플과 비교하여 Ag를 사용하여 제조된 샘플에서 감소되는 것으로 밝혀졌다. 또한, 전자기 스펙트럼의 가시적 부분에 걸친 광 투과율의 레벨의 변동성은 Yb를 사용하여 제조된 샘플에 비해 Ag를 사용하여 제조된 샘플에서 더 큰 것으로 밝혀졌다. 구체적으로, Ag를 사용하여 제조된 샘플은 가시 범위에 걸친 광 투과율에서 약 33%의 최대 차이를 보였으나, Yb를 사용하여 제조된 샘플은 광 투과율에서 약 20%의 최대 차이를 보였다. 파장에 따른 광 투과율의 높은 변동성은 디바이스를 통해 투과되는 빛이 컬러로 보이게 할 수 있으며 일반적으로 바람직하지 않다.

일부 실시형태에서, 계면 코팅물(1070)은 원소 이테르븀, 이테르븀의 불화물, 이테르븀의 산화물, 및 마그네슘의 불화물로부터 선택된 재료를 포함한다.

일부 실시형태에서, 웰들(911, 911') 내의 반도체 층(1048)은 웰마다 다를 수 있다. 예를 들어, 청색 서브픽셀에 대응되는 웰에 배치된 반도체 층(1048)은 적색 또는 녹색 서브픽셀에 대응되는 다른 웰에 배치된 반도체 층(1048)과 다른 재료를 포함할 수 있다. 예를 들어, 특정 실시형태에서, 반도체 층(1048)의 부분은 공통 층으로서(예를 들어, 연속적인 또는 단일 모놀리식 구조체로서) 제공될 수 있는 반면, 반도체 층(1048)의 적어도 일 부분은 패턴화된 개별 구조체로서 제공된다.

일부 실시형태에서, 디바이스는 실질적으로 불투명, 광 감쇠, 반사 및/또는 광 흡수 인 백플레인의 특정 요소가 제1 웰 영역(901)으로부터 생략되도록 구성된 백플레인을 포함한다. 예를 들어, 백플레인은 일반적으로 복수의 TFT 및 전도성 트레이스를 포함한다. TFT 및 전도성 트레이스를 형성하기 위해서 사용되는 재료는 일반적으로 상대적으로 낮은 광 투과율을 나타내므로, 디바이스의 광 투과 영역(예를 들어, 제1 웰 영역(901))으로부터 이들을 생략하는 것이 적어도 일부 경우에 유리할 수 있다. 예를 들어, 이러한 요소는 백플레인에 있는 이러한 요소의 존재가 디바이스를 통한 광 투과율에 실질적으로 영향을 미치지 않도록 제2 웰 영역(903)에 배열될 수 있다. 추가로, 일부 실시형태에서, 백플레인의 하나 이상의 층이 제1 웰 영역(901)으로부터 선택적으로 제거될 수 있다. 예를 들어, 버퍼 층(1012), 반도체 활성 층, 게이트 절연 층(1016), 층간 절연 층(1020) 및 절연 층(1042) 중 하나 이상은 제1 웰 영역(901)에 대응되는 디바이스의 부분으로부터 생략될 수 있다.

전술된 다양한 실시형태에 따른 디바이스는 추가적인 층 및/또는 코팅물을 포함할 수 있다. 예를 들어, 디바이스는 인덱스 매칭 코팅물, 아웃커플링 층, 및 박막 캡슐화(TFE) 층을 포함하는 캡슐화 층(들)을 더 포함할 수 있다. 예를 들어, 아웃 커플 링 층은 핵생성 억제 코팅물(1072) 및 전도성 코팅물(1078) 위에 있는 제1 웰 영역(901) 및 제2 웰 영역(903) 위에 공통 층으로서 제공될 수 있다. 추가 실시예에서, 캡슐화 층(들)은 아웃커플링 층을 덮도록 추가적으로 제공될 수 있다.

1개 또는 4개의 웰을 갖는 제1 웰 영역 및 제2 웰 영역 각각에 대해 다양한 실시형태가 도시되고 설명되었지만, 각각의 웰 영역에는 임의의 수의 웰이 제공될 수 있다는 점이 이해될 것이다. 예를 들어, 1, 2, 3, 4, 5, 또는 6개 이상의 웰이 각각의 웰 영역에 제공될 수 있다.

일 양태에서, 전자 디바이스가 제공된다. 전자 디바이스는 디스플레이 패널을 포함한다. 디스플레이 패널은 복수의 제1 웰 영역 및 복수의 제2 웰 영역을 포함한다. 일부 실시형태에서, 복수의 제1 웰 영역은 디스플레이 패널의 광 투과 영역에 대응되고, 복수의 제2 웰 영역은 디스플레이 패널의 광 방출 영역에 대응된다. 디바이스는 센서를 더 포함하고, 센서는 디스플레이 패널 뒤에 배열된다. 일부 실시형태에서, 센서의 적어도 일 부분은 디바이스에 입사되는 전자기 복사를 검출하기 위해 적어도 하나의 제1 웰 영역과 오버랩되도록 배열된다.

도 12a는, 복수의 제1 웰 영역(901) 및 복수의 제2 웰 영역(903)을 포함하는 패널(900)이 제공되는 일 실시형태에 따른 디바이스(1300)의 개략도를 도시한다. 디바이스(1300)에서 패널(900) 뒤에 제1 센서(1221)가 배열된다. 제1 센서(1221)는 감지 요소를 포함하는 제1 센서(1221)의 적어도 일 부분이 하나 이상의 제1 웰 영역(901)과 오버랩되도록 구성되게끔 배열된다. 이러한 방식으로 디바이스(1300)를 구성함으로써, 제1 센서(1221)는 전자기 복사(1250)가 디바이스의 제1 웰 영역(901)을 통해 투과될 때 디바이스(1300)에 입사되는 전자기 복사(1250)를 검출 할 수 있다. 사용자(1210)는 참조로서 도 12a에 도시된다.

도 12b는, 디바이스(1300a)가 제1 이미터(1231) 및 제1 수신기(1222)를 포함하는 실시형태에 따른 디바이스(1300a)의 개략도를 도시한다. 제1 이미터(1231) 및 제1 수신기(1222)는 모두 디스플레이 패널(900) 뒤에 배열되고, 제1 이미터(1231)의 적어도 일 부분이 제1 웰 영역들(901) 중 하나 이상과 오버랩되도록, 그리고 제1 수신기(1222)의 적어도 일 부분은 제1 웰 영역(901) 중 하나 이상과 오버랩되도록 구성된다. 예를 들어, 제1 이미터(1231) 및 제1 수신기(1222)는 사용자(1210)의 생체 판독값(biometric reading)을 검출하도록 구성될 수 있다. 도시된 실시형태에서, 예를 들어, 제1 이미터(1231)는 전자기 복사(1261)를 사용자(1210)를 향해 방출하도록 구성된다. 전자기 복사(1261)는 디스플레이 패널(900)의 제1 웰 영역(901)을 통해 투과될 수 있다. 전자기 복사(1261)가 사용자(1210)에게 입사되면, 복사의 일 부분은 참조 번호 1263으로 표시된 바와 같이 디바이스(1300a)를 향해 다시 반사된다. 반사된 전자기 복사(1263)는 다음으로, 디스플레이 패널의 제1 웰 영역(901)을 통해 투과되어 제1 수신기(1222)에 의해 검출된다.

도 12c는, 제1 이미터(1231), 제1 수신기(1222) 및 제1 센서(1222')를 포함하는 디바이스(1300b)의 또 다른 실시형태를 도시한다. 이러한 실시형태에서, 제1 이미터(1231) 및 제1 수신기(1222)는 사용자(1210)의 생체 판독값을 검출하도록 구성되고, 제1 센서(1222')는 디바이스(1300b)에 입사되는 전자기 복사(1250)를 검출하도록 구성될 수 있다. 예를 들어, 제1 이미터(1231) 및 제1 수신기(1222)는 안면 인식 시스템을 포함할 수 있고, 제1 센서(1222 ')는 카메라 일 수 있다.

이해되는 바와 같이, 임의의 수의 센서 및 이미터가 다른 실시형태에서 디바이스에 제공될 수 있다. 센서 및 이미터 유형의 실시예는 생체 정보를 결정하도록 구성된 것(예를 들어, 얼굴 검출, 홍채 검출, 지문 감지, 혈당 센서 등)을 포함한다. 센서의 다른 실시예는 카메라 센서와 같은 광학 이미지를 캡처하도록 구성된 것을 포함한다. 일부 실시형태에서, 하나 이상의 센서가 스펙트럼의 가시 부분에서 전자기 복사를 검출하도록 구성된다. 일부 실시형태에서, 하나 이상의 센서가 스펙트럼의 적외선 부분에서 전자기 복사를 검출하도록 구성된다. 예를 들어, 디바이스는 적외선을 방출하도록 구성된 제1 이미터, 적외선을 검출하기 위한 제1 센서, 및 스펙트럼의 가시 부분에서 전자기 복사를 검출하기 위한 제2 센서를 포함할 수 있다.

도 16은 일부 실시형태에 따른 전자 디바이스(1300)의 블록도이다. 일부 실시형태에서, 전자 디바이스(1300)는 스마트 폰, 모바일 디바이스, 랩톱, 태블릿 또는 신호 처리 기능을 갖춘 기타 디바이스와 같은 휴대용 전자 디바이스이다. 전자 디바이스(1300)는 프로세서(1612), 메모리 제어기(1614), 주변 디바이스 인터페이스(1616), 메모리(1620) 및 입출력(I/O) 시스템(1630)을 포함한다. 전자 디바이스(1300)의 다양한 구성 요소 또는 서브 시스템은 하나 이상의 신호 라인(1603)을 통해 서로 통신할 수 있다.

일부 실시형태에서, 메모리(1620)는 랜덤 액세스 메모리(RAM)뿐만 아니라 하나 이상의 고체 상태 메모리 디바이스와 같은 비휘발성 메모리를 선택적으로 포함한다. 프로세서(1612)와 같은 전자 디바이스(1300)의 다른 구성 요소에 의한 메모리(1620) 로의 액세스는 메모리 제어기(1614)에 의해 선택적으로 제어된다. 일부 실시형태에서, 메모리(1620)에 저장된 소프트웨어 구성 요소는 디바이스(1300)의 다양한 기능을 수행하기 위한 운영 체제 및 명령어 세트를 포함한다. 프로세서(1612)는 메모리(1620)에 저장된 다양한 소프트웨어 프로그램 및/또는 명령어 세트를 실행하거나 실시하여 전자 디바이스(1300)의 다양한 기능을 수행하고 데이터를 처리한다.

일부 실시형태에서, 주변기기 인터페이스(1616)는 I/O 시스템(1630)의 다양한 구성 요소에 액세스하기 위해 사용된다. I/O 시스템(1630)은 일반적으로 다양한 모듈 및 관련 컨트롤러를 포함한다. 도시된 실시형태에서, I/O 시스템(1630)은 디스플레이 모듈(1633), 센서(1637) 및 기타 I/O 모듈(1649)을 포함한다. 예를 들어, 센서(1637)는 하나 이상의 광학 센서를 포함할 수 있다. 도시된 실시형태에서, 센서(1637)는 카메라 모듈(1639), 생체 인식(biometric) 모듈(1641) 및 주변 광 센서 모듈(1643)을 포함한다. 예를 들어, I/O 시스템(1630)은 추가적으로 오디오 입력 및 출력, 근접 센서 및 제어기, 가속도계(들)를 포함할 수 있다. 일부 실시형태에서, 디스플레이 모듈(1633)은 패널(900)을 포함한다. 일부 실시형태에서, 센서들(1637)의 모듈들 중 적어도 하나는 디스플레이 모듈(1633)의 패널(900) 뒤에 배열된다. 예를 들어, 카메라 모듈(1639) 및/또는 생체 인식 모듈(1641)은 관찰자(1210)가 이러한 센서의 위치를 쉽게 식별할 수 없도록 관찰자(1210)에 대해 패널(900) 뒤에서 디바이스(1300)에 통합될 수 있다. 예를 들어, 도 12c의 실시형태를 참조하면, 제1 센서(1222')는 카메라 모듈(1639)을 포함할 수 있고, 제1 이미터(1222) 및 제1 수신기(1231)는 함께 생체 인식 모듈(1641)을 포함할 수 있다.

일부 실시형태에서, 주변기기 인터페이스(1616), 프로세서(1612) 및 메모리 제어기(1614)는 선택적으로 단일 칩(1610) 상에 구현된다. 일부 다른 실시형태에서, 이들은 선택적으로 별도의 칩에 구현된다.

전자 디바이스(1300)는 일 예이며, 전자 디바이스(1300)는 선택적으로, 도시된 것보다 더 많거나 더 적은 구성 요소를 포함할 수 있고, 선택적으로 둘 이상의 구성 요소를 결합하거나, 선택적으로 구성 요소의 상이한 구성 또는 배열체를 가질 수 있다는 점이 이해될 것이다. 도 16에 도시된 다양한 구성 요소는 하나 이상의 신호 처리 및/또는 특정 용도 지향 집적 회로(application specific integrated circuit)를 포함하는 하드웨어, 소프트웨어, 펌웨어 또는 이들의 조합으로 구현된다. 일부 실시형태에서, 전자 디바이스(1300)는 RF(radio frequency)신호를 송수신하는 RF 모듈을 포함한다. 예를 들어, 이러한 RF 모듈은 트랜시버, 하나 이상의 증폭기, 튜너, 발진기, 디지털 신호 프로세서, CODEC 칩셋, 가입자 확인 모듈(SIM: subscriber identity module) 카드, 메모리 등을 포함할 수 있다. RF 모듈은 이동 통신 글로벌 시스템(GSM: Global System for Mobile Communications), EDGE(Enhanced Data GSM Environment), 고속 하향 패킷 접속(HSDPA: high-speed downlink packet access), 고속 상향 패킷 접속(HSUPA: high-speed uplink packet access), 에브도 무선통신 기술(EV-DO: Evolution, Data-Only), HSPA, HSPA +, 듀얼 셀 HSPA(DC- HSPDA), 엘티이(LTE: long term evolution), 근거리 무선통신(NFC: near field communication), 광대역 코드분할 다중접속(W-CDMA: wideband code division multiple access), 코드분할 다중 접속(CDMA: code division multiple access), 시분할 다중 접속(TDMA: time division multiple access), Bluetooth, 와이파이(Wi-Fi: Wireless Fidelity)(예를 들어, IEEE 802.11a, IEEE 802.11b, IEEE 802.11g 및/또는 IEEE 802.11n), 음성 인터넷 프로토콜(VoIP: Voice over Internet Protocol), Wi-MAX, 전자 메일용 프로토콜(protocol for e-mail)(예를 들어, 인터넷 메시지 액세스 프로토콜(IMAP: Internet message access protocol) 및/또는 포스트 오피스 프로토콜(POP: post office protocol)), 인스턴트 메시징(예를 들어, 엑스엠피피(XMPP: Extensible Messaging and Presence Protocol), SIMPLE(Instant Messaging and Presence Leveraging Extensions), IMPS(Instant Messaging and Presence Service)) 및/또는 휴대전화 단문서비스(SMS: Short Message Service) 또는 기타 적절한 통신 프로토콜을 포함하되 이에 한정되지 않는 임의의 수의 통신 표준을 사용하여 통신하도록 구성될 수 있다.

일부 실시형태에서, 디바이스(1300)는 다른 입력 또는 제어 디바이스를 더 포함하거나 이에 연결될 수 있다. 예를 들어, 이러한 입력 또는 제어 디바이스는 물리적 버튼, 다이얼, 슬라이더 스위치 등을 포함한다.

일부 실시형태에서, 전자 디바이스(1300)는 다양한 구성 요소에 전력을 공급하기 위한 전력 시스템을 포함한다. 예를 들어, 전원 시스템은 전원 관리 시스템, 하나 이상의 전원(예를 들어, 배터리), 충전 시스템, 정전 감지 회로, 전력 변환기 또는 인버터, 전력 상태 표시기(예를 들어, 발광 다이오드(LED)), 및 휴대용 디바이스의 전력 생성, 관리 및 분배와 관련된 임의의 다른 구성 요소를 선택적으로 포함한다.

도 13a 내지 도 13d는 다양한 실시형태에 따른 전자 디바이스를 도시하며, 이 디바이스는 복수의 제1 픽셀을 포함하는 제1 부분 및 복수의 제2 픽셀을 포함하는 제2 부분을 갖는 패널을 포함한다. 복수의 제1 픽셀은 제1 픽셀 밀도로 배열된다. 복수의 제2 픽셀은 제2 픽셀 밀도로 배열된다. 일부 실시형태에서, 제1 픽셀 밀도는 제2 픽셀 밀도보다 더 작다. 일부 실시형태에서, 제1 픽셀 밀도는 제2 픽셀 밀도의 약 절반이다. 일부 실시형태에서, 제1 부분에서 디바이스의 광 투과율은 제2 부분에서보다 더 크다. 일부 실시형태에서, 제1 부분에서 디바이스의 개구율은 제2 부분에서보다 더 작다. 일부 실시형태에서, 각각의 제1 픽셀은 복수의 제1 서브픽셀을 더 포함하고, 각각의 제2 픽셀은 복수의 제2 서브픽셀을 더 포함하고, 복수의 제1 서브픽셀은 복수의 제2 서브픽셀과 실질적으로 동일하게 배열된다. 일부 실시형태에서, 제1 부분은 전자 디바이스에서 제2 부분에 인접하게 배열된다. 일부 실시형태에서, 제1 부분은 전자 디바이스의 가장자리에 근위로 배열된다.

일부 실시형태에서, 제1 부분에서 디바이스의 개구율은 제2 부분에서와 실질적으로 동일하다. 예를 들어, 제1 픽셀 밀도는 적어도 일부 실시형태에서 제2 픽셀 밀도보다 더 작지만, 광 방출 영역에 대응되는 디바이스 영역의 비율은 제1 부분 및 제2 부분에서 실질적으로 동일할 수 있다. 일부 실시형태에서, 제1 픽셀의 크기는 제2 픽셀의 크기보다 더 크다. 예를 들어, 디바이스의 제1 부분과 제2 부분 사이의 인지된 밝기의 차이와 같은, 디바이스를 사용하는 관찰자의 경험의 불일치를 줄이기 위해 디바이스의 상이한 부분들에 상이한 크기들을 갖는 픽셀들을 제공하는 것이 특히 유리할 수 있다. 제1 픽셀 밀도가 제2 픽셀 밀도의 약 절반인 일부 실시형태에서, 제1 픽셀의 평균 크기는 제2 픽셀의 평균 크기의 약 두 배이다. 예를 들어, 픽셀의 크기는 이러한 픽셀이 차지하는 디바이스의 영역에 대응될 수 있다. 예를 들어, 픽셀의 면적은 m²와 같은 단위를 사용하여 표시될 수 있다.

일부 실시형태에서, 디바이스는 제2 부분의 제2 픽셀보다 제1 부분의 제1 픽셀에 더 큰 전류 밀도를 적용하도록 구성될 수 있다. 이런 방식으로, 예를 들어, 디바이스의 제1 부분과 제2 부분 사이의 인지된 밝기 차이와 같은 디바이스 성능의 잠재적인 불일치가 감소될 수 있다.

이제 도 13a를 참조하면, 제1 부분(1303) 및 제2 부분(1305)을 갖는 디바이스(1300c)가 도시된다. 제1 부분(1303)은 디바이스(1300c)의 가장자리에 또는 이 근처에 배열된다. 예를 들어, 제1 부분(1303)은 디바이스(1300c)의 상부 가장자리를 따라 배열될 수 있다.

도 13b에서, 디바이스(1300d)는 디바이스(1300d)의 일 가장자리를 따라 배열된 제1 부분(1303) 및 다른 가장자리를 따라 배열된 다른 제1 부분(1303')을 포함한다. 이런 방식으로, 제2 부분은 제1 부분(1303)과 다른 제1 부분(1303') 사이에 배열된다.

도 13c에서, 디바이스(1300e)는 디바이스(1300e)의 가장자리로부터 떨어져 배열된 제1 부분(1303)을 포함한다. 예를 들어, 제1 부분(1303)은 제1 부분(1303)의 둘레가 제2 부분(1305)에 의해 둘러싸이도록 배열될 수 있다.

도 13d에서, 디바이스(1300f)는 복수의 제1 부분(1303)을 포함한다. 예를 들어, 각각의 제1 부분은 각각의 제1 부분의 둘레가 제2 부분(1305)에 의해 둘러싸이도록 배열될 수 있다.

일부 실시형태에서, 제1 부분(1303)은 광 투과 부분 및 광 방출 부분을 포함한다. 예를 들어, 제1 부분(1303)은 제1 웰 영역 및 제2 웰 영역이 제공되는 상기 다양한 실시형태에서 설명된 패널 구조체를 포함할 수 있다. 예를 들어, 제1 웰 영역은 광 투과 부분에 대응될 수 있고, 제2 웰 영역은 광 방출 부분에 대응될 수 있다. 일부 실시형태에서, 제2 부분(1305)은 광 방출 부분을 포함하고, 광 투과 부분을 생략한다(또는 더 작은 밀도의 광 투과 부분을 포함함). 예를 들어, 제2 부분(1305)은, 제1 웰 영역이 생략되고 추가적인 제2 웰 영역이 생략된 제1 웰 영역 대신에 제공되는 상기 다양한 실시형태에서 설명된 패널 구조체를 포함할 수 있다.

일 양태에서, 디스플레이 디바이스가 제공되며, 여기서 디스플레이 디바이스는 제1 픽셀 밀도를 갖는 제1 부분 및 제2 픽셀 밀도를 갖는 제2 부분을 포함한다. 일부 실시형태에서, 제1 픽셀 밀도는 제2 픽셀 밀도보다 더 작다. 일부 실시형태에서, 제1 부분은 제2 부분보다 더 큰 광 투과율을 나타낸다.

능동 구동형 OLED(AMOLED: active-matrix OLED) 디스플레이 디바이스를 묘사하는 전술된 실시형태에서 예시된 디바이스를 캡슐화하기 위해 배리어 코팅물(미도시)이 제공될 수 있다. 이해되는 바와 같이, 이러한 배리어 코팅물은 산화되기 쉬울 수 있는 유기층 및 캐소드를 포함하는 다양한 디바이스 층이 습기 및 주변 공기에 노출되는 것을 방지할 수 있다. 예를 들어, 배리어 코팅물은 프린팅, 화학 기상 증착(CVD: chemical vapor deposition), 스퍼터링, 원자 층 증착(ALD: atomic layer deposition), 이들의 임의의 조합, 또는 임의의 다른 적절한 방법에 의해 형성된 박막 캡슐화물일 수 있다. 상기 배리어 코팅은 또한 접착제를 사용하여 상기 디바이스 상에 미리 형성된 배리어 막을 적층함으로써 제공될 수 있다. 예를 들어, 상기 배리어 코팅물은 유기 재료, 무기 재료 또는 양쪽 모두의 조합을 포함하는 다층 코팅물일 수 있다. 상기 배리어 코팅물은 일부 실시형태에서 게터(getter) 재료 및/또는 건조제를 더 포함할 수 있다.

일부 실시형태에서, 디바이스는 OLED 디스플레이 디바이스이다. 예를 들어, 이러한 디바이스는 AMOLED 디스플레이 디바이스일 수 있다. 반도체 층은 일반적으로 이미터 층을 포함한다. 이미터 층은 예를 들어, 호스트 재료를 이미터 재료로 도핑함으로써 형성될 수 있다. 이미터 재료는 예를 들어, 형광 이미터, 인광 이미터 또는 TADF 이미터일 수 있다. 복수의 이미터 재료는 또한, 이미터 층을 형성하기 위해 호스트 재료 안으로 도핑될 수 있다. 반도체 층은 정공 주입 층, 정공 수송 층, 전자 차단 층, 정공 차단 층, 전자 수송 층, 전자 주입 층, 및/또는 임의의 추가 층을 더 포함할 수 있다.

계면 코팅물을 형성하기 위해 표면 상에 증착된 재료의 양은 하나의 단층보다 많거나 적을 수 있다는 점이 이해될 것이다. 예를 들어, 표면은 계면 코팅물 재료의 0.1 단층, 1 단층, 또는 10 단층 이상을 증착하여 처리될 수 있다. 핵생성 억제 코팅물을 형성하기 위해 표면 상에 증착된 핵생성 억제 재료의 양은 일반적으로 약 1 단층 이상일 것이다. 본원에서 사용되는 바와 같이, 재료의 1 단층을 증착하는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 원하는 부분을 덮는 재료의 양을 지칭한다. 유사하게는, 본원에 사용된 재료의 0.1 단층을 증착하는 것은 재료의 구성 분자 또는 원자의 단일 층으로 표면의 원하는 부분의 10%를 덮는 재료의 양을 지칭한다. 예를 들어, 분자 또는 원자의 스택킹 또는 클러스터링 가능성으로 인해 증착된 재료의 실제 두께가 불균일할 수 있다. 예를 들어, 재료의 1 단층을 증착하면 표면의 일부 영역이 재료에 의해 덮이지 않을 수 있는 반면, 표면의 다른 영역은 위에 증착된 다수의 원자 또는 분자층을 가질 수 있다.

예를 들어, 핵생성 억제 코팅물의 두께 또는 전도성 코팅물의 두께와 같은 본원의 다양한 실시형태에서 설명된 코팅물의 두께는 이러한 코팅물의 일 부분에서의 두께 또는 코팅물의 관련 부분 또는 영역에서의 평균 두께를 지칭 할 수 있다는 점이 이해될 것이다. 예를 들어, 일 부분 또는 영역에 걸쳐 균일하지 않은 두께 프로파일을 갖는 코팅물은 전체 부분 또는 영역에 걸쳐 코팅물 두께를 측정하고 평균 값을 계산함으로써 결정되는 평균 두께를 가질 수 있다. 예를 들어, 두께는 일반적으로 주사 전자 현미경(SEM), 터널링 전자 현미경(TEM), 프로파일로미터(profilometer), 원자 힘 현미경(AFM) 및 주사 터널링 현미경(STM)을 포함하지만 이에 한정되지 않는 다양한 기기 및/또는 이미징 도구에 의해 측정될 수 있다.

본원에서 사용되는 용어 "풀러린"은 탄소 분자들을 포함하는 재료를 지칭한다. 풀러린 분자들의 예들은 폐쇄된 쉘을 형성하고 형태가 구형 또는 반구형일 수 있는 다중 탄소 원자들을 포함하는 3차원 골격을 포함하는 탄소 케이지 분자들을 포함한다. 풀러린 분자는 C_n으로 지정될 수 있으며, 여기서 n은 풀러린 분자의 탄소 골격 내에 포함된 탄소 원자들의 수에 해당하는 정수이다. 풀러린 분자들의 예들은 C_n을 포함하며, 여기서 n은 C₆₀, C₇₀, C₇₂, C₇₄, C₇₆, C₇₈, C₈₀, C₈₂, 및 C₈₄와 같이 50 내지 250 범위이다. 풀러린 분자들의 추가적인 예들은 단일-벽 탄소 나노튜브들 및 다중-벽 탄소 나노튜브들과 같은 튜브 또는 원통형 모양의 탄소 분자들을 포함한다.

기화(열 기화 및 전자 빔 기화를 포함), 포토리소그래피, 프린팅(잉크 또는 증기 제트 프린팅, 릴 투 릴 프린팅, 및 마이크로 접촉 전사 프린팅을 포함), 유기 기상 증착(OVPD: organic vapor phase deposition), 레이저 유도 열 이미징(LITI: laser induced thermal imaging) 패터닝, 스핀 코팅, 딥 코팅, 스프레이 코팅, 물리적 기상 증착(PVD: physical vapor deposition)(스퍼터링 포함), 화학 기상 증착(CVD: chemical vapor deposition) 및 이들의 조합을 포함하는, 표면에 재료를 선택적으로 증착하기 위한 다양한 공정은 계면 코팅물, 핵생성 억제 코팅물, 및/또는 전도성 코팅물을 증착하기 위해서 사용될 수 있다.

전술된 실시형태들 중 일부는 OLED와 관련하여 설명되었지만, 이러한 공정 및 공정의 결과로 형성된 전도성 코팅물은 활성 층 재료로서 퀀텀닷(quantum dot)을 포함하는 광전자 디바이스를 형성하기 위해서 사용될 수 있다. 예를 들어, 이러한 디바이스는 퀀텀닷을 포함하는 활성 층과 함께 한 쌍의 전극 사이에 배치된 활성 층을 포함할 수 있다. 디바이스는 예를 들어, 전극에 의해 제공되는 전류의 결과로 퀀텀닷 활성 층으로부터 빛이 방출되는 전계발광 퀀텀닷 디스플레이 디바이스일 수 있다. 전도성 코팅물은 이러한 디바이스를 위한 전극을 형성할 수 있다.

핵생성 억제 코팅물을 형성하는 데 이용하기에 적합한 재료들은 약 0.3(또는 30%) 이하 또는 미만, 또는 약 0.2 이하 또는 미만, 약 0.1 이하 또는 미만, 약 0.05 이하 또는 미만, 및 보다 구체적으로, 약 0.03 이하 또는 미만, 약 0.02 이하 또는 미만, 약 0.01 이하 또는 미만, 약 0.08 이하 또는 미만, 약 0.005 이하 또는 미만, 약 0.003 이하 또는 미만, 약 0.001 이하 또는 미만, 약 0.0008 이하 또는 미만, 약 0.0005 이하 또는 미만, 또는 약 0.0001 이하 또는 미만인 전도성 코팅물의 재료에 대한 초기 부착 확률을 나타내거나 이를 특징으로 하는 재료들을 포함한다.

일부 실시형태에서, 핵생성 억제 코팅물을 형성하기 위해 사용하기에 적합한 재료는 방향족 화합물을 포함한다. 적합한 방향족 화합물의 예에는 질소(N), 황(S), 산소(O), 인(P), 불소(F) 및 알루미늄(Al)과 같은 하나 이상의 헤테로 원자를 선택적으로 포함할 수 있는 유기 분자를 포함하는 다환 방향족 화합물을 포함한다. 일부 실시형태에서, 다환 방향족 화합물은 각각 코어 모이어티 및 코어 모이어티에 결합된 적어도 하나의 말단 모이어티를 포함하는 유기 분자를 포함한다. 말단 모이어티의 수는 1개 이상, 2개 이상, 3개 이상 또는 4개 이상일 수 있다. 2개 이상의 말단 모이어티의 경우, 말단 모이어티는 동일하거나 상이할 수 있거나, 말단 모이어티의 서브세트는 동일하지만 적어도 하나의 나머지 말단 모이어티와 상이할 수 있다. 일부 실시형태에서, 적어도 하나의 말단 모이어티는 페닐 모이어티이거나 이를 포함한다. 일부 실시형태에서, 적어도 하나의 말단 모이어티는 tert-부틸페닐 모이어티이거나 이를 포함한다. 일부 실시형태에서, 하나 이상의 말단 모이어티는 고리(cyclic) 또는 다환 방향족 모이어티이거나 이를 포함한다. 다환 방향족 화합물의 예로는 3-(4-비페닐)-4-페닐-5-tert-부틸페닐-1,2,4-트리아졸을 나타내는 TAZ, 8- 하이드록시-퀴놀리나토 리튬을 나타내는 Liq, Bis(2-메틸-8-퀴놀리놀레이트)-4-(페닐페놀라토)알루미늄을 나타내는 BAlq, N-[1,1'-비페닐]-4-일-9,9-디메틸-N-[4-(9-페닐-9H-카르바졸-3-일)페닐]-9H-플루오렌-2-아민을 나타내는 HT211, 2-(4-(9,10-디(나프탈렌-2-일)안트라센-2-일) 페닐)-1-페닐-1H-벤조[d]이미다졸을 지칭하는 LG201, 2-(4-tert-부틸 페닐)-5-(4-비 페닐릴)-1,3,4-옥사디아졸을 나타내는 PBD, 2-(4-비페닐릴)-5-페닐-1,3,4-옥사디아 졸을 나타내는 PBD2, 1,3-비스(N-카르바졸릴)벤젠을 지칭하는 mCP, N,N'-디(1-나프틸)-N,N'-디페닐-(1,1'-비페닐)-4,4'-디아민을 나타내는 NPB, 4-(1-나프탈레닐)-3,5-디페닐-4H-1,2,4-트리아졸을 지칭하는 NTAZ, 3,5-비스[4-(1,1-디메틸에틸)페닐]-4-페닐-4H-1,2,4-트리아졸을 지칭하는 tBuP-TAZ, 2,5-비스(1-나프틸)-1,3,4-옥사디아졸을 지칭하는 BND, 2-tert-부틸-9,10-디(나프트-2-일)안트라센을 지칭하는 TBADN, 4,4'-비스(N-카르바졸릴)-1,1'-비페닐을 지칭하는 CBP, N,N'-디페닐-N,N'-디(2-나프틸)-(1,1'-비페닐)-4,4'-디아민을 나타내는 β-NPB, 9-[1,1'-비페닐]-3-일-9H-카르바졸을 지칭하는 m-BPC, 및 트리스[2-페닐피리디네이토-C2, N]이리듐(III)(또는 트리스[2-페닐피리딘]이리듐(III))을 지칭하는 Ir(ppy)₃ 포함한다. 다환 방향족 화합물의 추가 예는 2019 년 8 월 8 일에 공개된 국제공개 WO 2019/150327호에 기재된 것들을 포함한다.

핵생성 촉진 코팅물을 형성하는 데 사용하기에 적합한 재료는 적어도 약 0.6(또는 60%), 적어도 약 0.7, 적어도 약 0.75, 적어도 약 0.8, 적어도 약 0.9, 적어도 약 0.93, 적어도 약 0.95, 적어도 0.98 또는 적어도 약 0.99의, 전도성 코팅물의 재료에 대한 초기 부착 확률을 보이거나 갖는 것으로 특징된 재료를 포함한다.

실시예

이제 일부 실시형태의 양태가 하기 실시예를 참조하여 도시되고 설명될 것이며, 이는 어떠한 방식으로든 본 개시내용의 범위를 한정하려는 의도가 아니다.

본원의 실시예에 사용되는 바와 같이, 재료의 층 두께에 대한 언급은 언급된 층 두께를 갖는 재료의 균일한 두께 층을 갖는 타겟 표면을 덮는 재료의 양에 대응되는, 타겟 표면(또는 선택적 증착의 경우 표면의 타겟 영역(들)) 상에 증착된 재료의 양을 지칭한다. 예로서, 10 nm의 층 두께를 증착하는 것은 표면 상에 증착된 재료의 양이 10 nm 두께인 재료의 균일한 두께 층을 형성하기 위한 재료의 양에 대응되는 것을 나타낸다. 예를 들어, 분자 또는 원자의 스택킹 또는 클러스터링 가능성으로 인해 증착된 재료의 실제 두께가 불균일할 수 있다는 점이 이해될 것이다. 예를 들어, 10 nm의 층 두께를 증착하는 것은 10 nm 초과의 실제 두께를 갖는 증착된 재료의 일부 부분 또는 10 nm 미만의 실제 두께를 갖는 증착된 재료의 다른 부분을 생성할 수 있다. 표면 상에 증착된 재료의 특정 층 두께는 상기 표면에 걸쳐 증착된 재료의 평균 두께에 대응될 수 있다.

샘플 1은 유리 기판 위에 대략 20 nm 두께의 유기 재료 층을 증착하여 준비되었다. 다음으로, 약 1 nm 두께의 은(Ag) 층이 유기층 표면 위에 증착되었다. 그 후, 약 5 nm 두께의 핵생성 억제 코팅물 층이 Ag 층 위에 증착되면서, Ag 표면의 다른 부분은 핵생성 억제 코팅물이 실질적으로 없거나 이에 의해 덮이지 않게 남겨 두었다. 다음으로, 핵생성 억제 코팅물 표면과 노출된 Ag 표면은 전도성 코팅물의 기화된 플럭스에 노출되어, 노출된 Ag 표면 위에 전도성 코팅물을 선택적으로 증착하여 대략 15 nm 두께의 전도성 코팅물을 형성하였다. 전도성 코팅물은 마그네슘을 포함하였다. 샘플 1의 SEM 이미지는 도 7a, 도 7b 및 도 7c에 제공된다. 핵생성 억제 코팅물이 존재하는 샘플의 부분은 참조 번호 701로 표시되고, 중간 영역에 대응되는 샘플의 부분은 참조 번호 702로 표시되고, 전도성 코팅물로 덮인 샘플의 부분은 참조 번호 703으로 표시된다.

전도성 코팅물 두께가 약 20 nm인 것을 제외하고는 샘플 1과 동일한 절차에 따라 샘플 2가 제조되었다. 샘플 2의 SEM 이미지는 도 8a, 도 8b 및 도 8c에 제공된다. 핵생성 억제 코팅물이 존재하는 샘플의 부분은 참조 번호 801로 표시되고, 중간 영역에 대응되는 샘플의 부분은 참조 번호 802로 표시되고, 전도성 코팅물로 덮인 샘플의 부분은 참조 번호 803으로 표시된다.

본 명세서에서 사용되는 용어 "실질적으로", "실질적인", "대략적으로" 및 "약"은 작은 편차를 나타내고 기술하기 위해 사용된다. 이벤트 또는 상황과 함께 사용되는 경우, 이러한 용어는 이벤트 또는 상황이 정확하게 발생하는 경우뿐만 아니라 이벤트 또는 상황이 근접한 근사치로 발생하는 경우를 의미할 수 있다. 예를 들어, 수치와 함께 사용될 때 이러한 용어는 해당 수치의 ±10% 이하의 편차 범위, 예를 들어, ±5% 이하, ±4% 이하, ±3% 이하, ±2% 이하, ±1% 이하, ±0.5% 이하, ±0.1% 이하, 또는 ±0.05% 이하의 편차 범위를 지칭할 수 있다.

일부 실시형태의 설명에서, 다른 구성 요소 "상에" 또는 "위에" 제공되거나, 다른 구성 요소를 "덮고 있는" 또는 "덮는" 일 구성 요소는 전자의 구성 요소가 후자의 구성 요소 상에 직접적으로(예를 들어, 물리적으로 접촉하고) 있는 경우뿐만 아니라, 달리 명시되지 않는 한, 하나 이상의 중간 구성 요소가 전자의 구성 요소와 후자의 구성 요소 사이에 위치되는 경우를 포함한다.

추가적으로, 양, 비율 및 기타 수치는 때때로 범위 형식으로 본 명세서에서 제시된다. 이러한 범위 형식은 편의성과 간결성을 위해 사용되며 범위의 제한치로서 명시적으로 지정된 수치뿐만 아니라 마치 각 수치와 하위 범위(sub-ranges)가 명시적으로 지정된 바와 같이, 해당 범위 내에 포함된 모든 개별 수치 또는 하위 범위를 포함하도록 유연하게 이해되어야 한다.

본 개시내용은 특정한 구체적인 실시형태를 참조하여 설명되었지만, 이들의 다양한 변형은 당업자에게 명백할 것이다. 본원에 제공된 임의의 실시예는 본 개시내용의 특정 양태를 예시하기 위한 목적으로만 포함되며 어떠한 방식으로도 본 개시내용을 한정하려는 의도가 아니다. 본원에 제공된 임의의 실시예는 본 개시내용의 특정 양태를 예시하기 위한 목적으로 만 포함되며 어떠한 방식으로도 일정 비율로 도시될 수 없으며 본 개시내용을 한정하지 않는다. 여기에 첨부된 청구범위의 범위는 상기 설명에서 제시된 구체적인 실시형태에 의해 한정되어서는 안 되며, 전체적으로 본 개시내용과 일치하는 전체 범위가 주어져야 한다. 본 명세서에 인용된 모든 문서의 개시 내용은 그 전체가 참고로 본 명세서에 포함된다.

Claims

전계발광 디바이스에 있어서,
제1 영역, 제2 영역, 및 상기 제1 영역과 상기 제2 영역 사이에 배치된 중간 영역;
상기 제2 영역에 배치된 전도성 코팅물; 및
상기 제1 영역에 배치된 핵생성 억제 코팅물로서, 상기 중간 영역의 적어도 일 부분을 덮도록 확장되는, 상기 핵생성 억제 코팅물을 포함하되,
상기 중간 영역에서 상기 핵생성 억제 코팅물의 두께가 상기 제1 영역에서 상기 핵생성 억제 코팅물의 두께보다 더 작고,
상기 제1 영역에서 상기 핵생성 억제 코팅물의 표면에는 상기 전도성 코팅물이 실질적으로 없는, 전계발광 디바이스.
제1항에 있어서, 상기 전도성 코팅물은 상기 중간 영역의 적어도 일 부분을 덮도록 확장되는, 전계발광 디바이스.
제2항에 있어서, 상기 전도성 코팅물은 상기 중간 영역에서 제1 두께를 갖고, 상기 제2 영역에서 제2 두께를 가지며, 상기 제2 두께는 상기 제1 두께보다 더 큰, 전계발광 디바이스.
제3항에 있어서, 상기 제1 두께는 상기 제2 두께의 약 10% 이하인, 전계발광 디바이스.
제3항 또는 제4항에 있어서, 상기 제2 두께는 약 5 nm 내지 약 40 nm인, 전계발광 디바이스.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 중간 영역에서 상기 핵생성 억제 코팅물의 두께는 상기 제1 영역에서 상기 핵생성 억제 코팅물의 두께의 약 20% 미만인, 전계발광 디바이스.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 영역에는 상기 핵생성 억제 코팅물이 실질적으로 없는, 전계발광 디바이스.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 영역은 광 투과 영역을 포함하는, 전계발광 디바이스.
제8항에 있어서, 상기 광 투과 영역의 광 투과율은 약 50%보다 더 큰, 전계발광 디바이스.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제2 영역은 방출 영역(emissive region)을 포함하는, 전계발광 디바이스.
제1항 내지 제10항 중 어느 한 항에 있어서, 상기 중간 영역은 상기 제2 영역의 둘레로부터 상기 제1 영역을 향해 측 방향으로 확장되도록 배열되는, 전계발광 디바이스.
제11항에 있어서, 상기 중간 영역은 상기 둘레로부터 약 100 nm 내지 약 4 μm 측 방향으로 확장되는, 전계발광 디바이스.
제11항에 있어서, 상기 중간 영역은 상기 둘레로부터 약 300 nm 및 약 3 μm 측 방향으로 확장되는, 전계발광 디바이스.
제11항에 있어서, 상기 중간 영역은 상기 제2 영역에서 상기 전도성 코팅물의 두께의 약 10 배 내지 약 250 배의 거리만큼 상기 둘레로부터 측 방향으로 확장되는, 전계발광 디바이스.
제1항 내지 제14항 중 어느 한 항에 있어서, 상기 중간 영역에서 상기 전도성 코팅물의 표면 피복율(surface coverage)는 상기 제2 영역에서 상기 전도성 코팅물의 표면 피복율보다 더 작은, 전계발광 디바이스.
제15항에 있어서, 상기 중간 영역에서 상기 전도성 코팅물의 표면 피복율은 약 5% 내지 약 95%인, 전계발광 디바이스.
제1항 내지 제16항 중 어느 한 항에 있어서, 상기 중간 영역에서 상기 전도성 코팅물은 단절된 클러스터를 포함하는, 전계발광 디바이스.
제1항 내지 제17항 중 어느 한 항에 있어서, 상기 중간 영역에서 상기 전도성 코팅물의 평균 입자 크기는 상기 제2 영역에서 상기 전도성 코팅물의 평균 입자 크기보다 더 작은, 전계발광 디바이스.
제18항에 있어서, 상기 중간 영역에서 상기 전도성 코팅물의 평균 입자 크기는 약 10 nm 내지 약 50 nm인, 전계발광 디바이스.
제18항 또는 제19항에 있어서, 상기 제2 영역에서 상기 전도성 코팅물의 평균 입자 크기는 약 30 nm보다 더 큰, 전계발광 디바이스.
제1항 내지 제20항 중 어느 한 항에 있어서, 상기 제2 영역에서 상기 전도성 코팅물 아래에 배치되고 이와 직접 접촉되는 계면 코팅물을 더 포함하는, 전계발광 디바이스.
제21항에 있어서, 상기 계면 코팅물은 상기 중간 영역에서 상기 전도성 코팅물 아래에 배치되도록 측 방향으로 확장되는, 전계발광 디바이스.
제22항에 있어서, 상기 계면 코팅물은 상기 중간 영역에서 상기 전도성 코팅물과 직접 접촉되는, 전계발광 디바이스.
제21항 내지 제23항 중 어느 한 항에 있어서, 상기 계면 코팅물은 핵생성 촉진 재료를 포함하는, 전계발광 디바이스.
제21항 내지 제24항 중 어느 한 항에 있어서, 상기 계면 코팅물은 상기 중간 영역에서 상기 핵생성 억제 코팅물 아래에 배열되는, 전계발광 디바이스.
제1항 내지 제25항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 상기 중간 영역에서 제1 광 투과율을 갖고, 상기 제2 영역에서 제2 광 투과율을 가지며, 상기 제1 광 투과율은 상기 제2 광 투과율보다 더 큰, 전계발광 디바이스.
제1항 내지 제26항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 상기 중간 영역에서 제1 광 반사율을 갖고, 상기 제2 영역에서 제2 광 반사율을 가지며, 상기 제2 광 반사율은 상기 제1 광 반사율보다 더 큰, 전계발광 디바이스.
제1항 내지 제27항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 상기 전계발광 디바이스의 전극의 적어도 일 부분을 형성하는, 전계발광 디바이스.
제28항에 있어서, 상기 전극은 캐소드(cathode)인, 전계발광 디바이스.
제1항 내지 제29항 중 어느 한 항에 있어서, 상기 전도성 코팅물은 마그네슘을 포함하는, 전계발광 디바이스.
제1항 내지 제30항 중 어느 한 항에 있어서, 상기 핵생성 억제 코팅물은 상기 중간 영역에서 상기 전도성 코팅물 아래에 배치되도록 측 방향으로 확장되는, 전계발광 디바이스.
제1항 내지 제31항 중 어느 한 항에 있어서, 상기 핵생성 억제 코팅물은 약 0.3 이하의 전도성 코팅물의 재료에 대한 초기 부착 확률(initial sticking probability)을 갖는, 전계발광 디바이스.
제1항 내지 제32항 중 어느 한 항에 있어서, 상기 전도성 코팅물에 전기적으로 연결된 보조 전극을 더 포함하는, 전계발광 디바이스.
전계발광 디바이스에 있어서,
복수의 전극:
상기 복수의 전극 위에 배치되고, 복수의 제1 웰 영역 및 복수의 제2 웰 영역을 규정하는 뱅크로서, 상기 복수의 제2 웰 영역은 상기 뱅크를 통해 상기 복수의 전극의 표면을 노출시키는, 상기 뱅크;
상기 복수의 제2 웰 영역에 배치되고, 상기 복수의 전극의 상기 표면을 덮는 반도체 층;
상기 복수의 제1 웰 영역에 배치되는 핵생성 억제 코팅물; 및
상기 복수의 제2 웰 영역에서 상기 반도체 층 위에 배치되는 전도성 코팅물을 포함하되,
상기 핵생성 억제 코팅물의 표면에는 상기 전도성 코팅물이 실질적으로 없는, 전계발광 디바이스.
제34항에 있어서, 상기 복수의 제2 웰 영역은 방출 영역에 대응되고, 상기 복수의 제1 웰 영역은 상기 전계발광 디바이스의 비방출 영역에 대응되는, 전계발광 디바이스.
제34항 또는 제35항에 있어서, 상기 복수의 제1 웰 영역은 상기 뱅크를 통해 연장되는 개구를 포함하는, 전계발광 디바이스.
제34항 내지 제36항 중 어느 한 항에 있어서, 상기 전계발광 디바이스를 통한 광 투과율은 상기 복수의 제2 웰 영역에서보다 상기 복수의 제1 웰 영역에서 더 큰, 전계발광 디바이스.
제34항 내지 제37항 중 어느 한 항에 있어서, 상기 복수의 제1 웰 영역 및 상기 복수의 제2 웰 영역 각각은 복수의 웰을 포함하는, 전계발광 디바이스.
제34항 내지 제38항 중 어느 한 항에 있어서, 각각의 제2 웰 영역은 이웃하는 제1 웰 영역에 인접하게 배열되는, 전계발광 디바이스.
제34항 내지 제39항 중 어느 한 항에 있어서, 상기 복수의 전극은 상기 복수의 제1 웰 영역에서 생략되는, 전계발광 디바이스.
제34항 내지 제40항 중 어느 한 항에 있어서, 상기 반도체 층은 상기 복수의 제1 웰 영역에 배치되고, 상기 핵생성 억제 코팅물은 상기 복수의 제1 웰 영역에서 상기 반도체 층 위에 배치되는, 전계발광 디바이스.
제34항 내지 제41항 중 어느 한 항에 있어서, 상기 복수의 제2 웰 영역에서 상기 전도성 코팅물과 상기 반도체 층 사이에 배치된 계면 코팅물을 더 포함하는, 전계발광 디바이스.
제42항에 있어서, 상기 계면 코팅물은 상기 복수의 제1 웰 영역에서 상기 핵생성 억제 코팅물과 상기 반도체 층 사이에 배치되는, 전계발광 디바이스.
제42항 내지 제43항 중 어느 한 항에 있어서, 상기 계면 코팅물은 알칼리 금속, 알칼리 토금속, 알칼리 금속의 불화물, 알칼리 토금속의 불화물, 알칼리 토금속의 산화물, 희토류 원소, 희토류 원소의 불화물, 희토류 원소의 산화물, 풀러린, 및 이들 중 둘 이상의 혼합물로 구성된 그룹에서 선택된 재료를 포함하는, 전계발광 디바이스.
전계발광 디바이스에 있어서,
제1 픽셀 밀도로 배열되는 복수의 제1 픽셀을 포함하는 제1 부분; 및
제2 픽셀 밀도로 배열되는 복수의 제2 픽셀을 포함하는 제2 부분을 포함하되,
상기 제1 픽셀 밀도는 상기 제2 픽셀 밀도보다 더 작은, 전계발광 디바이스.
제45항에 있어서, 상기 제1 부분에서 상기 전계발광 디바이스의 광 투과율은 상기 제2 부분에서 상기 전계발광 디바이스의 광 투과율보다 더 큰, 전계발광 디바이스.
제45항 또는 제46항에 있어서, 상기 제1 부분에서 상기 전계발광 디바이스의 개구율은 상기 제2 부분에서 상기 전계발광 디바이스의 개구율보다 더 작은, 전계발광 디바이스.
제45항 내지 제47항 중 어느 한 항에 있어서, 각각의 제1 픽셀은 복수의 제1 서브픽셀을 더 포함하고, 각각의 제2 픽셀은 복수의 제2 서브픽셀을 더 포함하는, 전계발광 디바이스.
제45항 내지 제48항 중 어느 한 항에 있어서, 상기 제1 부분은 상기 전계발광 디바이스에서 상기 제2 부분에 인접하게 배열되는, 전계발광 디바이스.
제49항에 있어서, 상기 제1 부분은 상기 전계발광 디바이스의 가장자리에 근위로 배열되는, 전계발광 디바이스.
제45항 또는 제46항에 있어서, 상기 제1 부분에서 상기 전계발광 디바이스의 개구율은 상기 제2 부분에서 상기 전계발광 디바이스의 개구율과 실질적으로 동일한, 전계발광 디바이스.
제51항에 있어서, 상기 복수의 제1 픽셀 중 제1 픽셀의 크기는 상기 복수의 제2 픽셀 중 제2 픽셀의 크기보다 더 큰, 전계발광 디바이스.