KR20210093343A - 프로세스 제어를 위한 인-다이 계측 방법 및 시스템 - Google Patents

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Abstract

타겟 디자인 패턴들을 사용하는 인-다이 계측을 위한 시스템들 및 방법들이 제공된다. 이들 시스템들 및 방법들은, 집적 회로의 디자인을 표현하는 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하는 것, 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 부가될 수 있게 하기 위해 타겟 디자인 패턴을 표시하는 디자인 데이터를 제공하는 것을 포함하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초한다. 시스템들 및 방법들은 제2 디자인 데이터로부터 도출된 구조체들이 웨이퍼 상에 인쇄되게 하는 단계, 하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체들을 검사하는 단계, 및 검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 시스템들 및 방법들은 하전 입자 빔 툴, 제2 디자인 데이터, 스캐너, 또는 포토리소그래피 장비가 식별된 계측 데이터 또는 프로세스 결함들에 기초하여 조정되게 하는 단계를 더 포함한다.

Description

프로세스 제어를 위한 인-다이 계측 방법 및 시스템
관련 출원들에 대한 교차 참조
본 출원은 2018년 12월 31일에 출원된 미국 출원 62/787,203의 우선권을 주장하며, 이는 그 전문이 본원에 참조로 포함된다.
기술분야
본 명세서에 제공된 실시예들은 프로세스 제어를 위한 인-다이 계측(in-die metrology) 방법들 및 시스템들에 관한 것으로, 더 상세하게는, 반도체 제조 및 동작 프로세스들에서의 결함들을 식별하기 위해 인-다이 계측 타겟 영역들의 식별 및 배치를 위한 방법들 및 시스템에 관한 것이다.
집적 회로(IC)의 제조 공정에서, 미완성 또는 완성된 회로 컴포넌트는 디자인에 따라 제조되고 결함이 없는 것을 보장하도록 검사된다. 광학 현미경 또는 하전 입자(예를 들어, 전자) 빔 현미경, 예컨대 주사 전자 현미경(SEM)을 이용하는 검사 시스템이 사용될 수 있다. IC 컴포넌트의 물리적 크기가 계속 축소됨에 따라, 결함 검출에서의 정확도 및 수율이 점점 더 중요해진다. 그러나, 검사 툴들의 이미징 해상도 및 스루풋은 IC 컴포넌트들의 계속 감소하는 피처 크기와 페이스를 유지하려고 노력한다.
본 개시의 일부 실시예들에서, 타겟 디자인 패턴들을 사용하는 인-다이 계측을 위한 시스템들 및 방법들이 제공된다. 타겟 디자인 패턴들을 사용하는 인-다이 계측을 위한 시스템들 및 방법들이 제공된다. 이들 시스템들 및 방법들은, 집적 회로의 디자인을 표현하는 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하는 것, 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 부가될 수 있게 하기 위해 타겟 디자인 패턴을 표시하는 디자인 데이터를 제공하는 것을 포함하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초한다. 시스템들 및 방법들은 제2 디자인 데이터로부터 도출된 구조체들이 웨이퍼 상에 인쇄되게 하는 단계, 하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체들을 검사하는 단계, 및 검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하는 단계를 더 포함할 수 있다. 일부 실시예들에서, 시스템들 및 방법들은 하전 입자 빔 툴, 제2 디자인 데이터, 스캐너, 또는 포토리소그래피 장비가 식별된 계측 데이터 또는 프로세스 결함들에 기초하여 조정되게 하는 단계를 더 포함한다.
일부 실시예들에서, 집적 회로의 디자인을 표현하는 디자인 데이터는 Graphic Database System (GDS), Open Artwork System Interchange Standard (OASIS), 및 Caltech Intermediate Form (CIF) 데이터 파일들 중 하나로서 표현된다.
일부 실시예들에서, 식별된 계측 데이터 또는 프로세스 결함들은 에지 배치 오차, 오버레이 시프트, 콘택 홀 크기 변동, 및 에지 거칠기 중 적어도 하나이다.
또 다른 실시예에서, 시스템들 및 방법들은 타겟 디자인 패턴과 연관된 속성들에 기초하여 디자인 라이브러리로부터 타겟 디자인 패턴을 선택하는 단계를 더 포함하고, 디자인 라이브러리는 디자인 패턴들 및 대응하는 속성들을 포함한다.
또 다른 실시예에서, 시스템들 및 방법들은 하나 이상의 잠재적인 타겟 디자인 패턴들과 연관된 프로세스 윈도우 검증 데이터를 분석하는 단계, 및 분석의 결과들에 기초하여 타겟 디자인 패턴을 선택하는 단계를 더 포함한다.
다른 실시예들에서, 시스템들 및 방법들은 타겟 디자인 패턴과 연관된 디자인 데이터를 분석하는 것 및 분석의 결과들에 기초하여 타겟 디자인 패턴을 선택하는 것을 포함한다. 이들 실시예들 중 일부에서, 분석은 프로세스 시뮬레이션일 수 있다. 또 다른 실시예들에서, 시스템들 및 방법들은 타겟 디자인 패턴과 집적 회로의 디자인을 표현하는 디자인 데이터 사이의 유사성들에 기초하여 타겟 디자인 패턴을 선택하는 단계를 더 포함한다.
또 다른 실시예에서, 타겟 디자인 패턴으로부터 도출된 디자인 데이터는 지정된 위치에서 제2 디자인 데이터에 추가된다. 일부 실시예들에서, 제2 디자인 데이터에서의 지정된 위치는 제2 디자인 데이터에서의 컴포넌트들 사이에 있다.
또 다른 실시예에서, 제1 디자인 데이터 및 제2 디자인 데이터는 집적 회로의 레이아웃 디자인 데이터의 상이한 버전을 나타낸다. 또 다른 실시예에서, 시스템들 및 방법들은 제2 디자인 레이아웃 내의 컴포넌트들 사이에 있을 수 있는 제2 디자인 레이아웃 내의 지정된 위치들을 더 포함한다.
도 1은 본 개시의 실시예에 따른 예시적인 전자 빔 검사(EBI) 시스템을 도시하는 개략도이다.
도 2는 도 1의 예시적인 전자 빔 검사 시스템의 일부일 수 있는 본 개시의 실시예들에 따른 예시적인 전자 빔 툴을 도시하는 개략도이다.
도 3a 및 도 3b는 본 개시의 실시예들에 따른 예시적인 웨이퍼를 예시하는 블록도들이다.
도 4는 본 개시의 실시예들에 따른 예시적인 웨이퍼를 도시하는 블록도이다.
도 5는 본 개시의 실시예들에 따른 예시적인 타겟 구조들을 도시하는 블록도이다.
도 6은 본 개시의 실시예들에 따른 예시적인 방법을 나타내는 흐름도이다.
이제 예시적인 실시예들을 상세히 참조할 것이며, 그 예들은 첨부 도면들에 예시된다. 이하의 설명은 상이한 도면들에서 동일한 번호들이 달리 표현되지 않는 한 동일하거나 유사한 요소들을 나타내는 첨부 도면들을 참조한다. 예시적인 실시예들의 다음의 설명에서 설명되는 구현들은 본 발명에 따른 모든 구현들을 나타내지 않는다. 대신, 이들은 단지, 첨부된 청구항들에서 인용된 바와 같은 청구 대상에 관련된 양태들과 일치하는 장치들, 시스템들 및 방법들의 예들일 뿐이다. 예를 들어, 일부 실시예들이 전자 빔들을 이용하는 맥락에서 설명되지만, 본 개시는 그렇게 제한되지 않는다. 다른 유형의 하전 입자 빔이 유사하게 적용될 수 있다.
전자 디바이스들의 향상된 컴퓨팅 파워는, 디바이스들의 물리적 사이즈를 감소시키면서, IC 칩 상의 트랜지스터들, 커패시터들, 다이오드들 등과 같은 회로 컴포넌트들의 패킹 밀도를 상당히 증가시킴으로써 달성될 수 있다. 예를 들어, 썸네일의 크기인 스마트폰의 IC 칩은 20억개 이상의 트랜지스터들을 포함할 수 있고, 각각의 트랜지스터의 크기는 인간 모발의 1/1000 미만이다. 따라서, 반도체 IC 제조가 수백 개의 개별 단계들을 갖는 복잡하고 시간 소모적인 프로세스라는 것은 놀라운 일이 아니다. 심지어 하나의 단계에서의 에러는 최종 생성물의 기능에 극적으로 영향을 미칠 가능성을 갖는다. 심지어 하나의 "킬러 결함"이 디바이스 고장을 야기할 수 있다. 제조 공정의 목적은 공정의 전체 수율을 개선하는 것이다. 예를 들어, 75% 수율을 얻기 위한 50-단계 공정에 대해, 각각의 개별 단계는 99.4% 초과의 수율을 가져야 하고, 개별 단계 수율이 95%인 경우, 전체 공정 수율은 7%로 떨어진다.
높은 공정 수율이 IC 칩 제조 설비에서 바람직하지만, 시간당 처리되는 웨이퍼의 수로서 정의되는 높은 웨이퍼 스루풋을 유지하는 것이 또한 필수적이다. 높은 프로세스 수율들 및 높은 웨이퍼 스루풋은, 특히 결함들을 검토하기 위한 오퍼레이터 개입이 존재할 때, 결함들의 존재에 의해 영향을 받을 수 있다. 따라서, 검사 툴(예를 들어, SEM)에 의한 마이크로- 및 나노-크기 결함의 검출 및 식별은 높은 수율 및 낮은 비용을 유지하는데 필수적이다.
집적 회로의 크기가 계속 축소됨에 따라, 제조 프로세스 동안 결함을 식별하는 기존의 검사 시스템의 능력도 감소한다. 특히, 광학 검사 툴은 다수의 단점이 있다. 검사 프로세스를 보조하기 위해, 타겟 디자인 패턴들이 웨이퍼 상에 배치되어 특정 결함들을 측정한다. 그러나, 광학 검사 툴에 필요한 크기로 인해, 이들 패턴은 종종 IC 칩 다이의 경계 내에 배치되기에는 너무 큰 10 ㎛2보다 크다. 이러한 크기로 인해, 타겟 디자인 패턴들은 통상적으로, 웨이퍼 상의 IC 칩들 사이의 공간인 스크라이브 라인들(예를 들어, 도 3b의 스크라이브 라인(333 및 337))에 또는 그 근처에 배치된다. 그러나 스크라이브 라인들 상에 타겟 디자인 패턴들을 배치하는 것은 타겟 디자인 패턴들의 유효성을 제한한다. 타겟 디자인 패턴들이 스크라이브 라인들에 있을 때, 타겟 디자인 패턴들에서의 결함들은 칩들의 컴포넌트들로부터 너무 멀리 떨어져 있기 때문에 칩 다이들에서의 결함들을 항상 정확하게 예측하는 것은 아니다. 또한, 광학 검사 툴은 타겟 디자인 패턴에 사용될 수 있는 복잡성의 양을 제한한다.
불행히도, 타겟 디자인 패턴 및 이들 타겟 디자인 패턴을 선택하기 위한 방법을 사용하는 현재의 광학 검사 툴은 제조 프로세스를 계속 개선하는 요구를 충족시키지 못한다. 높은 스루풋 및 높은 수율의 제조 공정을 달성하기 위해, 타겟 디자인 패턴의 크기를 감소시키고 유효성에 관한 새로운 방법이 필요하다.
IC 칩 제조에서, 결함 식별은 웨이퍼 상에 배치된 구체적으로 디자인된 전자 구조체의 사용을 포함할 수 있다. 제조 동안, 타겟 구조체들은 웨이퍼 상의 전자 컴포넌트들의 디자인과 실제 생성된 결과들 사이의 불일치들을 측정하는 것을 돕기 위해 그들의 원래 디자인과 측정되고 비교될 수 있다. 이전의 시스템들은 큰 테스트 구조체들의 사용을 필요로 하였다. 이들 테스트 구조체는 스크라이브 라인에 배치되었는데, 그 이유는 이들이 너무 커서 이들의 최종 작동을 방해하지 않고 개별 다이 내부에 배치되지 않기 때문이다. 그러나, 하전 입자 빔 검사(예를 들어, 전자 빔 검사) 및 테스트 구조체를 선택하기 위한 개선된 방법을 사용함으로써, 본 개시의 다이-내 계측 시스템은 결함을 검출하기 위해 사용되는 타겟 구조체의 크기를 감소시킬 수 있다. 감소된 크기로 인해, 제조 시스템은 도 4에 도시된 바와 같이 실제 전자 디바이스의 엘리먼트들에 가깝게 또는 그 엘리먼트들 사이에 구조들을 배치할 수 있다. 부가적으로, 본 명세서에 개시된 실시예들의 증가된 정밀도는 제조되는 실제 다이들의 엘리먼트들에 더 잘 매칭하는 타겟 디자인 패턴들의 사용을 허용할 수 있다. 다이 요소 구성요소들과 매칭되는 테스트 패턴들을 포함하고 이들 패턴들을 다이들 자체 내부에 배치함으로써, 본 명세서에 설명된 실시예들은 제조 동안 결함들을 측정하는데 있어서 훨씬 더 양호한 정확도를 제공한다. 다이 내부에 있는 타겟 디자인 패턴들은 디자인 패턴과 중요한 컴포넌트들 사이의 거리가 측정된 결함들의 차이에 기여하지 않는 것을 보장한다. 또한, 다이 요소와 매칭되는 타겟 디자인 패턴을 선택하는 것은, 타겟 디자인 패턴에서의 결함이 매칭 다이 구성요소에서의 결함을 정확하게 예측할 가능성을 증가시킨다.
더욱이, 본 명세서에 설명된 실시예들의 증가된 정밀도 및 정확도는 현상후 검사("ADI") 이후의 사용을 허용한다. ADI에서, 타겟 디자인 패턴들은 실리콘 웨이퍼 상에서 현상되고 제조 프로세스의 나머지 이전에 검사될 수 있다. 그 결과, 실제 다이를 에칭하기 전에 보정이 이루어질 수 있다. 이러한 조정은, 다이들의 에칭 이전에, 결함들이 측정되더라도 실리콘 웨이퍼가 다이들을 생성하기 위해 사용될 수 있게 하고, 이는 스루풋을 증가시키고 프로세싱 수율들을 상승시킬 수 있게 한다. ADI에 더하여, 본 명세서에 설명된 실시예들은 또한 에칭후 검사("AEI")와 함께 사용될 수 있다. AEI에서, 실리콘 웨이퍼는 웨이퍼 상의 디자인을 에칭한 후에 검사된다.
본원에 설명된 실시예들의 증가된 정밀도 및 정확도는 또한 타겟 디자인 패턴들이 다른 시스템들보다 상당히 더 복잡해지는 것을 허용할 수 있다. 예를 들어, 복잡한 2차원 패턴이 사용될 수 있다. 이들 패턴은, 예를 들어, 특히, 접촉 구멍 및 오버레이된 구조체를 포함할 수 있다. 따라서, 본 명세서에 설명된 실시예들은 단순한 라인들 및 바들과 같은 단순한 1차원 패턴들로 제한될 수 있는 전형적인 시스템들에 비해 더 진보된 구조들의 검사를 허용할 수 있다.
또한, 타겟 디자인 패턴들이 제조에 사용된 후, 타겟 디자인 패턴들 및 이들의 사용으로부터 측정된 결과들은 타겟 디자인 패턴들이 미래의 제조를 위해 사용될 수 있도록 디자인 라이브러리에 저장될 수 있다. 디자인 라이브러리는 디자인 패턴을 저장하는 데이터베이스일 수 있다. 디자인 패턴들은 표준 레이아웃 포맷들(예를 들어, GDS(Graphic Data Systems), CIF(Caltech Intermediate Forma), OASIS(Open Artwork System Interchange Standard) 등)로 저장될 수 있다. 디자인 패턴 레이아웃과 함께, 디자인 패턴의 이전 사용으로부터 측정된 속성은 디자인 라이브러리에 저장될 수 있다. 미래의 마이크로칩 디자이너들은 알려진 그리고 예측 가능한 결과들을 가지고 그들의 요구들을 충족시키는 타겟 디자인 패턴들을 식별하기 위해 라이브러리를 통해 볼 수 있다.
본 명세서에 개시된 것들과 일치하는 IC 제조 시스템들은 또한 프로세스 윈도우 검증("PWQ")를 이용할 수 있다. PWQ는 잠재적인 디자인 패턴들을 구성하는 다양한 구조들에 대한 프로세스 윈도우를 결정하기 위해 특정 프로세스를 사용하여 만들어진 구조들을 분석하는 것을 수반한다. 그 다음, 타겟 디자인 패턴들이 프로세스 윈도우 요건들에 기초한 특정 제조 프로세스의 요건들을 충족시키는 것에 기초하여 타겟 디자인 패턴이 선택될 수 있다. 제조 요건들보다 더 작은 윈도우를 갖는 타겟 디자인 패턴을 선택함으로써, 본 명세서에 개시된 시스템들 및 방법들은 타겟 디자인 패턴들에서의 결함들이 다이들에서의 결함들에 대응할 가능성이 있을 수 있음을 보장할 수 있다.
또한, 타겟 디자인 패턴 형상 및 레이아웃은 디자인 파일의 분석을 사용하여 결정될 수 있다. 이 분석은 프로세스 시뮬레이션 및 위험 분석을 포함할 수 있다. 이 프로세스는 또한 자동화된 디자인 툴들로 가능한 임의의 분석을 포함할 수 있고, 레이아웃의 거동을 예측하기 위해 디자인 레이아웃들의 임의의 분석들을 포함할 수 있다. 마이크로칩 디자이너들은 타겟 디자인 패턴들을 디자인할 수 있고, 그 후 패턴들을 제조하는 시뮬레이션들을 실행하기 위해 자동화된 디자인 툴들을 사용할 수 있다. 많은 시뮬레이션 실행의 결과는 가능한 결함률 및 프로세스 윈도우를 예측하는데 사용될 수 있다. 이러한 시뮬레이션 툴들을 사용함으로써, 타겟 디자인 패턴들은, 희귀하고 고가일 수 있는, 완성된 제조 실행들로부터 데이터를 요구하는 대신에, 시뮬레이션 결과들에 기초하여 디자인 및 구현될 수도 있다.
본원에 사용된 바와 같이, 달리 구체적으로 언급되지 않는 한, 용어 "또는"은 실행 불가능한 경우를 제외하고는 모든 가능한 조합을 포괄한다. 예를 들어, 데이터베이스가 A 또는 B를 포함할 수 있다고 언급되면, 달리 구체적으로 언급되거나 실행 불가능하지 않으면, 데이터베이스는 A, 또는 B, 또는 A 및 B를 포함한다. 제2 예로서, 데이터베이스가 A, B, 또는 C를 포함할 수 있다고 언급되면, 달리 구체적으로 언급되거나 실행 불가능하지 않으면, 데이터베이스는 A, 또는 B, 또는 C, 또는 A 및 B, 혹은 A 및 C, 혹은 B 및 C 또는 A와 B 및C를 포함할 수도 있다.
개시된 실시예들의 추가적인 목적들 및 이점들은 다음의 설명에서 부분적으로 제시될 것이고, 부분적으로는 설명으로부터 명백할 것이며, 또는 실시예들의 실시에 의해 학습될 수 있다. 개시된 실시예들의 목적들 및 이점들은 본 개시에 제시된 엘리먼트들 및 조합들에 의해 실현되고 달성될 수 있다. 그러나, 본 개시의 예시적인 실시예들은 그러한 예시적인 목적들 및 이점들을 달성하기 위해 반드시 요구되는 것은 아니며, 일부 실시예들은 언급된 목적들 및 이점들 중 임의의 것을 달성하지 않을 수 있다.
이제, 본 개시의 실시예들에 따른 예시적인 전자 빔 검사(EBI) 시스템(100)을 예시하는 도 1을 참조한다. EBI 시스템(100)은 이미징을 위해 사용될 수 있다. 도 1에 도시된 바와 같이, EBI 시스템(100)은 메인 챔버(101), 로드/록 챔버(102), 전자 빔 툴(104), 및 장비 전단 모듈(EFEM)(106)을 포함한다. 전자 빔 툴(104)은 메인 챔버(101) 내에 위치된다. EFEM(106)은 제1 로딩 포트(106a) 및 제2 로딩 포트(106b)를 포함한다. EFEM(106)은 추가적인 로딩 포트(들)를 포함할 수 있다. 제1 로딩 포트(106a) 및 제2 로딩 포트(106b)는 웨이퍼들(예를 들어, 반도체 웨이퍼들 또는 다른 재료(들)로 제조된 웨이퍼들) 또는 검사될 샘플들(웨이퍼들 및 샘플들은 본원에서 집합적으로 "웨이퍼들"로 지칭될 수 있음)을 포함하는 웨이퍼 전면 개방 통합 포드들(FOUPs)을 수용한다. 로트는 배치(batch)로서 처리하기 위해 로딩될 수 있는 복수의 웨이퍼이다.
EFEM(106) 내의 하나 이상의 로봇 아암(도시되지 않음)은 웨이퍼를 로드/록 챔버(102)로 운반할 수 있다. 로드/록 챔버(102)는 대기압 미만의 제1 압력에 도달하기 위해 로드/락 챔버(102) 내의 가스 분자들을 제거하는 로드/록 진공 펌프 시스템(미도시)에 연결된다. 제1 압력에 도달한 후에, 하나 이상의 로봇 아암(도시되지 않음)이 웨이퍼를 로드/록 챔버(102)로부터 메인 챔버(101)로 이송할 수 있다. 메인 챔버(101)는 메인 챔버 진공 펌프 시스템(도시되지 않음)에 연결되며, 이 진공 펌프 시스템은 제1 압력 미만의 제2 압력에 도달하기 위해 메인 챔버의 가스 분자를 제거한다. 제2 압력에 도달한 후, 웨이퍼는 전자 빔 툴(104)에 의해 검사된다. 전자 빔 툴(104)은 단일 빔 시스템 또는 다중 빔 시스템일 수 있다. 제어기(109)는 전자 빔 툴(104)에 전자적으로 연결된다. 제어기(109)는 EBI 시스템(100)의 다양한 제어들을 실행하도록 구성된 컴퓨터일 수 있다. 제어기(109)가 메인 챔버(101), 로드/록 챔버(102), 및 EFEM(106)을 포함하는 구조체의 외부에 있는 것으로 도 1에 도시되지만, 제어기(09)는 구조체의 일부일 수 있다는 것이 이해된다.
도 2는 본 개시의 실시예들에 따른 이미징 시스템(200)을 예시한다. 도 2의 전자 빔 툴(104)은 EBI 시스템(100)에서의 사용을 위해 구성될 수도 있다. 도 2는 한번에 웨이퍼(230)의 하나의 위치를 스캔하기 위해 단지 하나의 1차 전자 빔을 사용할 수 있는 단일 빔 검사 툴로서 전자 빔 툴(104)을 도시하지만, 본 개시의 실시예들은 그렇게 제한되지 않는다. 예를 들어, 전자 빔 툴(104)은 또한, 웨이퍼(230) 상의 다수의 위치들을 동시에 스캔하기 위해 다수의 1차 전자 빔릿들을 이용하는 멀티-빔 검사 툴일 수 있다
시스템(200)은 샘플 스테이지 상의 웨이퍼(230)를 검사하기 위해 사용될 수 있고, 전술한 바와 같이 전자 빔 툴(104)을 포함한다. 시스템(200)은 또한 이미지 획득기(120), 저장소(130) 및 제어기(109)를 포함하는 이미지 프로세싱 시스템(199)을 포함한다. 이미지 획득기(120)는 하나 이상의 프로세서 또는 회로, 예컨대 하나 이상의 프로세서의 회로 또는 다른 회로를 포함할 수 있다. 예를 들어, 이미지 획득기(120)는 컴퓨터, 서버, 메인프레임 호스트, 단말기, 개인용 컴퓨터, 임의의 종류의 모바일 컴퓨팅 디바이스 등, 또는 이들의 조합을 포함할 수 있다. 이미지 획득기(120)는 전기 전도체, 광섬유 케이블, 휴대용 저장 매체, 적외선(IR), 블루투스, 인터넷, 무선 네트워크, 무선 라디오, 또는 이들의 조합과 같은 매체를 통해 전자 빔 툴(104)의 검출기(244)와 접속할 수 있다. 이미지 획득기(120)는 검출기(244)로부터 신호를 수신할 수 있고 이미지를 구성할 수 있다. 따라서, 이미지 획득기(120)는 웨이퍼(230)의 이미지들을 획득할 수도 있다. 이미지 획득기(120)는 또한 윤곽 생성, 획득된 이미지에 대한 표시자 중첩 등과 같은 다양한 후처리 기능을 수행할 수 있다. 이미지 획득기(120)는 획득된 이미지들의 밝기 및 콘트라스트 등의 조정들을 수행하도록 구성될 수 있다. 저장소(130)는 하드 디스크, 클라우드 저장소, RAM(random access memory), 다른 유형의 컴퓨터 판독가능 메모리 등과 같은 저장 매체일 수 있다. 저장소(130)는 이미지 획득기(120)와 결합될 수 있고, 스캐닝된 원시 이미지 데이터를 원본 이미지 및 후처리된 이미지로서 저장하기 위해 사용될 수 있다. 이미지 획득기(120) 및 저장소(130)는 제어기(109)에 연결될 수 있다. 일부 실시예들에서, 이미지 획득기(120), 저장소(130), 및 제어기(109)는 하나의 제어 유닛으로서 함께 통합될 수 있다.
일부 실시형태들에서, 이미지 획득기(120)는 검출기(244)로부터 수신된 이미징 신호에 기초하여 샘플의 하나 이상의 이미지들을 획득할 수도 있다. 이미징 신호는 하전 입자 이미징을 수행하기 위한 스캐닝 동작에 대응할 수 있다. 획득된 이미지는 복수의 이미징 영역들을 포함하는 단일 스캐닝된 원시 이미지일 수도 있다. 이미지는 저장소(130)에 저장될 수 있다. 이미지는 복수의 영역들로 분할될 수 있는 원본 이미지일 수 있다. 영역들 각각은 웨이퍼(230)의 피처를 포함하는 하나의 이미징 영역을 포함할 수 있을 것이다.
이제 본 개시의 실시예들에 따른 예시적인 웨이퍼(310)의 도면들인 도 3a 및 도 3b를 참조한다. 도 1과 관련하여 전술한 바와 같이, 웨이퍼(310)는 예를 들어 반도체 웨이퍼일 수 있다. 도 3a에 도시된 바와 같이, 웨이퍼(310)는 복수의 다이들(320)을 포함할 수 있다. 다이들(320)은 웨이퍼(310) 상에 이미 에칭된 다이들을 나타낼 수 있는 특정 다이들을 위해 예약된 웨이퍼의 영역들을 나타낼 수 있다. 당업자에 의해 이해될 수 있는 바와 같이, 반도체 디바이스는 다이들(320) 각각에 의해 표현되는 영역의 전체 또는 일부 더 작은 양의 다이들(320) 각각의 영역을 포함할 수 있다.
도 3b는 다이(320)의 서브세트, 다이들(320A, 320B, 320C 및 320D)의 확대도를 도시하는 확대도(311)를 포함한다. 다이들(320A, 320B, 320C, 및 320D)만이 확대(311)로 도시되어 있지만, 이들을 둘러싸는 추가의 다이(320)가 있다는 것이 이해된다. 확대(311)는 다이들(320A, 320B, 320C, 및 320D) 사이의 간격을 도시한다. 다이들 사이의 이러한 공간들 또는 경계들은 스크라이브 라인들로 지칭되고, 전형적으로 다이들(220)을 분리하기 위해 웨이퍼가 절단될 곳을 정의한다. 확대도(311)에 도시된 바와 같이, 스크라이브 라인(333)은 반도체 디바이스(320A 및 320C)와 반도체 디바이스(320B 및 320D) 사이의 경계를 정의하는 웨이퍼(310)를 가로질러 수평으로 이어진다. 스크라이브 라인(337)은 반도체 디바이스(320A 및 320B)와 다이들(330C 및 320D) 사이의 경계를 정의하는 웨이퍼(110)를 가로질러 수직으로 이어진다. 스크라이브 라인들(333 및 337)은 웨이퍼가 나중에 절단될 곳을 정의하기 때문에, 다이들(320)의 컴포넌트들은 일반적으로 스크라이브 라인들(333, 및 337)과 중첩하지 않으며, 일부 공간은 일반적으로 스크라이브 라인들과 다이들(320)의 컴포넌트들 사이에 배치된다. 아래에서 더 상세히 논의될 바와 같이, 타겟 디자인 패턴들을 사용하는 이전의 방법들은 타겟 디자인 패턴들이 다이들(320)의 컴포넌트들과 간섭하지 않도록 이들 스크라이브 라인들에 이들을 배치한다.
이제 웨이퍼(410)의 예시적인 다이어그램인 도 4를 참조한다. 웨이퍼(410)는 도 3의 웨이퍼(310)와 동일한 웨이퍼일 수 있거나, 상이한 웨이퍼일 수도 있다. 웨이퍼(410)는 다이(420)를 더 포함한다. 도 3의 다이(320)와 같이, 다이(420)는 에칭된 디바이스 또는 장래에 다이가 에칭될 수 있는 영역을 나타낼 수 있다.
다이들(420)은 타겟 디자인 패턴들(431 및 432)을 더 포함할 수 있다. 도 4가 다이들(420) 중 하나에서 타겟 디자인 패턴들(431 및 432)만을 식별하지만, 도 4의 각각의 다이들 내의 식별되지 않은 블랙 박스들에 의해 표현되는 바와 같이, 타겟 디자인 패턴(431 및 432)이 다이들(420) 각각에 배치될 수 있다는 것이 인식된다. 더욱이, 타겟 디자인 패턴들(431 및 432)은 동일한 타겟 디자인 패턴일 수 있거나 또는 상이한 타겟 디자인 패턴들일 수 있다. 부가적으로, 상이한 다이들(420)은 상이한 타겟 디자인 패턴들을 포함할 수 있다. 상이한 다이들(420) 상의 상이한 타겟 디자인 패턴들의 사용은 다수의 이유들로 유리할 수 있다.
예를 들어, 일부 실시예에서, 상이한 다이(420)는 상이한 반도체 레이아웃을 포함할 수 있다. 이러한 실시예들에서, 각각의 반도체 디바이스(420)의 특정 레이아웃에 기초하여 선택된 타겟 디자인 패턴들은 각각의 반도체(410)에 대해 상이한 타겟 디자인 패턴들을 초래할 수 있다. 반도체(420) 각각의 특정 레이아웃에 기초하여 상이한 타겟 디자인 패턴들을 사용하는 능력은 결함들의 더 정확한 식별을 가능하게 할 수 있다.
일부 실시예들에서, 상이한 타겟 디자인 패턴들은 웨이퍼(410) 상의 특정 반도체 디바이스(420)의 위치에 기초하여 사용될 수 있다. 예를 들어, 웨이퍼(410)의 둘레에 더 가까운 다이들(420)은 웨이퍼(210)의 중심 근처의 다이들(320)과는 상이한 타입들의 제조 결함들을 나타낼 수 있다. 따라서, 타겟 디자인 패턴들(431, 432)은 웨이퍼(410) 상의 반도체 디바이스(420) 각각의 물리적 위치에 기초하여 발생할 수 있는 결함들을 식별하도록 선택될 수 있다.
도 4에 추가로 도시된 바와 같이, 타겟 디자인 패턴들(431 및 432)은 다이들(420)의 중심을 향해 배치된다. 본 개시와 일치하는 실시예들은 전자 빔 검사 기술들을 이용하기 때문에, 타겟 디자인 패턴들(431 및 432)은 이전 시스템들의 것보다 오더 크기로 더 작을 수 있다. 감소된 크기로 인해, 타겟 디자인 패턴들(431 및 432)은 다이들(420)의 컴포넌트들 사이에 배치될 수 있다. 타겟 디자인 패턴을 실제 컴포넌트에 더 가깝게 배치함으로써, 타겟 디자인 패턴에서 식별된 결함은 다이(420)의 컴포넌트에서의 잠재적인 결함을 더 정확하게 모델링할 수 있다. 이전에 논의된 바와 같이, 이러한 증가된 정확도는 전체 수율을 개선할 수 있다.
또한, 일부 실시예들에서, 타겟 디자인 패턴들(431 및 432)은 반도체(420)의 컴포넌트들이 웨이퍼(410) 상에 에칭되기 전에, 웨이퍼(410) 상에 에칭된다. 때때로 현상 후 검사("ADI")로서 지칭되는 이들 실시예에서, 타겟 디자인 패턴이 검사될 수 있고, 검사 또는 측정된 계측 데이터에 기초하여, 측정된 결함을 설명하기 위해 IC의 디자인 및 레이아웃에 대한 조정이 이루어질 수 있다. 일부 실시예들에서, 디자인 및 레이아웃, 스캐너, 하전 입자 빔 툴, 또는 다른 리소그래피 장비는 검사의 결과들에 기초하여 조정될 수 있다. 전자 빔 툴은 조정을 행할 수 있거나, 제조자, 제어기, 또는 제조 시스템에 부착된 프로세서, 또는 다른 시스템에게 데이터를 제공하여 조정이 행해지도록 할 수 있다. 타겟 디자인 패턴들(431 및 432)과 함께 사용될 수 있는 작은 크기로 인해, 웨이퍼 상의 더 많은 공간이 타겟 디자인 패턴들을 중첩하고 웨이퍼 수율을 증가시키지 않고 다이들(420)의 컴포넌트들에 대해 사용될 수 있다.
타겟 디자인 패턴은 다양한 형상 및 크기의 전자 구성요소를 포함할 수 있다. 도 5는 2개의 예시적인 타겟 디자인 패턴들인, 타겟 디자인 패턴(510) 및 타겟 디자인 패턴(520)을 도시한다. 타겟 디자인 패턴들(510 및 520)은 컴포넌트들의 별개의 형상들 및 배열을 나타낸다. 타겟 디자인 패턴들(510 및 520)은 단지 예시적인 것이며, 많은 상이한 타겟 디자인 패턴들이 가능하다는 것이 이해된다. 또한, 타겟 디자인 패턴들은 컴포넌트들의 복잡성, 수, 및 배열에 있어서 변할 수 있다는 것이 인식된다. 이러한 다양성은 타겟 디자인 패턴들이 제조되는 특정 다이들(예를 들어, 도 4의 다이(420))에 더 정확하게 매칭하도록 허용할 수 있다.
도 5에 도시된 바와 같이, 타겟 디자인 패턴(510)은 2개의 직사각형 컴포넌트, 타겟 디자인 패턴 컴포넌트(513 및 515)를 포함할 수 있다. 타겟 디자인 패턴 컴포넌트들(513 및 515)은 서로로부터 소정 각도로 오프셋될 수 있고 중첩할 수 있다. 타겟 디자인 패턴 컴포넌트들(513 및 515)은 웨이퍼 상의 동일하거나 상이한 층들을 점유할 수 있다. 사용될 때, 타겟 디자인 패턴(510)을 포함하는 웨이퍼의 검사는, 타겟 디자인 패턴 컴포넌트(513 및 515)가 교차하는 각도 또는 위치, 또는 타겟 디자인 패턴의 길이 및 폭의 변화를 나타낼 수 있다.
타겟 디자인 패턴(520)은 3개의 컴포넌트들, 즉 직사각형 타겟 디자인 패턴 컴포넌트들(523 및 525), 및 원형 타겟 디자인 패턴을 포함할 수 있다. 이 예에서, 타겟 디자인 패턴 컴포넌트들(523 및 525)은 타겟 디자인 패턴의 컴포넌트(527)와 중첩하지만 서로는 중첩하지 않는다. 또한, 타겟 디자인 패턴 컴포넌트들(523, 525 및 527)은 웨이퍼 상의 동일하거나 상이한 층들을 점유할 수 있다. 사용될 때, 타겟 디자인 패턴(520)을 포함하는 웨이퍼의 검사는, 타겟 디자인 패턴 컴포넌트들(523, 525 및 527)의 상대적 포지션, 오버랩의 양, 또는 다른 특성들에서의 변화들을 드러낼 수 있다.
이전에 논의된 바와 같이, 타겟 디자인 패턴들(510 및 520)은 단지 예시적인 것이고 본 개시의 실시예들과 일치하는 많은 상이한 타겟 디자인 패턴들이 존재하거나 생성될 수 있다는 것이 인식된다. 또한, 추가적인 타겟 디자인 패턴들은 타겟 디자인 패턴들(510 및 520)에 의해 도시된 것보다 더 복잡하거나 덜 복잡할 수 있고, 형상 및 크기가 변할 수 있으며, 더 많거나 더 적은 컴포넌트들을 포함할 수 있다는 것이 인식된다.
타겟 디자인 패턴(510 또는 520)이 웨이퍼(예를 들어, 도 4의 웨이퍼(410)) 상에 에칭된 후, 이미징 시스템(예를 들어, 도 2의 이미징 시스템(200))은 의도된 타겟 디자인 패턴(510 또는 520)과 웨이퍼 상에 실제로 침착된 타겟 디자인 패턴의 차이의 양을 결정하기 위해 타겟 디자인 패턴을 검사할 수 있다. 이미징 시스템은 또한 타겟 디자인 패턴에 대한 계측 데이터를 수집할 수 있다. 결함 또는 계측 데이터에 기초하여, 이미징 시스템은 측정된 차이를 설명하기 위해 조정을 행할 수 있다. 측정된 차이들 및 계측 데이터는 디자이너 또는 디자인 시스템에 제공될 수 있고, 다이에 대한 디자인 또는 레이아웃을 업데이트하기 위해 사용될 수 있다. 일부 실시예들에서, 디자인 및 레이아웃, 스캐너, 하전 입자 빔 툴 또는 다른 리소그래피 장비는 검사의 결과들에 기초하여 조정될 수 있다. 전자 빔 툴 시스템은 조정들을 행할 수 있거나, 제조자, 제어기, 제조 시스템에 부착된 프로세서, 또는 다른 시스템에 제공되어 조정들이 행해지게 할 수 있다. 이전에 논의된 바와 같이, 본 개시와 일치하는 실시예들은 실제 다이들(예를 들어, 도 4의 다이들(410))의 하나 이상의 층들을 침착하기 전에 타겟 디자인 패턴(510 또는 520)을 침착할 수 있기 때문에, 결함들은 웨이퍼를 폐기하지 않고 식별 및 정정될 수 있다.
EBI 시스템(예를 들어, EBl 시스템(100)) 또는 디자이너는 전체 웨이퍼 디자인의 일부로서 포함하도록 타겟 디자인 패턴들을 선택할 수 있다. 타겟 디자인 패턴은 타겟 디자인 패턴 라이브러리에 저장될 수 있다. 이 라이브러리는 타겟 디자인 패턴 및 타겟 디자인 패턴의 모든 관련 특성들을 포함할 수 있다. 타겟 디자인 패턴들은 반도체 디바이스의 컴포넌트들에 대한 그들의 유사성에 기초하여 선택될 수 있다. 더욱이, 라이브러리에 타겟 디자인 패턴과 연관된 이전에 측정된 값들을 포함시킴으로써, 타겟 디자인 패턴들은 특정 프로세스 요건들을 충족시키도록 선택될 수 있다.
일부 실시예들에서, 타겟 디자인 패턴들은 타겟 디자인 패턴들의 프로세스 윈도우 검증("PWQ") 분석에 기초하여 선택될 수 있다. PWQ 분석에서, 초점 및 선량 매트릭스가 웨이퍼와 연관되는 웨이퍼가 사용될 수 있다. 이러한 매트릭스는 제조 동안 포커스 및 노광 또는 선량의 상이한 조합 하에서 타겟 디자인 패턴의 거동을 나타낼 수 있다. 또한, 타겟 디자인 패턴 요소의 라인 폭, 또는 임계 치수 통계의 측정치뿐만 아니라 전체 결함 카운트가 계산될 수 있다. 이들 결과는 분석될 수 있고, 프로세스 윈도우는 계측 결과로부터 추론될 수 있다. 느슨한 프로세스 윈도우를 갖는 타겟 디자인 패턴들은 에러들에 덜 취약하다. 따라서, 제조 실행을 위해 요구되는 프로세스 윈도우는 어느 타겟 디자인 패턴들이 선택되어야 하는지를 지시할 수 있다. 제조 프로세스에 의해 요구되는 것보다 더 엄격한 프로세스 윈도우를 갖는 타겟 디자인 패턴들은 타겟 디자인 패턴들에서의 임의의 결함들이 다이들에서의 결함들과 상관될 것을 보장하도록 선택될 수 있어서, 수율을 증가시키기 위해 적절한 조정들이 이루어질 수 있다.
일부 실시예들에서, 타겟 디자인 패턴들은 시뮬레이션 및 위험 분석에 기초하여 선택될 수 있다. 이들 실시예에서, 타겟 디자인 패턴은 자동화된 디자인 소프트웨어를 사용하여 디자인 및 테스트된다. 이 프로세스는, 예를 들어, 시뮬레이션들에 기초하여 에지 배치 에러(EPE) 분포에 대한 예측 모델을 생성할 수 있다. 이는 서로에 대한 디자인의 중첩 요소들에서 발생하는 에러의 양을 나타낼 것이다. 더 높은 EPE 확률을 갖는 타겟 디자인 패턴은, 레이아웃에서의 임의의 EPE가 타겟 디자인 패턴에서 또한 발생할 가능성이 있고 검사 동안 정정될 수 있다는 것을 보장하기 위해 더 낮은 EPE 가능성을 갖는 것에 비해 선택될 수 있다.
상기 고려사항들 중 하나 이상에 기초하여, 본 개시와 일치하는 실시예들은 특정 제조 프로세스의 요건들을 충족시키기 위해 적절한 타겟 디자인 패턴들을 선택할 수 있다.
이제, 본 개시의 실시예들에 따른, 예시적인 인-다이 계측 시스템의 흐름도를 도시하는 도 6을 참조한다. 제어기는 도 6의 흐름도의 하나 이상의 블록들을 구현하도록 프로그래밍될 수 있다. 제어기는 하전 입자 빔 장치와 커플링될 수 있다. 제어기는 하전 입자 빔 장치의 작동들을 제어할 수 있다. 제어기는 하전 입자 빔 장치의 검출기로부터 수집된 정보를 수신하도록 구성될 수 있고, 프로세싱 기능들을 수행하도록 구성될 수 있다. 예를 들어, 도 1의 제어기(109)는 도 6의 방법의 전체 또는 일부를 실행하도록 구성될 수 있다.
단계 S101에서, 방법이 시작될 수 있다. 단계 S102에서, 제어기 또는 디자이너는 웨이퍼 상에 포함시킬 타겟 디자인 패턴들을 선택할 수 있다. 타겟 디자인 패턴들은 특히 핫스팟 라이브러리(D101), PWQ 분석(D102), 또는 프로세스 시뮬레이션 및 위험 분석(D103) 중 하나 이상으로부터의 데이터를 기초로 선택될 수 있다. 프로세스 시뮬레이션은 자동화된 디자인 툴들로 가능한 임의의 분석을 포함할 수 있고, 레이아웃의 거동을 예측하기 위해 디자인 레이아웃들의 임의의 분석을 포함한다. 이들 다양한 데이터 소스로부터의 결과는 이들 요건 중 하나 이상이 충족되는 것을 보장하는 것을 도울 수 있고 이들 둘 모두가 전체 디자인과 매우 유사한 타겟 디자인 패턴을 선택하기 위해 현재의 제조 요건 및 디자인과 비교될 수 있다.
타겟 디자인 패턴을 선택한 후, 단계 S103에서, 웨이퍼의 레이아웃에 추가하기 위해 타겟 디자인 패턴들을 나타내는 디자인 데이터가 제공될 수 있다. 일부 실시예들에서, 타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하는 단계는 타겟 디자인 패턴 또는 타겟 디자인 패턴들을 나타내는 데이터를 제조자에게 제공하는 단계를 더 포함한다. 이러한 실시예들에서, 예를 들어, 제조자는 타겟 디자인 패턴을 나타내는 데이터를 수신하고, 집적 회로에 대한 디자인 데이터에 데이터를 추가할 수 있다. 타겟 디자인 패턴 또는 타겟 디자인 패턴을 나타내는 데이터를 제공하는 것은 집적 회로에 대한 디자인 데이터에 대한 데이터의 추가를 가능하게 하기 위해 SEM 또는 제조자의 프로세서에 데이터를 제공하는 것을 포함한다는 것이 추가로 인식된다. 디자인 데이터에 대한 데이터의 추가는 프로세서에 의해 자동으로 수행될 수 있거나, 컴퓨터 보조 디자인("CAD") 애플리케이션과 같은 디자인 애플리케이션을 사용하여 사람에 의해 지시될 수 있다. 그 후, 이 업데이트된 디자인은 집적 회로를 제조 또는 생성하기 위해 사용될 수 있다. 그 후, 이들 타겟 디자인 패턴은 타겟 디자인 패턴을 선택하는 시스템, 프로세스, 또는 장비에 의해 또는 디자인 데이터를 수신한 제조자에 의해 웨이퍼 상에 에칭될 수 있다.
본 개시와 일치하는 실시예들에 의해 사용되는 전자 빔 검사 방법들 때문에, 타겟 디자인 패턴들은 매우 작을 수 있다. 예를 들어, 일부 실시예들에서, 타겟 디자인 패턴들은 1㎛2 만큼 작을 수 있다. 또한, 이들의 작은 크기로 인해, 제공된 디자인 데이터는 타겟 디자인 패턴들이 예를 들어 스크라이브 라인들 내에 또는 그 근처에 위치들을 제한하는 대신에 반도체 디자인 내의 위치들에 배치되게 하는 것을 포함할 수 있다.
단계 S104에서, 시스템은 디자인 레이아웃의 구조가 웨이퍼 상에 인쇄되게 할 수 있다. 일부 실시예들에서, 디자인 레이아웃의 구조체들이 인쇄되게 하는 것은, 예를 들어, 추가된 타겟 디자인 패턴들로 디자인 레이아웃을 인쇄하기 위한 제조자에 대한 명령들로부터 기인한다. 디자인 데이터는 집적 회로의 디자인 레이아웃을 나타내는 데이터이다. 일부 실시예들에서, 타겟 디자인 패턴들은 디자인의 나머지를 침착하기 전에 웨이퍼 상에 배치된다.
단계 S105에서, 인쇄된 타겟 디자인 패턴들은 (예를 들어, 도 2의 EBI 시스템(200)과 같은) 하전-입자 검사 툴들을 사용하여 검사된다. 단계 S106에서, 검사 결과는 하전 입자 빔 시스템(예를 들어, EBI 시스템(200))에 의해 분석된다. 분석은, 예를 들어, EPE, 오버레이 시프트, 콘택 홀 크기, 및 에지 거칠기뿐만 아니라 추가적인 계측 데이터와 같은 제조 프로세스로부터의 결함을 드러낼 수 있다. 특정 타겟 디자인 패턴들에 대한 분석의 결과들은 나중의 프로세스들에 의한 사용을 위해 핫스팟 라이브러리(D101)에 포함될 수 있다.
단계 S107에서, 하전-입자 빔 시스템 또는 컴퓨터 시스템은 다이들의 레이아웃 또는 디자인에 대한 조정들을 야기하기 위해, 또는 다이들을 패터닝하기 위해 사용되는 스캐너 또는 다른 포토리소그래피 장비의 세팅들을 조정하기 위해 분석의 결과들을 사용할 수 있다. 일부 실시예에서, 이러한 조정은 하전 입자 빔 시스템에 의해 이루어질 수 있다. 다른 실시예들에서, 하전-입자 빔 시스템은 조정들이 이루어지게 하기 위해 다른 시스템들 또는 장비(예를 들어, 다른 포토리소그래피 장비, 스캐너, 또는 이러한 장비에 부착된 제어기 또는 처리기)에게 조정들에 관한 데이터를 제공할 수 있다. 본 개시와 일치하는 실시예들은 ADI를 허용하기 때문에, 단계 S107에서 제공되는 레이아웃 조정들은 반도체 디자인이 웨이퍼 상에 에칭되기 전에 발생할 수 있고, 단계 S107에서의 스캐너 설정 조정들은, 반도체 디자인들이 웨이퍼 상에 패터닝되기 전에 일어날 수 있다. 또한, 결함을 갖는 층은 디프로세싱될 수 있고(예를 들어, 웨이퍼로부터 제거될 수 있고), 층은 스캐너에 의해 리프로세싱되고 리-이미징될 수 있지만, 조정된 스캐너 설정 또는 디자인을 갖는다. 이 단계에서 이들 결함에 대한 레이아웃 또는 스캐너 설정을 검출하고 조정함으로써, 웨이퍼는 조정된 시스템에서의 제조를 위해 여전히 사용될 수 있기 때문에 시스템은 수율을 증가시킬 수 있다.
처리는 단계 S108에서 종료될 수 있다.
일부 실시예들에서, 검출기는 하전 입자 빔 시스템을 제어하는 제어기와 통신할 수 있다. 제어기는 하전 입자 빔을 생성하기 위해 하전 입자 소스를 제어하는 것 및 샘플에 걸쳐 하전 입자 빔의 스캔을 위해 편향기를 제어하는 것과 같은 다양한 기능들을 수행하도록 하전 입자 빔 시스템의 컴포넌트들에 명령할 수 있다. 제어기는 또한 후처리 기능, 밝기/콘트라스트 조정, 이미지 세분, 이미지 처리, 윤곽 생성, 획득된 이미지 상에 표시자 중첩 등을 수행할 수도 있다. 컨트롤러는, 예를 들어 도 1의 화상 취득부(120) 및 컨트롤러(109)의 기능을 조합해도 된다. 또한, 제어기는 도 1의 저장소(130)와 같은 저장소를 포함할 수 있다. 타겟 디자인 패턴들을 선택하는 것, 하전 입자 빔 검사, 타겟 디자인 패턴 결과들을 분석하는 것, 분석에 기초하여 입자 빔 스캐너들을 조정하는 것, 또는 본 개시와 일치하는 다른 기능들 및 방법들을 수행하기 위한 제어기(109)의 프로세서에 대한 명령들을 저장하는 비일시적 컴퓨터 판독가능 매체가 제공될 수 있다. 비-일시적 매체들의 일반적인 형태들은, 예를 들어, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 솔리드 스테이트 드라이브, 자기 테이프, 또는 임의의 다른 자기 데이터 저장 매체, CD-ROM, 임의의 다른 광학 데이터 스토리지 매체, 홀들의 패턴들을 갖는 임의의 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM 또는 어떠한 다른 플래시 메모리, NVRAM, 캐시, 레지스터, 어떠한 다른 메모리 칩 또는 카트리지, 및 이들의 네트워킹된 버전들을 포함한다.
실시예들은 다음의 조항들을 사용하여 추가로 설명될 수 있다:
1. 하전 입자 빔 툴을 사용하는 인-다이 계측에 관련된 방법으로서,
집적 회로의 디자인을 나타내는 제1 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하는 단계; 및
타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하여 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 추가될 수 있도록 하는 단계를 포함하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초하는, 방법.
2. 제1항에 있어서, 제1 디자인 데이터는 Graphic Database System (GDS), Open Artwork System Interchange Standard (OASIS), 또는 Caltech Intermediate Form (CIF) 데이터 중 하나로서 표현되는 방법.
3. 제1항 또는 제2항에 있어서,
제2 디자인 데이터로부터 도출된 구조체가 웨이퍼 상에 인쇄되게 하는 단계;
하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체를 검사하는 단계; 및
검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하는 단계
를 더 포함하는 방법.
4. 제3항에 있어서, 제2 디자인 데이터가 식별된 계측 데이터 또는 프로세스 결함에 기초하여 조정되게 하는 단계를 추가로 포함하는, 방법.
5. 제3항에 있어서, 식별된 계측 데이터 또는 프로세스 결함에 기초하여 스캐너가 조정되게 하는 단계를 더 포함하는, 방법.
6. 제3항에 있어서, 포토리소그래피 장비가 식별된 계측 데이터 또는 프로세스 결함에 기초하여 조정되게 하는 단계를 더 포함하는 방법.
7. 제3항 내지 제6항 중 어느 한 항에 있어서, 식별된 계측 데이터 또는 프로세스 결함은 에지 배치 오차, 오버레이 시프트, 콘택 홀 크기 변동, 및 에지 거칠기 중 적어도 하나인 것인, 방법.
8. 제1항 내지 제7항 중 어느 한 항에 있어서, 타겟 디자인 패턴을 선택하는 단계는,
타겟 디자인 패턴과 연관된 속성에 기초하여 디자인 라이브러리로부터 타겟 디자인 패턴을 선택하는 단계를 포함하고, 디자인 라이브러리는 디자인 패턴 및 대응하는 속성을 더 포함하는, 방법.
9. 제1항 내지 제8항 중 어느 한 항에 있어서, 타겟 디자인 패턴을 선택하는 단계는,
하나 이상의 잠재적인 타겟 디자인 패턴과 연관된 프로세스 윈도우 검증 데이터를 분석하는 단계; 및
분석 결과에 기초하여 타겟 디자인 패턴을 선택하는 단계
를 더 포함하는, 방법.
10. 제1항 내지 제9항 중 어느 한 항에 있어서, 타겟 디자인 패턴을 선택하는 단계는,
타겟 디자인 패턴과 연관된 디자인 데이터를 분석하는 단계; 및
분석 결과에 기초하여 타겟 디자인 패턴을 선택하는 단계
를 더 포함하는, 방법.
11. 제10항에 있어서, 분석은 프로세스 시뮬레이션인, 방법.
12. 제1항 내지 제11항 중 어느 한 항에 있어서, 타겟 디자인 패턴을 선택하는 단계는:
타겟 디자인 패턴과 제1 디자인 데이터 사이의 유사성에 기초하여 타겟 디자인 패턴을 선택하는 단계
를 더 포함하는, 방법.
13. 제1항 내지 제12항 중 어느 한 항에 있어서, 타겟 디자인 패턴으로부터 도출된 디자인 데이터는 지정된 위치에서 제2 디자인 데이터에 추가되는, 방법.
14. 제13항에 있어서, 제2 디자인 데이터 내의 지정된 위치는 제2 디자인 데이터 내의 컴포넌트들 사이에 있는, 방법.
15. 제1항 내지 제14항 중 어느 한 항에 있어서, 제1 디자인 데이터 및 제2 디자인 데이터는 집적 회로의 레이아웃 디자인 데이터의 상이한 버전들을 나타내는, 방법.
16. 인-다이 계측을 위한 시스템으로서,
검출기를 포함하는 하전 입자 빔 장치;
검출기로부터 검출 신호를 수신하고 타겟 디자인 패턴을 포함하는 이미지를 구성하는 회로를 포함하는 이미지 획득기; 및
적어도 하나의 프로세서 및 명령어들를 포함하는 비-일시적 컴퓨터 판독가능 매체를 갖는 제어기를 포함하고, 명령어들는 프로세서에 의해 실행될 때, 시스템으로 하여금:
집적 회로의 디자인을 나타내는 제1 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하고; 및
타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하여 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 추가될 수 있도록 하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초하는, 시스템.
17. 제16항에 있어서, 제1 디자인 데이터는 Graphic Database System (GDS), Open Artwork System Interchange Standard (OASIS), 및 Caltech Intermediate Form (CIF)데이터 중 하나로서 표현되는, 시스템.
18. 제16항 또는 제17항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로,
제2 디자인 레이아웃으로부터 도출된 구조체가 웨이퍼 상에 인쇄되게 하고;
하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체를 검사하도록 하고; 및
검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하도록 하는, 시스템.
19. 제18항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로, 식별된 계측 데이터 또는 프로세스 결함들에 기초하여 제2 디자인 데이터가 조정되게 하는, 시스템.
20. 제18항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로 식별된 계측 데이터 또는 프로세스 결함들에 기초하여 스캐너가 조정되게 하는, 시스템.
21. 제18항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로, 식별된 계측 데이터 또는 프로세스 결함들에 기초하여 포토리소그래피 장비가 조정되게 하는, 시스템.
22. 제18항 내지 제21항 중 어느 한 항에 있어서, 식별된 프로세스 결함들은 에지 배치 오차, 오버레이 시프트, 콘택 홀 크기 변동, 및 에지 거칠기 중 적어도 하나인, 시스템.
23. 제16항 내지 제22항 중 어느 한 항에 있어서,
메모리;
메모리에 저장된 디자인 라이브러리를 포함하고, 디자인 라이브러리는 디자인 패턴들 및 대응하는 속성들을 포함하는, 시스템.
24. 제16항 내지 제24항 중 어느 한 항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로:
하나 이상의 잠재적인 타겟 디자인 패턴과 연관된 프로세스 윈도우 검증 데이터를 분석하고; 및
분석의 결과에 기초하여 타겟 디자인 패턴을 선택하도록 하는, 시스템.
제16항 내지 제25항 중 어느 한 항에 있어서, 명령어들은 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로:
타겟 디자인 패턴과 연관된 디자인 데이터를 분석하고; 및
분석 결과에 기초하여 타겟 디자인 패턴을 선택하도록 하는, 시스템.
25. 제25항에 있어서, 분석은 프로세스 시뮬레이션인, 시스템.
26. 제16항 내지 제26항 중 어느 한 항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로, 타겟 디자인 패턴과 제1 디자인 데이터 사이의 유사성들에 기초하여 타겟 디자인 패턴을 선택하도록 하는, 시스템.
27. 제16항 내지 제27항 중 어느 한 항에 있어서, 타겟 디자인 패턴으로부터 도출된 디자인 데이터는 지정된 위치에서 제2 디자인 데이터에 추가되는, 시스템.
28. 제28항에 있어서, 제2 디자인 데이터에서의 지정된 위치는 제2 디자인 데이터에서의 컴포넌트들 사이에 있는, 시스템.
29. 제16 항 내지 제29 항 중 어느 한 항에 있어서, 제1 디자인 데이터 및 제2 디자인 데이터는 집적 회로의 레이아웃 디자인 데이터의 상이한 버전들을 나타내는, 시스템.
30. 시스템의 하나 이상의 프로세서에 의해 실행가능하여 시스템으로 하여금 방법을 수행하게 하는 명령어 세트를 저장하는 비일시적 컴퓨터 판독가능 매체로서, 방법은,
집적 회로의 디자인을 나타내는 제1 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하는 단계; 및
타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하여 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 추가될 수 있도록 하는 단계
를 포함하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초하는, 컴퓨터 판독가능 매체.
31. 제31항에 있어서, 제1 디자인 데이터는 Graphic Database System (GDS), Open Artwork System Interchange Standard (OASIS), 및 Caltech Intermediate Form (CIF) 데이터 중 하나로서 표현되는, 컴퓨터 판독가능 매체.
32. 제31항 및 제32항 중 어느 한 항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로,
제2 디자인 데이터로부터 도출된 구조체가 웨이퍼 상에 인쇄되게 하고;
하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체를 검사하고; 및
검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
33. 제33항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로, 제2 디자인 데이터가 식별된 계측 데이터 또는 프로세스 결함에 기초하여 조정되게 하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
34. 제33항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로, 식별된 계측 데이터 또는 프로세스 결함에 기초하여 스캐너가 조정되게 하는 것을 추가로 수행하도록 하는, 컴퓨터 판독 가능 매체.
35. 제33항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로, 포토리소그래피 장비가 식별된 계측 데이터 또는 프로세스 결함에 기초하여 조정되게 하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
36. 제33항 내지 제36항 중 어느 한 항에 있어서, 식별된 계측 데이터 또는 프로세스 결함은 에지 배치 오차, 오버레이 시프트, 콘택트 홀 크기 변동, 및 에지 거칠기 중 적어도 하나인, 컴퓨터 판독가능 매체.
37. 제31항 내지 제37항 중 어느 한 항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
타겟 디자인 패턴과 연관된 속성에 기초하여 디자인 라이브러리로부터 타겟 디자인 패턴을 선택하는 것을 수행하도록 하고, 디자인 라이브러리는 디자인 패턴 및 대응하는 속성을 포함하는, 컴퓨터 판독가능 매체.
38. 제31항 내지 제38항 중 어느 한 항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
하나 이상의 잠재적인 타겟 디자인 패턴들과 연관된 프로세스 윈도우 검증 데이터를 분석하고; 및
분석 결과에 기초하여 타겟 디자인 패턴을 선택하도록 하는, 컴퓨터 판독가능 매체.
39. 제31항 내지 제39항 중 어느 한 항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로,
타겟 디자인 패턴과 연관된 디자인 데이터를 분석하고; 및
상기 분석 결과에 기초하여 타겟 디자인 패턴을 선택하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
40. 제40항에 있어서, 분석은 프로세스 시뮬레이션인, 컴퓨터 판독가능 매체.
41. 제31항 내지 제41항 중 어느 한 항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
타겟 디자인 패턴과 제1 디자인 데이터 사이의 유사성에 기초하여 타겟 디자인 패턴을 선택하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
42. 제31항 내지 제42항 중 어느 한 항에 있어서, 타겟 디자인 패턴으로부터 도출된 디자인 데이터는 지정된 위치에서 제2 디자인 데이터에 추가되는, 컴퓨터 판독가능 매체.
43. 제43항에 있어서, 제2 디자인 데이터에서의 지정된 위치는 제2 디자인 데이터에서의 컴포넌트들 사이에 있는, 컴퓨터 판독가능 매체.
44. 제31항 내지 제44항 중 어느 한 항에 있어서, 제1 디자인 데이터 및 제2 디자인 데이터는 집적 회로의 레이아웃 디자인 데이터의 상이한 버전들을 나타내는, 컴퓨터 판독가능 매체.
도면의 블록도는 본 개시의 다양한 예시적인 실시예에 따른 시스템, 방법 및 컴퓨터 하드웨어/소프트웨어 제품의 가능한 구현의 아키텍처, 기능 및 동작을 도시한다. 이와 관련하여, 개략도에서의 각각의 블록은 전자 회로와 같은 하드웨어를 사용하여 구현될 수 있는 특정 산술 또는 논리 연산 처리를 나타낼 수 있다. 블록들은 또한 특정된 논리 기능들을 구현하기 위한 하나 이상의 실행가능 명령들을 포함하는 모듈, 세그먼트, 또는 코드의 일부를 나타낼 수도 있다. 일부 대안적인 구현들에서, 블록에 표시된 기능들은 도면들에 표시된 순서를 벗어나 발생할 수 있다는 것이 이해되어야 한다. 예를 들어, 연속적으로 도시된 2개의 블록들은 실질적으로 동시에 실행되거나 구현될 수 있거나, 2개의 블록들이 때때로 수반되는 기능에 따라 역순으로 실행될 수 있다. 일부 블록들은 또한 생략될 수도 있다.
블록도들의 각각의 블록, 및 블록들의 조합은, 특정된 기능들 또는 동작들을 수행하는 특수 목적 하드웨어-기반 시스템들에 의해, 또는 특정 목적 하드웨어 및 컴퓨터 명령들의 조합들에 의해 구현될 수도 있다는 것이 또한 이해되어야 한다.
본 발명이 다양한 실시예와 관련하여 설명되었지만, 본 발명의 다른 실시예는 본 명세서에 개시된 본 발명의 명세서 및 실시를 고려하여 당업자에게 명백할 것이다. 본 명세서 및 실시예는 단지 예시적인 것으로 간주되며, 본 발명의 진정한 범위 및 사상은 하기 청구범위에 의해 지시되는 것으로 의도된다.

Claims (15)

  1. 시스템의 하나 이상의 프로세서에 의해 실행가능하여 시스템으로 하여금 방법을 수행하게 하는 명령어 세트를 저장하는 비-일시적 컴퓨터 판독가능 매체로서, 방법은,
    집적 회로의 디자인을 나타내는 제1 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하는 단계; 및
    타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하여 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 추가될 수 있도록 하는 단계
    를 포함하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초하는, 컴퓨터 판독가능 매체.
  2. 제1항에 있어서, 제1 디자인 데이터는 Graphic Database System (GDS), Open Artwork System Interchange Standard (OASIS), 및 Caltech Intermediate Form (CIF) 데이터 중 하나로서 표현되는, 컴퓨터 판독가능 매체.
  3. 제1항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로,
    제2 디자인 데이터로부터 도출된 구조체가 웨이퍼 상에 인쇄되게 한 후, 하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체를 검사하고; 및
    검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
  4. 제3항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로, 제2 디자인 데이터가 식별된 계측 데이터 또는 프로세스 결함에 기초하여 조정되게 하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
  5. 제3항에 있어서, 식별된 계측 데이터 또는 프로세스 결함은 에지 배치 오차, 오버레이 시프트, 콘택트 홀 크기 변동, 및 에지 거칠기 중 적어도 하나인, 컴퓨터 판독가능 매체.
  6. 제1항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
    타겟 디자인 패턴과 연관된 속성에 기초하여 디자인 라이브러리로부터 타겟 디자인 패턴을 선택하는 것을 수행하도록 하고, 디자인 라이브러리는 디자인 패턴 및 대응하는 속성을 포함하는, 컴퓨터 판독가능 매체.
  7. 제1항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
    하나 이상의 잠재적인 타겟 디자인 패턴들과 연관된 프로세스 윈도우 검증 데이터를 분석하고; 및
    분석 결과에 기초하여 타겟 디자인 패턴을 선택하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
  8. 제1항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
    타겟 디자인 패턴과 연관된 디자인 데이터를 분석하고; 및
    분석 결과에 기초하여 타겟 디자인 패턴을 선택하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
  9. 제7항에 있어서, 분석은 프로세스 시뮬레이션인, 컴퓨터 판독가능 매체.
  10. 제1항에 있어서, 시스템의 하나 이상의 프로세서에 의해 실행가능한 명령어 세트들은 시스템으로 하여금 추가로:
    타겟 디자인 패턴과 제1 디자인 데이터 사이의 유사성에 기초하여 타겟 디자인 패턴을 선택하는 것을 수행하도록 하는, 컴퓨터 판독가능 매체.
  11. 제1항에 있어서, 타겟 디자인 패턴으로부터 도출된 디자인 데이터는 지정된 위치에서 제2 디자인 데이터에 추가되는, 컴퓨터 판독가능 매체.
  12. 제11항에 있어서, 제2 디자인 데이터에서의 지정된 위치는 제2 디자인 데이터에서의 컴포넌트들 사이에 있는, 컴퓨터 판독가능 매체.
  13. 제1항에 있어서, 제1 디자인 데이터 및 제2 디자인 데이터는 집적 회로의 레이아웃 디자인 데이터의 상이한 버전들을 나타내는, 컴퓨터 판독가능 매체.
  14. 인-다이 계측을 위한 시스템으로서,
    검출기를 포함하는 하전 입자 빔 장치;
    검출기로부터 검출 신호를 수신하고 타겟 디자인 패턴을 포함하는 이미지를 구성하는 회로를 포함하는 이미지 획득기; 및
    적어도 하나의 프로세서 및 명령어들를 포함하는 비-일시적 컴퓨터 판독가능 매체를 갖는 제어기를 포함하고, 명령어들는 프로세서에 의해 실행될 때, 시스템으로 하여금:
    집적 회로의 디자인을 나타내는 제1 디자인 데이터에 기초하여 타겟 디자인 패턴을 선택하고; 및
    타겟 디자인 패턴을 나타내는 디자인 데이터를 제공하여 타겟 디자인 패턴으로부터 도출된 디자인 데이터가 제2 디자인 데이터에 추가될 수 있도록 하고, 제2 디자인 데이터는 제1 디자인 데이터에 기초하는, 시스템.
  15. 제14항에 있어서, 명령어들은, 프로세서에 의해 실행될 때, 시스템으로 하여금 추가로,
    제2 디자인 레이아웃으로부터 도출된 구조체가 웨이퍼 상에 인쇄되게 한 후, 하전 입자 빔 툴을 사용하여 웨이퍼 상의 구조체를 검사하도록 하고; 및
    검사에 기초하여 계측 데이터 또는 프로세스 결함들을 식별하도록 하는, 시스템.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10740888B2 (en) * 2016-04-22 2020-08-11 Kla-Tencor Corporation Computer assisted weak pattern detection and quantification system
US20230108539A1 (en) * 2021-10-06 2023-04-06 Kla Corporation Design-assisted large field of view metrology
CN117313635B (zh) * 2023-10-25 2024-05-24 上海合芯数字科技有限公司 确定芯片设计数据的方法、装置、电子设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518107A (ja) * 2002-02-15 2005-06-16 ケーエルエー−テンカー テクノロジィース コーポレイション オーバレイ計測および制御方法
JP2015528125A (ja) * 2012-07-05 2015-09-24 エーエスエムエル ネザーランズ ビー．ブイ． リソグラフィのためのメトロロジ
JP2017516138A (ja) * 2014-05-13 2017-06-15 エーエスエムエル ネザーランズ ビー．ブイ． メトロロジーに用いられる基板及びパターニングデバイス、メトロロジー方法、及びデバイス製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7379184B2 (en) 2004-10-18 2008-05-27 Nanometrics Incorporated Overlay measurement target
FR2889332B1 (fr) * 2005-07-28 2007-12-28 Coupling Wave Solutions Cws Sa Procede et appareil d'aide a la conception de circuits integres
US7570796B2 (en) * 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US8041103B2 (en) * 2005-11-18 2011-10-18 Kla-Tencor Technologies Corp. Methods and systems for determining a position of inspection data in design data space
US7676077B2 (en) * 2005-11-18 2010-03-09 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
WO2009143200A2 (en) * 2008-05-21 2009-11-26 Kla-Tencor Corporation Substrate matrix to decouple tool and process effects
JP5286337B2 (ja) * 2010-08-30 2013-09-11 株式会社日立ハイテクノロジーズ 半導体製造装置の管理装置、及びコンピュータプログラム
US8669775B2 (en) 2010-09-24 2014-03-11 Texas Instruments Incorporated Scribe line test modules for in-line monitoring of context dependent effects for ICs including MOS devices
US9377680B2 (en) 2013-11-15 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for integrated circuit layout
CN106463434B (zh) 2014-06-10 2020-12-22 Asml荷兰有限公司 计算晶片检验
KR20230110835A (ko) * 2015-04-21 2023-07-25 케이엘에이 코포레이션 기울어진 디바이스 설계를 위한 계측 타겟 설계
NL2016631A (en) * 2015-04-21 2016-10-24 Asml Netherlands Bv Metrology method and apparatus, computer program and lithographic system.
JP2018523820A (ja) * 2015-07-30 2018-08-23 ケーエルエー−テンカー コーポレイション 検査ツールへのダイナミックケアエリア生成システムおよび方法
WO2017060192A1 (en) 2015-10-08 2017-04-13 Asml Netherlands B.V. Method and apparatus for pattern correction and verification
JP6527808B2 (ja) * 2015-10-27 2019-06-05 株式会社ニューフレアテクノロジー 検査方法および検査装置
US20180068047A1 (en) * 2016-09-08 2018-03-08 Mapper Lithography Ip B.V. Method and system for fabricating unique chips using a charged particle multi-beamlet lithography system
US10768533B2 (en) * 2016-10-20 2020-09-08 Kla-Tencor Corporation Method and system for generating programmed defects for use in metrology measurements
US10296702B2 (en) * 2017-03-15 2019-05-21 Applied Materials Israel Ltd. Method of performing metrology operations and system thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518107A (ja) * 2002-02-15 2005-06-16 ケーエルエー−テンカー テクノロジィース コーポレイション オーバレイ計測および制御方法
JP2015528125A (ja) * 2012-07-05 2015-09-24 エーエスエムエル ネザーランズ ビー．ブイ． リソグラフィのためのメトロロジ
JP2017516138A (ja) * 2014-05-13 2017-06-15 エーエスエムエル ネザーランズ ビー．ブイ． メトロロジーに用いられる基板及びパターニングデバイス、メトロロジー方法、及びデバイス製造方法

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