KR20210088394A - 후면 트렌치 격리 구조물과 수직 전송 게이트의 중첩을 갖는 이미지 센서 - Google Patents

후면 트렌치 격리 구조물과 수직 전송 게이트의 중첩을 갖는 이미지 센서 Download PDF

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던-니안 야웅
젠-청 리우
웨이 추앙 우
옌-유 첸
치-콴 유
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Abstract

일부 실시예는 이미지 센서 디바이스에 관한 것이다. 광 검출기는 반도체 기판 내에 배치되고, 전송 트랜지스터는 광 검출기 위에 배치된다. 전송 트랜지스터는 반도체 기판의 전면 위에서 연장되는 측방 부분 및 반도체 기판의 전면에 아래의 제 1 깊이까지 연장되는 수직 부분을 갖는 전송 게이트를 포함한다. 게이트 유전체는 측방 부분 및 수직 부분을 반도체 기판으로부터 분리한다. 후면 트렌치 격리 구조물은 반도체 기판의 후면으로부터 반도체 기판의 전면 아래의 제 2 깊이까지 연장된다. 후면 트렌치 격리 구조물은 광 검출기를 측방향으로 둘러싸고, 제 2 깊이는 제 1 깊이보다 작아 전송 트랜지스터의 수직 부분의 최하부 부분은 후면 트렌치 격리 구조물의 최상부 부분과 수직 중첩을 가진다.

Description

후면 트렌치 격리 구조물과 수직 전송 게이트의 중첩을 갖는 이미지 센서{IMAGE SENSOR WITH OVERLAP OF BACKSIDE TRENCH ISOLATION STRUCTURE AND VERTICAL TRANSFER GATE}
상보성 금속-산화물 반도체(complementary metal-oxide semiconductor; CMOS) 이미지 센서는 예를 들어 카메라, 태블릿, 스마트 폰 등과 같은 광범위한 현대 전자 디바이스에 사용된다. CMOS 이미지 센서는 전면 조명(front-side illuminated; FSI) 또는 후면 조명(back-side illuminated; BSI)일 수 있다. FSI CMOS 이미지 센서와 비교하여, BSI CMOS 이미지 센서는 더 나은 감도, 더 나은 각도 응답 및 더 큰 금속 라우팅 유연성을 가진다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 반도체 온 인슐레이터 이미지 센서의 일부 실시예의 단면도를 예시한다.
도 1b는도 1a의 이미지 센서의 일부 실시예의 단순화된 상부 레이아웃을 예시하며, 여기서 각 화소는 단일 수직 게이트 전극 부분을 갖는 전송 트랜지스터를 포함한다.
도 1c는 도 1a의 이미지 센서의 일부 다른 실시예의 단순화된 상부 레이아웃을 예시하며, 여기서 각 화소는 다수의 수직 게이트 전극 부분을 갖는 전송 트랜지스터를 포함한다.
도 2a는 이미지 센서의 일부 더 상세한 실시예의 단면도를 예시한다.
도 2b는 도 2a의 이미지 센서의 일부 실시예의 단순화된 상부 레이아웃을 예시하며, 여기서 각 화소는 단일 수직 게이트 전극 부분을 갖는 전송 트랜지스터를 포함한다.
도 3a는 이미지 센서의 일부 더 상세한 실시예의 단면도를 예시한다.
도 3b는 도 3a의 이미지 센서의 일부 실시예의 단순화된 상부 레이아웃을 예시한다.
도 4a는 제로 게이트 소스 전압에서 정상적으로 온(ON)인 공핍 모드 수직 전송 게이트 트랜지스터를 포함하는 이미지 센서의 일부 더 상세한 실시예의 단면도를 예시한다.
도 4b 및 도 4c는 도 4a의 이미지 센서의 일부 실시예의 단순화된 상부 레이아웃을 예시한다.
도 5는 이미지 센서의 일부 실시예의 회로도를 예시한다.
도 6은 이미지 센서의 일부 더 상세한 실시예의 단면도를 예시한다.
도 7은 도 6의 이미지 센서의 일부 실시예에 대응하는 단순화된 상부 레이아웃을 예시한다.
도 8은 도 6 및 도 7에 따른 일부 실시예에 따른 이미지 센서의 회로도를 제공한다.
도 9 내지 도 17은 이미지 센서를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 예시한다.
도 18은 도 9 내지 도 17의 방법의 일부 실시예의 블록도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
CMOS 이미지 센서는 예를 들어 카메라, 태블릿, 스마트 폰 등과 같은 광범위한 현대 전자 디바이스에 사용된다. CMOS 이미지 센서는 반도체 기판 상에 행과 열로 배열된 화소 어레이를 포함한다. 입사광이 화소에 부딪칠 때, 광의 강도 및/또는 컬러는 각각의 화소에 대한 각각의 전기 신호를 생성하고, 이들 전기 신호는 디지털 이미지를 구축하는데 사용된다. 이상적으로는, 각각의 화소로부터의 전기 신호는 그 화소에 입사되는 광에만 정확하게 대응할 것이지만, 하나의 화소로부터의 광의 일부는 반사 또는 굴절을 통해 다른 화소로 "누설"될 수 있고/있거나 하나의 픽셀에서 생성된 전기 캐리어 화소는 기판을 통해 다른 화소로 "누설"될 수 있다. 이러한 문제 그리고 다른 문제가 다양한 방식으로 나타날 수 있으며 일부 상황에서는 크로스토크(cross-talk), 블루밍(blooming) 등으로 지칭될 수 있다.
이들 효과를 제한하기 위해, 이미지 센서는 인접한 화소 사이에 후면 격리 구조물을 포함한다. 일부 후면 격리 구조물은 기판의 전체 두께에 걸쳐 반도체 기판의 후면으로부터 연장될 수 있다. 이러한 격리 구조물은 양호한 격리를 제공하지만, 이러한 구조물은 결과의 이미지 센서가 균열에 취약하게 한다는 것을 인지하고있다. 따라서, 본 개시의 일부 측면에서, 후면 격리 구조물은 기판을 통해 연장하되 완전히 연장하지 않고 기판의 후면으로부터 기판의 전면을 향해 연장된다(예를 들어, 후면 격리 구조물은 반도체 기판 내로 부분적으로만 연장된다). 또한, 이들 실시예에서, 화소의 트랜지스터 중 하나 이상은 기판의 전면으로 하향하여 연장되는 수직 부분을 갖는 게이트 전극을 포함한다. 후면 격리 구조물은 게이트 전극의 수직 부분과 수직 중첩을 가진다. 이러한 수직 중첩은 이웃하는 화소 사이에서 상당히 양호한 격리를 제공하고 균열의 위험을 감소시켜서, 이미지 센서가 광 검출기 사이에서 높은 광학적 그리고 전기적 격리를 가질 수 있고 높은 수율로 제조될 수 있게 한다.
이제 동시에 참조되는 도 1a 및 도 1b는 이미지 센서(100)의 일부 실시예를 도시한다. 보다 구체적으로, 도 1a는 이미지 센서(100)의 단면도를 도시하고, 도 1b는 단면 라인 A-A'으로 표시되는 이미지 센서(100)의 대응하는 상면도를 예시한다. 도 1a 및 도 1b는 단순화된 도면이며, 다른 도시되지 않은 피처가 종종 실제 구현에 존재한다는 것을 이해할 것이다. 또한, 도 1b는 중심점 주위에 방사상으로 배치된 4개의 화소를 도시하지만, 다른 실시예에서는, 예를 들어 3개의 화소, 5개의 화소 등이 중심점 주위에 배열될 수 있는 다른 구성이 사용될 수 있거나; 또는 다른 실시예에서는 화소는 중심점이 결여될 수 있다.
이미지 센서(100)는 반도체 기판(104) 내에 또는 그 위에 배열된 복수의 화소를 포함한다. 도시된 예에서, 화소(102)는, 일반적으로 임의의 개수의 화소가 존재할 수 있지만, 그리드형 방식으로 배열된 제 1 화소(102a), 제 2 화소(102b), 제 3 화소(102c) 및 제 4 화소(102d)을 포함한다. 화소(102)는 일반적으로, 각각의 개별 화소의 각각의 피처를을 개별적으로 호출하는 것보다는, 서로 동일한 피처를 갖기 때문에, 제 1 화소(102a)의 각각의 설명된 피처가 다른 개별 화소 각각에 적용가능함을 이해하면서 이하의 설명은 제 1 화소(102a)를 참조할 것이다. 또한, 화소(102) 각각은 일반적으로 서로 동일한 피처를 갖지만, 화소 중 하나 이상(예를 들어, 제 1 화소(102a))은 예를 들어, 그리드에서 픽셀(102)을 함께 "타일링(tile)"하기 위해 다른 화소(예를 들어, 제 2 화소(102b), 제 3 화소(102c), 및 제 4 화소(102d))에 대해 약간 회전 및/또는 변경될 수 있는 레이아웃을 가질 수 있다는 것이 이해될 것이다.
제 1 화소(102a)는 제 1 광 검출기(106a)를 포함한다. 제 1 광 검출기(106a)는 기판(104)의 제 1 벌크 영역(107a)이 제 1 콜렉터 영역(110a)과 만나는 광 접합(photojunction)에 의해 정의된다. 제 1 벌크 영역(107a) 및 제 1 콜렉터 영역(110a)은 반대 도핑형을 가지므로, 광 접합은 예를 들어 PN 접합 또는 다른 적합한 광 접합일 수 있다. 예를 들어, 제 1 벌크 영역(107a)은 p형일 수 있고 제 1 콜렉터 영역(110a)은 n형일 수 있다. 제 2 화소(102b), 제 3 화소(102c) 및 제 4 화소(102d)은 각각 제 2 광 검출기(106b), 제 3 광 검출기(106c) 및 제 4 광 검출기(106d)를 포함하고; 이들은 각각 제 2 벌크 영역(107b), 제 3 벌크 영역(107c) 및 제 4 벌크 영역(107d); 및 제 2 콜렉터 영역(110b), 제 3 콜렉터 영역(110c) 및 제 4 콜렉터 영역(110d)을 포함한다.
제 1 화소(102a)는 제 1 광 검출기(106a) 위에 배치된 제 1 전송 트랜지스터(112a)를 더 포함한다. 제 1 전송 트랜지스터(112a)는 반도체 기판(104)의 전면(104f) 위에서 연장되는 제 1 측방 부분(114a) 및 반도체 기판(104)의 전면(104f) 아래의 제 1 깊이(d1)까지 연장되는 제 1 수직 부분(116a)을 포함하는 전송 게이트 전극을 포함한다. 제 1 수직 부분(116a)은 제 1 콜렉터 영역(110a) 내로 돌출되지만, 전송 게이트 유전체 층(113)에 의해 제 1 콜렉터 영역(110a)으로부터 분리된다. 전송 게이트 유전체 층(113)은 예를 들어, 실리콘 이산화물, 고 k 유전체 및/또는 다른 적합한 유전체이거나 이들을 포함할 수 있다. 제 1 플로팅 노드(120a)는 제 1 콜렉터 영역(110a)과 동일한 도핑형 및 제 1 벌크 영역(107a)과 반대의 도핑형을 가지므로, 제 1 채널 영역(121a)은 제 1 벌크 영역(107a)에서 제 1 전송 게이트 전극의 제 1 수직 부분(116a)와 나란히 연장된다. 제 1 전송 게이트 전극은 예를 들어 도핑된 폴리실리콘 및/또는 구리, 텅스텐, 알루미늄 또는 기타를 포함하는 금속과 같은 다른 적합한 도전성 재료이거나 이들을 포함할 수 있다. 도시된 실시예는 또한 제 2 전송 트랜지스터(112b), 제 3 전송 트랜지스터(112c) 및 제 4 전송 트랜지스터(112d)를 각각 예시하고; 이들은 각각 제 2 측방 및 수직 부분(114b, 116b); 제 3 측방 및 수직 부분(114c, 116c); 및 제 4 측방 및 수직 부분(114d, 116d)을 가진다.
후면 트렌치 격리 구조물(122)은 반도체 기판(104)의 후면(104b)으로부터 반도체 기판(104)의 전면(104f) 아래의 제 2 깊이(d2)까지 연장되고, 개별 화소의 개별 벌크 영역을 측방향으로 둘러싸서 광 검출기를 서로 전기적으로 그리고 광학적으로 격리한다. 따라서, 후면 트렌치 격리 구조물(122)은 기판(104)의 후면(104b)으로부터 기판(104)의 전면(104f)을 향해 부분적으로 연장되지만, 기판(104)의 전체 두께(ts)를 통과하지는 않는다. 예를 들어, 후면 트렌치 격리 구조물(122)은 실리콘 이산화물 및/또는 다른 적절한 유전체이거나 이들을 포함할 수 있다. 후면 트렌치 격리 구조물은 다수의 링형 구조물을 포함하고, 각각의 링형 구조물은 대응하는 화소의 벌크 영역을 측방향으로 둘러싸고, 링형 구조물은 서로 병합되어 후면 트렌치 격리 구조물에 그리드형 지오메트리가 주어진다.
제 2 깊이(d2)는 제 1 깊이(d1)보다 작아 제 1 전송 트랜지스터 전극의 제 1 수직 부분(116a)의 최하부 부분이 후면 트렌치 격리 구조물(122)의 최상부 부분과 수직 중첩 거리(do)를 가진다. 일부 실시예에서, 제 1 깊이(d1) 대 제 2 깊이(d2)의 비는 대략 1.05 내지 2.0의 범위이고, 그리고/또는 수직 중첩 거리(do)는 제 1 깊이(d1)의 5 % 내지 50 %의 범위이이고, 그리고/또는 수직 중첩 거리(do)는 제 2 깊이(d2)의 5 % 내지 50 %의 범위이다. 일부 실시예에서, 제 1 깊이(d1)는 525 nm 내지 1200 nm의 범위 내이고(일부 실시예에서는 대략 600 nm), 제 2 깊이(d2)는 500 nm 내지 1000 nm의 범위 내이고(일부 실시예에서는 대략 500 nm), 수직 중첩 거리(do)는 25 nm 내지 700 nm의 범위 내이다(일부 실시예에서는 대략 100 nm). 또한, 일부 실시예에서, 후면 트렌치 격리 구조물(122)의 높이(h1)는 기판(104)의 전체 두께(ts)의 대략 25 % 내지 기판(104)의 전체 두께(ts)의 대략 95 %의 범위 내이고; 일부 실시예에서 수직 중첩 거리(do)는 높이(h1)의 대략 5 % 내지 높이(h1)의 대략 50 %의 범위 내일 수 있다.
상호접속 구조물(124)은 기판(104)의 전면(104f) 위에 배치된다. 상호접속 구조물(124)은 복수의 와이어(126), 복수의 콘택(128), 및 전송 트랜지스터 위에 적층된 복수의 비아(130)를 포함한다. 와이어(126) 및/또는 비아(130)는 동일한 재료, 알루미늄 구리, 알루미늄, 구리, 일부 다른 적합한 도전성 재료, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 콘택(128)은 예를 들어 텅스텐, 구리, 알루미늄 구리, 일부 다른 적합한 도전성 재료, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 전면 유전체 층(132)은 와이어(126), 콘택(128), 비아(130) 및 기판(104)의 전면 상의 다른 구조물을 둘러싼다. 전면 유전체 층(132)은 예를 들어 실리콘 이산화물, 저 k 유전체, 실리콘 탄화물, 실리콘 질화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
일부 실시예에서, 화소(102)는 예를 들어 적색광, 녹색광 및 청색광과 같은 상이한 파장의 입사광을 검출하도록 구성된다. 이러한 검출을 용이하게 하기 위해, 화소는 컬러 필터(134)(예를 들어, 제 1 화소(102a) 위의 제 1 컬러 필터(134a), 제 2 화소(102b) 위의 제 2 컬러 필터(134b)) 및 각각의 마이크로 렌즈(136)(제 1 화소(102a) 위의 제 1 마이크로 렌즈(136a), 제 2 화소(102b) 위의 제 2 마이크로 렌즈(136b))를 포함한다. 다양한 컬러 필터(134)는 예를 들어 베이어 필터(Bayer-filter) 패턴에 따라 상이한 파장의 광을 필터링하여, 화소(102)가 상이한 파장의 광을 검출하게 한다. 따라서, 예를 들어 동작 동안, 입사광(138)은 제 1 마이크로 렌즈(136a)에 부딪치고, 입사광(138)이 필터링되는 제 1 컬러 필터(134a)를 통해 지향된 후, 필터링된 광은 제 1 화소(102a)의 제 1 광 검출기(106a)를 향해 진행된다. 그 후, 필터링된 광은 이후 제 1 광 검출기(106a)와 상호작용하여 전기 신호로 변환되고, 이 전기 신호는 화소의 회로(제 1 전송 트랜지스터(112a) 및 상호접속 구조물(124)을 포함함)에 의해 처리된다. 따라서, 화소(102)는 이들 전기 신호를 통해 디지털 이미지 데이터를 집합적으로 생성할 수 있다.
후면 트렌치 격리 구조물(122)이 제 1 전송 게이트 전극의 제 1 수직 부분(116a)과 수직 중첩(do)을 가지므로, 이미지 센서(100)는 제 1, 제 2, 제 3, 및 제 4 광 검출기(106a 내지 106d) 사이에 높은 광학적 격리 및 높은 전기적 격리를 가질 수 있다. 높은 광학적 격리는 제 1, 제 2, 제 3 및 제 4 광 검출기(106a 내지 106d) 사이의 낮은 크로스-토크 및 높은 변조 전달 함수로 이어질 수 있다. 높은 전기적 절연은 높은 풀 웰 용량(well capacity)과, 그에 따른 높은 안티-블루밍으로 이어질 수 있으며, 또한 제조에 효율적이다. 또한, 후면 트렌치 격리 구조물(122)은 원칙적으로 기판(104)을 완전히 통과할 수 있지만, 후면 트렌치 격리 구조물의 범위를 제한하는 것은 기판(104) 균열의 위험을 제한하여, 도시된 구현이 일부 다른 접근법보다 높은 수율을 제공할 수 있게 한다.
도 1b는 각각의 화소가 단일 수직 게이트 전극 부분을 갖는 전송 트랜지스터를 포함하는 예를 예시하지만, 전송 트랜지스터는 또한 다수의 수직 게이트 전극 부분을 포함할 수 있다. 따라서, 도 1c는 각각의 화소가 2개의 수직 게이트 전극 부분을 갖는 전송 트랜지스터를 포함하는 또다른 예를 예시한다. 예를 들어, 제 1 화소는 제 1 게이트 전극의 제 1 측방 부분(114a) 아래에 이격되어 있는 2개의 제 1 수직 부분(116a)을 갖는 게이트 전극을 포함하는 제 1 전송 트랜지스터를 포함한다. 추가적인 수직 게이트 전극 부분의 존재는 광 검출기로부터 플로팅 노드로의 더 빠른 전하 전달을 가능하게 할 수 있다. 그러나, 도 1b에 앞서 도시된 바와 같이 단일 수직 게이트 전극 부분을 갖는 실시예는 일부 경우에 더 작은 풋프린트(footprint)를 갖는 화소를 제공할 수 있다.
도 2a를 참조하면, 이미지 센서(200)의 일부 더 상세한 실시예의 단면도가 제공된다. 도 2b는 도 2a와 일치하는 상면도의 예를 제공한다. 이미지 센서(200)는 도 1a 내지 도 1c(및 그 반대)의 이미지 센서(100)의 일부 양상을 포함할 수 있고; 따라서, 도 1a 내지 도 1c와 관련하여 상기 설명된 피처는 도 2a 및 도 2b의 이미지 센서(200)에도 적용가능하다.
도 2a 내지 도 2b에 도시된 바와 같이, 일부 실시예에서, 수직 측벽(122v)을 갖는 후면 트렌치 격리 구조물(122)(도 1a를 또한 참조) 대신에, 후면 트렌치 격리 구조물(122)은 기판의 전면(104f)에 가까울수록 더 좁고 기판의 후면(104b)에 가까울수록 더 넓은, 앵글드 및/또는 테이퍼드된 측벽(122a)을 가질 수 있다. 또한, 제 1 전송 게이트 전극의 제 1 수직 부분(116a)은, 제 1 수직 부분(116a)의 최하부 부분이 더 좁아지는 측벽을 가지는 반면, 제 1 수직 부분(116a)의 상부 부분이 더 넓어지는 측벽을 가지도록 앵글드 또는 테이퍼드될 수 있다. 또한, 일부 실시예에서, (도 1a에 이미 도시된 바와 같이) 제 1 컬러 필터(134a)와 직접 접촉하는 제 1 벌크 영역(107a) 대신에, 후면 트렌치 격리 구조물(122)은, 기판(104)의 제 1 벌크 영역(107a)을 제 1 컬러 필터(134a)로부터 분리하도록 기판의 후면(104b)을 덮는 수평 부분(122h)을 가질 수 있다. 따라서, 도 2a에서, 후면 트렌치 격리 구조물(122)은 기판의 후면(104b)을 커버하는 수평 부분(122h)뿐만 아니라, 화소(102)을 서로 분리하기 위한 그리드형 구조물을 확립하는 수직 세그먼트(122v)를 포함한다.
도 1a 내지 도 1c와 관련하여 상기 설명된 피처 이외에도, 도 2a 및 도 2b의 이미지 센서(200)는 기판의 전면(102f)으로부터 제 3 깊이(d3)까지 연장되는 수직 세그먼트(202v)를 포함하는 도핑 영역(202)을 더 포함한다. 도핑 영역(202)은 후면 트렌치 격리 구조물(122) 위에 배치되고 벌크 영역(107)을 측방향으로 둘러싸서 후면 트렌치 격리 구조물(122)의 구조물와 유사한 그리드형 구조물을 형성함으로써, 또한 화소의 제 1, 제 2, 제 3, 및 제 4 광 검출기(106a 내지 106d)를 서로 격리하도록 돕는다. 일부 실시예에서, 제 3 깊이(d3)는 제 2 깊이(d2)와 동일하므로 도핑 영역은 후면 트렌치 격리 구조물(122)의 수직 세그먼트(122v)의 최상부 부분과 만난다. 따라서, 도핑 영역(202) 및 후면 트렌치 격리 구조물(122)은 일부 실시예에서 기판(104)의 전체 두께(ts)에 공동으로 걸쳐 있다. 도핑 영역(202)은 벌크 영역(107)과 동일하고 플로팅 노드(120) 및 콜렉터 영역(110)의 것과 반대인 도핑형을 가진다. 예를 들어, 일부 실시예에서 플로팅 노드(120) 및 콜렉터 영역(110)은 각각 n형 반도체 재료일 수 있고, 벌크 영역(107) 및 도핑 영역(202)은 p형 반도체 재료이다. 일부 실시예에서, 도핑 영역(202)은 벌크 영역(107)보다 큰 도핑 농도를 가질 수 있다 - 예를 들어, 도핑 영역(202)은 1e16 cm-3 내지 1e18 cm-3의 범위 내의 제 1 도핑 농도를 가질 수 있고, 벌크 영역(107)은 1e16 cm-3 내지 1e18 cm-3 범위 내의 제 2 도핑 농도를 가질 수 있다.
일부 실시예에서, 후면 트렌치 격리 구조물(122)의 수직 세그먼트(122v)는 각각 제 1 폭을 가지며, 도핑 영역(202)의 수직 세그먼트(202v)는 각각 제 1 폭과 동등한 제 2 폭을 갖지만, 제 2 폭은 또한 제 1 폭보다 작거나 클 수 있다. 또한, 도핑 영역(202) 및 후면 트렌치 격리 구조물(122)이 형성되는 방식으로 인해, 도핑 영역(202)은 그 그리드형 구조물의 수직 세그먼트(202v)가 제 1 축 또는 평면(202a)에 대응하는 중심 축을 갖도록 연장될 수 있고, 후면 트렌치 격리 구조물(122)은 그 그리드형 구조물의 수직 세그먼트(122v)가 제 1 축 또는 평면(202a)으로부터 약간 오프셋된 제 2 축 또는 평면(122a)에 대응하는 중심 축을 갖도록 연장될 수 있다. 이 오프셋은 이들 구조물을 제조하기 위해 사용되는 포토리소그래피 공정 동안 발생하는 작은 오정렬로부터 발생할 수 있으며, 그 결과 후면 트렌치 격리 구조물(122)의 측벽 및/또는 중심 축 및 도핑 영역(202)의 측벽 및/또는 중심 축이 오정렬/오프셋된다. 또한, 도핑 영역(202) 및 후면 트렌치 격리 구조물(122)이 형성되는 방식으로 인해, 도핑 영역(202)은 제 3 깊이(d3)가 제 2 깊이(d2)보다 약간 더 크도록 후면 트렌치 격리 구조물(122)의 최상부 표면을 하향 연장되는 최하부 표면을 가질 수 있으며, 그 결과 도핑 영역(202)의 하부 부분에 계단형 피처(204)를 만든다.
다시, 후면 트렌치 격리 구조물(122)과 전송 게이트 전극의 수직 부분(116) 사이의 수직 중첩은 광 검출기(106) 사이에 높은 광학적 격리 및 높은 전기적 격리를 갖는 이미지 센서(200)를 제공한다. 높은 광학적 격리는 제 1, 제 2, 제 3 및 제 4 광 검출기(106a 내지 106d) 사이의 낮은 크로스-토크 및 높은 변조 전달 함수로 이어진다. 높은 전기적 격리는 높은 풀 웰 용량과, 그에 따른 높은 안티-블루밍으로 이어질 수 있으며, 또한 제조에 효율적이다.
도 3a를 참조하면, 이미지 센서(300)의 일부 더 상세한 실시예의 단면도가 제공되는 반면, 도 3b는 도 3a와 일치하는 상면도를 제공한다. 이미지 센서(300)는 도 1a 내지 도 1c(및 그 반대)의 이미지 센서(100) 및/또는 도 2a 및 도 2b(및 그 반대)의 이미지 센서(200)의 일부 양상을 포함할 수 있고; 따라서, 도 1a 내지 도 1c 및/또는 도 2a 및 도 2b와 관련하여 상기 설명된 피처는 도 3a 및 도 3b의 이미지 센서(300)에도 적용가능하다.
이전에 논의된 피처 이외에도, 도 3a 및 도 3b의 전송 트랜지스터는 또한 전달 게이트 전극의 측벽 상에 배치된 측벽 스페이서(312)를 포함한다. 측벽 스페이서(312)는 예를 들어 실리콘 이산화물, 실리콘 질화물, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
또한, 이미지 센서(300)의 후면 트렌치 격리 구조물(122)은 후면 유전체 라이너(302) 및 후면 유전체 층(304)에 의해 정의된다. 후면 유전체 라이너(302)는 기판(104)의 후면을 라이닝하고 후면 트렌치 격리 구조물의 후면 유전체 층(304)을 기판(104)의 벌크 영역으로부터 분리한다. 후면 유전체 라이너(302)는 예를 들어 고 k 유전체 층 및/또는 다른 적합한 유전체이거나 이들을 포함할 수 있다. 후면 유전체 층(304)은 예를 들어 실리콘 이산화물 및/또는 다른 적합한 유전체이거나 이들을 포함할 수 있다. 후면 유전체 층(304)은 기판(104)의 후면 상의 후면 유전체 라이너(302)를 커버하고 차폐부(shielding)(306)를 수용한다.
차폐부(306)는 기판(104)의 후면으로부터 수광된 방사선이 후면 트렌치 격리 구조물(122)에 충돌하는 것을 방지한다. 또한, 차폐부(306)의 측벽은 기판(104)의 후면으로부터 수광된 방사선을 제 1, 제 2, 제 3 및 제 4 광 검출기(106a 내지 106d)를 향해 반사하여 크로스-토크를 줄이고 이미지 센서의 양자 효능을 향상시킨다. 차폐부(306)는 후면 트렌치 격리 구조물(122)의 세그먼트에 개별적이고 그들 아래에 각각 놓인 복수의 세그먼트를 포함한다. 차폐부(306)는 예를 들어 금속 및/또는 일부 다른 적절한 반사 재료이거나 이들을 포함할 수 있다.
상호접속 구조물(124)은 금속간 유전체(inter-metal dielectric; IMD) 층(132) 내에 배치된 복수의 와이어(126), 복수의 콘택(128), 복수의 비아(130)를 포함하고, IMD 층(132)은 기판(104)의 전면 상에 적층되고 복수의 에칭 정지 층(308)에 의해 서로 분리된다. IMD 층(132) 및 에칭 정지 층(308)은 기판(104)의 전면 상에 전면 유전체 층을 총괄적으로 정의한다. IMD 층(132)은 예를 들어, 실리콘 이산화물, 저 k 유전체, 일부 다른 적합한 유전체, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다. 에칭 정지 층(308)은 예를 들어 실리콘 질화물, 실리콘 탄화물, 다른 적합한 에칭 정지 재료, 또는 상기의 임의의 조합이거나 이들을 포함할 수 있다.
도 4a를 참조하면, 이미지 센서(400)의 일부 더 상세한 실시예의 단면도가 제공되는 반면, 도 4b는 도 4a와 일치하는 상면도를 제공한다. 이미지 센서(400)는 도 1a 내지 도 1c(및 그 반대)의 이미지 센서(100), 및/또는 도 2a 내지 도 2b(및 그 반대)의 이미지 센서(200), 및/또는 도 3a 내지 도 3b(및 그 반대)의 이미지 센서(300)의 일부 양상을 포함하고; 따라서 도 1a 내지 도 1c 및/또는 도 2a 내지 도 2b 및/또는 도 3a 내지 도 3b와 간련하여 상기 설명된 피처는 도 4a 내지 도 4b의 이미지 센서(400)에도 적용 가능하다.
도 4a 내지 4c는 수직 전송 트랜지스터가 공핍 모드 트랜지스터인 예를 집합 적으로 도시한다. 따라서, 도 4c에 도시된 바와 같이, 게이트 전극의 일부 부분 아래에, 콜렉터 영역(110a)은 n형일 수 있고 제 1 플로팅 노드(120a)와 제 1 콜렉터(110a) 사이에서 연속적으로 연장될 수 있다. 따라서, 양의 게이트 소스 전압이 없으면, 전송 트랜지스터는 "온"(도전)되고, 트랜지스터를 턴 오프하기 위해, 게이트 소스 전압이 인가되어 게이트 전극 아래의 콜렉터 영역(110a)으로부터 캐리어를 결핍시키고, 이에 의해, 트랜지스터를 집어내고 제 1 콜렉터 영역(110a)으로부터 제 1 플로팅 노드(120a)를 격리한다.
도 5를 참조하면,도 1a 및 도 1b의 이미지 센서를 포함하는 일부 실시예의 회로도(500)가 제공된다.
도시된 바와 같이, 도 5의 이미지 센서는 전송 트랜지스터(112)에 의해 전기적으로 접속된 하나 이상의 대응하는 광 검출기(106)를 갖는 하나 이상의 화소(102)을 포함한다. 광 검출기(106)는 광 검출기(106) 상에 입사된 광자로부터 전하(예를 들어, 전자)를 축적한다. 전송 트랜지스터(112)는 광 검출기(106)로부터 이미지 센서로 전하를 선택적으로 전송한다. 리셋 트랜지스터(502)는 전원(504)과 플로팅 노드 사이에 전기적으로 접속되어 플로팅 노드에서 전하를 선택적으로 소거한다. 소스 팔로워 트랜지스터(506)는 전원(504)과 출력(508) 사이에 전기적으로 접속되고, 플로팅 노드(120)에 의해 게이트되어 플로팅 노드(120)에서의 전하가 전하를 제거하지 않고 관찰될 수 있게 한다. 플로팅 노드(120)에서의 전압에 비례하는 전압을 선택적으로 출력하기 위해 소스 팔로워 트랜지스터(506)와 출력(508) 사이에 행 선택 트랜지스터(510)가 전기적으로 접속된다.
도 5의 이미지 센서를 사용하는 동안, 화소(102)는 미리 결정된 집적(integration) 기간 동안 광학 이미지에 노출된다. 이 기간에 걸쳐, 화소(102)는 광 검출기(106)의 콜렉터 영역(도시되지 않음)에서의 광 강도에 비례하는 전하를 축적함으로써 광 검출기(106) 상에 입사되는 광의 세기를 기록한다. 미리 결정된 집적 기간 후에, 축적된 전하량은 광 검출기(106) 각각에 대해 판독된다. 일부 실시예에서, 광 검출기(106)에 대한 축적된 전하량은 플로팅 노드(120)에 저장된 전하를 소거하기 위해 리셋 트랜지스터(502)를 순간적으로 활성화시킴으로써 판독된다. 그 후, 행 선택 트랜지스터(510)가 활성화죄고, 광 검출기(106)의 축적된 전하는 미리 결정된 전송 기간 동안 전송 트랜지스터(112)를 활성화시킴으로써 플로팅 노드(120)로 전송된다. 미리 결정된 전송 기간 동안, 출력(508)에서의 전압이 모니터링된다. 미리 결정된 전송 기간 후에, 출력(508)에서 관찰된 전압의 변화는 광 검출기(106)에 기록된 광의 강도에 비례한다.
이제 동시에 참조되는 도 6 및 도 7은 이미지 센서(600)의 일부 실시예를 도시한다. 보다 구체적으로, 도 6은 이미지 센서(600)의 단면도를 예시하고, 도 7은 단면 라인 A-A'로 표시되는 이미지 센서(600)의 대응는 상면도를 예시한다. 도 6 및 도 7은, 도 1a 내지 도 1b가 각 화소가 별도의 플로팅 확산 노드를 가지는 경우를 예시하고, 도 6 내지 도 7이 단일 플로팅 노드(120)가 화소 각각에 의해 공유되는 경우를 예시하는 것을 제외하고, 도 1 내지 도 1b와 유사하다. 도 6 내지 도 7에서, 단일 플로팅 확산 노드(120)는 단일 플로팅 노드(120) 바로 아래에 수직 세그먼트(302v)의 최상면과 접합을 형성하는 하부면을 가진다.
도 8은 도 6 내지 도 7와 일치하는 일부 실시예에 따른 이미지 센서(600)의 회로도(800)를 제공한다. 도시된 바와 같이, 이미지 센서(600)는 각각 대응하는 전송 트랜지스터(112a 내지 112d)를 통해 플로팅 노드(120)에 전기적으로 접속된 하나 이상의 광 검출기(106a 내지 106d)를 포함한다. 광 검출기(106a 내지 106d)는 광 검출기(106a 내지 106d) 상에 입사된 광자로부터 전하(예를 들어, 전자)를 축적한다. 전송 트랜지스터(112a 내지 112d)는 광 검출기(106a 내지 106d)로부터 플로팅 노드(120)로 각각 전하를 선택적으로 전송한다. 리셋 트랜지스터(502)는 전원(504)과 플로팅 노드(120) 사이에 전기적으로 접속되어 플로팅 노드(120)에서의 전하를 선택적으로 소거한다. 소스 팔로워 트랜지스터(506)는 전원(504)과 출력(508) 사이에 전기적으로 접속되고 플로팅 노드(120)에 의해 게이트되어 플로팅 노드(120)에서의 전하가 전하를 제거하지 않고 관찰될 수 있게 한다. 플로팅 노드(120)에서 전압에 비례하는 전압을 선택적으로 출력하기 위해 소스 팔로워 트랜지스터(506)와 출력(508) 사이에 행 선택 트랜지스터(510)가 전기적으로 접속된다.
이미지 센서(600)의 사용 동안, 이미지 센서(600)는 미리 결정된 집적 기간 동안 광학 이미지에 노출된다. 이 기간에 걸쳐, 이미지 센서(600)는 광 검출기(106a 내지 106d)의 콜렉터 영역(도시되지 않음)에서의 광 강도에 비례하여 전하를 축적함으로써 광 검출기(106a 내지 106d) 상에 입사되는 광의 세기를 기록한다. 미리 결정된 집적 기간 후에, 축적된 전하량은 광 검출기(106a 내지 106d) 각각에 대해 판독된다. 일부 실시예들에서, 플로팅 노드(120)에 저장된 전하를 소거하기 위해 리셋 트랜지스터(502)를 순간적으로 활성화시킴으로써 광 검출기에 대한 축적된 전하량이 판독된다. 그 후, 행 선택 트랜지스터(510)는 활성화되고 광 검출기(예를 들어, 제 1 광 검출기(106a))의 축적된 전하는 미리 결정된 전송 기간 동안 대응하는 광 검출기(예를 들어, 제 1 광 검출기(106a))의 전송 트랜지스터(예를 들어, 제 1 전송 트랜지스터(112a))를 활성화시킴으로써 플로팅 노드(120)로 전송된다. 미리 결정된 전송 기간 동안, 출력(508)에서의 전압이 모니터링된다. 전하가 전송됨에 따라, 출력(508)에서의 전압이 변한다. 미리 결정된 전송 기간 후에, 출력(508)에서 관찰된 전압의 변화는 광 검출기에서 기록된 광의 강도에 비례한다. 그 후, 다른 광 검출기(예를 들어, 106b 내지 106d) 상에 입사되는 광이 유사하게 측정될 수 있다.
도 9 내지 도 17을 참조하여 설명하면, 이미지 센서를 형성하는 방법의 일부 실시예의 일련의 단면도(900-1700)가 제공된다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 콜렉터 영역(110a, 110b) 및 도핑 영역(202)을 형성하기 위해 일련의 선택적 도핑 프로세스가 기판(104)으로 수행된다. 기판(104)은 전면(104f) 및 후면(104b)을 포함하고, 예를 들어 벌크 단결정 실리콘 기판, 반도체 온 절연체(semiconductor or insulator; SOI) 기판, 또는 일부 다른 적절한 반도체 기판일 수 있다.
콜렉터 영역(110a, 110b)은 화소마다 개별적이고, 벌크 영역(107) 및 도핑 영역(202)과 반대인 공통 도핑형을 공유한다. 예를 들어, 벌크 영역(107) 및 도핑 영역(202)은 p형 도핑을 가질 수 있고, 콜렉터 영역(110a, 110b)은 n형 도핑을 가질 수 있다. 예를 들어, 도핑 영역(202)은 1e16 cm-3 내지 1e18 cm-3 범위 내의 도핑 농도를 가질 수 있고, 벌크 영역(107)은 1e16 cm-3 내지 1e18 cm-3 범위 내의 도핑 농도를 가질 수 있고, 콜렉터 영역(110a, 110b)은 1e16 cm-3 내지 1e18 cm-3 범위 내의 도핑 농도를 가질 수 있다.
일부 실시예에서, 선택적 도핑 프로세스는 선택적 이온 주입 또는 일부 다른 적합한 선택적 도핑 프로세스에 의해 수행된다. 예를 들어, 콜렉터 영역(110a, 110b)을 형성하기 위해 제 1 선택적 이온 주입이 수행될 수 있고, 이어서 도핑 영역(202)을 형성하기 위해 제 2 선택적 이온 주입이 수행될 수 있다. 선택적 이온 주입은 예를 들어 포토리소그래피에 의해 포토레지스트 마스크를 형성하는 것, 포토 레지스트 마스크를 제 위치에 둔 상태에서 기판(104)으로 이온 주입을 수행하는 것, 및 포토 레지스트 마스크를 제거하는 것을 포함할 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 트렌치 하드 마스크(1002)는 반도체 기판(104)의 전면(104f) 상에 형성된다. 트렌치 하드 마스크(1002)는 형성되고 있는 전송 게이트 전극의 트렌치에 대한 레이아웃을 가진다. 트렌치 하드 마스크(1002)는, 예를 들어 하드 마스크 층을 성막하고, 이어서 하드 마스크 층을 트렌치 하드 마스크(1002)로 패터닝함으로써 형성될 수 있다. 트렌치 하드 마스크(1002)는 예를 들어 실리콘 질화물 및/또는 다른 적합한 하드 마스크 재료이거나 이들을 포함할 수 있다.
또한, 도 10의 단면도(1000)에 의해 예시된 바와 같이, 에칭이 반도체 기판(104)의 전면(104f)으로 수행된다. 에칭은 트렌치 하드 마스크(1002)를 제 위치에 둔 상태에서 수행되고 화소(102)에서 각각 개별적으로 트렌치(1004)를 형성한다. 일부 실시예에서, 제 1 에칭은 약 250 내지 450 나노미터(nm), 약 250 내지 350 nm, 약 350 내지 450 nm, 또는 다른 어떤 적합한 값의 깊이(DT)로 트렌치(1004)를 형성한다. 또한, 일부 실시예에서, 제 1 에칭은 약 80 내지 150 nm, 약 80 내지 105 nm, 약 105 내지 150 nm, 또는 일부 다른 적합한 값의 폭(WT)으로 트렌치(1004)를 형성한다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 전송 게이트 유전체 층(113)이 기판(104) 상에 형성된다. 전송 게이트 유전체 층(113)은 예를 들어 이실리콘 산화물 및/또는 일부 다른 적합한 유전체이거나 이들을 포함할 수 있다. 또한, 전달 게이트 유전체 층(113)은 예를 들어, ISSG(in situ steam generation), 기상 증착, 또는 일부 다른 적합한 성장 및/또는 증착 공정에 의해 형성될 수 있다.
또한, 도 11의 단면도(1100)에 의해 예시된 바와 같이, 전송 게이트 층(1102)이 전송 게이트 유전체 층(113) 위에 형성된다. 전송 게이트 층(1102)은 예를 들어 도핑된 폴리실리콘 및/또는 일부 다른 적합한 도전성 재료이거나 이들을 포함할 수 있다. 전송 게이트 층(1102)은 예를 들어 기상 증착 및/또는 다른 적합한 성막 공막에 의해 형성될 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 전송 게이트 층(1102)(도 11 참조)이 화소(102a, 102b)에서 각각 개별적으로 전송 게이트 전극을 형성하도록 패터닝된다. 전송 게이트 전극은 예를 들어 도 1b 및/또는 도 2b 및/또는 도 3b 및/또는 도 4a에 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 일부 실시예에서, 전송 게이트 층(1102)을 패터닝하는 공정은: 1) 반사 방지 코팅(antireflective coating; ARC)을 성막하는 단계; 2) 포토리소그래피/에칭 공정에 의해 ARC 및 전송 게이트 층(1102)을 패터닝하는 단계; 및 3) ARC를 제거하는 단계를 포함한다. 그러나, 다른 공정이 가능하다.
또한, 도 12의 단면도(1200)에 의해 도시된 바와 같이, 플로팅 노드(120)가 벌크 영역(107) 내에 형성된다. 플로팅 노드(120)는 화소(102a, 102b)에서 각각 개별적으로 있을 수 있다. 플로팅 노드(120)는, 예를 들어, 도 1b 및/또는 도 2b 및/또는 도 3b 및/또는 도 4a에 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 플로팅 노드(120)는 예를 들어 선택적 이온 주입 및/또는 일부 다른 적합한 선택적 도핑 프로세스에 의해 형성될 수 있다. 선택적 이온 주입은, 예를 들어 포토리소그래피에 의해 포토레지스트 마스크를 형성하는 것, 포토레지스트 마스크를 제 위치에 둔 상태에서 이온 주입을 수행하는 것, 및 포토레지스트 마스크를 제거하는 것을 포함할 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 전면 유전체 층(132)이 전송 게이트 전극 위에 형성된다. 전면 유전체 층(132)은 예를 들어 실리콘 이산화물, 저 k 유전체 및/또는 일부 다른 적절한 유전체이거나 이들을 포함할 수 있다. 일부 실시예에서, 전면 유전체 층(132)을 형성하는 공정은: 1) 전면 유전체 층(132)을 성막하는 단계; 및 2) 전면 유전체 층(132)의 상부 표면으로 평탄화를 수행하는 단계를 포함한다. 도 13의 단면도(1300)에 의해 추가로 예시된 바와 같이, 상호접속 구조물(124)은 전면 유전체 층(132) 내에 및/또는 그 위에 형성된다. 상호접속 구조물(124)은 복수의 와이어(126), 복수의 콘택(128) 및 복수의 비아(130)를 포함한다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 도 13의 구조물은 수직으로 뒤집혀 집적 회로(IC) 칩(1402)에 본딩된다. 본딩은 예를 들어 하이브리드 본딩 또는 일부 다른 적합한 본딩이거나 이들을 포함할 수 있다. IC 칩(1402)은 단지 부분적으로 도시되어 있지만 상부 표면을 따라 반도체 기판(1406) 및 복수의 와이어(1404)를 포함한다. IC 칩(1402)의 와이어(1404)는 상호접속 구조물(124)의 와이어(126)에 상보적이고 상호접속 구조물(124)과 IC 칩(1402) 사이의 전기적 결합을 제공한다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 마스크(1502)는 기판의 후면 상에 형성되고, 후면 트렌치 구조물(1504)을 형성하기 위해 마스크를 제 위치에 둔 상태에서 에칭이 수행된다. 일부 실시예에서, 에칭은 후면 트렌치 구조물에 실질적으로 수직인 측벽을 제공하는 건식 에칭이며, 다른 실시예에서 에칭은 측벽에 테이퍼드된 프로파일(예를 들어, 기판의 후면 근처에서 더 넓고 기판의 전면에 가까울 수록 더 좁아짐)을 제공하는 수평 컴포넌트를 가진다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 후면 트렌치 구조물(1504) 내를 충전하도록 유전체가 형성되어, 후면 트렌치 격리 구조물(122)을 형성한다. 일부 실시예에서, 유전체는 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD) 공정, 플라즈마 기상 증착(plasma vapor deposition; PVD) 공정, 또는 스핀-온 공정을 통해 형성된다. 유전체는 도핑 영역(202)과 만나 인접 화소들 사이에 전기적 및 광학적 격리를 제공한다. 형성될 때, 유전체의 최상부 부분은 게이트 전극의 수직 부분의 최하부 부분과 수직 중첩을 가진다. 이 구성은 기판(104)에 원하지 않는 크랙이 형성될 위험을 제한하도록 돕고, 이웃하는 화소들 사이에 우수한 전기적 및 광학적 격리를 제공한다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 컬러 필터(134a, 134b) 및 마이크로 렌즈(136a, 136b)가 기판의 후면 상에 형성된다.
도 9 내지 도 17이 방법을 참조하여 설명되지만, 도 9 내지 도 17에 도시된 구조물이 방법에 제한되지 않고, 방법과 별도로 독립되어 있음을 인지할 것이다. 또한, 도 9 내지 도 17은 일련의 동작으로 설명되지만, 이들 동작은 다른 실시예에서 동작의 순서가 변경될 수 있다는 점에서 한정되지 않고, 개시된 방법은 다른 구조물에도 적용가능하다는 것을 인지할 것이다. 다른 실시예에서, 예시 및/또는 설명된 일부 동작은 전체적으로 또는 부분적으로 생략될 수 있다.
도 18을 참조하면, 도 9 내지 도 17의 방법의 일부 실시예의 블록도(1800)가 제공된다.
1802에서, 반도체 기판의 화소에 대응하는 광 검출기가 형성되고, 인접 광 검출기를 측방향으로 둘러싸고 서로 분리하는 도핑 영역이 형성된다. 예를 들어, 도 9를 참조한다.
1804에서, 트렌치가 기판의 전면에 형성된다. 트렌치는 광 검출기로 연장된다. 예를 들어, 도 10을 참조한다.
1806에서, 트렌치를 충전하도록 게이트 유전체 및 게이트 전극 재료가 형성된다. 게이트 전극 재료는 대응하는 화소 위에 전송 게이트 전극을 형성하도록 패터닝된다. 예를 들어, 도 11 내지 도 12를 참조한다.
1808에서, 상호접속 구조물이 반도체 기판의 전면 위에 형성된다. 예를 들어, 도 13을 참조한다.
1810에서, 집적 칩이 상호접속 구조물의 상부 표면에 본딩된다. 예를 들어, 도 14를 참조한다.
1812에서, 후면 트렌치 구조물이 반도체 기판의 후면으로 연장되도록 형성된다. 후면 트렌치 구조물은 도핑 영역에 실질적으로 정렬되고 도핑 영역과 접촉하며 기판을 통해 연장하되 완전히 관통하지는 않는다. 예를 들어, 도 15를 참조한다.
1814에서, 후면 트렌치 구조물은 유전체로 충전되어 후면 트렌치 격리 구조물을 형성한다. 후면 트렌치 격리 구조물의 최상부 부분은 도핑 영역의 최하부 부분과 수직 중첩을 가진다. 예를 들어, 도 16을 참조한다.
1816에서, 컬러 필터 및 마이크로 렌즈가 반도체 기판의 후면 상에 형성된다. 예를 들어, 도 17을 참조한다.
도 18의 블록도(1800)가 본 명세서에서 일련의 동작 또는 이벤트로서 예시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로서 해석되어서는 안됨이 인지될 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시 및/또는 설명된 것 이외의 다른 동작들 또는 이벤트들과 함께 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 모든 동작이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 요구되는 것은 아닐 수 있고, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
일부 실시예에서, 본 출원은 이미지 센서 디바이스에 관한 것이다. 광 검출기는 반도체 기판에 배치되고, 전송 트랜지스터는 광 검출기 위에 배치된다. 전송 트랜지스터는 반도체 기판의 전면 위에서 연장되는 측방 부분 및 반도체 기판의 전면에 아래의 제 1 깊이까지 연장되는 수직 부분을 갖는 전송 게이트를 포함한다. 게이트 유전체는 측방 부분 및 수직 부분을 반도체 기판으로부터 분리한다. 후면 트렌치 격리 구조물은 반도체 기판의 후면으로부터 반도체 기판의 전면 아래의 제 2 깊이까지 연장된다. 후면 트렌치 격리 구조물은 광 검출기를 측방향으로 둘러싸고, 제 2 깊이는 제 1 깊이보다 작아 전송 트랜지스터의 수직 부분의 최하부 부분은 후면 트렌치 격리 구조물의 최상부 부분과 수직 중첩을 가진다.
일부 실시예에서, 본 출원은 방법을 제공한다. 이 방법에서, 복수의 화소에 각각 대응하는 복수의 광 검출기가 반도체 기판 내에 형성된다. 인접한 광 검출기를 측방향으로 둘러싸고 서로 분리하도록 도핑 영역이 형성된다. 전송 게이트 전극은 대응하는 화소 위에 형성되며, 전송 게이트 전극은 반도체 기판의 전면 위에서 연장되는 측방 부분 및 반도체 기판의 전면을 아래의 제 1 깊이까지 연장되는 수직 부분을 포함한다. 후면 트렌치 구조물은 반도체 기판의 후면 내로 연장되도록 형성되며, 후면 트렌치 구조물은 도핑 영역에 실질적으로 정렬되고 도핑 영역과 접촉하며 반도체 기판을 통해 연장하되 완전히 관통하지는 않는다. 후면 트렌치 구조물은 유전체로 충전되어 후면 트렌치 격리 구조물을 형성하며, 후면 트렌치 격리 구조물의 최상부 부분은 전송 게이트 전극의 수직 부분의 최하부 부분과 수직 중첩을 가진다.
일부 실시예에서, 본 출원은 디바이스를 또한 제공한다. 이 디바이스는 전면 및 후면을 포함하는 반도체 기판을 포함한다. 도핑 영역이 반도체 기판 내에 배치되고 반도체 기판의 화소 영역을 측방향으로 둘러싼다. 도핑 영역은 반도체 기판의 전면으로부터 반도체 기판의 전면 아래의 제 1 깊이까지 연장된다. 전송 게이트가 반도체 기판의 화소 영역 위에 배치된다. 전송 게이트는 반도체 기판의 전면 위에서 연장되는 측방 부분을 가지며, 반도체 기판의 전면 아래의 제 2 깊이까지 연장되는 수직 부분을 가진다. 게이트 유전체가 전송 게이트의 측방 부분과 수직 부분을 반도체 기판으로부터 분리한다. 광 검출기가 화소 영역에 배치되고 반도체 기판 내에 배치된다. 광 검출기는 전송 게이트의 측방 부분 아래로 연장되고 전송 게이트의 수직 부분의 제 1 측에 배치되는 제 1 도핑형을 갖는 콜렉터 영역을 포함한다. 플로팅 확산 영역이 화소 영역 내에 배치되고 반도체 기판 내에 배치된다. 플로팅 확산 영역은 제 1 도핑형을 가지며 전송 게이트의 수직 부분의 제 2 측에 배치된다. 플로팅 확산 영역은 전송 게이트의 수직 부분의 제 2 측을 따라 연장되는 채널 영역에 의해 콜렉터 영역으로부터 이격된다. 후면 트렌치 격리 구조물이 반도체 기판의 후면으로부터 반도체 기판의 전면 아래의 제 3 깊이까지 연장된다. 후면 트렌치 격리 구조물은 광 검출기를 측방향으로 둘러싸고, 제 3 깊이는 제 1 깊이보다 작아 전송 게이트의 수직 부분의 최하부 부분이 후면 트렌치 격리 구조물의 최상부 부분과 수직 중첩을 가진다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 디바이스에 있어서,
전면(frontside) 및 후면(backside)을 포함하는 반도체 기판;
상기 반도체 기판 내에 배치된 광 검출기;
상기 광 검출기 위에 배치된 전송 게이트 - 상기 전송 게이트는 상기 반도체 기판의 전면 위에서 연장되는 측방 부분을 가지며 상기 측방 부분으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장되는 수직 부분을 가짐 - ;
상기 전송 게이트의 측방 부분 및 수직 부분을 상기 반도체 기판으로부터 분리하는 게이트 유전체; 및
상기 반도체 기판의 후면으로부터 상기 반도체 기판의 전면 아래의 제 2 깊이까지 연장되는 후면 트렌치 격리 구조물 - 상기 후면 트렌치 격리 구조물은 상기 광 검출기 및 상기 전송 게이트를 측방향으로 둘러싸고, 상기 제 2 깊이는 상기 제 1 깊이보다 작아 상기 후면 트렌치 격리 구조물의 최상부 부분이 상기 전송 게이트의 수직 부분의 최하부 부분과 수직 중첩을 가짐 -
을 포함하는, 디바이스.
2. 제 1 항에 있어서,
상기 제 1 깊이 대 상기 제 2 깊이의 비는 대략 1.05 내지 2의 범위인 것인, 디바이스.
3. 제 1 항에 있어서,
상기 제 1 깊이는 525 nm 내지 1200 nm 사이이고, 상기 제 2 깊이는 500 nm 내지 1000 nm 사이인 것인, 디바이스.
4. 제 1 항에 있어서,
상기 반도체 기판의 전면으로부터 상기 제 2 깊이까지 연장되어 상기 후면 트렌치 격리 구조물의 최상부 부분과 접촉하는 도핑 영역
을 더 포함하는, 디바이스.
5. 제 4 항에 있어서,
상기 후면 트렌치 격리 구조물은 수직 격리 세그먼트의 중심 축 주위에 제 1 폭을 갖는 상기 수직 격리 세그먼트를 포함하고, 상기 도핑 영역은 수직 도핑 세그먼트의 중심 축 주위에 제 2 폭을 갖는 상기 수직 도핑 세그먼트를 가지며, 상기 수직 격리 세그먼트의 중심 축은 상기 수직 도핑 세그먼트의 중심 축으로부터 오프셋되는 것인, 디바이스.
6. 제 5 항에 있어서,
상기 도핑 영역은 상기 반도체 기판의 전면 아래의 제 3 깊이까지 하향하여 연장되는 최하부 표면을 가지며, 상기 도핑 영역은 상기 제 3 깊이가 상기 제 2 깊이보다 약간 더 크도록 상기 후면 트렌치 격리 구조물의 최상부 표면을 지나 연장되어, 상기 도핑 영역의 하부 부분에 계단형 피처를 만드는 것인, 디바이스.
7. 제 1 항에 있어서,
상기 후면 트렌치 격리 구조물은 상기 반도체 기판과 직접 접촉하는 링 형상의 유전체 재료 구조물을 포함하는 것인, 디바이스.
8. 제 7 항에 있어서,
상기 전송 게이트는 상기 측방 부분으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장되는 2개의 수직 부분을 포함하고, 상기 2개의 수직 부분은 상기 링 형상의 유전체 재료 구조물에 의해 측방향으로 둘러싸이고 측방향으로 서로 이격되어 있는 것인, 디바이스.
9. 제 1 항에 있어서,
상기 후면 트렌치 격리 구조물은 링 형상의 유전체 재료 구조물을 포함하고, 상기 디바이스는,
상기 링 형상의 유전체 재료 구조물을 상기 반도체 기판으로부터 분리하는 라이너
를 더 포함하는 것인, 디바이스.
10. 제 9 항에 있어서,
상기 반도체 기판의 전면으로부터 상기 제 2 깊이까지 연장되어 상기 라이너의 최상부 부분과 접촉하는 도핑 영역
을 더 포함하는, 디바이스.
11. 제 10 항에 있어서,
상기 라이너는 제 1 폭을 가지며, 상기 도핑 영역은 상기 제 1 폭과 동등한 제 2 폭을 가지는 것인, 디바이스.
12. 제 11 항에 있어서,
상기 후면 트렌치 격리 구조물은 수직 격리 세그먼트의 중심 축 주위에 제 1 폭을 갖는 상기 수직 격리 세그먼트를 포함하고, 상기 도핑 영역은 수직 도핑 세그먼트의 중심 축 주위에 제 2 폭을 갖는 상기 수직 도핑 세그먼트를 가지며, 상기 수직 격리 세그먼트의 중심 축은 상기 수직 도핑 세그먼트의 중심 축으로부터 오프셋되는 것인, 디바이스.
13. 방법에 있어서,
반도체 기판에 복수의 화소에 각각 대응하는 복수의 광 검출기를 형성하는 단계;
화소를 측방향으로 둘러싸고 상기 화소의 광 검출기를 인접 화소의 광 검출기로부터 분리하는 도핑 영역을 형성하는 단계;
대응하는 화소 위에 전송 게이트 전극을 형성하는 단계 - 상기 화소의 전송 게이트 전극은 상기 반도체 기판의 전면 위에서 연장되는 측방 부분 및 상기 측방 부분으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장되는 수직 부분을 포함함 - ;
상기 반도체 기판의 후면 내로 연장되고 상기 화소를 측방향으로 둘러싸는 후면 트렌치 구조물을 형성하는 단계 - 상기 후면 트렌치 구조물은 상기 도핑 영역에 실질적으로 정렬되고 상기 도핑 영역과 접촉하며 상기 반도체 기판을 통해 연장하되 완전히 관통하지는 않음 - ; 및
상기 후면 트렌치 구조물을 유전체로 충전하여 후면 트렌치 격리 구조물을 형성하는 단계 - 상기 후면 트렌치 격리 구조물의 최상부 부분은 상기 전송 게이트 전극의 수직 부분의 최하부 부분과 수직 중첩을 가짐 -
를 포함하는, 방법.
14. 제 13 항에 있어서,
상기 전송 게이트 전극을 형성하는 단계는,
상기 반도체 기판의 전면 내로 트렌치를 형성하는 단계 - 상기 트렌치는 상기 광 검출기 내로 연장됨 - ;
상기 트렌치를 라이닝하는 게이트 유전체를 형성하는 단계;
상기 트렌치를 충전하도록 상기 게이트 유전체 위에 게이트 전극 재료를 형성하는 단계; 및
상기 게이트 전극 재료를 패터닝하여 상기 전송 게이트 전극을 형성하는 단계를 포함하는 것인, 방법.
15. 제 13 항에 있어서,
상기 반도체 기판의 전면 및 상기 전송 게이트 전극 위에 상호접속 구조물을 형성하는 단계
를 더 포함하는, 방법.
16. 제 15 항에 있어서,
상기 후면 트렌치 구조물을 형성하기 전에 상기 상호접속 구조물의 상부 표면에 집적 칩을 본딩하는 단계
를 더 포함하는, 방법.
17. 제 13 항에 있어서,
상기 후면 트렌치 격리 구조물을 형성한 후에, 상기 반도체 기판의 후면 상에 컬러 필터를 형성하는 단계;
상기 반도체 기판의 후면에 반대하여 상기 컬러 필터 상에 마이크로 렌즈를 형성하는 단계
를 더 포함하는, 방법.
18. 디바이스에 있어서,
전면 및 후면을 포함하는 반도체 기판;
상기 반도체 기판 내에 배치되고 상기 반도체 기판의 화소 영역을 측방향으로 둘러싸는 도핑 영역 - 상기 도핑 영역은 상기 반도체 기판의 전면으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장됨 - ;
상기 반도체 기판의 화소 영역 위에 배치된 전송 게이트 - 상기 전송 게이트는 상기 반도체 기판의 전면 위에서 연장되는 측방 부분을 가지며 상기 반도체 기판의 전면 아래의 제 2 깊이까지 연장되는 수직 부분을 가지고, 게이트 유전체가 상기 전송 게이트의 측방 부분 및 수직 부분을 상기 반도체 기판으로부터 분리함 - ;
상기 화소 영역 내에 배치되고 상기 반도체 기판 내에 배치된 광 검출기 - 상기 광 검출기는 상기 전송 게이트의 측방 부분 아래로 연장되고 상기 전송 게이트의 수직 부분의 제 1 측에 배치되는, 제 1 도핑형을 갖는 콜렉터 영역을 포함함 - ;
상기 화소 영역 내에 배치되고 상기 반도체 기판 내에 배치된 플로팅 확산 영역 - 상기 플로팅 확산 영역은 상기 제 1 도핑형을 가지며 상기 전송 게이트의 수직 부분의 제 2 측에 배치되고, 상기 플로팅 확산 영역은 상기 전송 게이트의 수직 부분의 제 2 측을 따라 연장되는 채널 영역에 의해 상기 콜렉터 영역으로부터 이격됨 - ; 및
상기 반도체 기판의 후면으로부터 상기 반도체 기판의 전면 아래의 제 3 깊이까지 연장되는 후면 트렌치 격리 구조물 - 상기 후면 트렌치 격리 구조물은 상기 광 검출기를 측방향으로 둘러싸고, 상기 제 3 깊이는 상기 제 1 깊이보다 작아 상기 전송 게이트의 수직 부분의 최하부 부분이 상기 후면 트렌치 격리 구조물의 최상부 부분과 수직 중첩을 가짐 -
을 포함하는, 디바이스.
19. 제 18 항에 있어서,
상기 후면 트렌치 격리 구조물은 링 형상의 유전체 재료 구조물이고, 라이너가 상기 링 형상의 유전체 재료 구조물을 상기 반도체 기판으로부터 분리하는 것인, 디바이스.
20. 제 18 항에 있어서,
상기 후면 트렌치 격리 구조물은 수직 격리 세그먼트의 중심 축 주위에 제 1 폭을 갖는 상기 수직 격리 세그먼트를 포함하고, 상기 도핑 영역은 수직 도핑 세그먼트의 중심 축 주위에 제 2 폭을 갖는 수직 도핑 세그먼트를 가지며, 상기 수직 격리 세그먼트의 중심 축은 상기 수직 도핑 세그먼트의 중심 축으로부터 오프셋되는 것인, 디바이스.

Claims (10)

  1. 디바이스에 있어서,
    전면(frontside) 및 후면(backside)을 포함하는 반도체 기판;
    상기 반도체 기판 내에 배치된 광 검출기;
    상기 광 검출기 위에 배치된 전송 게이트 - 상기 전송 게이트는 상기 반도체 기판의 전면 위에서 연장되는 측방 부분을 가지며 상기 측방 부분으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장되는 수직 부분을 가짐 - ;
    상기 전송 게이트의 측방 부분 및 수직 부분을 상기 반도체 기판으로부터 분리하는 게이트 유전체; 및
    상기 반도체 기판의 후면으로부터 상기 반도체 기판의 전면 아래의 제 2 깊이까지 연장되는 후면 트렌치 격리 구조물 - 상기 후면 트렌치 격리 구조물은 상기 광 검출기 및 상기 전송 게이트를 측방향으로 둘러싸고, 상기 제 2 깊이는 상기 제 1 깊이보다 작아 상기 후면 트렌치 격리 구조물의 최상부 부분이 상기 전송 게이트의 수직 부분의 최하부 부분과 수직 중첩을 가짐 -
    을 포함하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 전면으로부터 상기 제 2 깊이까지 연장되어 상기 후면 트렌치 격리 구조물의 최상부 부분과 접촉하는 도핑 영역
    을 더 포함하는, 디바이스.
  3. 제 2 항에 있어서,
    상기 후면 트렌치 격리 구조물은 수직 격리 세그먼트의 중심 축 주위에 제 1 폭을 갖는 상기 수직 격리 세그먼트를 포함하고, 상기 도핑 영역은 수직 도핑 세그먼트의 중심 축 주위에 제 2 폭을 갖는 상기 수직 도핑 세그먼트를 가지며, 상기 수직 격리 세그먼트의 중심 축은 상기 수직 도핑 세그먼트의 중심 축으로부터 오프셋되는 것인, 디바이스.
  4. 제 3 항에 있어서,
    상기 도핑 영역은 상기 반도체 기판의 전면 아래의 제 3 깊이까지 하향하여 연장되는 최하부 표면을 가지며, 상기 도핑 영역은 상기 제 3 깊이가 상기 제 2 깊이보다 약간 더 크도록 상기 후면 트렌치 격리 구조물의 최상부 표면을 지나 연장되어, 상기 도핑 영역의 하부 부분에 계단형 피처를 만드는 것인, 디바이스.
  5. 제 1 항에 있어서,
    상기 후면 트렌치 격리 구조물은 상기 반도체 기판과 직접 접촉하는 링 형상의 유전체 재료 구조물을 포함하는 것인, 디바이스.
  6. 제 1 항에 있어서,
    상기 후면 트렌치 격리 구조물은 링 형상의 유전체 재료 구조물을 포함하고, 상기 디바이스는,
    상기 링 형상의 유전체 재료 구조물을 상기 반도체 기판으로부터 분리하는 라이너
    를 더 포함하는, 디바이스.
  7. 제 6 항에 있어서,
    상기 반도체 기판의 전면으로부터 상기 제 2 깊이까지 연장되어 상기 라이너의 최상부 부분과 접촉하는 도핑 영역
    을 더 포함하는, 디바이스.
  8. 제 7 항에 있어서,
    상기 라이너는 제 1 폭을 가지며, 상기 도핑 영역은 상기 제 1 폭과 동등한 제 2 폭을 가지는 것인, 디바이스.
  9. 방법에 있어서,
    반도체 기판에 복수의 화소에 각각 대응하는 복수의 광 검출기를 형성하는 단계;
    화소를 측방향으로 둘러싸고 상기 화소의 광 검출기를 인접 화소의 광 검출기로부터 분리하는 도핑 영역을 형성하는 단계;
    대응하는 화소 위에 전송 게이트 전극을 형성하는 단계 - 상기 화소의 전송 게이트 전극은 상기 반도체 기판의 전면 위에서 연장되는 측방 부분 및 상기 측방 부분으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장되는 수직 부분을 포함함 - ;
    상기 반도체 기판의 후면 내로 연장되고 상기 화소를 측방향으로 둘러싸는 후면 트렌치 구조물을 형성하는 단계 - 상기 후면 트렌치 구조물은 상기 도핑 영역에 정렬되고 상기 도핑 영역과 접촉하며 상기 반도체 기판을 통해 연장하되 완전히 관통하지는 않음 - ; 및
    상기 후면 트렌치 구조물을 유전체로 충전하여 후면 트렌치 격리 구조물을 형성하는 단계 - 상기 후면 트렌치 격리 구조물의 최상부 부분은 상기 전송 게이트 전극의 수직 부분의 최하부 부분과 수직 중첩을 가짐 -
    를 포함하는, 방법.
  10. 디바이스에 있어서,
    전면 및 후면을 포함하는 반도체 기판;
    상기 반도체 기판 내에 배치되고 상기 반도체 기판의 화소 영역을 측방향으로 둘러싸는 도핑 영역 - 상기 도핑 영역은 상기 반도체 기판의 전면으로부터 상기 반도체 기판의 전면 아래의 제 1 깊이까지 연장됨 - ;
    상기 반도체 기판의 화소 영역 위에 배치된 전송 게이트 - 상기 전송 게이트는 상기 반도체 기판의 전면 위에서 연장되는 측방 부분을 가지며 상기 반도체 기판의 전면 아래의 제 2 깊이까지 연장되는 수직 부분을 가지고, 게이트 유전체가 상기 전송 게이트의 측방 부분 및 수직 부분을 상기 반도체 기판으로부터 분리함 - ;
    상기 화소 영역 내에 배치되고 상기 반도체 기판 내에 배치된 광 검출기 - 상기 광 검출기는 상기 전송 게이트의 측방 부분 아래로 연장되고 상기 전송 게이트의 수직 부분의 제 1 측에 배치되는, 제 1 도핑형을 갖는 콜렉터 영역을 포함함 - ;
    상기 화소 영역 내에 배치되고 상기 반도체 기판 내에 배치된 플로팅 확산 영역 - 상기 플로팅 확산 영역은 상기 제 1 도핑형을 가지며 상기 전송 게이트의 수직 부분의 제 2 측에 배치되고, 상기 플로팅 확산 영역은 상기 전송 게이트의 수직 부분의 제 2 측을 따라 연장되는 채널 영역에 의해 상기 콜렉터 영역으로부터 이격됨 - ; 및
    상기 반도체 기판의 후면으로부터 상기 반도체 기판의 전면 아래의 제 3 깊이까지 연장되는 후면 트렌치 격리 구조물 - 상기 후면 트렌치 격리 구조물은 상기 광 검출기를 측방향으로 둘러싸고, 상기 제 3 깊이는 상기 제 1 깊이보다 작아 상기 전송 게이트의 수직 부분의 최하부 부분이 상기 후면 트렌치 격리 구조물의 최상부 부분과 수직 중첩을 가짐 -
    을 포함하는, 디바이스.
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