KR20210086961A - 후면 전력 레일을 포함하는 헤더 레이아웃 설계 - Google Patents

후면 전력 레일을 포함하는 헤더 레이아웃 설계 Download PDF

Info

Publication number
KR20210086961A
KR20210086961A KR1020200182167A KR20200182167A KR20210086961A KR 20210086961 A KR20210086961 A KR 20210086961A KR 1020200182167 A KR1020200182167 A KR 1020200182167A KR 20200182167 A KR20200182167 A KR 20200182167A KR 20210086961 A KR20210086961 A KR 20210086961A
Authority
KR
South Korea
Prior art keywords
bpr
diffusion region
region
type
disposed
Prior art date
Application number
KR1020200182167A
Other languages
English (en)
Other versions
KR102451352B1 (ko
Inventor
하루키 모리
히데히로 후지와라
치아-엔 후앙
펭-룬 첸
치엔-치 티엔
옌-후에이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210086961A publication Critical patent/KR20210086961A/ko
Application granted granted Critical
Publication of KR102451352B1 publication Critical patent/KR102451352B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H01L27/11—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 디바이스를 위한 헤더 회로부는 헤더 회로부의 복수의 스위칭 디바이스를 위한 별개의 전압 소스를 형성하는 다수의 후면 전력 레일을 포함한다. 헤더 회로부는 제 1 전도성 유형의 적어도 하나의 영역을 포함한다. 제 1 영역의 제 1 섹션은 제 1 전압을 제공하는 제 1 전압 소스를 형성하는 하나의 후면 전력 레일(BPR)을 포함한다. 동일한 제 1 영역의 제 2 섹션은 제 1 전압과 상이한 제 2 전압을 제공하는 제 2 전압 소스를 형성하는 다른 BPR을 포함한다.

Description

후면 전력 레일을 포함하는 헤더 레이아웃 설계 {HEADER LAYOUT DESIGN INCLUDING BACKSIDE POWER RAIL}
관련 출원(들)에 대한 상호 참조
본 출원은 2019년 12월 30일자에 출원된 발명의 명칭이 "후면 전력 레일을 포함하는 헤더 레이아웃 설계(Header Layout Design Including Backside Power Rail)"인 미국 가출원 제 62/954,914 호에 대한 우선권을 주장하며, 이의 전체 개시 내용은 그 전체가 참조로 본 명세서에 포함된다.
지난 40 년 동안 반도체 제조 업계는 더 높은 성능(예를 들어, 증가된 처리 속도, 메모리 용량 등), 폼 팩터 축소, 배터리 수명 연장 및 비용 절감에 대한 지속적인 요구에 의해 주도되어 왔다. 이러한 요구에 부응하여, 업계는 반도체 디바이스 컴포넌트들의 크기를 지속적으로 줄여왔으므로, 오늘날의 집적 회로(integrated circuit; IC) 칩은 단일 반도체 다이 상에 배열된 수백만 또는 수십억 개의 반도체 디바이스를 포함할 수 있다.
메모리 디바이스를 위한 헤더 회로부는 헤더 회로부의 복수의 스위칭 디바이스를 위한 별개의 전압 소스를 형성하는 다수의 후면 전력 레일을 포함한다. 헤더 회로부는 제 1 전도성 유형의 적어도 하나의 영역을 포함한다. 제 1 영역의 제 1 섹션은 제 1 전압을 제공하는 제 1 전압 소스를 형성하는 하나의 후면 전력 레일(BPR)을 포함한다. 동일한 제 1 영역의 제 2 섹션은 제 1 전압과 상이한 제 2 전압을 제공하는 제 2 전압 소스를 형성하는 다른 BPR을 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명에 의해 가장 잘 이해되며, 유사한 참조 번호는 유사한 구조적 요소를 나타낸다. 도면들의 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따라 예시적인 메모리 디바이스를 도시한다.
도 2는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 1 스위칭 디바이스를 도시한다.
도 3은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 2 스위칭 디바이스를 도시한다.
도 4는 일부 실시예들에 따라 후면 전력 레일을 갖는 예시적인 트랜지스터 핀 구조물의 단면도를 도시한다.
도 5는 일부 실시예들에 따라 도 2에 도시된 제 1 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 1 레이아웃 다이어그램을 도시한다.
도 6은 일부 실시예들에 따라 도 2에 도시된 제 1 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 2 레이아웃 다이어그램을 도시한다.
도 7은 일부 실시예들에 따라 도 3에 도시된 제 2 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 1 레이아웃 다이어그램을 도시한다.
도 8은 일부 실시예들에 따라 도 3에 도시된 제 2 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 2 레이아웃 다이어그램을 도시한다.
도 9는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 3 스위칭 디바이스를 도시한다.
도 10은 일부 실시예들에 따라 도 9에 도시된 제 3 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다.
도 11은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 4 스위칭 디바이스를 도시한다.
도 12는 일부 실시예들에 따라 도 11에 도시된 제 4 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다.
도 13은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 5 스위칭 디바이스를 도시한다.
도 14는 일부 실시예들에 따라 도 13에 도시된 제 5 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다.
도 15는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 6 스위칭 디바이스를 도시한다.
도 16은 일부 실시예들에 따라 도 15에 도시된 제 6 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정한 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "위에", "아래에", "상위", "상부", "하부", "앞", "뒤" 등과 같은 공간적으로 상대적인 용어들이 도면(들)에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 다양한 실시예들에서 컴포넌트들이 다수의 상이한 방향으로 배치될 수 있기 때문에, 방향 용어는 단지 예시를 목적으로 사용되며 결코 제한하지 않는다. 집적 회로, 반도체 디바이스 또는 전자 디바이스의 층과 함께 사용되는 경우, 방향 용어는 광범위하게 해석되도록 의도되므로, 하나 이상의 개재 층 또는 다른 개재 피처 또는 요소의 존재를 배제하는 것으로 해석되어서는 안 된다. 따라서, 본 명세서에서 다른 층 상에, 위에 또는 아래에 형성되거나, 다른 층 상에, 위에 또는 아래에 배치되는 것으로 설명된 주어진 층은 하나 이상의 추가의 층에 의해 후자 층으로부터 분리될 수 있다.
메모리 디바이스와 같은 반도체 디바이스가 다양한 집적 회로에서 일반적으로 사용된다. 본 명세서에 개시된 실시예들은 하나 이상의 후면 전력 레일(backside power rail; BPR)을 포함하는 반도체 디바이스를 위한 헤더 레이아웃 설계를 제공한다. 실시예들이 메모리 디바이스와 관련하여 설명되었지만, 다른 실시예들은 메모리 디바이스로 제한되지 않는다. 실시예들은 상이한 전압 소스에 동작 가능하게 연결된 스위치를 사용하여 선택적으로 전력을 공급받는 하나 이상의 부분을 갖는 임의의 반도체 디바이스, 집적 회로 또는 전자 디바이스를 포함할 수 있다.
메모리 디바이스에서, 메모리 어레이는 정보를 저장하는 메모리 셀을 포함한다. 헤더 회로부는 메모리 어레이에 동작 가능하게 연결되며 일부 또는 모든 메모리 셀을 켜고 끄는 데 사용된다. 본 명세서에 개시된 실시예들은 헤더 회로부에서 스위치로 사용되는 p 형 트랜지스터와 n 형 트랜지스터를 모두 포함한다. p 형 트랜지스터 및 n 형 트랜지스터는 각각의 후면 전력 레일에 동작 가능하게 연결된다. 비 제한적인 예에서, p 형 트랜지스터 및 n 형 트랜지스터는 2 개의 행에 형성되며, 한 행은 한 유형의 트랜지스터(예를 들어, p 또는 n 형 트랜지스터)를 포함하고, 다른 행은 두 유형의 트랜지스터(p 형 트랜지스터 및 n 형 트랜지스터)를 포함한다.
이들 및 다른 실시예들은 도 1 내지 도 16을 참조하여 아래에서 논의된다. 그러나, 당업자는 이들 도면들과 관련하여 본 명세서에 제공된 상세한 설명이 단지 설명을 위한 것이며 제한하는 것으로 해석되어서는 안 된다는 것을 쉽게 이해할 것이다.
도 1은 일부 실시예들에 따라 예시적인 메모리 디바이스를 도시한다. 메모리 디바이스(100)는, 예를 들어, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스와 같은 임의의 적합한 메모리 디바이스일 수 있다. 도시된 실시예에서, 메모리 디바이스(100)는 기판(102) 상에 구현되고, 메모리 어레이(106)에 동작 가능하게 연결된 헤더 회로부(104)를 포함한다.
메모리 어레이(106)는 일반적으로 행과 열로 구성되는 메모리 셀(108)을 포함하지만, 다른 실시예들은 이러한 배열로 제한되지 않는다. 각각의 메모리 셀(108)은 제 1 전압 소스(예를 들어, VDD)와 제 2 전압 소스(예를 들어, VSS 또는 접지) 사이에 연결된 다수의 트랜지스터(예를 들어, 6 개)를 포함하여 2 개의 저장 노드 중 하나는 저장될 정보에 의해 점유될 수 있고, 상보적 정보는 다른 저장 노드에 저장될 수 있다. 메모리 어레이(106)의 전력 소비를 감소시키기 위해 다양한 기술이 사용될 수 있다. 예를 들어, 메모리 어레이(106)의 일부는 슬립 모드 또는 셧다운 모드 동안 꺼질 수 있다. 헤더 회로부(104)는 전체 메모리 어레이(106) 또는 메모리 어레이(106)의 일부를 켜고 끄는 데 사용되는 스위칭 디바이스를 포함한다. 임의의 적합한 스위칭 디바이스가 사용될 수 있다. 비 제한적인 예시적인 스위칭 디바이스가 도 2, 도 3, 도 9, 도 11, 도 13 및 도 15에 도시되어 있다.
프로세싱 디바이스(110)가 메모리 디바이스(100)에 동작 가능하게 연결된다. 예시적인 프로세싱 디바이스는 중앙 처리 장치, 마이크로 프로세서, 주문형 집적 회로, 그래픽 처리 장치, 필드 프로그램 가능 게이트 어레이 또는 이들의 조합을 포함하지만 이에 제한되지는 않는다. 일 실시예에서, 메모리 어레이(106)는 프로세싱 디바이스(110)에 의해 실행될 때 메모리 디바이스(100)의 하나 이상의 동작을 제어하는 명령어를 저장한다. 추가적으로 또는 대안적으로, 별도의 메모리 디바이스(112)가 프로세싱 디바이스(110)에 동작 가능하게 연결된다. 별도의 메모리 디바이스(112)는 프로세싱 디바이스(110)에 의해 실행될 때 메모리 디바이스(100)의 하나 이상의 동작을 제어하는 명령어를 저장한다. 예를 들어, 프로세싱 디바이스(110)는 헤더 회로부(104)의 스위칭 디바이스를 제어하도록 구성된다.
메모리 디바이스(100), 프로세싱 디바이스(110) 및 포함되는 경우 메모리 디바이스(112)는 전자 디바이스(114)에 포함된다. 전자 디바이스(114)는 임의의 적합한 전자 디바이스일 수 있다. 예시적인 전자 디바이스는 랩톱 컴퓨터 및 태블릿과 같은 컴퓨팅 디바이스, 셀룰러 전화, 텔레비전, 자동차, 스테레오 시스템 및 카메라를 포함하지만 이에 제한되지 않는다.
도 2는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 1 스위칭 디바이스를 도시한다. 대표적인 제 1 스위칭 디바이스(200)는 p 형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터와 같은 p 형 트랜지스터이다. 제 1 스위칭 디바이스(200)의 게이트 전극(202)은 제 1 스위칭 디바이스(200)를 껴고 끄는 데 사용되는 제어 신호(control signal; CS)에 연결된다. 제 1 노드(204)(예를 들어, 소스 노드)가 제 1 후면 전력 레일(BPR)의 제 1 전압 소스(예를 들어, VDD BPR)에 동작 가능하게 연결되고, 제 2 노드(206)(예를 들어, 드레인 노드)가 제 2 BPR의 제 2 전압 소스(예를 들어, VDD_HD BPR)에 동작 가능하게 연결된다. 나중에 더 자세히 설명되는 바와 같이, 후면 전력 레일은 메모리 디바이스의 후면에 배치되고, 헤더 회로부의 레이아웃 설계는 스위칭 디바이스(200)의 소스 측 및 드레인 측 모두에 후면 전력 레일에 대한 연결을 제공한다.
도 3은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 2 스위칭 디바이스를 도시한다. 대표적인 제 2 스위칭 디바이스(300)는 n 형 금속 산화물 반도체(n-type metal oxide semiconductor; NMOS) 트랜지스터와 같은 n 형 트랜지스터이다. 도 2에 도시된 제 1 스위칭 디바이스(200)와 마찬가지로, 제 2 스위칭 디바이스(300)의 게이트 전극(302)은 제 2 스위칭 디바이스(300)를 껴고 끄는 데 사용되는 제어 신호(CS)에 연결된다. 제 1 노드(304)(예를 들어, 드레인 노드)가 제 1 후면 전력 레일(BPR)의 제 1 전압 소스(예를 들어, VSS_HD BPR)에 동작 가능하게 연결되고, 제 2 노드(306)(예를 들어, 소스 노드)가 제 2 BPR의 제 2 전압 소스(예를 들어, VSS BPR)에 동작 가능하게 연결된다.
도 4는 일부 실시예들에 따라 후면 전력 레일을 갖는 예시적인 트랜지스터 핀 구조물의 단면도를 도시한다. 회로부(400)는 기판(404) 상에 배치된 핀 구조물(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)을 포함한다. 폴리 실리콘("폴리") 라인(406a, 406b, 406c, 406d, 406e, 406f, 406g, 406h)이 각각의 핀 구조물(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h) 위에 배치되고, 핀 구조물(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)의 다수의(예를 들어, 3 개 또는 4 개) 측면 표면에 인접한다. 폴리 라인(406a, 406b, 406c, 406d, 406e, 406f, 406g, 406h)은 회로부(400)에서 트랜지스터(예를 들어, MOS 또는 전계 효과 트랜지스터)의 게이트 전극의 역할을 할 수 있다. 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 도 2, 도 3, 도 9, 도 11, 도 13 및 도 15에 도시된 스위칭 디바이스는 하나 이상의 예시적인 핀 구조물 및 후면 전력 레일을 사용하여 형성될 수 있다.
핀 구조물(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)은 회로부(400)에서 트랜지스터의 활성 영역의 역할을 할 수 있다. 구체적으로, 핀 구조물(402a, 402b, 402c, 402d, 402e, 402f, 402g, 402h)은 임의의 폴리 라인(406a, 406b, 406c, 406d, 406e, 406f, 406g, 406h) 아래에 배치될 때 트랜지스터의 채널 영역의 역할을 할 수 있다. 메모리 셀(예를 들어, 도 1의 메모리 셀(108))이 하나 이상의 핀 구조물을 포함할 수 있다. 비 제한적인 예에서, 각각의 메모리 셀은 2 개의 핀 구조물을 포함한다. 따라서, 핀 구조물(402a, 402b)은 제 1 메모리 셀에, 핀 구조물(402c, 402d)은 제 2 메모리 셀에, 핀 구조물(402e, 402f)은 제 3 메모리 셀에, 핀 구조물(402g, 402h)은 제 4 메모리 셀에 배치된다.
도시된 회로부(400)는 기판(404)의 후면(412)에 인접하게 배치된 제 1 전력 레일(408) 및 제 2 전력 레일(410)을 포함한다. 이와 같이, 제 1 전력 레일(408) 및 제 2 전력 레일(410)은 각각 제 1 후면 전력 레일(BPR)(408) 및 제 2 BPR(410)로 지칭된다. 제 1 BPR(408) 및 제 2 BPR(410)은 각각 제 1 확산 영역(414, 415)에 배치된다. 제 1 확산 영역(414, 415)은 금속 확산(MD) 층(416) 아래에 형성된다. 금속 트랙(418)이 MD 층(416) 위에 배치된 제 1 금속(M0) 층(420)에 배치된다. 전력(예를 들어, 전압)이 MD 층(416)을 통해 (예를 들어, MD(416a, 416b, 416c, 416d)를 통해) 제 1 BPR(408) 및 제 2 BPR(410)로부터 M0 층(420)으로 상승된다.
이 실시예에서, 제 1 BPR(408)은 핀 구조물(402b)과 핀 구조물(402c) 사이에 개재된다. 제 1 BPR(408)은 회로부(400)의 하나 이상의 트랜지스터에 제 1 전압을 제공할 수 있다. 일 실시예에서, 제 1 전압은 VSS이다. 대안적으로, 다른 실시예에서, 제 1 전압은 접지이다.
제 2 BPR(410)은 핀 구조물(402f)과 핀 구조물(402g) 사이에 개재된다. 제 2 BPR(410)은 회로부(400)의 하나 이상의 트랜지스터에 제 2 전압을 제공할 수 있다. 일 실시예에서, 제 2 전압은 VDD이다.
회로 레이아웃의 한 가지 장점은 회로부(400)의 소스 노드와 드레인 노드 모두가 BPR을 통해 각각의 전압 소스(예를 들어, VDD 또는 VSS)에 동작 가능하게 연결될 수 있다는 것이다. 제 1 BPR(408)은 제 1 전압 소스를 제공하기 위해 회로부(400)의 n 형 영역(422)에 배치되는 반면, 제 2 BPR(410)은 제 2 전압 소스를 제공하기 위해 회로부(400)의 p 형 영역(424)에 배치된다. 예를 들어, 일 실시예에서, 제 1 전압 소스는 VSS 또는 접지이고, 제 2 전압 소스는 VDD이다. 회로부(400)에 대한 레이아웃 설계는 드레인 노드와 소스 노드 모두가 제 1 BPR(408) 및 제 2 BPR(410)에 연결될 때 실제 전력 대 가상 전력에 대한 간격 규칙을 유지한다.
추가적으로 또는 대안적으로, 제 1 금속 층(420)(예를 들어, M0 층)의 금속 트랙(418)은 M0 층(420)에 하나 이상의 전력 레일을 포함하는 종래의 트랜지스터 핀 구조물 레이아웃에 비해 더 넓은 금속 피치(426)로 구현될 수 있으며, 종래의 경우 전력 레일(예를 들어, 전면 전력 레일)이 하나 이상의 금속 트랙 옆에 배치된다. 종래의 트랜지스터 핀 구조물 레이아웃과는 달리, 회로부(400)의 레이아웃은 M0 층(420)에 어떠한 전력 레일도 포함하지 않는다.
도 5는 일부 실시예들에 따라 도 2에 도시된 제 1 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 1 레이아웃 다이어그램을 도시한다. 도 2에 도시된 바와 같이, 제 1 스위칭 디바이스는 p 형 트랜지스터로 구현된다. 명확성을 위해, M0 층은 도 5에 도시되지 않는다.
레이아웃(500)은 n 형 영역(502) 및 p 형 영역(504)을 포함한다. 예시적인 실시예에서, n 형 영역(502)은 하나의 행(예를 들어, ROW0)에 형성되고, p 형 영역(504)은 다른 행(예를 들어, ROW1)에 배치된다. n 형 영역(502)은 n 형 트랜지스터 및 p 형 트랜지스터를 모두 포함하고, p 형 영역(504)은 p 형 트랜지스터를 포함한다.
n 형 영역(502)의 n 형 섹션(503)이 x 방향으로 배치된 제 1 BPR(506)을 포함한다. 제 1 BPR(506)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 3에 도시된 VSS_HD BPR)를 제공한다. 제 1 확산 영역(508)이 제 1 BPR(506) 위에 x 방향으로 배치된다. n 형 섹션(503)의 제 1 확산 영역(508)은 n 형 전도성을 가지며, 하나 이상의 n 형 도펀트로 도핑될 수 있다.
제 2 확산 영역(510)이 제 1 BPR(506) 및 제 1 확산 영역(508) 위에 y 방향으로 배치된다. n 형 섹션(503)의 제 2 확산 영역(510)은 또한 n 형 전도성을 가지며, 하나 이상의 n 형 도펀트로 도핑될 수 있다.
제 1 BPR(506)은 BPR에 대한 전도성 비아("VB")(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 제 1 노드(304))에 동작 가능하게 연결될 수 있다. 제 1 BPR(506)은 또한 확산 영역에 대한 전도성 비아("VD")(514)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드에 연결될 수 있다.
p 형 영역(504)은 헤더 회로부에 제 2 전압 소스(예를 들어, 도 2에 도시된 VDD_HD BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(516)을 포함한다. 제 1 확산 영역(508')이 p 형 영역(504)에 걸쳐 연속적으로 연장되고, 제 2 BPR(516) 위에 x 방향으로 배치된다. p 형 영역(504)의 제 1 확산 영역(508')은 p 형 전도성을 가지며, 하나 이상의 p 형 도펀트로 도핑될 수 있다.
제 2 확산 영역(510')이 제 2 BPR(516) 및 제 1 확산 영역(508') 위에 y 방향으로 배치된다. p 형 영역(504)의 제 2 확산 영역(510')은 p 형 전도성을 가지며, 하나 이상의 p 형 도펀트로 도핑될 수 있다. 도시된 실시예에서, 제 2 확산 영역(510')은 제 2 확산 영역(510)과 분리되고 별개의 영역이다.
제 2 BPR(516)은 VB(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 드레인 노드(206))에 동작 가능하게 연결될 수 있다. 제 2 BPR(516)은 또한 VD(514)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드에 연결될 수 있다.
n 형 영역(502)은 헤더 회로부에 제 3 전압 소스(예를 들어, 도 2에 도시된 VDD BPR)를 제공하는 x 방향으로 배치된 제 3 BPR(518)을 더 포함한다. 제 3 BPR(518)은 n 형 영역(502)에 위치하는 p 형 아일랜드 섹션(520)에 포함된다. 제 3 BPR(518)은 VB(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 제 1 노드(204))에 동작 가능하게 연결될 수 있다. 제 3 BPR(518)은 n 형 섹션(503)의 제 1 BPR(506)과 분리되고 구별된다.
p 형 아일랜드 섹션(520)은 또한 제 1 확산 영역(508') 및 제 2 확산 영역(510')을 포함한다. 제 1 확산 영역(508')은 x 방향으로 배치되고 제 3 BPR(518) 위에 있다. p 형 아일랜드 섹션(520)의 제 1 확산 영역(508')은 n 형 섹션(503)의 제 1 확산 영역(508)과 분리되고 구별된다.
제 2 확산 영역(510')이 제 1 확산 영역(508') 및 제 3 BPR(518) 위에 y 방향으로 배치된다. 도시된 실시예에서, 제 2 확산 영역(510'a 및 510'b)은 p 형 영역(504) 및 p 형 아일랜드 섹션(520) 모두에 걸쳐 연장된다. 제 2 확산 영역(510'c 및 510'd)은 p 형 아일랜드 섹션(520)에만 위치하는 별개의 제 2 확산 영역이고, 제 2 확산 영역(510'e 및 510'f)은 p 형 영역(504)에만 위치하는 별개의 제 2 확산 영역이다. 나머지 모든 제 2 확산 영역(510, 510')은 n 형 섹션(503) 및 p 형 영역(504)에 배치되는 별개의 제 2 확산 영역이다.
도시된 실시예에서, 제 2 BPR(516)은 헤더 회로부에 VDD_HD BPR 전압 소스를 제공하고, 제 3 BPR(518)은 헤더 회로부에 VDD BPR 전압 소스를 제공한다. 연장된 제 2 확산 영역(510'a, 510'b) 및 VB(512)은 p 형 아일랜드 섹션(520)에 제 2 전압 소스(예를 들어, VDD_HD BPR)를 제공하고, 제 2 확산 영역(510'c, 510'd) 및 VB(512)는 p 형 아일랜드 섹션(520)에 제 3 전압 소스(예를 들어, VDD BPR)를 제공한다. 비 제한적인 예에서, VDD_HD BPR 전압 소스 및 VDD BPR 전압 소스는 p 형 아일랜드 섹션(520)의 하나 이상의 p 형 트랜지스터(예를 들어, 제 2 확산 영역(510'b, 510'd) 및 폴리 라인(522a)에 의해 형성된 p 형 트랜지스터(524))에 의해 사용될 수 있다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(508, 508'), 제 1 BPR(506), 제 2 BPR(516) 및 제 3 BPR(518) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(510, 510') 사이에 배치된다. 폴리 라인(522)은 n 형 섹션(503)과 p 형 아일랜드 섹션(520) 사이의 영역(526)을 제외하고 n 형 영역(502) 및 p 형 영역(504)에 걸쳐 연장된다. 영역(526)에서, 폴리 라인(522)은 p 형 영역(504)에만 걸쳐 연장된다.
도 6은 일부 실시예들에 따라 도 2에 도시된 제 1 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 2 레이아웃 다이어그램을 도시한다. 레이아웃(600)은 n 형 영역(602) 및 p 형 영역(604)을 포함한다. 예시적인 실시예에서, n 형 영역(602)은 하나의 행(예를 들어, ROW0)에 형성되고, p 형 영역(604)은 다른 행(예를 들어, ROW1)에 배치된다. n 형 영역(602)은 n 형 트랜지스터 및 p 형 트랜지스터를 모두 포함하고, p 형 영역(604)은 p 형 트랜지스터를 포함한다.
n 형 영역(602)은 제 1 n 형 섹션(606) 및 제 2 n 형 섹션(608)을 포함한다. 제 1 n 형 섹션(606)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 3에 도시된 VSS BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(610)을 포함한다. 제 1 확산 영역(612)이 제 1 BPR(610) 위에 x 방향으로 배치된다. 도 5에 도시된 실시예와 달리, 제 1 확산 영역(612)은 전체 n 형 영역(602)에 걸쳐 연장되는 연속적인 제 1 확산 영역이다.
제 2 확산 영역(510)이 제 1 확산 영역(612) 및 제 1 BPR(610) 위에 y 방향으로 배치된다. 제 1 BPR(610)은 VB(512)를 통해 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 소스 노드(306))에 동작 가능하게 연결될 수 있다. 제 1 BPR(610)은 VD(514a)를 통해 제 1 금속 층(614)(예를 들어, 도 4의 M0 층(420))에 연결되고 VD(514b)를 통해 하나 이상의 소스/드레인 노드에 연결된다.
제 2 n 형 섹션(608)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 3에 도시된 VSS BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(616)을 포함한다. 제 1 확산 영역(612)은 제 2 BPR(616) 위에 x 방향으로 배치된다. 제 2 확산 영역(510)은 제 1 확산 영역(612) 및 제 2 BPR(616) 위에 y 방향으로 배치된다. 제 2 BPR(616)은 VB(512)를 통해 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 소스 노드(306))에 동작 가능하게 연결될 수 있다. 제 2 BPR(616)은 또한 VD(514a)를 통해 M0 층(614)의 하나 이상의 금속 트랙에 그리고 VD(514b)를 통해 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다.
p 형 영역(604)은 x 방향으로 배치되고 헤더 회로부에 제 2 전압 소스(예를 들어, 도 2에 도시된 VDD_HD BPR)를 제공하는 제 3 BPR(618)을 포함한다. 제 1 확산 영역(612')이 제 3 BPR(618) 위에 x 방향으로 배치된다. 제 3 BPR(618) 및 제 1 확산 영역(612')은 연속적이며 p 형 영역(604)에 걸쳐 연장된다. 제 2 확산 영역(510')이 제 1 확산 영역(612') 및 제 3 BPR(618) 위에 y 방향으로 배치된다. 도시된 실시예에서, 제 2 확산 영역(510a)을 제외하고, 제 2 확산 영역(510)은 제 2 확산 영역(510')과 분리되고 별개의 영역이다.
제 3 BPR(618)은 VB(512)를 통해 금속 층(예를 들어, M0 층; 도시되지 않음)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 드레인 노드(206))에 동작 가능하게 연결될 수 있다. 제 3 BPR(618)은 또한 VD(514)를 통해 금속 층(예를 들어, M0 층; 도시되지 않음)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다.
n 형 영역(602)은 헤더 회로부에 제 3 전압 소스(예를 들어, 도 2에 도시된 VDD BPR)를 제공하는 x 방향으로 배치된 제 4 BPR(620)을 더 포함한다. 제 4 BPR(620)은 n 형 영역(602)에 위치하는 p 형 아일랜드 섹션(622)에 포함된다. 제 4 BPR(620)은 n 형 영역(602)의 제 1 BPR(610) 및 제 2 BPR(616)과 분리되고 구별된다.
p 형 아일랜드 섹션(622)은 또한 x 방향으로 배치되고 제 4 BPR(620) 위에 있는 제 1 확산 영역(612), 및 제 1 확산 영역(612) 및 제 4 BPR(620) 위에 y 방향으로 배치된 제 2 확산 영역(510a)을 포함한다. 도시된 실시예에서, 제 2 확산 영역(510a)은 p 형 영역(604) 및 p 형 아일랜드 섹션(622) 모두에 걸쳐 연장된다. 제 1 n 형 섹션(606) 및 제 2 n 형 섹션(608)의 제 2 확산 영역(510) 및 p 형 영역(604)의 제 2 확산 영역(510')은 각각 제 1 n 형 섹션(606), 제 2 n 형 섹션(608) 및 p 형 영역(604)에만 위치하는 별개의 제 2 확산 영역이다. 제 4 BPR(620)은 VB(512)를 통해 금속 층(예를 들어, M0 층; 도시되지 않음)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 제 1 노드(204))에 동작 가능하게 연결될 수 있다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(612), 제 1 BPR(610), 제 2 BPR(616) 및 제 3 BPR(618) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(510, 510') 사이에 배치된다. 폴리 라인(522)은 영역(624)(p 형 아일랜드 섹션(622) 및 제 4 BPR(620)에 대응함)을 제외하고 n 형 영역(602) 및 p 형 영역(604)에 걸쳐 연장된다. 영역(624)에서, 폴리 라인(522)은 p 형 영역(604)에만 걸쳐 연장된다. 폴리 라인(522)은 절단되고 영역(624)에서 빠진다(빠진 폴리 라인은 블록(626)으로 표현됨). 영역(624)에서 폴리 라인(522)을 절단하면 제 1 확산 영역(612)은 n 형 영역(602)에 걸쳐 연속될 수 있고, p 형 아일랜드 섹션(622)은 n 형 영역(602)에 형성될 수 있다.
p 형 아일랜드 섹션(622)의 한 가지 장점은 제 4 BPR(620)이 헤더 회로부(예를 들어, p 형 아일랜드 섹션(622) 및 p 형 영역(604))에 제 3 전압 소스(예를 들어, VDD BPR)를 제공한다는 것이다. 연장된 제 2 확산 영역(510a) 및 VB(512a)는 p 형 영역(604)에 제 3 전압 소스를 제공한다. 예를 들어, 제 3 전압 소스(VDD BPR)는 p 형 영역(604)의 하나 이상의 p 형 트랜지스터(예를 들어, p 형 영역(604)의 제 2 확산 영역(510a, 510'b) 및 폴리 라인(522b)에 의해 형성된 p 형 트랜지스터(628))에 의해 사용될 수 있다.
도 7은 일부 실시예들에 따라 도 3에 도시된 제 2 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 1 레이아웃 다이어그램을 도시한다. 도 3에 도시된 바와 같이, 제 2 스위칭 디바이스는 n 형 트랜지스터로 구현된다. 명확성을 위해, 제 1 금속 층(예를 들어, M0 층)은 도 7에 도시되지 않는다.
레이아웃(700)은 p 형 영역(702)의 p 형 섹션(703) 및 n 형 영역(704)을 포함한다. 제 p 형 섹션(703)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 2에 도시된 VDD_HD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(706)을 포함한다. 제 1 확산 영역(708)이 제 1 BPR(706) 위에 x 방향으로 배치된다. 제 2 확산 영역(710)이 제 1 확산 영역(708) 및 제 1 BPR(706) 위에 y 방향으로 배치된다. 제 1 BPR(706)은 VB(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 드레인 노드(206))에 동작 가능하게 연결될 수 있다. 제 1 BPR(706)은 또한 VD(514)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다.
n 형 영역(704)은 헤더 회로부에 제 2 전압 소스(예를 들어, 도 3에 도시된 VSS_HD BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(716)을 포함한다. 제 1 확산 영역(708')이 제 2 BPR(716) 위에 x 방향으로 배치된다. 제 2 BPR(716) 및 제 1 확산 영역(708')은 각각 연속적이며 n 형 영역(704)에 걸쳐 연장된다.
제 2 확산 영역(710')이 제 1 확산 영역(708') 및 제 2 BPR(716) 위에 y 방향으로 배치된다. 제 2 BPR(716)은 VB(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 제 1 노드(304))에 동작 가능하게 연결될 수 있다. 제 2 BPR(716)은 또한 VD(514)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 다른 금속 트랙 및/또는 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다.
p 형 영역(702)은 헤더 회로부에 제 3 전압 소스(예를 들어, 도 3에 도시된 VSS BPR)를 제공하는 x 방향으로 배치된 제 3 BPR(718)을 더 포함한다. 제 3 BPR(718)은 p 형 영역(702)에 위치하는 n 형 아일랜드 섹션(720)에 포함된다. 제 3 BPR(718)은 VB(512)를 통해 금속 층(예를 들어, M0 층)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 소스 노드(306))에 동작 가능하게 연결될 수 있다. 제 3 BPR(718)은 p 형 영역(702)의 제 1 BPR(706)과 분리되고 구별된다.
n 형 아일랜드 섹션(720)은 또한 제 1 확산 영역(708') 및 제 2 확산 영역(710')을 포함한다. 제 1 확산 영역(708')은 x 방향으로 배치되고 제 3 BPR(718) 위에 있다. n 형 아일랜드 섹션(720)의 제 1 확산 영역(708')은 p 형 섹션(703)의 제 1 확산 영역(708)과 분리되고 구별된다.
제 2 확산 영역(710')이 제 1 확산 영역(708') 및 제 3 BPR(718) 위에 y 방향으로 배치된다. 도시된 실시예에서, 제 2 확산 영역(710'a 및 710'b)은 n 형 영역(704) 및 n 형 아일랜드 섹션(720) 모두에 걸쳐 연장된다. 제 2 확산 영역(710'c 및 710'd)은 n 형 아일랜드 섹션(720)에만 위치하는 별개의 제 2 확산 영역이다. 제 2 확산 영역(710'e 및 710'f)은 n 형 영역(704)에만 위치하는 별개의 제 2 확산 영역이다. 나머지 모든 제 2 확산 영역(710, 710')은 각각 n 형 영역(704) 및 p 형 섹션(703)에만 배치되는 별개의 제 2 확산 영역이다.
도시된 실시예에서, 제 2 BPR(716)은 VSS_HD BPR 전압 소스를 제공하고, 제 3 BPR(718)은 헤더 회로부에 VSS BPR 전압 소스를 제공한다. 제 2 확산 영역(710'a, 710'b) 및 VB(512)는 n 형 아일랜드 섹션(720)에 제 2 전압 소스(예를 들어, VSS_HD BPR)를 제공한다. 제 2 확산 영역(710'c, 710'd) 및 VB(512)는 n 형 아일랜드 섹션(720)에 제 3 전압 소스(예를 들어, VSS BPR)를 제공한다. 비 제한적인 예에서, VSS_HD BPR 전압 소스 및 VSS BPR 전압 소스는 n 형 아일랜드 섹션(720)의 하나 이상의 n 형 트랜지스터(예를 들어, 제 2 확산 영역(710'b, 710'c) 및 폴리 라인(522a)에 의해 형성된 n 형 트랜지스터(722))에 의해 사용될 수 있다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(708, 708'), 제 1 BPR(706), 제 2 BPR(716) 및 제 3 BPR(718) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(710, 710') 사이에 배치된다. 폴리 라인(522)은 p 형 섹션(703)과 n 형 아일랜드 섹션(720) 사이의 (예를 들어, 제 1 BPR(706)과 제 3 BPR(718) 사이의) 영역(724)을 제외하고 p 형 영역(702)과 n 형 영역(704)에 걸쳐 연장된다. 영역(724)에서, 폴리 라인(522)은 n 형 영역(704)에만 걸쳐 연장된다.
도 7에서, n 형 영역(704)은 하나의 행(예를 들어, ROW0)에 형성되고, p 형 영역(702)은 다른 행(예를 들어, ROW1)에 배치된다. n 형 영역(704)은 n 형 트랜지스터를 포함하고, p 형 영역(702)은 n 형 트랜지스터 및 p 형 트랜지스터를 모두 포함한다.
도 8은 일부 실시예들에 따라 도 3에 도시된 제 2 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 제 2 레이아웃 다이어그램을 도시한다. 레이아웃(800)은 p 형 영역(802) 및 n 형 영역(804)을 포함한다. 예시적인 실시예에서, n 형 영역(804)은 하나의 행(예를 들어, ROW0)에 형성되고, p 형 영역(802)은 다른 행(예를 들어, ROW1)에 배치된다. p 형 영역(802)은 n 형 트랜지스터 및 p 형 트랜지스터를 모두 포함하고, n 형 영역(804)은 n 형 트랜지스터를 포함한다.
p 형 영역(802)은 제 1 p 형 섹션(806) 및 제 2 p 형 섹션(808)을 포함한다. 제 1 p 형 섹션(806)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 2에 도시된 VDD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(810)을 포함한다. 제 1 확산 영역(812)이 제 1 BPR(810) 위에 x 방향으로 배치된다. 도 7에 도시된 실시예와 달리, 제 1 확산 영역(812)은 전체 p 형 영역(802)에 걸쳐 연장되는 연속적인 확산 영역이다.
제 2 확산 영역(710)이 제 1 확산 영역(812) 및 제 1 BPR(810) 위에 y 방향으로 배치된다. 제 1 BPR(810)은 VB(512)를 통해 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 제 1 노드(204))에 동작 가능하게 연결될 수 있다. 제 1 BPR(810)은 또한 VD(514a)를 통해 M0 층(814)(예를 들어, 도 4의 M0 층(420))의 하나 이상의 금속 트랙에 그리고 VD(514b)를 통해 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다.
제 2 p 형 섹션(808)은 헤더 회로부에 제 1 전압 소스(예를 들어, 도 2에 도시된 VDD BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(816)을 포함한다. 제 1 확산 영역(812)이 제 2 BPR(816) 위에 x 방향으로 배치된다. 제 2 확산 영역(710)이 제 1 확산 영역(812) 및 제 2 BPR(816) 위에 y 방향으로 배치된다. 제 2 BPR(816)은 VB(512)를 통해 하나 이상의 소스/드레인 노드(예를 들어, 도 2의 제 1 노드(204))에 동작 가능하게 연결될 수 있다. 제 2 BPR(816)은 또한 VD(514a)를 통해 M0 층(814)의 하나 이상의 금속 트랙에 그리고 VD(514b)를 통해 하나 이상의 소스/드레인 노드에 동작 가능하게 연결될 수 있다. 제 2 BPR(816)은 제 1 p 형 섹션(806)의 제 1 BPR(810)과 분리되고 구별된다.
n 형 영역(804)은 x 방향으로 배치되고 헤더 회로부에 제 2 전압 소스(예를 들어, 도 3에 도시된 VSS_HD BPR)를 제공하는 제 3 BPR(818)을 포함한다. 제 1 확산 영역(812')이 제 3 BPR(818) 위에 x 방향으로 배치된다. 제 3 BPR(818) 및 제 1 확산 영역(812')은 연속적이며 n 형 영역(804)에 걸쳐 연장된다.
제 2 확산 영역(710')이 제 1 확산 영역(812') 및 제 3 BPR(818) 위에 y 방향으로 배치된다. 제 3 BPR(818)은 VB(512)를 통해 금속 층(예를 들어, M0 층; 도시되지 않음)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 제 1 노드(304))에 연결될 수 있다.
p 형 영역(802)은 헤더 회로부에 제 3 전압 소스(예를 들어, 도 3에 도시된 VSS BPR)를 제공하는 x 방향으로 배치된 제 4 BPR(820)을 더 포함한다. 제 4 BPR(820)은 p 형 영역(802)에 위치하는 n 형 아일랜드 섹션(822)에 포함된다. 제 4 BPR(820)은 p 형 영역(802)의 제 1 BPR(810) 및 제 2 BPR(816)과 분리되고 구별된다.
n 형 아일랜드 섹션(822)은 또한 제 1 확산 영역(812) 및 제 2 확산 영역(710'a)을 포함한다. 제 1 확산 영역(812)은 제 4 BPR(820) 위에 x 방향으로 배치된다. 제 2 확산 영역(710')은 제 1 확산 영역(812) 및 제 4 BPR(820) 위에 y 방향으로 배치된다. 도시된 실시예에서, 제 2 확산 영역(710'a)은 n 형 영역(804) 및 n 형 아일랜드 섹션(822) 모두에 걸쳐 연장된다. 제 1 p 형 섹션(806) 및 제 2 p 형 섹션(808)의 다른 제 2 확산 영역(710) 및 n 형 영역(804)의 제 2 확산 영역(710')은 각각 제 1 p 형 섹션(806), 제 2 p 형 섹션(808) 및 n 형 영역(804)에만 위치하는 별개의 확산 영역이다. 제 4 BPR(820)은 VB(512)를 통해 금속 층(예를 들어, M0 층; 도시되지 않음)의 하나 이상의 금속 트랙 및/또는 하나 이상의 소스/드레인 노드(예를 들어, 도 3의 소스 노드(306))에 동작 가능하게 연결될 수 있다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(812, 812'), 제 1 BPR(810), 제 2 BPR(816) 및 제 3 BPR(818) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(710, 710') 사이에 배치된다. 폴리 라인(522)은 제 1 p 형 섹션(806)과 제 2 p 형 섹션(808) 사이의 영역(824)(n 형 아일랜드 영역(822) 및 제 4 BPR(820)에 대응함)을 제외하고 p 형 영역(802) 및 n 형 영역(804)에 걸쳐 연장된다. 영역(824)에서, 폴리 라인(522)은 n 형 영역(804)에만 걸쳐 연장된다. 폴리 라인(522)은 절단되고 영역(824)에서 빠진다(빠진 폴리 라인은 블록(826)으로 표현됨). 영역(824)에서 폴리 라인(522)을 절단하면 제 1 확산 영역(812)은 p 형 영역(802)에 걸쳐 연속될 수 있고, n 형 아일랜드 섹션(822)은 p 형 영역(802)에 형성될 수 있다.
n 형 아일랜드 섹션(822)의 한 가지 장점은 제 4 BPR(820)이 헤더 회로부(예를 들어, n 형 아일랜드 섹션(822) 및 n 형 영역(804))에 제 3 전압 소스(예를 들어, VSS BPR)를 제공한다는 것이다. n 형 아일랜드 섹션(822)의 연장된 제 2 확산 영역(710'a) 및 VB(512a)는 n 형 영역(804)에 제 3 전압 소스를 제공한다. 예를 들어, 제 3 전압 소스(VSS BPR)는 n 형 영역(804)의 하나 이상의 n 형 트랜지스터(예를 들어, n 형 영역(804)의 제 2 확산 영역(710'a, 710'b) 및 폴리 라인(522a)에 의해 형성된 n 형 트랜지스터(828))에 의해 사용될 수 있다.
도 9는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 3 스위칭 디바이스를 도시한다. 스위칭 디바이스(900)는 직렬로 동작 가능하게 연결된 제 1 n 형 트랜지스터(N0)(902), 제 2 n 형 트랜지스터(N1)(904), 제 3 n 형 트랜지스터(N2)(906) 및 제 4 n 형 트랜지스터(N3)(908)를 포함한다. 제 2 n 형 트랜지스터(904)의 소스 노드(S)는 노드(910)에서 제 3 n 형 트랜지스터(906)의 소스 노드(S)에 연결된다. 제 1 n 형 트랜지스터(902) 및 제 2 n 형 트랜지스터(904)의 드레인 노드(D)는 노드(912)에서 함께 연결되고, 제 3 n 형 트랜지스터(906) 및 제 4 n 형 트랜지스터(908)의 드레인 노드(D)는 노드(914)에서 함께 연결된다. 도시된 실시예에서, 제 1 n 형 트랜지스터(902)의 소스 노드(S)(노드(916))는 제 1 점퍼 커넥터(920)에 의해 제 4 n 형 트랜지스터(908)의 소스 노드(S)(노드(918))에 연결된다. 노드(910)는 제 1 점퍼 커넥터(920)에 의해 (노드(922)에서) 제 1 n 형 트랜지스터(902) 및 제 4 n 형 트랜지스터(908)의 소스 노드(S)에 연결된다.
제 2 점퍼 커넥터(924)가 노드(912)를 노드(914)에 연결한다. 노드(914)(예를 들어, n 형 트랜지스터(906, 908)의 드레인 노드(D))는 신호 라인(또는 연결)(926)을 통해 제 1 전압 소스(예를 들어, 도 3에 도시된 VSS_HD BPR)에 연결된다. 노드(916)(예를 들어, n 형 트랜지스터(902, 908)의 소스 노드(S))는 신호 라인(또는 연결)(928)을 통해 제 2 전압 소스(예를 들어, 도 3에 도시된 VSS BPR)에 연결된다.
도 10은 일부 실시예들에 따라 도 9에 도시된 제 3 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다. 레이아웃(1000)은 제 1 n 형 섹션(1004) 및 제 2 n 형 섹션(1006)을 포함하는 n 형 영역(1002)을 포함한다. 예시적인 실시예에서, n 형 영역(1002)은 헤더 회로부에서 하나의 행에 형성된다.
제 1 n 형 섹션(1004)은 헤더 회로부(예를 들어, 도 9에 도시된 제 3 스위칭 디바이스(900))에 제 1 전압 소스(예를 들어, VSS_HD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(1008)을 포함한다. 제 1 확산 영역(1010)이 x 방향으로 n 형 영역(1002)에 걸쳐 중단되지 않고(예를 들어, 연속적으로) 연장되고, 제 1 BPR(1008) 위에 배치된다.
제 2 n 형 섹션(1006)은 헤더 회로부(예를 들어, 도 9에 도시된 제 3 스위칭 디바이스(900))에 제 2 전압 소스(예를 들어, VSS BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(1012)을 포함한다. 연속적인 제 1 확산 영역(1010)은 제 2 BPR(1012) 위에 배치된다. 도시된 실시예에서, n 형 영역(1002)에서 제 1 n 형 섹션(1004)과 제 2 n 형 섹션(1006) 사이의 영역(1014)은 제 1 n 형 트랜지스터(N0), 제 2 n 형 트랜지스터(N1) 및 제 3 n 형 트랜지스터(N2)를 포함한다. 제 4 n 형 트랜지스터(N3)는 제 1 n 형 섹션(1004)에 배치된다.
제 2 확산 영역(710)이 n 형 영역(1002)에 걸쳐 y 방향으로 배치되고, 제 1 확산 영역(1010), 제 1 BPR(1008) 및 제 2 BPR(1012) 위에 있다. 제 2 확산 영역(710a)은 VD(514a)를 통해 제 2 점퍼 커넥터(924)에 연결된다. 제 2 확산 영역(710b)은 VD(514b)를 통해 제 2 점퍼 커넥터(924)에 연결된다. 제 2 점퍼 커넥터(924)는 제 1 전압 소스(예를 들어, VSS_HD BPR)를 제공하고, 제 1 금속 층(예를 들어, M0 층)에 형성된다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(1010), 제 1 BPR(1008), 제 2 BPR(1012) 위에 y 방향으로 배치되고 제 2 확산 영역(710) 사이에 있다. 폴리 라인(522)은 n 형 영역(1002)에 걸쳐 연장된다.
제 2 확산 영역(710c)은 VD(514c)에 의해 제 1 점퍼 커넥터(920)에 연결된다. 제 2 확산 영역(710d)은 VD(514d)에 의해 제 1 점퍼 커넥터(920)에 연결된다. 제 2 확산 영역(710e)은 VD(514e)에 의해 제 1 점퍼 커넥터(920)에 연결된다. 제 1 점퍼 커넥터(920)는 제 2 전압 소스(예를 들어, VSS BPR)를 제공하며, 제 1 금속 층(예를 들어, M0 층)에 형성된다.
도시된 실시예에 대한 하나의 장점은 제 1 점퍼 커넥터(920) 및 제 2 점퍼 커넥터(924)가 제 1 전압 소스 및 제 2 전압 소스(예를 들어, 각각 VSS_HD BPR 및 VSS BPR)를 제 1 n 형 섹션(1004) 및 제 2 n 형 섹션(1006)에 제공한다는 것이다. 제 1, 제 2, 제 3 및 제 4 n 형 트랜지스터(902, 904, 906, 908)의 드레인(D)은 제 1 전압 소스(VSS_HD BPR)에 연결되고, 제 1, 제 2, 제 3 및 제 4 n 형 트랜지스터(902, 904, 906, 908)의 소스(S)는 제 2 전압 소스(VSS BPR)에 연결된다.
도 11은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 4 스위칭 디바이스를 도시한다. 제 4 스위칭 디바이스(1100)는 직렬로 동작 가능하게 연결된 제 1 p 형 트랜지스터(P0)(1102), 제 2 p 형 트랜지스터(P1)(1104), 제 3 p 형 트랜지스터(P2)(1106) 및 제 4 p 형 트랜지스터(P3)(1108)를 포함한다. 도시된 실시예에서, 제 2 p 형 트랜지스터(1104)의 드레인 노드(D)는 노드(1110)에서 제 3 p 형 트랜지스터(1106)의 드레인 노드(D)에 연결된다. 제 1 p 형 트랜지스터(1102) 및 제 2 p 형 트랜지스터(1104)의 소스 노드(S)는 노드(1112)에서 함께 연결되고, 제 3 p 형 트랜지스터(1106) 및 제 4 p 형 트랜지스터(1108)의 소스 노드(S)는 노드(1114)에서 함께 연결된다. 제 1 p 형 트랜지스터(1102)의 드레인 노드(D)(노드(1116))는 제 1 점퍼 커넥터(1120)에 의해 제 4 p 형 트랜지스터(1108)의 드레인 노드(D)(노드(1118))에 연결된다. 노드(1110)는 제 1 점퍼 커넥터(1120)에 의해 노드(1122)에서 제 1 p 형 트랜지스터(1102) 및 제 4 p 형 트랜지스터(1108)의 드레인 노드(D)에 연결된다.
제 2 점퍼 커넥터(1124)가 노드(1112)를 노드(1114)에 연결한다. 노드(1116)(예를 들어, 제 1 p 형 트랜지스터(1102)의 드레인 노드(D))는 신호 라인(또는 연결)(1126)을 통해 제 1 전압 소스(예를 들어, 도 2에 도시된 VDD BPR)에 연결된다. 노드(1114)(예를 들어, p 형 트랜지스터(1106, 1108)의 소스 노드(S))는 신호 라인(또는 연결)(1128)을 통해 제 2 전압 소스(예를 들어, 도 2에 도시된 VDD_HD BPR)에 연결된다.
도 12는 일부 실시예들에 따라 도 11에 도시된 제 4 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다. 레이아웃(1200)은 제 1 p 형 섹션(1204) 및 제 2 p 형 섹션(1206)을 포함하는 p 형 영역(1202)을 포함한다. 예시적인 실시예에서, p 형 영역(1202)은 헤더 회로부에서 하나의 행에 형성된다.
제 1 p 형 섹션(1204)은 헤더 회로부(예를 들어, 도 11에 도시된 제 4 스위칭 디바이스(1100))에 제 2 전압 소스(예를 들어, VDD_HD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(1208)을 포함한다. 제 1 확산 영역(1210)이 x 방향으로 p 형 영역(1202)에 걸쳐 중단되지 않고(예를 들어, 연속적으로) 연장되고, 제 1 BPR(1208) 위에 배치된다.
제 2 p 형 섹션(1206)은 헤더 회로부(예를 들어, 도 11에 도시된 제 4 스위칭 디바이스(1100))에 제 1 전압 소스(예를 들어, VDD BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(1212)을 포함한다. 제 1 확산 영역(1210)이 제 2 BPR(1212) 위에 배치된다. 도시된 실시예에서, p 형 영역(1202)에서 제 1 p 형 섹션(1204)과 제 2 p 형 섹션(1206) 사이의 영역(1214)은 제 1 p 형 트랜지스터(P0), 제 2 p 형 트랜지스터(P1) 및 제 3 p 형 트랜지스터(P2)를 포함한다. 제 4 p 형 트랜지스터(P3)는 제 1 p 형 섹션(1204)에 배치된다.
제 2 확산 영역(510)이 p 형 영역(1202)에 걸쳐 y 방향으로 배치되고, 제 1 확산 영역(1210), 제 1 BPR(1208) 및 제 2 BPR(1212) 위에 있다. 제 2 확산 영역(510a)은 VD(514a)를 통해 제 2 점퍼 커넥터(1124)에 연결된다. 제 2 확산 영역(510b)은 VD(514b)를 통해 제 2 점퍼 커넥터(1124)에 연결된다. 제 2 점퍼 커넥터(1124)는 제 2 전압 소스(예를 들어, VDD_HD BPR)를 제공하고, 제 1 금속 층(예를 들어, M0 층)에 형성된다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(1210), 제 1 BPR(1208), 제 2 BPR(1212) 위에 y 방향으로 배치되고 제 2 확산 영역(510) 사이에 있다. 폴리 라인(522)은 p 형 영역(1202)에 걸쳐 연장된다.
제 2 확산 영역(510c)은 VD(514c)에 의해 제 1 점퍼 커넥터(1120)에 연결된다. 제 2 확산 영역(510d)은 VD(514d)에 의해 제 1 점퍼 커넥터(1120)에 연결된다. 제 2 확산 영역(510e)은 VD(514e)에 의해 제 1 점퍼 커넥터(1120)에 연결된다. 도시된 실시예에서, 제 1 점퍼 커넥터(1120)는 제 1 전압 소스(VDD BPR)를 제공하고, 제 1 금속 층(예를 들어, M0 층)에 형성된다.
도시된 실시예에 대한 하나의 장점은 제 1 점퍼 커넥터(1120) 및 제 2 점퍼 커넥터(1124)가 제 1 전압 소스 및 제 2 전압 소스(예를 들어, 각각 VDD BPR 및 VDD_HD BPR)를 제 1 p 형 섹션(1204) 및 제 2 p 형 섹션(1206)에 제공한다는 것이다. 제 1, 제 2, 제 3 및 제 4 p 형 트랜지스터(1102, 1104, 1106, 1108)의 드레인(D)은 제 1 전압 소스(VDD BPR)에 연결되고, 제 1, 제 2, 제 3 및 제 4 p 형 트랜지스터(1102, 1104, 1106, 1108)의 소스(S)는 제 2 전압 소스(VDD_HD BPR)에 연결된다.
도 13은 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 5 스위칭 디바이스를 도시한다. 제 5 스위칭 디바이스(1300)는 직렬로 연결된 제 1 n 형 트랜지스터(N0)(1302) 및 제 2 n 형 트랜지스터(N1)(1304)를 포함한다. 제 1 n 형 트랜지스터(1302)의 드레인 노드(1306)는 제 1 전압 소스(예를 들어, VSS_HD BPR)에 연결된다. 제 2 n 형 트랜지스터(1304)의 소스 노드(1308)는 제 2 전압 소스(예를 들어, VSS BPR)에 연결된다. 제 1 n 형 트랜지스터(1302)의 소스 노드(1310)는 노드(1314)에서 제 2 n 형 트랜지스터(1304)의 드레인 노드(1312)에 연결된다. 하나의 예시적인 실시예에서, 제 1 n 형 트랜지스터(1302) 및 제 2 n 형 트랜지스터(1304)는 2 개의 적층된 NMOS 트랜지스터로 구현된다.
도 14는 일부 실시예들에 따라 도 13에 도시된 제 5 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다. 레이아웃(1400)은 제 1 n 형 섹션(1404) 및 제 2 n 형 섹션(1406)을 포함하는 n 형 영역(1402)을 포함한다. 예시적인 실시예에서, n 형 영역(1402)은 헤더 회로부에서 하나의 행에 형성된다.
제 1 n 형 섹션(1404)은 헤더 회로부(예를 들어, 도 13의 제 5 스위칭 디바이스(1300))에 제 1 전압 소스(예를 들어, VSS_HD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(1408)을 포함한다. 제 1 확산 영역(1410)이 x 방향으로 n 형 영역(1402)에 걸쳐 중단되지 않고(예를 들어, 연속적으로) 연장되고, 제 1 BPR(1408) 위에 배치된다.
제 2 n 형 섹션(1406)은 헤더 회로부(예를 들어, 도 13의 제 5 스위칭 디바이스(1300))에 제 2 전압 소스(예를 들어, VSS BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(1412)을 포함한다. 연속적인 제 1 확산 영역(1410)은 또한 제 2 BPR(1412) 위에 배치된다.
제 2 확산 영역(710)이 n 형 영역(1402)에 걸쳐 y 방향으로 배치되고, 제 1 확산 영역(1410), 제 1 BPR(1408) 및 제 2 BPR(1412) 위에 있다. 도시된 실시예에서, 제 2 확산 영역(710a)은 영역(1414)에서 VD(514a)에 의해 제 1 확산 영역(1410)에 연결되고, 도 13에서의 소스 노드(1310)와 드레인 노드(1312) 사이의 연결(노드(1314))을 나타낸다.
제 2 BPR(1412)은 VB(512b)를 통해 제 2 확산 영역(710b)에 연결된다. VB(512b)는 드레인 노드(1306)와 제 1 전압 소스(예를 들어, VSS_HD BPR) 사이의 연결을 나타낸다. 제 1 BPR(1408)은 VB(512c)를 통해 제 2 확산 영역(710c)에 연결된다. VB(512c)는 도 13에 도시된 소스 노드(1308)와 제 2 전압 소스(예를 들어, VSS BPR) 사이의 연결을 나타낸다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(1410), 제 1 BPR(1408) 및 제 2 BPR(1412) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(710) 사이에 배치되고, n 형 영역(1402)에 걸쳐 연장된다. 폴리 라인(522a, 522b)은 n 형 트랜지스터(예를 들어, 도 13의 n 형 트랜지스터(N0, N1))의 게이트로서 기능한다. 제 1 n 형 트랜지스터(N0)(1302)는 제 1 확산 영역(1410), 폴리 라인(522a) 및 제 2 확산 영역(710a, 710b)에 의해 형성되고, 제 2 n 형 트랜지스터(N1)(1304)는 제 1 확산 영역(1410), 폴리 라인(522b) 및 제 2 확산 영역(710a, 710c)에 의해 형성된다.
도 15는 일부 실시예들에 따라 도 1에 도시된 헤더 회로부에서 사용하기에 적합한 제 6 스위칭 디바이스를 도시한다. 제 6 스위칭 디바이스(1500)는 직렬로 연결된 제 1 p 형 트랜지스터(P0)(1502) 및 제 2 p 형 트랜지스터(P1)(1504)를 포함한다. 제 1 p 형 트랜지스터(1502)의 드레인 노드(1506)는 제 1 전압 소스(예를 들어, VDD BPR)에 연결된다. 제 2 p 형 트랜지스터(1504)의 소스 노드(1508)는 제 2 전압 소스(예를 들어, VDD_HD BPR)에 연결된다. 제 1 p 형 트랜지스터(1502)의 소스 노드(1510)는 노드(1514)에서 제 2 p 형 트랜지스터(1504)의 드레인 노드(1512)에 연결된다. 하나의 예시적인 실시예에서, 제 1 p 형 트랜지스터(1502) 및 제 2 p 형 트랜지스터(1504)는 2 개의 적층된 PMOS 트랜지스터로 구현된다.
도 16은 일부 실시예들에 따라 도 15에 도시된 제 6 스위칭 디바이스를 포함하는 예시적인 헤더 회로부에 대한 레이아웃 다이어그램을 도시한다. 레이아웃(1600)은 제 1 p 형 섹션(1604) 및 제 2 p 형 섹션(1606)을 포함하는 p 형 영역(1602)을 포함한다. 예시적인 실시예에서, p 형 영역(1602)은 헤더 회로부에서 하나의 행에 형성된다.
제 1 p 형 섹션(1604)은 헤더 회로부(예를 들어, 도 15의 제 6 스위칭 디바이스(1500))에 제 2 전압 소스(예를 들어, VDD_HD BPR)를 제공하는 x 방향으로 배치된 제 1 BPR(1608)을 포함한다. 제 1 확산 영역(1610)이 x 방향으로 p 형 영역(1602)에 걸쳐 중단되지 않고(예를 들어, 연속적으로) 연장되고, 제 1 BPR(1608) 위에 배치된다.
제 2 p 형 섹션(1606)은 헤더 회로부(예를 들어, 도 15의 제 6 스위칭 디바이스(1500))에 제 1 전압 소스(예를 들어, VDD BPR)를 제공하는 x 방향으로 배치된 제 2 BPR(1612)을 포함한다. 연속적인 제 1 확산 영역(1610)은 또한 제 2 BPR(1612) 위에 배치된다.
제 2 확산 영역(510)이 p 형 영역(1602)에 걸쳐 y 방향으로 배치되고, 제 1 확산 영역(1610), 제 1 BPR(1608) 및 제 2 BPR(1612) 위에 있다. 도시된 실시예에서, 제 2 확산 영역(510a)은 영역(1614)에서 VD(514a)에 의해 제 1 확산 영역(1610)에 연결되고, 도 15에서의 소스 노드(1510)와 드레인 노드(1512) 사이의 연결(노드(1514))을 나타낸다.
제 2 BPR(1612)은 VB(512a)를 통해 제 2 확산 영역(510b)에 연결된다. VB(512a)는 드레인 노드(1506)와 제 1 전압 소스(예를 들어, VDD BPR) 사이의 연결을 나타낸다. 제 1 BPR(1608)은 VB(512b)를 통해 제 2 확산 영역(510c)에 연결된다. VB(512b)는 도 15에 도시된 소스 노드(1508)와 제 2 전압 소스(예를 들어, VDD_HD BPR) 사이의 연결을 나타낸다.
폴리 라인(522)(예를 들어, 폴리 게이트)이 제 1 확산 영역(1610), 제 1 BPR(1608) 및 제 2 BPR(1612) 위에 y 방향으로 배치된다. 폴리 라인(522)은 또한 제 2 확산 영역(510) 사이에 배치되고, p 형 영역(1602)에 걸쳐 연장된다. 폴리 라인(522a, 522b)은 p 형 트랜지스터(예를 들어, 도 15의 p 형 트랜지스터(P0, P1))의 게이트로서 기능한다. 제 1 p 형 트랜지스터(P0)(1502)는 제 1 확산 영역(1610), 폴리 라인(522a) 및 제 2 확산 영역(510a, 510b)에 의해 형성되고, 제 2 p 형 트랜지스터(P1)(1504)는 제 1 확산 영역(1610), 폴리 라인(522b) 및 제 2 확산 영역(510a, 510c)에 의해 형성된다.
본 개시의 양태들을 본 발명 기술 분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 피처들을 약술했다. 본 발명 기술 분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명 기술 분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명 기술 분야의 당업자가 다양한 변경들, 대체들, 및 변화들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
일 양태에서, 헤더 회로부는 메모리 어레이를 위한 복수의 스위칭 디바이스를 포함한다. 헤더 회로부는 제 1 전도성 유형의 제 1 영역을 포함한다. 제 1 영역은 제 1 섹션 및 제 2 섹션을 포함한다. 제 1 섹션은 제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하고, 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함한다. 제 2 섹션은 제 1 방향으로 배치된 제 2 BPR을 포함하고, 제 2 BPR은 제 1 전압과 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함한다.
다른 양태에서, 메모리 디바이스는 메모리 어레이 및 헤더 회로부를 포함한다. 헤더 회로부는 메모리 어레이에 동작 가능하게 연결된 복수의 스위치를 포함한다. 헤더 회로부는 제 1 전도성 유형의 제 1 영역을 포함한다. 제 1 영역은 제 1 섹션 및 제 2 섹션을 포함한다. 제 1 섹션은 제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하고, 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함한다. 제 2 섹션은 제 1 방향으로 배치된 제 2 BPR을 포함하고, 제 2 BPR은 제 1 전압과 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함한다.
또 다른 양태에서, 전자 디바이스는 프로세싱 디바이스 및 프로세싱 디바이스에 동작 가능하게 연결된 메모리 디바이스를 포함한다. 프로세싱 디바이스는 메모리 디바이스의 동작을 제어하도록 동작 가능하다. 메모리 디바이스는 메모리 어레이와 헤더 회로부를 포함한다. 헤더 회로부는 메모리 어레이에 동작 가능하게 연결된 복수의 스위치를 포함한다. 헤더 회로부는 제 1 전도성 유형의 제 1 영역을 포함한다. 제 1 영역은 제 1 섹션 및 제 2 섹션을 포함한다. 제 1 섹션은 제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하고, 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함한다. 제 2 섹션은 제 1 방향으로 배치된 제 2 BPR을 포함하고, 제 2 BPR은 제 1 전압과 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함한다.
본 출원에 제공된 하나 이상의 양태들의 설명 및 예시는 어떤 식으로든 청구되는 본 개시의 범위를 제한하거나 한정하기 위한 것이 아니다. 본 출원에 제공된 양태들, 예제들, 및 세부 사항은 소유를 전달하기에 충분한 것으로 고려되고, 다른 사람들이 청구된 개시의 최상의 모드를 만들고 사용하는 것을 가능하게 한다. 청구된 개시는 본 출원에서 제공된 임의의 양태, 예제, 또는 세부 사항으로 제한되는 것으로 해석되어서는 안 된다. 조합하여 또는 별도로 도시되거나 기술되는지에 관계없이, 다양한 피처들(구조적 및 방법론 양자 모두)은 특정 세트의 피처들을 갖는 실시예를 생성하도록 선택적으로 포함되거나 생략되도록 의도된다. 본 출원의 설명 및 예시가 제공되었지만, 당업자는 청구된 개시의 폭넓은 범위로부터 벗어나지 않는 본 출원에 포함된 일반적인 발명의 개념의 폭넓은 양태의 사상 내에 속하는 변화, 수정 및 대안적인 양태를 구상할 수 있다.
실시예
실시예 1. 복수의 스위칭 디바이스를 포함하는 헤더 회로부에 있어서,
제 1 전도성 유형의 제 1 영역;
제 1 방향으로 배치된 제 1 후면 전력 레일(backside power rail; BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
을 포함하는, 헤더 회로부.
실시예 2. 실시예 1에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 헤더 회로부.
실시예 3. 실시예 2에 있어서,
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 3 전압 소스의 상기 제 3 전압을 상기 제 2 섹션에 제공하기 위한 상기 확산 영역과 상기 제 3 BPR 사이의 연결부
를 더 포함하는, 헤더 회로부.
실시예 4. 실시예 2에 있어서,
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 2 전압 소스의 상기 제 2 전압을 상기 제 2 영역에 제공하기 위한 상기 확산 영역과 상기 제 2 BPR 사이의 연결부
를 더 포함하는, 헤더 회로부.
실시예 5. 실시예 1에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 헤더 회로부.
실시예 6. 실시예 5에 있어서,
상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 4 확산 영역;
상기 제 2 확산 영역의 제 1 측과 상기 제 4 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 5 확산 영역;
상기 제 1 측의 반대편에 있는 상기 제 2 확산 영역의 제 2 측 사이에 그리고 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 6 확산 영역;
상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 그리고 상기 제 1 확산 영역의 일부 위에 상기 제 1 방향으로 배치된 제 1 점퍼 커넥터;
상기 제 2 연결부와 상기 제 1 점퍼 커넥터 사이의 제 3 연결부;
상기 제 1 점퍼 커넥터와 상기 제 4 확산 영역 사이의 제 4 연결부;
상기 제 1 점퍼 커넥터에 인접하고 상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 상기 제 1 방향으로 배치된 제 2 점퍼 커넥터;
상기 제 6 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 5 연결부;
상기 제 5 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 6 연결부; 및
상기 제 3 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 7 연결부
를 더 포함하는, 헤더 회로부.
실시예 7. 실시예 5에 있어서,
상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 상기 제 2 방향으로 배치된 제 4 확산 영역; 및
상기 제 4 확산 영역과 상기 제 1 확산 영역 사이의 제 3 연결부
를 더 포함하는, 헤더 회로부.
실시예 8. 메모리 디바이스에 있어서,
메모리 어레이; 및
상기 메모리 어레이에 동작 가능하게 연결된 복수의 스위칭 디바이스를 포함하는 헤더 회로부
를 포함하고, 상기 헤더 회로부는:
제 1 전도성 유형의 제 1 영역;
제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
을 포함하는 것인, 메모리 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 메모리 디바이스.
실시예 10. 실시예 9에 있어서, 상기 헤더 회로부는:
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 3 전압 소스의 상기 제 3 전압을 상기 제 2 섹션에 제공하기 위한 상기 확산 영역과 상기 제 3 BPR 사이의 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 11. 실시예 9에 있어서, 상기 헤더 회로부는:
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 2 전압 소스의 상기 제 2 전압을 상기 제 2 영역에 제공하기 위한 상기 확산 영역과 상기 제 2 BPR 사이의 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 12. 실시예 8에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 메모리 디바이스.
실시예 13. 실시예 12에 있어서, 상기 헤더 회로부는:
상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 4 확산 영역;
상기 제 2 확산 영역의 제 1 측과 상기 제 4 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 5 확산 영역;
상기 제 1 측의 반대편에 있는 상기 제 2 확산 영역의 제 2 측 사이에 그리고 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 6 확산 영역;
상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 그리고 상기 제 1 확산 영역의 일부 위에 상기 제 1 방향으로 배치된 제 1 점퍼 커넥터;
상기 제 2 연결부와 상기 제 1 점퍼 커넥터 사이의 제 3 연결부;
상기 제 1 점퍼 커넥터와 상기 제 4 확산 영역 사이의 제 4 연결부;
상기 제 1 점퍼 커넥터에 인접하고 상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 상기 제 1 방향으로 배치된 제 2 점퍼 커넥터;
상기 제 6 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 5 연결부;
상기 제 5 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 6 연결부; 및
상기 제 3 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 7 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 14. 실시예 12에 있어서, 상기 헤더 회로부는:
상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 상기 제 2 방향으로 배치된 제 4 확산 영역; 및
상기 제 4 확산 영역과 상기 제 1 확산 영역 사이의 제 3 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 15. 전자 디바이스에 있어서,
프로세싱 디바이스; 및
상기 프로세싱 디바이스에 동작 가능하게 연결된 메모리 디바이스
를 포함하고, 상기 프로세싱 디바이스는 상기 메모리 디바이스의 동작을 제어하도록 동작 가능하며, 상기 메모리 디바이스는:
메모리 어레이; 및
상기 메모리 어레이에 동작 가능하게 연결된 복수의 스위칭 디바이스를 포함하는 헤더 회로부
를 포함하고, 상기 헤더 회로부는:
제 1 전도성 유형의 제 1 영역;
제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
을 포함하는 것인, 전자 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 전자 디바이스.
실시예 17. 실시예 16에 있어서, 상기 헤더 회로부는:
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 3 전압 소스의 상기 제 3 전압을 상기 제 2 섹션에 제공하기 위한 상기 확산 영역과 상기 제 3 BPR 사이의 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 18. 실시예 16에 있어서, 상기 헤더 회로부는:
상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
상기 제 2 전압 소스의 상기 제 2 전압을 상기 제 2 영역에 제공하기 위한 상기 확산 영역과 상기 제 2 BPR 사이의 연결부
를 더 포함하는 것인, 메모리 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 메모리 디바이스.
실시예 20. 실시예 19에 있어서, 상기 헤더 회로부는:
상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 상기 제 2 방향으로 배치된 제 4 확산 영역; 및
상기 제 4 확산 영역과 상기 제 1 확산 영역 사이의 제 3 연결부
를 더 포함하는 것인, 메모리 디바이스.

Claims (10)

  1. 복수의 스위칭 디바이스를 포함하는 헤더 회로부에 있어서,
    제 1 전도성 유형의 제 1 영역;
    제 1 방향으로 배치된 제 1 후면 전력 레일(backside power rail; BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
    상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
    을 포함하는, 헤더 회로부.
  2. 청구항 1에 있어서,
    상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
    상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 헤더 회로부.
  3. 청구항 2에 있어서,
    상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
    제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
    상기 제 3 전압 소스의 상기 제 3 전압을 상기 제 2 섹션에 제공하기 위한 상기 확산 영역과 상기 제 3 BPR 사이의 연결부
    를 더 포함하는, 헤더 회로부.
  4. 청구항 2에 있어서,
    상기 제 1 전도성 유형의 상기 제 1 영역에 인접한 상기 제 1 방향으로 배치된 상기 제 2 전도성 유형의 제 2 영역 - 상기 제 2 영역은, 상기 제 1 방향으로 배치되며 상기 제 1 전압 및 상기 제 2 전압과는 상이한 제 3 전압을 제공하는 제 3 전압 소스를 포함하는 제 3 BPR을 포함함 - ;
    제 2 방향으로 배치되고, 상기 제 2 섹션의 상기 제 2 BPR 및 상기 제 2 영역의 상기 제 3 BPR 위로 연장되는 확산 영역; 및
    상기 제 2 전압 소스의 상기 제 2 전압을 상기 제 2 영역에 제공하기 위한 상기 확산 영역과 상기 제 2 BPR 사이의 연결부
    를 더 포함하는, 헤더 회로부.
  5. 청구항 1에 있어서,
    상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
    상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 헤더 회로부.
  6. 청구항 5에 있어서,
    상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
    상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
    상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
    상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
    상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
    상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 4 확산 영역;
    상기 제 2 확산 영역의 제 1 측과 상기 제 4 확산 영역 사이에 그리고 상기 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 5 확산 영역;
    상기 제 1 측의 반대편에 있는 상기 제 2 확산 영역의 제 2 측 사이에 그리고 제 1 확산 영역 위에 상기 제 2 방향으로 배치된 제 6 확산 영역;
    상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 그리고 상기 제 1 확산 영역의 일부 위에 상기 제 1 방향으로 배치된 제 1 점퍼 커넥터;
    상기 제 2 연결부와 상기 제 1 점퍼 커넥터 사이의 제 3 연결부;
    상기 제 1 점퍼 커넥터와 상기 제 4 확산 영역 사이의 제 4 연결부;
    상기 제 1 점퍼 커넥터에 인접하고 상기 제 2 확산 영역, 상기 제 3 확산 영역, 상기 제 4 확산 영역 및 상기 제 5 확산 영역 위에 상기 제 1 방향으로 배치된 제 2 점퍼 커넥터;
    상기 제 6 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 5 연결부;
    상기 제 5 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 6 연결부; 및
    상기 제 3 확산 영역과 상기 제 2 점퍼 커넥터 사이의 제 7 연결부
    를 더 포함하는, 헤더 회로부.
  7. 청구항 5에 있어서,
    상기 제 1 BPR 및 상기 제 2 BPR 위에 상기 제 1 방향으로 배치된 제 1 확산 영역;
    상기 제 1 확산 영역 및 상기 제 1 BPR 위에 제 2 방향으로 배치된 제 2 확산 영역;
    상기 제 2 확산 영역과 상기 제 1 BPR 사이의 제 1 연결부;
    상기 제 1 확산 영역 및 상기 제 2 BPR 위에 상기 제 2 방향으로 배치된 제 3 확산 영역;
    상기 제 3 확산 영역과 상기 제 2 BPR 사이의 제 2 연결부;
    상기 제 2 확산 영역과 상기 제 3 확산 영역 사이에 상기 제 2 방향으로 배치된 제 4 확산 영역; 및
    상기 제 4 확산 영역과 상기 제 1 확산 영역 사이의 제 3 연결부
    를 더 포함하는, 헤더 회로부.
  8. 메모리 디바이스에 있어서,
    메모리 어레이; 및
    상기 메모리 어레이에 동작 가능하게 연결된 복수의 스위칭 디바이스를 포함하는 헤더 회로부
    를 포함하고, 상기 헤더 회로부는:
    제 1 전도성 유형의 제 1 영역;
    제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
    상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
    을 포함하는 것인, 메모리 디바이스.
  9. 청구항 8에 있어서,
    상기 제 1 섹션은 상기 제 1 전도성 유형의 제 1 섹션을 포함하고;
    상기 제 2 섹션은 제 2 전도성 유형의 제 2 섹션을 포함하는 것인, 메모리 디바이스.
  10. 전자 디바이스에 있어서,
    프로세싱 디바이스; 및
    상기 프로세싱 디바이스에 동작 가능하게 연결된 메모리 디바이스
    를 포함하고, 상기 프로세싱 디바이스는 상기 메모리 디바이스의 동작을 제어하도록 동작 가능하며, 상기 메모리 디바이스는:
    메모리 어레이; 및
    상기 메모리 어레이에 동작 가능하게 연결된 복수의 스위칭 디바이스를 포함하는 헤더 회로부
    를 포함하고, 상기 헤더 회로부는:
    제 1 전도성 유형의 제 1 영역;
    제 1 방향으로 배치된 제 1 후면 전력 레일(BPR)을 포함하는 상기 제 1 영역 내의 제 1 섹션 - 상기 제 1 BPR은 제 1 전압을 제공하는 제 1 전압 소스를 포함함 - ; 및
    상기 제 1 방향으로 배치된 제 2 BPR을 포함하는 상기 제 1 영역 내의 제 2 섹션 - 상기 제 2 BPR은 상기 제 1 전압과는 상이한 제 2 전압을 제공하는 제 2 전압 소스를 포함함 -
    을 포함하는 것인, 전자 디바이스.
KR1020200182167A 2019-12-30 2020-12-23 후면 전력 레일을 포함하는 헤더 레이아웃 설계 KR102451352B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962954914P 2019-12-30 2019-12-30
US62/954,914 2019-12-30
US17/085,067 US11398257B2 (en) 2019-12-30 2020-10-30 Header layout design including backside power rail
US17/085,067 2020-10-30

Publications (2)

Publication Number Publication Date
KR20210086961A true KR20210086961A (ko) 2021-07-09
KR102451352B1 KR102451352B1 (ko) 2022-10-06

Family

ID=76546478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200182167A KR102451352B1 (ko) 2019-12-30 2020-12-23 후면 전력 레일을 포함하는 헤더 레이아웃 설계

Country Status (4)

Country Link
US (1) US11398257B2 (ko)
KR (1) KR102451352B1 (ko)
CN (1) CN113129946B (ko)
TW (1) TWI760979B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020130144A1 (de) * 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Headerlayoutdesign, umfassend eine rückseitenstromschiene

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110139780A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 반도체 집적회로 장치 및 이를 포함하는 시스템온칩
KR20140039989A (ko) * 2012-09-25 2014-04-02 에이알엠 리미티드 집적회로와 이 집적회로의 레이아웃 생성방법
KR20170057820A (ko) * 2015-11-17 2017-05-25 삼성전자주식회사 매몰된 파워 레일을 갖는 반도체 장치
KR20190002288A (ko) * 2017-06-29 2019-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 듀얼 전원을 위한 전력 스위치 제어
EP3742487A1 (en) * 2019-05-23 2020-11-25 IMEC vzw An integrated circuit with backside power delivery network and backside transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5863820A (en) * 1998-02-02 1999-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of sac and salicide processes on a chip having embedded memory
TW426973B (en) * 1999-10-16 2001-03-21 Winbond Electronics Corp Latch up protection circuit and its method suitable for use in multi power supply integrated circuit
US9318607B2 (en) * 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US20160275227A1 (en) 2015-03-16 2016-09-22 Qualcomm Incorporated OPTIMIZING INTERCONNECT DESIGNS IN LOW-POWER INTEGRATED CIRCUITS (ICs)
US9865605B2 (en) * 2016-01-14 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having resistive device coupled with supply voltage line
US10032707B2 (en) 2016-12-27 2018-07-24 Intel Corporation Post-grind die backside power delivery
KR102619669B1 (ko) * 2016-12-30 2023-12-29 삼성전자주식회사 이미지 센서
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US10872190B2 (en) * 2018-07-16 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for latch-up prevention
US11270977B2 (en) * 2019-11-08 2022-03-08 Xilinx, Inc. Power delivery network for active-on-active stacked integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110139780A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 반도체 집적회로 장치 및 이를 포함하는 시스템온칩
KR20140039989A (ko) * 2012-09-25 2014-04-02 에이알엠 리미티드 집적회로와 이 집적회로의 레이아웃 생성방법
KR20170057820A (ko) * 2015-11-17 2017-05-25 삼성전자주식회사 매몰된 파워 레일을 갖는 반도체 장치
KR20190002288A (ko) * 2017-06-29 2019-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 듀얼 전원을 위한 전력 스위치 제어
EP3742487A1 (en) * 2019-05-23 2020-11-25 IMEC vzw An integrated circuit with backside power delivery network and backside transistor

Also Published As

Publication number Publication date
TWI760979B (zh) 2022-04-11
CN113129946B (zh) 2024-03-08
US11398257B2 (en) 2022-07-26
KR102451352B1 (ko) 2022-10-06
US20210201961A1 (en) 2021-07-01
TW202135061A (zh) 2021-09-16
CN113129946A (zh) 2021-07-16

Similar Documents

Publication Publication Date Title
US11676654B2 (en) SRAM structure with reduced capacitance and resistance
US20210375854A1 (en) Static random access memory device
US8169030B2 (en) Semiconductor memory device and production method thereof
TWI520273B (zh) 半導體儲存裝置
KR100665850B1 (ko) 고집적 반도체 메모리 소자용 모오스 트랜지스터들의배치구조 및 그에 따른 배치방법
US10515691B2 (en) Memory array with bit-lines connected to different sub-arrays through jumper structures
US20220108992A1 (en) Semiconductor storage device
US20210305278A1 (en) Semiconductor integrated circuit device
US7777263B2 (en) Semiconductor integrated circuit device comprising SRAM and capacitors
JP4429798B2 (ja) フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法
US20240112746A1 (en) Semiconductor storage device
US20220093613A1 (en) Semiconductor storage device
KR102451352B1 (ko) 후면 전력 레일을 포함하는 헤더 레이아웃 설계
US20220115388A1 (en) Semiconductor storage device
US11715501B2 (en) Header layout design including backside power rail
US11688480B2 (en) Semiconductor storage device
US20240145343A1 (en) Cell architecture with center-line power rails for stacked field-effect transistors
JPS60254768A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant