KR20210086296A

KR20210086296A - 표시 장치

Info

Publication number: KR20210086296A
Application number: KR1020190180122A
Authority: KR
Inventors: 신연우; 이정현; 홍예원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-31
Filing date: 2019-12-31
Publication date: 2021-07-08
Also published as: KR102705900B1

Abstract

본 명세서의 일 실시 예에 따른 표시 장치는, 데이터 드라이버로부터 출력되는 데이터 신호를 제1 내지 제k 서브 수평기간으로 시분할하여 제1 내지 제k(k는 3이상의 자연수) 데이터 라인으로 분배하는 역다중화 회로부를 포함하며, 역다중화 회로부는, 제1 내지 제k 역다중화 제어신호에 응답하여 제1 내지 제k 제어 라인으로 제1 내지 제k 데이터 선택신호를 출력하는 입력부, k개의 데이터 선택신호에 응답하여 데이터를 시분할하여 제1 내지 제k 데이터 라인으로 분배하는 스위칭부를 포함하고, 제1 내지 제k 역다중화 제어신호는 제1 기간을 갖고, 제1 내지 제k 데이터 선택신호는 제1 기간보다 긴 제2 기간을 갖는다.

Description

표시 장치{DISPLAY APPARATUS}

본 명세서는 표시 장치에 관한 것이다.

표시 장치는 텔레비전 또는 모니터 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시기기, 휴대용 정보기기 등 다양한 종류의 장치에 화면을 표시하기 위해 사용되고 있다.

표시장치의 공정 기술과 구동 회로 기술이 발달됨에 따라 PPI(Pixels Per Inch)가 지속적으으로 증가하여 고해상도의 표시장치가 구현되고 있다.

이러한 표시장치는 표시 패널과, 표시 패널을 구동하기 위한 데이터 구동 회로(Data Driver Integrated Circuit, 이하 "D-IC"), 게이트 구동 회로(Gate Driver Integared Circuit, 이하 "G-IC"), IC들을 제어하기 위한 제어모듈(Timing Controller, 이하 "T-con")를 포함하며, T-con은 IC 외부에 구비될 수 있은나 IC 내부에 구비될 수도 있다.

표시 패널은 복수의 데이터 라인들과 복수의 게이트 라인들에 각각에 의해 정의되는 픽셀 영역마다 마련되면서 박막 트랜지스터를 갖는 복수의 서브 픽셀을 포함하고, 인접한 적어도 3개의 서브 픽셀은 하나의 영상을 표시하는 단위 픽셀을 구성한다. D-IC는 데이터 라인들로 데이터 전압을 공급하고, G-IC는 게이트 라인들로 스캔 신호를 공급한다.

D-IC는 소스 채널을 통해 데이터 라인과 연결되는데, D-IC의 소스 채널의 수를 줄이기 위하여 하나의 소스 채널이 다수의 데이터 라인들과 연결되는 구조가 표시 장치에 적용되고 있다.

하나의 소스 채널로부터의 데이터 전압을 다수의 데이터 라인들에 순차적으로 공급하기 위해, 소스 채널과 데이터 라인들 사이에는, 소스 채널에 공통으로 연결되고, 데이터 라인들 각각과 연결되며, D-IC로부터의 선택신호에 따라 동작하는 트랜지스터들로 구성되는 역다중화 회로부가 구비된다. 선택신호에 의해 트랜지스터가 턴-온되면, 소스 채널로부터 출력되는 데이터 전압이 턴-온된 트랜지스터와 연결된 데이터 라인으로 공급된다.

역다중화 회로부는 트랜지스터의 게이트 노드에 대해 pre-charging, bootstrapping, dis-charging을 수행하며, 게이트 노드로 충분할 레벨의 전압이 충분히 긴 시간 동안 공급되어야 트랜지스터의 동작이 안정적으로 이루어지기 때문에, 게이트 노드에 전압이 충분히 긴 시간 동안 유지되도록 하거나 충전율을 높일 필요가 있다.

하나의 출력 채널로부터 출력되는 데이터 전압을 3개의 데이터 라인으로 공급하도록 구현된 역다중화 회로부(1:3 역다중화 회로부)는 1 수평기간(1H) 동안 RGB를 구현하기 위해 1 수평기간(1H)의 서브 수평기간(SH1, SH2, SH3) 각각에서 게이트 노드(N1, N2, N3)에 대해 pre-charging, bootstrapping, dis-charging을 수행한다.

3개의 게이트 노드(N1, N2, N3)에 대해 pre-charging, bootstrapping, dis-charging을 수행하기 위해, 1:3 역다중화 회로부는 6개의 라인으로부터 신호를 입력받으며, 역다중화 회로부가 구동하는 데이터 라인의 수가 증가할수록 신호 라인은 증가할 수 밖에 없으며, 이에 따라 신호 라인을 위한 면적이 넓어지게 된다.

현재 면적을 유지한 채 신호 라인을 증가시키는 경우, 신호 라인의 간격이 좁아져 EMI Noise에 의한 신호 왜곡이 발생할 수 있기 때문에, 역다중화 회로부가 가능한 적은 수의 신호를 입력으로 하여 동작할 수 있도록 하는 방안에 대한 연구가 필요하다.

본 명세서는 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 역다중화 회로부로 공급되는 제어 신호의 수 및 신호 라인의 수를 줄일 수 있는 표시장치를 제공하는 제공하는 것을 기술적 과제로 한다.

또한, 본 명세서는 스위칭부와 연결된 제어 라인에 충전되는 전압을 길게 유지함으로써 픽셀 충전율을 향상시킬 수 있는 표시장치를 제공하는 것을 기술적 과제로 한다.

본 명세서의 예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

전술한 기술적 과제를 달성하기 위한 본 명세서의 실시 예에 따른 표시장치는 데이터 드라이버로부터 출력되는 데이터 신호를 제1 내지 제k 서브 수평기간으로 시분할하여 제1 내지 제k(k는 3이상의 자연수) 데이터 라인으로 분배하는 역다중화 회로부를 포함하며, 역다중화 회로부는, 제1 내지 제k 역다중화 제어신호에 응답하여 제1 내지 제k 제어 라인으로 제1 내지 제k 데이터 선택신호를 출력하는 입력부, k개의 데이터 선택신호에 응답하여 데이터를 시분할하여 제1 내지 제k 데이터 라인으로 분배하는 스위칭부를 포함하고, 제1 내지 제k 역다중화 제어신호는 제1 기간을 갖고, 제1 내지 제k 데이터 선택신호는 제1 기간보다 긴 제2 기간을 갖는다.

본 명세서의 일 예에 따른 입력부는, 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간에서 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행한다.

본 명세서의 일 예에 따른 입력부는, 인접한 3개의 제어 라인에 대해서, 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행한다.

본 명세서의 일 예에 따른 입력부는, 제1 내지 제k 제어 라인과 각각 연결되는 제1 내지 제k 역다중화 회로를 포함하고, 제1 내지 제k 역다중화 회로 중 제i(i는 1 내지 k) 역다중화 회로는, 제(i-1) 역다중화 제어신호에 기초하여 턴-온되어 제(i-1) 역다중화 제어신호를 제i 제어 라인으로 공급하는 제i 전압 충전부, 제i 역다중화 제어신호를 공급받아 제i 제어 라인에 충전된 전압을 부트스트래핑시키는 제i 승압부, 및 제(i-1) 역다중화 제어신호 및 제(i+1) 역다중화 제어신호를 공급받고, 제(i+1) 역다중화 제어신호에 기초하여 턴-온되어 제i 제어 라인에 충전된 전압을 방전시키는 제i 전압 방전부를 포함한다.

위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.

본 명세서의 표시 장치에 따르면, 종래에는 3개의 데이터 라인을 구동하기 위해 6개의 제어 신호가 필요하였으나, 본 명세서의 실시 예에 따르면 3개의 데이터 라인을 구동하기 위해 3개의 제어 신호가 필요하기 때문에, 제어 신호의 수 및 신호 라인의 수를 1/2로 줄일 수 있다.

이와 같이 신호 라인의 수를 줄일 수 있기 때문에, 신호 라인의 간격을 넓힐 수 있어 EMI Noise에 의한 신호 왜곡 발생을 방지할 수 있다.

또한, 본 명세서의 표시 장치에 따르면, 데이터 라인 상에 배치되는 스위칭부와 연결된 제어 라인에 충전되는 전압을 2 서브 수평기간 동안 유지시켜, 전압 충전 시간을 증가시킬 수 있으므로, 픽셀 충전율을 향상시킬 수 있다.

위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 명세서의 일 실시 예에 따른 표시장치의 일례의 구성을 도시한 도면이다.
도 2는 도 1의 역다중화 회로부가 하나의 소스 채널로부터 k개의 데이터 라인을 구동하는 일 예를 나타내는 예시도이다.
도 3은 도 2의 역다중화 회로부를 구성하는 역다중화 회로의 일례의 구성을 나타내는 회로도이다.
도 4는 도 3의 역다중화 회로에 있어서 1 수평기간(1H) 동안의 역다중화 제어신호들 및 제어 라인의 전압의 파형도이다.
도 5는 도 2의 역다중화 회로부가 하나의 소스 채널로부터 3개의 데이터 라인을 구동하는 실시 예를 나타내는 회로도이다.
도 6은 도 5에 도시된 역다중화 회로부에 있어서 1 수평기간(1H) 동안의 역다중화 제어신호들 및 제어 라인의 전압의 파형도이다.
도 7은 도 6에 도시된 구동 방법에 따른 충전율 향상 효과를 나타내는 그래프이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 기술 사상의 범주를 알려주기 위해 제공되는 것이며, 본 명세서의 기술 사상은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 명세서가 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 명세서의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.

본 명세서의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.

이하, 첨부된 도면 및 예를 참조하여 본 명세서의 표시 장치에 대해서 살펴보면 다음과 같다.

도 1은 본 명세서의 일 실시 예에 따른 표시장치의 일례의 구성을 도시한 도면이다.

본 명세서의 표시장치는 액정 표시장치(Liquid Crystal Display device: LCD), 유기 전계 발광 표시장치(Organic Light Emitting Display: OLED), 전기 영동 표시장치(Electrophoretic Display: EPD), 플라즈마 표시장치(Plasma Display Panel device, PDP), 전계 방출 표시장치(Field Emission Display device: FED), 전기 발광 표시장치(Electro luminescence Display device: ELD), 전기 습윤 표시장치(Electro-Wetting Display: EWD) 등 컬러 구현이 가능한 표시장치일 수 있다.

도 1을 참조하면, 표시 장치는 표시패널(110), 데이터 드라이버(120), 게이트 드라이버(130) 및 역다중화 회로부(140)를 포함할 수 있다.

표시 패널(110)은 복수의 게이트 라인들(GL1~GLm)과 데이터 라인들(DL1~DLn)의 교체에 의해 정의되는 픽셀 영역에 마련되면서 박막 트랜지스터를 갖는 복수의 서브 픽셀을 포함한다. 하나의 서브 픽셀은 적색의 서브 픽셀, 녹색의 서브 팩셀, 및 청색의 서브 픽셀일 수 있으며, 인접한 적어도 3개의 서브 픽셀은 하나의 영상을 표시하는 단위 픽셀(UP)을 구성한다.

데이터 드라이버(120)는 복수의 회로 필름(121), 복수의 구동 집적 회로(123), 인쇄회로기판(125) 및 타이밍 컨트롤러(127)을 포함할 수 있다.

복수의 회로 필름(121) 각각은 표시 패널(110)의 패드부 및 인쇄회로기판(125)에 부착될 수 있다. 이에 따라, 복수의 회로 필름(121)은 표시 패널(110)과 인쇄회로기판(125)의 물리적 연결 구조물로 이용될 수 있다.

예를 들어, 복수의 회로 필름(121) 각각의 일측에 마련된 입력 단자는 필름 부착 공정에 의해 인쇄회로기판(125)에 부착되고, 복수의 회로 필름(121)의 타측에 마련된 출력 단자는 필름 부착 공정에 의해 표시 패널(110)의 패드부에 부착될 수 있다.

복수의 구동 집적 회로(123) 각각은 복수의 회로 필름(121) 각각에 개별적으로 실장될 수 있다. 이러한 복수의 구동 집적 회로(123) 각각은 타이밍 컨트롤러(127)로부터 제공되는 영상 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 영상 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하여 출력할 수 있다.

인쇄회로기판(125)은 타이밍 컨트롤러(127)를 지지하고, 데이터 드라이버(120)의 구성들 간의 신호 및 전원을 전달할 수 있다.

타이밍 컨트롤러(127)는 인쇄회로기판(125)에 실장되어 지지되고, 인쇄회로기판(125)에 마련된 유저 커넥터를 통해 디스플레이 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신할 수 있다.

예를 들어, 디스플레이 구동 시스템은 표시장치를 탑재하여, 표시장치를 통해 영상을 출력하는 전기장치로서, 예를 들면 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 등일 수 있다.

타이밍 컨트롤러(127)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하고, 데이터 제어 신호를 통해 구동 집적 회로(123) 각각의 구동 타이밍을 제어하며, 게이트 제어 신호를 통해 게이트 드라이버(130)의 구동 타이밍을 제어할 수 있다.

본 실시 예에서는 데이터 드라이버(120)가 복수의 회로 필름(121)을 매개로 하여 표시 패널(110)에 부착되는 것이 예시되어 있으나, 표시 패널(110)에 실장될 수 있다. 또한, 본 실시 예에서는 타이밍 컨트롤러(127)가 데이터 드라이버(120)의 구성인 것이 예시되어 있으나, 데이터 드라이버(120)와 별도로 마련될 수 있다.

게이트 드라이버(130)는 게이트 라인들(GL1 내지 GLm) 각각에 접속되며, 타이밍 컨트롤러(127)로부터 제공되는 게이트 제어 신호에 다라 스캔 펄스를 생성하여 게이트 라인들(GL1 내지 GLm) 각각에 순차적으로 공급한다.

본 실시 예에서는 표시 패널(110)의 일측 가장자리에 하나의 게이트 드라이버(130)가 배치된 것이 예시되어 있으나, 표시 패널(110)의 양측 가장자리에 각각 게이트 드라이버가 배치될 수도 있다. 일 예에 따르면, 게이트 드라이버(130)는 m개의 게이트 라인(GL1 내지 GLm) 각각에 접속된 m개의 스테이지(미도시)를 포함할 수 있다.

역다중화 회로부(140)는 데이터 드라이버(120)로부터 공급되는 데이터 신호를 적어도 3개의 데이터 라인(DL)에 순차적으로 공급할 수 있다.

역다중화 회로부(140)는 구동 집적 회로(123)의 각 소스 채널 각각에 접속되고, 표시 패널(110)에 마련된 n개의 데이터 라인(DL1 내지 DLn) 각각에 전기적으로 접속되도록 표시 패널(110)의 일측에 배치될 수 있다.

역다중화 회로부(140)는 데이터 드라이버(120)로부터 공급되는 데이터 신호를 적어도 3개의 데이터 라인에 순차적으로 공급하는 적어도 하나 이상의 역다중화 회로를 포함할 수 있다.

이러한 역다중화 회로부(140)는 구동 집적 회로(123)로부터 1 수평기간(1H)의 복수의 서브 수평기간(SH)마다 입력되는 데이터 신호를 n개의 데이터 라인(DL1 내지 DLn)에 순차적으로 분배할 수 있다.

본 명세서에서의 실시 예들은 스위칭부가 고전위 전압이 공급되는 경우에 턴-온되는 것을 가정하여 설명되나, 스위칭부는 저전위 전압이 공급되는 경우에 턴-온될 수도 있으며, 스위칭부를 턴-온시키는 고전위 전압 혹은 저전위 전압은 데이터 신호를 데이터 라인으로 공급하기 위한 전압으로 '데이터 공급 전압', '데이터 공급 신호'로 표현될 수 있다.

본 명세서의 실시 예들을 설명함에 있어서, '제어 신호가 공급된다' 혹은 '역다중화 제어신호를 공급한다'는 것은 '트랜지스터를 턴-온시키는 전압 혹은 캐패시터를 동작시키 수 있는 전압이 공급된다' 혹은 '트랜지스터를 턴-온시키는 전압 혹은 캐패시터를 동작시키는 전압을 공급한다'는 것을 의미한다.

도 2는 도 1의 역다중화 회로부가 하나의 소스 채널로부터 k개의 데이터 라인을 구동하는 일 예를 나타내는 예시도이다.

도 2를 참조하면, 역다중화 회로부(140)는 k개의 제어 라인(CL_1 ~ CL_k)을 통해 k개의 데이터 라인(DL1 ~ DLk)과 연결되기 때문에, 표시장치는 n/k(n은 데이터 라인의 총 개수, k는 3 이상이고 n보다 작은 정수)개의 소스 채널(SH)을 가지면서도 고해상도의 화상을 구현할 수 있다.

역다중화 회로부(140)는 데이터 드라이버의 소스 채널(SH)로부터 출력되는 데이터 신호(DS)를 시분할하여 제1 내지 제k 데이터 라인(DL1 ~ DLk)으로 분배하며, 입력부(I-IC)와 스위칭부(S-IC)를 포함한다.

입력부(I-IC)는 제1 내지 제k 역다중화 제어신호(SW1 ~ SWk)에 응답하여 제1 내지 제k 제어 라인(CL_1 ~ CL_k)으로 제1 내지 제k 데이터 선택신호를 출력하고, 스위칭부(S-IC)는 입력부(I-IC)로부터의 k개의 데이터 선택신호에 응답하여 데이터 신호를 시분할하여 k개의 데이터 라인(DL1 ~ DLk)으로 분배한다.

입력부(I-IC)는 제1 내지 제k 역다중화 제어신호(SW1 ~ SWk)에 응답하여 제어 라인(CL_1 ~ CL_k)에 전압을 충전(pre-charging)하거나, 제어 라인(CL_1 ~ CL_k)에 충전된 전압을 부트스트래핑(bootstrapong)시키거나, 제어 라인(CL_1 ~ CL_k)에 충전된 전압을 방전(dis-charging)시킨다.

종래의 역다중화 회로부가 데이터를 제 1 내지 제k 데이터 라인으로 분배하기 위하여 k*2개의 신호를 이용한 반면, 본 명세서의 역다중화 회로부(140)는 데이터 신호를 제1 내지 제k 데이터 라인으로 분배하기 위하여 k개의 신호를 이용하기 때문에, 1/2개의 신호를 이용하여 동일한 수의 데이터 라인을 구동할 수 있다.

이때, 제1 내지 제k 역다중화 제어신호(SW1 ~ SWk)는 제1 기간을 갖고, 제1 내지 제k 데이터 선택신호는 제1 기간보다 긴 제2 기간을 갖는다.

그리고, 1 수평기간(1H)은 적어도 3 서브 수평구간(3SH)으로 시분할되고, 하나의 제어 라인(CL)에 있어서 3 서브 수평구간(3SH) 중 제1 서브 수평구간에 해당하는 제1 전압 구간의 전압 레벨, 제2 서브 수평구간에 해당하는 제2 전압 구간의 전압 레벨, 및 제3 서브 수평구간에 해당하는 제3 전압 구간의 전압 레벨은 상이하며, 제1 전압 구간에서는 pre-charging이 이루어지고, 제2 전압 구간에서는 bootstrapping이 이루어지고 제3 전압 구간에서는 dis-charging이 이루어진다.

역다중화부 회로부(140)는 제1 내지 제k 역다중화 제어신호(SW1 ~ SWk) 중 3개의 역다중화 제어신호에 의해 제어되며, 제어 라인(CL)을 통해 연결된 데이터 라인(DL)의 구동을 제어하는 역다중화 회로들로 구성된다.

따라서, 역다중화 회로부(140)는 k개의 데이터 라인을 구동하는 경우 k개의 역다중화 회로들로 구성되며 k개의 역다중화 제어신호에 의해 제어된다.

도 3은 도 2의 역다중화 회로부를 구성하는 역다중화 회로의 일례의 구성을 나타내는 회로도이고, 도 4는 도 3의 역다중화 회로에 있어서 1 수평기간(1H) 동안의 역다중화 제어신호들 및 제어 라인의 전압의 파형도이다.

설명을 위해, 도 3에 도시된 역다중화 회로(140-1)는 역다중화 회로부(140)에 배치된 다수의 역다중화 회로들 중 2번째 단의 역다중화 회로(제2 역다중화 회로)인 것으로 가정한다. 따라서 역다중화 회로(140-1) 앞단에는 제1 역다중화 회로가 배치되고, 역다중화 회로(140-1)의 다음 단에는 제3 역다중화 회로가 배치되며, 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 기초하여 2번째 데이터 라인(DSL2)의 구동을 제어한다.

도 3에서는 역다중화 회로(140-1)가 2번째 단의 역다중화 회로이기 때문에 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 의해 제어되나, 3번째 단의 역다중화 회로의 경우에는 제2 내지 제4 역다중화 제어신호(SW2, SW3, SW4)에 의해 제어된다.

즉, 도 3에 도시된 역다중화 회로(140-1)가 i(i는 1 내지 k)번째 배치된 역다중화 회로인 경우에는 제(i-1) 역다중화 제어신호, 제i 역다중화 제어신호 및 제(i+1) 역다중화 제어신호에 의해 제어된다.

만약, 역다중화 회로(140-1)가 첫번째 단의 역다중화 회로(제1 역다중화 회로)라면, 역다중화 회로(140-1)는 제k 역다중화 제어신호, 제1 역다중화 제어신호 및 제2 역다중화 제어신호에 의해 제어된다.

만약, 역다중화 회로(140-1)가 마지막 단의 역다중화 회로(제k 역다중화 회로)라면, 역다중화 회로(140-1)는 제(k-1) 역다중화 제어신호, 제k 역다중화 제어신호 및 제1 역다중화 제어신호에 의해 제어된다.

도 3을 참조하면, 역다중화 회로(140-1)는 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 의해 제어되어 데이터 드라이버의 소스 채널(SH)로부터 출력되는 데이터 신호(DS) 중 1 서브 수평기간분 데이터 신호(DS2)를 데이터 라인(DL2)으로 공급한다.

역다중화 회로(140-1)는 입력부(I-IC)와 스위칭부(S-IC)를 포함한다.

입력부(I-IC)는 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 응답하여 제어 라인(CL_2)으로 데이터 선택신호를 출력하고, 스위칭부(S-IC)는 데이터 선택신호에 응답하여 데이터 신호(DS2)를 데이터 라인(DL2)으로 공급한다.

이에 따라, 입력부(I-IC)는 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 응답하여, 제어 라인(CL_2)에 전압을 충전(pre-charging)하거나, 제어 라인(CL_2)에 충전된 전압을 부트스트래핑(bootstrapong)시키거나, 제어 라인(CL_2)에 충전된 전압을 방전(dis-charging)시키고, 스위칭부(S-IC)는 데이터 선택신호에 응답하여 데이터 신호(DS2)를 데이터 라인(DL2)으로 공급한다.

이와 같이, 입력부(I-IC)의 충전 동작 및 방전 동작에 따라 제어 라인(CL_2)의 전압이 결정되고, 이에 따라 스위칭부(S-IC)가 데이터 신호(DS2)를 데이터 라인(DL2)으로 데이터 신호(DS2)를 공급하거나, 데이터 신호(DS2)의 공급을 차단하기 때문에, 제어 라인(CL_2)에 인가되는 전압은 '데이터 선택신호'라 표현할 수 있다.

입력부(I-IC)는 전압 충전부(141-1), 승압부(143-1), 전압 방전부(145-1)를 포함한다.

전압 충전부(141-1)는 제1 역다중화 제어신호(SW1)를 기초로 턴-온되어 제어 라인(CL_2)을 제1 역다중화 제어신호(SW1)에 상응하는 전압으로 충전시킬 수 있으며, 제1 트랜지스터(M1)로 구성될 수 있다.

제1 트랜지스터(M1)의 게이트 전극 및 드레인 전극은 제1 역다중화 제어신호(SW1)를 공급받고, 제1 트랜지스터(M1)의 소스 전극은 제어 라인(CL_2)과 연결된다. 따라서, 제1 트랜지스터(M1)를 턴-온시키는 고전위 전압이 제1 트랜지스터(M1)로 공급되면, 고전위 전압은 제1 트랜지스터(M1)를 통해 제어 라인(CL_2)으로 공급되고, 제어 라인(CL_2)은 고전위 전압으로 충전된다.

승압부(143-1)는 제2 역다중화 제어신호(SW2)에 기초하여 제어 라인(CL_2)의 전압(VA_2)을 부트스트래핑시키며, 커패시터(Cbst)로 구성될 수 있다.

커패시터(Cbst)의 일단은 제2 역다중화 제어신호(SW2)를 공급받고, 커패시터(Cbst)의 타단은 제어 라인(CL_2)과 연결된다.

이와 같이, 승압부(143-1)는 제1 역다중화 제어신호(SW1)에 의해 유지되는 제어 라인(CL_2)의 전압을 제2 역다중화 제어신호(SW2)를 이용하여 부트스트래핑시킴으로써, 제어 라인(CL_2)의 전압(VA_2)을 제1 역다중화 제어신호(SW1)의 전압보다 더 높은 전압으로 상승시켜 스위칭부(S-IC)의 게이트 입력 전압을 안정적으로 유지할 수 있다.

커패시터(Cbst)의 일단에 공급되는 제2 역다중화 제어신호(SW2)의 공급이 중단되면, 제어 라인(CL_2)의 전압(VA_2)은 부트스트래핑 전의 전압으로 다운되며, 부트스트래핑 전의 전압은 제1 역다중화 제어신호(SW1)에 의해 유지되던 전압에 해당할 수 있다.

방전부(145-1)는 제3 역다중화 제어신호(SW3)를 기초로 턴-온되어 제어 라인(CL_2)의 전압(VA_2)을 방전시키며, 제2 트랜지스터(M2)로 구성될 수 있다.

제2 트랜지스터(M2)의 게이트 전극은 제3 역다중화 제어신호(SW3)를 공급받고, 제2 트랜지스터(M2)의 드레인 전극은 제어 라인(CL_2)과 연결되며, 제2 트랜지스터(M2)의 소스 전극은 제1 역다중화 제어신호(SW1)를 공급받을 수 있다.

제2 트랜지스터(M2)를 턴-온시키는 전압이 제2 트랜지스터(M2)의 게이트 전극으로 공급되는 시점에, 제어 라인(CL_2)에는 제1 역다중화 제어신호(SW1)에 상응하는 전압이 유지되고 있고, 제2 트랜지스터(M2)의 소스 전극으로 공급되는 제1 역다중화 제어신호(SW1)는 저전압이기 때문에, 제어 라인(CL_2)의 전압이 방전될 수 있다.

스위칭부(S-IC)는 제어 라인(CL_2)의 전압(VA_2)을 기초로 턴-온되어 데이터 드라이버의 소스 채널(SH)로부터 공급되는 데이터 신호(DS2)를 데이터 라인(DL2)에 공급할 수 있다.

스위칭부(S-IC)는 제3 트랜지스터(M3)를 포함할 수 있고, 제3 트랜지스터(M3)는 제어 라인(CL_2)의 전압을 기초로 턴-온되어, 데이터 드라이버의 소스 채널(SH)로부터 수신한 데이터 신호(DS2)를 데이터 라인(DL2)에 공급할 수 있다.

제3 트랜지스터(M3)의 게이트 전극은 제어 라인(CL_2)과 연결되고, 제3 트랜지스터(M3)의 드레인 전극은 데이터 드라이버의 소스 채널(SH)과 연결되며, 제3 트랜지스터(M3)의 소스 전극은 데이터 라인(DL2)과 연결될 수 있다.

이와 같이 제3 트랜지스터(M3)는 제1 역다중화 제어신호(SW1)가 인가되는 시점부터 제2 역다중화 제어신호(SW2)가 종료되는 시점까지 턴-온되어 적색 광, 녹색 광 또는 청색 광의 계조 정보를 포함하는 데이터 신호(DS2)를 데이터 라인(DL2)으로 공급할 수 있다.

이상에서는 제어 라인(CL_2)에 고전위 전압이 충전되는 경우에 제3 트랜지스터(M3)가 턴-온되는 것이 예시되었으나, 제3 트랜지스터(M3)는 저전위 전압이 공급되는 경우에 턴-온되도록 구현될 수도 있다.

도 4에서 확인할 수 있는 바와 같이, 스캔 신호(SS)의 1 수평기간(1H)에 있어서, 제어 라인(CL_2)의 전압(VA_2)은 제1 역다중화 제어신호(SW1)가 공급되는 시점부터 제2 역다중화 제어신호(SW2)의 공급이 종료되는 시점까지 2 서브 수평기간(SH1, SSH2) 동안 고전압을 유지하기 때문에, 데이터 신호(DS2)는 스위칭부(S-IC)을 통해 데이터 라인(DL2)으로 안정적으로 공급될 수 있다. 데이터 신호(DS2)는 적색 광의 계조 정보를 포함하는 데이터 신호일 수 있고, 녹색 광의 계조 정보를 포함하는 데이터 신호일 수 있고, 청색 광의 계조 정보를 포함하는 데이터 신호일 수 있다.

종래에는 스위칭부(S-IC)를 턴-온시키는 전압이 제어 라인(CL_2)에 1 서브 수평기간 동안 유지된 것에 반해, 본 명세서에 따르면 스위칭부(S-IC)를 턴-온시키는 전압이 제어 라인(CL_2)에 2 서브 수평기간 동안 유지되기 때문에, 제어 라인(CL_2)의 충전 시간을 증가시켜 충전율을 향상시킬 수 있으며, 데이터 신호(DS2)가 안정적으로 데이터 라인(DL2)으로 공급될 수 있다.

도 4에서 확인할 수 있는 바와 같이, 제2 역다중화 제어신호(SW2)가 공급되는 시점부터 제2 역다중화 제어신호(SW2)의 공급이 중단되는 시점까지의 제2 서브 수평기간(SH2)에 해당하는 제2 전압 구간(T2)에서의 전압 레벨은 제1 역다중화 제어신호(SW1)가 공급되는 시점부터 제1 역다중화 제어신호(SW1)의 공급이 중단되는 시점까의 제1 서브 수평기간(SH1)에 해당하는 제1 전압 구간(T1)에서의 전압 레벨보다 높으며, 제3 역다중화 제어신호(SW3)가 공급되는 시점부터 제3 역다중화 제어신호(SW3)의 공급이 중단되는 시점까지의 제3 서브 수평기간(SH3)에 해당하는 제3 전압 구간(T3)에서의 전압 레벨은 제1 전압 구간(T2)에서의 전압 레벨보다 낮다.

따라서, 제어 라인(VA_2)에 있어서 제1 서브 수평기간(SH1)에 해당하는 제1 전압 구간(T1), 제2 서브 수평기간(SH2)에 해당하는 제2 전압 구간(T) 및 제3 서브 수평기간(SH3)에 해당하는 제3 전압 구간(T3)은 각각 다른 전압 레벨을 갖는다.

또한, 제1 서브 수평기간(SH1)에 해당하는 제1 전압 구간(T1)에서는 pre-charging이 이루어지고, 제2 서브 수평기간(SH2)에 해당하는 제2 전압 구간(T2)에서는 bootstrapping이 이루어지고, 제3 서브 수평기간(SH3)에 해당하는 제3 전압 구간(T3)에서는 dis-charging이 이루어진다.

도 3 및 4를 참조하연 설명은 역다중화 회로부(140)가 하나의 소스 채널에 대해 3개 이상의 데이터 라인을 구동하는 모든 경우에 동일하게 적용될 수 있다.

예를 들어, 역다중화 회로부(140)가 하나의 소스 채널에 대해 3개의 데이터 라인을 구동하도록 구현된 경우, 역다중화 회로부(140)는 제1 내지 제3 서브 수평기간(SH1 ~ SH3)에 동기화되어 동작하며, 제1 내지 제3 제어 라인 각각에 있어서 1/3H 동안 충전이 이루어지고, 다음 1/3H 동안 부트스트래핑이 이루어지고, 또 다음 1/3H 동안 방전이 이루어진다.

예를 들어, 역다중화 회로부(140)가 하나의 소스 채널에 대해 5개의 데이터 라인을 구동하도록 구현된 경우, 역다중화 회로부(140)는 제1 내지 제5 서브 수평기간(SH1 ~ SH5)에 동기화되어 동작하며, 제1 내지 제5 제어 라인 각각에 있어서 1/5H 동안 충전이 이루어지고, 다음 1/5H 동안 부트스트래핑이 이루어지고, 또 다음 1/5H 동안 방전이 이루어진 후, 나머지 2/5H 동안에는 방전된 상태를 유지한다.

도 5는 도 2의 역다중화 회로부가 하나의 소스 채널로부터 3개의 데이터 라인을 구동하는 실시 예를 나타내는 회로도이고, 도 6은 도 5에 도시된 역다중화 회로부에 있어서 1 수평기간(1H) 동안의 역다중화 제어신호들 및 제어라인의 전압의 파형도이다.

도 5에서는 도 2의 역다중화 회로부가 3개의 데이터 라인을 구동하기 위하여 도 3의 역다중화 회로를 3개 구비한 것이 예시되나, 역다중화 회로부는 4개 이상의 데이터 라인을 구동하도록 구성될 수 있으며, 4개 이상의 데이터 라인을 구동하도록 구성된 경우에도 도 5 및 6을 참조한 설명이 그대로 적용될 수 있다.

도 5를 참조하면, 역다중화 회로부(140)는 데이터 드라이버의 소스 채널(SH)로부터 출력되는 데이터 신호(DS)를 시분할하여 제1 내지 제3 데이터 라인(DL1 ~ DL3)으로 분배한다.

역다중화 회로부(140)는 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 기초하여 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)으로 데이터 선택신호를 출력하는 입력부(I-IC)와, 데이터 선택신호에 응답하여 데이터 신호를 시분할하여 제1 내지 제3 데이터 라인(DL1 ~ DL3)으로 분배하는 스위칭부(S-IC)를 포함한다.

역다중화 회로부(140)는 제1 제어 라인(CL_1)과 연결되는 제1 역다중화 회로(140A), 제2 제어 라인(CL_2)과 연결되는 제2 역다중화 회로(140B), 제3 제어 라인(CL_3)과 연결되는 제3 역다중화 회로(140C)를 포함한다.

제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 도 3에 도시된 역다중화 회로(140-1)로 구성되며, 본 실시 예에서는 역다중화 회로부(140)가 3개의 역다중화 회로(140A, 140B, 140C)로 구성되는 것이 예시되나, 역다중화 회로부(140)를 구성하는 역다중화 회로(140-1)의 개수는 4개 이상일 수 있다.

이에, 이하에서는 제1 내지 제3 역다중화 회로(140A, 140B, 140C)의 세부 구성에 대한 설명은 생략되거나 간략하게 기술될 수 있다.

제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 1 수평기간(1H)에서 시분할되어 동작하며, 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)의 전압(VA_1, VA_2, VA_3)이 2/3H(2 서브 수평기간) 동안 고전위 전압을 유지하도록 구동된다.

본 실시 예에서는 제1 내지 제 3 제어 라인(CL_1, CL_2, CL_3)의 전압(VA_1, VA_2, VA_3)이 2/3H(2 서브 수평기간) 동안 고전위 전압을 유지하는 것이 예시되나, 실시 예에 따라 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)의 전압(VA_1, VA_2, VA_3)은 2/3H(2 서브 수평기간) 동안 저전위 전압을 유지하도록 구동될 수도 있다.

따라서, 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)으로 공급되는 고전위 전압 혹은 저전위 전압은 데이터 선택신호가 될 수 있다.

제1 내지 제3 역다중화 회로(140A, 140B, 140C) 각각은 전압 충전부(141A, 141B, 141C), 승압부(143A, 143B, 143C) 및 전압 방전부(145A, 145B, 145C)를 포함하며, 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)를 모두 공급받는다.

제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 제1 내지 제3 역다중화 제어신호(SW1, SW2, SW3)에 기초하여, 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)에 대해 충전 동작, 부트스트래핑 동작 및 방전 동작을 수행한다.

인접하는 3개의 서브 수평기간(SH1, SH2, SH3) 중 하나의 서브 수평기간(SH1, SH2 혹은 SH3)에 있어서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 서로 다른 동작을 수행한다.

도 6을 참조하면, 제1 서브 수평기간(SH1)에서 제1 역다중화 회로(140A)는 부트스트래핑 동작을 수행하여 제1 제어 라인(CL_1)의 전압(VA_1)은 2레벨(LV2)의 전압으로 충전되고, 제2 역다중화 회로(140B)는 충전 기능을 수행하여 제2 제어 라인(CL_2)의 전압(VA_2)은 1레벌(LV1)의 전압으로 충전되고, 제3 역다중화 회로(140C)는 방전 동작을 수행하여 제3 제어 라인(CL_3)의 전압(VA_3)은 0레벌(LV0)의 전압을 유지한다.

제2 서브 수평기간(SH2)에서 제1 역다중화 회로(140A)는 방전 동작을 수행하여 제1 제어 라인(CL_1)의 전압(VA_1)은 0레벨(LV0)의 전압을 유지하고, 제2 역다중화 회로(140B)는 부트스트래핑 기능을 수행하여 제2 제어 라인(CL_2)의 전압(VA_2)은 2레벌(LV2)의 전압으로 충전되고, 제3 역다중화 회로(140C)는 충전 동작을 수행하여 제3 제어 라인(CL_3)의 전압(VA_3)은 1레벌(LV1)의 전압으로 충전된다.

제3 서브 수평기간(SH3)에서 제1 역다중화 회로(140A)는 충전 동작을 수행하여 제1 제어 라인(CL_1)의 전압(VA_1)은 1레벨(LV1)의 전압으로 충전되고, 제2 역다중화 회로(140B)는 방전 기능을 수행하여 제2 제어 라인(CL_2)의 전압(VA_2)은 0레벌(LV0)의 전압을 유지하고, 제3 역다중화 회로(140C)는 부트스트래핑 동작을 수행하여 제3 제어 라인(CL_3)의 전압(VA_3)은 2레벌(LV2)의 전압으로 충전된다.

따라서, 인접하는 3개의 서브 수평기간(SH1, SH2, SH3) 중 하나의 서브 수평기간(SH1, SH2 혹은 SH3)에 있어서, 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3)의 전압(VA_1, VA_2, VA_3)의 레벨은 서로 다르다.

이때, 제1 내지 제3 제어 라인(CL_1, CL_2, CL_3) 중 하나의 제어 라인은 0레벨(LV0)의 전압을 갖고, 다른 하나의 제어 라인은 1레벨(LV1)의 전압을 가지며, 또 다른 하나의 제어 라인은 2레벨(LV2)의 전압을 갖는다.

또한, 하나의 제어 라인(CL_1, CL_2 혹은 CL_3)에 있어서, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 서브 수평기간마다 다른 동작을 수행한다.

제1 제어 라인(CL_1)에 있어서, 제1 역다중화 회로(140A)는 제1 서브 수평기간(SH1) 동안에는 부트스트래핑 동작을 수행하고, 제2 서브 수평기간(SH2) 동안에는 방전 동작을 수행하고, 제3 서브 수평기간(SH3) 동안에는 충전 동작을 수행한다.

제 2 제어 라인(CL_2)에 있어서, 제2 역다중화 회로(140B)는 제1 서브 수평기간(SH1) 동안에는 충전 동작을 수행하고, 제2 서브 수평기간(SH2) 동안에는 부트스트래핑 동작을 수행하고, 제3 서브 수평기간(SH3) 동안에는 방전 동작을 수행한다.

제 3 제어 라인(CL_3)에 있어서, 제3 역다중화 회로(140B)는 제1 서브 수평기간(SH1) 동안에는 방전 동작을 수행하고, 제2 서브 수평기간(SH2) 동안에는 충전 동작을 수행하고, 제3 서브 수평기간(SH3) 동안에는 부트스트래핑 동작을 수행한다.

이와 같이, 제1 내지 제3 역다중화 회로(140A, 140B, 140C)는 충전 동작, 부트스트래핑 동작 및 방전 동작을 순차적으로 수행하되, 서브 수평기간(SH)에 동기되어 수행한다.

따라서, 제어 라인(CL_1, CL_2, CL_3) 각각에 있어서, 제1 서브 수평기간(SH1)에 해당하는 제1 전압 구간(T1), 제2 서브 수평기간(SH2)에 해당하는 제2 전압 구간(T2) 및 제3 서브 수평기간(SH3)에 해당하는 제3 전압 구간(T3)은 각각 다른 전압 레벨을 갖는다.

이때, 제1 내지 제3 전압 구간(T1, T2, T3) 중 한 구간은 0레벨(LV0)의 전압을 갖고, 다른 한 구간은 1레벨(LV1)의 전압을 가지며, 또 다른 한 구간은 2레벨(LV2)의 전압을 갖는다.

0레벨(LV0)의 전압은 방전된 상태의 전압이고, 1레벨(LV1)의 전압은 충전된 상태의 전압이고, 2레벨(LV2)의 전압은 부트스트래핑된 상태의 전압이다.

제1 역다중화 회로(140A)의 제1 전압 충전부(141A)는 제3 역다중화 제어신호(SW3)에 기초하여 턴-온되어, 제3 역다중화 제어신호(SW3)를 제1 제어 라인(CL_1)으로 공급하며, 이에 따라, 제1 제어 라인(CL_1)의 전압(VA_1)은 제3 역다중화 제어신호(SW3)에 상응하는 전압으로 충전된다(도 6의 SH3).

제2 역다중화 회로(140B)의 제2 전압 충전부(141B)는 제1 역다중화 제어신호(SW1)에 기초하여 턴-온되어, 제1 역다중화 제어신호(SW1)를 제2 제어 라인(CL_2)으로 공급하며, 이에 따라, 제2 제어 라인(CL_2)의 전압(VA_2)은 제1 역다중화 제어신호(SW1)에 상응하는 전압으로 충전된다(도 6의 SH1).

제3 역다중화 회로(140C)의 제3 전압 충전부(141B)는 제2 역다중화 제어신호(SW2)에 기초하여 턴-온되어, 제2 역다중화 제어신호(SW2)를 제3 제어 라인(CL_3)으로 공급하며, 이에 따라, 제3 제어 라인(CL_3)의 전압(VA_3)은 제2 역다중화 제어신호(SW2)에 상응하는 전압으로 충전된다(도 6의 SH2).

제1 역다중화 회로(140A)의 제1 승압부(143A)는 제1 역다중화 제어신호(SW1)를 입력받아 제1 제어 라인(CL_1)에 충전된 전압(VA_1)을 부트스트래핑시키고(도 6의 SH1), 제2 역다중화 회로(140B)의 제2 승압부(143B)는 제2 역다중화 제어신호(SW2)를 입력받아 제2 제어 라인(CL_2)에 충전된 전압(VA_2)를 부트스트래핑시키며(도 6의 SH2), 제3 역다중화 회로(140C)의 제3 승압부(143C)는 제 3 역다중화 제어신호(SW3)를 입력받아 제3 제어 라인(CL_3)에 충전된 전압(VA_3)를 부트스트래핑시킨다(도 6의 SH3).

제1 역다중화 회로(140A)의 제1 전압 방전부(143A)는 제2 역다중화 제어신호(SW2)와 제3 역다중화 제어신호(SW3)를 공급받고, 제2 역다중화 제어신호(SW2)에 기초하여 턴-온되어, 제1 제어 라인(CL_1)에 충전된 전압(VA_1)을 방전시킨다(도 6의 SH2).

제2 역다중화 회로(140B)의 제2 전압 방전부(143B)는 제1 역다중화 제어신호(SW1)와 제3 역다중화 제어신호(SW3)를 공급하고, 제3 역다중화 제어신호(SW3)에 기초하여 턴-온되어, 제2 제어 라인(CL_2)에 충전된 전압(VA_2)를 방전시킨다(도 6의 SH3).

제3 역다중화 회로(140C)의 제3 전압 방전부(143C)는 제1 역다중화 제어신호(SW1)와 제2 역다중화 제어신호(SW2)를 공급받고, 제1 역다중화 제어신호(SW1)에 기초하여 턴-온되어, 제3 제어 라인(CL_3)에 충전된 전압(VA_3)를 방전시킨다(도 6의 SH1).

스위칭부(S-IC)는, 역다중 회로부(I-IC)로부터의 데이터 선택신호에 응답하여 데이터 신호(DS)를 시분할하여 제1 내지 제3 데이터 라인(DL1 ~ DL3)으로 분배한다.

스위칭부(S_IC)는 제1 역다중화 회로(140A)와 제1 제어 라인(CL_1)을 통해 연결되는 제1 스위치(S1), 제2 역다중화 회로(140B)와 제2 제어 라인(CL_2)을 통해 연결되는 제2 스위치(S2), 제3 역다중화 회로(140C)와 제3 제어 라인(CL_3)을 통해 연결되는 제3 스위치(S3)을 포함한다.

그리고, 제1 스위치(S1)는 데이터 드라이버의 소스 채널(SH) 및 제1 데이터 라인(DL1)과 연결되고, 제2 스위치(S2)는 데이터 드라이버의 소스 채널(SH) 및 제2 데이터 라인(DL2)가 연결되고, 제3 스위치(S3)는 데이터 드라이버의 소스 채널(SH) 및 제3 데이터 라인(DL3)과 연결된다.

제1 스위치(S1)는 제1 제어 라인(CL_1)에 충전된 전압(VA_1)을 기초로 턴-온되어 소스 채널(SH)로부터 공급되는 제1 데이터 신호(DS1)를 제1 데이터 라인(DL1)으로 공급한다.

제2 스위치(S2)는 제2 제어 라인(CL_2)에 충전된 전압(VA_2)을 기초로 턴-온되어 소스 채널(SH)로부터 공급되는 제2 데이터 신호(DS2)를 제2 데이터 라인(DL2)으로 공급한다.

제3 스위치(S3)는 제3 제어 라인(CL_3)에 충전된 전압(VA_3)을 기초로 턴-온되어 소스 채널(SH)로부터 공급되는 제3 데이터 신호(DS3)를 제3 데이터 라인(DL3)으로 공급한다.

도 6에 도시된 바와 같이, 제1 제어 라인(CL_1)에 공급되는 전압(VA_1), 제2 제어 라인(CL_2)에 공급되는 전압(VA_2), 제3 제어 라인(CL_3)에 공급되는 전압(VA_3)은 2 서브 수평기간 동안 고전압을 유지할 수 있기 때문에, 각 서브 수평기간마다 공급되는 데이터 신호(DS1, DS2, DS3)는 안정적으로 데이터 라인(D1 ~ D3)으로 공급될 수 있다.

또한, 종래의 1:3 역다중화 회로부는 6개의 역다중화 제어신호를 공급받았으나, 본 명세서의 실시 예에 따른 1:3 역다중화 회로부는 3개의 역다중화 제어신호만으로 동작되므로, 역다중화 제어신호의 수를 1/2로 줄일 수 있고, 이에 따라 역다중화 제어신호를 위한 신호 라인의 수 역시 1/2로 줄일 수 있다.

이와 같이 역다중화 제어신호 및 신호 라인의 수를 줄일 수 있기 때문에, 신호 라인의 간격을 넓힐 수 있어 EMI Noise에 의한 신호 왜곡 발생을 방지할 수 있다.

도 7은 도 6에 도시된 구동 방법에 따른 충전율 향상 효과를 나타내는 그래프이다. 구체적으로 도 7은 FHD(Full High Definition)의 해상도를 갖는 역다중화 회로의 픽셀 충전율과 UHD(Ultra High Definition)의 해상도를 갖는 역다중화 회로의 픽셀 충전율을 나타내는 그래프이다.

여기에서, Structure1는 도 7에 도시된 바와 같이, 3개의 역다중화 제어신호가 공급되어 2 서브 수평기간 동안 제어 라인이 충전된 상태를 유지하는 역다중화 회로부에 해당하고, Structure2는 6개의 역다중화 제어신호가 공급되어 1 서브 수평기간 동안 제어 라인이 충전된 상태를 유지하는 역다중화 회로부에 해당한다.

도 7을 참조하면, FHD의 해상도를 갖는 Structure1의 역다중화 회로부는 약 92%의 픽셀 충전율을 갖고, FHD의 해상도를 갖는 Structure2의 역다중화 회로부는 약 90%의 픽셀 충전율을 갖는다. 그리고, UHD의 해상도를 갖는 Structure1의 역다중화 회로부는 약 72%의 픽셀 충전율을 갖고, UHD의 해상도를 갖는 Structure2의 역다중하 회로부는 약 63%의 픽셀 충전율을 갖는다.

따라서, 본 명세서의 실시 예에 따른 역다중화 회로부(Structure1)(140)와 같은 구성 및 구동 방법을 이용하면, 종래 대비 역다중화 제어신호의 개수를 1/2로 줄일 수 있을 뿐만 아니라, 복수의 제어 라인(CL) 각각에 대한 픽셀 충전 시간을 증가시킴으로써, 종래 역다중화 회로부보다 고해상도의 화상을 구현할 수 있다.

본 명세서에 따른 표시 장치는 아래와 같이 설명될 수 있다.

본 명세서의 일 실시 예에 따르면, 제1 내지 제k 제어 라인 각각에서, 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간 각각에 대응하는 제1 내지 제3 구간의 전압 레벨은 상이한다.

본 명세서의 일 실시 예에 따르면, 제1 구간의 전압, 제2 구간의 전압 및 제3 구간의 전압은 O레벨, 1레벨 및 2레벨 중 서로 다른 하나의 레벨을 갖는다.

본 명세서의 일 실시 예에 따르면, 연속된 3 서브 수평기간 외 나머지 서브 수평기간에 대응하는 전압 구간의 전압은 0레벨을 갖는다.

본 명세서의 일 실시 예에 따르면, 입력부는 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간에서 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행한다.

본 명세서의 일 실시 예에 따르면, 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간 중 하나의 서브 수평기간에 있어서, 제1 내지 제k 제어 라인 중 인접한 3개의 제어 라인의 전압 레벨은 서로 다르다.

본 명세서의 일 실시 예에 따르면, 입력부는 인접한 3개의 제어 라인에 대해서, 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행한다.

본 명세서의 일 실시 예에 따르면, 인접한 3개의 제어 라인은 0레벨의 전압, 1레벨의 전압 및 2레벨의 전압 중 서로 다른 하나의 전압을 갖는다.

본 명세서의 일 실시 예에 따르면, 인접한 3개의 제어 라인 외 나머지 제어 라인은 0레벨의 전압을 갖는다.

본 명세서의 일 실시 예에 따르면, 입력부는 상기 제1 내지 제k 제어 라인과 각각 연결되는 제1 내지 제k 역다중화 회로를 포함하고, 제1 내지 제k 역다중화 회로 중 제i(i는 1 내지 k) 역다중화 회로는, 제(i-1) 역다중화 제어신호에 기초하여 턴-온되어 제(i-1) 역다중화 제어신호를 제i 제어 라인으로 공급하는 제i 전압 충전부, 제i 역다중화 제어신호를 공급받아 제i 제어 라인에 충전된 전압을 부트스트래핑시키는 제i 승압부 및 제(i-1) 역다중화 제어신호 및 제(i+1) 역다중화 제어신호를 공급받고, 제(i+1) 역다중화 제어신호에 기초하여 턴-온되어 제i 제어 라인에 충전된 전압을 방전시키는 제i 전압 방전부를 포함한다.

본 명세서의 일 실시 예에 따르면, 제i 전압 충전부는 제1 트랜지스터를 포함하고, 제1 트랜지스터의 게이트 전극 및 드레인 전극은 제(i-1) 역다중화 제어신호를 공급받고, 제1 트랜지스터의 소스 전극은 제i 제어 라인에 연결된다.

본 명세서의 일 실시 예에 따르면, 제i 승압부는 커패시터를 포함하고, 캐패시터의 일단은 제i 역다중화 제어신호를 공급받고, 캐패시터의 타단은 제i 제어 라인과 연결된다.

본 명세서의 일 실시 예에 따르면, 제i 전압 방전부는 제2 트랜지스터를 포함하고, 제2 트랜지스터의 게이트 전극은 제(i+1) 역다중화 제어신호를 공급받고, 제2 트랜지스터의 드레인 전극은 제i 제어 라인과 연결되며, 제2 트랜지스터의 소스 전극은 제(i-1) 역다중화 제어신호를 공급받는다.

본 명세서의 일 실시 예에 따르면, 제1 역다중화 회로는, 제k 역다중화 제어신호에 기초하여 턴-온되어 제k 역다중화 제어신호를 제1 제어 라인으로 공급하는 제1 전압 충전부, 제1 역다중화 제어신호를 공급받아 제1 제어 라인에 충전된 전압을 부트스트래핑시키는 제1 승압부, 및 제k 역다중화 제어신호 및 제2 역다중화 제어신호를 공급받고, 제2 역다중화 제어신호에 기초하여 턴-온되어 제1 제어 라인에 충전된 전압을 방전시키는 제1 전압 방전부를 포함한다.

본 명세서의 일 실시 예에 따르면, 제k 역다중화 회로는, 제(k-1) 역다중화 제어신호에 기초하여 턴-온되어, 제(k-1) 역다중화 제어신호를 제k 제어 라인으로 공급하는 제k 전압 충전부, 제k 역다중화 제어신호를 공급받아 제k 제어 라인에 충전된 전압을 부트스트래핑시키는 제k 승압부, 및 제(k-1) 역다중화 제어신호 및 제1 역다중화 제어신호를 공급받고, 제1 역다중화 제어신호에 기초하여 턴-온되어 제k 라인에 충전된 전압을 방전시키는 제k 전압 방전부를 포함한다.

상술한 본 명세서의 다양한 예에 설명된 특징, 구조, 효과 등은 본 명세서의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 명세서의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 명세서의 기술 사상이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 명세서의 기술 범위 또는 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.

110 : 표시패널
120 : 데이터 드라이버
130 : 게이트 드라이버
140 역다중화 회로부
140-1, 140A, 140B, 140C : 역다중화 회로
141-1, 141A, 141B, 141C : 전압 충전부
143-1, 143A, 143B, 143C : 승압부
145-1, 145A, 145B, 145C : 전압 방전부
I-IC : 입력부
S-IC : 스위칭부
S1, S2, S3 : 스위치

Claims

데이터 드라이버로부터 출력되는 데이터 신호를 제1 내지 제k 서브 수평기간으로 시분할하여 제1 내지 제k(k는 3이상의 자연수) 데이터 라인으로 분배하는 역다중화 회로부를 포함하며,
상기 역다중화 회로부는,
제1 내지 제k 역다중화 제어신호에 응답하여 제1 내지 제k 제어 라인으로 제1 내지 제k 데이터 선택신호를 출력하는 입력부;
상기 k개의 데이터 선택신호에 응답하여 상기 데이터 신호를 시분할하여 제1 내지 제k 데이터 라인으로 분배하는 스위칭부를 포함하고,
상기 제1 내지 제k 역다중화 제어신호는 제1 기간을 갖고, 상기 제1 내지 제k 데이터 선택신호는 상기 제1 기간보다 긴 제2 기간을 갖는, 표시 장치.
제 1 항에 있어서,
상기 제1 내지 제k 제어 라인 각각에서, 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간 각각에 대응하는 제1 내지 제3 구간의 전압 레벨은 상이한, 표시 장치.
제 2 항에 있어서,
상기 제1 구간의 전압, 상기 제2 구간의 전압 및 상기 제3 구간의 전압은 O레벨, 1레벨 및 2레벨 중 서로 다른 하나의 레벨을 갖는, 표시 장치.
제 3 항에 있어서,
상기 연속된 3 서브 수평기간 외 나머지 서브 수평기간에 대응하는 전압 구간의 전압은 0레벨을 갖는, 표시 장치.
제 2 항에 있어서,
상기 입력부는, 상기 연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간에서 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행하는, 표시 장치.
제 1 항에 있어서,
연속된 3 서브 수평기간의 제1 내지 제3 서브 수평기간 중 하나의 서브 수평기간에 있어서, 상기 제1 내지 제k 제어 라인 중 인접한 3개의 제어 라인의 전압 레벨은 서로 다른, 표시 장치.
제 6 항에 있어서,
상기 입력부는, 상기 인접한 3개의 제어 라인에 대해서, 충전 동작, 부트스트래핑 동작 및 방전 동작 중 서로 다른 하나의 동작을 수행하는, 표시 장치.
제 6 항에 있어서,
상기 인접한 3개의 제어 라인은 0레벨의 전압, 1레벨의 전압 및 2레벨의 전압 중 서로 다른 하나의 전압을 갖는, 표시 장치.
제 6 항에 있어서,
상기 인접한 3개의 제어 라인 외 나머지 제어 라인은 0레벨의 전압을 갖는, 표시 장치.
제 1 항에 있어서,
상기 입력부는 상기 제1 내지 제k 제어 라인과 각각 연결되는 제1 내지 제k 역다중화 회로를 포함하고,
상기 제1 내지 제k 역다중화 회로 중 제i(i는 1 내지 k) 역다중화 회로는,
제(i-1) 역다중화 제어신호에 기초하여 턴-온되어 상기 제(i-1) 역다중화 제어신호를 제i 제어 라인으로 공급하는 제i 전압 충전부;
제i 역다중화 제어신호를 공급받아 상기 제i 제어 라인에 충전된 전압을 부트스트래핑시키는 제i 승압부; 및
상기 제(i-1) 역다중화 제어신호 및 제(i+1) 역다중화 제어신호를 공급받고, 상기 제(i+1) 역다중화 제어신호에 기초하여 턴-온되어 상기 제i 제어 라인에 충전된 전압을 방전시키는 제i 전압 방전부를 포함하는, 표시 장치.
제 10 항에 있어서,
상기 제i 전압 충전부는 제1 트랜지스터를 포함하고,
상기 제1 트랜지스터의 게이트 전극 및 드레인 전극은 상기 제(i-1) 역다중화 제어신호를 공급받고, 상기 제1 트랜지스터의 소스 전극은 상기 제i 제어 라인에 연결되는, 표시 장치.
제 10 항에 있어서,
상기 제i 승압부는 커패시터를 포함하고,
상기 캐패시터의 일단은 상기 제i 역다중화 제어신호를 공급받고, 상기 캐패시터의 타단은 상기 제i 제어 라인과 연결되는, 표시 장치.
제 10 항에 있어서,
상기 제i 전압 방전부는 제2 트랜지스터를 포함하고,
상기 제2 트랜지스터의 게이트 전극은 상기 제(i+1) 역다중화 제어신호를 공급받고, 상기 제2 트랜지스터의 드레인 전극은 상기 제i 제어 라인과 연결되며, 상기 제2 트랜지스터의 소스 전극은 상기 제(i-1) 역다중화 제어신호를 공급받는, 표시 장치.
제 10 항에 있어서,
상기 제1 역다중화 회로는,
제k 역다중화 제어신호에 기초하여 턴-온되어 상기 제k 역다중화 제어신호를 제1 제어 라인으로 공급하는 제1 전압 충전부;
제1 역다중화 제어신호를 공급받아 상기 제1 제어 라인에 충전된 전압을 부트스트래핑시키는 제1 승압부; 및
상기 제k 역다중화 제어신호 및 제2 역다중화 제어신호를 공급받고, 상기 제2 역다중화 제어신호에 기초하여 턴-온되어 상기 제1 제어 라인에 충전된 전압을 방전시키는 제1 전압 방전부를 포함하는, 표시 장치.
제 10 항에 있어서,
상기 제k 역다중화 회로는,
제(k-1) 역다중화 제어신호에 기초하여 턴-온되어, 상기 제(k-1) 역다중화 제어신호를 제k 제어 라인으로 공급하는 제k 전압 충전부;
제k 역다중화 제어신호를 공급받아 상기 제k 제어 라인에 충전된 전압을 부트스트래핑시키는 제k 승압부; 및
상기 제(k-1) 역다중화 제어신호 및 제1 역다중화 제어신호를 공급받고, 상기 제1 역다중화 제어신호에 기초하여 턴-온되어 상기 제k 라인에 충전된 전압을 방전시키는 제k 전압 방전부를 포함하는, 표시 장치.