KR20210085904A - Organic Light Emitting Display Device - Google Patents

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KR20210085904A
KR20210085904A KR1020190179470A KR20190179470A KR20210085904A KR 20210085904 A KR20210085904 A KR 20210085904A KR 1020190179470 A KR1020190179470 A KR 1020190179470A KR 20190179470 A KR20190179470 A KR 20190179470A KR 20210085904 A KR20210085904 A KR 20210085904A
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KR1020190179470A
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Inventor
윤문채
장영인
최영준
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엘지디스플레이 주식회사
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Abstract

An organic light emitting display device according to an embodiment of the present invention comprises: a gate line to which a scan signal swinging between a gate high voltage and a gate low voltage is applied; a reference voltage line to which a predetermined reference voltage is applied; a data line to which a data voltage is applied; a first power node to which a pixel driving voltage is applied; a second power node to which a low potential power voltage is applied; and a plurality of pixel circuits connected to the gate line, the data line, the reference voltage line, the first power node, and the second power node, respectively, wherein the plurality of pixel circuits are a first pixel circuit and a second pixel circuit, which share the data line and which are adjacent to each other. Each of the plurality of pixel circuits includes: a light emitting device having an anode electrode and a cathode electrode connected to the second power node; a driving device connected between the first power node and the anode electrode of the light emitting device to supply a current to the light emitting device in accordance with a gate-source voltage; a first switch element which is turned on in accordance with the high voltage gate scan signal to connect the data line and a gate electrode of the driving element; a second switch element which is turned on in accordance with the high voltage gate scan signal to connect the reference line and the anode electrode of the light emitting element; a resistor connected to the anode electrode; and an auxiliary electrode connected to the resistor. The gate line of the first pixel circuit is connected to the auxiliary electrode of the second pixel circuit. The present invention minimizes the lateral leakage current flowing between neighboring pixels.

Description

유기발광 표시장치{Organic Light Emitting Display Device}Organic Light Emitting Display Device

본 발명은 유기발광 표시장치에 관한 것이다.The present invention relates to an organic light emitting display device.

액티브 매트릭스 타입의 유기발광 표시장치는 유기발광소자(Organic Light Emitting Diode)와 구동소자를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 화소들에서 구현되는 영상의 휘도를 조절한다. 구동소자는 자신의 게이트전극과 소스전극 사이에 걸리는 전압(이하, "게이트-소스간 전압"이라 함)에 따라 유기발광소자에 흐르는 구동전류를 제어한다. 구동전류에 따라 유기발광소자의 발광량과 화면의 휘도가 결정된다.In an active matrix type organic light emitting display device, pixels each including an organic light emitting diode and a driving device are arranged in a matrix form, and the luminance of an image implemented in the pixels is adjusted according to a gray level of image data. The driving device controls a driving current flowing through the organic light emitting device according to a voltage applied between its gate electrode and its source electrode (hereinafter, referred to as “gate-source voltage”). The amount of light emitted by the organic light emitting diode and the luminance of the screen are determined according to the driving current.

정해진 유기발광소자에 흘러야할 구동전류의 일부가 공통층을 타고 이웃하는 다른 유기발광소자로 유입되는 경우가 있다. 이를 레터럴 리키지 커런트(Lateral Leakage Current)라 하는데, 러터럴 리키지 커런트는 이웃하는 화소간 컬러의 혼색을 야기한다. 이러한 레터럴 리키지 커런트를 방지하기 위한 다양한 기술이 연구되고 있다.In some cases, a portion of the driving current to flow through a predetermined organic light emitting device flows into another adjacent organic light emitting device through the common layer. This is called a lateral leakage current, and the lateral leakage current causes color mixing between neighboring pixels. Various techniques for preventing such lateral leakage current are being studied.

본 발명의 목적은 레터럴 리키지 커런트를 최소화한 유기발광 표시장치를 제공하기 위한 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide an organic light emitting diode display in which lateral leakage current is minimized.

본 발명의 다른 목적은 이웃하는 화소간 혼색이 발생하지 않는 유기발광 표시장치를 제공하기 위한 것이다. Another object of the present invention is to provide an organic light emitting diode display in which color mixing does not occur between neighboring pixels.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Objects of the present invention are not limited to the objects mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 실시예에 따른 유기발광 표시장치는 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 스캔 신호가 인가되는 게이트 라인; 소정의 기준 전압이 인가되는 기준 전압 라인; 데이터 전압이 인가되는 데이터 라인; 픽셀 구동 전압이 인가되는 제1 전원 노드; 저전위 전원 전압이 인가되는 제2 전원 노드; 및 상기 게이트 라인, 상기 데이터 라인, 상기 기준 전압 라인, 상기 제1 전원 노드, 및 상기 제2 전원 노드에 각각 연결된 화소 회로를 다수 포함하고, 상기 다수의 화소 회로는 상기 데이터 라인을 공유하며 이웃하는 제1 화소 회로, 및 제2 화소 회로를 포함하며, 상기 다수의 화소 회로 각각은, 애노드 전극과, 상기 제2 전원 노드에 연결된 캐소드 전극을 갖는 발광 소자; 상기 제1 전원 노드와, 상기 발광 소자의 애노드 전극 사이에 연결되어 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자; 상기 스캔 신호의 게이트 하이 전압에 따라 턴-온되어 상기 데이터 라인과 상기 구동 소자의 게이트 전극을 연결하는 제1 스위치 소자; 상기 스캔 신호의 게이트 하이 전압에 따라 턴-온되어 상기 기준 라인과 상기 발광 소자의 애노드 전극을 연결하는 제2 스위치 소자; 상기 애노드 전극과 연결된 저항체; 및 상기 저항체와 연결된 보조 전극을 포함하고, 상기 제1 픽셀 회로의 상기 게이트 라인은 상기 제2 픽셀 회로의 상기 보조 전극과 연결된다.An organic light emitting diode display according to an embodiment of the present invention includes: a gate line to which a scan signal swinging between a gate high voltage and a gate low voltage is applied; a reference voltage line to which a predetermined reference voltage is applied; a data line to which a data voltage is applied; a first power node to which a pixel driving voltage is applied; a second power node to which a low potential power voltage is applied; and a plurality of pixel circuits respectively connected to the gate line, the data line, the reference voltage line, the first power node, and the second power node, wherein the plurality of pixel circuits share the data line and are adjacent to each other. a light emitting device including a first pixel circuit and a second pixel circuit, wherein each of the plurality of pixel circuits has an anode electrode and a cathode electrode connected to the second power node; a driving device connected between the first power node and the anode electrode of the light emitting device to supply a current to the light emitting device according to a gate-source voltage; a first switch element turned on according to a gate high voltage of the scan signal to connect the data line and a gate electrode of the driving element; a second switch device that is turned on according to a gate high voltage of the scan signal to connect the reference line and the anode electrode of the light emitting device; a resistor connected to the anode electrode; and an auxiliary electrode connected to the resistor, wherein the gate line of the first pixel circuit is connected to the auxiliary electrode of the second pixel circuit.

다른 관점에서 본, 본 발명의 실시예에 따른 표시장치는 소스 전극, 드레인 전극, 및 게이트 라인으로부터 분기된 게이트 전극을 가지는 스위칭 소자; 상기 스위칭 소자 상에 배치되는 절연층; 상기 절연층 상에 배치되는 애노드 전극, 및 보조 전극; 상기 애노드 전극과 보조 전극 상에 배치되어 상기 애노드 전극과 보조 전극의 일부를 노출하는 뱅크; 및 상기 뱅크상에 배치되며 상기 노출된 애노드 전극 및 보조 전극을 덮는 유기 발광층; 을 포함하고, 상기 애노드 전극은 상기 소스 전극과 연결되고, 상기 보조 전극은 상기 게이트 전극과 연결되며, 상기 보조 전극과 상기 애노드 전극은 상기 유기발광층을 통해 연결된다.From another point of view, a display device according to an embodiment of the present invention includes: a switching element having a source electrode, a drain electrode, and a gate electrode branched from a gate line; an insulating layer disposed on the switching element; an anode electrode and an auxiliary electrode disposed on the insulating layer; a bank disposed on the anode electrode and the auxiliary electrode to expose a portion of the anode electrode and the auxiliary electrode; and an organic light emitting layer disposed on the bank and covering the exposed anode and auxiliary electrodes; includes, wherein the anode electrode is connected to the source electrode, the auxiliary electrode is connected to the gate electrode, and the auxiliary electrode and the anode electrode are connected through the organic light emitting layer.

본 발명의 실시예에 따른 유기발광 표시장치는, 이웃하는 화소 사이에 흐르는 레터럴 리키지 커런트를 최소화한 유기발광 표시장치를 제공할 수 있다. The organic light emitting diode display according to the exemplary embodiment of the present invention can provide an organic light emitting display in which a lateral leakage current flowing between neighboring pixels is minimized.

본 발명의 실시예에 따른 표시장치는 레터럴 리키지 커런트의 일부가 다른 곳으로 우회할 수 있는 경로를 형성함으로써 레터럴 리키지 커런트를 최소화하고, 화소간 혼색이 발생하지 않는 유기발광 표시장치를 제공할 수 있다. The display device according to the embodiment of the present invention minimizes the lateral leakage current by forming a path through which a part of the lateral leakage current can be detoured to another location, and provides an organic light emitting display device in which color mixing between pixels does not occur. can provide

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명의 실시예에 따른 표시장치를 개략적으로 설명하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 표시패널에 구비된 화소의 개략적인 회로도이다.
도 3은 도 2에서 X영역의 구체적인 적층구조를 나타내는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시장치의 표시패널에 구비된 화소의 개략적인 회로도이다.
도 5는 도 4에서 Y영역의 구체적인 적층구조를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트가 유입되는 것을 나타낸 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트가 유입되는 것을 저감시키는 원리를 나타낸 회로도이다.
도 8a는 본 발명의 일 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트가 유입되는 것을 나타낸 모식도이다.
도 8b는 본 발명의 다른 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트가 유입되는 것을 저감시키는 원리를 나타낸 모식도이다.
도 9는 본 발명의 실시예에 따른 표시장치를 시뮬레이션한 결과를 나타낸 그래프이다.
도 10은 본 발명의 실시예에 따른 표시장치에서 발광 소자에 흐르는 화소 전류와 구동소자에 흐르는 구동전류의 관계를 나타낸 그래프이다.
도 11은 본 발명의 실시예에 따른 표시장치에서 발광 소자에 흐르는 화소 전류와 데이터 전압의 관계를 나타낸 그래프이다.
도 12는 본 발명의 실시예에 따른 표시장치에서 구동 소자에 흐르는 구동 전류와 게이트전극-소스전극 간 전압의 관계를 나타낸 그래프이다.1 is a block diagram schematically illustrating a display device according to an embodiment of the present invention.
2 is a schematic circuit diagram of a pixel included in a display panel of a display device according to an exemplary embodiment of the present invention.
FIG. 3 is a cross-sectional view illustrating a specific stacked structure of region X in FIG. 2 .
4 is a schematic circuit diagram of a pixel included in a display panel of a display device according to another exemplary embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a specific laminated structure of the Y region in FIG. 4 .
6 is a circuit diagram illustrating that a lateral leakage current flows into a neighboring pixel in a display device according to an exemplary embodiment of the present invention.
7 is a circuit diagram illustrating a principle of reducing an inflow of a lateral leakage current to a neighboring pixel in a display device according to another exemplary embodiment of the present invention.
8A is a schematic diagram illustrating that lateral leakage current flows into neighboring pixels in a display device according to an embodiment of the present invention.
8B is a schematic diagram illustrating a principle of reducing an inflow of a lateral leakage current to a neighboring pixel in a display device according to another exemplary embodiment of the present invention.
9 is a graph showing a simulation result of a display device according to an embodiment of the present invention.
10 is a graph illustrating a relationship between a pixel current flowing through a light emitting device and a driving current flowing through a driving device in a display device according to an exemplary embodiment of the present invention.
11 is a graph illustrating a relationship between a pixel current and a data voltage flowing through a light emitting device in a display device according to an exemplary embodiment of the present invention.
12 is a graph illustrating a relationship between a driving current flowing through a driving element and a voltage between a gate electrode and a source electrode in a display device according to an exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only the embodiments allow the disclosure of the present invention to be complete, and those of ordinary skill in the art to which the present invention pertains It is provided to fully understand the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. Since the shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to the matters shown in the drawings. Like reference numerals refer to substantially like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When "includes", "includes", "having", "consisting of", etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, it may be construed as the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of the positional relationship, for example, when the positional relationship between two components is described as 'on', 'on', 'on', 'beside', ' One or more other elements may be interposed between those elements in which 'directly' or 'directly' are not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 1st, 2nd, etc. may be used to distinguish the components, but the functions or structures of these components are not limited to the ordinal number or component name attached to the front of the component.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be partially or wholly combined or combined with each other, and technically various interlocking and driving are possible. Each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship.

이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.Hereinafter, a display device according to an embodiment of the present specification will be described with reference to the accompanying drawings. Like reference numerals refer to substantially identical elements throughout. In the following description, when it is determined that a detailed description of a known function or configuration related to the present specification may unnecessarily obscure the gist of the present specification, the detailed description will be omitted or briefly described.

도 1은 본 발명의 실시예에 따른 유기발광 표시장치를 개략적으로 설명하는 블록도이다. 1 is a block diagram schematically illustrating an organic light emitting display device according to an embodiment of the present invention.

이하 도 1을 참조하여, 본 발명의 실시예에 따른 유기발광 표시장치를 설명한다. Hereinafter, an organic light emitting display device according to an exemplary embodiment of the present invention will be described with reference to FIG. 1 .

본 발명의 일 실시예에 따른 유기발광 표시장치는 적어도 표시패널(10), 타이밍 콘트롤러(11), 소스 드라이버(12), 게이트 드라이버(13)를 포함하도록 구성된다. The organic light emitting diode display according to an embodiment of the present invention is configured to include at least a display panel 10 , a timing controller 11 , a source driver 12 , and a gate driver 13 .

표시패널(10)에는 복수의 화소(P)들, 복수의 데이터라인(14)들, 복수의 기준라인(15)들 및 복수의 게이트라인부(16)들이 배치된다. A plurality of pixels P, a plurality of data lines 14 , a plurality of reference lines 15 , and a plurality of gate line units 16 are disposed on the display panel 10 .

표시패널(10)의 화소(P)들은 매트릭스 형태로 배치되어 화소 어레이(array)를 구성한다. 각 화소(P)는 데이터전압이 공급되는 데이터라인(DL)들 중 어느 하나에, 기준전압이 공급되는 기준라인(RL)들 중 어느 하나에, 그리고 게이트라인(GL)들 중 어느 하나에 연결된다. 각 화소(P)는 전원생성부로부터 고전위 구동전원과 저전위 구동전원을 공급받도록 구성된다. 예를 들면, 전원생성부는 고전위 구동전원 배선 또는 패드부를 통해서 고전위 구동전원을 공급할 수 있다. 그리고 저전위 구동전원 배선 또는 패드부를 통해서 저전위 구동전원을 공급할 수 있다.The pixels P of the display panel 10 are arranged in a matrix form to constitute a pixel array. Each pixel P is connected to any one of the data lines DL to which the data voltage is supplied, to any one of the reference lines RL to which the reference voltage is supplied, and to any one of the gate lines GL. do. Each pixel P is configured to receive high potential driving power and low potential driving power from the power generator. For example, the power generator may supply the high potential driving power through the high potential driving power wiring or the pad unit. In addition, the low potential driving power may be supplied through the low potential driving power wiring or the pad part.

몇몇 실시예에서는, 유기발광 표시장치는 적어도 하나의 외부 보상 회로를 포함한다. 외부 보상 회로 기술은 화소(P)들에 구비된 구동 소자의 전기적 특성을 센싱하고 그 센싱 값에 따라 입력 비디오 데이터(DATA)를 보정하는 기술을 의미한다. 예를 들어, 센싱부는 구동 소자의 전기적 특성으로써 구동 소자의 문턱전압과 구동 소자의 전자 이동도에 따른 화소(P)간 휘도 편차를 보상하도록 구성된다.In some embodiments, the organic light emitting diode display includes at least one external compensation circuit. The external compensation circuit technology senses electrical characteristics of driving elements provided in the pixels P and corrects the input video data DATA according to the sensed value. For example, the sensing unit is configured to compensate for a luminance deviation between the pixels P according to the threshold voltage of the driving element and the electron mobility of the driving element as an electrical characteristic of the driving element.

몇몇 실시예에서는, 표시패널(10)은 스위치 어레이(40)를 더 포함하도록 구성될 수 있다. 단 이에 제한되지 않는다. In some embodiments, the display panel 10 may be configured to further include a switch array 40 . However, the present invention is not limited thereto.

소스 드라이버(12)는 표시패널(10)에 데이터전압을 공급하는 데이터전압 공급부(20)를 포함하도록 구성된다. The source driver 12 is configured to include a data voltage supply unit 20 that supplies a data voltage to the display panel 10 .

소스 드라이버(12)의 데이터전압 공급부(20)는 복수의 디지털-아날로그 컨버터들(이하, DAC)을 포함한다. 데이터전압 공급부(20)는 디스플레이 구동 시 타이밍 콘트롤러(11)로부터 입력되는 보정된 입력 영상의 디지털 데이터(DATA)를 DAC를 통해 디스플레이용 데이터전압으로 변환한다. The data voltage supply unit 20 of the source driver 12 includes a plurality of digital-to-analog converters (hereinafter, DACs). The data voltage supply unit 20 converts the digital data DATA of the corrected input image input from the timing controller 11 when the display is driven into a data voltage for display through the DAC.

소스 드라이버(12)의 데이터전압 공급부(20)는 센싱 구동 시 타이밍 콘트롤러(11)의 제어에 따라 DAC를 통해 센싱용 데이터전압을 생성한다. 센싱용 데이터전압은 센싱 구동 시 각 화소(P)에 구비된 구동 소자의 게이트전극에 인가되는 전압이다. The data voltage supply unit 20 of the source driver 12 generates a data voltage for sensing through the DAC under the control of the timing controller 11 during sensing driving. The data voltage for sensing is a voltage applied to the gate electrode of the driving element provided in each pixel P during sensing driving.

몇몇 실시예에서는, 소스 드라이버(12)는 센싱부(30)를 더 포함하도록 구성될 수 있다. 단 이에 제한되지 않는다.In some embodiments, the source driver 12 may be configured to further include a sensing unit 30 . However, the present invention is not limited thereto.

타이밍 콘트롤러(11)는 호스트 시스템으로부터 입력되는 비디오 데이터(DATA), 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들을 입력 받도록 구성된다. 단 이에 제한되지 않는다.The timing controller 11 receives timing signals such as video data DATA, vertical synchronization signal Vsync, horizontal synchronization signal Hsync, dot clock signal DCLK, and data enable signal DE input from the host system. configured to receive input. However, the present invention is not limited thereto.

타이밍 콘트롤러(11)는 입력된 신호들에 기초하여 소스 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성하도록 구성된다. The timing controller 11 includes a data control signal DDC for controlling an operation timing of the source driver 12 and a gate control signal GDC for controlling an operation timing of the gate driver 13 based on input signals. ) is configured to create

데이터 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이버(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호는 소스 드라이버(12)의 출력 타이밍을 제어한다. The data control signal DDC includes a source start pulse, a source sampling clock, and a source output enable signal. The source start pulse controls the data sampling start timing of the source driver 12 . The source sampling clock is a clock signal that controls the sampling timing of data based on a rising or falling edge. The source output enable signal controls the output timing of the source driver 12 .

게이트 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 등을 포함한다. 게이트 스타트 펄스는 첫 번째 출력을 생성하는 게이트 드라이버(13)의 게이트 스테이지에 인가되어 게이트 스테이지를 제어한다. 게이트 쉬프트 클럭은 게이트 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스를 쉬프트시키기 위한 클럭신호이다. The gate control signal GDC includes a gate start pulse, a gate shift clock, and the like. A gate start pulse is applied to the gate stage of the gate driver 13 which produces the first output to control the gate stage. The gate shift clock is a clock signal commonly input to the gate stages and is a clock signal for shifting the gate start pulse.

예를 들면, 타이밍 콘트롤러(11)는 디스플레이 구동을 위한 제어신호들(DDC, GDC)과 센싱 구동을 위한 제어신호들(DDC, GDC)을 서로 다르게 생성할 수 있다. 단 이에 제한되지 않는다.For example, the timing controller 11 may differently generate control signals DDC and GDC for driving the display and control signals DDC and GDC for driving the sensing. However, the present invention is not limited thereto.

타이밍 콘트롤러(11)는 화소(P)의 구동 TFT의 전기적 특성을 센싱하고 그에 따른 보상 값을 업데이트하기 위한 센싱 구동과, 보상 값이 반영된 입력 영상을 표시하기 위한 디스플레이 구동을 제어하도록 구성된다. The timing controller 11 is configured to sense an electrical characteristic of the driving TFT of the pixel P and control a sensing driving for updating a compensation value corresponding thereto, and a display driving for displaying an input image to which the compensation value is reflected.

예를 들면, 타이밍 콘트롤러(11)는 센싱 구동과 디스플레이 구동을 정해진 제어 시퀀스에 따라 분리하도록 구성될 수 있다. 단 이에 제한되지 않는다.For example, the timing controller 11 may be configured to separate sensing driving and display driving according to a predetermined control sequence. However, the present invention is not limited thereto.

예를 들면, 타이밍 콘트롤러(11)의 제어에 의해, 센싱 구동은 디스플레이 구동 중의 수직 블랭크 기간에서 수행되거나, 또는 디스플레이 구동이 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 디스플레이 구동이 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있다. 단 이에 제한되지 않으며 센싱 구동은 디스플레이 구동 중 수행되는 것도 가능하다. For example, under the control of the timing controller 11, sensing driving is performed in a vertical blank period during display driving, or in a power-on sequence period before display driving starts, or power-off after display driving is finished. It may be performed in a sequence period. However, the present invention is not limited thereto, and the sensing driving may be performed while driving the display.

수직 블랭크 기간은 입력 영상 데이터(DATA)가 기입되지 않는 기간으로서, 1 프레임분의 입력 영상 데이터(DATA)가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 구동 전원이 온 된 후부터 입력 영상이 표시될 때까지의 과도 기간을 의미한다. 파워 오프 시퀀스 기간은 입력 영상의 표시가 끝난 후부터 구동 전원이 오프 될 때까지의 과도 기간을 의미한다. 단 센싱 구동은 상술한 기간들에 제한되지 않는다. The vertical blank period is a period in which the input image data DATA is not written, and is disposed between vertical active periods in which the input image data DATA for one frame is written. The power-on sequence period refers to a transient period from when the driving power is turned on until the input image is displayed. The power-off sequence period refers to a transient period from when the input image is displayed until the driving power is turned off. However, the sensing driving is not limited to the above-described periods.

예를 들면, 타이밍 콘트롤러(11)는 미리 정해진 감지 프로세스에 따라 대기모드, 슬립모드, 저전력모드 등을 감지하고, 센싱 구동을 위한 제반 동작을 제어할 수 있다. 즉, 센싱 구동은 시스템 전원이 인가되고 있는 도중에 표시장치의 화면만 꺼진 상태, 예컨대, 대기모드, 슬립모드, 저전력모드 등에서 수행될 수도 있다. 단 이에 제한되지 않는다.For example, the timing controller 11 may detect a standby mode, a sleep mode, a low power mode, etc. according to a predetermined detection process, and may control general operations for sensing driving. That is, sensing driving may be performed in a state in which only the screen of the display device is turned off while system power is being applied, for example, in a standby mode, a sleep mode, a low power mode, and the like. However, the present invention is not limited thereto.

타이밍 콘트롤러(11)는, 센싱 구동 시 소스 드라이버(12)로부터 입력되는 디지털 센싱 값들을 기초로 화소(P)의 구동 소자의 전기적 특성 변화를 보상할 수 있는 보상 파라미터를 계산하도록 구성된다.The timing controller 11 is configured to calculate a compensation parameter capable of compensating for a change in electrical characteristics of the driving element of the pixel P based on digital sensing values input from the source driver 12 during sensing driving.

예를 들면, 유기발광 표시장치는 저장 메모리(17)를 포함하거나 또는 저장 메모리(17)와 통신하도록 구성된다. 그리고 보상 파라미터를 저장 메모리(17)에 저장될 수 있다. 저장 메모리(17)에 저장되는 보상 파라미터는 센싱 구동 시마다 업데이트 될 수 있고, 그에 따라 구동 소자의 시변 특성이 용이하게 보상될 수 있다. 단 이에 제한되지 않는다.For example, the organic light emitting display device includes or is configured to communicate with the storage memory 17 . And the compensation parameter may be stored in the storage memory 17 . The compensation parameter stored in the storage memory 17 may be updated every time the sensing is driven, and accordingly, the time-varying characteristic of the driving device may be easily compensated. However, the present invention is not limited thereto.

타이밍 콘트롤러(11)는, 디스플레이 구동 시 저장 메모리(17)로부터 보상 파라미터를 읽어 들이고, 이 보상 파라미터를 기초로 입력 영상의 디지털 데이터(DATA)를 보정하여 소스 드라이버(12)에 공급한다.The timing controller 11 reads a compensation parameter from the storage memory 17 when driving the display, corrects digital data DATA of an input image based on the compensation parameter, and supplies it to the source driver 12 .

<제 1 실시예><First embodiment>

도 2는 본 발명의 제1 실시예에 따른 표시장치의 표시패널(10)에 구비된 화소(P)의 개략적인 회로도이다. 2 is a schematic circuit diagram of a pixel P included in the display panel 10 of the display device according to the first embodiment of the present invention.

이하 도 2를 참조하여, 본 발명의 제1 실시예에 따른 표시장치의 화소(P)에 대하여 설명한다.Hereinafter, the pixel P of the display device according to the first embodiment of the present invention will be described with reference to FIG. 2 .

표시패널(10)의 화소는 데이터 신호(Vdata)가 공급되는 데이터라인(DL), 기준 전압(Vref)가 공급되는 기준라인(RL), 및 스캔 신호(Vscan)가 공급되는 게이트라인(GL)을 포함하도록 구성된다. 스캔 신호(Vscan)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 신호이다.The pixels of the display panel 10 have a data line DL to which the data signal Vdata is supplied, a reference line RL to which the reference voltage Vref is supplied, and a gate line GL to which the scan signal Vscan is supplied. is configured to include The scan signal Vscan is a signal swinging between the gate high voltage VGH and the gate low voltage VGL.

화소(P)는 유기발광소자(OLED1), 구동 소자(DTR), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 및 스토리지 커패시터(Cst)를 포함하도록 구성된다. The pixel P is configured to include an organic light emitting device OLED1, a driving device DTR, a first switch device ST1, a second switch device ST2, and a storage capacitor Cst.

유기발광소자(OLED1)는 구동 소자(DTR)의 소스전극에 연결된 소스노드(Ns)와 저전위 구동전원(EVSS) 사이에 접속되며, 구동전류에 따라 발광하는 발광 소자이다. 유기발광소자(OLED1)는 적색, 녹색, 청색, 또는 백색을 표시하도록 구성될 수 있다.The organic light emitting device OLED1 is connected between the source node Ns connected to the source electrode of the driving device DTR and the low potential driving power EVSS, and is a light emitting device that emits light according to a driving current. The organic light emitting device OLED1 may be configured to display red, green, blue, or white.

구동 소자(DTR)는 게이트노드(Ng)에 연결된 게이트전극과, 드레인노드(Nd)에 연결된 드레인전극과, 소스노드(Ns)에 연결된 소스전극을 포함한다. 구동 소자(DTR)는 게이트노드-소스노드 간 전압(Vgs)에 따라 구동전류의 크기를 제어하는 구동 소자이다.The driving element DTR includes a gate electrode connected to the gate node Ng, a drain electrode connected to the drain node Nd, and a source electrode connected to the source node Ns. The driving element DTR is a driving element that controls the magnitude of the driving current according to the voltage Vgs between the gate node and the source node.

제1 스위치 소자(ST1)는 게이트라인(GL)과 접속되는 게이트전극과, 데이터 라인(DL)에 접속되는 드레인전극과, 게이트 노드(Ng)에 연결된 소스전극을 포함한다. 제1 스위치 소자(ST1)는 게이트라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온 되어, 데이터 라인(DL)과 게이트 노드(Ng)를 전기적으로 연결함으로써, 데이터 전압(Vdata)을 게이트 노드(Ng)에 인가한다.The first switch element ST1 includes a gate electrode connected to the gate line GL, a drain electrode connected to the data line DL, and a source electrode connected to the gate node Ng. The first switch element ST1 is turned on in response to the scan signal Vscan from the gate line GL, and electrically connects the data line DL and the gate node Ng to thereby increase the data voltage Vdata. is applied to the gate node Ng.

제2 스위치 소자(ST2)는 게이트라인(GL)에 접속되는 게이트전극과, 기준 라인(RL)에 접속되는 드레인전극과, 소스 노드(Ns)에 연결된 소스전극을 포함한다. 제2 스위치 소자(ST2)는 게이트라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온 되어, 기준라인(RL)과 소스 노드(Ns)를 전기적으로 연결함으로써, 기준전압(Vref)을 소스 노드(Ns)에 인가한다.The second switch element ST2 includes a gate electrode connected to the gate line GL, a drain electrode connected to the reference line RL, and a source electrode connected to the source node Ns. The second switch element ST2 is turned on in response to the scan signal Vscan from the gate line GL, and electrically connects the reference line RL and the source node Ns, thereby increasing the reference voltage Vref. is applied to the source node Ns.

스토리지 커패시터(Cst)는 게이트노드(Ng)와 소스노드(Ns) 사이에 접속되어, 발광 기간 동안 구동 소자(DTR)의 게이트노드-소스노드 간 전압(Vgs)을 유지시킨다. 게이트노드-소스노드 간 전압(Vgs)이 클수록 구동전류가 커지고 이에 따라 화소(P)의 발광량이 커진다. 다시말해 게이트노드(Ng)에 인가되는 전압 즉, 데이터전압(Vdata)의 크기에 비례하여 화소(P)의 휘도가 증가한다.The storage capacitor Cst is connected between the gate node Ng and the source node Ns to maintain the gate node-source node voltage Vgs of the driving element DTR during the light emission period. As the voltage Vgs between the gate node and the source node increases, the driving current increases, and accordingly, the amount of light emitted by the pixel P increases. In other words, the luminance of the pixel P increases in proportion to the voltage applied to the gate node Ng, that is, the data voltage Vdata.

서로 이웃하는 복수의 화소(P)들은 적어도 하나의 기준라인(RL)과 연결되도록 구성된다. 예를 들면, 도 2에는 도시되지 않았으나, 4개의 화소(P)들이 하나의 기준라인(RL)을 공유하도록 구성될 수 있다. 상술한 구성에 따르면, 기준라인(RL)의 개수를 저감할 수 있기 때문에, 개구율을 높일 수 있는 장점이 있다. 즉, 기준라인(RL)의 개수가 저감되기 때문에, 더 많은 화소(P)를 동일 면적 내에 배치할 수 있다. 따라서 해상도가 증가될 수 있는 장점이 있다. 단 이에 제한되지 않으며, 기준라인(RL)의 개수 및 공유되는 화소(P)의 개수 및 종류는 다양하게 변형 실시되는 것도 가능하다. A plurality of pixels P adjacent to each other are configured to be connected to at least one reference line RL. For example, although not shown in FIG. 2 , four pixels P may be configured to share one reference line RL. According to the above-described configuration, since the number of reference lines RL can be reduced, there is an advantage in that the aperture ratio can be increased. That is, since the number of reference lines RL is reduced, more pixels P can be arranged in the same area. Accordingly, there is an advantage that the resolution can be increased. However, the present invention is not limited thereto, and the number and types of the reference lines RL and the shared pixels P may be variously modified.

도 3은 도 2에서 X영역의 구체적인 적층구조를 나타내는 단면도이다.FIG. 3 is a cross-sectional view illustrating a specific stacked structure of region X in FIG. 2 .

이하 도 3을 참조하여, 본 발명의 제1 실시예에 따른 표시장치의 유기발광소자(OLED1)와, 제2 스위칭 소자(ST2)의 적층구조에 대해 설명한다.Hereinafter, a stacked structure of the organic light emitting diode OLED1 and the second switching element ST2 of the display device according to the first embodiment of the present invention will be described with reference to FIG. 3 .

본 발명의 제1 실시예에 따른 표시장치는 기판상에 표시영역이 정의되고, 박막 트랜지스터(T), 유기 발광 소자(OLED), 제1 절연막(105), 제2 절연막(106), 층간 절연막(104), 광 차단층(101), 버퍼층(102), 컬러필터(CF), 및 뱅크(115)를 포함한다. In the display device according to the first embodiment of the present invention, a display area is defined on a substrate, and a thin film transistor T, an organic light emitting diode (OLED), a first insulating layer 105 , a second insulating layer 106 , and an interlayer insulating layer are formed. 104 , a light blocking layer 101 , a buffer layer 102 , a color filter CF, and a bank 115 .

기판 상에 광차단층(101)이 배치되고, 광차단층(101) 상에 버퍼층이 배치된다. 버퍼층(102) 상에 박막 트렌지스터(ST2)가 배치된다. 박막 트랜지스터(ST2)는 게이트라인(GL)에서 분기된 게이트전극(G), 기준라인(RL)에서 분기된 드레인전극(D), 그리고 드레인전극(D)과 소정 간격 이격되어 대향 배치된 소스전극(S)을 포함한다.A light blocking layer 101 is disposed on the substrate, and a buffer layer is disposed on the light blocking layer 101 . A thin film transistor ST2 is disposed on the buffer layer 102 . The thin film transistor ST2 has a gate electrode G branched from the gate line GL, a drain electrode D branched from the reference line RL, and a source electrode disposed to face each other and spaced apart from the drain electrode D by a predetermined distance. (S) is included.

게이트 전극(G)과 게이트 라인(GL)은 저저항 특성을 갖는 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리 (Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 가질 수도 있으며, 또는 둘 이상의 금속물질로 이루어짐으로써 이중층 또는 삼중층 구조를 가질 수도 있다. 도 3에서는 게이트전극(G)과 게이트 라인(GL)이 단일 층 구조를 갖는 것을 일례로 도시한다.The gate electrode G and the gate line GL are formed of a metal material having a low resistance characteristic, for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), or molybdenum (Mo). MoTi) may have a single-layer structure, or may have a double-layer or triple-layer structure by being made of two or more metal materials. In FIG. 3 , the gate electrode G and the gate line GL have a single-layer structure as an example.

게이트전극(G) 아래에는 활성층(A)이 형성된다. 활성층(A)과 게이트전극(GL) 사이에는 게이트 절연막(GI)가 배치된다. 활성층(A)은 반도체를 포함하는 채널로서, 게이트전극(G)에 인가되는 전압에 따라 전류가 드레인전극(D)에서 소스전극(S)으로 흐를 수 있게 한다. 활성층(A)은 비정질 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등으로 이루어지거나 산화물 반도체를 포함하여 이루어질 수 있으나 이에 한정되는 것은 아니다. 게이트 절연막(GI)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질로 형성할 수 있으나 이에 한정되는 것은 아니다. An active layer (A) is formed under the gate electrode (G). A gate insulating layer GI is disposed between the active layer A and the gate electrode GL. The active layer (A) is a channel including a semiconductor, and allows current to flow from the drain electrode (D) to the source electrode (S) according to the voltage applied to the gate electrode (G). The active layer (A) may be made of amorphous silicon, polycrystalline silicon, single crystal silicon, or the like, or may include an oxide semiconductor, but is not limited thereto. The gate insulating layer GI may be formed of an inorganic insulating material including silicon nitride (SiNx) and silicon oxide (SiO2), but is not limited thereto.

기판 상에 게이트전극(G)을 덮는 층간 절연막(104)이 형성된다. 층간 절연막(104)은 무기절연물질인 산화실리콘 (SiO2) 또는 질화 실리콘(SiNx)으로 이루어질 수 있으나 이에 한정되는 것은 아니다. An interlayer insulating film 104 covering the gate electrode G is formed on the substrate. The interlayer insulating layer 104 may be formed of silicon oxide (SiO2) or silicon nitride (SiNx), which are inorganic insulating materials, but is not limited thereto.

층간 절연막(104) 상에 소스전극(S)과 드레인전극(D)이 게이트 전극(G)을 사이에 두고 소정 간격 이격되어 대향 배치된다. 층간 절연막(104)은 게이트전극(G)과 소스전극(S), 및 드레인전극(D) 사이에서 게이트전극(G)과 소스전극(S) 및 드레인전극(D)을 서로 절연시키는 역할을 한다.On the interlayer insulating layer 104 , the source electrode S and the drain electrode D are disposed to face each other with the gate electrode G interposed therebetween. The interlayer insulating layer 104 serves to insulate the gate electrode G, the source electrode S, and the drain electrode D from each other between the gate electrode G, the source electrode S, and the drain electrode D. .

소스전극(S)은 층간 절연막(104)을 관통하는 콘택홀(CH1)을 통해 활성층(A)과 연결된다. 드레인전극(D)은 층간 절연막(104)을 관통하는 콘택홀(CH2)를 통해 활성층(A)과 연결된다. The source electrode S is connected to the active layer A through a contact hole CH1 penetrating the interlayer insulating layer 104 . The drain electrode D is connected to the active layer A through a contact hole CH2 penetrating the interlayer insulating layer 104 .

박막 트랜지스터(T) 상에 제1 절연막(105), 및 제2 절연막(106)을 포함하는 절연층이 배치될 수 있다. 더 구체적으로, 박막 트랜지스터(T) 상에 제1 절연막(105)이 배치될 수 있다. 제1 절연막(105)은 실리콘산화물(SiOx), 실리콘질화물(SiNx)과 같은 무기절연층으로 구성된 패시베이션일 수 있다. 패시베이션층은 구성요소들 사이의 불필요한 전기적 연결을 막고 외부로부터의 오염이나 손상 등을 막는 역할을 할 수 있으며, 박막 트랜지스터(T) 및 발광소자(OLED1)의 구성 및 특성에 따라서 생략할 수도 있다.An insulating layer including a first insulating layer 105 and a second insulating layer 106 may be disposed on the thin film transistor T. More specifically, the first insulating layer 105 may be disposed on the thin film transistor T. The first insulating layer 105 may be a passivation formed of an inorganic insulating layer such as silicon oxide (SiOx) or silicon nitride (SiNx). The passivation layer may serve to prevent unnecessary electrical connection between components and to prevent external contamination or damage, and may be omitted depending on the configuration and characteristics of the thin film transistor T and the light emitting device OLED1.

제1 절연막(105) 상에는 제2 절연막(106)이 형성된다. 제2 절연막(106)은 하부 구조의 단차를 완화시키기 위한 평탄화막을 포함할 수 있다. 제2 절연막(106)은 투명한 유기물질인 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. A second insulating film 106 is formed on the first insulating film 105 . The second insulating layer 106 may include a planarization layer for alleviating a step difference in the lower structure. The second insulating layer 106 may include, but is not limited to, an organic insulating material including benzocyclobutene (BCB), which is a transparent organic material, and an acryl-based resin.

제2 절연막(106) 상에 애노드전극(111)과 뱅크층(115)이 형성될 수 있다. 뱅크(115)는 에노드전극(111)의 일부를 덮고, 나머지를 노출함으로서 표시영역을 정의할 수 있다. 즉 뱅크(115)는 애노드 전극(111)을 노출하는 개구부(OA1)를 갖을 수 있다. 애노드 전극(111)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ICO(Indium Cerium Oxide), 또는 ZnO와 같이 높은 일 함수를 가져, 투명한 전도성 물질로 형성할 수 있다. An anode electrode 111 and a bank layer 115 may be formed on the second insulating layer 106 . The bank 115 may define a display area by covering a portion of the anode electrode 111 and exposing the rest. That is, the bank 115 may have an opening OA1 exposing the anode electrode 111 . The anode electrode 111 has a high work function, such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), Indium Cerium Oxide (ICO), or ZnO, and is formed of a transparent conductive material. can do.

애노드전극(111)은 제1 절연막(105)와 제2 절연막(106)을 관통하는 콘택홀(CH3)를 통해 트랜지스터의 소스전극(S)과 연결된다. The anode electrode 111 is connected to the source electrode S of the transistor through a contact hole CH3 penetrating the first insulating layer 105 and the second insulating layer 106 .

노출된 애노드 전극(111)과 뱅크(115) 상에 유기발광층(112)과 캐소드전극(113)이 순차 적층된다. 유기발광층(112)은 레드(R), 그린(G), 블루(B), 또는 화이트(W) 중 한 색을 나타내는 발광물질을 가지고, 정공 주입층, 정공 수송층, 전자 수송층, 또는 전자 주입층 중 어느 한 층 이상을 포함할 수 있다. 유기 발광층(112)과 캐소드 전극(113)은 공통층으로써 전면 증착하여 형성될 수 있으나, 이에 한정되는 것은 아니다. An organic light emitting layer 112 and a cathode electrode 113 are sequentially stacked on the exposed anode electrode 111 and the bank 115 . The organic light emitting layer 112 has a light emitting material representing one color of red (R), green (G), blue (B), or white (W), and includes a hole injection layer, a hole transport layer, an electron transport layer, or an electron injection layer. It may include any one or more layers. The organic emission layer 112 and the cathode electrode 113 may be formed by depositing the entire surface as a common layer, but is not limited thereto.

노출된 애노드 전극(111)의 하부에 컬러필터(CF)가 배치될 수 있다. 더 구체적으로, 제1 절연막(105)과 제2 절연막(106) 사이에 컬러필터(CF)가 배치될 수 있다. 즉, 본 발명의 실시예에 따른 유기발광 표시장치는 배면 발광타입일 수 있다. 다만, 본 발명의 실시예에 따른 표시장치는 이에 한정되지 않으며 전면발광 타입의 표시장치 등 통상의 기술자가 적용할 수 있는 다양한 형태의 표시장치에 적용될 수 있다. A color filter CF may be disposed under the exposed anode electrode 111 . More specifically, the color filter CF may be disposed between the first insulating layer 105 and the second insulating layer 106 . That is, the organic light emitting display device according to the embodiment of the present invention may be a bottom emission type. However, the display device according to the embodiment of the present invention is not limited thereto and may be applied to various types of display devices applicable to those of ordinary skill in the art, such as a top emission type display device.

도 6은 본 발명의 제1 실시예에 따른 표시장치에 있어서, 구동 전류(Ids), 화소 전류(Ioled) 및 레터럴 리키지 커런트(Lateral Leakage Current, ILLC)의 흐름을 보여주는 회로도이다. 6 is a circuit diagram illustrating flows of a driving current Ids, a pixel current Ioled, and a Lateral Leakage Current (ILLC) in the display device according to the first embodiment of the present invention.

도 6을 참고하면, 본 발명의 제1 실시예에 따른 표시장치는, 화소가 발광할 때, 유기발광소자(OLED1)의 애노드전극(111)에서 캐소드전극(113)으로 흘러야하는 구동 전류(Ids)의 일부가 공통층인 유기발광층을 타고 이웃하는 발광소자(OLED2)로 유입된다. 이를 레터럴 리키지 커런트(Lateral Leakage Current, ILLC)라고 한다. 레터럴 리키지 커런트(ILLC)는 원치 않은 화소의 발광을 야기하여 컬러의 혼색을 일으킨다. Referring to FIG. 6 , in the display device according to the first embodiment of the present invention, when a pixel emits light, a driving current Ids that should flow from the anode electrode 111 to the cathode electrode 113 of the organic light emitting device OLED1 ) flows into the neighboring light emitting device OLED2 through the organic light emitting layer, which is a common layer. This is called Lateral Leakage Current (ILLC). Lateral leaky current (ILLC) causes unwanted pixel emission, resulting in color mixing.

이하에서는 레터럴 리키지 커런트(ILLC)를 최소화한 제2 실시예에 따른 표시장치에 대하여 설명한다. Hereinafter, a display device according to a second exemplary embodiment in which the lateral leakage current ILLC is minimized will be described.

<제 2 실시예> <Second embodiment>

도 4는 본 발명의 제2 실시예에 따른 표시장치의 표시패널(10)에 구비된 화소(P)의 개략적인 회로도이다. 4 is a schematic circuit diagram of a pixel P provided in a display panel 10 of a display device according to a second exemplary embodiment of the present invention.

이하에서는 도 4를 참조하여, 본 발명의 제2 실시예에 따른 표시장치에 대하여 설명한다. 본 발명의 제2 실시예에 따른 표시장치는 도 4에 도시하지는 않았으나, 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 매트릭스 형태로 배열된 다수의 화소(P)들을 포함한다. 예를 들어, 다수의 화소(P)들은 행 방향 및 행 방향과 교차하는 열 방향을 따라 배열될 수 있다. Hereinafter, a display device according to a second embodiment of the present invention will be described with reference to FIG. 4 . Although not shown in FIG. 4 , the display device according to the second exemplary embodiment of the present invention includes a plurality of pixels P arranged in a matrix in a first direction and a second direction crossing the first direction. For example, the plurality of pixels P may be arranged in a row direction and a column direction crossing the row direction.

본 발명의 제2 실시예에 따른 표시장치의 화소(P)들 각각은 데이터 신호(Vdata)가 공급되는 데이터라인(DL), 기준 전압(Vref)가 공급되는 기준라인(RL), 및 스캔 신호(Vscan)가 공급되는 게이트라인(GL)을 포함하도록 구성된다. 스캔 신호(Vscan)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 신호이다.Each of the pixels P of the display device according to the second embodiment of the present invention includes a data line DL to which a data signal Vdata is supplied, a reference line RL to which a reference voltage Vref is supplied, and a scan signal. It is configured to include the gate line GL to which Vscan is supplied. The scan signal Vscan is a signal swinging between the gate high voltage VGH and the gate low voltage VGL.

화소(P)들 각각은 유기발광소자(OLED1), 구동 소자(DTR), 제1 스위치 소자(ST1), 제2 스위치 소자(ST2), 및 스토리지 커패시터(Cst)를 포함하도록 구성된다. Each of the pixels P is configured to include an organic light emitting device OLED1, a driving device DTR, a first switch device ST1, a second switch device ST2, and a storage capacitor Cst.

유기발광소자(OLED1)는 구동 소자(DTR)의 소스전극에 연결된 소스노드(Ns)와 저전위 구동전원(VSS) 사이에 접속되며, 화소 전류(Ioled)에 따라 발광하는 발광 소자이다. 유기발광소자(OLED1)는 적색, 녹색, 청색, 또는 백색을 나타내도록 구성될 수 있다.The organic light emitting device OLED1 is connected between the source node Ns connected to the source electrode of the driving device DTR and the low potential driving power VSS, and is a light emitting device that emits light according to the pixel current Ioled. The organic light emitting device OLED1 may be configured to display red, green, blue, or white color.

구동 소자(DTR)는 게이트노드(Ng)에 연결된 게이트전극과, 드레인노드(Nd)에 연결된 드레인전극과, 소스노드(Ns)에 연결된 소스전극을 포함한다. 구동 소자(DTR)는 게이트노드-소스노드 간 전압(Vgs)에 따라 구동전류의 크기를 제어하는 구동 소자이다.The driving element DTR includes a gate electrode connected to the gate node Ng, a drain electrode connected to the drain node Nd, and a source electrode connected to the source node Ns. The driving element DTR is a driving element that controls the magnitude of the driving current according to the voltage Vgs between the gate node and the source node.

제1 스위치 소자(ST1)는 게이트라인(GL)과 접속되는 게이트전극과, 데이터 라인(DL)에 접속되는 드레인전극과, 게이트 노드(Ng)에 연결된 소스전극을 포함한다. 제1 스위치 소자(ST1)는 게이트라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온 되어, 데이터 라인(DL)과 게이트 노드(Ng)를 전기적으로 연결함으로써, 데이터 전압(Vdata)을 게이트 노드(Ng)에 인가한다.The first switch element ST1 includes a gate electrode connected to the gate line GL, a drain electrode connected to the data line DL, and a source electrode connected to the gate node Ng. The first switch element ST1 is turned on in response to the scan signal Vscan from the gate line GL, and electrically connects the data line DL and the gate node Ng to thereby increase the data voltage Vdata. is applied to the gate node Ng.

제2 스위치 소자(ST2)는 게이트라인(GL)에 접속되는 게이트전극과, 기준 라인(RL)에 접속되는 드레인전극과, 소스 노드(Ns)에 연결된 소스전극을 포함한다. 제2 스위치 소자(ST2)는 게이트라인(GL)으로부터의 스캔 신호(Vscan)에 응답하여 턴-온 되어, 기준라인(RL)과 소스 노드(Ns)를 전기적으로 연결함으로써, 기준전압(Vref)을 소스 노드(Ns)에 인가한다.The second switch element ST2 includes a gate electrode connected to the gate line GL, a drain electrode connected to the reference line RL, and a source electrode connected to the source node Ns. The second switch element ST2 is turned on in response to the scan signal Vscan from the gate line GL, and electrically connects the reference line RL and the source node Ns, thereby increasing the reference voltage Vref. is applied to the source node Ns.

스토리지 커패시터(Cst)는 게이트노드(Ng)와 소스노드(Ns) 사이에 접속되어, 발광 기간 동안 구동 소자(DTR)의 게이트노드-소스노드 간 전압(Vgs)을 유지시킨다. 게이트노드-소스노드 간 전압(Vgs)이 클수록 구동전류(Ids)커지고 이에 따라 화소(P)의 발광량이 커진다. 다시 말해 게이트노드(Ng)에 인가되는 전압 즉, 데이터전압(Vdata)의 크기에 비례하여 화소(P)의 휘도가 증가한다.The storage capacitor Cst is connected between the gate node Ng and the source node Ns to maintain the gate node-source node voltage Vgs of the driving element DTR during the light emission period. As the voltage Vgs between the gate node and the source node increases, the driving current Ids increases, and accordingly, the amount of light emitted by the pixel P increases. In other words, the luminance of the pixel P increases in proportion to the voltage applied to the gate node Ng, that is, the data voltage Vdata.

서로 이웃하는 복수의 화소(P)들은 적어도 하나의 기준라인(RL)과 연결되도록 구성된다. 예를 들면, 도 4에는 도시되지 않았으나, 4개의 화소(P)들이 하나의 기준라인(RL)을 공유하도록 구성될 수 있다. A plurality of pixels P adjacent to each other are configured to be connected to at least one reference line RL. For example, although not shown in FIG. 4 , four pixels P may be configured to share one reference line RL.

설명의 편의를 위해 데이터라인(DL)을 공유하며 서로 이웃하는 두 화소(P)를 제1 화소(P1), 및 제2 화소(P2)라고 정의한다. 다시 말해, 도 1에서 y축 방향을 따라 서로 이웃하게 배열된 두 화소(P)를 제1 화소(P1), 및 제2 화소(P2)라고 정의한다. For convenience of description, two pixels P that share the data line DL and are adjacent to each other are defined as a first pixel P1 and a second pixel P2 . In other words, two pixels P arranged adjacent to each other along the y-axis direction in FIG. 1 are defined as a first pixel P1 and a second pixel P2 .

제1 화소(P1), 및 제2 화소(P2) 각각에 할당되는 화소 회로를 제1 화소 회로, 및 제2 화소 회로라고 할 때, 본 발명의 제2 실시예에 따른 표시장치의 화소(P)는 제1 화소 회로의 게이트 라인(GL')과 제2 화소 회로의 애노드 전극(111)을 연결하는 저항체(Rp), 및 보조 전극(116)을 더 포함한다. When a pixel circuit allocated to each of the first pixel P1 and the second pixel P2 is referred to as a first pixel circuit and a second pixel circuit, the pixel P of the display device according to the second embodiment of the present invention ) further includes a resistor Rp connecting the gate line GL′ of the first pixel circuit and the anode electrode 111 of the second pixel circuit, and an auxiliary electrode 116 .

보다 구체적으로, 제2 화소 회로의 애노드 전극(111)은 저항체(Rp)와 연결되고, 저항체(Rp)는 보조 전극(116)과 연결이 된다. 그리고 보조 전극은 다시 제1 화소 회로의 게이트라인(GL')과 연결이 된다. 이렇게 제1 화소 회로의 게이트 라인(GL')과 제2 화소 회로의 애노드 전극(111)이 연결된다. More specifically, the anode electrode 111 of the second pixel circuit is connected to the resistor Rp, and the resistor Rp is connected to the auxiliary electrode 116 . The auxiliary electrode is again connected to the gate line GL′ of the first pixel circuit. In this way, the gate line GL′ of the first pixel circuit and the anode electrode 111 of the second pixel circuit are connected.

도 5는 도 4에서 Y영역의 구체적인 적층구조를 나타내는 단면도이다. FIG. 5 is a cross-sectional view showing a specific laminated structure of the Y region in FIG. 4 .

이하 도 5을 참조하여, 본 발명의 제2 실시예에 따른 표시장치의 제2 화소(P2)의 유기발광소자(OLED1), 제2 스위치 소자(ST2)부, 및 제1 화소(P1)의 게이트라인(GL')의 적층구조에 대해 설명한다.5 , the organic light emitting device OLED1 of the second pixel P2 of the display device according to the second exemplary embodiment, the second switch device ST2 unit, and the first pixel P1 of the display device according to the second exemplary embodiment of the present invention are shown. A stacked structure of the gate line GL' will be described.

본 발명의 제2 실시예에 따른 표시장치는 기판상에 표시영역이 정의되고, 제2 화소(P2)의 박막 트랜지스터(T), 유기 발광 소자(OLED1), 제1 절연막(105), 제2 절연막(106), 층간 절연막(104), 광 차단층(101), 버퍼층(102), 컬러필터(CF), 뱅크(115), 제1 화소(P1)의 게이트라인(GL'), 보조 전극(116), 및 저항체(Rp)를 포함한다. In the display device according to the second embodiment of the present invention, a display area is defined on a substrate, the thin film transistor T of the second pixel P2 , the organic light emitting diode OLED1 , the first insulating layer 105 , and the second The insulating layer 106 , the interlayer insulating layer 104 , the light blocking layer 101 , the buffer layer 102 , the color filter CF, the bank 115 , the gate line GL′ of the first pixel P1 , and the auxiliary electrode 116, and a resistor Rp.

먼저, 제2 화소(P2) 영역에 대하여 설명한다. 기판 상에 광차단층(101)이 배치되고, 광차단층(101) 상에 버퍼층이 배치된다. 버퍼층(102) 상에 박막 트렌지스터(ST2)가 배치된다. 박막 트랜지스터(ST2)는 게이트라인(GL에서 분기된 게이트전극(G), 기준라인(RL)에서 분기된 드레인전극(D), 그리고 드레인전극(D)과 소정 간격 이격되어 대향 배치된 소스전극(S)을 포함한다.First, the area of the second pixel P2 will be described. A light blocking layer 101 is disposed on the substrate, and a buffer layer is disposed on the light blocking layer 101 . A thin film transistor ST2 is disposed on the buffer layer 102 . The thin film transistor ST2 includes a gate electrode (G) branched from the gate line (GL), a drain electrode (D) branched from the reference line (RL), and a source electrode (D) spaced apart from the drain electrode (D) to face each other. S) is included.

게이트 전극(G)과 게이트 라인(GL)은 저저항 특성을 갖는 금속물질, 예를 들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리 (Cu), 구리 합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나로 이루어져 단일층 구조를 가질 수도 있으며, 또는 둘 이상의 금속물질로 이루어짐으로써 이중층 또는 삼중층 구조를 가질 수도 있다. 도 5에서는 게이트전극(G)과 게이트 라인(GL)이 단일 층 구조를 갖는 것을 일례로 도시한다.The gate electrode G and the gate line GL are formed of a metal material having a low resistance characteristic, for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), or molybdenum (Mo). MoTi) may have a single-layer structure, or may have a double-layer or triple-layer structure by being made of two or more metal materials. In FIG. 5 , the gate electrode G and the gate line GL have a single-layer structure as an example.

게이트전극(G) 아래에는 활성층(A)이 형성된다. 활성층(A)과 게이트전극(GL) 사이에는 게이트 절연막(GI)가 배치된다. 활성층(A)은 반도체를 포함하는 채널로서, 게이트전극(G)에 인가되는 전압에 따라 전류가 드레인전극(D)에서 소스전극(S)으로 흐를 수 있게 한다. 활성층(A)은 비정질 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등으로 이루어지거나 산화물 반도체를 포함하여 이루어질 수 있으나 이에 한정되는 것은 아니다. 게이트 절연막(GI)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기 절연물질로 형성할 수 있으나 이에 한정되는 것은 아니다. An active layer (A) is formed under the gate electrode (G). A gate insulating layer GI is disposed between the active layer A and the gate electrode GL. The active layer (A) is a channel including a semiconductor, and allows current to flow from the drain electrode (D) to the source electrode (S) according to the voltage applied to the gate electrode (G). The active layer (A) may be made of amorphous silicon, polycrystalline silicon, single crystal silicon, or the like, or may include an oxide semiconductor, but is not limited thereto. The gate insulating layer GI may be formed of an inorganic insulating material including silicon nitride (SiNx) and silicon oxide (SiO2), but is not limited thereto.

기판 상에 게이트전극(G)을 덮는 층간 절연막(104)이 형성된다. 층간 절연막(104)은 무기절연물질인 산화실리콘 (SiO2) 또는 질화 실리콘(SiNx)으로 이루어질 수 있으나 이에 한정되는 것은 아니다. An interlayer insulating film 104 covering the gate electrode G is formed on the substrate. The interlayer insulating layer 104 may be formed of silicon oxide (SiO2) or silicon nitride (SiNx), which are inorganic insulating materials, but is not limited thereto.

층간 절연막(104) 상에 소스전극(S)과 드레인전극(D)이 게이트 전극(G)을 사이에 두고 소정 간격 이격되어 대향 배치된다. 층간 절연막(104)은 게이트전극(G)과 소스전극(S), 및 드레인전극(D) 사이에서 게이트전극(G)과 소스전극(S) 및 드레인전극(D)을 서로 절연시키는 역할을 한다.On the interlayer insulating layer 104 , the source electrode S and the drain electrode D are disposed to face each other with the gate electrode G interposed therebetween. The interlayer insulating layer 104 serves to insulate the gate electrode G, the source electrode S, and the drain electrode D from each other between the gate electrode G, the source electrode S, and the drain electrode D. .

소스전극(S)은 층간 절연막(104)을 관통하는 콘택홀(CH1)을 통해 활성층(A)과 연결된다. 드레인전극(D)은 층간 절연막(104)을 관통하는 콘택홀(CH2)를 통해 활성층(A)과 연결된다. The source electrode S is connected to the active layer A through a contact hole CH1 penetrating the interlayer insulating layer 104 . The drain electrode D is connected to the active layer A through a contact hole CH2 penetrating the interlayer insulating layer 104 .

박막 트랜지스터(T) 상에 제1 절연막(105), 및 제2 절연막(106)을 포함하는 절연층이 배치될 수 있다.An insulating layer including a first insulating layer 105 and a second insulating layer 106 may be disposed on the thin film transistor T.

더 구체적으로, 박막 트랜지스터(T) 상에 제1 절연막(105)이 배치될 수 있다. 제1 절연막(105)은 실리콘산화물(SiOx), 실리콘질화물(SiNx)과 같은 무기절연층으로 구성된 패시베이션일 수 있다. 패시베이션층은 구성요소들 사이의 불필요한 전기적 연결을 막고 외부로부터의 오염이나 손상 등을 막는 역할을 할 수 있으며, 박막 트랜지스터(T) 및 발광소자(OLED1)의 구성 및 특성에 따라서 생략할 수도 있다. More specifically, the first insulating layer 105 may be disposed on the thin film transistor T. The first insulating layer 105 may be a passivation formed of an inorganic insulating layer such as silicon oxide (SiOx) or silicon nitride (SiNx). The passivation layer may serve to prevent unnecessary electrical connection between components and to prevent external contamination or damage, and may be omitted depending on the configuration and characteristics of the thin film transistor T and the light emitting device OLED1.

제1 절연막(105) 상에는 제2 절연막(106)이 형성된다. 제2 절연막(106)은 하부 구조의 단차를 완화시키기 위한 평탄화막을 포함할 수 있다. 제2 절연막(106)은 투명한 유기물질인 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. A second insulating film 106 is formed on the first insulating film 105 . The second insulating layer 106 may include a planarization layer for alleviating a step difference in the lower structure. The second insulating layer 106 may include, but is not limited to, an organic insulating material including benzocyclobutene (BCB), which is a transparent organic material, and an acryl-based resin.

제2 절연막(106) 상에 애노드전극(111)과 뱅크층(115)이 형성될 수 있다. 보다 구체적으로, 제2 절연막(106) 상에 애노드전극(111)이 배치될 수 있다. 뱅크(115)는 제2 절연막(106) 상에 애노드전극(111)을 덮도록 형성될 수 있다. 뱅크(115)는 에노드전극(111)의 일부를 덮고, 나머지를 노출함으로서 표시영역을 정의할 수 있다. 즉 뱅크(115)는 애노드 전극(111)을 노출하는 개구부(OA2)를 갖을 수 있다. 애노드 전극(111)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ICO(Indium Cerium Oxide), 또는 ZnO와 같이 높은 일 함수를 가져, 투명한 전도성 물질로 형성할 수 있다. An anode electrode 111 and a bank layer 115 may be formed on the second insulating layer 106 . More specifically, the anode electrode 111 may be disposed on the second insulating layer 106 . The bank 115 may be formed on the second insulating layer 106 to cover the anode electrode 111 . The bank 115 may define a display area by covering a portion of the anode electrode 111 and exposing the rest. That is, the bank 115 may have an opening OA2 exposing the anode electrode 111 . The anode electrode 111 has a high work function, such as Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Indium Tin Zinc Oxide (ITZO), Indium Cerium Oxide (ICO), or ZnO, and is formed of a transparent conductive material. can do.

애노드전극(111)은 제1 절연막(105)와 제2 절연막(106)을 관통하는 콘택홀(CH3)를 통해 박막 트랜지스터(T)의 소스전극(S)과 연결된다. The anode electrode 111 is connected to the source electrode S of the thin film transistor T through a contact hole CH3 penetrating the first insulating layer 105 and the second insulating layer 106 .

제1 화소(P1) 영역의 적층 구조에 대해 설명한다. 제2 화소(P2) 영역의 적층 구조와 비교하여 가지는 차이점을 중심으로 설명한다. A stacked structure of the first pixel P1 region will be described. Differences compared with the stacked structure of the second pixel P2 region will be mainly described.

버퍼층(102) 상에 제1 화소(P1)에 스캔 신호를 공급하는 게이트라인(GL')이 배치된다. 게이트 라인(GL')과 버퍼층(102) 사이에는 게이트 절연막(103)이 형성될 수 있다. 게이트라인(GL') 상에는 층간절연막(104), 제1 절연막(105), 및 제2 절연막(106)이 순차 적층될 수 있다. A gate line GL′ for supplying a scan signal to the first pixel P1 is disposed on the buffer layer 102 . A gate insulating layer 103 may be formed between the gate line GL′ and the buffer layer 102 . An interlayer insulating layer 104 , a first insulating layer 105 , and a second insulating layer 106 may be sequentially stacked on the gate line GL′.

제2 절연막(106) 상에는 보조 전극(116)이 형성될 수 있다. 보조 전극(116) 상에는 보조 전극(116)을 덮으며, 보조 전극(116)의 일부를 노출하는 개구부를 갖는 뱅크(115)가 형성될 수 있다. 보조전극(116)은 애노드 전극(111)과 같은 물질로 형성될 수 있다. An auxiliary electrode 116 may be formed on the second insulating layer 106 . A bank 115 may be formed on the auxiliary electrode 116 to cover the auxiliary electrode 116 and have an opening exposing a portion of the auxiliary electrode 116 . The auxiliary electrode 116 may be formed of the same material as the anode electrode 111 .

보조전극(116)은 층간절연막(104), 제1 절연막(105), 및 제2 절연막(106)을 관통하는 콘택홀(CH4)를 통하여 제1 화소(P1)의 게이트라인(GL')과 연결된다. The auxiliary electrode 116 is connected to the gate line GL′ of the first pixel P1 through a contact hole CH4 passing through the interlayer insulating layer 104 , the first insulating layer 105 , and the second insulating layer 106 . Connected.

노출된 애노드 전극(111)과 노출된 보조전극(116), 그리고 뱅크(115) 상에 유기발광층(112)과 캐소드전극(113)이 순차 적층된다. 유기발광층(112)은 레드(R), 그린(G), 블루(B), 또는 화이트(W) 중 한 색을 나타내는 유기발광물질을 가지고, 도면에는 도시하지 않았지만 정공 주입층, 정공 수송층, 전자 수송층, 또는 전자 주입층 중 어느 한 층 이상을 더 포함할 수 있다. 유기 발광층(112)과 캐소드 전극(113)은 공통층으로써 전면 증착하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 제1 화소(P1)와 제2 화소(P2)에서 도면부호가 같은 각 구성은 서로 연결된 층이다. An organic light emitting layer 112 and a cathode electrode 113 are sequentially stacked on the exposed anode electrode 111 , the exposed auxiliary electrode 116 , and the bank 115 . The organic light emitting layer 112 has an organic light emitting material representing one color of red (R), green (G), blue (B), or white (W), and although not shown in the drawing, a hole injection layer, a hole transport layer, an electron It may further include one or more layers of a transport layer or an electron injection layer. The organic light emitting layer 112 and the cathode electrode 113 may be formed by depositing the entire surface as a common layer, but is not limited thereto. In the first pixel P1 and the second pixel P2 , each component having the same reference numeral is a layer connected to each other.

노출된 애노드 전극(111)의 하부에 컬러필터(CF)가 배치될 수 있다. 더욱 구체적으로, 제1 절연막(105)과 제2 절연막(106) 사이에 컬러필터(CF)가 배치될 수 있다. 즉, 본 발명의 실시예에 따른 유기발광 표시장치는 배면 발광타입일 수 있다. 다만, 본 발명의 실시예에 따른 표시장치는 이에 한정되지 않으며 전면발광 타입의 표시장치 등 통상의 기술자가 적용할 수 있는 다양한 형태의 표시장치에 적용될 수 있다. A color filter CF may be disposed under the exposed anode electrode 111 . More specifically, the color filter CF may be disposed between the first insulating layer 105 and the second insulating layer 106 . That is, the organic light emitting display device according to the embodiment of the present invention may be a bottom emission type. However, the display device according to the embodiment of the present invention is not limited thereto and may be applied to various types of display devices applicable to those of ordinary skill in the art, such as a top emission type display device.

애노드전극(111)은 공통층인 유기발광층(112)과 연결되고, 유기발광층(112)은 보조전극(116)과 연결되며, 보조전극(116)은 제1 화소(P1)의 게이트라인(GL')과 연결된다. 여기서 도 4의 저항체(Rp)는 애노드전극(111)과 보조전극(116)을 이어주는 공통층인 유기발광층(112)이다. The anode electrode 111 is connected to the organic light emitting layer 112 which is a common layer, the organic light emitting layer 112 is connected to the auxiliary electrode 116 , and the auxiliary electrode 116 is connected to the gate line GL of the first pixel P1 . ') is associated with Here, the resistor Rp of FIG. 4 is an organic light emitting layer 112 that is a common layer connecting the anode electrode 111 and the auxiliary electrode 116 .

더 정확히는, 도 1에서 데이터라인(DL)을 공유하며 서로 이웃하는 두 화소(P)인 제1 화소(P1), 및 제2 화소(P2)에 있어서, 제1 화소(P1)의 게이트라인(GL')과 제2 화소(P2)의 애노드전극(111)이 유기발광층(112)과 보조전극(116)을 통해 이어지는 것이다. More precisely, in the first pixel P1 and the second pixel P2, which are two pixels P that are adjacent to each other and share the data line DL in FIG. 1 , the gate line ( GL′) and the anode electrode 111 of the second pixel P2 are connected through the organic light emitting layer 112 and the auxiliary electrode 116 .

본 발명의 제2 실시예에 따른 표시장치는 게이트라인(GL)의 게이트 로우 전압(VGL)이 캐소드전극(113)의 전압보다 낮은 전압 값을 가진다. 제2 화소(P2)로부터 이웃하는 유기발광소자(OLED2)로 유입되던 레터럴 리키지 커런트(ILLC)의 일부가 전위가 더 낮은 제1 화소(P1)의 게이트라인(GL')로 흐르게 하여 레터럴 리키지 커런트(ILLC')를 감소시킬 수 있다. In the display device according to the second exemplary embodiment of the present invention, the gate low voltage VGL of the gate line GL has a voltage value lower than the voltage of the cathode electrode 113 . A portion of the lateral leakage current ILLC flowing from the second pixel P2 to the neighboring organic light emitting diode OLED2 flows to the gate line GL′ of the first pixel P1 having a lower potential, resulting in a letter It is possible to reduce the crude leak current (ILLC').

이하에서는 도 6 내지 도 8을 참조하여 레터럴 리키지 커런트(ILLC)를 저감시키는 원리에 대해 자세히 설명한다. Hereinafter, a principle of reducing the lateral leakage current ILLC will be described in detail with reference to FIGS. 6 to 8 .

도 6은 본 발명의 제1 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트(ILLC)가 유입되는 것을 나타내낸 회로도이다. 6 is a circuit diagram illustrating that a lateral leakage current ILLC flows into a neighboring pixel in the display device according to the first embodiment of the present invention.

도 7은 본 발명의 제2 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트(ILLC)가 유입되는 것을 저감시키는 원리를 나타낸 회로도이다. 7 is a circuit diagram illustrating a principle of reducing an inflow of a lateral leakage current ILLC to a neighboring pixel in the display device according to the second embodiment of the present invention.

도 8a는 본 발명의 제1 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트(ILLC)가 유입되는 것을 나타낸 모식도이다. 8A is a schematic diagram illustrating an introduction of a lateral leakage current ILLC into a neighboring pixel in the display device according to the first embodiment of the present invention.

도 8b는 본 발명의 제2 실시예에 따른 표시장치에서 이웃하는 화소로 레터럴 리키지 커런트(ILLC')가 유입되는 것을 저감시키는 원리를 나타낸 모식도이다. 8B is a schematic diagram illustrating a principle of reducing an inflow of a lateral leakage current ILLC' to a neighboring pixel in the display device according to the second embodiment of the present invention.

도 6을 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 화소(P)가 발광할 때, 유기발광소자(OLED1)의 애노드전극(111)에서 캐소드전극(113)으로 흘러야하는 구동 전류(IOLED)의 일부가 공통층인 유기발광층(112)을 타고 이웃하는 발광소자(OLED2)로 유입된다. 이러한 레터럴 리키지 커런트(ILLC)는 원치 않은 화소(P)의 발광을 야기하여 컬러의 혼색을 일으킨다. Referring to FIG. 6 , in the display device according to the first embodiment of the present invention, when the pixel P emits light, a driving current that should flow from the anode electrode 111 to the cathode electrode 113 of the organic light emitting device OLED1 A portion of the (IOLED) flows into the neighboring light emitting device OLED2 via the organic light emitting layer 112 as a common layer. The lateral leakage current ILLC causes unwanted light emission of the pixel P to cause color mixing.

도 7을 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 제2 화소의 애노드전극(111)과 제1 화소의 게이트라인(GL')이 연결된 구조를 갖고, 게이트라인(GL')의 게이트 로우 전압(VGL)을 캐소드전극(113)의 전압보다 낮게 유지한다. 이 경우, 이웃하는 발광소자(OLED2)로 흐르던 레터럴 리키지 커런트(ILLC)의 대부분이 전위가 더 낮은 제1 화소의 게이트라인(GL')으로 흘러가게 된다. 이렇게 레터럴 리키지 커런트(ILLC)가 빠져나갈 수 있는 다른 경로를 만들어 주는 것이다. Referring to FIG. 7 , the display device according to the second embodiment of the present invention has a structure in which the anode electrode 111 of the second pixel and the gate line GL' of the first pixel are connected, and the gate line GL' of the gate low voltage VGL is maintained lower than the voltage of the cathode electrode 113 . In this case, most of the lateral leakage current ILLC flowing to the neighboring light emitting device OLED2 flows to the gate line GL′ of the first pixel having a lower potential. In this way, it creates another path for the lateral leakage current (ILLC) to escape.

도 8a 및 도 8b를 참조하면 이웃하는 유기발광소자(OLED2)로 유입되던 레터럴 리키지 커런트(ILLC)가 제1 화소의 게이트라인(GL')으로 흐르는 전류(Is)와 레터럴 리키지 커런트(ILLC')로 나누어 짐으로써 이웃하는 화소(OLED2)로 유입되는 레터럴 리키지 커런트(ILLC')의 크기가 작아질 수 있다. 따라서 본 발명의 제1 실시예가 가지는 레터럴 리키지 커런트(ILLC)가 야기하는 문제점 예를들어, 화소(P)간 혼색 문제를 해결할 수 있다. Referring to FIGS. 8A and 8B , the lateral leakage current ILLC flowing into the neighboring organic light emitting device OLED2 flows into the gate line GL′ of the first pixel Is and the lateral leakage current By dividing by (ILLC'), the size of the lateral leakage current ILLC' flowing into the neighboring pixel OLED2 may be reduced. Accordingly, a problem caused by the lateral leakage current ILLC of the first embodiment of the present invention, for example, a problem of color mixing between pixels P can be solved.

도 9는 본 발명의 실시예에 따른 표시장치를 시뮬레이션한 결과를 나타낸 그래프이다. 9 is a graph showing a simulation result of a display device according to an embodiment of the present invention.

도 9를 참조하면, 제1 및 제2 스위치 소자(ST1, ST2)에 게이트 하이 전압(VGH)가 인가되어, 제1 및 제2 스위치 소자가 턴-온되는 기간에 구동소자(DTR)의 게이트 노드(Ng)에 데이터 전압(Vdata)이, 소스노드(Ns)에 기준전압(Vref)이 인가된다. 제1 및 제2 스위치 소자(ST1, ST2)가 턴온된 기간동안 게이트노드(Ng)와 소스노드(Ns) 사이에 형성된 스토리지 커패시터(Cst)에 게이트노드-소스노드간 전압(Vgs)이 충전된다. 제1 및 제2 스위치 소자(ST1, ST2)에 게이트 로우 전압(VGL)이 인가되어 제1 및 제2 스위치 소자(ST1, ST2)가 턴-오프된 기간에는 스토리지 커패시터(Cst)에 충전된 전압으로 화소 전류(Ioled)가 유지된다. Referring to FIG. 9 , a gate high voltage VGH is applied to the first and second switch elements ST1 and ST2 to turn on the gate of the driving element DTR during a period in which the first and second switch elements are turned on. The data voltage Vdata is applied to the node Ng and the reference voltage Vref is applied to the source node Ns. The gate node-source node voltage Vgs is charged in the storage capacitor Cst formed between the gate node Ng and the source node Ns during a period in which the first and second switch elements ST1 and ST2 are turned on. . A voltage charged in the storage capacitor Cst during a period in which the gate low voltage VGL is applied to the first and second switch elements ST1 and ST2 and the first and second switch elements ST1 and ST2 are turned off. As a result, the pixel current Ioled is maintained.

본 발명의 제2 실시예에 따른 표시장치의 화소 전류(Ioled')는 본 발명의 제1 실시예에 따른 표시장치의 화소 전류(Ioled)보다 소폭 감소하나 그 변화 범위가 1%이내이다. The pixel current Ioled' of the display device according to the second embodiment of the present invention is slightly reduced than the pixel current Ioled of the display device according to the first embodiment of the present invention, but the change range is within 1%.

반면, 레터럴 리키지 커런트의 경우를 보면, 본 발명의 제1 실시예에 따른 표시장치의 구동전류(ILLC)의 크기 대비, 본 발명의 제2 실시예에 따른 표시장치의 레터럴 리키지 커런트(ILLC')의 크기는 약 60% 감소하였다. On the other hand, in the case of lateral leakage current, compared to the magnitude of the driving current ILLC of the display device according to the first embodiment of the present invention, the lateral leakage current of the display device according to the second embodiment of the present invention. The size of (ILLC') was reduced by about 60%.

도3 및 도5를 참조하면, 본 발명의 제1 실시예에 따른 표시장치의 발광영역의 넓이(OA1)는 본 발명의 제2 실시예에 따른 표시장치의 발광영역의 넓이(OA2)와 같다. 즉 각 실시예들의 개구부(OA1, OA2)의 넓이는 OA1=OA2인 관계를 갖는다. 따라서 본 발명의 제2 실시예에 따른 표시장치는 개구율 감소없이 레터럴 리키지 커런트(ILLC)를 저감시킬 수 있다는 이점을 갖는다. 3 and 5 , the area OA1 of the light emitting area of the display device according to the first embodiment of the present invention is equal to the area OA2 of the light emitting area of the display device according to the second exemplary embodiment of the present invention. . That is, the widths of the openings OA1 and OA2 in each of the embodiments have a relationship of OA1 = OA2. Accordingly, the display device according to the second exemplary embodiment of the present invention has an advantage that the lateral leakage current ILLC can be reduced without reducing the aperture ratio.

도 10은 본 발명의 제2 실시예에 따른 표시장치에서 발광 소자에 흐르는 화소 전류(IOLED)와 구동소자에 흐르는 구동전류(Ids)의 관계를 나타낸 그래프이다. 10 is a graph showing the relationship between the pixel current IOLED flowing through the light emitting device and the driving current Ids flowing through the driving device in the display device according to the second exemplary embodiment of the present invention.

도 11은 본 발명의 제2 실시예에 따른 표시장치에서 발광 소자에 흐르는 화소 전류(IOLED)와 데이터 전압(Vdata)의 관계를 나타낸 그래프이다. 11 is a graph illustrating a relationship between a pixel current (IOLED) flowing through a light emitting device and a data voltage (Vdata) in the display device according to the second exemplary embodiment of the present invention.

도 12는 본 발명의 제2 실시예에 따른 표시장치에서 구동 소자에 흐르는 구동 전류(Ids)와 게이트전극-소스전극 간 전압(Vgs)의 관계를 나타낸 그래프이다. 12 is a graph illustrating a relationship between a driving current (Ids) flowing through a driving element and a gate electrode-source electrode voltage (Vgs) in the display device according to the second embodiment of the present invention.

일반적인 화소 회로에서, 구동소자(DTR)가 저전류 영역에서 구동될 때, 전류의 분포가 고르지 못해 균일하지 않은 휘도를 갖게 될 수 있다. 또 저전류 영역에서 구동전류(Ids)과 게이트전극-소스전극 간 전압(Vds)의 관계가 지수함수관계를 가지므로, 작은 노이즈(noise) 유입에도 출력에 미치는 영향이 클 수 있다. 본 발명의 제2 실시예에 따른 표시장치는 저항체(Rp)를 가지는 새로운 경로(Path)를 형성해줌으로써 이러한 문제를 해결할 수 있다. In a typical pixel circuit, when the driving element DTR is driven in a low current region, the current distribution may be uneven and thus may have non-uniform luminance. In addition, since the relationship between the driving current Ids and the voltage Vds between the gate electrode and the source electrode has an exponential function in the low current region, even a small noise may have a large effect on the output. The display device according to the second embodiment of the present invention can solve this problem by forming a new path having the resistor Rp.

도 10을 참조하면, 저항체(Rp)가 없는 경우, 즉 그래프에서 저항체(Rp)의 저항이 무한대(Rp=inf)인 경우보다 저항체(Rp)가 있는 경우 예를 들어, 10 MΩ인 경우에 요구되는 구동전류(Ids)가 더 크다. 저전류 영역에 속하는 전류가 저항체(Rp)를 타고 게이트라인(GL')쪽으로 형성된 경로(Path)로 흐르기 때문이다. Referring to FIG. 10, when there is no resistor Rp, that is, when there is a resistor Rp rather than when the resistance of the resistor Rp is infinite (Rp = inf) in the graph, for example, 10 MΩ is required. The resulting driving current Ids is larger. This is because the current belonging to the low current region flows through the resistor Rp through the path formed toward the gate line GL′.

도 11을 참조하면, 요구되는 구동 전류(Ids)가 커짐에 따라 요구되는 데이터 전압(Vdata)의 크기도 더 커진다. 즉, 그래프에서 저항체(Rp)의 저항이 무한대인 경우보다, 저항체(Rp)의 저항이 10 MΩ인 경우 요구되는 데이터전압(Vdata)의 크기가 더 커진다. Referring to FIG. 11 , as the required driving current Ids increases, the size of the required data voltage Vdata also increases. That is, in the graph, when the resistance of the resistor Rp is 10 MΩ, the required data voltage Vdata becomes larger than when the resistance of the resistor Rp is infinite.

도 12를 참조하면, 기존에 구동 영역은 표에서 Mixed 영역부터 시작하였다. 본 발명의 제2 실시예에 따른 표시장치와 같이 저항체(Rp)를 추가하여 새로운 경로(Path) 형성하게 되면, 구동 영역이 그래프상 우측으로 시프팅(shifting)되어 형성된다. 즉, 구동영역의 시작 지점이 Mixed 영역을 벗어난 영역부터 시작하게 된다. 발광 소자 구동에 요구되는 데이터 전압(Vdata)의 크기가 커짐에 따라, 구동전극의 게이트전극-소스전극 간 전압(Vgs)도 커지게 되고, 구동 영역의 시작 지점에 해당하는 게이트전극-소스전극 간 전압(Vgs)이 더 커지게 된다. Referring to FIG. 12 , the conventional driving region starts from the Mixed region in the table. When a new path is formed by adding the resistor Rp as in the display device according to the second embodiment of the present invention, the driving region is shifted to the right on the graph. That is, the starting point of the driving region starts from the region out of the mixed region. As the size of the data voltage Vdata required for driving the light emitting device increases, the voltage Vgs between the gate electrode and the source electrode of the driving electrode also increases, and between the gate electrode and the source electrode corresponding to the starting point of the driving region. The voltage Vgs becomes larger.

도 12에서 Mixed 영역은 신호의 산포도가 매우 큰 곳으로, 이 영역에서의 휘도는 불균일할 수 있다. 또 해당 영역에서 구동전류(Ids)과 게이트전극-소스전극 간 전압(Vds)의 관계가 지수함수관계를 가지므로, 작은 노이즈(noise) 유입에도 출력에 미치는 영향이 클 수 있다. 따라서 본 발명의 제2 실시예에 따른 표시장치와 같이, 저항체(Rp)를 이용하여 저전류영역에 해당하는 전류가 빠져나갈 경로(Path)를 형성해주게 되면, 요구되는 구동전류(Ids)의 크기가 더 커지고, 이에 따라 요구되는 데이터전압(Vdata) 값도 커지며, 결과적으로 구동영역에 해당하는 게이트전극-소스전극 간 전압(Vgs)의 범위가 Mixed 영역 밖으로 시프팅된다. 본 발명의 제2 실시예에 따른 표시장치는, 발광소자의 구동영역을 신호의 산포도가 크고 지수함수형태의 그래프를 가지는 Mixed 영역 밖으로 시프팅함으로써, 휘도의 균일도를 향상시킬 수 있고, 노이즈에 의한 영향을 줄일 수 있다는 이점을 가진다. In FIG. 12 , the mixed region has a very large signal dispersion, and luminance in this region may be non-uniform. Also, since the relationship between the driving current Ids and the voltage Vds between the gate electrode and the source electrode in the corresponding region has an exponential relationship, even a small noise may have a large effect on the output. Therefore, as in the display device according to the second exemplary embodiment of the present invention, when a path through which a current corresponding to a low current region is formed is formed using a resistor Rp, the size of the required driving current Ids becomes larger, and accordingly the required data voltage Vdata also increases, and as a result, the range of the gate electrode-source electrode voltage Vgs corresponding to the driving region is shifted out of the mixed region. In the display device according to the second embodiment of the present invention, the uniformity of luminance can be improved by shifting the driving region of the light emitting device out of the mixed region having a large signal scattering degree and an exponential function graph. It has the advantage of reducing the impact.

G : 소스 전극 S : 소스 전극
D : 드레인 전극 DTR : 구동 소자
ST1 : 제1 스위치 소자 ST2 : 제2 스위치 소자
VGH : 게이트 하이 전압 VGL : 게이트 로우 전압
DL : 데이터라인 GL : 게이트라인
P : 화소 111 : 애노드 전극
112 : 유기발광층 113 : 캐소드 전극
116 : 보조전극G: source electrode S: source electrode
D: drain electrode DTR: driving element
ST1: 1st switch element ST2: 2nd switch element
VGH : Gate high voltage VGL : Gate low voltage
DL: data line GL: gate line
P: pixel 111: anode electrode
112: organic light emitting layer 113: cathode electrode
116: auxiliary electrode

Claims (15)

게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 스캔 신호가 인가되는 게이트 라인;
소정의 기준 전압이 인가되는 기준 전압 라인;
데이터 전압이 인가되는 데이터 라인;
픽셀 구동 전압이 인가되는 제1 전원 노드;
저전위 전원 전압이 인가되는 제2 전원 노드; 및
상기 게이트 라인, 상기 데이터 라인, 상기 기준 전압 라인, 상기 제1 전원 노드, 및 상기 제2 전원 노드에 각각 연결된 화소 회로를 다수 포함하고,
상기 다수의 화소 회로는 상기 데이터 라인을 공유하며 이웃하는 제1 화소 회로, 및 제2 화소 회로를 포함하며,
상기 다수의 화소 회로 각각은,
애노드 전극과, 상기 제2 전원 노드에 연결된 캐소드 전극을 갖는 발광 소자;
상기 제1 전원 노드와, 상기 발광 소자의 애노드 전극 사이에 연결되어 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자;
상기 스캔 신호의 게이트 하이 전압에 따라 턴-온되어 상기 데이터 라인과 상기 구동 소자의 게이트 전극을 연결하는 제1 스위치 소자;
상기 스캔 신호의 게이트 하이 전압에 따라 턴-온되어 상기 기준 라인과 상기 발광 소자의 애노드 전극을 연결하는 제2 스위치 소자;
상기 애노드 전극과 연결된 저항체; 및
상기 저항체와 연결된 보조 전극을 포함하고,
상기 제1 화소 회로의 상기 게이트 라인은 상기 제2 픽셀 회로의 상기 보조 전극과 연결된 유기발광 표시장치.
a gate line to which a scan signal swinging between a gate high voltage and a gate low voltage is applied;
a reference voltage line to which a predetermined reference voltage is applied;
a data line to which a data voltage is applied;
a first power node to which a pixel driving voltage is applied;
a second power node to which a low potential power voltage is applied; and
a plurality of pixel circuits respectively connected to the gate line, the data line, the reference voltage line, the first power node, and the second power node;
The plurality of pixel circuits includes a first pixel circuit and a second pixel circuit that are adjacent to each other and share the data line,
Each of the plurality of pixel circuits,
a light emitting device having an anode electrode and a cathode electrode connected to the second power node;
a driving device connected between the first power node and the anode electrode of the light emitting device to supply a current to the light emitting device according to a gate-source voltage;
a first switch element turned on according to a gate high voltage of the scan signal to connect the data line and a gate electrode of the driving element;
a second switch device that is turned on according to a gate high voltage of the scan signal to connect the reference line and the anode electrode of the light emitting device;
a resistor connected to the anode electrode; and
an auxiliary electrode connected to the resistor;
The gate line of the first pixel circuit is connected to the auxiliary electrode of the second pixel circuit.
 제 1 항에 있어서,
상기 게이트 로우 전압은 상기 저전위 전원 전압보다 낮은 유기발광 표시장치.
The method of claim 1,
and the gate low voltage is lower than the low potential power voltage.
 제 1 항에 있어서,
상기 발광 소자는 유기 발광층을 더 포함하고,
상기 저항체는 상기 유기 발광층을 포함하는 유기발광 표시장치.
The method of claim 1,
The light emitting device further comprises an organic light emitting layer,
and the resistor includes the organic light emitting layer.
 제 3 항에 있어서,
상기 유기 발광층은 유기 발광 물질을 가지고, 정공 주입층, 정공 수송층, 전자 주입층, 또는 전자 수송층 중 어느 한 층 이상을 더 포함하는 유기발광 표시장치.
4. The method of claim 3,
The organic light emitting layer includes an organic light emitting material and further includes at least one of a hole injection layer, a hole transport layer, an electron injection layer, and an electron transport layer.
 제 1 항에 있어서,
상기 보조 전극은 상기 애노드 전극과 같은 물질을 포함하는 유기발광 표시장치.
The method of claim 1,
The auxiliary electrode includes the same material as the anode electrode.
 데이터 라인을 공유하고, 게이트 라인을 사이에 두고 이웃하는 제1 화소와 제2 화소;
소스 전극, 드레인 전극, 및 게이트 전극을 가지는 제1 화소의 스위칭 소자;
상기 스위칭 소자를 덮는 절연층;
상기 절연층 상에 배치되는 제1 화소의 애노드 전극, 및 제2 화소의 보조 전극;
상기 애노드 전극과 상기 보조 전극 상에 배치되어 상기 애노드 전극과 상기 보조 전극의 일부를 노출하는 뱅크; 및
상기 뱅크상에 배치되며 상기 노출된 애노드 전극 및 상기 보조 전극을 덮는 유기 발광층; 을 포함하고,
상기 애노드 전극은 상기 소스 전극과 연결되고,
상기 보조 전극은 상기 제1 화소의 게이트 라인과 연결되며,
상기 보조 전극과 상기 애노드 전극은 상기 유기발광층을 통해 연결된 유기발광 표시장치.
first and second pixels sharing a data line and adjacent to each other with a gate line interposed therebetween;
a switching element of the first pixel having a source electrode, a drain electrode, and a gate electrode;
an insulating layer covering the switching element;
an anode electrode of a first pixel and an auxiliary electrode of a second pixel disposed on the insulating layer;
a bank disposed on the anode electrode and the auxiliary electrode to expose a portion of the anode electrode and the auxiliary electrode; and
an organic light emitting layer disposed on the bank and covering the exposed anode electrode and the auxiliary electrode; including,
The anode electrode is connected to the source electrode,
the auxiliary electrode is connected to the gate line of the first pixel;
The auxiliary electrode and the anode electrode are connected through the organic light emitting layer.
 제 6 항에 있어서,
상기 유기 발광층은
유기 발광 물질을 가지며, 전자 주입층, 전자 수송층, 정공 수송층, 또는 정공 주입층 중 어느 한 층 이상을 더 포함하는 유기발광 표시장치.
7. The method of claim 6,
The organic light emitting layer
An organic light emitting display device having an organic light emitting material and further comprising at least one of an electron injection layer, an electron transport layer, a hole transport layer, and a hole injection layer.
 제 7 항에 있어서,
상기 유기 발광물질, 상기 전자 주입층, 상기 전자 수송층, 상기 정공 수송층, 또는 상기 정공 주입층 중 적어도 어느 한 항은 전면 증착된 유기발광 표시장치.
8. The method of claim 7,
At least one of the organic light emitting material, the electron injection layer, the electron transport layer, the hole transport layer, and the hole injection layer is deposited over the entire surface of the organic light emitting display device.
 제 6 항에 있어서,
상기 보조 전극은 상기 애노드 전극과 같은 물질을 포함하는 유기발광 표시장치.
7. The method of claim 6,
The auxiliary electrode includes the same material as the anode electrode.
 제 6 항에 있어서,
상기 스위칭 소자는 게이트 절연막을 사이에 두고 상기 게이트 전극 아래에 배치된 활성층을 더 포함하고,
상기 게이트 전극 상에는 층간 절연막이 배치되며,
상기 소스 전극과 상기 드레인 전극은,
상기 층간 절연막 상에 상기 게이트 전극을 사이에 두고 서로 이격 배치되며, 상기 활성층과 연결된 유기발광 표시장치.
7. The method of claim 6,
The switching element further includes an active layer disposed under the gate electrode with a gate insulating film interposed therebetween,
An interlayer insulating film is disposed on the gate electrode,
The source electrode and the drain electrode,
An organic light emitting display device disposed on the interlayer insulating layer to be spaced apart from each other with the gate electrode interposed therebetween and connected to the active layer.
 제 10 항에 있어서,
상기 소스 전극은 상기 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 활성층과 연결되고,
상기 드레인 전극은 상기 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 활성층과 연결된 유기발광 표시장치.
11. The method of claim 10,
the source electrode is connected to the active layer through a first contact hole penetrating the interlayer insulating layer;
The drain electrode is connected to the active layer through a second contact hole penetrating the interlayer insulating layer.
 제 10 항에 있어서,
상기 애노드 전극은,
상기 절연층을 관통하는 제3 콘택홀을 통해 상기 소스 전극과 연결되고,
상기 보조 전극은,
상기 층간 절연막, 및 상기 절연층을 관통하는 제4 콘택홀을 통해 상기 제1 화소의 게이트 라인과 연결된 유기발광 표시장치.
11. The method of claim 10,
The anode electrode is
connected to the source electrode through a third contact hole penetrating the insulating layer;
The auxiliary electrode is
The organic light emitting diode display is connected to the gate line of the first pixel through the interlayer insulating layer and a fourth contact hole penetrating the insulating layer.
 제 6 항에 있어서,
상기 스위칭 소자 아래에 배치된 광차단층; 및
상기 스위칭 소자와 상기 광차단층 사이에 배치된 버퍼층을 더 포함하는 유기발광 표시장치.
7. The method of claim 6,
a light blocking layer disposed under the switching element; and
and a buffer layer disposed between the switching element and the light blocking layer.
 제 6 항에 있어서,
상기 절연층은
무기 물질을 포함하는 제 1 절연막; 및
상기 제1 절연막 상에 배치되는 유기 물질을 포함하는 제2 절연막을 포함하는 유기발광 표시장치.
7. The method of claim 6,
The insulating layer is
a first insulating film including an inorganic material; and
and a second insulating layer including an organic material disposed on the first insulating layer.
 제 14 항에 있어서,
상기 제2 절연막은 하부 단차를 완화시키는 평탄화막을 포함하는 유기발광 표시장치.15. The method of claim 14,
and the second insulating layer includes a planarization layer for alleviating a lower step difference.
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