KR20210083008A - Pixel array panel and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 엑스레이(X-ray; 방사선)의 투과량을 검출하는 디지털 엑스레이 검출장치(Digital X-ray Detector; DXD)에 구비되는 어레이 패널 및 이의 제조방법에 관한 것이다.The present invention relates to an array panel provided in a digital X-ray detector (DXD) for detecting a transmission amount of X-rays (X-rays; radiation) and a method for manufacturing the same.
엑스레이(X-ray; 방사선)는 투과성을 갖는 전자기파이다. 이러한 엑스레이의 투과량은 객체(object) 내부의 밀도에 대응한다. 이에, 엑스레이 영상은 의료, 보안 및 산업 등의 분야에서 널리 이용되고 있다. 특히, 엑스레이 영상은 의료 분야에서 진단의 기본 도구로 빈번하게 사용되고 있다.X-rays (radiation) are electromagnetic waves having transparency. The amount of transmission of these X-rays corresponds to the density inside the object. Accordingly, X-ray images are widely used in fields such as medical care, security and industry. In particular, X-ray images are frequently used as a basic tool for diagnosis in the medical field.
기존의 엑스레이 영상은 감광성재료로 이루어진 필름을 마련하고, 객체를 투과한 엑스레이에 필름을 노출시킨 후, 필름의 영상을 인화지에 전사하는 과정으로 제공되었다. 이 경우, 인화과정으로 인해 영상정보의 실시간 제공이 불가능한 문제점 및 필름의 장시간 보관 및 보존이 불가능함에 의해 영상정보가 용이하게 손실되는 문제점이 있다. Existing X-ray images were provided by preparing a film made of a photosensitive material, exposing the film to X-rays passing through an object, and then transferring the image of the film to photo paper. In this case, there is a problem in that it is impossible to provide real-time image information due to the printing process, and there is a problem in that image information is easily lost because it is impossible to store and preserve the film for a long time.
최근에는 영상처리 기술 및 반도체 기술의 발달로 인해, 필름을 대체할 수 있는 플랫 패널(flat panel) 구조의 디지털 엑스레이 검출장치가 제시되었다. Recently, due to the development of image processing technology and semiconductor technology, a digital X-ray detection apparatus having a flat panel structure that can replace a film has been proposed.
디지털 엑스레이 검출장치는 평판 형태로 이루어진 어레이 패널을 포함한다. 어레이 패널은 복수의 화소영역에 대응한 복수의 광감지소자와, 복수의 광감지소자에 연결되는 복수의 스위칭 트랜지스터를 포함한다. The digital X-ray detection device includes an array panel in the form of a flat plate. The array panel includes a plurality of photo-sensing elements corresponding to a plurality of pixel regions, and a plurality of switching transistors connected to the plurality of photo-sensing elements.
디지털 엑스레이 검출장치용 어레이 패널은 광감지소자를 포함하고, 광감지소자는 제 1 전극, PIN층 및 제 2 전극을 포함한다.An array panel for a digital X-ray detection device includes a photo-sensing device, and the photo-sensing device includes a first electrode, a PIN layer, and a second electrode.
이러한 디지털 엑스레이 검출장치용 어레이 패널을 제조하는 방법은 제 1 전극을 배치하는 과정과, PIN층을 배치하는 과정과, 제 2 전극을 배치하는 과정을 포함한다. A method of manufacturing such an array panel for a digital X-ray detection device includes a process of arranging a first electrode, a process of arranging a PIN layer, and a process of arranging a second electrode.
여기서, PIN층을 배치하는 과정은 제 1 전극을 덮는 반도체물질막을 패터닝하는 과정을 포함한다. 이때, 반도체물질막은 제 1 전극의 경계에 의한 단차가 전사된 상태이다. 그러므로, 제 1 전극의 경계에 대응한 반도체물질막의 단차를 제거하기 위해, 반도체물질막의 패터닝 과정은 반도체물질막의 두께에 대응하는 식각 세기보다 높은 식각 세기로 실시될 필요가 있다. 즉, 반도체물질막의 패터닝 과정은 오버에칭(OVER ETCHING)으로 실시된다.Here, the process of disposing the PIN layer includes a process of patterning a semiconductor material film covering the first electrode. At this time, the semiconductor material film is in a state in which the step difference by the boundary of the first electrode is transferred. Therefore, in order to remove the step of the semiconductor material layer corresponding to the boundary of the first electrode, the patterning process of the semiconductor material layer needs to be performed with an etching intensity higher than that corresponding to the thickness of the semiconductor material layer. That is, the patterning process of the semiconductor material film is performed by over-etching.
이러한 반도체물질막의 오버에칭으로 인해, 제 1 전극을 지지하는 제 1 보호막이 손상될 수 있는 문제점이 있다.Due to the over-etching of the semiconductor material layer, there is a problem in that the first passivation layer supporting the first electrode may be damaged.
또한, 반도체물질막의 오버에칭으로 인해, 제 1 전극 및 PIN층이 용이하게 손상될 수 있는 문제점이 있다. In addition, due to over-etching of the semiconductor material layer, there is a problem that the first electrode and the PIN layer may be easily damaged.
이러한 제 1 보호막, 제 1 전극 및 PIN층의 손상에 따라 광감지소자의 광전특성이 저하됨으로써, 광감지소자의 신뢰도가 저하되는 문제점이 있다. As the first protective film, the first electrode, and the PIN layer are damaged, the photoelectric characteristics of the photo-sensing device are deteriorated, so that the reliability of the photo-sensing device is deteriorated.
더불어, 제 1 보호막, 제 1 전극 및 PIN층의 손상도 차이로 인해 광감지소자의 광전특성에 대한 균일도가 저하되는 문제점이 있다.In addition, there is a problem in that the uniformity of the photoelectric characteristics of the photo-sensing device is deteriorated due to the difference in the degree of damage of the first protective film, the first electrode, and the PIN layer.
이에 따라, 본 발명은 광감지소자의 신뢰도 및 균일도를 개선할 수 있는 디지털 엑스레이 검출장치용 어레이 패널의 제조 방법 및 이에 의해 제조되는 어레이 패널을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a method of manufacturing an array panel for a digital X-ray detection device capable of improving the reliability and uniformity of a light sensing device, and an array panel manufactured by the method.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention not mentioned may be understood by the following description, and will be more clearly understood by the examples of the present invention. Moreover, it will be readily apparent that the objects and advantages of the present invention may be realized by the means and combinations thereof indicated in the claims.
본 발명의 일 예시는 감지영역에 배치된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널에 있어서, 상기 각 화소영역에 대응한 스위칭 트랜지스터, 상기 스위칭 트랜지스터를 덮는 제 1 보호막 상에 배치되는 제 1 전극, 상기 제 1 전극 상에 배치되는 PIN층, 상기 PIN층 상에 배치되는 제 2 전극, 상기 PIN층 및 상기 제 2 전극을 덮는 제 2 보호막, 및 상기 제 1 보호막 상에 배치되고, 상기 감지영역에 대응하며, 상기 제 1 전극 및 상기 제 2 보호막을 덮는 평탄화막을 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제공한다.An example of the present invention is an array panel for a digital X-ray detection device including a plurality of pixel regions disposed in a sensing region, wherein a switching transistor corresponding to each pixel region and a first protective film covering the switching transistor are disposed. a first electrode, a PIN layer disposed on the first electrode, a second electrode disposed on the PIN layer, a second protective layer covering the PIN layer and the second electrode, and disposed on the first protective layer, Provided is an array panel for a digital X-ray detection device including a planarization layer corresponding to the sensing region and covering the first electrode and the second passivation layer.
이와 같이, 본 발명의 일 예시에 따르면, 제 2 보호막이 제 1 전극과 동일한 패터닝 과정으로 형성됨에 따라, 상기 제 2 보호막은 상기 PIN층 및 상기 제 2 전극만을 덮는 형태로 배치된다. 이에 따라, 제 1 전극의 측면은 제 2 보호막으로 커버되지 않으므로, 제 2 보호막을 덮는 평탄화막과 접한다. As described above, according to an exemplary embodiment of the present invention, as the second passivation layer is formed through the same patterning process as that of the first electrode, the second passivation layer is disposed to cover only the PIN layer and the second electrode. Accordingly, since the side surface of the first electrode is not covered by the second passivation layer, it is in contact with the planarization layer covering the second passivation layer.
상기 디지털 엑스레이 검출장치용 어레이 패널은 제 1 방향의 게이트라인, 제 2 방향의 데이터라인 및 상기 제 2 방향의 바이어스라인을 더 포함한다. 상기 바이어스라인은 상기 평탄화막 상에 배치된다. The array panel for the digital X-ray detection device further includes a gate line in a first direction, a data line in a second direction, and a bias line in the second direction. The bias line is disposed on the planarization layer.
상기 디지털 엑스레이 검출장치용 어레이 패널은 상기 게이트라인의 일단에 연결되는 게이트패드를 더 포함할 수 있다. 상기 게이트패드는 게이트절연막 상에 배치되는 제 1 게이트패드층, 층간절연막 상에 배치되는 제 2 게이트패드층, 및 상기 제 1 보호막 상에 배치되고 바이어스라인과 동일 물질로 이루어진 제 3 게이트패드층을 포함할 수 있다.The array panel for the digital X-ray detection device may further include a gate pad connected to one end of the gate line. The gate pad includes a first gate pad layer disposed on the gate insulating layer, a second gate pad layer disposed on the interlayer insulating layer, and a third gate pad layer disposed on the first passivation layer and made of the same material as the bias line. may include
또한, 상기 디지털 엑스레이 검출장치용 어레이 패널은 상기 데이터라인의 일단에 연결되는 데이터패드를 더 포함할 수 있다. 상기 데이터패드는 상기 층간절연막 상에 배치되는 제 1 데이터패드층, 및 상기 제 1 보호막 상에 배치되고 바이어스라인과 동일 물질로 이루어진 제 2 데이터패드층을 포함할 수 있다.In addition, the array panel for the digital X-ray detection device may further include a data pad connected to one end of the data line. The data pad may include a first data pad layer disposed on the interlayer insulating layer, and a second data pad layer disposed on the first passivation layer and made of the same material as the bias line.
이와 같이, 상기 제 1 전극이 상기 제 2 보호막과 동일한 패터닝 과정으로 형성됨에 따라, 상기 게이트패드 및 상기 데이터패드 각각은 제 1 전극과 동일층에 배치되는 도전층을 포함하지 않을 수 있다. 이로써, 게이트패드 및 데이터패드 각각은 비교적 얇은 적층 두께로 이루어질 수 있으므로, 게이트패드 및 데이터패드 각각에 구동회로부를 본딩하는 공정에서의 공정 오차가 감소될 수 있으며, 그로 인해 디지털 엑스레이 검출장치의 수율이 개선될 수 있다.As such, as the first electrode is formed by the same patterning process as that of the second passivation layer, each of the gate pad and the data pad may not include a conductive layer disposed on the same layer as the first electrode. Accordingly, since each of the gate pad and the data pad may have a relatively thin stacked thickness, a process error in the process of bonding the driving circuit unit to each of the gate pad and the data pad may be reduced, thereby increasing the yield of the digital X-ray detection device. can be improved.
본 발명의 다른 일 예시는 감지영역에 배치된 복수의 화소영역을 포함하는 디지털 엑스레이 검출장치용 어레이 패널을 제조하는 방법에 있어서, 기판 상에 각 화소영역에 대응하는 스위칭 트랜지스터를 배치하는 단계, 상기 스위칭 트랜지스터를 덮는 제 1 보호막을 배치하는 단계, 상기 제 1 보호막 상에 도전재료막을 배치하는 단계, 상기 도전재료막 상에 상기 각 화소영역에 대응하는 PIN층과 제 2 전극을 배치하는 단계, 상기 도전재료막 상에 상기 PIN층과 상기 제 2 전극을 덮는 절연재료막을 배치하는 단계, 상기 도전재료막과 상기 절연재료막을 일괄 패터닝하여, 상기 각 화소영역에 대응하는 제 1 전극, 및 상기 PIN층과 상기 제 2 전극을 덮는 제 2 보호막을 배치하는 단계, 및 상기 제 1 보호막 상에 상기 제 1 전극 및 상기 제 2 보호막을 덮는 평탄화막을 배치하는 단계를 포함하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법을 제공한다.Another embodiment of the present invention is a method of manufacturing an array panel for a digital X-ray detection device including a plurality of pixel regions disposed in a sensing region, comprising: disposing a switching transistor corresponding to each pixel region on a substrate; disposing a first passivation film covering the switching transistor; disposing a conductive material film on the first passivation film; disposing a PIN layer and a second electrode corresponding to the respective pixel regions on the conductive material film; disposing an insulating material film covering the PIN layer and the second electrode on a conductive material film; patterning the conductive material film and the insulating material film collectively to form a first electrode corresponding to each pixel region, and the PIN layer and disposing a second passivation layer covering the second electrode, and disposing a planarization layer covering the first electrode and the second passivation layer on the first passivation layer. provide a way
이와 같이, 상기 도전재료막과 상기 절연재료막을 일괄 패터닝하여 상기 제 1 전극 및 상기 제 2 보호막을 배치함에 따라, 상기 도전재료막과 상기 절연재료막을 별도로 패터닝하는 것에 비해, 마스크 공정수가 감소될 수 있으므로, 제조공정의 용이성 및 제조시간이 개선될 수 있다. In this way, by batch patterning the conductive material film and the insulating material film and disposing the first electrode and the second passivation film, the number of mask steps can be reduced compared to separately patterning the conductive material film and the insulating material film. Therefore, the easiness of the manufacturing process and the manufacturing time can be improved.
또한, 제 1 보호막이 패터닝 공정에 노출되는 횟수가 감소되므로, 제 1 보호막의 손상도가 저감될 수 있다.In addition, since the number of times the first passivation layer is exposed to the patterning process is reduced, the degree of damage to the first passivation layer may be reduced.
그리고, 도전재료막을 패터닝하기 전에 상기 PIN층과 상기 제 2 전극을 배치한다. 이로써, 도전재료막의 패터닝 공정에서 유발된 이물질이 잔류하는 제 1 전극 상에, 상기 PIN층이 배치되는 것이 방지될 수 있다. 즉, 제 1 전극과 PIN층 사이의 계면에 이물질이 배치되는 것이 방지될 수 있으므로, PIN층의 반도체 특성이 개선될 수 있다.Then, before patterning the conductive material film, the PIN layer and the second electrode are disposed. Accordingly, it is possible to prevent the PIN layer from being disposed on the first electrode on which foreign substances induced in the patterning process of the conductive material film remain. That is, since foreign substances can be prevented from being disposed at the interface between the first electrode and the PIN layer, semiconductor characteristics of the PIN layer can be improved.
따라서, 광감지소자의 신뢰도 및 균일도가 향상될 수 있다.Accordingly, reliability and uniformity of the light sensing device may be improved.
본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널의 제조방법은 제 1 보호막 상에 도전재료막을 배치하는 단계, 도전재료막 상에 각 화소영역에 대응하는 PIN층과 제 2 전극을 배치하는 단계, 도전재료막 상에 PIN층과 상기 제 2 전극을 덮는 절연재료막을 배치하는 단계, 도전재료막과 절연재료막을 일괄 패터닝하여, 각 화소영역에 대응하는 제 1 전극, 및 PIN층과 제 2 전극을 덮는 제 2 보호막을 배치하는 단계, 및 제 1 보호막 상에 제 1 전극 및 제 2 보호막을 덮는 평탄화막을 배치하는 단계를 포함한다. A method of manufacturing an array panel for a digital X-ray detection device according to an embodiment of the present invention includes disposing a conductive material film on a first protective film, and disposing a PIN layer and a second electrode corresponding to each pixel area on the conductive material film. disposing a PIN layer and an insulating material film covering the second electrode on the conductive material film, patterning the conductive material film and the insulating material film collectively to form a first electrode corresponding to each pixel region, and a PIN layer and a second electrode layer and disposing a second passivation layer covering the second electrode, and disposing a planarization layer covering the first electrode and the second passivation layer on the first passivation layer.
이와 같이, 제 1 전극 및 제 2 보호막이 도전재료막과 절연재료막에 대한 일괄 패터닝 과정으로 형성됨으로써, 제 1 전극의 측면은 제 2 보호막으로 덮이지 않는다. As described above, since the first electrode and the second protective film are formed through a batch patterning process for the conductive material film and the insulating material film, the side surface of the first electrode is not covered with the second protective film.
그리고, 제 1 전극 및 제 2 보호막이 도전재료막과 절연재료막에 대한 일괄 패터닝 과정으로 형성됨으로써, 제 1 전극 및 제 2 보호막을 각각의 패터닝 과정으로 형성하는 것에 비해 마스크 공정수가 1회 감소될 수 있다. 그러므로, 제조 공정의 용이성이 향상될 수 있다. In addition, since the first electrode and the second protective film are formed by a batch patterning process for the conductive material film and the insulating material film, the number of mask steps can be reduced by one compared to forming the first electrode and the second protective film by each patterning process. can Therefore, the easiness of the manufacturing process can be improved.
이 뿐만 아니라, 제 1 보호막이 패터닝 공정에 노출되는 횟수가 1회로 감소되므로, 제 1 보호막의 손상도가 저감될 수 있다. In addition to this, since the number of times the first passivation layer is exposed to the patterning process is reduced by one, the degree of damage to the first passivation layer can be reduced.
또한, PIN층 및 제 2 전극을 형성한 후에, 도전재료막을 패터닝하여 제 1 전극을 형성함에 따라, 도전재료막의 패터닝에 의한 이물질이 제 1 전극과 PIN층 사이에 잔류하는 것이 방지될 수 있다. 따라서, PIN층의 반도체 특성이 개선될 수 있으므로, 광감지소자의 신뢰도 및 균일도가 향상될 수 있다.In addition, as the first electrode is formed by patterning the conductive material film after the PIN layer and the second electrode are formed, foreign substances due to the patterning of the conductive material film can be prevented from remaining between the first electrode and the PIN layer. Accordingly, since the semiconductor characteristics of the PIN layer can be improved, the reliability and uniformity of the photo-sensing device can be improved.
한편, 제 1 전극 및 제 2 보호막이 도전재료막과 절연재료막에 대한 일괄 패터닝 과정으로 형성됨에 따라, 게이트패드 및 데이터패드 각각은 제 1 전극과 동일층에 배치되는 도전층을 포함하지 않는 구조가 되므로, 비교적 얇은 적층 두께로 마련될 수 있다. 따라서, 게이트패드 및 데이터패드 각각의 본딩 공정에서의 공정 오차가 감소될 수 있으므로, 디지털 엑스레이 검출장치의 수율이 개선될 수 있다.Meanwhile, as the first electrode and the second passivation layer are formed through a batch patterning process for the conductive material layer and the insulating material layer, each of the gate pad and the data pad does not include a conductive layer disposed on the same layer as the first electrode. Therefore, it can be provided with a relatively thin lamination thickness. Accordingly, since a process error in each bonding process of the gate pad and the data pad may be reduced, the yield of the digital X-ray detection apparatus may be improved.
도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.
도 3은 도 2의 어레이 패널 중 일부의 평면에 대한 일 예시를 나타낸 도면이다.
도 4는 도 3의 I-I'를 나타낸 도면이다.
도 5는 도 3의 Ⅱ-Ⅱ'를 나타낸 도면이다.
도 6은 도 3의 Ⅲ-Ⅲ'를 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널을 제조하는 방법을 나타낸 도면이다.
도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c 및 도 14d는 도 7의 각 단계에서의 공정도를 나타낸 도면이다.1 is a view showing an X-ray imaging system according to an embodiment of the present invention.
2 is a view showing the digital X-ray detection apparatus of FIG. 1 according to an embodiment of the present invention.
FIG. 3 is a diagram illustrating an example of a plane of a part of the array panel of FIG. 2 .
FIG. 4 is a diagram illustrating I-I′ of FIG. 3 .
FIG. 5 is a view showing II-II' of FIG. 3 .
FIG. 6 is a view showing III-III' of FIG. 3 .
7 is a view showing a method of manufacturing an array panel for a digital X-ray detection device according to an embodiment of the present invention.
8a, 8b, 8c, 8d, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 12c, 12d , FIGS. 13A, 13B, 14A, 14B, 14C and 14D are diagrams illustrating process diagrams in each step of FIG. 7 .
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.The above-described objects, features and advantages will be described below in detail with reference to the accompanying drawings, and accordingly, those of ordinary skill in the art to which the present invention pertains will be able to easily implement the technical idea of the present invention. In describing the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to refer to the same or similar components.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다. In the following, that an arbitrary component is disposed on the "upper (or lower)" of a component or "upper (or below)" of a component means that any component is disposed in contact with the upper surface (or lower surface) of the component. Furthermore, it may mean that other components may be interposed between the component and any component disposed on (or under) the component.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다. Also, when it is described that a component is "connected", "coupled" or "connected" to another component, the components may be directly connected or connected to each other, but other components are "interposed" between each component. It is to be understood that “or, each component may be “connected,” “coupled,” or “connected” through another component.
이하, 첨부한 도면을 참고로 하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치 및 그에 구비되는 어레이 패널에 대해 설명한다.Hereinafter, a digital X-ray detection apparatus and an array panel provided therein according to an embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 도 1 및 도 2를 참조하여, 엑스레이 영상 시스템 및 그에 구비되는 디지털 엑스레이 검출장치에 대해 설명한다.First, an X-ray imaging system and a digital X-ray detection device provided therein will be described with reference to FIGS. 1 and 2 .
도 1은 본 발명의 일 실시예에 따른 엑스레이 영상 시스템을 나타낸 도면이다. 도 2는 도 1의 디지털 엑스레이 검출장치를 나타낸 도면이다.1 is a view showing an X-ray imaging system according to an embodiment of the present invention. FIG. 2 is a view showing the digital X-ray detection apparatus of FIG. 1 .
도 1에 도시된 바와 같이, 엑스레이 영상 시스템(10)은 소정의 대상 객체(20)의 내부에 관한 엑스레이 영상을 제공하기 위한 것이다. 예시적으로, 대상 객체(20)는 피검 대상인 생체의 일부 또는 검사 대상인 산업공정 산출물의 일부일 수 있다.As shown in FIG. 1 , the
엑스레이 영상 시스템(10)은 엑스레이의 투과량을 검출하는 디지털 엑스레이 검출장치(11), 및 엑스레이(X-ray)를 조사하는 광원장치(12)를 포함한다. 광원장치(12)는 대상 객체(20)를 사이에 두고 디지털 엑스레이 검출장치(11)에 대향하며, 대상 객체(20)를 향하는 방향으로 엑스레이(X-ray)를 조사한다.The
디지털 엑스레이 검출장치(11)는 대상 객체(20)에 대한 엑스레이의 투과량을 검출하기 위한 감지영역을 포함하는 평판 패널 형태로 이루어질 수 있다.The digital
도 2에 도시된 바와 같이, 디지털 엑스레이 검출장치(11)는 감지영역(DA; Detection Area)에 매트릭스 형태로 배열된 복수의 화소영역(PA)을 포함하는 어레이 패널(100)과, 어레이 패널(100)을 구동하는 구동부들(RD, GD, BD, TC)을 포함한다.As shown in FIG. 2 , the digital
어레이 패널(100)을 구동하는 구동부들은 리드아웃구동부(RD; Readout Driver), 게이트구동부(GD; Gate Driver), 바이어스구동부(BD; Bias Driver) 및 타이밍 컨트롤러(TC; Timing Controller)를 포함할 수 있다. 여기서, 리드아웃구동부(RD)에 비해 비교적 간단한 회로로 이루어지는 바이어스구동부(BD)는 리드아웃구동부(RD)에 내장될 수 있다.The drivers driving the
어레이 패널(100)의 각 화소영역(PA)은 광을 감지하는 광감지소자(PD; Photo Diode) 및 광감지소자(PD)와 데이터라인(DL) 사이에 배치되는 스위칭 트랜지스터(ST; Switching Transistor)를 포함한다. Each pixel area PA of the
어레이 패널(100)은 각 화소영역(PA)의 스위칭 트랜지스터(ST)에 연결되는 게이트라인(GL)과 데이터라인(DL), 및 각 화소영역(PA)의 광감지소자(PD)에 연결되는 바이어스라인(BL)을 포함한다.The
예시적으로, 게이트라인(GL)은 감지영역(DA)에 제 1 방향(도 2의 수평방향, 좌우방향)으로 배치될 수 있다. 즉, 게이트라인(GL)은 복수의 화소영역(PA) 중 제 1 방향으로 나란하게 배열된 화소영역들(PA)로 각각 이루어진 수평라인에 대응한다. 이에 따라, 게이트라인(GL)은 복수의 화소영역(PA) 중 제 1 방향으로 나란하게 배열된 화소영역들(PA)의 스위칭 트랜지스터(ST)에 연결된다.For example, the gate line GL may be disposed in the sensing area DA in the first direction (horizontal direction and left/right direction in FIG. 2 ). That is, the gate line GL corresponds to a horizontal line formed of the pixel areas PA arranged in parallel in the first direction among the plurality of pixel areas PA, respectively. Accordingly, the gate line GL is connected to the switching transistor ST of the pixel areas PA arranged in parallel in the first direction among the plurality of pixel areas PA.
데이터라인(DL)은 감지영역(DA)에 제 2 방향(도 2의 수직방향, 상하방향)으로 배치될 수 있다. 즉, 데이터라인(DL)은 복수의 화소영역(PA) 중 제 2 방향으로 나란하게 배열된 화소영역들(PA)로 각각 이루어진 수직라인에 대응한다. 이에 따라, 데이터라인(DL)은 복수의 화소영역(PA) 중 제 2 방향으로 나란하게 배열된 화소영역들(PA)의 스위칭 트랜지스터(ST)에 연결된다.The data line DL may be disposed in the sensing area DA in the second direction (vertical direction and vertical direction in FIG. 2 ). That is, the data line DL corresponds to a vertical line each of the pixel areas PA arranged in parallel in the second direction among the plurality of pixel areas PA. Accordingly, the data line DL is connected to the switching transistor ST of the pixel areas PA arranged in parallel in the second direction among the plurality of pixel areas PA.
바이어스라인(BL)은 감지영역(DA)에 제 2 방향으로 배치될 수 있다. 즉, 바이어스라인(BL)은 복수의 화소영역(PA) 중 제 2 방향으로 나란하게 배열된 화소영역들(PA)로 각각 이루어진 수직라인에 대응한다. 이에 따라, 바이어스라인(BL)은 복수의 화소영역(PA) 중 제 2 방향으로 나란하게 배열된 화소영역들(PA)의 광감지소자(PD)에 연결된다.The bias line BL may be disposed in the sensing area DA in the second direction. That is, the bias line BL corresponds to a vertical line formed of the pixel areas PA arranged in parallel in the second direction among the plurality of pixel areas PA, respectively. Accordingly, the bias line BL is connected to the light sensing device PD of the pixel areas PA arranged in parallel in the second direction among the plurality of pixel areas PA.
그리고, 어레이 패널(100)은 광원장치(도 1의 12)와 마주하는 면에 배치되는 신틸레이터(도 4의 140)를 더 포함할 수 있다. In addition, the
신틸레이터(140)는 광원장치(12)와 광감지소자(PD) 사이에 배치되고, 광원장치(12)로부터 방출된 엑스레이(X-ray)를 가시광선으로 변환하여 광감지소자(PD)에 공급한다. The
각 화소영역(P)에 배치되는 광감지소자(PD) 중 제 1 전극(예를 들면, 애노드전극)은 스위칭 트랜지스터(ST)에 연결되고, 제 2 전극(예를 들면, 캐소드전극)은 바이어스라인(BL)에 연결될 수 있다. A first electrode (for example, an anode electrode) of the photosensitive devices PD disposed in each pixel region P is connected to the switching transistor ST, and a second electrode (for example, a cathode electrode) is biased. It may be connected to the line BL.
광감지소자(PD)는 신틸레이터(140)로부터 공급되는 가시광선을 흡수하며 가시광선에 반응하여 전자를 발생시킴으로써, 각 화소영역(PA)에서의 엑스레이의 투과량에 대응하는 센싱신호를 생성한다. The light sensing device PD absorbs visible light supplied from the
스위칭 트랜지스터(ST)는 게이트라인(GL)의 게이트신호에 기초하여 턴온되면, 광감지소자(PD)의 센싱신호를 데이터라인(DL)으로 전달한다.When the switching transistor ST is turned on based on the gate signal of the gate line GL, the switching transistor ST transmits the sensing signal of the light sensing device PD to the data line DL.
어레이 패널(100)은 감지영역(DP)의 외곽인 비감지영역 중 일부로 이루어진 패드영역(PDA1, PDA2)에 배치되고 구동부들(GD, RD/BD)과 접속되는 패드들(GP, DP, BP)을 포함한다. The
일 예로, 제 1 방향(도 2의 좌우방향, 수평방향)으로 배치되는 게이트라인(GL)의 일단에 연결된 게이트패드(GP)는 제 1 방향에서 감지영역(DP)의 일측에 인접한 제 1 패드영역(PDA1)에 배치될 수 있다. For example, the gate pad GP connected to one end of the gate line GL disposed in the first direction (left-right direction and horizontal direction in FIG. 2 ) is a first pad adjacent to one side of the sensing area DP in the first direction. It may be disposed in the area PDA1.
그리고, 제 2 방향(도 2의 상하방향, 수직방향)으로 배치되는 데이터라인(DL)의 일단에 연결된 데이터패드(DP), 및 제 2 방향으로 배치되는 바이어스라인(BL)의 일단에 연결된 바이어스패드(BP)는 제 2 방향에서 감지영역(DP)의 일측에 인접한 제 2 패드영역(PDA2)에 배치될 수 있다. In addition, the data pad DP connected to one end of the data line DL arranged in the second direction (the vertical direction and the vertical direction in FIG. 2 ), and the bias connected to one end of the bias line BL arranged in the second direction The pad BP may be disposed in the second pad area PDA2 adjacent to one side of the sensing area DP in the second direction.
도 2에 상세히 도시되지 않았으나, 리드아웃구동부(RD)에 비해 비교적 간단한 회로로 이루어지는 게이트구동부(GD)는 어레이 패널(100)에 내장될 수 있다. 이 경우, 어레이 패널(100)은 게이트패드(PD)를 포함하지 않을 수 있다.Although not shown in detail in FIG. 2 , the gate driver GD having a relatively simple circuit compared to the readout driver RD may be embedded in the
게이트구동부(GD)는 게이트패드(GP)에 접속하고, 각 게이트패드(GP)에 대응한 각 게이트라인(GL)에 게이트신호를 공급한다.The gate driver GD is connected to the gate pad GP and supplies a gate signal to each gate line GL corresponding to each gate pad GP.
리드아웃구동부 및 바이어스구동부(RD/BD)는 데이터패드(DP) 및 바이어스패드(BD)에 접속하고, 각 바이어스패드(BP)에 대응한 각 바이어스라인(BL)에 바이어스신호를 공급하며, 각 데이터패드(DP)에 대응한 각 데이터라인(DL)의 센싱신호를 수집한다.The readout driver and the bias driver RD/BD are connected to the data pad DP and the bias pad BD, and supply a bias signal to each bias line BL corresponding to each bias pad BP. A sensing signal of each data line DL corresponding to the data pad DP is collected.
구체적으로, 타이밍 컨트롤러(TC)는 게이트구동부(GD)의 구동 타이밍 제어를 위한 개시신호(STV) 및 클럭신호(CPV)를 게이트구동부(GD)에 공급한다. 그리고, 타이밍 컨트롤러(TC)는 리드아웃구동부(RD)의 구동 타이밍 제어를 위한 리드아웃제어신호(ROC) 및 리드아웃클럭신호(CLK)를 리드아웃구동부(RD)에 공급한다.Specifically, the timing controller TC supplies the start signal STV and the clock signal CPV for controlling the driving timing of the gate driver GD to the gate driver GD. In addition, the timing controller TC supplies the readout control signal ROC and the readout clock signal CLK for controlling the driving timing of the readout driver RD to the readout driver RD.
바이어스구동부(BD)는 소정의 바이어스전원에 대응한 바이어스신호를 바이어스라인(BL)에 공급한다. 이때, 바이어스구동부(BD)는 리버스 바이어스(reverse bias) 동작을 위한 바이어스 신호 또는 포워드 바이어스(forward bias) 동작을 위한 바이어스 신호를 선택적으로 공급할 수 있다.The bias driver BD supplies a bias signal corresponding to a predetermined bias power to the bias line BL. In this case, the bias driver BD may selectively supply a bias signal for a reverse bias operation or a bias signal for a forward bias operation.
광원장치(12)가 엑스레이(X-ray)를 조사하기 전, 후에, 바이어스구동부(BD)는 복수의 화소영역(PA)의 광감지소자(PD)에 바이어스신호를 공급한다.Before and after the light source device 12 irradiates X-rays, the bias driver BD supplies a bias signal to the light sensing devices PD of the plurality of pixel areas PA.
광원장치(12)가 엑스레이(X-ray)를 조사하는 동안, 각 화소영역(PA)의 광감지소자(PD)는 각 화소영역(PA)에 입사된 광량에 대응하는 센싱신호를 생성한다.While the light source device 12 radiates X-rays, the light sensing device PD of each pixel area PA generates a sensing signal corresponding to the amount of light incident on each pixel area PA.
광원장치(12)가 엑스레이(X-ray)를 조사한 후, 타이밍 컨트롤러(TC)는 복수의 화소영역(PA)의 센싱신호를 수집하기 위한 구동 타이밍 제어 신호를 게이트구동부(GD) 및 리드아웃구동부(RD)에 공급한다.After the light source device 12 irradiates X-rays, the timing controller TC transmits a driving timing control signal for collecting sensing signals of the plurality of pixel areas PA to the gate driver GD and the readout driver. (RD) is supplied.
게이트구동부(GD)는 각 수평라인에 포함된 화소영역(PA)들의 스위칭 트랜지스터(ST)를 턴온 구동하기 위한 게이트신호를 각 게이트라인(GL)에 순차적으로 공급한다. The gate driver GD sequentially supplies a gate signal for turning on the switching transistor ST of the pixel areas PA included in each horizontal line to each gate line GL.
리드아웃구동부(RD)는 각 수평기간 동안 데이터라인(DL)을 통해 각 수평라인에 포함된 각 화소영역(PA)의 센싱신호를 수신한다. 그리고, 리드아웃구동부(RD)는 수직기간에 대응한 복수의 화소영역(PA)의 센싱신호에 기초하여 영상신호를 생성한다. The readout driver RD receives the sensing signal of each pixel area PA included in each horizontal line through the data line DL during each horizontal period. In addition, the readout driver RD generates an image signal based on the sensing signals of the plurality of pixel areas PA corresponding to the vertical period.
예시적으로, 리드아웃구동부(RD)는 센싱신호를 증폭하고, 증폭된 센싱신호에서 노이즈신호를 제거하는 보정을 실시하며, 보정된 센싱신호를 디지털신호로 변환한 다음, 디지털신호의 조합으로부터 영상신호를 생성할 수 있다. 여기서, 영상신호는 복수의 화소영역(PA)에 대응한 휘도값을 비트정보로 나타낸 신호일 수 있다.Illustratively, the readout driver RD amplifies the sensing signal, performs correction to remove the noise signal from the amplified sensing signal, converts the corrected sensing signal into a digital signal, and then converts the image from the combination of digital signals. signal can be generated. Here, the image signal may be a signal representing luminance values corresponding to the plurality of pixel areas PA as bit information.
다음, 도 3, 도 4, 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기용 어레이 패널(100)에 대해 설명한다.Next, an
도 3은 도 2의 어레이 패널 중 일부의 평면에 대한 일 예시를 나타낸 도면이다. 도 4는 도 3의 I-I'를 나타낸 도면이다. 도 5는 도 3의 Ⅱ-Ⅱ'를 나타낸 도면이다. 도 6은 도 3의 Ⅲ-Ⅲ'를 나타낸 도면이다.FIG. 3 is a diagram illustrating an example of a plane of a part of the array panel of FIG. 2 . FIG. 4 is a diagram illustrating I-I′ of FIG. 3 . FIG. 5 is a view showing II-II' of FIG. 3 . FIG. 6 is a view showing III-III' of FIG. 3 .
도 3에 도시한 바와 같이, 어레이 패널(100)은 감지영역(DA)에 매트릭스 배열되는 복수의 화소영역(PA)을 포함한다. 그리고, 어레이 패널(100)은 감지영역(DA)의 외곽인 비감지영역의 일부로 각각 이루어진 제 1 및 제 2 패드영역(PDA1, PDA2)을 더 포함한다.As shown in FIG. 3 , the
어레이 패널(100)은 각 화소영역(PA)에 대응하는 스위칭 트랜지스터(ST), 및 각 화소영역(PA)에 대응하는 광감지소자(PD)를 포함한다.The
그리고, 어레이 패널(100)은 제 1 방향의 게이트라인(GL), 제 2 방향의 데이터라인(DL) 및 제 2 방향의 바이어스라인(BL)을 더 포함한다. In addition, the
어레이 패널(100)은 제 1 패드영역(PDA1)에 배치되고 게이트라인(GL)의 일단에 연결되는 게이트패드(GP)를 더 포함할 수 있다.The
어레이 패널(100)은 제 2 패드영역(PDA2)에 배치되고 데이터라인(DL)의 일단에 연결되는 데이터패드(DP)를 더 포함할 수 있다.The
어레이 패널(100)은 제 2 패드영역(PDA2)에 배치되고 바이어스라인(BL)의 일단에 연결되는 바이어스패드(BP)를 더 포함할 수 있다.The
구체적으로, 스위칭 트랜지스터(ST)는 게이트라인(GL)과 데이터라인(BL)간의 교차영역에 배치되는 액티브층(ACT), 액티브층(ACT)의 일부에 중첩하고 게이트라인(GL)에 연결되는 게이트전극(GE), 액티브층(ACT)의 일측과 데이터라인(DL)에 연결되는 소스전극(SE) 및 액티브층(ACT)의 다른 일측과 광감지소자(PD)의 제 1 전극(E1)에 연결되는 드레인전극(DE)을 포함할 수 있다.Specifically, the switching transistor ST is an active layer ACT disposed in a cross region between the gate line GL and the data line BL, overlapping a portion of the active layer ACT and connected to the gate line GL. The gate electrode GE, one side of the active layer ACT, the source electrode SE connected to the data line DL, the other side of the active layer ACT, and the first electrode E1 of the photo-sensing device PD It may include a drain electrode DE connected to the .
일 예로, 도 3의 도시와 같이, 스위칭 트랜지스터(ST)의 게이트전극(GE)은 제 1 방향의 게이트라인(GL) 중 제 2 방향으로 분기된 일부로 이루어질 수 있다.For example, as shown in FIG. 3 , the gate electrode GE of the switching transistor ST may be formed of a portion branched in the second direction among the gate lines GL in the first direction.
스위칭 트랜지스터(ST)의 소스전극(SE)은 제 2 방향의 데이터라인(DL) 중 제 1 방향으로 분기된 일부로 이루어질 수 있다. The source electrode SE of the switching transistor ST may be formed of a portion branched in the first direction among the data lines DL in the second direction.
소스전극(SE)은 액티브층(ACT)의 일측에 대응한 소스콘택홀(SH; Source contact Hole)을 통해 액티브층(ACT)에 연결될 수 있다.The source electrode SE may be connected to the active layer ACT through a source contact hole (SH) corresponding to one side of the active layer ACT.
그리고, 드레인전극(DE)은 액티브층(ACT)의 다른 일측에 대응한 드레인콘택홀(DH; Drain contact Hole)을 통해 액티브층(ACT)에 연결될 수 있다.In addition, the drain electrode DE may be connected to the active layer ACT through a drain contact hole DH corresponding to the other side of the active layer ACT.
광감지소자(PD)는 제 1 전극(E1)과 제 2 전극(E2) 및 이들 사이에 배치되는 PIN층(PIN)을 포함한다. The photosensitive device PD includes a first electrode E1 and a second electrode E2 and a PIN layer PIN disposed therebetween.
제 1 전극(E1)은 화소 콘택홀(PH; Pixel contact Hole)을 통해 스위칭 트랜지스터(ST)의 드레인전극(DE)에 연결될 수 있다. The first electrode E1 may be connected to the drain electrode DE of the switching transistor ST through a pixel contact hole PH.
바이어스라인(BL)은 제 2 방향으로 나란하게 배열된 화소영역들(PA)을 가로질러서, 제 2 방향으로 나란하게 배열된 화소영역들(PA)의 광감지소자(PD)에 중첩한다. The bias line BL crosses the pixel areas PA arranged in parallel in the second direction and overlaps the photosensitive device PD of the pixel areas PA arranged in parallel in the second direction.
그리고, 바이어스라인(BL)은 각 화소영역(PA)의 광감지소자(PD) 중 일부를 노출하는 바이어스 콘택홀(BH)을 통해 복수의 화소영역(PA) 중 제 2 방향으로 나란하게 배열된 화소영역들(PA)의 광감지소자(PD)에 연결된다. In addition, the bias line BL is arranged in parallel in the second direction among the plurality of pixel areas PA through the bias contact hole BH exposing a portion of the light sensing device PD of each pixel area PA. It is connected to the light sensing device PD of the pixel areas PA.
게이트패드(GP)는 게이트라인(GL)의 일측에 연결되고 상호 중첩하는 제 1, 제 2 및 제 3 게이트패드층(211, 212, 213)을 포함한다. 여기서, 제 1 게이트패드층(211)은 게이트라인(GL)과 동일층에 배치되고, 제 2 게이트패드층(212)은 데이터라인(DL)과 동일층에 배치된다. 그리고, 제 3 게이트패드층(213)은 바이어스라인(BL)과 동일물질로 이루어진다.The gate pad GP includes first, second, and third gate pad layers 211 , 212 and 213 connected to one side of the gate line GL and overlapping each other. Here, the first
데이터패드층(DP)은 데이터라인(DL)의 일측에 연결되고 상호 중첩하는 제 1 및 제 2 데이터패드층(221, 222)을 포함한다. 여기서, 제 1 데이터패드층(221)은 데이터라인(DL)과 동일층에 배치된다. 그리고, 제 2 데이터패드층(222)은 바이어스라인(BL)과 동일물질로 이루어진다.The data pad layer DP includes first and second data pad layers 221 and 222 connected to one side of the data line DL and overlapping each other. Here, the first
바이어스패드층(BP)은 바이어스라인(BL)의 일측에 연결되고 바이어스라인(BL)과 동일물질로 이루어진다. The bias pad layer BP is connected to one side of the bias line BL and is made of the same material as the bias line BL.
도 4에 도시된 바와 같이, 어레이 패널(100)은 기판(101) 상에 배치되는 스위칭 트랜지스터(ST)와, 스위칭 트랜지스터(ST)를 덮는 제 1 보호막(111)과, 제 1 보호막(111) 상에 배치되는 광감지소자(PD)와, 광감지소자(PD) 중 PIN층(PIN)과 제 2 전극(E2)을 덮는 제 2 보호막(121)과, 광감지소자(PD)의 제 1 전극(E1) 및 제 2 보호막(121)을 덮는 평탄화막(122)을 포함할 수 있다.As shown in FIG. 4 , the
그리고, 어레이 패널(100)은 평탄화막(122) 상에 배치되는 바이어스라인(BL)을 더 포함할 수 있다.In addition, the
그리고, 어레이 패널(100)은 바이어스라인(BL)을 덮는 제 3 보호막(131)과 부가 평탄화막(132), 및 부가 평탄화막(132) 상에 배치되는 신틸레이터(140)를 더 포함할 수 있다.In addition, the
기판(101)은 유리 등의 절연재료로 이루어질 수 있다. 또는, 기판(101)은 PET(polyethylene terephthalate), PEN(ethylene naphthalate), PI(polyimide), PMMA(polymethyl methacrylate), PC(polycarbonate), PS(polystyrene) 및 PES(polyethersulfone) 등과 같은 연성의 절연재료로 이루어질 수도 있다.The
도 4에 도시되지 않았으나, 기판(101) 상에 반도체물질 또는 무기물질을 더욱 용이하게 고정시키기 위하여, 어레이 패널(100)은 기판(101) 상에 전면적으로 배치되는 버퍼층(미도시)을 더 포함할 수 있다. 예시적으로, 버퍼층(미도시)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다. Although not shown in FIG. 4 , in order to more easily fix a semiconductor material or an inorganic material on the
스위칭 트랜지스터(ST)는 기판(101) 상에 배치되는 액티브층(ACT), 및 액티브층(ACT)의 일부를 덮는 게이트절연막(102) 상에 배치되는 게이트전극(GE)을 포함한다.The switching transistor ST includes an active layer ACT disposed on the
그리고, 스위칭 트랜지스터(ST)는 액티브층(ACT), 게이트절연막(102) 및 게이트전극(GE)을 덮는 층간절연막(103) 상에 배치되는 소스전극(SE)과 드레인전극(DE)을 더 포함할 수 있다.In addition, the switching transistor ST further includes a source electrode SE and a drain electrode DE disposed on the active layer ACT, the
액티브층(ACT)은 채널영역과 채널영역의 양측에 배치되는 소스영역과 드레인영역을 포함한다. The active layer ACT includes a channel region and a source region and a drain region disposed on both sides of the channel region.
예시적으로, 액티브층(ACT)은 비정질실리콘물질, LTPS(Low Temperature Polycrystaline Silicon)물질 및 산화물반도체물질 중 어느 하나로 이루어질 수 있다. For example, the active layer ACT may be formed of any one of an amorphous silicon material, a low temperature polycrystaline silicon (LTPS) material, and an oxide semiconductor material.
게이트전극(GE)은 액티브층(ACT)의 채널영역을 덮는 게이트절연막(102) 상에 배치된다.The gate electrode GE is disposed on the
달리 설명하면, 게이트전극(GE)은 액티브층(ACT)의 채널영역에 중첩되고, 게이트절연막(102)은 액티브층(ACT)과 게이트전극(GE) 사이에 배치된다. In other words, the gate electrode GE overlaps the channel region of the active layer ACT, and the
도 3의 도시와 같이, 게이트전극(GE)은 제 1 방향의 게이트라인(GL) 중 제 2 방향으로 분기된 일부로 이루어진다. 이에 따라, 게이트라인(GL)은 게이트전극(GE)과 동일층에 배치되고, 게이트전극(GE)과 동일한 물질로 이루어진다. 즉, 게이트라인(GL)은 게이트절연막(102) 상에 배치된다.As shown in FIG. 3 , the gate electrode GE is formed of a portion branched in the second direction among the gate lines GL in the first direction. Accordingly, the gate line GL is disposed on the same layer as the gate electrode GE and made of the same material as the gate electrode GE. That is, the gate line GL is disposed on the
소스전극(SE)은 층간절연막(103)을 관통하는 소스콘택홀(SH; Source contact Hole)을 통해 액티브층(ACT)의 소스영역에 연결된다.The source electrode SE is connected to the source region of the active layer ACT through a source contact hole SH passing through the interlayer insulating
마찬가지로, 드레인전극(DE)은 층간절연막(103)을 관통하는 드레인콘택홀(DH; Drain contact Hole)을 통해 액티브층(ACT)의 소스영역에 연결된다.Similarly, the drain electrode DE is connected to the source region of the active layer ACT through a drain contact hole DH penetrating the
도 3의 도시와 같이, 소스전극(SE)은 제 2 방향의 데이터라인(DL) 중 제 1 방향으로 분기된 일부로 이루어질 수 있다. As shown in FIG. 3 , the source electrode SE may be formed of a portion branched in the first direction among the data lines DL in the second direction.
이에 따라, 데이터라인(DL)은 소스전극(SE)과 동일층에 배치되고 소스전극(SE)과 동일한 물질로 이루어진다. 즉, 데이터라인(DL)은 층간절연막(103) 상에 배치된다.Accordingly, the data line DL is disposed on the same layer as the source electrode SE and is made of the same material as the source electrode SE. That is, the data line DL is disposed on the
이러한 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)은 층간절연막(103) 상에 배치되는 제 1 보호막(111)으로 커버된다. The source electrode SE, the drain electrode DE, and the data line DL are covered with the
제 1 보호막(111)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다. The
도 3에 도시되지 않았으나, 어레이 패널(100)은 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)을 평평하게 덮는 오버코트막(미도시)을 더 포함할 수 있다. 이 경우, 제 1 보호막(111)은 오버코트막 상에 배치될 수 있다.Although not shown in FIG. 3 , the
오버코트막(미도시)은 그의 하부에 배치된 배선 또는 패턴의 형태에 관계없이 평탄한 표면을 제공하기 위해, 임계 이상의 두께로 적층 가능한 절연물질로 이루어질 수 있다. The overcoat film (not shown) may be made of an insulating material that can be laminated to a thickness greater than or equal to a threshold in order to provide a flat surface regardless of the shape of the wiring or pattern disposed thereunder.
광감지소자(PD)의 제 1 전극(E1; Electrode)은 제 1 보호막(111) 상에 배치된다. The first electrode E1 of the photosensitive device PD is disposed on the
광감지소자(PD)는 제 1 및 제 2 전극(E1, E2)과, 제 1 및 제 2 전극(E1, E2) 사이에 배치되는 PIN층(PIN)을 포함한다.The photosensitive device PD includes first and second electrodes E1 and E2 , and a PIN layer PIN disposed between the first and second electrodes E1 and E2 .
제 1 전극(E1)은 각 화소영역(PA)에 대응하고 제 1 보호막(111) 상에 배치된다. 여기서, 무기절연물질의 제 1 보호막(111)으로 인해 제 1 전극(E1)의 고정이 견고해질 수 있다.The first electrode E1 corresponds to each pixel area PA and is disposed on the
제 1 전극(E1)은 필 팩터를 고려하여 각 화소영역(PA) 중 가능한 넓은 영역에 배치될 수 있다. The first electrode E1 may be disposed in an area as wide as possible among the pixel areas PA in consideration of the fill factor.
예시적으로, 제 1 전극(E1)은 몰리브덴(Mo)과 같은 불투명한 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 등과 같은 투명도전성물질로 이루어진 단일층 또는 다중층 구조일 수 있다.Illustratively, the first electrode E1 may be a single layer made of an opaque metal such as molybdenum (Mo) or a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), and zinc oxide (ZnO). It may be a multi-layer structure.
PIN층(PIN)은 제 1 전극(E1) 상에 배치된다.The PIN layer PIN is disposed on the first electrode E1 .
PIN층(PIN)은 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층 및 P형의 불순물이 포함된 P(Positive)형 반도체층이 순차 적층된 구조로 이루어질 수 있다. 여기서, I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 이러한 PIN층(PIN)은 1um 내외의 두께로 이루어질 수 있다.The PIN layer (PIN) is an N (Negative) semiconductor layer containing N-type impurities, an I (Intrinsic) semiconductor layer containing no impurities, and a P (Positive) type semiconductor layer containing P-type impurities in sequence. It may have a stacked structure. Here, the I-type semiconductor layer may be formed to be relatively thicker than the N-type semiconductor layer and the P-type semiconductor layer. The PIN layer (PIN) may have a thickness of about 1 μm.
예시적으로, PIN층(PIN)은 신틸레이터(140)에 의한 가시광선을 전기적인 신호로 변환할 수 있는 광전 재료를 포함한다. 예를 들어, PIN층(PIN)은 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs 및 Ge 중 적어도 하나의 재료를 포함할 수 있다.Illustratively, the PIN layer (PIN) includes a photoelectric material capable of converting visible light generated by the
제 2 전극(E2)은 PIN층(PIN) 상에 배치되고, 투명 도전성 물질로 이루어진다.The second electrode E2 is disposed on the PIN layer PIN and is made of a transparent conductive material.
예시적으로, 제 2 전극(E2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 중 어느 하나로 이루어질 수 있다.For example, the second electrode E2 may be formed of any one of indium tin oxide (ITO), indium zinc oxide (IZO), and zinc oxide (ZnO).
이와 같이 하면, 제 2 전극(E2)에 의해 차광되는 광량이 감소될 수 있으므로, PIN층(PIN)에 대한 입사량 저하 및 필 팩터의 저하가 개선될 수 있다.In this way, since the amount of light blocked by the second electrode E2 may be reduced, a decrease in the amount of incident light on the PIN layer PIN and a decrease in the fill factor may be improved.
PIN층(PIN) 및 제 2 전극(E2)은 제 1 전극(E1) 상에 배치되는 제 2 보호막(121)으로 커버된다. 즉, 제 2 보호막(121)은 제 1 전극(E1) 상에 배치되고, PIN층(PIN) 및 제 2 전극(E2)을 덮는다.The PIN layer PIN and the second electrode E2 are covered with a
제 2 보호막(121)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.The
즉, 액티브층(ACT)이 산화물반도체로 이루어진 경우, 무기절연물질의 제 2 보호막(121)으로 인해 반도체특성이 저하되는 것을 방지하기 위해, 제 2 보호막(121)은 각 광감지소자(PD)의 PIN층(PIN) 및 제 2 전극(E2)만을 덮는다. 즉, 제 2 보호막(121)은 스위칭 트랜지스터(ST)에 중첩하지 않는다.That is, when the active layer ACT is made of an oxide semiconductor, in order to prevent deterioration of semiconductor characteristics due to the
그리고, 제 1 전극(E1)과 제 2 보호막(121)은 제 1 보호막(111) 상에 배치되고 감지영역(DA)에 대응하는 평탄화막(122)으로 커버된다. 즉, 평탄화막(122)은 제 1 보호막(111) 상에 배치되고, 제 1 전극(E1)과 제 2 보호막(121)을 덮는다. In addition, the first electrode E1 and the
예시적으로, 평탄화막(122)은 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질로 이루어질 수 있다. 또는, 평탄화막(122)은 PR(Photo resist) 등으로도 이루어질 수 있다.For example, the
이때, 평탄화막(122)은 감지영역(DA)에만 배치되고, 비감지영역, 특히 제 1 및 제 2 패드영역(PDA1, PDA2)에는 배치되지 않는다. 이와 같이 하면, 비교적 두꺼운 두께로 이루어진 평탄화막(122)으로 인한 게이트패드(GP) 또는 데이터패드(DP)의 본딩 불량이 방지될 수 있다.In this case, the
바이어스라인(BL)은 평탄화막(122) 상에 배치된다.The bias line BL is disposed on the
바이어스라인(BL)은 각 광감지소자(PD)의 일부에 대응하고 제 2 보호막(121)과 평탄화막(122)을 관통하는 바이어스 콘택홀(BH)을 통해 각 광감지소자(PD)의 제 2 전극(E2)에 연결된다. 즉, 바이어스 콘택홀(BH)은 광감지소자(PD)의 제 2 전극(E2) 중 적어도 일부를 노출한다.The bias line BL corresponds to a portion of each photo-sensing device PD and passes through a bias contact hole BH penetrating the
바이어스라인(BL)은 평탄화막(122) 상에 배치되는 제 3 보호막(131)으로 커버될 수 있다. The bias line BL may be covered with a
제 3 보호막(131)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.The
그리고, 어레이 패널(100)은 제 3 보호막(131) 상에 평평하게 배치되는 부가 평탄화막(132)을 더 포함할 수 있다.In addition, the
부가 평탄화막(132)은 포토 아크릴(photo acryl; PAC)과 같은 아크릴계 수지와 같은 유기절연물질 또는 PR(Photo resist)로 이루어질 수 있다.The
신틸레이터(140)는 부가 평탄화막(132) 상에 배치될 수 있다.The
신틸레이터(140)는 엑스레이를 가시광선으로 변환한다. The
이러한 신틸레이터(140)는 주상구조로 이루어질 수 있다. 예시적으로, 신틸레이터(140)는 CsI:Tl (Cesium iodide : Talluim doped)로 이루어질 수 있다.The
한편, 도 3 및 도 4는 스위칭 트랜지스터(ST)의 소스전극(SE) 및 드레인전극(DE) 중 소스전극(SE)이 데이터라인(DL)에 연결되고, 드레인전극(DE)이 광감지소자(PD)에 연결되는 것을 예시한다. 그러나, 본 발명의 일 실시예는 이에 국한되지 않으며, 드레인전극(DE)이 데이터라인(DL)에 연결되고, 소스전극(SE)이 광감지소자(PD)에 연결될 수도 있다.Meanwhile, in FIGS. 3 and 4 , among the source electrode SE and the drain electrode DE of the switching transistor ST, the source electrode SE is connected to the data line DL, and the drain electrode DE is the light sensing device. (PD) is exemplified. However, the exemplary embodiment of the present invention is not limited thereto, and the drain electrode DE may be connected to the data line DL, and the source electrode SE may be connected to the photosensitive device PD.
도 5에 도시된 바와 같이, 게이트패드(GP)는 게이트절연막(102) 상에 배치되는 제 1 게이트패드층(211), 층간절연막(103) 상에 배치되는 제 2 게이트패드층(212), 및 제 1 보호막(111) 상에 배치되는 제 3 게이트패드층(213)을 포함한다.5 , the gate pad GP includes a first
여기서, 제 1 게이트패드층(211)은 게이트라인(GL)과 동일한 패터닝 공정을 통해 형성됨으로써, 게이트라인(GL)과 동일층에 배치되고 게이트라인(GL)과 동일물질로 이루어진다.Here, the first
제 2 게이트패드층(212)은 데이터라인(DL)과 동일한 패터닝 공정을 통해 형성됨으로써, 데이터라인(DL)과 동일층에 배치되고, 데이터라인(DL)과 동일물질로 이루어진다. 그리고, 제 2 게이트패드층(212)은 데이터라인(DL)과 마찬가지로, 제 1 보호막(111)으로 커버된다.The second
이러한 제 2 게이트패드층(212)은 층간절연막(103)을 관통하는 제 1 게이트패드홀(GPH1)을 통해 제 1 게이트패드층(211)에 연결된다.The second
한편, 본 발명의 일 실시예에 따르면, 제 1 전극(E1), PIN층(PIN), 제 2 전극(E2), 제 2 보호막(121), 및 평탄화막(122)은 감지영역(DA)에만 배치된다. Meanwhile, according to an embodiment of the present invention, the first electrode E1 , the PIN layer PIN, the second electrode E2 , the
즉, 본 발명의 일 실시예에 따르면, 제 1 전극(E1)과 제 2 보호막(121)은 동일한 패터닝 공정으로 형성된다. 여기서, 스위칭 트랜지스터(ST)의 특성 안정을 위해, 제 2 보호막(121)은 각 광감지소자(PD)의 PIN층(PIN)과 제 2 전극(E2)을 덮고, 그 외 나머지에서 제거된다. 이에 따라, 제 1 전극(E1)은 제 2 보호막(121)과 마찬가지로 각 화소영역(PA)의 일부에만 배치된다. That is, according to an embodiment of the present invention, the first electrode E1 and the
그리고, 평탄화막(122)은 각 패드(GP, DP)의 본딩 용이성을 위해 비감지영역, 특히 제 1 및 제 2 패드영역(PDA1, PDA2)에서 제거된다. In addition, the
이로써, 제 3 게이트패드층(213)은 바이어스라인(BL)과 동일한 패터닝 공정을 통해 형성됨으로써 바이어스라인(BL)과 동일한 물질로 이루어지면서도, 제 1 보호막(111) 상에 배치된다. Accordingly, the third
그리고, 제 3 게이트패드층(213)은 제 1 보호막(111)을 관통하는 제 2 게이트패드홀(GPH2)을 통해 제 2 게이트패드층(212)에 연결된다.In addition, the third
또한, 제 3 게이트패드층(213)은 바이어스라인(BL)과 마찬가지로, 제 3 보호막(131)으로 커버된다. 이에, 제 3 게이트패드층(213)은 제 3 보호막(131)을 관통하는 홀을 통해 외부에 노출된다. 이로써, 게이트패드(GP)는 게이트구동부(GD)에 본딩될 수 있다.Also, the third
이와 같이, 본 발명의 일 실시예에 따르면, 게이트패드(GP)가 제 1 전극(E1)과 동일층에 배치되는 도전층을 포함하지 않으므로, 비교적 얇은 적층 두께로 이루어질 수 있다. 그러므로, 게이트패드(GP)에 대한 본딩 공정의 용이성이 개선될 수 있다.As described above, according to an embodiment of the present invention, since the gate pad GP does not include a conductive layer disposed on the same layer as the first electrode E1 , it may have a relatively thin stacking thickness. Therefore, the easiness of the bonding process for the gate pad GP may be improved.
도 6에 도시된 바와 같이, 데이터패드(DP)는 층간절연막(103) 상에 배치되는 제 1 데이터패드층(221), 및 제 1 보호막(111) 상에 배치되는 제 2 데이터패드층(222)을 포함한다.6 , the data pad DP includes a first
여기서, 제 1 데이터패드층(221)은 데이터라인(DL)과 동일한 패터닝 공정을 통해 형성됨으로써, 데이터라인(DL)과 동일층에 배치되고, 데이터라인(DL)과 동일물질로 이루어진다. 그리고, 제 2 게이트패드층(212)은 데이터라인(DL)과 마찬가지로, 제 1 보호막(111)으로 커버된다.Here, the first
그리고, 앞서 언급한 바와 같이, 본 발명의 일 실시예에 따르면, 제 1 전극(E1), PIN층(PIN), 제 2 전극(E2), 제 2 보호막(121), 및 평탄화막(122)은 감지영역(DA)에만 배치된다. And, as mentioned above, according to an embodiment of the present invention, the first electrode E1 , the PIN layer PIN, the second electrode E2 , the
그러므로, 게이트패드(GP)의 제 3 게이트패드층(213)과 마찬가지로, 제 2 데이터패드층(212)은 바이어스라인(BL)과 동일한 패터닝 공정을 통해 형성됨으로써 바이어스라인(BL)과 동일한 물질로 이루어지면서도, 제 1 보호막(111) 상에 배치된다.Therefore, like the third
또한, 제 2 데이터패드층(222)은 제 1 보호막(111)을 관통하는 데이터패드홀(DPH)을 통해 제 1 데이터패드층(221)에 연결된다.Also, the second
제 2 데이터패드층(222)은 제 3 게이트패드층(213) 및 바이어스라인(BL)과 마찬가지로, 제 3 보호막(131)으로 커버된다. 이에, 제 2 데이터패드층(222)은 제 3 보호막(131)을 관통하는 홀을 통해 외부에 노출된다. 이로써, 데이터패드(DP)는 리드아웃구동부(RD)에 본딩될 수 있다.The second
더불어, 별도로 도시하지 않으나, 바이어스패드(도 3의 BP)는 바이어스라인(BL)과 동일한 패터닝 공정을 통해 형성되는 단일층으로 이루어질 수 있다.In addition, although not shown separately, the bias pad (BP in FIG. 3 ) may be formed of a single layer formed through the same patterning process as the bias line BL.
이때, 바이어스패드(도 3의 BP)는 제 3 게이트패드층(213) 및 제 2 데이터패드층(222)과 마찬가지로, 바이어스라인(BL)과 동일한 패터닝 공정을 통해 형성됨으로써 바이어스라인(BL)과 동일한 물질로 이루어지면서도, 제 1 보호막(111) 상에 배치되는 단일층으로 이루어질 수 있다.At this time, the bias pad (BP in FIG. 3 ) is formed through the same patterning process as the bias line BL, similarly to the third
이상과 같이, 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널(100)은 제 1 전극(E1)이 제 2 보호막(121)과 동일한 패터닝 공정으로 형성됨으로써, 게이트패드(GP) 및 데이터패드(DP) 각각이 제 1 전극(E1)과 동일층에 배치되는 도전층을 포함하지 않는다. 이에 따라, 게이트패드(GP) 및 데이터패드(DP) 각각은 비교적 얇은 적층 두께로 이루어질 수 있으므로, 본딩 공정의 용이성이 개선될 수 있다. 그로 인해, 본딩 공정의 공정 오차가 감소될 수 있으므로, 디지털 엑스레이 검출장치(11)의 수율이 개선될 수 있다.As described above, in the
다음, 본 발명의 일 실시예에 따른 어레이 패널(100)을 제조하는 방법에 대해 설명한다. Next, a method of manufacturing the
도 7은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출장치용 어레이 패널을 제조하는 방법을 나타낸 도면이다. 도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c 및 도 14d는 도 7의 각 단계에서의 공정도를 나타낸 도면이다.7 is a view showing a method of manufacturing an array panel for a digital X-ray detection device according to an embodiment of the present invention. 8a, 8b, 8c, 8d, 9a, 9b, 9c, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 12c, 12d , FIGS. 13A, 13B, 14A, 14B, 14C and 14D are diagrams illustrating process diagrams in each step of FIG. 7 .
이하에서 설명하는 각 구성요소의 배치 방법 또는 형성 방법은 당업계에서 통상의 기술자가 실시하는 기술인, 증착(Deposition), 포토레지스트 도포(PR Coating), 노광(Exposure), 현상(Develop), 식각(Etch), 포토레지스트 박리(PR Strip)를 포함하는 포토리소그래피(Photoliyhography) 공정을 이용하는 바 이에 대한 자세한 설명은 생략한다. 예를 들어 증착의 경우 금속 재료일 경우에는 스퍼터링(Sputtering), 반도체나 절연막인 경우에는 플라즈마 화학증착(Plasma Enhanced Vapor Deposition; PECVD)와 같은 방법을 나누어서 사용할 수 있으며, 식각의 경우에도 재료에 따라 건식 식각 및 습식 식각을 선택하여 사용할 수 있는 것으로 당업계에서 통상의 기술자가 실시하는 기술을 적용할 수 있다.The arrangement method or formation method of each component described below is a technique performed by a person skilled in the art, deposition (Deposition), photoresist coating (PR Coating), exposure (Exposure), developing (Develop), etching ( Etch), a photolithography (Photoliyhography) process including a photoresist stripping (PR Strip) is used, and a detailed description thereof will be omitted. For example, in the case of deposition, a method such as sputtering for a metal material and plasma enhanced vapor deposition (PECVD) for a semiconductor or insulating film can be used separately, and in the case of etching, a dry method can be used depending on the material. A technique performed by a person skilled in the art may be applied as it can select and use etching and wet etching.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 어레이 패널의 제조방법은 기판(101) 상에 각 화소영역(PA)에 대응하는 스위칭 트랜지스터(ST)를 배치하고, 스위칭 트랜지스터(ST)를 덮는 제 1 보호막(111)을 배치하는 단계(S10), 제 1 보호막(111) 상에 도전재료막을 배치하는 단계(S20), 도전재료막 상에 각 화소영역(PA)에 대응하는 PIN층(PIN)과 제 2 전극(E2)을 배치하는 단계(S30), 도전재료막 상에 PIN층(PIN)과 제 2 전극(E2)을 덮는 절연재료막을 배치하는 단계(S40), 도전재료막과 절연재료막을 일괄 패터닝하여, 각 화소영역(PA)에 대응하는 제 1 전극(E1) 및 PIN층(PIN)과 제 2 전극(E2)을 덮는 제 2 보호막(121)을 배치하는 단계(S50) 및 제 1 보호막(111) 상에 제 1 전극(E1)과 제 2 보호막(121)을 덮는 평탄화막(122)을 배치하는 단계(S60)를 포함한다.As shown in FIG. 7 , in the method of manufacturing an array panel according to an embodiment of the present invention, a switching transistor ST corresponding to each pixel area PA is disposed on a
이때, 스위칭 트랜지스터(ST)를 배치하는 단계(S10)에서, 제 1 방향의 게이트라인(GL)과 제 2 방향의 데이터라인(DL)을 함께 배치할 수 있다.In this case, in the step of disposing the switching transistor ST ( S10 ), the gate line GL in the first direction and the data line DL in the second direction may be disposed together.
또한, 스위칭 트랜지스터(ST)를 배치하는 단계(S10)에서, 제 1 패드영역(PDA1)의 제 1 및 제 2 게이트패드층(211, 212), 및 제 2 패드영역(PDA2)의 제 1 데이터패드층(221)을 함께 배치할 수 있다.In addition, in the step of disposing the switching transistor ST ( S10 ), the first and second gate pad layers 211 and 212 of the first pad area PDA1 and the first data of the second pad area PDA2 . The
본 발명의 일 실시예에 따른 어레이 패널(100)의 제조방법은 제 2 전극(E2)의 일부에 대응하고 제 2 보호막(121) 및 평탄화막(122)을 관통하는 바이어스 콘택홀(BH)을 배치하고, 평탄화막(122) 상에 제 2 방향의 바이어스라인(BL)을 배치하는 단계(S70)를 더 포함할 수 있다.In the method of manufacturing the
또한, 본 발명의 일 실시예에 따른 어레이 패널(100)의 제조방법은 평탄화막 상에 바이어스라인(BL)을 덮는 제 3 보호막(131)을 배치하는 단계(S80)를 더 포함할 수 있다.Also, the method of manufacturing the
도 8a 및 도 8b에 도시된 바와 같이, 기판(101)이 마련된 후, 기판(101)의 감지영역(DA)에, 제 1 방향의 게이트라인(GL)과 제 2 방향의 데이터라인(DL)과 각 화소영역(PA)에 대응하는 스위칭 트랜지스터(ST)를 배치한다. 8A and 8B , after the
그리고, 도 8a, 도 8c 및 도 8d에 도시된 바와 같이, 기판(101)의 패드영역(PDA1, PDA2)에 제 1 및 제 2 게이트패드층(211, 212) 및 제 1 데이터패드층(221)을 배치한다.And, as shown in FIGS. 8A, 8C and 8D , the first and second gate pad layers 211 and 212 and the first
스위칭 트랜지스터(ST)는 기판(101) 상에 배치되는 액티브층(ACT), 액티브층(ACT)의 일부를 덮는 게이트절연막(102) 상에 배치되는 게이트전극(GE), 및 액티브층(ACT), 게이트절연막(102) 및 게이트전극(GE)을 덮는 층간절연막(103) 상에 배치되는 소스전극(SE)과 드레인전극(DE)을 포함한다.The switching transistor ST includes an active layer ACT disposed on the
도 8b의 도시를 참고하면, 스위칭 트랜지스터(ST)를 배치하는 단계(S10)는 기판(101) 상의 반도체물질을 패터닝하여 각 화소영역(PA)의 일부영역에 대응한 액티브층(ACT)을 형성하는 과정과, 액티브층(ACT)을 덮는 절연재료와 도전재료를 패터닝하여, 액티브층(ACT)의 채널영역을 덮는 게이트절연막(102)과 게이트절연막(102) 상의 게이트전극(GE)을 형성하는 과정과, 기판(101) 상에 액티브층(ACT), 게이트절연막(102) 및 게이트전극(GE)을 덮는 층간절연막(103)을 형성하는 과정과, 층간절연막(103)을 패터닝하여, 액티브층(ACT)의 소스영역 및 드레인영역 각각의 일부를 노출하는 소스콘택홀(SH) 및 드레인콘택홀(DH)을 형성하는 과정과, 층간절연막(103) 상의 도전재료를 패터닝하여, 소스전극(SE) 및 드레인전극(DE)을 형성하는 과정을 포함할 수 있다.Referring to FIG. 8B , in the step of disposing the switching transistor ST ( S10 ), an active layer ACT corresponding to a partial area of each pixel area PA is formed by patterning a semiconductor material on the
도 8a의 도시를 참고하면, 게이트전극(GE)은 게이트라인(GL)의 일부로 이루어지므로, 게이트라인(GL)은 게이트전극(GE)과 함께, 액티브층(ACT)을 덮는 절연재료와 도전재료를 패터닝하는 과정에 의해 형성될 수 있다.Referring to FIG. 8A , since the gate electrode GE is formed as a part of the gate line GL, the gate line GL is formed of an insulating material and a conductive material covering the active layer ACT together with the gate electrode GE. It can be formed by the process of patterning.
도 8c의 도시와 같이, 제 1 게이트패드층(211)은 게이트전극(GE) 및 게이트라인(GL)과 함께, 액티브층(ACT)을 덮는 절연재료와 도전재료를 패터닝하는 과정에 의해 형성될 수 있다. 제 1 게이트패드층(211)은 비감지영역의 일부인 제 1 패드영역(PDA1)에 배치되고 게이트라인(GL)의 일측에 연결된다. As shown in FIG. 8C , the first
도 8a의 도시를 참고하면, 소스전극(SE)은 데이터라인(DL)의 일부로 이루어지므로, 데이터라인(DL)은 소스전극(SE) 및 드레인전극(DE)과 함께, 층간절연막(103) 상의 도전재료를 패터닝하는 과정에 의해 형성될 수 있다.Referring to FIG. 8A , since the source electrode SE is formed as a part of the data line DL, the data line DL is formed on the
도 8c 및 도 8d의 도시와 같이, 제 2 게이트패드층(212) 및 제 1 데이터패드층(221)은 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)과 함께, 층간절연막(103) 상의 도전재료를 패터닝하는 과정에 의해 형성될 수 있다.8C and 8D , the second
도 8c의 도시와 같이, 제 2 게이트패드층(212)은 제 1 게이트패드층(211)에 중첩한다. 그리고, 제 2 게이트패드층(212)은 층간절연막(103)을 관통하고 제 1 게이트패드층(211)을 노출하는 콘택홀(도 5의 GPH1)을 통해 제 1 게이트패드층(211)에 연결된다.As shown in FIG. 8C , the second
도 8d의 도시와 같이, 제 1 데이터패드층(221)은 비감지영역의 일부인 제 2 패드영역(PDA2)에 배치되고 데이터라인(DL)의 일측에 연결된다.As shown in FIG. 8D , the first
이어서, 도 8b의 도시와 같이, 층간절연막(103) 상에 제 1 보호막(111)을 배치한다. (S10) 제 1 보호막(111)은 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)을 덮는다. 그리고, 제 1 보호막(111)을 패터닝하여, 드레인전극(DE)의 일부를 노출하는 화소 콘택홀(PH)을 형성한다.Next, as shown in FIG. 8B , a
또한, 도 8c 및 도 8d의 도시와 같이, 제 1 보호막(111)은 제 2 게이트패드층(212) 및 제 1 데이터패드층(221)을 덮는다.Also, as shown in FIGS. 8C and 8D , the
도 9a, 도 9b 및 도 9c에 도시된 바와 같이, 제 1 보호막(111) 상에 도전재료막(401)을 배치한다. (S20)As shown in FIGS. 9A, 9B and 9C , a
여기서, 도전재료막(401)은 몰리브덴(Mo)과 같은 불투명한 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO(Zinc Oxide) 등과 같은 투명도전성물질로 이루어진 단일층 또는 다중층 구조일 수 있다.Here, the
도 10a 및 도 10b에 도시된 바와 같이, 도전재료막(401) 상에 각 화소영역(PA)에 대응하는 PIN층(PIN)을 배치하고, PIN층(PIN) 상에 제 2 전극(E2)을 배치한다. (S30)10A and 10B, a PIN layer PIN corresponding to each pixel area PA is disposed on the
일 예로, 도 10b의 도시와 같이, 도전재료막(401) 상의 반도체물질을 패터닝하여 각 화소영역(PA)에 대응하는 PIN층(PIN)을 형성한 다음, PIN층(PIN)을 덮는 도전재료를 패터닝하여 제 2 전극(E2)을 형성할 수 있다.For example, as shown in FIG. 10B , a semiconductor material on the
또는, 도 10c의 도시와 같이, 도전재료막(401) 상에 반도체물질과 도전재료를 순차 적층한 다음, 반도체물질과 도전재료를 일괄 패터닝하여 PIN층(PIN)과 제 2 전극(E2)을 형성할 수도 있다. 이와 같이 하면, 마스크 공정수가 감소될 수 있으므로, 제조의 용이성이 개선될 수 있다.Alternatively, as shown in FIG. 10C, a semiconductor material and a conductive material are sequentially stacked on the
도 11a, 도 11b 및 도 11c에 도시된 바와 같이, 도전재료막(401) 상에 PIN층(PIN)과 제 2 전극(E2)을 덮는 절연재료막(402)을 배치한다. (S40)11A , 11B and 11C , an insulating
여기서, 절연재료막(402)은 SiNx, SiO 등과 같은 무기절연물질로 이루어질 수 있다.Here, the insulating
이어서, 도 12a 및 도 12b에 도시된 바와 같이, 도전재료막(401)과 절연재료막(402)을 일괄 패터닝하여 제 1 전극(E1)과 제 2 보호막(121)을 배치한다. (S50)Then, as shown in FIGS. 12A and 12B , the
제 1 전극(E1)은 각 화소영역(PA)에 대응한다. 즉, 제 1 전극(E1)은 PIN층(PIN)을 사이에 두고 제 2 전극(E2)에 대향한다.The first electrode E1 corresponds to each pixel area PA. That is, the first electrode E1 faces the second electrode E2 with the PIN layer PIN interposed therebetween.
PIN층(PIN)과 제 2 전극(E2)을 절연재료막(402)은 도전재료막(401) 상에 배치된 상태에서 도전재료막(401)과 함께 일괄 패터닝되므로, 제 2 보호막(121)은 제 1 전극(E1) 상에 배치된다. 이에 따라, 제 1 전극(E1)의 측면은 제 2 보호막(121)으로 커버되지 않는다. 즉, 제 2 보호막(121)은 PIN층(PIN)과 제 2 전극(E2)만을 덮는다. Since the PIN layer (PIN) and the second electrode E2 are patterned together with the
도 12c 및 도 12d에 도시된 바와 같이, 도전재료막(401)과 절연재료막(402)의 일괄 패터닝에 의해, 제 1 전극(E1) 및 제 2 보호막(121)은 감지영역(DA)의 각 화소영역(PA)에 배치되며, 비감지영역에는 배치되지 않는다. 즉, 비감지영역의 도전재료막(401)과 절연재료막(402)은 제거된다.12C and 12D , by batch patterning of the
도 13a 및 도 13b에 도시된 바와 같이, 제 1 보호막(111) 상에 제 1 전극(E1) 및 제 2 보호막(121)을 덮는 평탄화막(122)을 배치한다. 그리고, 제 2 보호막(121)과 평탄화막(122)을 패터닝하여, 각 광감지소자(PD)의 제 2 전극(E1) 중 일부에 대응하는 바이어스 콘택홀(BH)을 형성한다. (S60)13A and 13B , a
이때, 바이어스 콘택홀(BH)을 형성하는 과정에서, 비감지영역, 특히 제 1 및 제 2 패드영역(PDA1, PDA2)의 평탄화막(122)이 제거될 수 있다. 이와 같이 하면, 게이트패드(GP) 및 데이터패드(DP) 각각의 적층 두께가 비교적 얇아질 수 있으므로, 본딩 공정의 오차율이 감소될 수 있다.In this case, in the process of forming the bias contact hole BH, the
도 14a 및 도 14b에 도시된 바와 같이, 평탄화막(122) 상의 도전재료를 패터닝하여, 평탄화막(122) 상에 제 2 방향의 바이어스라인(BL)을 배치한다. (S70) 그리고, 평탄화막(122) 상에 바이어스라인(BL)을 덮는 제 3 보호막(131)을 배치한다. (S80)As shown in FIGS. 14A and 14B , a conductive material on the
이때, 바이어스라인(BL)은 바이어스 콘택홀(BH)을 통해 제 2 전극(E2)에 연결된다.In this case, the bias line BL is connected to the second electrode E2 through the bias contact hole BH.
도 14a, 도 14c 및 도 14d에 도시된 바와 같이, 제 3 게이트패드층(213) 및 제 2 데이터패드층(222)은 바이어스라인(BL)과 함께, 평탄화막(122) 상의 도전재료를 패터닝하는 과정에 의해 형성될 수 있다.14A, 14C, and 14D , the third
즉, 도 14c의 도시와 같이, 제 3 게이트패드층(213)은 제 2 게이트패드층(212)을 덮는 제 1 보호막(111)과 제 1 보호막(111)을 관통하고 제 2 게이트패드층(212)을 노출하는 콘택홀(도 5의 GPH2)이 배치된 상태에서, 바이어스라인(BL)과 함께 형성될 수 있다. 이에 따라, 제 3 게이트패드층(213)은 제 1 보호막(111) 상에 배치되고 제 2 게이트패드층(212)에 중첩하며 바이어스라인(BL)과 동일 물질로 이루어질 수 있다. That is, as shown in FIG. 14C , the third
이러한 제 3 게이트패드층(213)은 제 1 보호막(111)을 관통하는 콘택홀(GPH2)을 통해 제 2 게이트패드층(212)에 연결된다.The third
그리고, 도 14d의 도시와 같이, 제 2 데이터패드층(222)은 제 1 데이터패드층(221)을 덮는 제 1 보호막(111)과 제 1 보호막(111)을 관통하고 제 1 데이터패드층(221)을 노출하는 콘택홀(도 6의 DPH)이 배치된 상태에서, 바이어스라인(BL)과 함께 형성될 수 있다. 이에 따라, 제 2 데이터패드층(222)은 제 1 보호막(111) 상에 배치되고 제 1 데이터패드층(221)과 중첩하며 바이어스라인(BL)과 동일 물질로 이루어질 수 있다.Also, as shown in FIG. 14D , the second
이러한 제 2 데이터패드층(222)은 제 1 보호막(111)을 관통하는 콘택홀(DPH)을 통해 제 1 데이터패드층(221)에 연결된다.The second
이후, 평탄화막(122) 상에 바이어스라인(BL), 제 3 게이트패드층(213) 및 제 2 데이터패드층(222) 각각을 덮는 제 3 보호막(131)을 배치한다. (S80)Thereafter, a
그리고, 제 3 보호막(131)을 패터닝하여, 제 3 게이트패드층(213) 및 제 2 데이터패드층(222) 각각의 일부를 노출하는 홀을 형성한다.Then, the
또한, 도 4의 도시와 같이, 부가 평탄화막(132)이 제 3 보호막(131) 상에 배치된 후, 신틸레이터(140)가 부가 평탄화막(132) 상에 배치될 수 있다.Also, as shown in FIG. 4 , after the
이로써, 본 발명의 일 실시예에 따른 어레이 패널(100)이 마련될 수 있다.Accordingly, the
이상과 같이, 본 발명의 일 실시예에 따른 어레이 패널(100)의 제조방법은 제 1 보호막(111) 상의 도전재료막(401)과 도전재료막(401) 상에 배치되고 PIN층(PIN)과 제 2 전극(E2)을 덮는 절연재료막(402)을 일괄 패터닝하여, 제 1 전극(E1) 및 제 2 보호막(121)을 형성하는 단계(S50)를 포함한다.As described above, in the method of manufacturing the
이처럼, 제 1 전극(E1) 및 제 2 보호막(121)이 하나의 패터닝 공정으로 형성됨으로써, 마스크공정수가 1회 감소될 수 있다. 그러므로, 제조공정의 용이성이 개선될 수 있다. 이 뿐만 아니라, 제 1 보호막(111)은 제 1 전극(E1) 및 제 2 보호막(121)의 형성을 위한 1회의 패터닝 공정에만 노출되므로, 제 1 보호막(111)의 손상도가 저감될 수 있다. As such, since the first electrode E1 and the
그리고, PIN층(PIN)을 형성한 후에, 제 1 전극(E1)의 형성을 위한 도전재료막(401)의 패터닝 공정이 실시됨에 따라, 도전재료막(401)의 패터닝 공정에 의한 이물질이 제 1 전극(E1)과 PIN층(PIN) 사이에 잔류하는 것이 방지될 수 있다. 그로 인해, PIN층(PIN)의 광전 특성이 개선될 수 있으므로, 광감지소자(PD)의 신뢰도 및 균일도가 개선될 수 있다.And, after the PIN layer (PIN) is formed, as the patterning process of the
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술 사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.As described above, the present invention has been described with reference to the illustrated drawings, but the present invention is not limited by the embodiments and drawings disclosed in this specification, and various methods can be obtained by those skilled in the art within the scope of the technical spirit of the present invention. It is obvious that variations can be made. In addition, although the effects according to the configuration of the present invention are not explicitly described and described while describing the embodiments of the present invention, it is natural that the effects predictable by the configuration should also be recognized.
: 엑스레이 영상 시스템
20: 객체
11: 디지털 엑스레이 검출장치
12: 광원장치
100: 어레이 패널
DP: 감지영역
TC: 타이밍 컨트롤러
GD: 게이트구동부
RD: 리드아웃구동부
BD: 바이어스구동부
DL: 데이터라인
GL: 게이트라인
BL: 바이어스라인
PA: 화소영역
PD: 광감지소자
ST: 스위칭 트랜지스터
PDA1, PDA2: 제 1 및 제 2 패드영역
GP: 게이트패드
DP: 데이터패드
ACT: 액티브층
SE, DE: 소스전극, 드레인전극
SH, DH: 소스 콘택홀, 드레인 콘택홀
PH: 화소 콘택홀
E1: 제 1 전극
PIN: PIN층
E2: 제 2 전극
BH: 바이어스 콘택홀
103: 층간절연막
111: 제 1 보호막
121: 제 2 보호막
122: 평탄화막
131: 제 3 보호막
140: 신틸레이터: X-ray imaging system 20: object
11: digital x-ray detection device 12: light source device
100: array panel DP: detection area
TC: Timing controller GD: Gate driver
RD: Readout driving part BD: Bias driving part
DL: data line GL: gate line
BL: bias line PA: pixel area
PD: light sensing element ST: switching transistor
PDA1, PDA2: first and second pad areas
GP: Gatepad DP: Datapad
ACT: active layer
SE, DE: source electrode, drain electrode
SH, DH: source contact hole, drain contact hole
PH: pixel contact hole
E1: first electrode PIN: PIN layer
E2: second electrode BH: bias contact hole
103: interlayer insulating film
111: first passivation layer 121: second passivation layer
122: planarization film 131: third passivation film
140: scintillator
Claims (15)
상기 각 화소영역에 대응한 스위칭 트랜지스터;
상기 스위칭 트랜지스터를 덮는 제 1 보호막 상에 배치되는 제 1 전극;
상기 제 1 전극 상에 배치되는 PIN층;
상기 PIN층 상에 배치되는 제 2 전극;
상기 제 1 전극 상에 배치되고 상기 PIN층 및 상기 제 2 전극을 덮는 제 2 보호막; 및
상기 제 1 보호막 상에 배치되고, 상기 감지영역에 대응하며, 상기 제 1 전극 및 상기 제 2 보호막을 덮는 평탄화막을 포함하는 디지털 엑스레이 검출장치용 어레이 패널.
An array panel for a digital X-ray detection device comprising a plurality of pixel regions disposed in a sensing region, the array panel comprising:
a switching transistor corresponding to each pixel region;
a first electrode disposed on a first passivation layer covering the switching transistor;
a PIN layer disposed on the first electrode;
a second electrode disposed on the PIN layer;
a second passivation layer disposed on the first electrode and covering the PIN layer and the second electrode; and
and a planarization layer disposed on the first passivation layer, corresponding to the sensing region, and covering the first electrode and the second passivation layer.
상기 제 1 전극의 측면은 상기 평탄화막에 접하는 디지털 엑스레이 검출장치용 어레이 패널.
The method of claim 1,
An array panel for a digital X-ray detection device in which a side surface of the first electrode is in contact with the planarization film.
상기 복수의 화소영역 중 제 1 방향으로 나란하게 배열된 화소영역들의 상기 스위칭 트랜지스터에 연결되는 게이트라인;
상기 복수의 화소영역 중 상기 제 1 방향에 교차하는 제 2 방향으로 나란하게 배열된 화소영역들의 상기 스위칭 트랜지스터에 연결되는 데이터라인; 및
상기 복수의 화소영역 중 상기 제 2 방향으로 나란하게 배열된 화소영역들의 상기 제 2 전극에 연결되는 바이어스라인을 더 포함하는 디지털 엑스레이 검출장치용 어레이 패널.
The method of claim 1,
a gate line connected to the switching transistor of the plurality of pixel regions arranged in parallel in a first direction;
a data line connected to the switching transistors of pixel regions arranged in parallel in a second direction crossing the first direction among the plurality of pixel regions; and
and a bias line connected to the second electrode of the plurality of pixel areas arranged in parallel in the second direction.
상기 스위칭 트랜지스터는
기판 상에 배치되는 액티브층; 및
상기 액티브층의 일부를 덮는 게이트절연막 상에 배치되는 게이트전극을 포함하고,
상기 게이트라인은 상기 게이트전극과 동일층에 배치되며,
상기 데이터라인은 상기 액티브층, 상기 게이트절연막 및 상기 게이트전극을 덮는 층간절연막 상에 배치되고,
상기 바이어스라인은 상기 평탄화막 상에 배치되는 디지털 검출장치용 어레이 패널.
4. The method of claim 3,
The switching transistor is
an active layer disposed on the substrate; and
a gate electrode disposed on a gate insulating film covering a portion of the active layer;
The gate line is disposed on the same layer as the gate electrode,
the data line is disposed on the active layer, the gate insulating layer, and an interlayer insulating layer covering the gate electrode;
and the bias line is an array panel for a digital detection device disposed on the planarization layer.
상기 감지영역의 외곽인 비감지영역 중 패드영역에 배치되고 상기 게이트라인의 일단에 연결되는 게이트패드를 더 포함하며,
상기 게이트패드는
상기 게이트절연막 상에 배치되는 제 1 게이트패드층;
상기 층간절연막 상에 배치되는 제 2 게이트패드층; 및
상기 제 1 보호막 상에 배치되고 상기 바이어스라인과 동일물질로 이루어지는 제 3 게이트패드층으로 이루어지는 디지털 검출장치용 어레이 패널.
5. The method of claim 4,
and a gate pad disposed in a pad area of the non-sensing area outside the sensing area and connected to one end of the gate line;
the gate pad
a first gate pad layer disposed on the gate insulating layer;
a second gate pad layer disposed on the interlayer insulating layer; and
and a third gate pad layer disposed on the first passivation layer and made of the same material as the bias line.
상기 감지영역의 외곽인 비감지영역 중 패드영역에 배치되고 상기 데이터라인의 일단에 연결되는 데이터패드를 더 포함하며,
상기 데이터패드는
상기 층간절연막 상에 배치되는 제 1 데이터패드층; 및
상기 제 1 보호막 상에 배치되고 상기 바이어스라인과 동일물질로 이루어지는 제 2 데이터패드층으로 이루어지는 디지털 검출장치용 어레이 패널.
5. The method of claim 4,
a data pad disposed in a pad area of the non-sensing area outside the sensing area and connected to one end of the data line;
the data pad
a first data pad layer disposed on the interlayer insulating layer; and
and a second data pad layer disposed on the first passivation layer and made of the same material as the bias line.
기판 상에 각 화소영역에 대응하는 스위칭 트랜지스터를 배치하고, 상기 스위칭 트랜지스터를 덮는 제 1 보호막을 배치하는 단계;
상기 제 1 보호막 상에 도전재료막을 배치하는 단계;
상기 도전재료막 상에 상기 각 화소영역에 대응하는 PIN층과 제 2 전극을 배치하는 단계;
상기 도전재료막 상에 상기 PIN층과 상기 제 2 전극을 덮는 절연재료막을 배치하는 단계;
상기 도전재료막과 상기 절연재료막을 일괄 패터닝하여, 상기 각 화소영역에 대응하는 제 1 전극, 및 상기 PIN층과 상기 제 2 전극을 덮는 제 2 보호막을 배치하는 단계; 및
상기 제 1 보호막 상에 상기 제 1 전극과 상기 제 2 보호막을 덮는 평탄화막을 배치하는 단계를 포함하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
A method for manufacturing an array panel for a digital X-ray detection device including a plurality of pixel regions disposed in a sensing region, the method comprising:
disposing a switching transistor corresponding to each pixel region on a substrate and disposing a first passivation layer covering the switching transistor;
disposing a conductive material film on the first passivation film;
disposing a PIN layer and a second electrode corresponding to each of the pixel regions on the conductive material film;
disposing an insulating material film covering the PIN layer and the second electrode on the conductive material film;
disposing a first electrode corresponding to each pixel region and a second passivation layer covering the PIN layer and the second electrode by collectively patterning the conductive material film and the insulating material film; and
and disposing a planarization film covering the first electrode and the second passivation film on the first passivation film.
상기 평탄화막을 배치하는 단계에서, 상기 제 1 전극의 측면은 상기 평탄화막에 접하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
8. The method of claim 7,
In the disposing of the planarization layer, a side surface of the first electrode is in contact with the planarization layer.
상기 스위칭 트랜지스터를 배치하는 단계에서,
상기 스위칭 트랜지스터는 기판 상에 배치되는 액티브층과, 상기 액티브층의 일부를 덮는 게이트절연막 상에 배치되는 게이트전극과, 상기 액티브층, 상기 게이트절연막 및 상기 게이트전극을 덮는 층간절연막 상에 배치되는 소스전극 및 드레인전극을 포함하며,
상기 게이트전극과 함께, 상기 복수의 화소영역 중 제 1 방향으로 나란하게 배열된 화소영역들의 상기 스위칭 트랜지스터에 연결되는 게이트라인을 배치하고,
상기 소스전극 및 드레인전극과 함께, 상기 복수의 화소영역 중 상기 제 1 방향에 교차하는 제 2 방향으로 나란하게 배열된 화소영역들의 상기 스위칭 트랜지스터에 연결되는 데이터라인을 배치하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
9. The method of claim 8,
In the step of disposing the switching transistor,
The switching transistor includes an active layer disposed on a substrate, a gate electrode disposed on a gate insulating layer covering a portion of the active layer, and a source disposed on an interlayer insulating layer covering the active layer, the gate insulating layer, and the gate electrode. It includes an electrode and a drain electrode,
disposing a gate line connected to the switching transistor of the pixel regions arranged in parallel in a first direction among the plurality of pixel regions together with the gate electrode;
An array for a digital X-ray detection device for arranging data lines connected to the switching transistors of pixel regions arranged in parallel in a second direction crossing the first direction among the plurality of pixel regions together with the source electrode and the drain electrode A method for manufacturing a panel.
상기 제 2 전극의 일부에 대응하고 상기 제 2 보호막 및 상기 평탄화막을 관통하는 바이어스 콘택홀을 배치하는 단계; 및
상기 평탄화막 상에, 상기 복수의 화소영역 중 상기 제 2 방향으로 나란하게 배열된 화소영역들의 상기 제 2 전극에 연결되는 바이어스라인을 배치하는 단계를 더 포함하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
10. The method of claim 9,
disposing a bias contact hole corresponding to a portion of the second electrode and penetrating the second passivation layer and the planarization layer; and
and disposing a bias line connected to the second electrode of the plurality of pixel regions arranged in parallel in the second direction on the planarization layer. Way.
상기 평탄화막을 배치하는 단계에서, 상기 평탄화막은 상기 감지영역에 대응하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
11. The method of claim 10,
In the step of disposing the planarization layer, the planarization layer corresponds to the sensing area.
상기 게이트전극 및 상기 게이트라인과 함께, 상기 감지영역의 외곽인 비감지영역 중 패드영역에 상기 게이트라인의 일단에 연결되는 제 1 게이트패드층을 배치하고,
상기 소스전극, 상기 드레인전극 및 상기 데이터라인과 함께, 상기 제 1 게이트패드층에 중첩하는 제 2 게이트패드층을 배치하며,
상기 바이어스라인과 함께, 상기 제 2 게이트패드층에 중첩하는 제 3 게이트패드층을 배치하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
12. The method of claim 11,
a first gate pad layer connected to one end of the gate line is disposed in a pad region of a non-sensing region outside the sensing region together with the gate electrode and the gate line;
disposing a second gate pad layer overlapping the first gate pad layer together with the source electrode, the drain electrode, and the data line;
A method of manufacturing an array panel for a digital X-ray detection device by disposing a third gate pad layer overlapping the second gate pad layer together with the bias line.
상기 제 2 게이트패드층은 상기 층간절연막 상에 배치되고 상기 층간절연막을 관통하는 콘택홀을 통해 상기 제 1 게이트패드층에 연결되며,
상기 제 3 게이트패드층은 상기 제 1 보호막 상에 배치되고 상기 제 1 보호막을 관통하는 콘택홀을 통해 상기 제 2 게이트패드층에 연결되는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
13. The method of claim 12,
the second gate pad layer is disposed on the interlayer insulating layer and connected to the first gate pad layer through a contact hole penetrating the interlayer insulating layer;
The third gate pad layer is disposed on the first passivation layer and is connected to the second gate pad layer through a contact hole penetrating the first passivation layer.
상기 소스전극, 상기 드레인전극 및 상기 데이터라인과 함께, 상기 감지영역의 외곽인 비감지영역 중 패드영역에 상기 데이터라인의 일단에 연결되는 제 1 데이터패드층을 배치하고,
상기 바이어스라인과 함께, 상기 제 1 데이터패드층에 중첩하는 제 2 데이터패드층을 배치하는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.
12. The method of claim 11,
a first data pad layer connected to one end of the data line is disposed in a pad region of a non-sensing region outside the sensing region together with the source electrode, the drain electrode and the data line
A method of manufacturing an array panel for a digital X-ray detection device by disposing a second data pad layer overlapping the first data pad layer together with the bias line.
상기 제 2 데이터패드층은 상기 제 1 보호막 상에 배치되고 상기 제 1 보호막을 관통하는 콘택홀을 통해 상기 제 1 데이터패드층에 연결되는 디지털 엑스레이 검출장치용 어레이 패널의 제조방법.15. The method of claim 14,
The second data pad layer is disposed on the first passivation layer and is connected to the first data pad layer through a contact hole penetrating the first passivation layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190175562A KR20210083008A (en) | 2019-12-26 | 2019-12-26 | Pixel array panel and method for manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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