KR20210081596A

KR20210081596A - 표시장치

Info

Publication number: KR20210081596A
Application number: KR1020190173718A
Authority: KR
Inventors: 심성빈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-24
Filing date: 2019-12-24
Publication date: 2021-07-02

Abstract

본 발명은 개구율 감소 없이 소비 전력을 감소시킬 수 있는 표시장치를 제공한다. 본 발명의 일 실시예에 따른 표시장치는 복수의 화소들이 배치된 표시 영역을 포함하는 기판, 기판 상에 구비되고 표시 영역에서 제1 방향을 따라 연장된 제1 전원 라인, 및 제1 전원 라인 상에서 제1 방향과 교차하는 제2 방향을 따라 연장된 제2 전원 라인을 포함한다. 표시 영역은 제1 전원 라인과 제2 전원 라인이 교차하는 제1 교차 영역을 포함한다. 제2 전원 라인은 제1 교차 영역을 사이에 두고 서로 이격된 제1 라인과 제2 라인, 및 제1 교차 영역에 구비되고 제1 라인과 제2 라인을 전기적으로 연결하는 제1 연결 라인을 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 영상을 표시하는 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.

유기발광 표시장치는 서브 화소 별로 상이한 색의 발광층을 정밀하게 패턴 형성하는데 어려움이 있다. 이를 해결하기 위하여, 유기발광 표시장치는 서로 상이한 색상의 광을 발광하는 복수의 스택들로 이루어진 백색 발광층을 공통층으로 형성하고, 서브 화소 별로 컬러필터를 배치하여 상이한 색을 구현할 수 있다. 이러한 경우, 유기발광 표시장치는 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않다는 장점이 있으나, 복수의 스택들로 인하여 전력이 많이 소비된다는 문제가 있다.

본 발명은 소비 전력을 감소시킬 수 있는 표시장치를 제공한다.

또한, 본 발명은 서브 화소의 개구율이 감소되는 것을 방지할 수 있는 표시장치를 제공한다.

본 발명의 일 실시예에 따른 표시장치는 복수의 화소들이 배치된 표시 영역이 포함된 기판, 기판 상에 구비되고 표시 영역에서 제1 방향을 따라 연장된 제1 전원 라인, 및 제1 전원 라인 상에서 제1 방향과 교차하는 제2 방향을 따라 구비된 제2 전원 라인을 포함한다. 표시 영역은 제1 전원 라인과 제2 전원 라인이 교차하는 제1 교차 영역을 포함한다. 제2 전원 라인은 제1 교차 영역을 사이에 두고 서로 이격된 제1 라인과 제2 라인, 및 제1 교차 영역에 구비되고 제1 라인과 제2 라인을 전기적으로 연결하는 제1 연결 라인을 포함한다.

본 발명에 따르면, 서브 화소들에 제1 발광층 및 제2 발광층을 마스크 없이 전면에 형성함으로써, 마스크를 이용하여 서브 화소 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다. 즉, 본 발명은 정밀한 마스크 제작이나 정밀한 마스크 얼라인 공정이 필요하지 않으며, 조밀한 화소 간격을 가지는 고해상도의 표시장치에도 적용이 가능하다.

또한, 본 발명은 제1 발광층 및 제2 발광층을 전면에 형성함에도 불구하고, 서브 화소들 각각에서 제1 발광층 및 제2 발광층 중 어느 하나만 발광시킬 수 있다. 이에 따라, 본 발명은 제1 발광층 및 제2 발광층을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.

또한, 본 발명은 제1 전원 라인을 제1 방향으로 연장시키고 제2 전원 라인을 제2 방향으로 연장시킴으로써, 서브 화소 간에 이격 거리를 증가시키지 않으면서 표시 영역 내에 제1 및 제2 전원 라인을 모두 배치시킬 수 있다. 즉, 본 발명은 화소의 개구율 감소 없이 표시 영역 내에 제1 및 제2 전원 라인을 모두 배치시킬 수 있다.

또한, 본 발명은 제1 전원 라인과 제2 전원 라인이 교차하는 영역에서 제1 전원 라인 및 제2 전원 라인 중 어느 하나가 점핑 구조를 가짐으로써, 전압이 큰 제1 전원 라인과 제2 전원 라인 사이의 기생 커패시턴스를 최소화시킬 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이다.
도 4는 도 3 의 A 영역의 일 예를 보여주는 평면도이다.
도 5는 도 4의 I-I의 일 예를 보여주는 단면도이다.
도 6은 도 4의 II-II의 일 예를 보여주는 단면도이다.
도 7은 도 4의 III-III의 일 예를 보여주는 단면도이다.
도 8은 도 3 의 A 영역의 다른 예를 보여주는 평면도이다.
도 9는 도 8의 IV-IV의 일 예를 보여주는 단면도이다.
도 10은 도 8의 V-V의 일 예를 보여주는 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 제1 기판, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 표시패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(140), 연성필름(150), 회로보드(160), 및 타이밍 제어부(170)를 포함한다.

표시패널(110)은 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다.

표시장치(100)는 발광된 광이 하부쪽으로 방출되는 소위 하부 발광(bottom emission) 방식으로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 본 발명의 일 실시예에 따른 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료가 이용되고, 제2 기판(112)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수 있다. 한편, 본 발명의 일 실시예에 따른 표시장치(100)가 발광된 광이 상부쪽으로 방출되는 상부 발광(top emission) 방식으로 이루어지는 경우, 제1 기판(111)은 투명한 재료뿐만 아니라 불투명한 재료가 이용될 수 있고, 제2 기판(112)은 투명한 재료가 이용될 수 있다.

표시패널(110)은 복수 화소들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소들이 형성될 수 있다. 비표시 영역(NDA)에는 게이트 구동부 및 패드들이 형성될 수 있다.

게이트 구동부는 타이밍 제어부(170)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부는 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 게이트 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 표시패널(110)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시 영역(NDA)에 부착될 수도 있다.

소스 드라이브 IC(140)는 타이밍 제어부(170)로부터 디지털 비디오 데이터와 소스 제어신호를 입력 받는다. 소스 드라이브 IC(140)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(140)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(150)에 실장될 수 있다.

표시패널(110)의 비표시 영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(150)에는 패드들과 소스 드라이브 IC(140)를 연결하는 배선들, 패드들과 회로보드(160)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(150)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(150)의 배선들이 연결될 수 있다.

회로보드(160)는 연성필름(150)들에 부착될 수 있다. 회로보드(160)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(160)에는 타이밍 제어부(170)가 실장될 수 있다. 회로보드(160)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.

타이밍 제어부(170)는 회로보드(160)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력 받는다. 타이밍 제어부(170)는 타이밍 신호에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(140)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(170)는 게이트 제어신호를 게이트 구동부에 공급하고, 소스 제어신호를 소스 드라이브 IC(140)들에 공급한다.

도 3은 본 발명의 일 실시예에 따른 표시 패널의 제1 기판을 개략적으로 보여주는 평면도이고, 도 4는 도 3 의 A 영역의 일 예를 보여주는 평면도이다.

도 3 및 도 4를 참조하면, 제1 기판(111)은 표시 영역(DA)과 비표시 영역(NDA)으로 구분되고, 비표시 영역(NDA)은 복수의 패드들이 배치되는 패드 영역(PA)을 포함한다.

제1 기판(111)의 표시 영역(DA)에는 복수의 화소(P)들이 배치된다. 각 화소(P)는 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP)가 구비될 수 있다. 제1 서브 화소(RP)는 적색 광을 방출하고, 제2 서브 화소(WP)는 백색 광을 방출하고, 제3 서브 화소(BP)는 청색 광을 방출하고, 제4 서브 화소(GP)는 녹색 광을 방출하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 경우에 따라, 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP) 중 일부가 구비되지 않을 수도 있다. 또한, 각각의 서브 화소(RP, WP, BP, GP)의 배열 순서는 다양하게 변경될 수 있다.

이하에서는 설명의 편의를 위하여, 제1 서브 화소(RP)는 적색 광을 방출하는 적색 서브 화소이고, 제2 서브 화소(WP)는 백색 광을 방출하는 백색 서브 화소이고, 제3 서브 화소(BP)는 청색 광을 방출하는 청색 서브 화소이고, 제4 서브 화소(GP)는 녹색 광을 방출하는 녹색 서브 화소인 것으로 설명한다.

서브 화소(RP, WP, BP, GP)들 각각은 발광 영역(REA, WEA, BEA, GEA) 및 회로 영역(RCA, WCA, BCA, GCA)을 포함한다. 발광 영역(REA, WEA, BEA, GEA)은 광을 방출하는 영역이고, 회로 영역(RCA, WCA, BCA, GCA)은 트랜지스터 및 커패시터 등을 포함하는 회로 소자가 배치되는 영역이다.

한편, 서브 화소(RP, WP, BP, GP)들 사이에는 각종 신호 라인들이 배치될 수 있다. 신호 라인들은 게이트 라인, 데이터 라인(D), 전원 라인(VDD, VSS, AVSS), 및 기준 전압 라인(Ref)을 포함하여 이루어질 수 있다.

전원 라인은 복수의 제1 전원 라인(VDD)들 및 복수의 제2 전원 라인(VSS)들을 포함할 수 있다. 복수의 제1 전원 라인(VDD)들 각각은 표시 영역(DA)에서 제1 내지 제4 서브 화소(RP, WP, BP, GP)들을 포함하는 화소(P)들 사이에 배치되어, 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 각각의 애노드 전극에 제1 전위 전압을 공급한다. 제1 전원 라인(VDD)은 도 4에 도시된 바와 같이 제1 방향(Y축 방향)으로 연장 형성될 수 있다.

복수의 제2 전원 라인(VSS)들 각각은 표시 영역(DA)에서 제1 내지 제4 서브 화소(RP, WP, BP, GP)들을 포함하는 화소(P)들 사이에 배치되어, 제1 내지 제4 서브 화소(RP, WP, BP, GP)들의 캐소드 전극에 제1 전위 전압과 다른 제2 전위 전압을 공급한다. 제2 전원 라인(VSS)은 도 4에 도시된 바와 같이 제1 방향과 다른 제2 방향(X축 방향)으로 연장 형성될 수 있다.

이하에서는 설명의 편의를 위하여 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 각각의 애노드 전극에 공급되는 전압을 제1 전위 전압이라 하고, 제1 전원 라인이 제1 전위 전압을 공급하는 것으로 설명한다. 또한, 제1 내지 제4 서브 화소(RP, WP, BP, GP)들의 캐소드 전극에 공급되는 전압을 제2 전위 전압이라 하고, 제2 전원 라인이 제2 전위 전압을 공급하는 것으로 설명한다. 그러나, 제1, 제2 등과 같은 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하여 설명하기 위한 것이므로, 제1 전원 라인이 서브 화소(RP, WP, BP, GP)들 각각의 애노드 전극에 제1 전위 전압을 공급하는 것만을 한정하고, 제2 전원 라인이 화소(RP, WP, BP, GP)들의 캐소드 전극에 제2 전위 전압을 공급하는 것만을 한정하지 않는다. 이하에서 언급되는 제1 전원 라인은 본 발명의 기술적 사상 내에서 제2 전원 라인일 수도 있으며, 제2 전원 라인은 본 발명의 기술적 사상 내에서 제1 전원 라인일 수도 있다.

제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 표시 영역(DA)에서 서로 교차한다. 즉, 표시 영역(DA)은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 서로 교차하는 제1 교차 영역(IA1)을 포함할 수 있다.

도 4에서는 제1 방향(Y축 방향)과 제2 방향(X축 방향)이 수직하는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 제1 교차 영역(IA1)에서 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 직각을 이룰 수 있으나, 반드시 이에 한정되지는 않는다. 제1 교차 영역(IA1)에서 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 이루는 각도가 90° 보다 작거나 클 수도 있다.

데이터 라인(D) 및 기준 전압 라인(Ref)은 표시 영역(DA)에서 서브 화소(RP, WP, BP, GP)들 사이에 배치되며, 제1 전원 라인(VDD)와 같이 제1 방향(X축 방향)으로 연장 형성될 수 있다. 예컨대, 데이터 라인(D)은 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 각각에 대응되도록 제1 데이터 라인(D1), 제2 데이터 라인(D2), 제3 데이터 라인(D3) 및 제4 데이터 라인(D4)을 포함할 수 있다.

제1 데이터 라인(D1) 및 제2 데이터 라인(D2)은 도 4에 도시된 바와 같이 제1 서브 화소(RP) 및 제2 서브 화소(WP) 사이에 구비될 수 있으며, 제3 데이터 라인(D3) 및 제4 데이터 라인(D4)은 제3 서브 화소(BP) 및 제4 서브 화소(GP)에 구비될 수 있으나, 반드시 이에 한정되지는 않는다.

기준 전압 라인(Ref)은 도 4에 도시된 바와 같이 제2 서브 화소(WP) 및 제3 서브 화소(BP) 사이에 구비될 수 있으나, 반드시 이에 한정되지는 않는다.

제1 기판(111)의 비표시 영역(NDA)에는 도 3에 도시된 바와 같이 보조 전원 라인(AVSS)이 배치될 수 있다. 보조 전원 라인(AVSS)은 표시 영역(DA)과 이격되어, 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 반드시 이에 한정되지는 않는다.

보조 전원 라인(AVSS)은 표시 영역(DA)으로부터 연장된 복수의 제2 전원 라인(VSS)들과 전기적으로 연결되어, 복수의 제2 전원 라인(VSS)들 각각에 제2 전위 전압을 공급할 수 있다.

구체적으로, 각 제2 전원 라인(VSS)의 일단 및 타단 중 적어도 하나는 보조 전원 라인(AVSS)에 접속될 수 있다. 이때, 제2 전원 라인(VSS)의 일단 또는 타단은 도 4에 도시된 바와 같이 보조 전원 라인(AVSS)과 동일한 층에 배치되어 보조 전원 라인(AVSS)와 일체로 형성될 수 있으나, 반드시 이에 한정되지는 않는다.

이하에서는 도 5 내지 도 7을 참조하여 서브 화소(RP, WP, BP, GP)들, 제1 전원 라인(VDD), 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)의 구성에 대하여 구체적으로 살펴보도록 한다.

도 5는 도 4의 I-I의 일 예를 보여주는 단면도이고, 도 6은 도 4의 II-II의 일 예를 보여주는 단면도이며, 도 7은 도 4의 III-III의 일 예를 보여주는 단면도이다.

도 5에서는 제3 서브 화소(BP)의 일 예를 보여주고 있으며, 도 6에서는 제4 서브 화소(GP)의 일 예를 보여주고 있다. 제1 서브 화소(RP) 및 제2 서브 화소(WP)는 제4 서브 화소(GP)와 구조가 실질적으로 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다. 이하에서는 도 5 내지 도 7을 참조하여 제3 서브 화소(BP), 제4 서브 화소(GP), 제1 전원 라인(VDD), 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)에 대하여 구체적으로 살펴보도록 한다.

도 5 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 표시패널(110)은 제1 기판(111), 차광층(LS), 버퍼막(220), 트랜지스터(TFT), 연결 전극(230), 패시베이션막(260), 평탄화막(270), 가림 패턴(281), 제1 전극(310), 뱅크(305), 제1 발광층(320), 제2 전극(330), 제2 발광층(340), 제3 전극(350), 제1 전원 라인(VDD), 제2 전원 라인(VSS), 데이터 라인(D) 및 보조 전원 라인(AVSS)을 포함한다.

트랜지스터(TFT)는 게이트 라인에 게이트 신호가 입력되는 경우 데이터 라인(D)의 데이터 전압에 따라 제1 전극(310)에 소정의 전압을 공급한다.

트랜지스터(TFT)는 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.

구체적으로, 제1 기판(111) 상에는 액티브층(ACT)이 형성된다. 액티브층(ACT)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 제1 기판(111)과 액티브층(ACT) 사이에는 도 5 및 도 6에 도시된 바와 같이 액티브층(ACT)으로 입사되는 외부광을 차단하기 위한 차광층(LS)이 형성될 수 있다. 차광층(LS)은 금속 물질로 이루어질 수 있으며, 이러한 경우, 액티브층(ACT)과 차광층(LS) 사이에는 버퍼막(220)이 형성될 수 있다.

액티브층(ACT) 상에는 게이트 절연막(ILD1)이 형성될 수 있다. 게이트 절연막(ILD1)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.

게이트 절연막(ILD1) 상에는 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.

게이트 전극(GE) 상에는 층간 절연막(ILD2)이 형성될 수 있다. 층간 절연막(ILD2)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.

층간 절연막(ILD2) 상에는 소스 전극(SE)과 드레인 전극(DE)이 형성될 수 있다. 소스 전극(SE)과 드레인 전극(DE) 각각은 게이트 절연막(ILD1)과 층간 절연막(ILD2)을 관통하는 콘택홀을 통해 액티브층(ACT)에 접속될 수 있다. 소스 전극(SE)과 드레인 전극(DE) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.

데이터 라인(D)은 표시 영역(DA)에서 서브 화소(RP, WP, BP, GP)들 사이에 배치되며, 제1 전원 라인(VDD)와 같이 제1 방향(X축 방향)으로 연장 형성될 수 있다.

데이터 라인(D)은 제1 서브 화소(RP)에 데이터 신호를 제공하는 제1 데이터 라인(D1), 제2 서브 화소(WP)에 데이터 신호를 제공하는 제2 데이터 라인(D2), 제3 서브 화소(BP)에 데이터 신호를 제공하는 제3 데이터 라인(D3) 및 제4 서브 화소(GP)에 데이터 신호를 제공하는 제4 데이터 라인(D4)을 포함할 수 있다. 일 예로, 제1 및 제2 데이터 라인(D1, D2)들은 제1 및 제2 서브 화소(RP, WP) 사이에 배치되어, 제1 방향(X축 방향)으로 연장 형성될 수 있다. 제3 및 제4 데이터 라인(D3, D4)들은 제3 및 제4 서브 화소(BP, GP) 사이에 배치되어 제1 방향(X축 방향)으로 연장 형성될 수 있다.

제1 내지 제4 데이터 라인(D1, D2, D3, D4)들은 차광층(LS)과 동일한 층에 형성될 수 있다. 차광층(LS)이 금속 물질로 이루어지는 경우, 제1 내지 제4 데이터 라인(D1, D2, D3, D4)들은 차광층(LS)과 동일한 물질로 형성될 수 있다.

기준 전압 라인(Ref)은 표시 영역(DA)에서 서브 화소(RP, WP, BP, GP)들 사이에 배치되어, 서브 화소(RP, WP, BP, GP)들에 기준전압을 공급한다. 일 예로, 기준 전압 라인(Ref)은 제2 서브 화소(WP)와 제3 서브 화소(BP) 사이에 배치되어 제1 방향(X축 방향)으로 연장 형성될 수 있다.

기준 전압 라인(Ref)은 차광층(LS)과 동일한 층에 형성될 수 있다. 차광층(LS)이 금속 물질로 이루어지는 경우, 기준 전압 라인(Ref)은 차광층(LS)과 동일한 물질로 형성될 수 있다.

연결 전극(230)은 도 5에 도시된 바와 같이 제1 기판(111) 상에서 제3 서브 화소(BP)의 일측에 배치되어, 제3 서브 화소(BP)의 제1 전극(310)과 제3 서브 화소(BP)의 제2 (331)을 전기적으로 연결한다. 이에 따라, 제3 서브 화소(BP)의 제1 전극(310)에 소정의 전압이 인가되면, 제3 서브 화소(BP)의 제2 전극(331)에도 제3 서브 화소(BP)의 제1 전극(310)과 동일한 전압이 인가된다.

연결 전극(230)은 복수의 화소(P)들 각각에 포함된 복수의 제3 서브 화소(BP)들 각각에 대응되도록 패턴 형성될 수 있다. 이때, 복수의 제3 서브 화소(BP)들 각각에 대응되도록 형성된 연결 전극(230)들은 서로 전기적으로 연결되지 않도록 이격 배치된다.

구체적으로, 하나의 제3 서브 화소(BP)는 하나의 연결 전극(230)과 연결될 수 있고, 다른 하나의 제3 서브 화소(BP)는 다른 하나의 연결 전극(230)과 연결될 수 있다. 이때, 하나의 연결 전극(230) 및 다른 하나의 연결 전극(230)은 패턴 형성되고, 서로 전기적으로 연결되지 않도록 이격 배치될 수 있다.

이러한 연결 전극(230)은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에서 동일한 물질로 형성될 수 있다.

패시베이션막(260)은 트랜지스터(TFT) 및 연결전극(230) 상에 형성되어 트랜지스터(TFT)를 보호한다. 패시베이션막(260)은 도 5에 도시된 바와 같이 트랜지스터(TFT)를 덮는 동시에 연결 전극(230)의 일부를 노출시킨다.

보다 구체적으로, 패시베이션막(260)은 연결 전극(230)의 일부를 노출시키는 제1 개구 영역(OA1)을 포함한다. 패시베이션막(260)은 도 5에 도시된 바와 같이 제3 서브 화소(BP)의 일측에 배치된 연결 전극(230)의 일부를 노출시키는 제1 개구 영역(OA1)를 포함할 수 있다. 제1 개구 영역(OA13)는 도 제3 서브 화소(BP)를 둘러싸도록 형성될 수 있다. 이에 따라, 제1 개구 영역(OA1)은 연결 전극(230)이 형성된 영역에서 연결 전극(230)의 일부를 노출시키고, 연결 전극(230)이 형성되지 않은 영역에서 절연막을 노출시킨다.

일 실시예에 있어서, 패시베이션막(260)은 제2 전원 라인(VSS)의 일부를 노출시키는 제2 개구 영역(OA2)과 제3 개구 영역(OA3)을 더 포함할 수 있다. 제2 및 제3 개구 영역(OA2, OA3)들에 대한 구체적인 설명은 후술하도록 한다.

이러한 패시베이션막(260)은 무기막, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 이들의 다중막으로 형성될 수 있다.

평탄화막(270)은 패시베이션막(260) 상에 형성되어 트랜지스터(TFT)로 인한 단차를 평탄화시킨다. 이때, 평탄화막(270)은 패시베이션막(260)의 제1 개구 영역(OA1) 상에 형성되지 않는다. 이에 따라, 연결 전극(230)의 일부가 여전히 노출될 수 있다. 제2 및 제3 개구 영역(OA2, OA3)들이 형성된 경우, 평탄화막(270)은 패시베이션막(260)의 제2 및 제3 개구 영역(OA2, OA3)들 상에 형성되지 않는다. 이에 따라, 제2 전원 라인(VSS)의 일부가 여전히 노출될 수 있다.

평탄화막(270)은 패시베이션막(260) 보다 작은 형성 면적을 가질 수 있다. 이에 따라, 평탄화막(270)은 패시베이션막(260)의 일부를 노출시킬 수 있다. 이때, 패시베이션막(260)은 개구 영역(OA1, OA2, OA3)들과 인접한 영역에서 평탄화막(270)에 의하여 덮이지 않고 노출될 수 있다.

이러한 평탄화막(270)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.

제1 전극(310)은 평탄화막(270) 상에서 서브 화소(RP, WP, BP, GP) 별로 패턴 형성된다. 구체적으로, 제1 서브 화소(RP)에 하나의 제1 전극(310)이 형성되고, 제2 서브 화소(WP)에 다른 하나의 제1 전극(310)이 형성되고, 제3 서브 화소(BP)에 또 다른 하나의 제1 전극(310)이 형성되며, 제4 서브 화소(GP)에 또 다른 하나의 제1 전극(310)이 형성된다.

제1 전극(310)은 패시베이션막(260)과 평탄화막(270)을 관통하는 콘택홀(CH5, CH7)을 통해 트랜지스터(TFT)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속된다.

일 예로, 제3 서브 화소(BP)의 제1 전극(310)은 도 5에 도시된 바와 같이 제5 컨택홀(CH5)을 통해 트랜지스터(TFT)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다. 또한, 제3 서브 화소(BP)의 제1 전극(310)은 패시베이션막(260)을 관통하는 제6 콘택홀(CH6)을 통해 연결 전극(230)에 접속될 수 있다.

일 예로, 제4 서브 화소(GP)의 제1 전극(312)은 제7 컨택홀(CH7)을 통해 트랜지스터(TFT)의 소스 전극(SE) 또는 드레인 전극(DE)에 접속될 수 있다. 제1 및 제2 서브 화소(RP, WP)는 제4 서브 화소(GP)와 실질적으로 동일할 수 있다.

한편, 제1 전극(310)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제1 전극(310)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제1 전극(310)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 이러한 제1 전극(310)은 애노드 전극일 수 있다.

가림 패턴(281)은 패시베이션막(260) 상에서 패시베이션막(260)의 제1 개구 영역(OA1)의 일부를 가리도록 형성된다. 구체적으로, 가림 패턴(281)은 평탄화막(270)에 덮이지 않고 노출된 패시베이션막(260) 상에 형성될 수 있다. 가림 패턴(281)은 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부(281a)를 포함한다. 이때, 가림 패턴(281)의 돌출부(281a)는 도 5에 도시된 바와 같이 제3 서브 화소(BP)의 일측에 배치된 연결 전극(230)과 이격되어, 연결 전극(230)과의 사이에 공간을 형성할 수 있다.

가림 패턴(281)은 제1 개구 영역(OA1)를 사이에 두고 제3 서브 화소(BP)와 인접하게 배치된 서브 화소에 가깝게 형성될 수 있다. 가림 패턴(281)은 돌출부(281a)가 제3 서브 화소(BP)와 인접한 서브 화소에서 제1 개구 영역(OA1)을 향하는 방향으로 돌출될 수 있다. 이에 따라, 제1 개구 영역(OA1)에서 노출된 연결 전극(230)의 일부는 가림 패턴(281)에 의하여 가려지고, 제1 개구 영역(OA1)에서 노출된 연결 전극(230)의 나머지는 여전히 노출될 있다.

가림 패턴(281)은 제1 개구 영역(OA1)과 마찬가지로 제3 서브 화소(BP)를 둘러싸도록 형성될 수 있다. 제3 서브 화소(BP)의 제2 전극(331)은 가림 패턴(281)에 의하여 인접한 서브 화소들의 제2 전극(330)과 단절될 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 가림 패턴(281)을 제3 서브 화소(BP)를 둘러싸도록 형성함으로써 제3 서브 화소(BP)의 제2 전극(331)이 인접한 서브 화소들, 예컨대, 제2 서브 화소(WP) 또는 제4 서브 화소(GP)의 제2 전극(330)과 전기적으로 연결되지 않도록 한다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 동일한 층에 구비된 제3 서브 화소(BP)의 제2 전극(331)과 제2 서브 화소(WP) 또는 제4 서브 화소(GP)의 제2 전극(330)에 서로 다른 전압이 인가될 수 있다. 제3 서브 화소(BP)의 제2 전극(331)은 애노드 전극으로서 고전위 전압이 인가되는 반면, 제2 서브 화소(WP) 또는 제4 서브 화소(GP)의 제2 전극(330)은 캐소드 전극으로서 저전위 전압이 인가될 수 있다.

한편, 가림 패턴(281)은 제1 전극(310)과 동일한 층에서 동일한 물질로 형성될 수 있다. 이때, 가림 패턴(281)은 제1 전극(310)과 이격 형성되어, 제1 전극(310)과 전기적으로 연결되지 않는다.

가림 패턴(281)이 제1 전극(310)과 동일한 층에 형성되면, 가림 패턴(281)은 평탄화막(270) 및 평탄화막(270)에 의하여 덮이지 않고 노출된 패시베이션막(260) 상에 형성될 수 있다. 이와 같은 경우, 표시장치(100)는 가림 패턴(281)을 제1 전극(310)과 동일한 층에서 동일한 물질로 형성함으로써, 별도의 공정을 추가하지 않고 가림 패턴(281)이 형성될 수 있다.

그러나 반드시 이에 한정되지 않으며, 가림 패턴(281)은 제1 전극(310)과 다른 층에 형성될 수도 있다. 가림 패턴(281)은 패시베이션막(260)과 평탄화막(270) 사이에 형성될 수도 있다.

뱅크(305)는 평탄화막(270) 상에서 제1 전극(310)의 끝단을 덮도록 형성될 수 있다. 그에 따라, 제1 전극(310)의 끝단에 전류가 집중되어 발광효율이 저하되는 문제가 방지될 수 있다.

또한, 뱅크(305)는 가림 패턴(281)의 적어도 일부 상에 형성될 수 있다. 이때, 뱅크(305)는 도 5에 도시된 바와 같이 가림 패턴(281)의 돌출부(281a)가 덮이지 않고 노출될 수 있도록 형성될 수 있다. 즉, 뱅크(305)는 패시베이션막(260)의 제1 개구 영역(OA1) 상에 형성되지 않을 수 있으나, 반드시 이에 한정되지는 않는다.

다른 일 실시예에 있어서, 표시장치(100)는 가림 패턴(281)들이 생략될 수 있다. 이러한 경우, 뱅크(305)는 패시베이션막(260)의 제1 개구 영역(OA1)의 일부를 가리도록 형성될 수 있다. 즉, 뱅크(305)는 제1 개구 영역(OA1)의 일부를 가리도록 돌출된 돌출부를 포함할 수 있다. 이때, 뱅크(305)는 패시베이션막(260)의 제1 개구 영역(OA1) 상에 형성되어, 가림 패턴(281)과 같은 역할을 할 수 있다.

또 다른 일 실시예에 있어서, 뱅크(305)는 가림 패턴(281)의 돌출부(281a) 상에 형성될 수 있다. 이와 같이 뱅크(305) 아래에 가림 패턴(281)을 형성하게 되면, 가림 패턴(281)이 뱅크(305)의 돌출부가 처지는 것을 방지할 수 있다.

뱅크(305)는 도 6에 도시된 바와 같이 패시베이션막(260) 상에서 제2 개구 영역(OA2)의 일부 및 제3 개구 영역(OA3)의 일부를 가리도록 돌출될 수 있다. 이때, 뱅크(305)는 패시베이션막(260)의 제2 개구 영역(OA2) 및 제3 개구 영역(OA3) 상에 형성되어, 가림 패턴과 같은 역할을 할 수 있다.

다른 일 실시예에 있어서, 표시장치(100)는 제2 개구 영역(OA2)의 일부 및 제3 개구 영역(OA3)의 일부 각각을 가리도록 형성된 가림 패턴들을 더 구비할 수도 있다.

뱅크(305)는 복수의 서브 화소(RP, WP, BP, GP) 각각에 발광 영역(REA, WEA, BEA, GEA)을 정의한다. 즉, 각각의 서브 화소(RP, WP, BP, GP)에서 뱅크(305)가 형성되지 않고 노출된 제1 전극(310)의 노출 영역이 발광 영역(REA, WEA, BEA, GEA)이 된다. 뱅크(305)는 상대적으로 얇은 두께의 무기 절연막으로 이루어질 수 있지만, 상대적으로 두꺼운 두께의 유기 절연막으로 이루어질 수도 있다.

제1 발광층(320)은 제1 전극(310) 상에 형성된다. 제1 발광층(320)은 뱅크(305) 상에 형성될 수도 있다. 제1 발광층(320)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제1 발광층(320)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.

제1 발광층(320)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.

제1 발광층(320)은 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP)에 구비된다.

본 발명의 일 실시예에 따른 제1 발광층(320)은 제3 서브 화소(BP)과 인접한 서브 화소들 사이에서 연속적으로 연결되지 않고 끊어질 수 있다. 구체적으로, 제3 서브 화소(BP)과 인접한 서브 화소들 사이에는 가림 패턴(281)이 구비된다. 제1 발광층(320)은 가림 패턴(281)에 의하여 단절될 수 있다. 제1 발광층(320)을 마스크 없이 전면 증착하게 되면, 제3 서브 화소(BP)과 인접한 서브 화소에 증착되는 제1 발광층(320)은 가림 패턴(281)의 돌출부(281a)와 연결 전극(230) 간의 단차로 인하여 가림 패턴(281)의 돌출부(281a) 상에서 끊어질 수 있다.

제3 서브 화소(BP)에 증착되는 제1 발광층(320)은 가림 패턴(281)의 돌출부(281a)와 연결 전극(230) 사이의 공간으로 유입되어, 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다. 이에 따라, 제3 서브 화소(BP)에 증착되는 제1 발광층(320)은 도 5에 도시된 바와 같이 제1 개구 영역(OA1)에 노출된 연결 전극(230) 상에 형성될 수 있다.

또한, 제1 발광층(320)은 도 6에 도시된 바와 같이 제2 개구 영역(OA2) 및 제3 개구 영역(OA3) 각각에 노출된 제2 전원 라인(VSS) 상에 형성될 수 있다.

제2 전극(330)은 제1 발광층(320) 상에서 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP)에 구비된다.

본 발명의 일 실시예에 따른 제2 전극(330)은 제3 서브 화소(BP)과 인접한 서브 화소들 사이에서 연속적으로 연결되지 않고 끊어질 수 있다. 구체적으로, 제3 서브 화소(BP)과 인접한 서브 화소들 사이에는 가림 패턴(281)이 구비된다. 제2 전극(330)은 가림 패턴(281)에 의하여 단절될 수 있다. 제2 전극(330)을 전면 증착하게 되면, 제3 서브 화소(BP)과 인접한 서브 화소에 증착되는 제2 전극(330)은 가림 패턴(281)의 돌출부(281a)와 연결 전극(230) 간의 단차로 인하여 가림 패턴(281)의 돌출부(281a) 상에서 끊어질 수 있다.

제3 서브 화소(BP)에 증착되는 제2 전극(330)은 가림 패턴(281)의 돌출부(281a)와 제1 발광층(320) 사이의 공간으로 유입되어, 가림 패턴(281)의 돌출부(281a) 아래에 형성될 수 있다. 이때, 제3 서브 화소(BP)의 제2 전극(330)은 가림 패턴(281)의 돌출부(281a) 아래에서 제1 발광층(320) 보다 넓은 면적으로 증착될 수 있다. 이에 따라, 제3 서브 화소(BP)의 제2 전극(330)은 연결 전극(230)에 접속될 수 있다.

제3 서브 화소(BP)는 제2 전극(330)이 연결 전극(230)에 접속되므로, 연결 전극(230)을 통하여 제2 전극(330)과 제1 전극(310)이 전기적으로 연결될 수 있다. 이로 인하여, 제3 서브 화소(BP)는 제1 전극(310)에 고전위 전압이 인가되면, 연결 전극(230)을 통해 제2 전극(330)에 제1 전극(310)과 동일한 고전위 전압이 인가될 수 있다. 이때, 제3 서브 화소(BP)의 제2 전극(330)은 애노드 전극일 수 있다.

한편, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)은 서로 연결될 수 있다. 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)은 제2 및 제3 개구 영역(OA2, OA3)에 노출된 제2 전원 라인(VSS) 상에 형성될 수 있다. 이에 따라, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)은 제2 전원 라인(VSS)에 접속될 수 있다.

제2 전원 라인(VSS)은 표시 영역(DA)으로부터 비표시 영역(NDA)까지 연장되어 보조 전원 라인(AVSS)에 접속될 수 있다. 보조 전원 라인(AVSS)은 비표시 영역(NDA)에서 제3 전극(350)과 연결될 수 있다. 결과적으로, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)은 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)을 통해 제3 전극(350)과 전기적으로 연결될 수 있다.

제1, 제2 및 제4 서브 화소(RP, WP, GP)는 제3 전극(350)에 저전위 전압이 인가되면, 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)을 통하여 제2 전극(330)에 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이때, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)은 캐소드 전극일 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제3 서브 화소(BP)의 제2 전극(330)과 인접한 서브 화소들의 제2 전극(330)이 서로 접하지 않고 단절되는 것이 바람직하다. 앞서 설명한 바와 같이, 제1, 제2 및 제4 서브 화소(RP, WP, GP)는 제2 전극(330)이 캐소드 전극이고, 제3 서브 화소(BP)는 제2 전극(330)이 애노드 전극이다. 이러한 경우, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)과 제3 서브 화소(BP)의 제2 전극(330)이 접하게 되면, 제1, 제2 및 제4 서브 화소(RP, WP, GP)의 제2 전극(330)과 제3 서브 화소(BP)의 제2 전극(330) 간에 단락이 발생하여 표시장치(100)가 정상적으로 구동하지 못하게 된다.

제2 전극(330)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다.

제2 발광층(340)은 제2 전극(330) 상에 형성된다. 제2 발광층(340)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 이 경우, 제2 발광층(340)은 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 소정의 색으로 발광하게 된다.

제2 발광층(340)은 적색 광을 발광하는 적색 발광층, 녹색 광을 발광하는 녹색 발광층, 청색 광을 발광하는 청색 발광층 및 황색 광을 발광하는 황색 발광층 중 어느 하나 일 수 있으나, 반드시 이에 한정되지 않는다.

다만, 제2 발광층(340)은 제1 발광층(320)과 상이한 색의 광을 발광할 수 있다. 제1 발광층(320)이 제1 색의 광을 발광하는 발광층일 경우, 제2 발광층(340)은 제1 색과 다른 제2 색의 광을 발광하는 발광층일 수 있다. 일 예로, 제1 발광층(320)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다.

제2 발광층(340)은 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP)에 구비되며, 제1 발광층(320)과 달리 제1 서브 화소(RP), 제2 서브 화소(WP), 제3 서브 화소(BP), 및 제4 서브 화소(GP) 사이에서 서로 연결된다. 특히, 제2 발광층(340)은 제3 서브 화소(BP)에서 가림 패턴(281)과 제2 전극(330) 사이의 공간을 일부 채우면서 형성될 수 있다. 이때, 가림 패턴(281)과 제2 전극(330) 사이에 제2 발광층(340)이 채워지지 않은 공간에는 에어 갭(AG)이 형성될 수 있다.

제3 전극(350)은 제2 발광층(340) 상에 형성된다. 제3 전극(350)은 투명한 금속물질, 반투과 금속물질 또는 반사율이 높은 금속물질로 이루어질 수 있다. 표시장치(100)가 하부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), Ag 합금, 및 Ag 합금과 ITO의 적층 구조(ITO/Ag 합금/ITO)과 같은 반사율이 높은 금속물질로 형성될 수 있다. Ag 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu) 등의 합금일 수 있다. 표시장치(100)가 상부 발광 방식으로 이루어지는 경우, 제3 전극(350)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 이러한 제3 전극(350)은 캐소드 전극일 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 서브 화소(RP, WP, BP, GP)들 각각에서 제1 발광층(320) 및 제2 발광층(340) 중 하나만 발광하는 것을 특징으로 한다.

보다 구체적으로, 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)는 제1 발광층(320) 및 제2 발광층(340) 중 제1 발광층(320)만이 발광할 수 있다. 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)는 제2 전극(330)이 제2 전원 라인(VSS)에 접속되므로, 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)을 통하여 제2 전극(330)과 제3 전극(350)이 전기적으로 연결될 수 있다. 제3 전극(350)에 저전위 전압이 인가되면, 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)의 제2 전극(330)은 제3 전극(350)과 동일한 저전위 전압이 인가될 수 있다. 이에 따라, 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)는 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 발광하지 않을 수 있다.

한편, 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP) 각각은 제1 전극(310)에 고전위 전압이 인가되고, 제2 전극(330)에 저전위 전압이 인가되면, 제1 전극(310)과 제2 전극(330) 사이에 구비된 제1 발광층(320)이 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.

즉, 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)는 제1 발광층(320)에서 동일한 색의 광이 발광될 수 있다. 본 발명의 일 실시예에 따른 표시장치(100)는 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP) 에서 서로 다른 색의 광이 방출되도록 하기 위하여 컬러필터(미도시)가 더 구비될 수 있다.

컬러필터(미도시)는 제1 서브 화소(RP)에 대응되도록 배치된 제1 컬러필터, 제2 서브 화소(WP)에 대응되도록 배치된 제2 컬러필터 및 제4 서브 화소(GP)에 대응되도록 배치된 제3 컬러필터를 포함할 수 있다. 제1 컬러필터, 제2 컬러필터 및 제3 컬러필터는 서로 다른 색의 광을 투과시킬 수 있다.

예컨대, 제1 발광층(320)은 황색 광을 발광하는 황색 발광층이고, 제2 발광층(340)은 청색 광을 발광하는 청색 발광층일 수 있다. 제1 컬러필터는 적색 광을 투과시키는 적색 컬러필터일 수 있으며, 제2 컬러필터는 모든 광을 투과시키는 투명한 색의 컬러필터일 수 있으며, 제3 컬러필터는 녹색 광을 투과시키는 녹색 컬러필터일 수 있다. 이에 따라, 제1 서브 화소(RP)는 적색 광을 방출하고, 제2 서브 화소(WP)는 백색 광을 방출하고, 제4 서브 화소(GP)는 녹색 광을 방출할 수 있다.

이러한 컬러필터는 표시장치(100)의 발광 방식에 따라 제1 전극(310) 아래에 또는 제3 전극(350) 위에 배치될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 컬러필터는 제1 전극(310) 하에 구비될 수 있다. 표시장치(100)가 상부 발광 방식인 경우, 컬러필터는 제3 전극(350) 상에 구비될 수 있다.

제3 서브 화소(BP)는 제1 발광층(320) 및 제2 발광층(340) 중 제2 발광층(340)만이 발광할 수 있다. 제3 서브 화소(BP)는 제2 전극(330)이 연결 전극(230)에 접속되므로, 연결 전극(230)을 통하여 제1 전극(310)과 제2 전극(330)이 전기적으로 연결될 수 있다. 제3 서브 화소(BP)의 제1 전극(310)에 고전위 전압이 인가되면, 제3 서브 화소(BP)의 제2 전극(330)은 제3 서브 화소(BP)의 제1 전극(310)과 동일한 고전위 전압이 인가될 수 있다. 이에 따라, 제3 서브 화소(BP)는 제1 전극(310)과 제2 전극(330) 사이에 구비된 제1 발광층(320)이 발광하지 않을 수 있다.

한편, 제3 서브 화소(BP)는 제2 전극(330)에 고전위 전압이 인가되고, 제3 전극(350)에 저전위 전압이 인가되면, 제2 전극(330)과 제3 전극(350) 사이에 구비된 제2 발광층(340)이 소정의 전류에 따라 소정의 밝기로 발광할 수 있다.

예컨대, 제3 서브 화소(BP)는 청색 광을 발광하는 청색 발광층일 수 있다. 이러한 경우, 표시장치(100)는 제3 서브 화소(BP)에 대응되는 위치에 별도의 컬러필터를 구비하지 않고, 청색 서브 화소를 구현할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 표시장치(100)는 1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)에서 제1 발광층(320)만 발광시키고, 제3 서브 화소(BP)에서 제2 발광층(340)만 발광시킬 수 있다. 이로 인하여, 본 발명의 일 실시예에 따른 표시장치(100)는 모든 서브 화소에서 제1 발광층(320) 및 제2 발광층(340)을 모두 발광시키는 것과 비교하여 전력 소비를 현저하게 줄일 수 있다.

또한, 본 발명의 일 실시예에 따른 표시장치(100)는 서브 화소(RP, WP, BP, GP)들에 제1 발광층(320) 및 제2 발광층(340)을 마스크 없이 전면에 형성한다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 마스크를 이용하여 서브 화소(RP, WP, BP, GP) 별로 상이한 발광층들을 패턴 형성함에 따른 문제점을 해결할 수 있다.

한편, 본 발명의 일 실시예에 따른 표시장치(100)는 표시 영역(DA)에 복수의 제2 전원 라인(VSS)들을 구비하고, 제2 전원 라인(VSS)을 이용하여 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)의 제2 전극(330)을 제3 전극(350)과 전기적으로 연결한다. 이때, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)이 제1 전원 라인(VDD)과 다른 방향으로 연장되는 것을 특징으로 한다.

구체적으로, 제1 전원 라인(VDD)은 표시 영역(DA)에 배치되며, 표시 영역(DA)으로부터 비표시 영역(NDA)까지 제1 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 라인(VDD)은 비표시 영역(NDA)에 배치된 패드로부터 제1 전위 전압이 인가되면, 표시 영역(DA)에 배치된 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 각각의 제1 전극(310)에 제1 전위 전압을 공급할 수 있다. 제1 전원 라인(VDD)은 제1 내지 제4 서브 화소(RP, WP, BP, GP)들을 포함하는 화소(P)들 사이에 배치될 수 있다.

제1 전원 라인(VDD)은 차광층(LS)과 동일한 층에 형성될 수 있다. 차광층(LS)이 금속 물질로 이루어지는 경우, 제1 전원 라인(VDD)은 차광층(LS)과 동일한 물질로 형성될 수 있다.

제2 전원 라인(VSS)은 표시 영역(DA)에 배치되며, 표시 영역(DA)으로부터 비표시 영역(NDA)까지 제2 방향(X축 방향)으로 연장될 수 있다. 제2 전원 라인(VSS)은 비표시 영역(NDA)에 구비된 보조 전원 라인(AVSS)에 접속될 수 있다. 제2 전원 라인(VSS)은 보조 전원 라인(AVSS)으로부터 제2 전위 전압이 인가되면, 표시 영역(DA)에 배치된 제1, 제2 및 제4 서브 화소(RP, WP, GP)들 각각의 제2 전극(330)에 제2 전위 전압을 공급할 수 있다. 제2 전원 라인(VSS)은 제1 내지 제4 서브 화소(RP, WP, BP, GP)들을 포함하는 화소(P)들 사이에 배치될 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)의 제2 전극(330)과 제3 전극(350)을 전기적으로 연결하기 위하여, 제2 전원 라인(VSS)을 구비한다. 이때, 제2 전원 라인(VSS)을 제1 전원 라인(VDD)과 나란하게 구비하는 경우, 표시장치(100)는 각각 화소(P)에 제1 전원 라인(VDD), 제2 전원 라인(VSS), 데이터 라인(D) 및 기준 전압 라인(Ref)을 모두 나란하게 배치하기 위하여 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 간의 이격 거리가 커지게 된다. 이에 따라, 화소(P)의 개구율이 감소할 수 있다.

이를 방지하기 위하여, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)을 제1 전원 라인(VDD)과 다른 방향으로 연장시킨다. 이러한 경우, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 제1 전원 라인(VDD)이 교차하게 된다. 즉, 표시 영역(DA)은 제2 전원 라인(VSS)과 제1 전원 라인(VDD)이 교차하는 복수의 제1 교차 영역(IA1)들을 포함할 수 있다.

제1 전원 라인(VDD)은 차광층(LS)과 동일한 층에 배치되고, 제2 전원 라인(VSS)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 배치될 수 있다. 이러한 경우, 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에는 적어도 하나의 제1 절연막이 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있다. 이때, 제1 교차 영역(IA1)에서는 전압이 큰 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에서 기생 커패시턴스가 발생할 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이의 기생 커패시턴스를 줄이기 위하여 제2 전원 라인(VSS)이 점핑 구조를 가지도록 한다.

구체적으로, 제2 전원 라인(VSS)은 제1 라인(VSSL1), 제1 연결 라인(CL1) 및 제2 라인(VSSL2)을 포함할 수 있다. 제1 라인(VSSL1) 및 제2 라인(VSSL2)은 제2 방향(X축 방향)으로 연장될 수 있다. 제1 라인(VSSL1) 및 제2 라인(VSSL2)은 동일한 층에 배치될 수 있으며, 제1 교차 영역(IA1)에서 서로 이격될 수 있다.

제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 형성될 수 있다. 제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 물질로 형성될 수 있다.

제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 단일층으로 형성되거나, 이중층으로 형성될 수도 있다. 일 예로, 제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 소스/드레인 전극(SE/DE)과 동일층에 형성될 수 있다. 다른 예로, 제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 도 6에 도시된 바와 같이 트랜지스터(TFT)의 게이트 전극(GE) 및 소스/드레인 전극(SE/DE)과 동일층에 형성될 수 있다. 이때, 제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 트랜지스터(TFT)의 게이트 전극(GE)과 동일 층에 형성된 제1 층(VSSL11)과 트랜지스터(TFT)의 소스/드레인 전극(SE/DE)과 동일 층에 형성된 제2 층(VSSL12)이 일부 중첩될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 라인(VSSL1) 및 제2 라인(VSSL2) 각각은 트랜지스터(TFT)의 게이트 전극(GE)과 동일 층에 형성된 제1 층(VSSL11)과 트랜지스터(TFT)의 소스/드레인 전극(SE/DE)과 동일 층에 형성된 제2 층(VSSL12)이 전부 중첩될 수도 있다.

제1 연결 라인(CL1)은 제1 교차 영역(IA1)에 구비되며, 제1 라인(VSSL1)과 제2 라인(VSSL2)을 전기적으로 연결한다.

구체적으로, 제1 연결 라인(CL1)은 제1 교차 영역(IA1)에서 평탄화막(270) 상에 구비될 수 있다. 제1 연결 라인(CL1)은 제1 전극(310)과 동일한 층에 형성될 수 있다. 제1 연결 라인(CL1)은 제1 전극(310)과 동일한 물질로 형성될 수 있다.

제1 연결 라인(CL1)은 제1 라인(VSSL1) 및 제2 라인(VSSL2) 상에 구비되며, 제1 라인(VSSL1) 및 제2 라인(VSSL2)과의 사이에 패시베이션막(260) 및 평탄화막(270)이 구비될 수 있다.

제1 연결 라인(CL1)은 일단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제1 컨택홀(CH1)을 통해 제1 라인(VSSL1)의 일단에 접속될 수 있다. 제1 연결 라인(CL1)은 타단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제2 컨택홀(CH2)을 통해 제2 라인(VSSL2)의 일단에 접속될 수 있다.

이에 따라, 제1 라인(VSSL1), 제1 연결 라인(CL1) 및 제2 라인(VSSL2)은 모두 전기적으로 연결될 수 있다. 점핑 구조를 가진 제2 전원 라인(VSS)은 제1 연결 라인(CL1)이 제1 전원 라인(VDD)과 교차될 수 있다. 제1 교차 영역(IA1)에서 제1 연결 라인(CL1)과 제1 전원 라인(VDD) 사이에는 적어도 하나의 제1 절연막뿐만 아니라 적어도 하나의 제2 절연막도 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있으며, 적어도 하나의 제2 절연막은 패시베이션막(260) 및 평탄화막(270)을 포함할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 제1 전원 라인(VDD) 간의 이격 거리(S1)가 증가되고, 제2 전원 라인(VSS)과 제1 전원 라인(VDD) 사이의 기생 커패시턴스를 최소화시킬 수 있다.

한편, 제1 연결 라인(CL1)은 상술한 바와 같이 제1 전극(310)과 동일한 물질로 형성될 수 있다. 표시장치(100)가 하부 발광 방식인 경우, 제1 전극(310)은 ITO, IZO와 같은 투명한 금속물질로 이루어지므로, 제1 연결 라인(CL1) 역시 ITO, IZO와 같은 투명한 금속물질로 이루어질 수 있다. 투명한 금속물질은 일반적으로 저항이 높으므로, 제2 전원 라인(VSS)은 저항이 증가되어 신호 전달에 문제가 발생할 수 있다.

특히, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)을 제1 방향(Y축 방향) 보다 길이가 긴 제2 방향(X축 방향)으로 연장되도록 형성할 수 있다. 이에 따라, 제2 전위 전압은 길이가 긴 방향으로 연장된 제2 전원 라인(VSS)을 따라 이동하면서 전압강하가 발생하여 일부에 전달되지 않을 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)의 저항을 감소시키기 위하여 표시 영역(DA)에서 제2 전원 라인(VSS)과 제2 전극(330)이 직접 접하도록 형성할 수 있다.

구체적으로, 본 발명의 일 실시예에 따른 표시장치(100)는 도 4 및 도 6에 도시된 바와 같이 패시베이션막(260)에 제2 전원 라인(VSS)의 제1 라인(VSSL1)의 일부를 노출시키는 제2 개구 영역(OA2) 및 제2 전원 라인(VSS)의 제2 라인(VSSL2)의 일부를 노출시키는 제3 개구 영역(OA3)이 구비될 수 있다. 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전극(330)이 제2 개구 영역(OA2)에서 노출된 제1 라인(VSSL1)과 제3 개구 영역(OA3)에서 노출된 제2 라인(VSSL2) 상에 형성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 제2 전극(330)이 접속될 수 있다.

제2 전극(330)은 투명한 금속물질로 이루어질 수 있다. 그러나, 제2 전극(330)은 표시 영역(DA)의 전면에 증착되며, 제3 서브 화소(BP)를 제외한 제1 서브 화소(RP), 제2 서브 화소(WP) 및 제4 서브 화소(GP)에서 전기적으로 연결되어 있으므로, 단위면적 당 저항이 크게 작아진다.

본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 단위 면적 당 저항이 작은 제2 전극(330)을 연결시킴으로써, 제2 전원 라인(VSS)의 저항을 감소시킬 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)에서 전압강하가 발생하는 것을 방지할 수 있다.

한편, 도 4 및 도 6에서는 제2 전원 라인(VSS)이 제1 라인(VSSL1), 제1 연결 라인(CL1) 및 제2 라인(VSSL2)을 포함하는 것으로 도시하고 있으나, 제2 전원 라인(VSS)은 3개 이상의 라인들과 2개 이상의 연결 라인들을 포함할 수도 있다. 3개 이상의 라인과 1개 이상의 연결 라인은 제2 방향(X축 방향)을 따라 배치될 수 있다. 이때, 제1 라인(VSSL1) 및 제2 라인(VSSL2)을 포함하는 3개 이상의 라인들 중 적어도 하나는 표시 영역(DA)으로부터 비표시 영역(NDA)까지 연장되어, 보조 전원 라인(AVSS)에 접속될 수 있다.

보조 전원 라인(AVSS)은 비표시 영역(NDA)에 구비된다. 보조 전원 라인(AVSS)은 표시 영역(DA)과 이격되어, 표시 영역(DA)을 둘러싸도록 배치될 수 있으나, 반드시 이에 한정되지는 않는다.

보조 전원 라인(AVSS)은 패드 영역(PA)과 표시 영역(DA) 사이에서 제2 방향(X축 방향)으로 연장될 수 있다. 이러한 경우, 보조 전원 라인(AVSS)은 제1 방향(Y축 방향)으로 표시 영역(DA)으로부터 패드 영역(PA)까지 연장되는 제1 전원 라인(VDD)과 교차할 수 있다. 즉, 비표시 영역(NDA)은 보조 전원 라인(AVSS)과 제1 전원 라인(VDD)이 교차하는 제2 교차 영역(IA2)을 포함할 수 있다.

제1 전원 라인(VDD)은 차광층(LS)과 동일한 층에 배치되고, 보조 전원 라인(AVSS)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 배치될 수 있다. 이러한 경우, 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이에는 적어도 하나의 제1 절연막이 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있다. 이때, 제2 교차 영역(IA2)에서는 전압이 큰 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이에서 기생 커패시턴스가 발생할 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이의 기생 커패시턴스를 줄이기 위하여 보조 전원 라인(AVSS)이 점핑 구조를 가지도록 한다.

구체적으로, 보조 전원 라인(AVSS)은 제1 보조 라인(AVSSL1), 제2 연결 라인(CL2) 및 제2 보조 라인(AVSSL2)을 포함할 수 있다. 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2)은 패드 영역(PA)과 표시 영역(DA) 사이에서 제2 방향(X축 방향)으로 연장될 수 있다. 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2)은 동일한 층에 배치될 수 있으며, 제2 교차 영역(IA2)에서 서로 이격될 수 있다.

제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 형성될 수 있다. 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 물질로 형성될 수 있다. 일 예로, 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2) 각각은 소스/드레인 전극(SE/DE)과 동일층에 형성될 수 있다.

제2 연결 라인(CL2)은 제2 교차 영역(IA2)에 구비되며, 제1 보조 라인(AVSSL1)과 제2 보조 라인(AVSSL2)을 전기적으로 연결한다.

구체적으로, 제2 연결 라인(CL2)은 제2 교차 영역(IA2)에서 평탄화막(270) 상에 구비될 수 있다. 제2 연결 라인(CL2)은 제1 전극(310)과 동일한 층에 형성될 수 있다. 제2 연결 라인(CL2)은 제1 전극(310)과 동일한 물질로 형성될 수 있다.

제2 연결 라인(CL2)은 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2) 상에 구비되며, 제1 보조 라인(AVSSL1) 및 제2 보조 라인(AVSSL2)과의 사이에 패시베이션막(260) 및 평탄화막(270)이 구비될 수 있다.

제2 연결 라인(CL2)은 일단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제3 컨택홀(CH3)을 통해 제1 보조 라인(AVSSL1)의 일단에 접속될 수 있다. 제2 연결 라인(CL2)은 타단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제4 컨택홀(CH4)을 통해 제2 보조 라인(AVSSL2)의 일단에 접속될 수 있다.

이에 따라, 제1 보조 라인(AVSSL1), 제2 연결 라인(CL2) 및 제2 보조 라인(AVSSL2)은 모두 전기적으로 연결될 수 있다. 점핑 구조를 가진 보조 전원 라인(AVSS)은 제2 연결 라인(CL2)이 제1 전원 라인(VDD)과 교차할 수 있다. 제2 교차 영역(IA2)에서 제2 연결 라인(CL2)과 제1 전원 라인(VDD) 사이에는 적어도 하나의 제1 절연막뿐만 아니라 적어도 하나의 제2 절연막도 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있으며, 적어도 하나의 제2 절연막은 패시베이션막(260) 및 평탄화막(270)을 포함할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 보조 전원 라인(AVSS)과 제1 전원 라인(VDD) 간의 이격 거리(S2)가 증가되고, 보조 전원 라인(AVSS)과 제1 전원 라인(VDD) 사이의 기생 커패시턴스를 최소화시킬 수 있다.

보조 전원 라인(AVSS)과 제2 전원 라인(VSS)은 동일한 층에 형성될 수 있다. 이러한 경우, 보조 전원 라인(AVSS)과 제2 전원 라인(VSS)은 물리적으로 분리되지 않고 일체로 형성될 수 있다.

한편, 보조 전원 라인(AVSS)은 제3 전극(350)과 접속될 수 있다. 이에 따라, 제2 전원 라인(VSS)에 접속된 제2 전극(330)은 제2 전원 라인(VSS) 및 보조 전원 라인(AVSS)을 통해 제3 전극(350)과 전기적으로 연결될 수 있다.

도 8은 도 3 의 A 영역의 다른 예를 보여주는 평면도이고, 도 9는 도 8의 IV-IV의 일 예를 보여주는 단면도이고, 도 10은 도 8의 V-V의 일 예를 보여주는 단면도이다.

도 8 내지 도 10에 도시된 표시장치(100)는 제1 전원 라인(VDD)이 점핑 구조를 가진다는 점에서 도 4 내지 도 7에 도시된 표시장치(100)와 차이가 있다. 이하에서는 차이점을 중점적으로 설명하고, 중복되는 설명은 생략하도록 한다.

도 8 내지 도 10을 참조하면, 본 발명의 다른 실시예에 따른 표시장치(100)는 제1 기판(111), 차광층(LS), 버퍼막(220), 트랜지스터(TFT), 연결 전극(230), 패시베이션막(260), 평탄화막(270), 가림 패턴(281), 제1 전극(310), 뱅크(305), 제1 발광층(320), 제2 전극(330), 제2 발광층(340), 제3 전극(350), 제1 전원 라인(VDD), 제2 전원 라인(VSS), 데이터 라인(D) 및 보조 전원 라인(AVSS)을 포함한다.

도 8 내지 도 10에 도시된 표시장치(100)의 제1 내지 제4 서브 화소(RP, WP, BP, GP)들의 구조는 도 4 내지 도 7에 도시된 표시장치(100)와 실질적으로 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다. 이하에서는 제1 전원 라인(VDD), 제2 전원 라인(VSS), 데이터 라인(D), 기준 전압 라인(Ref) 및 보조 전원 라인(AVSS)에 대하여 구체적으로 설명하도록 한다.

데이터 라인(D) 및 기준 전압 라인(Ref)은 표시 영역(DA)에서 서브 화소(RP, WP, BP, GP)들 사이에 배치되며, 제1 방향(X축 방향)으로 연장 형성될 수 있다.

제1 내지 제4 데이터 라인(D1, D2, D3, D4)들 및 기준 전압 라인(Ref)은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다.

제2 전원 라인(VSS)은 표시 영역(DA)에 배치되며, 표시 영역(DA)으로부터 비표시 영역(NDA)까지 제2 방향(X축 방향)으로 연장될 수 있다. 제2 전원 라인(VSS)은 비표시 영역(NDA)에 구비된 보조 전원 라인(AVSS)에 접속될 수 있다. 제2 전원 라인(VSS)은 보조 전원 라인(AVSS)으로부터 제2 전위 전압이 인가되면, 표시 영역(DA)에 배치된 제1, 제2 및 제4 서브 화소(RP, WP, GP)들 각각의 제2 전극(330)에 제2 전위 전압을 공급할 수 있다.

보다 구체적으로, 제2 전원 라인(VSS)은 차광층(LS)과 동일한 층에 형성될 수 있다. 차광층(LS)이 금속 물질로 이루어지는 경우, 제2 전원 라인(VSS)은 차광층(LS)과 동일한 물질로 형성될 수 있다.

표시 영역(DA)에는 제2 전원 라인(VSS)의 일부를 노출시키는 제4 개구 영역(OA4)이 구비될 수 있다. 도 8에서는 제4 개구 영역(OA4)이 제1, 제2 및 제4 서브 화소(RP, WP, GP)들 각각에 대응되도록 형성되는 것으로 도시하고 있으나, 반드시 이에 한정되지는 않는다. 제4 개구 영역(OA4)은 하나의 화소(P)에 하나만 형성될 수도 있으며, 2개의 화소(P)에 하나가 형성될 수도 있다.

제4 개구 영역(OA4)에는 도 5에서 설명한 제1 개구 영역(OA1)과 같이 가림 패턴이 구비될 수 있으나, 반드시 이에 한정되지는 않는다. 제4 개구 영역(OA4)에는 도 6에서 설명한 제2 및 제3 개구 영역(OA2, OA3)과 같이 뱅크(305)가 돌출되어 언더컷 구조를 형성할 수도 있다.

제1, 제2 및 제4 서브 화소(RP, WP, GP)들 각각의 제2 전극(330)은 제4 개구 영역(OA4)에서 노출된 제2 전원 라인(VSS)에 접속되어, 제2 전원 라인(VSS)으로부터 제2 전위 전압을 공급 받을 수 있다.

제1 전원 라인(VDD)은 표시 영역(DA)에 배치되며, 표시 영역(DA)으로부터 비표시 영역(NDA)까지 제1 방향(Y축 방향)으로 연장될 수 있다. 제1 전원 라인(VDD)은 비표시 영역(NDA)에 배치된 패드로부터 제1 전위 전압이 인가되면, 표시 영역(DA)에 배치된 제1 내지 제4 서브 화소(RP, WP, BP, GP)들 각각의 제1 전극(310)에 제1 전위 전압을 공급할 수 있다. 제1 전원 라인(VDD)은 제1 내지 제4 서브 화소(RP, WP, BP, GP)들을 포함하는 화소(P)들 사이에 배치될 수 있다.

이를 방지하기 위하여, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)을 제1 전원 라인(VDD)과 다른 방향으로 연장시킨다. 이러한 경우, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 제1 전원 라인(VDD)이 교차하게 된다. 즉, 표시 영역(DA)은 제2 전원 라인(VSS)과 제1 전원 라인(VDD)이 교차하는 복수의 제3 교차 영역(IA3)들을 포함할 수 있다.

제1 전원 라인(VDD)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 배치되고, 제2 전원 라인(VSS)은 차광층(LS)과 동일한 층에 배치될 수 있다. 이러한 경우, 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에는 적어도 하나의 제1 절연막이 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있다. 이때, 제3 교차 영역(IA3)에서는 전압이 큰 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에서 기생 커패시턴스가 발생할 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이의 기생 커패시턴스를 줄이기 위하여 제1 전원 라인(VDD)이 점핑 구조를 가지도록 한다.

구체적으로, 제1 전원 라인(VDD)은 제1 라인(VDDL1), 제3 연결 라인(CL3) 및 제2 라인(VDDL2)을 포함할 수 있다. 제1 라인(VDDL1) 및 제2 라인(VDDL2)은 제1 방향(Y축 방향)으로 연장될 수 있다. 제1 라인(VDDL1) 및 제2 라인(VDDL2)은 동일한 층에 배치될 수 있으며, 제3 교차 영역(IA3)에서 서로 이격될 수 있다.

제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 형성될 수 있다. 제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 물질로 형성될 수 있다.

제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 단일층으로 형성되거나, 이중층으로 형성될 수도 있다. 일 예로, 제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 소스/드레인 전극(SE/DE)과 동일층에 형성될 수 있다. 다른 예로, 제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 도 10에 도시된 바와 같이 트랜지스터(TFT)의 게이트 전극(GE) 및 소스/드레인 전극(SE/DE)과 동일층에 형성될 수 있다. 이때, 제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 트랜지스터(TFT)의 게이트 전극(GE)과 동일 층에 형성된 제1 층(VDDL11)과 트랜지스터(TFT)의 소스/드레인 전극(SE/DE)과 동일 층에 형성된 제2 층(VDDL12)이 일부 중첩될 수 있으나, 반드시 이에 한정되지는 않는다. 제1 라인(VDDL1) 및 제2 라인(VDDL2) 각각은 트랜지스터(TFT)의 게이트 전극(GE)과 동일 층에 형성된 제1 층(VDDL11)과 트랜지스터(TFT)의 소스/드레인 전극(SE/DE)과 동일 층에 형성된 제2 층(VDDL12)이 전부 중첩될 수도 있다.

제3 연결 라인(CL3)은 제3 교차 영역(IA3)에 구비되며, 제1 라인(VDDL1) 및 제2 라인(VDDL2)을 전기적으로 연결한다.

구체적으로, 제3 연결 라인(CL3)은 제3 교차 영역(IA3)에서 평탄화막(270) 상에 구비될 수 있다. 제3 연결 라인(CL3)은 제1 전극(310)과 동일한 층에 형성될 수 있다. 제3 연결 라인(CL3)은 제1 전극(310)과 동일한 물질로 형성될 수 있다.

제3 연결 라인(CL3)은 제1 라인(VDDL1) 및 제2 라인(VDDL2) 상에 구비되며, 제1 라인(VDDL1) 및 제2 라인(VDDL2)과의 사이에 패시베이션막(260) 및 평탄화막(270)이 구비될 수 있다.

제3 연결 라인(CL3)은 일단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제8 컨택홀(CH8)을 통해 제1 라인(VDDL1)의 일단에 접속될 수 있다. 제3 연결 라인(CL3)은 타단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제9 컨택홀(CH9)을 통해 제2 라인(VDDL2)의 일단에 접속될 수 있다.

이에 따라, 제1 라인(VDDL1), 제3 연결 라인(CL3) 및 제2 라인(VDDL2)은 모두 전기적으로 연결될 수 있다. 점핑 구조를 가진 제1 전원 라인(VDD)은 제3 연결 라인(CL3)이 제2 전원 라인(VSS)과 교차될 수 있다. 제3 교차 영역(IA3)에서 제3 연결 라인(CL3)과 제2 전원 라인(VSS) 사이에는 적어도 하나의 제1 절연막뿐만 아니라 적어도 하나의 제2 절연막도 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있으며, 적어도 하나의 제2 절연막은 패시베이션막(260) 및 평탄화막(270)을 포함할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 제2 전원 라인(VSS)과 제1 전원 라인(VDD) 간의 이격 거리(S2)가 증가되고, 제2 전원 라인(VSS)과 제1 전원 라인(VDD) 사이의 기생 커패시턴스를 최소화시킬 수 있다.

한편, 제1 전원 라인(VDD)은 표시 영역(DA)으로부터 비표시 영역(NDA)까지 연장되어, 패드 영역(PA)의 패드에 접속될 수 있다. 이때, 제1 전원 라인(VDD)은 패드 영역(PA)과 표시 영역(DA) 사이에서 제2 방향(X축 방향)으로 배치된 보조 전원 라인(AVSS)과 교차할 수 있다. 비표시 영역(NDA)은 보조 전원 라인(AVSS)과 제1 전원 라인(VDD)이 교차하는 제4 교차 영역(IA4)을 포함할 수 있다.

제1 전원 라인(VDD)은 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층에 배치되고, 보조 전원 라인(AVSS)은 차광층(LS)과 동일한 층에 배치될 수 있다. 이러한 경우, 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이에는 적어도 하나의 제1 절연막이 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있다. 이때, 제2 교차 영역(IA2)에서는 전압이 큰 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이에서 기생 커패시턴스가 발생할 수 있다.

본 발명의 일 실시예에 따른 표시장치(100)는 제1 전원 라인(VDD)과 보조 전원 라인(AVSS) 사이의 기생 커패시턴스를 줄이기 위하여 제1 전원 라인(VDD)이 점핑 구조를 가지도록 한다.

구체적으로, 제1 전원 라인(VDD)은 제4 연결 라인(CL4) 및 제3 라인(ADDL3)을 더 포함할 수 있다. 제1 라인(VDDL1) 및 제3 라인(ADDL3)은 제1 방향(Y축 방향)으로 연장될 수 있다. 제1 라인(VDDL1) 및 제3 라인(ADDL3)은 동일한 층에 배치될 수 있으며, 제4 교차 영역(IA4)에서 서로 이격될 수 있다.

제1 라인(VDDL1) 및 제3 라인(ADDL3) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 층에 형성될 수 있다. 제1 라인(VDDL1) 및 제3 라인(ADDL3) 각각은 트랜지스터(TFT)의 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE) 중 어느 하나와 동일한 물질로 형성될 수 있다.

제4 연결 라인(CL4)은 제4 교차 영역(IA4)에 구비되며, 제1 라인(VDDL1) 및 제3 라인(ADDL3)을 전기적으로 연결한다.

구체적으로, 제4 연결 라인(CL4)은 제4 교차 영역(IA4)에서 평탄화막(270) 상에 구비될 수 있다. 제4 연결 라인(CL4)은 제1 전극(310)과 동일한 층에 형성될 수 있다. 제4 연결 라인(CL4)은 제1 전극(310)과 동일한 물질로 형성될 수 있다.

제4 연결 라인(CL4)은 제1 라인(VDDL1) 및 제3 라인(ADDL3) 상에 구비되며, 제1 라인(VDDL1) 및 제3 라인(ADDL3)과의 사이에 패시베이션막(260) 및 평탄화막(270)이 구비될 수 있다.

제4 연결 라인(CL4)은 일단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제10 컨택홀(CH10)을 통해 제1 라인(AVDDL1)의 일단에 접속될 수 있다. 제4 연결 라인(CL4)은 타단에서 패시베이션막(260) 및 평탄화막(270)을 관통하는 제11 컨택홀(CH11)을 통해 제3 라인(AVDDL3)의 일단에 접속될 수 있다.

이에 따라, 제1 라인(AVDDL1), 제4 연결 라인(CL4) 및 제3 라인(AVDDL3)은 모두 전기적으로 연결될 수 있다. 점핑 구조를 가진 제1 전원 라인(VDD)은 제4 연결 라인(CL4)이 보조 전원 라인(AVDD)과 교차할 수 있다. 제4 교차 영역(IA4)에서 제4 연결 라인(CL4)과 보조 전원 라인(AVDD) 사이에는 적어도 하나의 제1 절연막뿐만 아니라 적어도 하나의 제2 절연막도 구비될 수 있다. 적어도 하나의 제1 절연막은 버퍼막(220), 게이트 절연막(ILD1), 층간 절연막(ILD2)을 포함할 수 있으며, 적어도 하나의 제2 절연막은 패시베이션막(260) 및 평탄화막(270)을 포함할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치(100)는 보조 전원 라인(AVSS)과 제1 전원 라인(VDD) 간의 이격 거리(S2)가 증가되고, 보조 전원 라인(AVSS)과 제1 전원 라인(VDD) 사이의 기생 커패시턴스를 최소화시킬 수 있다.

보조 전원 라인(AVSS)과 제2 전원 라인(VSS)은 동일한 층에 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 보조 전원 라인(AVSS)과 제2 전원 라인(VSS)이 동일한 층에 형성되는 경우, 보조 전원 라인(AVSS)과 제2 전원 라인(VSS)은 물리적으로 분리되지 않고 일체로 형성될 수 있다. 보조 전원 라인(AVSS)과 제2 전원 라인(VSS)은 서로 다른 층에 형성될 수도 있으며, 이러한 경우, 제2 전원 라인(VSS)은 별도의 컨택홀을 통해 보조 전원 라인(AVSS)에 접속될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치 110: 표시패널
111: 제1 기판 112: 제2 기판
140: 소스 드라이브 IC 150: 연성필름
160: 회로보드 170: 타이밍 제어부
LS: 차광층 220: 제1 절연막
TFT: 트랜지스터 230: 연결 전극
260: 제2 절연막 270: 평탄화막
281: 가림 패턴 310: 제1 전극
320: 제1 발광층 330: 제2 전극
340: 제2 발광층 350: 제3 전극
VDD: 제1 전원 라인 VSS: 제2 전원 라인
AVSS: 보조 전원 라인

Claims

복수의 화소들이 배치된 표시 영역을 포함하는 기판;
상기 기판 상에 구비되고, 상기 표시 영역에서 제1 방향을 따라 연장된 제1 전원 라인; 및
상기 제1 전원 라인 상에 구비되고, 상기 표시 영역에서 제2 방향을 따라 연장된 제2 전원 라인을 포함하고,
상기 표시 영역은 상기 제1 전원 라인과 상기 제2 전원 라인이 교차하는 제1 교차 영역을 포함하고,
상기 제2 전원 라인은,
상기 제1 교차 영역을 사이에 두고 서로 이격된 제1 라인과 제2 라인; 및
상기 제1 교차 영역에 구비되고 상기 제1 라인과 상기 제2 라인을 전기적으로 연결하는 제1 연결 라인을 포함하는 표시 장치.
제1항에 있어서,
상기 제1 라인 및 상기 제2 라인은 동일한 층에 배치되고, 상기 제1 연결 라인은 상기 제1 라인 및 상기 제2 라인과 다른 층에 배치되며,
상기 제1 연결 라인의 일단은 제1 컨택홀을 통해 상기 제1 라인의 일단에 접속되고, 상기 제1 연결 라인의 타단은 제2 컨택홀을 통해 상기 제2 라인의 일단에 접속되는 표시장치.
제2항에 있어서,
상기 제1 연결 라인은 상기 제1 라인 및 상기 제2 라인 상에 배치되는 표시장치.
제1항에 있어서,
상기 제1 전원 라인과 상기 제2 전원 라인은 상기 복수의 서브 화소들에 서로 다른 전압을 공급하는 표시장치.
제1항에 있어서,
상기 복수의 서브 화소들 각각은 액티브층, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 트랜지스터를 포함하고,
상기 제2 전원 라인의 제1 라인 및 상기 제2 라인은 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 어느 하나와 동일한 층에 형성되는 표시장치.
제5항에 있어서,
상기 트랜지스터와 기판 사이에 차광층을 더 포함하고,
상기 제1 전원 라인은 상기 차광층과 동일한 층에 동일한 물질로 형성되는 표시장치.
제1항에 있어서,
상기 복수의 서브 화소들은 제1 서브 화소를 포함하고, 상기 제1 서브 화소는,
상기 트랜지스터 상에 구비된 적어도 하나의 절연막;
상기 적어도 하나의 절연막 상에 구비된 제1 전극;
상기 제1 전극 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
상기 제1 발광층 상에 구비된 제2 전극;
상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
상기 제2 발광층 상에 구비된 제3 전극을 포함하는 표시장치.
제7항에 있어서,
상기 제2 전원 라인의 제1 연결 라인은 상기 제1 전극과 동일한 층에 형성되는 표시장치.
제7항에 있어서,
상기 제1 서브 화소는 상기 제2 전극이 상기 제2 전원 라인을 통하여 상기 제3 전극과 전기적으로 연결되고, 상기 제1 발광층만 발광하는 표시장치.
제9항에 있어서,
상기 적어도 하나의 절연막은 상기 제2 전원 라인의 제1 라인의 일부를 노출시키는 제1 개구 영역 및 상기 제2 전원 라인의 제2 라인의 일부를 노출시키는 제2 개구 영역을 포함하고,
상기 제2 전극은 상기 제1 개구 영역에 노출된 제1 라인 및 상기 제2 개구 영역에 노출된 제2 라인에 접속되는 표시장치.
제9항에 있어서,
상기 표시 영역을 둘러싸는 비표시 영역; 및
상기 비표시 영역에 배치되어 상기 제3 전극과 접속하는 보조 전원 라인을 더 포함하고,
상기 제2 전원 라인은 상기 제1 라인 및 상기 제2 라인 중 적어도 하나가 상기 표시 영역으로부터 상기 비표시 영역에 배치된 상기 보조 전원 라인까지 연장되는 표시장치.
제11항에 있어서,
상기 비표시 영역은 상기 제1 전원 라인과 상기 보조 전원 라인이 교차하는 제2 교차 영역을 더 포함하고,
상기 보조 전원 라인은,
상기 제2 교차 영역을 사이에 두고 서로 이격된 제1 보조 라인과 제2 보조 라인; 및
상기 제2 교차 영역에 구비되고 상기 제1 보조 라인과 상기 제2 보조 라인을 전기적으로 연결하는 제2 연결 라인을 포함하는 표시장치.
제9항에 있어서,
상기 제1 방향의 길이 보다 상기 제2 방향의 길이가 긴 표시장치.
제1항에 있어서,
상기 복수의 서브 화소들은 제2 서브 화소를 포함하고, 상기 제2 서브 화소는,
상기 트랜지스터 상에 구비된 적어도 하나의 절연막;
상기 적어도 하나의 절연막 상에 구비되어 제1 색의 광을 발광하는 제1 발광층;
상기 제1 발광층 상에 구비된 제2 전극;
상기 제2 전극 상에 구비되어 제2 색의 광을 발광하는 제2 발광층; 및
상기 제2 발광층 상에 구비된 제3 전극을 포함하고,
상기 제2 서브 화소는 상기 제2 발광층만 발광하는 표시장치.
제14항에 있어서,
상기 제2 서브 화소는 상기 적어도 하나의 절연막과 상기 제1 발광층 사이에 구비된 제1 전극을 더 포함하고,
상기 제2 서브 화소는 상기 제2 전극 및 상기 제1 전극이 전기적으로 연결되는 표시장치.