KR20210080894A - 전자부품 및 이를 포함하는 표시장치 - Google Patents

전자부품 및 이를 포함하는 표시장치 Download PDF

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KR20210080894A
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윤성준
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Abstract

전자부품이 개시된다. 전자부품은 플렉서블한 성질을 가지는 베이스 기판, 상기 베이스 기판 상에 제1 방향으로 연속하여 배열되는 복수의 라인들 및 상기 베이스 기판 상에 배치되는 집적회로를 포함하고, 상기 베이스 기판은, 상기 집적회로가 배치된 제1 부분 및 상기 제1 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함한다.

Description

전자부품 및 이를 포함하는 표시장치{ELECTRONIC PARTS AND DISPLAY DEVICE HAVING THE SAME}
본 개시는 전자부품 및 이를 포함하는 표시장치에 대한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 또는 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 일반적으로, 표시장치는 표시패널을 포함하며, 표시패널은 액정 표시패널, 유기발광 표시패널, 또는 플라스마 표시패널 등일 수 있다.
표시장치가 시각적으로 차지하는 비중이 증가함에 따라, 최근 표시장치의 두께 및 비표시영역(예컨대, 베젤 영역)의 최소화에 대한 요구가 증가하고 있다.
본 개시가 해결하고자 하는 과제는 표시장치의 두께 및 베젤 영역을 최소화할 수 있는 전자부품 및 이를 포함하는 표시 장치를 제공하는 것에 있다.
본 개시의 실시 예들에 따른 전자부품은 플렉서블한 성질을 가지는 베이스 기판, 상기 베이스 기판 상에 제1 방향으로 연속하여 배열되는 복수의 라인들 및 상기 베이스 기판 상에 배치되는 집적회로를 포함하고, 상기 베이스 기판은, 상기 집적회로가 배치된 제1 부분 및 상기 제1 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함한다.
본 개시의 실시 예들에 따른 전자부품은, 플렉서블한 성질을 가지는 베이스 기판, 상기 베이스 기판 상에서 제1 방향을 따라 연속하여 배열되는 복수의 라인들을 포함하고, 상기 베이스 기판은, 복수의 모서리들을 포함하며, 상기 복수의 모서리들 중 제1 모서리는 상기 제1 방향으로 연장되는 제1 서브 모서리 및 상기 제1 서브 모서리에서 상기 제1 방향으로 연장되는 제2 서브 모서리를 포함하는 제1 부분 및 상기 제1 서브 모서리에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 부분을 포함한다.
본 개시의 실시 예들에 따른 표시장치는 복수의 화소들을 포함하는 표시패널, 상기 복수의 화소들을 구동하도록 구성되는 제1 구동 회로 및 상기 표시패널과 전기적으로 연결되고, 상기 제1 구동 회로가 실장되는 제1 연성회로기판을 포함하고, 상기 제1 연성회로기판은, 플렉서블한 성질을 가지 제1 베이스 기판 및 상기 제1 베이스 기판 상에서 제1 방향을 따라 연속하여 배열되는 복수의 제1 라인들을 포함하며, 상기 제1 베이스 기판은 상기 제1 구동회로가 배치된 제1 부분 및 상기 제1 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함한다.
본 개시의 일 실시예에 따르면, 얇은 두께를 가지면서 동시에 얇은 베젤을 가지는 표시장치를 제공할 수 있다.
도 1은 본 개시의 일 실시예에 따른 전자장치를 나타낸다.
도 2는 본 개시의 일 실시예에 따른 표시장치를 나타낸다.
도 3은 본 개시의 일 실시예에 따른 표시패널, 전자부품들, 및 회로기판을 나타낸다.
도 4는 본 개시의 일 실시예에 따른 화소를 나타낸다.
도 5는 본 개시의 일 실시예에 따른 표시패널의 단면을 나타낸다.
도 6은 도 3에 도시된 제1 전자부품을 나타낸다.
도 7은 도 6에 도시된 제1 전자부품의 제1 베이스 기판을 나타낸다.
도 8은 도 3에 도시된 제2 전자부품을 나타낸다.
도 9는 도 8에 도시된 제2 전자부품의 제2 베이스 기판을 나타낸다.
이하, 도면을 참조하여 본 개시의 실시예들을 설명한다.
도 1은 본 개시의 일 실시예에 따른 전자장치를 나타낸다.
전자장치(ELD)는 표시장치(DD) 및 입력장치(INP)를 포함할 수 있다. 도 1에서는 전자장치(ELD)의 예시로 랩톱(laptop, 또는 노트북)을 도시하였으며, 표시장치(DD)예 예시로 랩톱의 모니터를 예시적으로 도시하고 입력장치(INP)의 예시로 랩톱의 키보드와 키패드를 예시적으로 도시하였다. 단, 전자장치(ELD)의 예시는 이에 제한되지 않으며, 본 개시의 다른 실시예에서, 전자장치(ELD)는 텔레비전, 스마트폰, 태블릿PC, 데스크탑용 모니터, 내비게이션 장치, 자동차에 실장되는 표시장치, 또는 게임용 장치 일 수 있다.
도 2는 본 개시의 일 실시예에 따른 표시장치를 나타낸다. 도 3은 본 개시의 일 실시예에 따른 표시패널, 전자부품들, 및 회로기판을 나타낸다.
본 개시의 일 실시예에서 표시장치(DD)는 표시패널(DP), 전자부품들(EP1, EP2, EP3), 회로기판(SPCB), 및 하우징(HS)을 포함할 수 있다.
표시패널(DP)에는 표시영역(DA) 및 비표시영역(NDA)이 정의될 수 있다. 표시영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의되는 면과 평행할 수 있다. 비표시영역(NDA)은 표시영역(DA)을 에워쌀 수 있다.
표시패널(DP)은 복수의 화소들(PX) 및 복수의 게이트 구동회로들(GDC1, GDC2)을 포함할 수 있다. 본 개시의 다른 실시예에서, 게이트 구동회로들(GDC1, GDC2) 중 어느 하나는 생략될 수 있다.
화소들(PX)은 표시영역(DA)에 배치되며, 게이트 구동회로들(GDC1, GDC2)은 비표시영역(NDA)에 배치될 수 있다. 게이트 구동회로들(GDC1, GDC2)은 표시영역(DA)을 사이에 두고 서로 이격되어 배치될 수 있다. 게이트 구동회로들(GDC1, GDC2) 각각은 화소들(PX) 중 대응하는 화소들(PX)에 게이트 신호를 제공할 수 있다.
본 개시에서 표시패널(DP)의 종류는 특별히 한정되지 않으며, 별도의 광원이 필요한 비발광형 표시패널(예를들어, 액정 표시패널)이거나, 별도의 발광원이 필요하지 않은 발광형 표시패널(예를들어, 유기발광표시패널) 일 수 있다. 이하, 편의상 표시패널(DP)은 액정 표시패널인 것으로 설명하나, 본 개시의 실시 예들이 표시패널(DP)의 종류에 한정되는 것은 아니다.
전자부품들(EP1, EP2, EP3)은 표시패널(DP) 및 회로기판(SPCB)을 전기적으로 연결시킬 수 있다.
제1 전자부품(EP1)은 제1 연성회로기판(FPCB1) 및 제1 데이터 구동회로(DIC1, 또는 제1 구동칩)를 포함할 수 있다. 제1 데이터 구동회로(DIC1)는 제1 연성회로기판(FPCB1)의 일면 상에 실장될 수 있다.
제2 전자부품(EP2)은 제2 연성회로기판(FPCB2) 및 제2 데이터 구동회로(DIC2, 또는 제2 구동칩)를 포함할 수 있다. 제2 데이터 구동회로(DIC2)는 제2 연성회로기판(FPCB2)의 일면 상에 실장될 수 있다.
제3 전자부품(EP3)은 제3 연성회로기판(FPCB3) 및 제3 데이터 구동회로(DIC3, 또는 제3 구동칩)를 포함할 수 있다. 제3 데이터 구동회로(DIC3)는 제3 연성회로기판(FPCB3)의 일면 상에 실장될 수 있다.
데이터 구동회로들(DIC1, DIC2, DIC3) 각각은 데이터 신호를 생성하며, 화소들(PX) 중 대응하는 화소들(PX)에 생성한 데이터 신호를 제공할 수 있다. 예컨대, 데이터 구동회로들(DIC1, DIC2, DIC3)은 집적 회로(integrated circuit)일 수 있다.
회로기판(SPCB)은 데이터 구동회로들(DIC1, DIC2, DIC3) 및 게이트 구동회로들(GDC1, GDC2) 중 적어도 어느 하나를 제어하기 위한 전기적 신호를 전자부품들(EP1, EP2, EP3) 및 표시패널(DP) 중 적어도 어느 하나에 제공할 수 있다.
하우징(HS)에는 개구부(OP-HS)가 정의되며, 개구부(OP-HS)를 에워싸는 베젤부(BZ1, BZ2, BZ3, BZ4)를 포함할 수 있다.
하우징(HS)의 개구부(OP-HS)는 표시패널(DP)의 표시영역(DA)과 제1 방향(DR1) 및 제2 방향(DR2)과 직교하는 제3 방향(DR3) 상에서 서로 중첩할 수 있다.
베젤부(BZ1, BZ2, BZ3, BZ4)는 제3 방향(DR3) 상에서 표시패널(DP)의 비표시영역(NDA)가 중첩할 수 있다.
베젤부(BZ1, BZ2, BZ3, BZ4)는 제1 베젤부(BZ1), 제2 베젤부(BZ2), 제3 베젤부(BZ3), 및 제4 베젤부(BZ4)를 포함할 수 있다.
제1 베젤부(BZ1)는 제1 방향(DR1)과 나란하게 연장되며, 제1 두께를 가질 수 있다. 상기 제1 두께는 제1 베젤부(BZ1)를 제2 방향(DR2)으로 측정한 길이를 의미한다.
제2 베젤부(BZ2)는 제1 베젤부(BZ1)와 나란하게 연장되며, 상기 제1 두께보다 더 큰 제2 두께를 가질 수 있다. 상기 제2 두께는 제2 베젤부(BZ2)를 제2 방향(DR2)으로 측정한 길이를 의미한다. 본 개시의 일 실시예에서, 제2 베젤부(BZ2)는 제3 방향(DR3) 상에서 전자부품들(EP1, EP2, EP3)과 중첩할 수 있다.
제3 베젤부(BZ3) 및 제4 베젤부(BZ4) 각각은 제2 방향(DR2)과 나란하게 연장되며, 제1 베젤부(BZ1) 및 제2 베젤부(BZ2)에서 연장될 수 있다.
도 4는 본 개시의 일 실시예에 따른 화소를 나타낸다. 도 5는 본 개시의 일 실시예에 따른 표시패널의 단면을 나타낸다.
도 4에 도시된 것과 같이, 화소(PX)는 화소 박막 트랜지스터(TRP, 이하 화소 트랜지스터), 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 본 개시의 일 실시예에서 스토리지 커패시터(Cst)는 생략될 수 있다.
도 4 및 도 5에서는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TRP)를 예시적으로 도시하였다.
게이트 라인(GL)과 데이터 라인(DL)은 표시패널(DP) 상에 배치될 수 있다. 실시 예들에 따라, 게이트 라인(GL)은 제1 방향을 따라 연장될 수 있고, 데이터 라인(DL)은 제2 방향을 따라 연장될 수 있다.
화소 트랜지스터(TRP)는 게이트 라인(GL)으로부터 수신한 게이트 신호에 응답하여 데이터 라인(DL)으로부터 수신한 데이터 신호에 대응하는 화소 전압을 출력한다.
액정 커패시터(Clc)는 화소 트랜지스터(TRP)로부터 출력된 화소 전압을 충전한다. 액정 커패시터(Clc)에 충전된 전하량에 따라 액정층(LCL)에 포함된 액정 방향자의 배열이 변화된다. 액정 방향자의 배열에 따라 액정층으로 입사된 광은 투과되거나 차단된다.
스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 병렬로 연결된다. 스토리지 커패시터(Cst)는 액정 방향자의 배열을 일정한 구간 동안 유지시킨다.
도 5에 도시된 것과 같이, 화소 트랜지스터(TRP)는 게이트 라인(GL)에 연결된 제어전극(CTE), 제어전극(CTE)에 중첩하는 활성화층(AL), 데이터 라인(DL)에 연결된 입력전극(IE), 및 입력전극(IE)과 이격되어 배치된 출력전극(OTE)을 포함한다.
액정 커패시터(Clc)는 화소전극(PE)과 공통전극(CE)을 포함한다. 스토리지 커패시터(Cst)는 화소전극(PE)과 화소전극(PE)에 중첩하는 스토리지 라인(STL)의 일부분을 포함한다. 공통전극(CE)에는 공통전압(Vcom)이 인가되고, 화소전극(PE)에는 데이터 신호가 인가된다.
제1 기판(DS1)의 일면 상에 게이트 라인(GL) 및 스토리지 라인(STL)이 배치된다. 제어전극(CTE)은 게이트 라인(GL)으로부터 분기된다. 게이트 라인(GL) 및 스토리지 라인(STL)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 게이트 라인(GL) 및 스토리지 라인(STL)은 다층 구조, 예컨대 티타늄층과 구리층을 포함할 수 있다.
제1 기판(DS1)의 일면 상에 제어전극(CTE) 및 스토리지 라인(STL)을 커버하는 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및 유기물 중 적어도 어느 하나를 포함할 수 있다. 제1 절연층(10)은 다층 구조, 예컨대 실리콘 나이트라이드층과 실리콘 옥사이드층을 포함할 수 있다.
제1 절연층(10) 상에 제어전극(CTE)과 중첩하는 활성화층(AL)이 배치된다. 활성화층(AL)은 반도체층(미도시)과 오믹 컨택층(미도시)을 포함할 수 있다.
활성화층(AL)은 아몰포스 실리콘 또는 폴리 실리콘을 포함할 수 있다. 또한, 활성화층(AL)은 금속 산화물 반도체를 포함할 수 있다.
활성화층(AL) 상에 출력전극(OTE)과 입력전극(IE)이 배치된다. 출력전극(OTE)과 입력전극(IE)은 서로 이격되어 배치된다. 출력전극(OTE)과 입력전극(IE) 각각은 제어전극(CTE)에 부분적으로 중첩할 수 있다.
도 5에는 스태거 구조를 갖는 화소 트랜지스터(TRP)를 예시적으로 도시하였으나, 화소 트랜지스터(TRP)의 구조는 이에 제한되지 않는다. 화소 트랜지스터(TRP)는 플래너 구조를 가질 수도 있다.
제1 절연층(10) 상에 활성화층(AL), 출력전극(OTE), 및 입력전극(IE)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 평탄면을 제공한다. 제2 절연층(20)은 유기물을 포함할 수 있다.
제2 절연층(20) 상에 화소전극(PE)이 배치된다. 화소전극(PE)은 제2 절연층(20) 및 제2 절연층(20)을 관통하는 컨택홀(CH)을 통해 출력전극(OTE)에 연결된다. 제2 절연층(20) 상에 화소전극(PE)을 커버하는 배향막(30)이 배치될 수 있다.
제2 기판(DS2)의 일면 상에 컬러필터층(CF)이 배치된다. 컬러필터층(CF)의 일면에 공통전극(CE)이 배치된다. 공통전극(CE)에는 공통 전압이 인가된다. 공통 전압은 화소 전압과 다른 값을 갖는다. 공통전극(CE)의 일면에 공통전극(CE)을 커버하는 배향막(미도시)이 배치될 수 있다. 컬러필터층(CF)과 공통전극(CE) 사이에 또 다른 절연층이 배치될 수 있다.
액정층(LCL)을 사이에 두고 배치된 화소전극(PE)과 공통전극(CE)은 액정 커패시터(Clc)를 형성한다. 또한, 제1 절연층(10) 및 제2 절연층(20)을 사이에 두고 배치된 화소전극(PE)과 스토리지 라인(STL)의 일부분은 스토리지 커패시터(Cst)를 형성한다. 스토리지 라인(STL)은 화소 전압과 다른 값의 스토리지 전압을 수신한다. 스토리지 전압은 공통 전압과 동일한 값을 가질 수 있다.
한편, 도 5에 도시된 화소(PX)의 단면은 하나의 예시에 불과하다. 도 5에 도시된 것과 달리, 컬러필터층(CF) 및 공통전극(CE) 중 적어도 어느 하나는 제1 기판(DS1) 상에 배치될 수 있다. 본 개시의 다른 실시예에 따른 표시패널은 VA(Vertical Alignment)모드, PVA(Patterned Vertical Alignment) 모드, IPS(in-plane switching) 모드 또는 FFS(fringe-field switching) 모드, PLS(Plane to Line Switching) 모드 등의 화소를 포함할 수 있다.
도 6은 도 3에 도시된 제1 전자부품을 나타낸다 . 도 1 내지 도 6을 참조하면, 제1 전자부품(EP1)의 제1 연성회로기판(FPCB1)은 제1 베이스 기판(BS1) 및 제1 라인들(LN1)을 포함할 수 있다.
제1 베이스 기판(BS1)는 플렉서블한 성질을 가질 수 있으며, 폴리이미드(POLYIMIDE, PI), 폴리에스터(POLYESTER, PET), 또는 에폭시(EPOXY) 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 개시의 일 실시예에서, 제1 베이스 기판(BS1)는 플렉서블한 필름으로 제1 면(또는 전면) 및 제2 면(또는 후면)을 포함할 수 있다.
제1 베이스 기판(BS1)는 제1 부분(PT1) 및 제2 부분(PT2)을 포함할 수 있다. 실시 예들에 따라, 제1 부분(PT1)은 제1데이터 구동회로(DIC1)가 배치되는 부분이고, 제2 부분(PT2)은 제1 부분(PT1)의 일부로부터 돌출 연장되는 부분일 수 있다. 예컨대, 제2 부분(PT)은 제1 부분(PT1)의 경계의 일부로부터 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되어 상기 경계의 일부로부터 돌출되는 부분일 수 있다.
실시 예들에 따라, 제1 부분(PT1)의 일부는 제2 부분(PT2)과 제2 방향(DR2)으로 중첩되나, 제1 부분(PT1)의 나머지 일부는 제2 부분(PT2)과 중첩되지 않을 수 있다.
즉, 본 개시의 실시 예들에 따른 제1 베이스 기판(BS1)은 그 형상이 비대칭적이며, 일 측의 길이가 타 측의 길이보다 길 수 있다.
본 개시의 실시 예들에 따른 제1 베이스 기판(BS1)의 형상이나 모양이 도 6에 도시된 베이스 기판(BS1)의 형상이나 모양에 의해 한정되는 것은 아니다.
제1 데이터 구동회로(DIC1)는 제1 베이스 기판(BS1)의 제1 부분(PT1) 상에 배치될 수 있다. 실시 예들에 따라, 제1 데이터 구동회로(DIC1)는 제1 부분(PT1)과 중첩하여 배치될 수 있고, 제2 부분(PT2)과 중첩하지 않도록 배치될 수 있다.
제1 라인들(LN1)은 제1 베이스 기판(BS1) 상에 배치될 수 있다. 실시 예들에 따라, 제1 라인들(LN1)은 제1 방향(DR1)을 따라 연속하여 배열될 수 있고, 제1 라인들(LN1) 각각은 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제1 라인들(LN1)은 제1 데이터 전달 라인(DTL1) 및 제1 게이트 제어 라인(GCL1)을 포함할 수 있다.
제1 데이터 전달 라인(DTL1)은 제1 데이터 구동회로(DIC1)에 전기적으로 연결되나, 제1 게이트 제어 라인(GCL1)은 제1 데이터 구동회로(DIC1)에 전기적으로 연결되지 않는다. 제1 게이트 제어 라인(GCL1)은 제1 게이트 구동회로(GDC1)와 전기적으로 연결될 수 있다.
제1 데이터 전달 라인(DTL1) 은 제1 데이터 구동회로(DIC1)로부터 표시패널(DP)을 향해 연장될 수 있다. 실시 예들에 따라, 제1 데이터 구동회로(DIC1)는 신호들이 입출력되며 표시패널(DP)과 제1데이터 구동회로(DIC1) 사이에 위치하는 신호 핀들을 포함하고, 제1 데이터 전달 라인(DTL1)은 제1데이터 구동회로(DIC1)의 신호 핀들로부터 표시패널(DP)을 향해 연장될 수 있다.
제1 데이터 전달 라인(DTL1) 은 제1 부분(PT1) 및 제2 부분(PT2) 중 제1 부분(PT1)에만 배치될 수 있다. 즉, 제1 데이터 전달 라인(DTL1)은 제1 베이스 기판(BS1) 상에서 제2 부분(PT2)을 침범하지 않도록 제1 부분(PT1)에만 배치될 수 있다.
제1 게이트 제어 라인(GCL1)은 제1 데이터 전달 라인(DTL1)으로부터 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제1 게이트 제어 라인(GCL1)은 제1 부분(PT1) 및 제2 부분(PT2)에 중첩하여 배치될 수 있다.
본 개시의 일 실시예에서, 제1 데이터 전달 라인(DTL1)은 제2 방향(DR2) 상에서 제1 데이터 구동회로(DIC1)와 중첩하여 배치될 수 있다. 제1 게이트 제어 라인(GCL1)은 제2 방향(DR2) 상에서 제1 데이터 구동회로(DIC1)와 중첩되지 않도록 배치될 수 있다.
제1 데이터 전달 라인(DTL1)은 제1 데이터 구동회로(DIC1)가 출력하는 데이터 신호를 화소들(PX) 중 대응하는 화소들(PX)에 제공할 수 있다.
제1 게이트 제어 라인(GCL1)은 제1 게이트 구동회로(GDC1)에 게이트 제어신호를 제공할 수 있다. 실시 예들에 따라, 게이트 제어신호는 제1 게이트 구동회로(GDC1)의 타이밍을 제어하기 위한 신호, 제1 게이트 구동회로(GDC1)에서 사용되는 전원을 공급하기 위한 신호 및 제1 게이트 구동회로(GDC1)를 인에이블시키기 위한 신호일 수 있으나, 이에 한정되는 것은 아니다.
도 7은 도 6에 도시된 제1 전자부품의 제1 베이스 기판을 나타낸다. 도 1 내지 도 7을 참조하면, 본 개시의 일 실시예에서, 제1 베이스 기판(BS1)은 영어 알파벳 대문자 L 형상 또는 영어 알파벳 대문자 L과 대칭되는 형상을 가질 수 있다.
제1 부분(PT1)은 제1 모서리(ED1), 제2 모서리(ED2), 제3 모서리(ED3), 및 제4 모서리(ED4)를 포함할 수 있다.
제1 모서리(ED1)는 제1 서브 모서리(ED-S1) 및 제2 서브 모서리(ED-S2)를 포함할 수 있다. 제1 서브 모서리(ED-S1)는 제1 방향(DR1)과 나란한 방향으로 연장될 수 있다. 제2 서브 모서리(ED-S2)는 제1 서브 모서리(ED-S1)에서 제1 방향(DR1)과 나란한 방향으로 연장될 수 있다.
제2 모서리(ED2)는 제1 모서리(ED1)와 나란한 방향으로 연장될 수 있다.
제3 모서리(ED3) 및 제4 모서리(ED4) 각각은 제1 모서리(ED1) 및 제2 모서리(ED2)에서 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제2 부분(PT2)은 제1 부분(PT1)의 제1 서브 모서리(ED-S1)에서 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제1 부분(PT1)을 제1 방향(DR1)으로 측정한 제1 길이(LL1)는 제2 부분(PT2)을 제1 방향(DR1)으로 측정한 제2 길이(LL2)보다 더 길다.
도 8은 도 3에 도시된 제2 전자부품을 나타낸다 . 도 1 내지 도 8을 참조하면, 제2 전자부품(EP2)의 제2 연성회로기판(FPCB2)은 제2 베이스 기판(BS2) 및 제2 라인들(LN2)을 포함할 수 있다.
제2 베이스 기판(BS2)는 플렉서블한 성질을 가질 수 있으며, 폴리이미드(POLYIMIDE, PI), 폴리에스터(POLYESTER, PET), 또는 에폭시(EPOXY) 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 본 개시의 일 실시예에서, 제2 베이스 기판(BS2)는 플렉서블한 필름으로 제3 면 및 제4 면을 포함할 수 있다.
제2 베이스 기판(BS2)는 제3 부분(PT3) 및 제4 부분(PT4)을 포함할 수 있다. 실시 예들에 따라, 제3 부분(PT3)은 제2데이터 구동회로(DIC2)가 배치되는 부분이고, 제4 부분(PT4)은 제3 부분(PT3)의 일부로부터 돌출 연장되는 부분일 수 있다. 예컨대, 제4 부분(PT4)은 제3 부분(PT3)의 경계의 일부로부터 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되어 상기 경계의 일부로부터 돌출되는 부분일 수 있다.
실시 예들에 따라, 제3 부분(PT3)의 일부는 제4 부분(PT4)과 제2 방향(DR2)으로 중첩되나, 제3 부분(PT3)의 나머지 일부는 제4 부분(PT4)과 중첩되지 않을 수 있다.
즉, 본 개시의 실시 예들에 따른 제2 베이스 기판(BS2)은 그 형상이 비대칭적이며, 일 측의 길이가 타 측의 길이보다 길 수 있다.
한편, 제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 선 대칭일 수 있다. 예컨대, 제1 베이스 기판(BS1)과 제2 베이스 기판(BS2)은 제2 방향(DR2)과 평행한 축에 대해 대칭일 수 있다.
본 개시의 실시 예들에 따른 제2 베이스 기판(BS2)의 형상이나 모양이 도 8에 도시된 베이스 기판(BS2)의 형상이나 모양에 의해 한정되는 것은 아니다.
제2 데이터 구동회로(DIC2)는 제2 베이스 기판(BS2)의 제3 부분(PT3) 상에 배치될 수 있다. 실시 예들에 따라, 제2 데이터 구동회로(DIC2)는 제3 부분(PT3)과 중첩하여 배치될 수 있고, 제4 부분(PT4)과 중첩하지 않도록 배치될 수 있다.
제2 라인들(LN2)은 제2 베이스 기판(BS2) 상에 배치될 수 있다. 실시 예들에 따라, 제2 라인들(LN2)은 제1 방향(DR1)을 따라 연속하여 배열될 수 있고, 제2 라인들(LN2) 각각은 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제2 라인들(LN2)은 제2 데이터 전달 라인(DTL2) 및 제2 게이트 제어 라인(GCL2)을 포함할 수 있다.
제2 데이터 전달 라인(DTL2) 은 제2 데이터 구동회로(DIC2)에 전기적으로 연결되나, 제2 게이트 제어 라인(GCL2)은 제2 데이터 구동회로(DIC2)에 전기적으로 연결되지 않는다. 제2 게이트 제어 라인(GCL2)은 제2 게이트 구동회로(DIC2)와 전기적으로 연결될 수 있다.
제2 데이터 전달 라인(DTL2)은 제2 데이터 구동회로(DIC2)로부터 표시패널(DP)을 향해 연장될 수 있다. 실시 예들에 따라, 제2 데이터 구동회로(DIC2)는 신호들이 입출력되며 표시패널(DP)과 제2데이터 구동회로(DIC2) 사이에 위치하는 신호 핀들을 포함하고, 제2 데이터 전달 라인(DTL2)은 제2데이터 구동회로(DIC2)의 신호 핀들로부터 표시패널(DP)을 향해 연장될 수 있다.
제2 데이터 전달 라인(DTL2)은 제3 부분(PT3) 및 제4 부분(PT4) 중 제3 부분(PT3)에만 배치될 수 있다. 즉, 제2 데이터 전달 라인(DTL2)은 제2 베이스 기판(BS2) 상에서 제4 부분(PT4)을 침범하지 않도록 제3 부분(PT3)에 배치될 수 있다.
제2 게이트 제어 라인(GCL2)은 제2 데이터 전달라인(DTL2)으로부터 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 게이트 제어 라인(GCL2)은 제3 부분(PT3) 및 제4 부분(PT4)에 중첩할 수 있다.
본 개시의 일 실시예에서, 제2 데이터 전달 라인(DTL2)은 제2 방향(DR2) 상에서 제2 데이터 구동회로(DIC2)와 중첩할 수 있다. 제2 게이트 제어 라인(GCL2)은 제2 방향(DR2) 상에서 제2 데이터 구동회로(DIC2)와 중첩하지 않을 수 있다.
제2 데이터 전달 라인(DTL2)은 제2 데이터 구동회로(DIC2)가 출력하는 데이터 신호를 화소들(PX) 중 대응하는 화소들(PX)에 제공할 수 있다.
제2 게이트 제어 라인(GCL2)은 제2 게이트 구동회로(GDC2)에 게이트 제어신호를 제공할 수 있다. 예컨대, 상기 게이트 제어신호는 제2 게이트 구동회로(GDC2)의 타이밍을 제어하기 위한 신호, 제2 게이트 구동회로(GDC2)에서 사용되는 전원을 공급하기 위한 신호 및 제2 게이트 구동회로(GDC2)를 인에이블시키기 위한 신호일 수 있으나, 이에 한정되는 것은 아니다.
도 9는 도 8에 도시된 제2 전자부품의 제2 베이스 기판을 나타낸다. 도 1 내지 도 9를 참조하면, 본 개시의 일 실시예에서, 제2 베이스 기판(BS2)은 영어 알파벳 대문자 L 형상 또는 영어 알파벳 대문자 L과 대칭되는 형상을 가질 수 있다.
제3 부분(PT3)은 제5 모서리(ED5), 제6 모서리(ED6), 제7 모서리(ED7), 및 제8 모서리(ED8)를 포함할 수 있다.
제5 모서리(ED5)는 제3 서브 모서리(ED-S3) 및 제4 서브 모서리(ED-S4)를 포함할 수 있다. 제3 서브 모서리(ED-S3)는 제1 방향(DR1)과 나란한 방향으로 연장될 수 있다. 제4 서브 모서리(ED-S4)는 제3 서브 모서리(ED-S3)에서 제1 방향(DR1)과 나란한 방향으로 연장될 수 있다.
제1 방향(DR1) 상에서, 제3 서브 모서리(ED-S3)와 제2 서브 모서리(ED-S2) 사이의 이격거리는 제4 서브 모서리(ED-S4)와 제2 서브 모서리(ED-S2) 사이의 이격거리보다 더 클 수 있다.
제6 모서리(ED6)는 제5 모서리(ED5)와 나란한 방향으로 연장될 수 있다.
제7 모서리(ED7) 및 제8 모서리(ED8) 각각은 제5 모서리(ED5) 및 제6 모서리(ED6)에서 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제4 부분(PT4)은 제3 부분(PT3)의 제3 서브 모서리(ED-S3)에서 제2 방향(DR2)과 나란한 방향으로 연장될 수 있다.
제3 부분(PT3)을 제1 방향(DR1)으로 측정한 제3 길이(LL3)는 제4 부분(PT4)을 제1 방향(DR1)으로 측정한 제4 길이(LL4)보다 더 길다.
도 3에서는 제3 전자부품(EP3)이 제1 전자부품(EP1)과 실질적으로 동일한 구조를 가지고 있는 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 본 개시의 다른 실시예에서, 제3 전자부품(EP3)은 제2 전자부품(EP2)과 실질적으로 동일한 구조를 가질 수 있다.
본 개시의 일 실시예에서, 제3 전자부품(EP3)은 제1 전자부품(EP1) 또는 제2 전자부품(EP2)과 달리 제1 게이트 제어 라인(GCL1) 또는 제2 게이트 제어 라인(GCL2)과 대응되는 구조가 생략될 수 있다.
본 명세서 내에서, 제1 전자부품(EP1) 및 제2 전자부품(EP2)의 라인들(LN1, LN2)은 편의상 신호 라인들이라고 지칭될 수 있다.
베젤이 얇은 표시장치(DD)를 구현하기 위해서 연성회로기판(FPCB)을 벤딩하여 회로기판(SPCB)를 표시패널(DP)의 후면으로 배치하다보면, 표시장치(DD)의 두께가 두꺼워지는 문제점이 발생하였다. 그러나, 본 개시의 일 실시예에 따른 전자부품들(EP1~EP3)을 이용하면, 라인들(LN1, LN2)을 효율적으로 배치할 수 있어서, 전자부품들(EP1~EP3) 각각을 제2 방향(DR2)으로 측정한 길이가 짧아지므로, 전자부품들(EP1~EP3)을 벤딩하지 않고도 얇은 베젤을 가지는 표시장치(DD)를 구현하면서, 동시에 얇은 두께를 가지는 표시장치(DD)를 구현할 수 있다.
본 개시가 속하는 기술분야의 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 개시의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.
ED: 전자장치 DD: 표시장치
INP: 입력장치 DP: 표시패널
EP1~EP3: 전자부품 HS: 하우징
PX: 화소

Claims (17)

  1. 플렉서블한 성질을 가지는 베이스 기판;
    상기 베이스 기판 상에 제1 방향으로 연속하여 배열되는 복수의 라인들; 및
    상기 베이스 기판 상에 배치되는 집적회로를 포함하고,
    상기 베이스 기판은,
    상기 집적회로가 배치된 제1 부분; 및
    상기 제1 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함하는 전자부품.
  2. 제1 항에 있어서,
    상기 복수의 라인들 각각은 상기 제2 방향으로 연장되는 전자부품.
  3. 제2 항에 있어서,
    상기 복수의 라인들은,
    상기 집적회로와 전기적으로 연결되는 제1 신호 라인; 및
    상기 집적회로와 전기적으로 연결되지 않는 제2 신호 라인을 포함하는 전자부품.
  4. 제3항에 있어서,
    상기 제1 신호 라인 은 상기 제1 부분 상에 배치되고, 상기 제2 부분을 침범하지 않고,
    상기 제2 신호 라인 은 상기 제1 부분 및 상기 제2 부분에 배치되는 전자부품.
  5. 플렉서블한 성질을 가지는 베이스 기판;
    상기 베이스 기판 상에서 제1 방향을 따라 연속하여 배열되는 복수의 라인들을 포함하고,
    상기 베이스 기판은,
    복수의 모서리들을 포함하며, 상기 복수의 모서리들 중 제1 모서리는 상기 제1 방향으로 연장되는 제1 서브 모서리 및 상기 제1 서브 모서리에서 상기 제1 방향으로 연장되는 제2 서브 모서리를 포함하는 제1 부분; 및
    상기 제1 서브 모서리에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 부분을 포함하는 전자부품.
  6. 제5 항에 있어서,
    상기 제1 부분을 상기 제1 방향으로 측정한 길이는 상기 제2 부분을 상기 제1 방향으로 측정한 길이보다 더 큰 전자부품.
  7. 제6 항에 있어서,
    상기 전자부품은 신호를 전송하도록 구성되는 집적회로를 더 포함하고,
    상기 복수의 라인들은,
    상기 집적회로와 전기적으로 연결되는 제1 신호 라인; 및
    상기 집적회로와 전기적으로 연결되지 않는 제2 신호 라인을 포함하는 전자부품.
  8. 제7 항에 있어서,
    상기 제1 신호 라인은 상기 제1 부분 및 상기 제2 부분 중 상기 제1 부분에만 배치되고,
    상기 제2 신호 라인은 상기 제1 부분 및 상기 제2 부분에 배치되는 전자부품.
  9. 제8 항에 있어서,
    상기 제1 신호 라인은 상기 집적회로로부터 상기 복수의 모서리들 중 상기 제1 모서리와 나란한 제2 모서리를 향해 연장되고,
    상기 제2 신호 라인은 상기 집적회로로부터 이격되어 배치되고, 상기 제1 방향을 따라 배치되는 전자부품.
  10. 복수의 화소들을 포함하는 표시패널;
    상기 표시패널로 제1 데이터 신호를 전송하도록 구성되는 제1 구동 회로; 및
    상기 표시패널과 전기적으로 연결되고, 상기 제1 구동 회로가 실장되는 제1 연성회로기판;을 포함하고,
    상기 제1 연성회로기판은,
    플렉서블한 성질을 가지 제1 베이스 기판; 및
    상기 제1 베이스 기판 상에서 제1 방향을 따라 연속하여 배열되는 복수의 제1 라인들을 포함하며,
    상기 제1 베이스 기판은,
    상기 제1 구동회로가 배치된 제1 부분; 및
    상기 제1 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 제1 부분을 상기 제1 방향을 따라 측정한 길이는 상기 제2 부분을 상기 제1 방향을 따라 측정한 길이보다 더 큰 표시장치.
  12. 제10 항에 있어서,
    상기 표시장치는 상기 표시패널로 게이트 신호를 제공하도록 구성되는 제1 게이트 구동회로를 더 포함하며,
    상기 복수의 제1 라인들은,
    상기 제1 구동회로에 의해 생성된 제1 데이터 신호를 상기 표시패널로 제공하는 제1 데이터 전달 라인; 및
    상기 제1 게이트 구동회로로 게이트 제어신호를 제공하는 제1 게이트 제어 라인을 포함하는 표시장치.
  13. 제12 항에 있어서,
    상기 제1 데이터 전달 라인은 상기 제1 부분 상에 배치되고, 상기 제2 부분을 침범하지 않고,
    상기 제1 게이트 제어 라인은 상기 제1 부분 및 상기 제2 부분 상에 배치되는 표시장치.
  14. 제13 항에 있어서,
    상기 제1 구동회로는 상기 제1 구동회로와 상기 표시패널 사이에 배치되는 신호 핀들을 포함하고,
    상기 제1 데이터 전달 라인은 상기 신호 핀들로부터 상기 표시패널을 향해 연장되고,
    상기 제1 게이트 제어 라인은 상기 제1 데이터 전달 라인과 상기 제1 방향으로 이격되어 배치되는 표시장치.
  15. 제10 항에 있어서, 상기 표시패널은,
    상기 제2 방향을 따라 연장되는 복수의 데이터 라인들; 및
    상기 제1 방향을 따라 연장되는 복수의 게이트 라인들을 포함하는 표시 장치.
  16. 제10 항에 있어서,
    상기 표시장치는,
    상기 표시패널로 제2 데이터 신호를 전송하도록 구성되는 제2 구동 회로; 및
    상기 표시패널과 전기적으로 연결되고, 상기 제2 구동 회로가 실장되는 제2 연성회로기판;을 더 포함하고,
    상기 제1 연성회로기판은,
    플렉서블한 성질을 가지 제2 베이스 기판; 및
    상기 제2 베이스 기판 상에서 상기 제1 방향을 따라 연속하여 배열되는 복수의 제2 라인들을 포함하며,
    상기 제2 베이스 기판은,
    상기 제2 구동회로가 배치된 제3 부분; 및
    상기 제3 부분의 일부로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제4 부분을 포함하는 표시장치.
  17. 제16 항에 있어서,
    상기 제1 베이스 기판과 상기 제2 베이스 기판은 상기 제2 방향과 평행한 축에 대해 서로 대칭인 표시장치.
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