KR20210080673A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20210080673A
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서윤민
김태균
박용두
이범
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 제1 기판, 및 상기 제1 기판 상에 배치된 적어도 하나의 트랜지스터를 포함하는 하부 기판; 및 상기 하부 기판과 대향하고, 제2 기판, 상기 제2 기판 상에 배치되고 제1 센싱 전극을 포함하는 복수의 센싱 전극, 및 상기 제1 센싱 전극과 연결된 제1 센싱 배선, 및 제2 센싱 배선을 포함하는 복수의 센싱 배선을 포함하는 제1 터치 도전층, 상기 제1 터치 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 복수의 센싱 전극 및 상기 복수의 센싱 배선과 중첩 배치된 차폐층과 상기 제1 센싱 전극, 상기 제1 센싱 배선, 및 상기 제2 센싱 배선과 중첩 배치된 연결 전극을 포함하는 제2 터치 도전층을 포함하는 상부 기판을 포함한다.

Description

표시 장치 및 이의 제조 방법{Display device and method of manufacturing for display device}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중, 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치는 사용자의 터치 유무를 인식하고 해당 영역의 좌표를 산출하는 터치 부재를 더 포함할 수 있다. 상기 터치 부재는 표시 패널 상에 필름, 또는 패널로서 부착될 수 있지만, 표시 패널에 내재될 수 있다.
이 경우, 표시 장치의 전반적인 두께를 줄인다는 점에서 장점이 있다.
다만, 센싱 전극 및 센싱 배선은 표시 패널의 다수의 도전층과 기생 용량을 형성하여 표시 장치의 터치 감도 편차가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 센싱 전극과 하부 기판 간의 전계 영향성을 줄일 수 있는 표시 장치를 제공하는 데에 있다.
본 발명이 해결하고자 하는 다른 과제는 센싱 전극과 하부 기판 간의 전계 영향성을 줄일 수 있는 표시 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1 기판, 및 상기 제1 기판 상에 배치된 적어도 하나의 트랜지스터를 포함하는 하부 기판; 및 상기 하부 기판과 대향하고, 제2 기판, 상기 제2 기판 상에 배치되고 제1 센싱 전극을 포함하는 복수의 센싱 전극, 및 상기 제1 센싱 전극과 연결된 제1 센싱 배선, 및 제2 센싱 배선을 포함하는 복수의 센싱 배선을 포함하는 제1 터치 도전층, 상기 제1 터치 도전층 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 복수의 센싱 전극 및 상기 복수의 센싱 배선과 중첩 배치된 차폐층과 상기 제1 센싱 전극, 상기 제1 센싱 배선, 및 상기 제2 센싱 배선과 중첩 배치된 연결 전극을 포함하는 제2 터치 도전층을 포함하는 상부 기판을 포함한다.
상기 하부 기판과 상기 상부 기판 사이에 배치된 액정층을 더 포함할 수 있다.
상기 연결 전극은 상기 제1 절연층을 관통하는 배선 연결 콘택홀을 통해 상기 제1 센싱 배선, 및 상기 제2 센싱 배선과 각각 전기적으로 연결될 수 있다.
상기 복수개의 센싱 전극은 제1 방향, 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열될 수 있다.
상기 제1 센싱 배선은 상기 제1 방향 일측으로 연장되고 상기 제2 센싱 배선은 상기 제1 방향의 타측으로 연장되며, 상기 배선 연결 콘택홀은 상기 연결 전극과 상기 제1 센싱 배선을 연결하는 제1 배선 연결 콘택홀, 및 상기 연결 전극과 상기 제2 센싱 배선을 연결하는 제2 배선 연결 콘택홀을 포함할 수 있다.
상기 복수개의 센싱 전극은 상기 제1 센싱 전극의 상기 제1 방향 일측에 배치된 제2 센싱 전극, 및 상기 제1 센싱 전극의 상기 제1 방향 타측에 배치된 제3 센싱 전극을 포함하고, 상기 제1 센싱 전극과 상기 제2 센싱 전극은 상기 제1 센싱 배선을 통해 전기적으로 연결되고, 상기 제1 센싱 전극과 상기 제2 센싱 전극은 상기 제2 센싱 배선을 통해 전기적으로 연결될 수 있다.
상기 연결 전극은 상기 제1 절연층을 관통하는 전극 연결 콘택홀을 통해 상기 제1 센싱 전극과 전기적으로 연결될 수 있다.
상기 제1 센싱 전극은 평면상 상기 제1 센싱 배선과 상기 제2 센싱 배선 사이로 돌출된 센싱 돌출 전극을 더 포함하고, 상기 연결 전극은 상기 센싱 돌출 전극과 상기 전극 연결 콘택홀을 통해 전기적으로 연결될 수 있다.
상기 제1 센싱 전극의 상기 제2 방향 일측에 배치된 제4 센싱 전극을 더 포함하고, 상기 제1 센싱 전극은 상기 센싱 돌출 전극으로부터 상기 제2 방향을 따라 연장된 센싱 연결 전극을 더 포함하고, 상기 제1 센싱 전극의 상기 센싱 연결 전극은 상기 제4 센싱 전극과 연결될 수 있다.
상기 제1 센싱 배선, 및 상기 제2 센싱 배선은 각각 상기 연결 전극과 중첩 배치된 확장 센싱부, 및 상기 연결 전극과 비중첩 배치된 연장 센싱부를 포함하고, 상기 확장 센싱부의 폭은 상기 연장 센싱부의 폭보다 클 수 있다.
상기 차폐층은 상기 제1 방향으로 배열된 센싱 전극 행과 중첩 배치되고, 상기 제2 방향을 따라 이격된 상기 센싱 전극 행들의 이격 공간에는 비중첩 배치될 수 있다.
상기 차폐층은 상기 연장 센싱부와 중첩 배치되고, 상기 확장 센싱부와 비중첩 배치될 수 있다.
상기 상부 기판은 상기 제2 터치 도전층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 블랙 매트릭스를 더 포함하고, 상기 블랙 매트릭스는 상기 제1 방향으로 배열된 센싱 전극 행과 중첩 배치되고, 상기 센싱 전극 행들의 이격 공간에는 비중첩 배치될 수 있다.
상기 상부 기판은 상기 블랙 매트릭스 상에 배치된 공통 전극을 더 포함하고, 상기 공통 전극은 면형 형상을 가질 수 있다.
상기 하부 기판은 평면상 상기 센싱 전극 행들의 이격 공간에 배치되고 상기 트랜지스터와 연결된 화소 전극을 더 포함할 수 있다.
상기 제1 터치 도전층, 및 상기 제2 터치 도전층은 각각 불투명 도전 물질을 포함할 수 있다.
상기 센싱 전극과 상기 차폐층에 동기 신호가 인가될 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 센싱 전극 및 상기 센싱 전극과 연결된 센싱 배선을 포함하는 제1 터치 도전층을 형성하는 단계; 상기 제1 터치 도전층 상에 제1 절연층을 형성하는 단계; 및 상기 제1 절연층 상에 상기 센싱 전극, 및 상기 센싱 배선과 중첩 배치된 차폐층과 상기 센싱 전극, 및 상기 센싱 배선과 중첩 배치된 연결 전극을 포함하는 제2 터치 도전층을 형성하는 단계를 포함한다.
상기 제1 터치 도전층, 및 상기 제2 터치 도전층은 각각 불투명 도전 물질을 포함할 수 있다.
상기 센싱 전극과 상기 차폐층에 동기 신호가 인가될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 표시 장치, 및 이의 제조 방법에 의하면, 센싱 전극과 하부 기판 간의 전계 영향성을 줄일 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 따른 표시 장치의 표시 패널, 및 터치 구동부를 개략적으로 나타낸 평면도이다.
도 3은 각 단위 센싱 영역에 제1 신호, 및 제2 신호가 인가되는 것을 나타낸 도면이다.
도 4는 제1 화소를 보다 상세히 나타낸 레이아웃도이다.
도 5는 도 4의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 차폐층이 배치된 영역을 자른 단면도이다.
도 7은 도 2의 제1 단위 센싱 영역을 자세히 나타낸 레이아웃도이다.
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 9는 도 7의 IX- IX'선을 따라 자른 단면도이다.
도 10은 도 7의 X-X'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 12 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 또한 도면을 기준으로 다른 소자의 "좌측"에 위치하는 것으로 기술된 소자는 시점에 따라 다른 소자의 "우측"에 위치할 수도 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라 등과 같은 휴대용 전자 기기 뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
일 실시예에 따른 표시 장치는 표시 패널(10), 게이트 구동부(20), 데이터 구동부(30), 타이밍 제어부(40), 터치 구동부(50), 터치 좌표 산출부(60), 및 메인 프로세서(70)를 포함한다.
표시 패널(10)은 표시 화면을 제공한다. 일 실시예에 의하면, 표시 패널(10)은 액정 표시 패널일 수 있다.
표시 패널(10)은 하부 기판, 상부 기판, 및 하부 기판과 상부 기판 사이에 개재된 액정층을 포함한다. 표시 패널(10)의 하부 기판에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 터치 구동라인들이 형성된다. 데이터 라인들(D1~Dm)과 터치 구동라인들은 게이트 라인들(G1~Gn)과 교차될 수 있다.
데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차부들에는 도 1과 같이 화소(P)들이 형성될 수 있다. 화소(P)들 각각은 데이터 라인과 게이트 라인에 접속될 수 있다. 각 화소(P)는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터는 게이트 전극, 반도체층의 채널 영역, 소스 전극, 및 드레인 전극을 포함할 수 있다. 도 4에서는 상기 박막 트랜지스터의 일 예인 제1 트랜지스터(TR1)를 도시하였고, 제1 트랜지스터(TR1)는 채널 영역(130a), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
표시 패널(10)의 상부 기판에는 블랙매트릭스와 컬러필터 등이 형성될 수 있다. 다만, 몇몇 실시예에서, 블랙매트릭스와 컬러필터는 표시 패널(10)의 하부 기판에 형성될 수 있다.
표시 패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시 패널(10)의 상부 기판과 하부 기판 사이에는 액정셀의 셀갭(cell gap)을 유지하기 위한 컬럼 스페이서가 형성된다.
표시 패널(10)의 하부 기판의 배면 아래에는 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 에지형(edge type) 또는 직하형(Direct type) 백라이트 유닛으로 구현되어 표시 패널(10)에 빛을 조사한다.
게이트 구동부(20)는 타이밍 제어부(40)로부터 입력되는 게이트 제어신호(GCS)에 따라 게이트신호들을 생성한다. 게이트 구동부(20)는 게이트신호들을 미리 정해진 순서대로 게이트 라인들(G1~Gn)에 공급한다. 미리 정해진 순서는 순차적인 순서일 수 있다.
데이터 구동부(30)는 타이밍 제어부(40)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받는다. 데이터 구동부(30)는 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(30)는 데이터전압들을 데이터 라인들(D1~Dm)에 공급한다
타이밍 제어부(40)는 메인 프로세서(70)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다.
타이밍 제어부(40)는 타이밍 신호들에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 타이밍 제어부(40)는 게이트 구동부(20)에 게이트 제어신호(GCS)를 출력하고, 데이터 구동부(30)에 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어신호(DCS)를 출력한다.
터치 좌표 산출부(60)는 터치 구동부(50)로부터 터치 로우 데이터(TRD)를 입력받는다. 터치 좌표 산출부(60)는 제1 기준값 이상인 터치 로우 데이터(TRD)가 입력되는 경우 사용자의 터치가 발생했다고 판단하고, 제1 기준값 이상의 터치 로우 데이터(TRD)의 터치 전극의 좌표를 터치 좌표로 산출한다. 터치 좌표 산출부(60)는 터치 좌표 정보를 포함하는 터치 좌표 데이터(CD)를 메인 프로세서(70)로 출력한다.
메인 프로세서(70)는 네비게이션 시스템, 셋톱박스, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 노트북, 홈 시어터 시스템, 방송 수신기, 스마트폰, 태블릿, 이동 단말기 중 어느 하나의 중앙처리장치(CPU), 호스트 프로세서(host processor), 어플리케이션 프로세서(application processor), 또는 그래픽 처리장치(GPU)로 구현될 수 있다.
메인 프로세서(70)는 디지털 비디오 데이터(DATA)를 표시 패널(10)에 표시하기에 적합한 포맷으로 변환하여 타이밍 제어부(40)에 전송한다. 메인 프로세서(70)는 터치 좌표 산출부(60)로부터 터치 좌표 데이터(CD)를 입력받을 수 있다. 메인 프로세서(70)는 터치 좌표 데이터(CD)에 따라 터치 좌표에 존재하는 아이콘의 응용 프로그램 또는 어플리케이션 프로그램을 실행하고, 실행 프로그램에 따른 디지털 비디오 데이터(DATA)와 타이밍 신호들(TS)을 타이밍 제어부(40)로 전송한다.
도 2는 도 1에 따른 표시 장치의 표시 패널, 및 터치 구동부를 개략적으로 나타낸 평면도이고, 도 3은 각 단위 센싱 영역에 제1 신호, 및 제2 신호가 인가되는 것을 나타낸 도면이다.
실시예들에서, 제1 방향(DR1)과 제2 방향(DR2)은 서로 다른 방향으로 상호 교차한다. 도 1의 평면도에서는 설명의 편의상 세로 방향인 제2 방향(DR2)과 가로 방향인 제1 방향(DR1)이 정의되어 있다. 이하의 실시예들에서 제2 방향(DR2) 일측은 평면도상 상측 방향을, 제2 방향(DR2) 타측은 평면도상 하측 방향을, 제1 방향(DR1) 일측은 평면도상 우측 방향을 제1 방향(DR1) 타측은 평면도상 좌측 방향을 각각 지칭하는 것으로 한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 표시 패널(10)은 직사각형 형상의 평면 형상이 적용될 수 있다. 표시 패널(10)의 평면 형상이 직사각형으로 적용된 경우, 표시 패널(10)은 제1 방향(DR1)을 따라 연장된 장변들, 및 제2 방향(DR2)을 따라 연장된 단변들을 포함할 수 있다.
다만, 표시 패널(10)의 평면 형상이 상기 예시된 바에 제한되는 것은 아니며, 표시 패널(10)의 평면 형상은 제1 방향(DR1)을 따라 연장된 단변들, 및 제2 방향(DR2)을 따라 연장된 장변들을 갖는 직사각형 형상, 정사각형, 기타 다각형이나 원형, 또는 타원형 등으로 적용될 수 있다. 이하에서는 표시 패널(10)의 평면 형상이 제1 방향(DR1)을 따라 연장된 장변들, 및 제2 방향(DR2)을 따라 연장된 단변들을 포함하는 직사각형으로 적용된 경우를 중심으로 설명하기로 한다.
도 2에 도시된 바와 같이 표시 패널(10)은 복수의 단위 센싱 영역(SB1~SB3)을 포함할 수 있다. 복수의 단위 센싱 영역(SB1~SB3)은 행렬 방향(제1 방향(DR1)과 제2 방향(DR2))을 따라 배열될 수 있다. 복수의 단위 센싱 영역(SB1~SB3)은 각각 평면상 직사각형 또는 정사각형 형상을 가질 수 있으나, 그 평면 형상은 상기 예시된 바에 제한되는 것은 아니다.
각 단위 센싱 영역(SB1~SB3)은 복수의 센싱 전극, 복수의 센싱 배선, 및 복수의 연결 전극을 포함할 수 있다. 상기 복수의 센싱 전극, 및 상기 복수의 센싱 배선은 동일층에 배치되고, 상기 연결 전극은 인접한 센싱 배선들을 전기적으로 연결하고, 나아가, 인접한 상기 센싱 전극, 및 상기 센싱 배선들을 전기적으로 연결하는 역할을 할 수 있다.
각 단위 센싱 영역(SB1~SB3)은 복수의 화소(P)들에 대응될 수 있다. 즉, 평면상 단위 센싱 영역(SB1~SB3)의 크기는 각 화소(P)의 평면상 크기보다 클 수 있고, 복수의 화소(P)들은 하나의 단위 센싱 영역 내에 배치될 수 있다.
표시 패널(10)의 단변 측에는 터치 구동부(50)가 배치될 수 있다. 터치 구동부(50)는 복수개일 수 있다. 복수의 터치 구동부(50)들은 표시 패널(10)의 단변의 연장 방향(제2 방향(DR2))을 따라 배열될 수 있다.
복수의 터치 구동부(50)는 표시 패널(10)의 제1 방향(DR1) 일측 단변뿐만 아니라 표시 패널(10)의 제1 방향(DR1) 타측 단변에도 배치될 수 있다.
도 3에 도시된 바와 같이 터치 구동부(50)는 단위 센싱 영역(SB1~SB3)에 제1 신호(SG1), 및 제2 신호(SG2)를 인가할 수 있다. 일 실시예에 따르면, 제1 신호(SG1)와 제2 신호(SG2)는 동전위 신호일 수 있다. 나아가, 제1 신호(SG1)와 제2 신호(SG2)는 동시에 각 단위 센싱 영역(SB1~SB3)에 인가될 수 있다. 즉, 제1 신호(SG1) 및 제2 신호(SG2)는 동기 동전위 신호일 수 있다.
후술하는 바와 같이 제1 신호(SG1)는 터치 부재의 센싱 전극, 및 센싱 배선에 인가되고, 제2 신호(SG2)는 차폐층에 인가될 수 있다. 차폐층은 센싱 전극 및 센싱 배선을 평면상 커버하여 센싱 전극 및 센싱 배선이 상부 기판의 공통 전극, 나아가 하부 기판의 복수의 도전층과 기생 용량을 형성하는 것을 방지할 수 있을뿐만 아니라 터치 부재의 센싱 전극 및 센싱 배선과 동기 동전위 신호가 인가됨으로써 공통 전극, 및 하부 기판의 복수의 도전층과 터치 부재의 센싱 전극 및 센싱 배선 사이에 전위가 형성되는 것을 원천적으로 차단할 수 있다.
제2 단위 센싱 영역(SB2), 및 제3 단위 센싱 영역(SB3)에는 각각 제1 단위 센싱 영역(SB1)과 다른 신호들이 인가될 수 있다. 예를 들어, 제2 단위 센싱 영역(SB2)에 인가된 제1 신호(SG1) 및 제2 신호(SG2)는 각각 제1 단위 센싱 영역(SB1)에 인가된 제1 신호(SG1) 및 제2 신호(SG2)와 상이할 수 있고, 제3 단위 센싱 영역(SB3)에 인가된 제1 신호(SG1) 및 제2 신호(SG2)는 각각 제1 단위 센싱 영역(SB1) 및 제2 단위 센싱 영역(SB2)에 인가된 제1 신호(SG1) 및 제2 신호(SG2)와 상이할 수 있다.
도 4는 제1 화소를 보다 상세히 나타낸 레이아웃도이고, 도 5는 도 4의 Ⅴ-Ⅴ' 선을 따라 자른 단면도이고, 도 6은 일 실시예에 따른 표시 장치의 차폐층이 배치된 영역을 자른 단면도이다.
도 4 내지 도 6을 참조하면, 하부 기판(100)은 상부 기판(200)과 서로 마주보도록 배치된다. 액정층(300)은 하부 기판(100) 및 상부 표시판(100) 사이에 개재된다. 액정층(300)은 복수의 액정 분자(310)를 포함할 수 있다. 하부 기판(100)은 일 실시예로 상부 기판(200)과 실링(sealing)을 통해 합착될 수 있다.
먼저, 하부 기판(100)에 대해 설명하기로 한다.
하부 기판(100)은 제1 기판(110), 제1 도전층, 게이트 절연층(120), 반도체층(130), 층간 절연층(140), 제2 도전층, 제1 패시베이션층(150), 컬러 필터(CF), 유기 절연층(160), 패시베이션층(170), 및 제1 화소 전극(PE1)을 포함할 수 있다.
제1 기판(110)은 일 실시예로 투명 절연 기판일 수 있다. 여기서 투명 절연 기판은 유리 재료, 석영 재료 또는 투광성 플라스틱 재료를 포함할 수 있다. 다른 실시예로, 제1 기판(110)은 플렉서블(flexible) 기판이거나, 복수의 필름 등이 적층된 형상일 수도 있다.
제1 도전층은 제1 기판(110) 상에 배치될 수 있다. 상기 제1 도전층은 제1 게이트 라인(G1)을 포함하는 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 제1 게이트 전극(GE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제1 게이트 라인(G1)과 직접 연결된다. 제1 게이트 전극(GE1)은 제1 게이트 라인(G1)으로부터 채널 영역(130a) 방향으로 연장될 수 있다.
상기 제1 도전층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 상기 제1 도전층에 포함되는 복수의 도전성 라인은 서로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
게이트 절연층(120)은 상기 제1 도전층 상에 배치될 수 있다. 게이트 절연층(120)은 일 실시예로 질화 규소 또는 산화 규소 등으로 형성될 수 있다. 게이트 절연층(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
게이트 절연층(120) 상에는 반도체층(130)이 배치될 수 있다. 반도체층(130)은 채널 영역(130a), 채널 영역(130a)의 일측과 타측에 각각 위치한 소스/드레인 영역을 포함할 수 있다. 반도체층(130)의 채널 영역(130a)의 제3 방향(DR3)을 따라 제1 게이트 전극(GE1)과 중첩하며, 상기 소스/드레인 영역은 후술할 제2 도전층의 소스/드레인 전극(SE1/DE1)과 각각 전기적으로 연결될 수 있다.
반도체층(130)은 게이트 절연층(120) 상에 배치될 수 있다. 반도체층(130)은 일 실시예로, 비정질 규소, 다결정 규소 등으로 형성될 수도 있다. 다른 실시예로, 반도체층(130)은 산화물 반도체를 포함할 수 있다. 반도체층(130)이 산화물 반도체를 포함하는 경우, 반도체층(130)은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다.
반도체층(130) 중 채널 영역(130a)은 제1 트랜지스터(TR1)의 채널 영역을 형성할 수 있다.
반도체층(130) 상에는 층간 절연층(140)이 더 배치될 수 있다. 층간 절연층(140)은 상술한 게이트 절연층(120)의 예시된 물질 중 적어도 하나를 포함할 수 있다.
제2 도전층은 층간 절연층(140) 상에 배치될 수 있다. 상기 제2 도전층은 제1 데이터 라인(D1)을 포함하는 복수의 데이터 라인, 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제1 소스 전극(SE1)은 제1 데이터 라인(D1)으로부터 분지되어 적어도 일부가 제1 게이트 전극(GE1)과 중첩될 수 있다. 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 중첩되되, 제1 소스 전극(SE1)과 소정의 거리 이격되어 배치될 수 있다. 제1 드레인 전극(DE1)의 적어도 일부는 제1 컨택홀(CNT1)을 통해 외부로 노출되어, 제1 화소 전극(PE1)과 접촉될 수 있다.
도 4에서 제1 소스 전극(SE1)의 모양이 U자이며, 제1 드레인 전극(DE1)이 제1 소스 전극(SE1)에 의해 둘러싸인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 채널 영역(130a) 및 제1 게이트 전극(GE1)은 전술한 제1 트랜지스터(TR1)를 형성한다.
상기 제2 도전층은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 상기 제2 도전층은 일 실시예로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
상기 제2 도전층 상에는 제1 패시베이션층(150)이 배치될 수 있다. 제1 패시베이션층(150)은 제1 드레인 전극(DE1)의 적어도 일부를 노출시키는 개구부를 포함한다. 제1 패시베이션층(150)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션층(150)은 후술하는 유기 절연층(160)의 안료가 반도체층(130)으로 유입되는 것을 방지할 수 있다.
컬러 필터(CF)는 제1 패시베이션층(150) 상에 배치될 수 있다. 컬러 필터(CF)를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 컬러 필터를 통과한 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다. 컬러 필터(CF)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다.
컬러 필터(CF)는 복수의 화소 전극과 중첩되도록 배치된다.
유기 절연층(160)은 제1 패시베이션층(150) 및 컬러 필터(CF) 상에 배치될 수 있다. 유기 절연층(160)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 유기 물질을 포함할 수 있다. 유기 절연층(160)은 생략될 수도 있다.
제2 패시베이션층(170)은 유기 절연층(160) 상에 배치될 수 있다. 제2 패시베이션층(170)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제2 패시베이션층(170)은 생략될 수도 있다.
제1 화소 전극(PE1)은 제2 패시베이션층(170) 상에 배치될 수 있다. 제1 화소 전극(PE1)은 투명 도전 물질을 포함할 수 있다. 여기서, 투명 도전 물질은 다결정, 단결정 또는 비정질의 ITO(Indium Tin Oxide)를 포함할 수 있다. 한편, 도면에 도시된 것과는 달리, 제1 화소 전극(PE1)은 복수의 슬릿(slit)을 포함할 수도 있다.
제1 화소 전극(PE1)은 대체로 후술할 상부 기판(200)의 블랙 매트릭스(270)와 제3 방향(DR3)을 따라 비중첩 배치될 수 있다.
제1 화소 전극(PE1)은 각 화소(P)별로 배치되고, 화소(P) 전체에 걸쳐 배치되지 않을 수 있다. 각 화소(P)별로 배치된 화소 전극들은 상호 이격되어 배치될 수 있다.
제1 배향막은 제1 화소 전극(PE1) 상에 배치될 수 있다. 제1 배향막은 액정층(300) 내의 복수의 액정 분자의 초기 배향을 유도할 수 있다. 제1 배향막은 일 실시예로 주쇄의 반복 단위 내에 이미드기를 갖는 고분자 유기 재료를 포함하여 이루어질 수 있다.
다음으로, 상부 표시판(100)에 대해 설명하기로 한다.
제2 기판(210)은 제1 기판(110)과 대향되도록 배치된다. 제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 제1 기판(110)과 동일한 재질로 형성될 수 있다.
제3 패시베이션층(230)은 제2 기판(210) 상에 배치될 수 있다. 제3 패시베이션층(230)의 재료는 특별히 제한되지 않으며, 일 실시예로 유기 물질 또는 무기 물질을 포함할 수 있다.
제3 패시베이션층(230) 상에는 제4 패시베이션층(250)이 배치될 수 있다. 제4 패시베이션층(250)의 재료는 특별히 제한되지 않으며, 일 실시예로 유기 물질 또는 무기 물질을 포함할 수 있다.
블랙 매트릭스(270))는 제2 기판(210) 상에 배치될 수 있다. 블랙 매트릭스(270)는 제3 패시베이션층(230) 및/또는 제4 패시베이션층(250) 상에 배치될 수 있다.
블랙 매트릭스(270)는 하부 기판(100)의 제1 화소 전극(PE1)과 대체로 비중첩 배치되고, 제1 화소 전극(PE1)이 비배치된 영역에서 광이 투과되는 것을 차단할 수 있다. 블랙 매트릭스(270)의 재료는 광을 차단할 수 있는 경우라면 특별히 제한되지 않는다. 블랙 매트릭스(270)는 일 실시예로, 감광성 조성물, 유기물 또는 금속성 물질 등으로 형성될 수 있다. 감광성 조성물은 일 실시예로, 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제 등을 포함할 수 있다. 금속성 물질은 크롬 등을 포함할 수 있다.
공통 전극(CE)은 블랙 매트릭스(270) 상에 배치될 수 있다. 공통 전극(CE)은 제1 화소 전극(PE1)과 달리, 각 화소(P)와 무관하게 면형 형상으로 전면에 걸쳐 배치될 수 있다.
공통 전극(CE)은 블랙 매트릭스(270), 및 패시베이션층(230, 250) 상에 배치될 수 있다. 공통 전극(CE)은 블랙 매트릭스(270)에 의한 단차를 반영하도록 컨포말하게 배치될 수 있다.
공통 전극(CE)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질을 포함할 수 있다.
공통 전극(CE) 상에는 제2 배향막이 배치될 수 있다. 제2 배향막은 액정층(300) 내의 복수의 액정 분자의 초기 배향을 유도할 수 있다. 제2 배향막은 일 실시예로 제1 배향막과 동일한 재료로 형성될 수 있다.
이어서 액정층(300)에 대하여 설명하기로 한다.
액정층(300)은 복수의 액정 분자(310)를 포함한다. 복수의 액정 분자(310)는 일 실시예로, 음의 유전율 이방성을 가지고 초기 배향 상태에서 수직 배향될 수 있다. 복수의 액정 분자(310)는 초기 배향 상태에서 소정의 선 경사(pretilt) 각도를 가질 수도 있다. 복수의 액정 분자(310)의 초기 배향은 전술한 제1 및 제2 배향막에 의해 유도될 수 있다. 복수의 액정 분자(310)는 하부 기판(100)과 상부 표시판(100) 사이에 전계가 형성되면, 특정 방향으로 기울어지거나 또는 회전함으로써 액정층(300)을 투과하는 광의 편광 상태를 변화시킬 수 있다.
도 6을 참조하면, 제2 기판(210) 상에 터치 부재가 배치될 수 있다. 상기 터치 부재는 센싱 전극(221), 및 센싱 배선(225)을 포함할 수 있다. 센싱 전극(221), 및 센싱 배선(225)은 제2 기판(210)과 제3 패시베이션층(230)의 사이에 배치될 수 있다.
센싱 전극(221), 및 센싱 배선(225)은 불투명 도전 물질을 포함할 수 있다. 센싱 전극(221), 및 센싱 배선(225)은 동일한 물질을 포함하고 동일한 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제3 패시베이션층(230)은 센싱 전극(221), 및 센싱 배선(225)을 덮어 보호할 수 있다.
제3 패시베이션층(230) 상에는 차폐층(240)이 배치될 수 있다. 차폐층(240)은 제3 패시베이션층(230)과 제4 패시베이션층(250)의 사이에 배치될 수 있다. 차폐층(240)은 센싱 전극(221), 및 센싱 배선(225)과 제3 방향(DR3)을 따라 중첩 배치될 수 있다. 차폐층(240)은 센싱 전극(221), 및 센싱 배선(225)을 제3 방향(DR3)을 따라 완전히 커버하도록 센싱 전극(221), 및 센싱 배선(225)과 중첩 배치될 수 있다.
차폐층(240)은 저반사 도전 물질을 포함할 수 있다. 상기 저반사 도전 물질의 예로는 ITO 및 IZO 등의 투명 도전 물질 등을 들 수 있지만, 이에 제한되는 것은 아니다.
상술한 바와 같이 제1 신호(SG1)는 터치 부재의 센싱 전극(221), 및 센싱 전극(221)에 인가되고, 제2 신호(SG2)는 차폐층(240)에 인가될 수 있다. 차폐층(240)은 센싱 전극(221) 및 센싱 배선(225)을 평면상 커버하여 센싱 전극(221) 및 센싱 배선(225)이 상부 기판(200)의 공통 전극(CE), 나아가 하부 기판(100)의 복수의 도전층과 기생 용량을 형성하는 것을 방지할 수 있을뿐만 아니라 터치 부재의 센싱 전극(221) 및 센싱 배선(225)과 동기 동전위 신호가 인가됨으로써 공통 전극(CE), 및 하부 기판(100)의 복수의 도전층과 터치 부재의 센싱 전극(221) 및 센싱 배선(225) 사이에 전위가 형성되는 것을 원천적으로 차단할 수 있다.
블랙 매트릭스(270)는 제3 방향(DR3)을 따라 센싱 전극(221), 센싱 배선(225), 및 차폐층(240)과 완전히 중첩 배치될 수 있다. 블랙 매트릭스(270)의 단면상 폭은 센싱 전극(221), 센싱 배선(225), 및 차폐층(240)의 각각의 단면상 폭보다 클 수 있어, 완전히 커버할 수 있다.
도 7은 도 2의 제1 단위 센싱 영역을 자세히 나타낸 레이아웃도이고, 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이고, 도 9는 도 7의 IX- IX'선을 따라 자른 단면도이고, 도 10은 도 7의 X-X'선을 따라 자른 단면도이다.
도 7 내지 도 10을 참조하면, 제1 단위 센싱 영역(SB1)은 복수의 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc), 및 각 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)과 연결된 복수의 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)을 포함할 수 있다.
제1 단위 센싱 영역(SB1)에 위치한 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)들은 모두 전기적으로 연결되고, 제1 단위 센싱 영역(SB1)에 위치한 복수의 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)들은 모두 전기적으로 연결되고, 나아가 제1 단위 센싱 영역(SB1)에 위치한 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)과 복수의 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)들은 모두 전기적으로 연결될 수 있다.
우선, 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)은 제1 센싱 전극(221a, 221ca, 221pa)을 포함할 수 있다. 제1 센싱 전극(221a, 221ca, 221pa)은 제1 센싱 메인 전극(221a), 제1 센싱 메인 전극(221a)으로부터 제2 방향(DR2) 타측으로 돌출된 제1 센싱 돌출 전극(221pa), 및 제1 센싱 돌출 전극(221pa)으로부터 제2 방향(DR2) 타측으로 연장되는 제1 센싱 연결 전극(221ca)을 포함할 수 있다. 제1 센싱 메인 전극(221a)의 제2 방향(DR2) 타측 일 에지는 제2 방향(DR2)의 일측으로 평면상 함몰되며, 함몰된 해당 영역에는 제1 센싱 돌출 전극(221pa)이 배치될 수 있다.
제1 센싱 전극(221a, 221ca, 221pa)은 제1 방향(DR1)을 따라 반복 배열될 수 있다. 예를 들어, 제1 센싱 전극(221a, 221ca, 221pa)의 제1 방향(DR1) 일측에는 제2 센싱 전극(221b, 221cb, 221pb)이 배치되고, 제2 센싱 전극(221b, 221cb, 221pb)의 제1 방향(DR1) 일측에는 제3 센싱 전극(221c, 221cc, 221pc)이 배치될 수 있다.
나아가, 각 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)들은 제2 방향(DR2)을 따라 반복 배열될 수 있다.
센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)의 제1 방향(DR1) 전기적 연결은 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)을 통해 이루어질 수 있고, 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)의 제2 방향(DR2) 전기적 연결은 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)의 센싱 연결 전극(221ca, 221cb, 221cc)을 통해 이루어질 수 있다. 즉, 제1 센싱 연결 전극(221ca)은 제1 센싱 돌출 전극(221pa)과 제2 방향(DR2) 타측에 인접한 제1 센싱 메인 전극(221a)과 제2 방향(DR2) 일측의 제1 센싱 돌출 전극(221pa)을 물리적으로 연결하여 단락시키는 역할을 할 수 있다. 제2 센싱 연결 전극(221cb), 및 제3 센싱 연결 전극(221cc)도 상기한 제1 센싱 연결 전극(221ca)의 기능과 동일한 바 중복 설명은 생략하기로 한다.
이어서, 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)을 설명하면, 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)은 제1 방향(DR1)을 따라 연장될 수 있다. 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)은 제1 센싱 전극(221a, 221ca, 221pa)의 제2 방향(DR2) 타측에 인접한 제1 센싱 배선(225ca, 225cb, 225a, 225b)을 포함할 수 있다. 제1 센싱 배선(225ca, 225cb, 225a, 225b)은 제1 방향(DR1)을 따라 순차 배열되는 제1 연장 센싱부(225a), 제1 확장 센싱부(225ca), 제2 확장 센싱부(225cb), 및 제2 연장 센싱부(225b)를 포함할 수 있다. 제1 연장 센싱부(225a)는 제1 센싱 배선(225ca, 225cb, 225a, 225b)의 제1 방향(DR1) 타측의 센싱 배선들과 물리적으로 연결되고, 제2 연장 센싱부(225b)는 제1 센싱 배선(225ca, 225cb, 225a, 225b)의 제1 방향(DR1) 일측의 센싱 배선들(제2 센싱 배선(225cc, 225cd, 225c, 225d)과 물리적으로 연결될 수 있다. 제1 확장 센싱부(225ca), 및 제2 확장 센싱부(225cb)는 각각 제1 연장 센싱부(225a), 및 제2 연장 센싱부(225b)와 물리적으로 연결될 수 있다. 평면상 제1 확장 센싱부(225ca), 제2 확장 센싱부(225cb)는 제1 방향(DR1)을 따라 상호 이격되어 배치될 수 있다. 제1 확장 센싱부(225ca), 및 제2 확장 센싱부(225cb)의 제2 방향(DR2) 폭은 제1 연장 센싱부(225a), 및 제2 연장 센싱부(225b)의 제2 방향(DR2) 폭보다 클 수 있다. 이로 인해, 연결 전극(243a)과의 접촉 면적을 늘려, 콘택을 보다 용이하게 할 수 있다
평면상 제1 확장 센싱부(225ca), 제2 확장 센싱부(225cb), 제1 센싱 돌출 전극(221pa)은 제1 방향(DR1)을 따라 정렬될 수 있다.
제1 방향(DR1)을 따라 정렬된 제1 확장 센싱부(225ca), 제2 확장 센싱부(225cb), 제1 센싱 돌출 전극(221pa) 상에는 연결 전극(243a)이 배치될 수 있다. 마찬가지로 제1 방향(DR1)을 따라 정렬된 확장 센싱부(225cc, 225cd, 225ce, 225cf), 및 센싱 돌출 전극(221pb, 221pc) 상에는 연결 전극(243b, 243c)이 배치될 수 있다. 연결 전극(243a, 243b, 243c)은 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc), 및 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)과 다른 층에 위치할 수 있다. 연결 전극(243a, 243b, 243c)은 차폐층(240)과 동일층에 위치할 수 있다.
연장 센싱부(225a~225f)는 차폐층(240)과 평면상 중첩하지 않을 수 있다. 다만, 이에 제한되지 않고 차폐층(240)과 평면상 일부가 중첩할 수도 있다.
연결 전극(243a, 243b, 243c)은 차폐층(240)과 동일한 물질을 포함하고, 동일한 공정에서 형성될 수 있다.
도 7, 도 8, 및 도 9에 도시된 바와 같이 연결 전극(243a, 243b, 243c)은 제3 패시베이션층(230)을 제3 방향(DR3)을 따라 관통하는 콘택홀(CNT2, CNT3)을 통해 각각 확장 센싱부(225ca, 225cb 225cc, 225cd, 225ce, 225cf)와 전기적으로 연결될 수 있다.
나아가, 연결 전극(243a, 243b, 243c)은 도 9에 도시된 바와 같이 제3 패시베이션층(230)을 제3 방향(DR3)을 따라 관통하는 제4 콘택홀(CNT4)을 통해 센싱 돌출 전극(221pa, 221pb, 221pc)과 전기적으로 연결될 수 있다. 제4 콘택홀(CNT4)은 센싱 돌출 전극(221pa, 221pb, 221pc)과 평면상 중첩할 수 있다.
한편, 제4 콘택홀(CNT4)은 도 7에 도시된 바와 같이 각 센싱 돌출 전극(221pa, 221pb, 221pc)에 모두 배치될 필요는 없다. 예를 들어, 제4 콘택홀(CNT4)은 제1 방향(DR1)을 따라 배열된 복수의 센싱 돌출 전극(221pa, 221pb, 221pc) 중 적어도 하나에만 형성되며 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc), 및 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f)이 상호 전기적으로 연결되기 때문에 통전에는 문제가 없을 수 있다. 다만, 제4 콘택홀(CNT4)은 각 행마다 적어도 하나씩은 필요하다.
차폐층(240)은 평면상 제1 방향(DR1)을 따라 연장되면서 행을 따라 배치된 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc), 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f), 및 연결 전극(243a, 243b, 243c)을 완전히 커버할 수 있다. 즉, 차폐층(240)은 행을 따라 배치된 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc) 행과 중첩 배치될 수 있다.
행을 따라 배치된 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 방향(DR2)을 따라 인접한 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)은 이격 공간을 사이에 두고 이격되어 배치될 수 있다.
차폐층(240)은 제2 방향(DR2)을 따라 인접한 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)은 이격 공간에는 비중첩 배치될 수 있다.
차폐층(240)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 방향(DR2)을 따라 인접한 차폐층(240)은 물리적으로 이격될 수 있다.
블랙 매트릭스(270)는 평면상 제1 방향(DR1)을 따라 연장되면서 행을 따라 배치된 차폐층(240), 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc), 센싱 배선(225ca, 225cb, 225cc, 225cd, 225ce, 225cf, 225a, 225b, 225c, 225d, 225e, 225f), 및 연결 전극(243a, 243b, 243c)을 완전히 커버할 수 있다.
블랙 매트릭스(270)는 제2 방향(DR2)을 따라 인접한 센싱 전극(221a, 221b, 221c, 221pa, 221pb, 221pc, 221ca, 221cb, 221cc)은 이격 공간에는 비중첩 배치될 수 있다.
블랙 매트릭스(270)는 제2 방향(DR2)을 따라 배열될 수 있다. 제2 방향(DR2)을 따라 인접한 블랙 매트릭스(270)는 물리적으로 이격될 수 있다.
상술한 바와 같이 터치 구동부(50)로부터 제1 신호(SG1)는 터치 부재의 센싱 전극(221), 및 센싱 전극(221)에 인가되고, 제2 신호(SG2)는 차폐층(240)에 인가될 수 있다. 차폐층(240)은 센싱 전극(221) 및 센싱 배선(225)을 평면상 커버하여 센싱 전극(221) 및 센싱 배선(225)이 상부 기판(200)의 공통 전극(CE), 나아가 하부 기판(100)의 복수의 도전층과 기생 용량을 형성하는 것을 방지할 수 있을뿐만 아니라 터치 부재의 센싱 전극(221) 및 센싱 배선(225)과 동기 동전위 신호가 인가됨으로써 공통 전극(CE), 및 하부 기판(100)의 복수의 도전층과 터치 부재의 센싱 전극(221) 및 센싱 배선(225) 사이에 전위가 형성되는 것을 원천적으로 차단할 수 있다. 이로 인해, 터치 부재의 터치 감도가 상기 기생 용량에 의해 저하되는 것을 미연에 방지할 수 있다.
이하, 일 실시예들에 따른 표시 장치이 제조 방법에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 11은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이고, 도 12 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 11 및 도 12를 참조하면, 기판(210) 상에 센싱 전극(221), 및 센싱 배선(225)을 포함하는 제1 터치 도전층(221, 225)을 형성(S10)한다.
인접한 센싱 전극(221), 및 센싱 배선(225)은 도 7에서 상술한 바와 같이 연결 전극(243a, 243b, 243c)을 통해 전기적으로 연결될 수 있다. 이하 중복 설명은 생략하기로 한다.
센싱 전극(221), 및 센싱 배선(225)은 제2 기판(210)에 직접 형성될 수 있으나, 이에 제한되는 것은 아니다.
센싱 전극(221), 및 센싱 배선(225)은 불투명 도전 물질을 포함할 수 있다. 센싱 전극(221), 및 센싱 배선(225)은 동일한 물질을 포함하고 동일한 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 11, 및 도 13을 참조하면, 제1 터치 도전층(221, 225) 상에 제1 절연층(230)을 형성(S20)한다. 제1 절연층(230)은 도 5에서 상술한 제3 패시베이션층(230)일 수 있다. 제3 패시베이션층(230)의 물질, 및 기능에 대해서는 상술한 바 이하 중복 설명은 생략하기로 한다.
제3 패시베이션층(230)은 센싱 전극(221), 및 센싱 배선(225)을 덮어 보호할 수 있다.
이어서, 도 11과 도 14, 및 도 7 내지 도 10을 참조하면, 제1 절연층(230) 상에 센싱 전극(221)과 센싱 배선(225)과 중첩 배치된 차폐층(240)과 센싱 전극(221)과 센싱 배선(225)과 중첩 배치된 연결 전극(도 7의 '243a~243c' 참조)을 포함하는 제2 터치 도전층을 형성(S30)한다.
차폐층(240), 및 연결 전극(243a~243c)의 기능, 배치, 및 센싱 전극(221)과 센싱 배선(225) 간의 관계에 대해서는 도 7 내지 도 10에서 상술한 바 이하 중복 설명은 생략하기로 한다.
이어서, 도 15를 참조하면, 차폐층(240), 및 연결 전극(243a~243c) 상에 제2 절연층(250)을 형성한다. 제2 절연층(250)은 도 5의 제4 패시베이션층(250)과 실질적으로 동일한 구성인 바 중복 설명은 이하 생략하기로 한다.
이어서, 도 16과 함께 도 5, 및 도 6을 참조하면, 제4 패시베이션층(250) 상에 블랙 매트릭스(270)를 형성한다.
블랙 매트릭스(270)는 하부 기판(100)의 제1 화소 전극(PE1)과 대체로 비중첩 배치되고, 제1 화소 전극(PE1)이 비배치된 영역에서 광이 투과되는 것을 차단할 수 있다. 블랙 매트릭스(270)의 재료는 광을 차단할 수 있는 경우라면 특별히 제한되지 않는다. 블랙 매트릭스(270)는 일 실시예로, 감광성 조성물, 유기물 또는 금속성 물질 등으로 형성될 수 있다. 감광성 조성물은 일 실시예로, 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제 등을 포함할 수 있다. 금속성 물질은 크롬 등을 포함할 수 있다.
이어서, 도 17을 참조하면, 블랙 매트릭스(270), 및 제4 패시베이션층(250) 상에 공통 전극(CE)을 형성한다.
공통 전극(CE)은 제1 화소 전극(PE1)과 달리, 각 화소(P)와 무관하게 면형 형상으로 전면에 걸쳐 형성될 수 있다.
공통 전극(CE)은 블랙 매트릭스(270)에 의한 단차를 반영하도록 컨포말하게 형성될 수 있다.
공통 전극(CE)은 ITO 및 IZO 등의 투명 도전 물질을 포함할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 제1 기판;
130: 반도체층;
160: 유기 절연층;
210: 제2 기판;
300: 액정층;

Claims (20)

  1. 제1 기판, 및
    상기 제1 기판 상에 배치된 적어도 하나의 트랜지스터를 포함하는 하부 기판; 및
    상기 하부 기판과 대향하고,
    제2 기판,
    상기 제2 기판 상에 배치되고 제1 센싱 전극을 포함하는 복수의 센싱 전극, 및 상기 제1 센싱 전극과 연결된 제1 센싱 배선, 및 제2 센싱 배선을 포함하는 복수의 센싱 배선을 포함하는 제1 터치 도전층,
    상기 제1 터치 도전층 상에 배치된 제1 절연층,
    상기 제1 절연층 상에 배치되고, 상기 복수의 센싱 전극 및 상기 복수의 센싱 배선과 중첩 배치된 차폐층과 상기 제1 센싱 전극, 상기 제1 센싱 배선, 및 상기 제2 센싱 배선과 중첩 배치된 연결 전극을 포함하는 제2 터치 도전층을 포함하는 상부 기판을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 하부 기판과 상기 상부 기판 사이에 배치된 액정층을 더 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 연결 전극은 상기 제1 절연층을 관통하는 배선 연결 콘택홀을 통해 상기 제1 센싱 배선, 및 상기 제2 센싱 배선과 각각 전기적으로 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 복수개의 센싱 전극은 제1 방향, 및 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 센싱 배선은 상기 제1 방향 일측으로 연장되고 상기 제2 센싱 배선은 상기 제1 방향의 타측으로 연장되며, 상기 배선 연결 콘택홀은 상기 연결 전극과 상기 제1 센싱 배선을 연결하는 제1 배선 연결 콘택홀, 및 상기 연결 전극과 상기 제2 센싱 배선을 연결하는 제2 배선 연결 콘택홀을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 복수개의 센싱 전극은 상기 제1 센싱 전극의 상기 제1 방향 일측에 배치된 제2 센싱 전극, 및 상기 제1 센싱 전극의 상기 제1 방향 타측에 배치된 제3 센싱 전극을 포함하고, 상기 제1 센싱 전극과 상기 제2 센싱 전극은 상기 제1 센싱 배선을 통해 전기적으로 연결되고, 상기 제1 센싱 전극과 상기 제2 센싱 전극은 상기 제2 센싱 배선을 통해 전기적으로 연결된 표시 장치.
  7. 제6 항에 있어서,
    상기 연결 전극은 상기 제1 절연층을 관통하는 전극 연결 콘택홀을 통해 상기 제1 센싱 전극과 전기적으로 연결되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 센싱 전극은 평면상 상기 제1 센싱 배선과 상기 제2 센싱 배선 사이로 돌출된 센싱 돌출 전극을 더 포함하고, 상기 연결 전극은 상기 센싱 돌출 전극과 상기 전극 연결 콘택홀을 통해 전기적으로 연결된 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 센싱 전극의 상기 제2 방향 일측에 배치된 제4 센싱 전극을 더 포함하고, 상기 제1 센싱 전극은 상기 센싱 돌출 전극으로부터 상기 제2 방향을 따라 연장된 센싱 연결 전극을 더 포함하고, 상기 제1 센싱 전극의 상기 센싱 연결 전극은 상기 제4 센싱 전극과 연결된 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 센싱 배선, 및 상기 제2 센싱 배선은 각각 상기 연결 전극과 중첩 배치된 확장 센싱부, 및 상기 연결 전극과 비중첩 배치된 연장 센싱부를 포함하고, 상기 확장 센싱의 폭은 상기 연장 센싱부의 폭보다 큰 표시 장치.
  11. 제10 항에 있어서,
    상기 차폐층은 상기 제1 방향으로 배열된 센싱 전극 행과 중첩 배치되고, 상기 제2 방향을 따라 이격된 상기 센싱 전극 행들의 이격 공간에는 비중첩 배치된 표시 장치.
  12. 제10 항에 있어서,
    상기 차폐층은 상기 연장 센싱부와 중첩 배치되고, 상기 확장 센싱부와 비중첩 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 상부 기판은 상기 제2 터치 도전층 상에 배치된 제2 절연층, 및 상기 제2 절연층 상에 배치된 블랙 매트릭스를 더 포함하고, 상기 블랙 매트릭스는 상기 제1 방향으로 배열된 센싱 전극 행과 중첩 배치되고, 상기 센싱 전극 행들의 이격 공간에는 비중첩 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 상부 기판은 상기 블랙 매트릭스 상에 배치된 공통 전극을 더 포함하고, 상기 공통 전극은 면형 형상을 갖는 표시 장치.
  15. 제13 항에 있어서,
    상기 하부 기판은 평면상 상기 센싱 전극 행들의 이격 공간에 배치되고 상기 트랜지스터와 연결된 화소 전극을 더 포함하는 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 터치 도전층, 및 상기 제2 터치 도전층은 각각 불투명 도전 물질을 포함하는 표시 장치.
  17. 제1 항에 있어서,
    상기 센싱 전극과 상기 차폐층에 동기 신호가 인가된 표시 장치.
  18. 기판 상에 센싱 전극 및 상기 센싱 전극과 연결된 센싱 배선을 포함하는 제1 터치 도전층을 형성하는 단계;
    상기 제1 터치 도전층 상에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 센싱 전극, 및 상기 센싱 배선과 중첩 배치된 차폐층과 상기 센싱 전극, 및 상기 센싱 배선과 중첩 배치된 연결 전극을 포함하는 제2 터치 도전층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 터치 도전층, 및 상기 제2 터치 도전층은 각각 불투명 도전 물질을 포함하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 센싱 전극과 상기 차폐층에 동기 신호가 인가되는 표시 장치의 제조 방법.

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