KR20210072339A - 전자 부품 - Google Patents

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KR20210072339A
KR20210072339A KR1020190162559A KR20190162559A KR20210072339A KR 20210072339 A KR20210072339 A KR 20210072339A KR 1020190162559 A KR1020190162559 A KR 1020190162559A KR 20190162559 A KR20190162559 A KR 20190162559A KR 20210072339 A KR20210072339 A KR 20210072339A
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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 제1 면 측에 배치되는 인터포저; 를 포함하고, 상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제5 및 제6 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격을 Lm2로, 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격을 Lm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제2 면의 간격을 Wm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제1 면의 간격을 Wm2로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 제1 방향의 길이를 La로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 커패시터 바디의 제1 및 제2 면을 연결하는 제3 방향의 길이를 Wa로 정의하면, 0.95≤{(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}≤4.93인 전자 부품을 제공한다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은 전자 부품에 관한 것이다.
적층형 커패시터는 소형화가 가능하면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 널리 사용되고 있다.
상기 적층형 커패시터(MLCC)는 복수의 유전체층과 상기 유전체층 사이에 다른 극성의 내부 전극이 교대로 배치되는 구조를 가진다.
이때, 상기 유전체층은 강유전체를 재료로 사용하여 압전성을 갖기 때문에, 상기 적층형 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극 사이에 압전 현상이 발생하여 주파수에 따라 커패시터 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 기판 실장시 적층형 커패시터의 외부 전극과 기판을 연결하는 솔더(Solder)를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
상기 진동음은 사람에게 불쾌감을 주는 가청 주파수에 해당될 수 있고, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
국내등록특허 제10-1994747호 국내공개특허 제2014-0088366호
본 발명의 목적은 일정 수준 이상의 내습 신뢰성을 확보하고 어쿠스틱 노이즈를 저감시킬 수 있는 전자 부품을 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및 상기 적층형 커패시터의 제1 면 측에 배치되는 인터포저; 를 포함하고, 상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제5 및 제6 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격을 Lm2로, 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격을 Lm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제2 면의 간격을 Wm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제1 면의 간격을 Wm2로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 제1 방향의 길이를 La로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 커패시터 바디의 제1 및 제2 면을 연결하는 제3 방향의 길이를 Wa로 정의하면, 0.95≤{(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}≤4.93인 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 인터포저는 인터포저 바디 및 상기 인터포저 바디의 제1 방향의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하고, 상기 제1 외부 단자는, 상기 인터포저 바디에 상기 제1 외부 전극과 접속되게 형성되는 제1 접합부, 상기 인터포저 바디에 상기 제1 접합부와 제3 방향으로 마주보게 형성되는 제1 실장부 및 상기 인터포저 바디에 상기 제1 접합부와 상기 제1 실장부를 연결하도록 형성되는 제1 연결부를 포함하고, 상기 제2 외부 단자는, 상기 인터포저 바디에 상기 제2 외부 전극과 접속되게 형성되는 제2 접합부, 상기 인터포저 바디에 상기 제2 접합부와 제3 방향으로 마주보게 형성되는 제2 실장부 및 상기 인터포저 바디에 상기 제2 접합부와 상기 제2 실장부를 연결하도록 형성되는 제2 연결부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접합부 사이에 도전성 접합제가 각각 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 도전성 접합제는 고융점 솔더일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자는 각각 '[' 및 ']'자 형상의 단면을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저의 제1 방향의 길이가 상기 적층형 커패시터의 제1 방향의 길이 보다 작을 수 있고, 상기 인터포저의 제2 방향의 길이가 상기 적층형 커패시터의 제2 방향의 길이 보다 작을 수 있다.
본 발명의 일 실시 예에서, 상기 인터포저 바디는 알루미나로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 표면에 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자의 표면에 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 수직 적층형 타입의 적층형 커패시터와 인터포저를 포함하고, 커패시터 바디의 길이 방향의 마진에 대한 상하 방향의 마진의 비를 한정하여, 적층형 커패시터의 내습 신뢰성을 일정 수준 이상으로 확보하면서 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이다.
도 4는 도 3의 분리사시도이다.
도 5는 도 3의 I-I'선 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 적층형 커패시터와 인터포저의 길이 방향, 폭 방향 및 두께 방향을 각각 나타낸다.
본 실시 예에서, Y방향은 유전체층(111)이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 전자 부품에 적용되는 적층형 커패시터를 부분적으로 절개하여 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극을 각각 나타낸 평면도이다.
먼저 도 1 내지 도 2b를 참조하여, 본 실시 예의 전자 부품에 적용되는 적층형 커패시터(100)의 구조에 대해 설명한다.
본 실시 예의 적층형 커패시터(100)는 커패시터 바디(110)와 커패시터 바디(110)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Y방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Y방향으로 번갈아 배치되는 서로 다른 극성을 가지는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 마진부로서 Y방향으로 커패시터 바디(110)의 양측과 Z방향으로 상기 액티브 영역의 상하에 마련되는 커버 영역을 포함할 수 있다.
상기 커버 영역은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
상기 커버 영역은 단일 유전체층 또는 2개 이상의 유전체층을 상기 액티브 영역의 양측에 Y방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.
유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Y방향으로 적층될 수 있고, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Y방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양단에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 상기 액티브 영역에서 Y방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 커패시터 바디(110)의 X방향의 양단에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 일단과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되고, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 일단과 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 후술하는 인터포저의 제1 외부 단자와 접속될 수 있도록 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도를 향상시키기 위해 제1 접속부(131a)에서 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되고, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 일단과 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 후술하는 인터포저의 제2 외부 단자와 접속될 수 있도록 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도를 향상시키기 위해 제1 접속부(132a)에서 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6)의 일부까지 더 연장될 수 있다.
제1 및 제2 외부 전극(131, 132)은 도금층을 더 포함할 수 있다.
상기 도금층은, 제1 및 제2 외부 전극(131, 132)의 표면에 각각 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층을 각각 커버하는 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 전자 부품의 사시도이고, 도 4는 도 3의 분리사시도이고, 도 5는 도 3의 I-I'선 단면도이다.
도 3 내지 도 5를 참조하면, 본 실시 예에 따른 전자 부품(101)은 적층형 커패시터(100) 및 적층형 커패시터(100)의 제1 면(1) 측에 배치되는 인터포저(200)를 포함한다.
인터포저(200)는 인터포저 바디(210) 및 인터포저 바디(210)의 X방향의 양단에 각각 형성되는 제1 및 제2 외부 단자(220, 230)를 포함한다.
이때, 인터포저(200)는 X방향의 길이가 적층형 커패시터(100)의 X방향의 길이 보다 작을 수 있고, 인터포저(200)의 Y방향의 길이는 적층형 커패시터(100)의 Y방향의 길이 보다 작을 수 있다.
이렇게 인터포저(200)의 X방향 및 Y방향의 길이가 적층형 커패시터(100) 보다 작으면 적층형 커패시터(100)와 인터포저(200) 사이에 단차가 생겨, 이 단차가 기판 실장시 솔더가 채워지는 솔더 포켓으로 작용하여 솔더의 높이를 감소시킬 수 있으므로, 결과적으로 어쿠스틱 노이즈를 감소시키는 효과를 기대할 수 있다.
인터포저 바디(210)는 세라믹 재질로 이루어질 수 있고, 바람직하게는 알루미나(Al2O3)로 이루어질 수 있다.
제1 및 제2 외부 단자(220, 230)는 서로 다른 극성의 전압이 제공되고, 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)와 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 단자(220)는 제1 접합부(221), 제1 실장부(222) 및 제1 연결부(223)를 포함한다.
제1 접합부(221)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 일면을 통해 노출되고 제1 외부 전극(131)의 제1 밴드부(131b)와 접속되는 부분이다.
제1 실장부(222)는 인터포저 바디(210)의 하면에 제1 접합부(221)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제1 연결부(223)는 인터포저 바디(210)의 X방향의 일 단면에 형성되고 제1 접합부(221)의 단부와 제1 실장부(222)의 단부를 연결하는 역할을 한다.
이에 제1 외부 단자(220)는 [자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
제1 접합부(221)와 제1 밴드부(131b) 사이에는 제1 도전성 접합제(310)가 배치되어, 제1 접합부(221)와 제1 밴드부(131b)를 서로 기계적 및 전기적으로 접합할 수 있다.
제1 도전성 접합제(310)는 고융점 솔더 등으로 이루어질 수 있다.
상기 고융점 솔더는 예를 들어 안티몬(Sb), 카드뮴(Cd), 납(Pb), 아연(Zn), 알루미늄(Al) 및 구리(Cu) 중 적어도 하나 이상이 포함될 수 있다.
제2 외부 단자(230)는 제2 접합부(231), 제2 실장부(232) 및 제2 연결부(233)를 포함한다.
제2 접합부(231)는 인터포저 바디(210)의 상면에 형성되는 부분으로, 일단이 인터포저 바디(210)의 X방향의 타면을 통해 노출되고 제2 외부 전극(132)의 제2 밴드부(132b)와 접속되는 부분이다.
제2 실장부(232)는 인터포저 바디(210)의 하면에 제2 접합부(231)와 Z방향으로 마주보게 형성되는 부분으로, 기판 실장시 단자의 역할을 할 수 있다.
제2 연결부(233)는 인터포저 바디(210)의 X방향의 타 단면에 형성되고 제2 접합부(231)의 단부와 제2 실장부(232)의 단부를 연결하는 역할을 한다.
이에 제2 외부 단자(230)는 ]자 형상의 X-Z 단면을 갖도록 형성될 수 있다.
제2 접합부(231)와 제2 밴드부(132b) 사이에는 제2 도전성 접합제(320)가 배치되어, 제2 접합부(231)와 제2 실장부(232)를 서로 기계적 및 전기적으로 접합할 수 있다.
제2 도전성 접합제(320)는 고융점 솔더 등으로 이루어질 수 있다.
제1 및 제2 외부 단자(220, 230)의 표면에는 필요시 도금층이 더 형성될 수 있다.
상기 도금층은, 내측의 니켈(Ni) 도금층과, 상기 니켈 도금층을 커버하는 주석(Sn) 도금층을 포함할 수 있다.
전자 부품(101)이 기판에 실장된 상태에서 전자 부품(101)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 Z방향으로 팽창과 수축을 하게 된다.
이에 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 되고, 이러한 수축과 팽창은 진동을 발생시키게 된다.
상기 진동은 제 1 및 제2 외부 전극(131, 132)과 제1 및 제2 외부 단자(220, 230)를 통해 기판에 전달되고, 이에 기판으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 예의 인터포저(200)는 적층형 커패시터(100)의 실장 방향을 향하는 제1 면(1) 측에 부착되어 적층형 커패시터(100)의 진동을 흡수하고 이러한 진동이 기판으로 전달되는 것을 막아주는 역할을 하여 어쿠스틱 노이즈를 감소시킬 수 있다.
특히, 본 실시 예의 적층형 커패시터(100)는 내부 전극이 인터포저(200)의 실장 면에 대해 수직이 되도록 적층된 상태로 인터포저(200)에 접합되므로, 인터포저(200)가 적층형 커패시터(100)로부터 기판으로 전달되는 진동을 차단시키는 효과를 증가시켜 어쿠스틱 노이즈의 감소 효과를 향상시킬 수 있다.
적층형 커패시터(100)의 압전 진동은 Z방향 변위와 Y방향 및 X방향 변위의 위상이 서로 반대이고, 포아송 비(Poisson's Ratio)에 의해 X방향 변형율과 Z방향 변형율의 비율은 일정하다.
따라서, Z방향 변위와 Y방향 및 X방향 변위의 비율이 일정하게 되므로, 적층형 커패시터(100)의 내부 구조 및 외부 사이즈의 변경을 통해 Y방향 변위와 X방향 변위를 일정 범위에서 조절할 수 있다.
본 실시 예에서와 같이, 적층형 커패시터(100)의 제1 면(1) 측에 인터포저(200)가 배치되고, 내부 전극이 인터포저(200)와 수직으로 배치되는 전자 부품(101)의 경우, 적층형 커패시터(100)의 Z방향 진폭과 X방향 진폭은 고정된 면이 없으므로 기판으로의 진동 전달에 기여도가 낮다.
반면에, 적층형 커패시터(100)의 Y방향 진폭은 인터포저(200)에 직접적으로 진동을 전달하므로 기판으로의 진동 전달에 대한 기여도가 상대적으로 가장 크다.
따라서, 적층형 커패시터(100)의 내부 구조 및 외부 사이즈 변경을 통해 Y방향 변위를 줄이고 X방향 변위를 늘리면 동일 특성의 적층형 커패시터(100)인 경우 어쿠스틱 노이즈 저감에 최적화된 전자 부품을 제조할 수 있다
본 실시 예에서는, 전자 부품(101)의 소형화를 위해 적층형 커패시터(100)의 Z방향의 길이를 줄이고 어쿠스틱 노이즈의 저감에 최적화된 사이즈로 적층형 커패시터(100)를 설계한다.
이를 위해, 제1 내부 전극(121)과 커패시터 바디(110)의 제4 면(4)의 간격을 Lm2로, 제2 내부 전극(122)과 커패시터 바디(110)의 제3 면(3)의 간격을 Lm1으로, 제1 또는 제2 내부 전극(121, 122)과 커패시터 바디(110)의 제2 면(2)의 간격을 Wm1으로, 제1 또는 제2 내부 전극(121, 122)과 커패시터 바디(110)의 제1 면(1)의 간격을 Wm2로, 제1 및 제2 내부 전극(121, 122)이 오버랩 되는 부분의 X방향의 길이를 La로, 제1 및 제2 내부 전극(121, 122)이 오버랩 되는 부분의 커패시터 바디(110)의 제1 및 제2 면(1, 2)을 연결하는 Z방향의 길이를 Wa로 정의하면, 0.95≤{(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}≤4.93이 만족되도록 한다
적층형 커패시터(110)의 Y방향 변위를 줄이는 방법은 Wm1 또는 Wm2를 증가시켜 압전 진동을 일으키는 액티브 영역 대비 압전 진동 발생이 없는 주변 마진부를 증가시켜 진동을 억제시키는 것이다.
이때, Y방향으로 억제된 변위는 동일 위상인 X방향 변위로 전환될 수 있으며, 이 전환을 용이하게 하기 위해 Lm1 또는 Lm2를 감소시키는 것이다.
즉, (Lm1+Lm2)/La에 대한 (Wm1+Wm2)/Wa의 비(R)가 클수록 Y방향 변위는 억제되어 전자 제품(101) 전체의 어쿠스틱 노이즈 저감 효과가 향상될 수 있지만, 상기 R의 값이 일정 수치를 벗어나면 적층형 커패시터(100)의 내습 신뢰성에 문제가 발생할 수 있다.
상기 수치한정 0.95≤{(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}≤4.93를 만족하면 일정 수준 이상의 내습 신뢰성을 확보하면서 어쿠스틱 노이즈를 저감시킬 수 있다.
실험 예
2.0x1.2㎜ 사이즈, 22uF, 25V급의 적층형 커패시터를 아래 표 1과 같이 다양한 설계로 제작하고, 1.7x1.2x0.52㎜ 사이즈의 세라믹 인터포저를 고융점 솔더로 접합하여 전자 부품을 제작하였다.
그리고, 제작된 전자 부품의 어쿠스틱 노이즈를 측정하고 내습 평가를 실시하였다.
상기 내습 평가는 85℃, 85%RH 조건에서 25V를 24시간 인가한 후 IR이 1오더(101)Ω 이상 감소한 경우를 NG로 판정하였다.
아래 표 1은 R값에 따른 어쿠스틱 노이즈와 내습 평가 결과를 나타낸 것이다. 여기서, R은 {(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}를 의미한다.
# 액티
브영
역면
적
(㎟)		 L
(㎜)		 Lm
(㎜)		 La
(㎜)		 (Lm1+Lm2)
/La		 W
(㎜)		 Wm
(㎜)		 Wa (Wm1+Wm2)
/Wa		 R 어쿠
스틱
노이
즈
(dB)		 내습
불량
평가
(EA)
1 1.55 2.0 0.240 1.520 0.316 1.2 0.090 1.020 0.176 0.56 37.4 23/40
2 1.55 2.0 0.220 1.560 0.282 1.2 0.103 0.994 0.207 0.73 36.8 5/40
3 1.55 2.0 0.200 1.600 0.250 1.2 0.115 0.970 0.237 0.95 36.2 0/40
4 1.55 2.0 0.180 1.640 0.220 1.2 0.127 0.946 0.268 1.22 34.9 0/40
5 1.55 2.0 0.160 1.680 0.190 1.2 0.140 0.920 0.304 1.60 34.0 0/40
6 1.55 2.0 0.140 1.720 0.163 1.2 0.150 0.900 0.333 2.05 32.6 0/40
7 1.55 2.0 0.120 1.760 0.136 1.2 0.160 0.880 0.364 2.67 31.8 0/40
8 1.55 2.0 0.100 1.800 0.111 1.2 0.170 0.860 0.395 3.56 30.1 0/40
9 1.55 2.0 0.080 1.840 0.087 1.2 0.180 0.840 0.429 4.93 29.5 0/40
10 1.55 2.0 0.060 1.880 0.064 1.2 0.187 0.826 0.453 7.09 28.2 14/40
11 1.55 2.0 0.040 1.920 0.042 1.2 0.197 0.806 0.489 11.73 27.7 40/40
표 1을 참조하면, R 값의 증가에 따라 어쿠스틱 노이즈가 감소하는 것을 확인할 수 있다.
또한, R이 0.95 미만인 샘플 1과 샘플 2의 경우, 내습 불량 평가에서 불량이 발생하는 것을 확인할 수 있다.
또한, R이 4.93을 초과하는 샘플 10과 샘플 11의 경우, 어쿠스틱 노이즈는 30dB 미만으로 가장 작은 값을 나타났지만 내습 불량 평가에서 불량이 발생하는 것을 확인할 수 있다.
따라서, 전자 부품이 어쿠스틱 노이즈를 40dB 미만으로 줄이면서 내습 신뢰성을 일정 수준으로 확보하기 위해서는 {(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}의 적정 범위가 0.95 내지 4.93을 만족해야 하는 것을 알 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것은 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
101: 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
200: 인터포저
210: 인터포저 바디
220, 230: 제1 및 제2 외부 단자
221, 231: 제1 및 제2 접합부
222, 232: 제1 및 제2 실장부
223, 233: 제1 및 제2 연결부
310, 320: 제1 및 제2 도전성 접합제

Claims (10)

  1. 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 커패시터 바디와, 커패시터 바디의 제3 및 제4 면을 연결하는 제1 방향으로 상기 커패시터 바디의 양단에 각각 형성되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터; 및
    상기 적층형 커패시터의 제1 면 측에 배치되는 인터포저; 를 포함하고,
    상기 커패시터 바디는 복수의 유전체층 및 상기 유전체층을 사이에 두고 커패시터 바디의 제5 및 제6 면을 연결하는 제2 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고,
    상기 제1 및 제2 내부 전극이 상기 커패시터 바디의 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 내부 전극과 상기 커패시터 바디의 제4 면의 간격을 Lm2로, 상기 제2 내부 전극과 상기 커패시터 바디의 제3 면의 간격을 Lm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제2 면의 간격을 Wm1으로, 상기 제1 또는 제2 내부 전극과 상기 커패시터 바디의 제1 면의 간격을 Wm2로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 제1 방향의 길이를 La로, 상기 제1 및 제2 내부 전극이 오버랩 되는 부분의 커패시터 바디의 제1 및 제2 면을 연결하는 제3 방향의 길이를 Wa로 정의하면,
    0.95≤{(Wm1+Wm2)/Wa}/{(Lm1+Lm2)/La}≤4.93인 전자 부품.
  2. 제1항에 있어서,
    상기 인터포저는 인터포저 바디 및 상기 인터포저 바디의 제1 방향의 양단에 각각 형성되는 제1 및 제2 외부 단자를 포함하고,
    상기 제1 외부 단자는, 상기 인터포저 바디에 상기 제1 외부 전극과 접속되게 형성되는 제1 접합부, 상기 인터포저 바디에 상기 제1 접합부와 제3 방향으로 마주보게 형성되는 제1 실장부 및 상기 인터포저 바디에 상기 제1 접합부와 상기 제1 실장부를 연결하도록 형성되는 제1 연결부를 포함하고,
    상기 제2 외부 단자는, 상기 인터포저 바디에 상기 제2 외부 전극과 접속되게 형성되는 제2 접합부, 상기 인터포저 바디에 상기 제2 접합부와 제3 방향으로 마주보게 형성되는 제2 실장부 및 상기 인터포저 바디에 상기 제2 접합부와 상기 제2 실장부를 연결하도록 형성되는 제2 연결부를 포함하는 전자 부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 외부 전극과 상기 제1 및 제2 접합부 사이에 도전성 접합제가 각각 배치되는 전자 부품.
  4. 제3항에 있어서,
    상기 도전성 접합제가 고융점 솔더인 전자 부품.
  5. 제2항에 있어서,
    상기 제1 및 제2 외부 단자가 각각 '[' 및 ']'자 형상의 단면을 가지는 전자 부품.
  6. 제1항에 있어서,
    상기 인터포저의 제1 방향의 길이가 상기 적층형 커패시터의 제1 방향의 길이 보다 작고,
    상기 인터포저의 제2 방향의 길이가 상기 적층형 커패시터의 제2 방향의 길이 보다 작은 전자 부품.
  7. 제2항에 있어서,
    상기 인터포저 바디가 알루미나로 이루어지는 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 전자 부품.
  9. 제1항에 있어서,
    상기 제1 및 제2 외부 전극의 표면에 형성되는 도금층을 더 포함하는 전자 부품.
  10. 제2항에 있어서,
    상기 제1 및 제2 외부 단자의 표면에 형성되는 도금층을 더 포함하는 전자 부품.
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