KR20210070012A - Printed circuit board and mehod of manufacturing thereof - Google Patents
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Abstract
Description
실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The embodiment relates to a printed circuit board and a method for manufacturing the same.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.As the miniaturization, weight reduction, and integration of electronic components accelerate, the line width of circuits is becoming smaller. In particular, as the design rules of semiconductor chips are integrated in the nanometer scale, the circuit line width of a package board or a printed circuit board on which a semiconductor chip is mounted is reduced to several micrometers or less.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.In order to increase the degree of circuit integration of the printed circuit board, that is, in order to miniaturize the line width of the circuit, various methods have been proposed. In order to prevent loss of circuit line width in the etching step to form a pattern after copper plating, a semi-additive process (SAP) method and a modified semi-additive process (MSAP) have been proposed.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.Thereafter, an Embedded Trace Substrate (hereinafter referred to as 'ETS') method in which a copper foil is buried in an insulating layer to implement a finer circuit pattern is used in the art. The ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다. Meanwhile, recent efforts are being made to develop an improved 5 th generation (5G) communication system or a pre-5G communication system in order to meet the demand for wireless data traffic. Here, the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.And, in order to alleviate the path loss of radio waves in the ultra-high frequency band and increase the propagation distance of radio waves, in the 5G communication system, beamforming, massive MIMO, and aggregation of array antennas, etc. technologies are being developed. Considering that these frequency bands can consist of hundreds of active antennas of wavelengths, the antenna system is relatively large.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다. Since these antennas and AP modules are patterned or mounted on a printed circuit board, low loss of the printed circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 인쇄회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.And, the printed circuit board applied to the 5G communication system as described above is manufactured in the trend of light, thin and compact, and accordingly, the circuit pattern is gradually becoming finer.
그러나, 종래 기술의 인쇄회로기판은 비아와 연결되는 패드로 인해 디자인 자유도가 현저히 떨어지고 있으며, 이는 5G NR시대에 RF 성능도 저하되는 문제점을 가진다.However, the printed circuit board of the prior art has significantly reduced design freedom due to the pad connected to the via, which has a problem in that the RF performance is also reduced in the 5G NR era.
따라서, 5G 시대에 맞게 반도체 패키지 기술의 소형화, 박판화를 위한 새로운 기술이 요구되는 실정이다.Therefore, in accordance with the 5G era, a new technology for miniaturization and thinning of semiconductor package technology is required.
실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In the embodiment, a printed circuit board having a new structure and a method for manufacturing the same are provided.
또한, 실시 예에서는 비아의 폭과, 상기 비아와 직접 연결되는 패드의 폭이 서로 동일한 비아부를 포함한 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a printed circuit board including a via part having the same width of a via and a pad directly connected to the via, and a method of manufacturing the same.
또한, 실시 예에서는 비아의 폭이 상기 비아와 직접 연결되는 패드의 폭보다 큰 비아부를 포함한 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a printed circuit board including a via portion having a width of a via greater than a width of a pad directly connected to the via, and a method of manufacturing the same.
또한, 실시 예에서는 다층 적층 구조에서, 상호 직접 연결되는 복수의 비아부들이 하나의 수직선상에서 정렬된 구조를 가지는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a printed circuit board having a structure in which a plurality of via parts directly connected to each other are aligned on one vertical line in a multilayer stack structure, and a method of manufacturing the same.
또한, 실시 예에서는 다층 적층 구조에서, 상호 직접 연결되는 복수의 비아부들이 하나의 수직선 상에서 정렬되지 않고 어긋난 지그재그 구조를 가지는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a printed circuit board having a zigzag structure in which a plurality of via portions directly connected to each other are not aligned on one vertical line and are shifted in a multilayer stack structure, and a method of manufacturing the same.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the proposed embodiment are not limited to the technical problems mentioned above, and other technical problems not mentioned are clear to those of ordinary skill in the art to which the proposed embodiment belongs from the description below. will be able to be understood
실시 예에 따른 인쇄회로기판은 제1 절연층; 상기 제1 절연층 위에 배치된 제2 절연층; 상기 제1 절연층 내에 배치된 제1 비아부; 및 상기 제2 절연층 내에 배치된 제2 비아부;를 포함하고, 상기 제1 비아부는, 상기 제1 절연층을 관통하며 배치되는 제1 비아 파트와, 상기 제1 절연층의 상면에 배치되고, 상기 제1 비아 파트의 상면과 연결되는 제1-1 패드와, 상기 제1 절연층의 하면에 배치되고, 상기 제1 비아 파트의 하면과 연결되는 제1-2 패드를 포함하고, 상기 제2 비아부는, 상기 제2 절연층을 관통하며 배치되고, 하면이 상기 제1-1 패드의 상면과 연결되는 제2 비아 파트와, 상기 제2 절연층의 상면에 배치되고, 상기 제2 비아 파트의 상면과 연결되는 제2 패드를 포함하고, 상기 제1-1 패드는, 상기 제1 비아 파트의 상면의 폭보다 작거나 같고, 상기 제2 패드는, 상기 제2 비아 파트의 상면의 폭보다 작거나 같다.A printed circuit board according to an embodiment includes a first insulating layer; a second insulating layer disposed over the first insulating layer; a first via portion disposed in the first insulating layer; and a second via part disposed in the second insulating layer, wherein the first via part includes a first via part passing through the first insulating layer and disposed on an upper surface of the first insulating layer, , a 1-1 pad connected to an upper surface of the first via part, and a 1-2 th pad disposed on a lower surface of the first insulating layer and connected to a lower surface of the first via part; The second via part may include a second via part passing through the second insulating layer and having a lower surface connected to the upper surface of the 1-1 pad, and a second via part disposed on the upper surface of the second insulating layer, and the second via part a second pad connected to an upper surface of the , wherein the 1-1 pad is smaller than or equal to a width of an upper surface of the first via part, and the second pad is smaller than a width of an upper surface of the second via part less than or equal
또한, 상기 제1 비아 파트 및 상기 제2 비아 파트 각각은, 제1 폭을 가지는 상면과, 상기 제1 폭보다 작은 제2 폭을 가지는 하면을 포함한다.In addition, each of the first via part and the second via part includes an upper surface having a first width and a lower surface having a second width smaller than the first width.
또한, 상기 제1-1 패드 및 상기 제2 패드 각각은, 상기 제1 폭 또는 상기 제2 폭보다 작은 제3 폭을 가진다.In addition, each of the 1-1 pad and the second pad has a third width smaller than the first width or the second width.
또한, 상기 제1 비아 파트의 상면은, 상기 제2 절연층의 하면과 접촉하는 제1 영역과, 상기 제2 패드의 하면과 접촉하는 제2 영역을 포함한다.In addition, an upper surface of the first via part includes a first region in contact with a lower surface of the second insulating layer and a second region in contact with a lower surface of the second pad.
또한, 상기 제1 비아 파트의 상면은, 상기 제2 비아 파트의 상면과 접촉하는 제3 영역을 포함한다.In addition, the upper surface of the first via part includes a third region in contact with the upper surface of the second via part.
또한, 상기 인쇄회로기판은 상기 제1 절연층 아래에 배치된 제3 절연층; 및 상기 제3 절연층 내에 배치된 제3 비아부를 포함하고, 상기 제3 비아부는, 상기 제3 절연층의 하면에 배치된 제3 패드와, 상기 제3 절연층 내에 배치되고, 하면이 상기 제3 패드의 상면과 연결되고, 상면이 상기 제1-2 패드와 연결되는 제3 비아 파트를 포함한다.In addition, the printed circuit board may include a third insulating layer disposed under the first insulating layer; and a third via part disposed in the third insulating layer, wherein the third via part includes a third pad disposed on a lower surface of the third insulating layer, and disposed in the third insulating layer, wherein a lower surface of the third via part is disposed in the third insulating layer. and a third via part connected to an upper surface of the third pad and having an upper surface connected to the first-second pad.
또한, 상기 제1-2 패드는, 상기 제2 폭 또는 상기 제2 폭보다 작은 제3 폭을 가진다.In addition, the first and second pads may have the second width or a third width smaller than the second width.
또한, 상기 제1 비아 파트의 하면은, 상기 제3 절연층의 상면과 접촉하는 제1 영역과, 상기 제3 패드의 상면과 접촉하는 제2 영역과, 상기 제3 비아 파트의 상면과 접촉하는 제3 영역을 포함한다.In addition, a lower surface of the first via part may have a first region in contact with an upper surface of the third insulating layer, a second region in contact with an upper surface of the third pad, and an upper surface of the third via part. and a third area.
또한, 상기 제2 절연층 및 상기 제3 절연층은 광 경화성 수지(PID:Photoimageable dielectics)를 포함한다.In addition, the second insulating layer and the third insulating layer include photoimageable dielectics (PID).
또한, 상기 제1 절연층은 열 경화성 수지를 포함한다.In addition, the first insulating layer includes a thermosetting resin.
또한, 상기 제1-1 패드, 상기 제1-2 패드, 상기 제1 비아 파트, 상기 제2 비아 파트, 상기 제2 패드, 상기 제3 비아 파트 및 상기 제3 패드의 각각의 중심은 하나의 동일한 수직선 상에서 정렬된다.In addition, the center of each of the 1-1 pad, the 1-2 pad, the first via part, the second via part, the second pad, the third via part, and the third pad is one aligned on the same vertical line.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 제1 절연층을 준비하는 단계; 상기 제1 절연층에 제1 비아 홀을 형성하는 단계; 상기 제1 절연층에 상기 제1 비아 홀을 채우는 제1 비아부를 형성하는 단계; 상기 제1 절연층의 상면 위에 제2 절연층을 형성하고, 상기 제1 절연층의 하면 아래에 제3 절연층을 형성하는 단계; 상기 제2 절연층에 제2 비아 홀을 형성하고, 상기 제3 절연층에 제3 비아 홀을 형성하는 단계; 상기 제2 절연층에 상기 제2 비아 홀을 채우는 제2 비아부를 형성하고, 상기 제3 절연층에 상기 제3 비아 홀을 채우는 제3 비아부를 형성하는 단계를 포함하고, 상기 제1 비아부는, 상기 제1 절연층을 관통하며 배치되는 제1 비아 파트와, 상기 제1 절연층의 상면에 배치되고, 상기 제1 비아 파트의 상면과 연결되는 제1-1 패드와, 상기 제1 절연층의 하면에 배치되고, 상기 제1 비아 파트의 하면과 연결되는 제1-2 패드를 포함하고, 상기 제2 비아부는, 상기 제2 절연층을 관통하며 배치되고, 하면이 상기 제1-1 패드의 상면과 연결되는 제2 비아 파트와, 상기 제2 절연층의 상면에 배치되고, 상기 제2 비아 파트의 상면과 연결되는 제2 패드를 포함하고, 상기 제3 비아부는, 상기 제3 절연층의 하면에 배치된 제3 패드와, 상기 제3 절연층 내에 배치되고, 하면이 상기 제3 패드의 상면과 연결되고, 상면이 상기 제1-2 패드와 연결되는 제3 비아 파트를 포함하며, 상기 제1-1 패드는, 상기 제1 비아 파트의 상면의 폭보다 작거나 같고, 상기 제2 패드는, 상기 제2 비아 파트의 상면의 폭보다 작거나 같으며, 상기 제3 패드는, 상기 제3 비아 파트의 하면의 폭보다 작거나 같다.On the other hand, the manufacturing method of the printed circuit board according to the embodiment comprises the steps of preparing a first insulating layer; forming a first via hole in the first insulating layer; forming a first via portion filling the first via hole in the first insulating layer; forming a second insulating layer on the upper surface of the first insulating layer and forming a third insulating layer below the lower surface of the first insulating layer; forming a second via hole in the second insulating layer and forming a third via hole in the third insulating layer; forming a second via part filling the second via hole in the second insulating layer and forming a third via part filling the third via hole in the third insulating layer, the first via part; a first via part passing through the first insulating layer, a 1-1 pad disposed on an upper surface of the first insulating layer and connected to the upper surface of the first via part; a pad 1-2 disposed on a lower surface and connected to a lower surface of the first via part, the second via part passing through the second insulating layer, and a lower surface of the pad 1-1 a second via part connected to an upper surface, and a second pad disposed on the upper surface of the second insulating layer and connected to the upper surface of the second via part, wherein the third via part comprises: a third pad disposed on a lower surface, a third via part disposed in the third insulating layer, a lower surface connected to an upper surface of the third pad, and a third via part having an upper surface connected to the first-2 pads; The 1-1 pad may be smaller than or equal to a width of an upper surface of the first via part, the second pad may be smaller than or equal to a width of an upper surface of the second via part, and the third pad may include: 3 It is less than or equal to the width of the lower surface of the via part.
또한, 상기 제1 비아 파트 및 상기 제2 비아 파트 각각은, 제1 폭을 가지는 상면과, 상기 제1 폭보다 작은 제2 폭을 가지는 하면을 포함하고, 상기 제3 비아 파트는, 상기 제2 폭을 가지는 상면과, 상기 제1 폭을 가지는 하면을 포함한다.In addition, each of the first via part and the second via part includes an upper surface having a first width and a lower surface having a second width smaller than the first width, and the third via part includes: It includes an upper surface having a width and a lower surface having the first width.
또한, 상기 제1-1 패드 및 상기 제2 패드 각각은, 상기 제1 폭 또는 상기 제2 폭보다 작은 제3 폭을 가지고, 상기 제1-2 패드는, 상기 제2 폭 또는 상기 제2 폭보다 작은 제3 폭을 가진다.In addition, each of the 1-1 pad and the second pad has the first width or a third width smaller than the second width, and the 1-2 pad has the second width or the second width. has a smaller third width.
또한, 상기 제1 비아 파트의 상면은, 상기 제2 절연층의 하면과 접촉하는 제1 영역과, 상기 제2 패드의 하면과 접촉하는 제2 영역과, 상기 제2 비아 파트의 상면과 접촉하는 제3 영역을 포함한다.In addition, an upper surface of the first via part has a first region in contact with a lower surface of the second insulating layer, a second region in contact with a lower surface of the second pad, and an upper surface of the second via part. and a third area.
또한, 상기 제1 비아 파트의 하면은, 상기 제3 절연층의 상면과 접촉하는 제1 영역과, 상기 제3 패드의 상면과 접촉하는 제2 영역과, 상기 제3 비아 파트의 상면과 접촉하는 제3 영역을 포함한다.In addition, a lower surface of the first via part may have a first region in contact with an upper surface of the third insulating layer, a second region in contact with an upper surface of the third pad, and an upper surface of the third via part. and a third area.
또한, 상기 제2 절연층 및 상기 제3 절연층은 광 경화성 수지(PID:Photoimageable dielectics)를 포함하고, 상기 제1 절연층은 열 경화성 수지를 포함한다.In addition, the second insulating layer and the third insulating layer include a photoimageable dielectics (PID), and the first insulating layer includes a thermosetting resin.
또한, 상기 제1-1 패드, 상기 제1-2 패드, 상기 제1 비아 파트, 상기 제2 비아 파트, 상기 제2 패드, 상기 제3 비아 파트 및 상기 제3 패드의 각각의 중심은 하나의 동일한 수직선 상에서 정렬된다.In addition, the center of each of the 1-1 pad, the 1-2 pad, the first via part, the second via part, the second pad, the third via part, and the third pad is one aligned on the same vertical line.
실시 예에 의하면, 다층 구조를 가지는 인쇄회로기판에서, 상호 연결된 각각의 비아부는 절연층을 관통하는 비아 파트와 상기 비아 파트의 일면 상에 배치된 패드를 포함한다. 이때, 실시 예에서의 인쇄회로기판은 상기 패드의 폭이 상기 비아 파트의 상기 일면의 폭보다 크지 않도록 한다. 다시 말해서, 상기 인쇄회로기판에 포함된 각각의 비아부는 패드의 폭이 비아 파트의 일면의 폭과 동일하거나 작을 수 있다. According to an embodiment, in a printed circuit board having a multilayer structure, each via portion interconnected includes a via part penetrating an insulating layer and a pad disposed on one surface of the via part. In this case, in the printed circuit board according to the embodiment, the width of the pad is not greater than the width of the one surface of the via part. In other words, the width of each via part included in the printed circuit board may be equal to or smaller than the width of one surface of the via part.
이에 따르면, 실시 예에서의 인쇄회로기판은 복수의 비아부 사이의 이격 거리를 증가시킬 수 있으며, 이에 따른 회로 패턴의 파인 패턴 구현에 용이하여 회로 밀집도를 높일 수 있다. According to this, the printed circuit board according to the embodiment may increase the separation distance between the plurality of via portions, and thus, it is easy to implement a fine pattern of the circuit pattern, thereby increasing the circuit density.
또한, 실시 예에서는 비아부의 디자인 변경에 따라 전체적인 인쇄회로기판의 디자인 자유도를 향상시킬 수 있으며, 이에 따른 파인 패턴 구현 및 기판 신뢰성을 확보할 수 있다.In addition, in the embodiment, the design freedom of the printed circuit board as a whole can be improved according to the design change of the via part, and thus fine pattern implementation and board reliability can be secured.
또한, 실시 예에서는 수직 방향 내에서 상호 직접 연결되는 비아부의 중심이 동일 수직 선상에서 정렬되도록 배치할 수 있으며, 이와 다르게 서로 어긋나도록 지그재그로 배치할 수 있다. 여기에서, 상기 정렬되거나 지그재그로 배치되는 부분은 각 비아부의 비아파트일 수 있고, 이와 다르게 각 비아부의 패드일 수 있으며, 이와 다르게 각 비아부의 비아파트 및 패드를 모두 포함할 수 있다. 이에 따르면, 비아부를 포함하는 인쇄회로기판에서 요구되는 회로 패턴의 디자인에 따라 비아부의 형상이나 위치를 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬수 있다.In addition, in the embodiment, the centers of the via portions directly connected to each other in the vertical direction may be arranged to be aligned on the same vertical line, or alternatively, may be arranged in a zigzag manner to be shifted from each other. Here, the aligned or zigzag-arranged portions may be non-apartments of respective vias, and may alternatively be pads of each via, and otherwise include both non-apartments and pads of each via. Accordingly, the shape or position of the via part can be freely changed according to the design of the circuit pattern required in the printed circuit board including the via part, and thus the degree of design freedom can be improved.
도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2는 제1 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 3은 비교 예 및 제1 실시 예의 인쇄회로기판에서, 복수의 비아부 사이의 이격 거리를 비교한 도면이다.
도 4 내지 도 10은 도 2에 도시된 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 11은 제2 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 12는 제3 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 13은 제4 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 14은 제5 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 15는 제6 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 16은 제7 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.1 is a view showing a printed circuit board according to a comparative example.
2 is a view showing a printed circuit board according to the first embodiment.
3 is a view comparing the separation distances between a plurality of via parts in the printed circuit boards of the comparative example and the first embodiment.
4 to 10 are views showing the manufacturing method of the printed circuit board according to the first embodiment shown in FIG. 2 in order of process.
11 is a view showing a printed circuit board according to a second embodiment.
12 is a view showing a printed circuit board according to a third embodiment.
13 is a view showing a printed circuit board according to a fourth embodiment.
14 is a view showing a printed circuit board according to a fifth embodiment.
15 is a view showing a printed circuit board according to a sixth embodiment.
16 is a view showing a printed circuit board according to a seventh embodiment.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, the embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted. The suffixes "module" and "part" for the components used in the following description are given or mixed in consideration of only the ease of writing the specification, and do not have a meaning or role distinct from each other by themselves. In addition, in describing the embodiments disclosed in the present specification, if it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed in the present specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed herein is not limited by the accompanying drawings, and all changes included in the spirit and scope of the present invention , should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including an ordinal number, such as first, second, etc., may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being “connected” or “connected” to another component, it is understood that the other component may be directly connected or connected to the other component, but other components may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that no other element is present in the middle.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The singular expression includes the plural expression unless the context clearly dictates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, terms such as "comprises" or "have" are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이다. 도 1의 (a)는 ETS 공법에 의해 제조된 매립형 회로패턴을 포함한 인쇄회로기판을 나타낸 도면이고, 도 1의 (b)는 일반적인 돌출형 회로 패턴을 포함한 인쇄회로기판을 나타낸 도면이다.1 is a view showing a printed circuit board according to a comparative example. Fig. 1 (a) is a view showing a printed circuit board including a buried circuit pattern manufactured by the ETS method, and Fig. 1 (b) is a view showing a printed circuit board including a general protruding circuit pattern.
도 1의 (a)를 참조하면, 비교 예에 따른 인쇄회로기판은 ETS 공법으로 제조된 회로 패턴을 포함한다.Referring to (a) of Figure 1, the printed circuit board according to the comparative example includes a circuit pattern manufactured by the ETS method.
구체적으로, ETS 공법에 의해 제조된 인쇄회로기판은 절연층(11), 회로 패턴(12), 및 비아부(16)를 포함한다. 이때, 도면 상에는 회로 패턴(12)이 절연층(11)의 하부에만 배치되는 것으로 도시하였으나, 실질적으로 회로 패턴은 절연층(11)의 상면 위에 돌출된 구조를 가지고 추가 배치된다.Specifically, the printed circuit board manufactured by the ETS method includes an insulating
회로 패턴(12)은 절연층(11) 내에 매립된다.The
바람직하게, 회로 패턴(12)은 절연층(11)의 하부 영역에 매립된다. 이에 따라, 회로 패턴(12)의 하면은 절연층(11)의 하면과 동일 평면 상에 배치된다.Preferably, the
절연층(11)의 상면에는 상부 회로 패턴(미도시)이 추가 배치되고, 이때 상기 상부 회로 패턴은 상기 절연층(11)의 상면 위로 돌출된 구조를 가진다.An upper circuit pattern (not shown) is additionally disposed on the upper surface of the insulating
절연층(11) 내에는 비아부(16)가 배치된다. A via
이때, 비아부(15)는 상기 절연층(11) 내에 배치되고, 상기 절연층(11)을 관통하는 비아 파트(15)와, 상기 절연층(11)의 하부 영역에 매립된 제1 패드(13) 및 상기 절연층(11)의 상면 위에 배치된 제2 패드(14)를 포함한다.At this time, the via
이때, 상기 제1 패드(14)는 제1 폭(w1)을 가지고, 제2 패드(15)는 제2 폭(w2)을 가진다. 상기 제1 폭(w1)은 상기 제2 폭(w2)과 동일할 수 있고, 이와 다르게 제2 폭(w2)보다 작다.In this case, the
또한, 비아 파트(15)의 하면은 상기 제1 패드(13)의 상면과 접촉하고, 제3 폭(w3)을 가진다. 그리고, 비아 파트(15)의 상면은 제2 패드(14)의 하면과 접촉하고, 제4 폭(w4)을 가진다. 이때, 상기 제3 폭(w3)은 상기 제4 폭(w4)보다 작으며,이에 따라 상기 비아 파트(15)은 상부에서 하부로 갈수록 폭이 점차 감소하는 형상을 가진다.In addition, the lower surface of the via
한편, 상기 비아 파트(15)의 하면의 제3 폭(w3)은 상기 제1 패드(13)의 제1 폭(w1)보다 작다. 또한, 상기 비아 파트(15)의 상면의 제4 폭(w4)은 상기 제2 패드(14)의 제2 폭(w2)보다 작다. 즉, 상기 제1 패드(13) 및 제2 패드(14)는 상기 비아 파트(15)의 상부 및 하부에서 각각 수평 방향으로 확장된 구조를 가진다.Meanwhile, the third width w3 of the lower surface of the via
한편, 최근에는 회로패턴이 점차 미세화되어 가고 있다. 그리고, 폭/간격이 15㎛/15㎛ 이하인 미세 회로 패턴의 경우, 최외층을 ETS 공법으로 구현해야 한다. 즉, 최외층의 회로 패턴이 15㎛의 폭을 가지면서, 각각의 회로 패턴의 간격이 15㎛ 이하 이격되어 배치되어야 하는 미세 회로 패턴의 경우, 상기 회로 패턴을 ETS 공법으로 형성해야 안정적인 미세회로 패턴의 형성이 가능하다.Meanwhile, in recent years, circuit patterns have been gradually refined. And, in the case of a fine circuit pattern having a width/interval of 15 μm/15 μm or less, the outermost layer must be implemented by the ETS method. That is, in the case of a micro circuit pattern in which the circuit pattern of the outermost layer has a width of 15 μm and each circuit pattern must be disposed 15 μm or less apart, the circuit pattern must be formed by the ETS method to form a stable micro circuit pattern. is possible to form
그러나, 상기와 같은 비교 예에서의 인쇄회로기판은 비아 파트(15)의 하면의 제3 폭(w3)보다 상기 제1 패드(13)의 제1 폭(w1)이 크고, 상기 비아 파트(15)의 상면의 제4 폭(w4)보다 상기 제2 패드(14)의 제2 폭(w2)이 크다. 이에 따라, 상기 이웃하는 비아부들 사이의 이격 거리가 감소한다. 다시 말해서, 비교 예에서의 인쇄회로기판은 이웃하는 제1 패드(13)들 사이의 이격 거리(w5)가 감소할 수 있다. However, in the printed circuit board in the comparative example as described above, the first width w1 of the
다시 말해서, 비교 예에서의 인쇄회로기판은 이웃하는 비아 파트들의 하부 영역 사이의 이격 거리보다 상기 제1 패드(13)들 사이의 이격 거리가 작다.In other words, in the printed circuit board in the comparative example, the spacing between the
도 1의 (b)를 참조하면, 비교 예에 따른 인쇄회로기판은 돌출형 구조의 회로 패턴을 포함한다.Referring to FIG. 1B , a printed circuit board according to a comparative example includes a circuit pattern having a protruding structure.
구체적으로, 인쇄회로기판은 절연층(21), 회로 패턴(22), 및 비아부(26)를 포함한다. 이때, 도면 상에는 회로 패턴(22)이 절연층(21)의 하부에만 배치되는 것으로 도시하였으나, 실질적으로 회로 패턴은 절연층(21)의 상면 위에 돌출된 구조를 가지고 추가 배치된다.Specifically, the printed circuit board includes an insulating
회로 패턴(22)은 절연층(21)의 하면 아래로 돌출된 구조를 가진다. 이에 따라, 회로 패턴(22)의 상면은 절연층(21)의 하면과 동일 평면 상에 배치된다.The
절연층(21) 내에는 비아부(26)가 배치된다. A via
이때, 비아부(26)는 상기 절연층(21) 내에 배치되고, 상기 절연층(21)을 관통하는 비아 파트(25)와, 상기 절연층(21)의 하면 아래로 돌출된 제1 패드(23) 및 상기 절연층(21)의 상면 위에 배치된 제2 패드(24)를 포함한다.In this case, the via
이때, 상기 제1 패드(24)는 제1 폭(w1')을 가지고, 제2 패드(25)는 제2 폭(w2')을 가진다. 상기 제1 폭(w1')은 상기 제2 폭(w2')과 동일할 수 있고, 이와 다르게 제2 폭(w2')보다 작다.In this case, the
또한, 비아 파트(25)의 하면은 상기 제1 패드(23)의 상면과 접촉하고, 제3 폭(w3')을 가진다. 그리고, 비아 파트(25)의 상면은 제2 패드(24)의 하면과 접촉하고, 제4 폭(w4')을 가진다. 이때, 상기 제3 폭(w3')은 상기 제4 폭(w4')보다 작으며,이에 따라 상기 비아 파트(25)은 상부에서 하부로 갈수록 폭이 점차 감소하는 형상을 가진다.Also, the lower surface of the via
한편, 상기 비아 파트(25)의 하면의 제3 폭(w3')은 상기 제1 패드(23)의 제1 폭(w1')보다 작다. 또한, 상기 비아 파트(25)의 상면의 제4 폭(w4')은 상기 제2 패드(24)의 제2 폭(w2')보다 작다. 즉, 상기 제1 패드(23) 및 제2 패드(24)는 상기 비아 파트(25)의 상부 및 하부에서 각각 수평 방향으로 확장된 구조를 가진다.Meanwhile, the third width w3 ′ of the lower surface of the via
이때, 상기와 같은 비교 예에서의 인쇄회로기판은 비아 파트(25)의 하면의 제3 폭(w3')보다 상기 제1 패드(23)의 제1 폭(w1')이 크고, 상기 비아 파트(25)의 상면의 제4 폭(w4')보다 상기 제2 패드(24)의 제2 폭(w2')이 크다. 이에 따라, 상기 이웃하는 비아부들 사이의 이격 거리가 감소한다. 다시 말해서, 비교 예에서의 인쇄회로기판은 이웃하는 제1 패드(23)들 사이의 이격 거리(w5')가 감소할 수 있다. In this case, in the printed circuit board in the comparative example as described above, the first width w1' of the
또한, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 인쇄회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 인쇄회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 상기와 같은 비아부의 구조로 인해 미세 패턴을 형성하는 것은 가능하지만, 비아부들 사이의 공간에서의 회로 밀집도가 낮아지는 문제점이 있다.In addition, as 5G technology develops in recent years, interest in printed circuit boards that can reflect this is increasing. At this time, in order to apply the 5G technology, the printed circuit board must have a high multi-layer structure, and the circuit pattern must be refined accordingly. However, in the comparative example, although it is possible to form a fine pattern due to the structure of the via part as described above, there is a problem in that the circuit density in the space between the via parts is lowered.
도 2는 제1 실시 예에 따른 인쇄회로기판을 나타낸 도면이고, 도 3은 비교 예 및 제1 실시 예의 인쇄회로기판에서, 복수의 비아부 사이의 이격 거리를 비교한 도면이다.FIG. 2 is a view showing a printed circuit board according to the first embodiment, and FIG. 3 is a view comparing the separation distances between a plurality of via parts in the printed circuit boards of the comparative example and the first embodiment.
도 2 및 도 3을 참조하면, 인쇄회로기판(100)은 절연층(110), 비아부(120, 130, 140, 150, 160) 및 회로 패턴(135)을 포함한다.2 and 3 , the printed
상기 인쇄회로기판(100)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 인쇄회로기판(100)은 전기부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.The printed
절연층(110)은 복수의 적층 구조를 가질 수 있다. 바람직하게, 절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함할 수 있다.The insulating
제1 절연층(111)은 복수의 적층 구조를 가지는 절연층(110) 중 중앙에 위치한 중앙 절연층일 수 있다. 제1 절연층(111)은 코어 절연층일 수 있다. 다만 이는 일 실시 예에 불과할 뿐, 상기 인쇄회로기판(100)은 코어리스 기판일수 있고, 이에 따라 상기 제1 절연층(111)은 일반 절연층일 수 있다.The first insulating
상기 제 1 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제 1 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제 1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.The first insulating
또한, 상기 제 1 절연층(111)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제 1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the first insulating
또한, 상기 제 1 절연층(111)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제 1 절연층(111)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제 1 절연층(111)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.Also, the first insulating
또한, 상기 제 1 절연층(111)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제 1 절연층(111)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 제 1 절연층(111)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 제 1 절연층(111)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.In addition, the first insulating
제2 절연층(112)은 상기 제1 절연층(111)의 상면 위에 배치될 수 있다. The second
제3 절연층(113)은 상기 제1 절연층(111)의 하면 아래에 배치될 수 있다.The third
제4 절연층(114)은 상기 제2 절연층(112)의 상면 위에 배치될 수 있다.The fourth insulating
제5 절연층(115)은 상기 제3 절연층(113)의 하면 아래에 배치될 수 있다. The fifth insulating
상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 광경화성 수지 또는 감광성 수지를 포함할 수 있다. 즉, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층은 PID(Photoimageable dielectics) 물질로 형성될 수 있다.The second
이를 위해, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si filler) 및 경화제 등을 포함할 수 있다. 일 예로, 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)은 광경화성 수지 필름이 적층되거나 광경화성 수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 광경화성수지 재질은 광경화성 폴리히드록시스티렌(PHS), 광경화성 폴리벤조옥사졸(PBO), 광경화성 폴리이미드(PI), 광경화성 벤조시클로부텐(BCB), 광경화성 폴리실록산, 광경화성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다. To this end, the second insulating
실시 예에서는 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 광경화성 수지로 구성함으로써, 노광 및 현상 등을 이용하여 작은 사이즈의 피세 회로 패턴 및 미세 비아부가 형성될 수 있다.In the embodiment, the second insulating
한편, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)의 표면에는 회로 패턴(미도시)이 배치될 수 있다. 이때, 도면 상에는 제2 절연층(112)의 상면 위에 배치된 회로 패턴(135)에 대해서만 도면 부호를 부여하였다. Meanwhile, circuit patterns (not shown) are formed on the surfaces of the first insulating
상기 회로 패턴은 각각의 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 내에 매립된 구조를 가지도록 ETS(Embedded Trace Substrate) 공법으로 제조될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 회로 패턴은 각각의 절연층의 표면 위로 돌출된 구조를 가지도록 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다. The circuit pattern has a structure buried in each of the first insulating
회로 패턴은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 회로 패턴은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 회로 패턴은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다. The circuit pattern is a wiring that transmits an electrical signal, and may be formed of a metal material having high electrical conductivity. To this end, the
한편, 각각의 절연층 내에는 비아부가 배치될 수 있다.Meanwhile, a via portion may be disposed in each insulating layer.
제1 절연층(111) 내에는 제1 비아부(120)가 배치된다. 상기 제1 비아부(120)는 상기 제1 절연층(111)을 관통하며 배치되는 제1 비아 파트(121)와, 상기 제1 절연층(111)의 상면 및 하면에 각각 배치되고 상기 제1 비아 파트(121)와 연결되는 제1 패드(122, 123)를 포함한다.The first via
상기 제1 비아 파트(121)는 상기 제1 절연층(111)을 관통하는 제1 비아 홀(VH1)을 전도성 물질로 충진하여 형성할 수 있다. The first via
상기 제1 비아 홀(VH1)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 제1 비아 홀(VH1)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제1 절연층(111)을 개방할 수 있다.The first via hole VH1 may be formed by any one of mechanical, laser, and chemical processing methods. When the first via hole VH1 is formed by machining, methods such as milling, drilling, and routing may be used, and when formed by laser processing, UV or CO A two- laser method may be used, and in the case of being formed by chemical processing, the first insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the processing by the laser is a cutting method in which a part of the material is melted and evaporated by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed, and in other methods, cutting Even difficult composite materials can be machined.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can have a cutting diameter of at least 0.005mm, and has a wide advantage in a range of possible thicknesses.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. The YAG laser is a laser that can process both the copper foil layer and the insulating layer, and the CO 2 laser is a laser that can process only the insulating layer.
상기 제1 비아 홀(VH1)이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 비아 파트(121)를 형성한다. 상기 제1 비아 파트(121)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the first via hole VH1 is formed, the inside of the through hole is filled with a conductive material to form the first via
이때, 실시 예에서의 상기 제1 절연층(111)에 형성되는 제1 비아 홀(VH1)은 나머지 다른 절연층(112, 113, 114, 115)에 형성되는 비아 홀(VH2, VH3, VH4, VH5)과는 다른 방식으로 형성될 수 있다. 즉, 상기 제1 절연층(111)을 제외한 나머지 절연층(112, 113, 114, 115)은 감광성 물질로 형성되며, 이에 따라 노광 및 현상 등의 공정을 거쳐 비아 홀(VH2, VH3, VH4, VH5)이 형성될 수 있다. 반면, 상기 제1 절연층(111)은 상기 제2 내지 제5 절연층(112, 113, 114, 115)과는 다른 물질로 형성될 수 있고, 이에 따라 상기 제1 비아 홀(VH1)은 상기 제2 내지 제5 비아 홀(VH2, VH3, VH4, VH5)과는 다른 방식의 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 비아 홀(VH1)도 상기 제2 내지 제5 비아 홀(VH2, VH3, VH4, VH5)과 동일한 방식으로 형성될 수도 있을 것이다.At this time, the first via holes VH1 formed in the first insulating
상기 제1 절연층(111)의 상면 및 하면에는 제1 패드(122, 123)가 배치될 수 있다.
바람직하게, 상기 제1 절연층(111)의 상면에는 상기 제1 비아 파트(121)의 상면과 연결되는 제1-1 패드(122)가 배치될 수 있다. 상기 제1-1 패드(122)는 상기 제1 절연층(111)의 상면에 배치되는 복수의 회로 패턴 중 하나일 수 있다. Preferably, the first-
또한, 상기 제1 절연층(111)의 하면에는 상기 제1 비아 파트(121)의 하면과 연결되는 제1-2 패드(123)가 배치될 수 있다. 상기 제1-2 패드(123)는 상기 제1 절연층(111)의 하면에 배치되는 복수의 회로 패턴 중 하나일 수 있다. Also, a 1-2
상기 제1 비아 파트(121)는 상면 및 하면의 폭이 서로 다를 수 있다. 바람직하게, 상기 제1 비아 파트(121)의 상면은 제1 폭(W1)을 가질 수 있다. 그리고, 상기 제1 비아 파트(121)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 즉, 상기 제1 비아 파트(121)는 상면에서 하면으로 갈수록 폭이 점차 감소하는 원 기둥 형상을 가질 수 있다. 따라서, 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 상기 제1 비아 파트(121)의 상면의 직경 및 하면의 직경을 각각 의미할 수 있다.The width of the upper surface and the lower surface of the first via
상기 제1-1 패드(122)는 제1 비아부(120)의 캡쳐 패드일 수 있다. 상기 제1-1 패드(122)는 상면 및 하면의 폭이 서로 동일할 수 있다. 바람직하게, 상기 제1-1 패드(122)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.The first-
상기 제1-2 패드(123)는 제1 비아부(120)의 랜드 패드일 수 있다. 상기 제1-2 패드(123)는 상면 및 하면의 폭이 서로 동일할 수 있다. 바람직하게, 상기 제1-2 패드(123)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.The first-
즉, 상기 제1-1 패드(122) 및 상기 제1-2 패드(123)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.That is, the first-
상기와 같이, 실시 예에서의 상기 제1-1 패드(122)의 폭은 상기 제1 비아 파트(121)의 상면의 폭과 동일하다. 이에 따라, 실시 예에서, 상기 제1 절연층(111) 내에 배치된 복수의 제1 비아부(120)들 사이의 이격 거리(W3)는 도 1에 도시된 비교 예 대비 증가할 수 있다. 즉, 실시 예에서의 복수의 제1 비아 파트들의 상면 사이의 이격 거리와, 복수의 제1-1 패드들 사이의 이격 거리는 서로 동일할 수 있다. 이에 따라, 실시 예에서는 복수의 제1 비아부들 사이의 이격 거리를 증가시킬 수 있으며, 이에 다른 회로 밀집도를 향상시킬 수 있을 뿐 아니라, 디자인 자유도를 향상시킬 수 있다.As described above, in the embodiment, the width of the first-
한편, 상기 제2 절연층(112) 내에는 제2 비아부(130)가 배치된다. 상기 제2 비아부(130)는 상기 제2 절연층(112)을 관통하며 배치되는 제2 비아 파트(131)와, 상기 제2 절연층(112)의 상면에 배치되고 상기 제2 비아 파트(131)의 상면과 연결되는 제2 패드(132)를 포함할 수 있다.Meanwhile, a second via
이때, 상기 제2 비아 파트(131)의 하면은 상기 제1 비아부(120)의 제1-1 패드(122)의 상면과 직접 접촉하며 배치될 수 있다. In this case, the lower surface of the second via
상기 제2 비아 파트(131)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제2 비아 파트(131)의 상면은 제1 폭(W1)을 가질 수 있고, 상기 제2 비아 파트(131)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. The upper and lower surfaces of the second via
상기 제2 비아 파트(131)의 상면에 배치된 제2 패드(132)는 상기 제2 비아 파트(131)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제2 패드(132)의 하면은 상기 제2 비아 파트(131)의 상면과 직접 접촉할 수 있다. 구체적으로, 상기 제2 패드(132)의 하면은 상기 제2 절연층(112)의 상면과는 접촉하지 않은 상태에서, 상기 제2 비아 파트(131)의 상면하고만 접촉할 수 있다. The
이때, 비교 예에서는 절연층(11)이 열경화성 수지로 형성되었다. 이에 따라, 상기 비아 파트를 형성하기 위한 비아 홀은 레이저 공정에 의해 형성될 수 있다. 이때, 실시 예에서와 같이 제1-1 패드(122)의 폭이 상기 제1 비아 파트(121)의 상면의 폭과 동일한 경우, 상기 제2 비아부(130)를 구성하는 제2 비아 홀(VH2)의 형성 위치가 조금만 틀어져도 상기 제2 비아 홀(VH2)이 하부의 제1 절연층(111)까지 관통할 수 있으며, 이에 따른 불량이 발생할 수 있다. 즉, 비교 예에서는 제1-1 패드가 레이저 공정을 진행하기 위한 스토퍼(stopper) 기능을 하였으며, 이에 따라 상기 제1-1 패드의 폭을 줄이는데 한계가 있었다.At this time, in the comparative example, the insulating
이에 반하여, 실시 예에서의 제2 절연층(112)은 상기 설명한 바와 같이 광경화성 수지로 형성된다. 이에 따라, 실시 예에서의 제2 비아 파트(131)를 형성하기 위한 제2 비아 홀(VH2)은 노광 및 현상 공정을 통해 형성되며, 이에 따라 상기 제1-1 패드(1122)의 폭과 상관없이 원하는 절연층에만 비아 홀을 형성할 수 있다. 따라서, 실시 예에서는 상기와 같이 제1-1 패드(122)의 폭을 줄일 수 있으며, 이에 따른 복수의 제1 비아부(120)들 사이의 이격 거리를 증가시킬 수 있는 것이다.On the other hand, the second insulating
한편, 상기 제3 절연층(113) 내에는 제3 비아부(140)가 배치된다. 상기 제3 비아부(140)는 상기 제3 절연층(113)을 관통하며 배치되는 제3 비아 파트(141)와, 상기 제3 절연층(113)의 하면에 배치되고 상기 제3 비아 파트(141)의 하면과 연결되는 제3 패드(142)를 포함할 수 있다.Meanwhile, a third via
이때, 상기 제3 비아 파트(141)의 상면은 상기 제1 비아부(120)의 제1-2 패드(123)의 하면과 직접 접촉하며 배치될 수 있다. In this case, the upper surface of the third via
상기 제3 비아 파트(141)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제3 비아 파트(141)의 상면은 제2 폭(W2)을 가질 수 있고, 상기 제3 비아 파트(141)의 하면은 상기 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. The upper and lower surfaces of the third via
상기 제3 비아 파트(141)의 하면에 배치된 제3 패드(142)는 상기 제3 비아 파트(141)의 하면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제3 패드(142)의 상면은 상기 제3 비아 파트(141)의 하면과 직접 접촉할 수 있다. 구체적으로, 상기 제3 패드(142)의 상면은 상기 제3 절연층(113)의 하면과는 접촉하지 않은 상태에서, 상기 제3 비아 파트(141)의 하면하고만 접촉할 수 있다. The
한편, 상기 제4 절연층(114) 내에는 제4 비아부(150)가 배치된다. 상기 제4 비아부(150)는 상기 제4 절연층(114)을 관통하며 배치되는 제4 비아 파트(151)와, 상기 제4 절연층(114)의 상면에 배치되고 상기 제4 비아 파트(151)의 상면과 연결되는 제4 패드(152)를 포함할 수 있다.Meanwhile, a fourth via
이때, 상기 제4 비아 파트(151)의 하면은 상기 제2 비아부(130)의 제2 패드(132)의 상면과 직접 접촉하며 배치될 수 있다. In this case, the lower surface of the fourth via
상기 제4 비아 파트(151)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제4 비아 파트(151)의 상면은 제1 폭(W1)을 가질 수 있고, 상기 제4 비아 파트(151)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. The upper and lower surfaces of the fourth via
상기 제4 비아 파트(151)의 상면에 배치된 제4 패드(152)는 상기 제4 비아 파트(151)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제4 패드(152)의 하면은 상기 제4 비아 파트(151)의 상면과 직접 접촉할 수 있다. 구체적으로, 상기 제4 패드(152)의 하면은 상기 제4 절연층(114)의 상면과는 접촉하지 않은 상태에서, 상기 제4 비아 파트(151)의 상면하고만 접촉할 수 있다. The
또한, 상기 제2 비아부(130)와 마찬가지로, 상기 제2 비아부(130)의 제2 패드(132)의 폭과 무관하게, 상기 제4 비아 파트(151)를 구성하는 제4 비아 홀(VH4)을 안정적으로 형성할 수 있으며, 이에 따라 상기 제2 패드(132)의 폭을 상기 제2 비아 파트(131)의 상면과 동일한 폭을 가지도록 할 수 있다. In addition, similarly to the second via
한편, 상기 제5 절연층(115) 내에는 제5 비아부(160)가 배치된다. 상기 제5 비아부(160)는 상기 제5 절연층(115)을 관통하며 배치되는 제5 비아 파트(161)와, 상기 제5 절연층(115)의 하면에 배치되고 상기 제5 비아 파트(161)의 하면과 연결되는 제5 패드(162)를 포함할 수 있다.Meanwhile, a fifth via
이때, 상기 제5 비아 파트(161)의 상면은 상기 제3 비아부(140)의 제3 패드(142)의 하면과 직접 접촉하며 배치될 수 있다. In this case, the upper surface of the fifth via
상기 제5 비아 파트(161)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제5 비아 파트(161)의 상면은 제2 폭(W2)을 가질 수 있고, 상기 제5 비아 파트(161)의 하면은 상기 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. The upper and lower surfaces of the fifth via
상기 제5 비아 파트(161)의 하면에 배치된 제5 패드(162)는 상기 제5 비아 파트(161)의 하면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제5 패드(162)의 상면은 상기 제5 비아 파트(161)의 하면과 직접 접촉할 수 있다. 구체적으로, 상기 제5 패드(162)의 상면은 상기 제5 절연층(115)의 하면과는 접촉하지 않은 상태에서, 상기 제5 비아 파트(161)의 하면하고만 접촉할 수 있다. The
또한, 상기 제2 비아부(130)나 제4 비아부(150)와 마찬가지로, 상기 제3 비아부(140)의 제3 패드(142)의 폭과 무관하게, 상기 제5 비아 파트(161)를 구성하는 제5 비아 홀(VH5)을 안정적으로 형성할 수 있으며, 이에 따라 상기 제3 패드(142)의 폭을 상기 제3 비아 파트(141)의 하면과 동일한 폭을 가지도록 할 수 있다. Also, like the second via
한편, 제1 실시 예에서의 제1 내지 제5 비아부(120, 130, 140, 150, 160)는 동일 수직 선상(CL)에서 정렬되어 배치될 수 있다. Meanwhile, in the first embodiment, the first to fifth via
바람직하게, 상기 제1 비아부(120)를 구성하는 제1 비아 파트(121) 및 제1 패드(122, 123)의 중심은 하나의 수직선(CL) 상에서 정렬될 수 있다. Preferably, the centers of the first via
또한, 상기 제2 비아부(130)를 구성하는 제2 비아 파트(131) 및 제2 패드(132)의 각각의 중심은 상기 제1 비아부(120)를 구성하는 제1 비아 파트(121) 및 제1 패드(122, 123)의 중심과 하나의 수직선(CL) 상에서 정렬될 수 있다.In addition, each center of the second via
또한, 상기 제3 비아부(140)를 구성하는 제3 비아 파트(141) 및 제3 패드(142)의 각각의 중심은 제1 비아 파트(121), 제1 패드(122, 123), 제2 비아 파트(131) 및 제2 패드(132)의 각각의 중심과 하나의 수직선(CL) 상에서 정렬될 수 있다.In addition, the centers of the third via
또한, 상기 제4 비아부(150)를 구성하는 제4 비아 파트(151) 및 제4 패드(152)의 각각의 중심은 제1 비아 파트(121), 제1 패드(122, 123), 제2 비아 파트(131), 제2 패드(132), 제3 비아 파트(141) 및 제3 패드(142)의 각각의 중심과 하나의 수직선(CL) 상에서 정렬될 수 있다.In addition, the center of each of the fourth via
또한, 상기 제5 비아부(150)를 구성하는 제5 비아 파트(161) 및 제5 패드(162)의 각각의 중심은 제1 비아 파트(121), 제1 패드(122, 123), 제2 비아 파트(131), 제2 패드(132), 제3 비아 파트(141), 제3 패드(142), 제4 비아 파트(151) 및 제4 패드(152)의 각각의 중심과 하나의 수직선(CL) 상에서 정렬될 수 있다.In addition, the center of each of the fifth via
실시 예에 의하면, 다층 구조를 가지는 인쇄회로기판에서, 상호 연결된 각각의 비아부는 절연층을 관통하는 비아 파트와 상기 비아 파트의 일면 상에 배치된 패드를 포함한다. 이때, 실시 예에서의 인쇄회로기판은 상기 패드의 폭이 상기 비아 파트의 상기 일면의 폭보다 크지 않도록 한다. 다시 말해서, 상기 인쇄회로기판에 포함된 각각의 비아부는 패드의 폭이 비아 파트의 일면의 폭과 동일하거나 작을 수 있다. According to an embodiment, in a printed circuit board having a multilayer structure, each via portion interconnected includes a via part penetrating an insulating layer and a pad disposed on one surface of the via part. In this case, in the printed circuit board according to the embodiment, the width of the pad is not greater than the width of the one surface of the via part. In other words, the width of each via part included in the printed circuit board may be equal to or smaller than the width of one surface of the via part.
이에 따르면, 실시 예에서의 인쇄회로기판은 복수의 비아부 사이의 이격 거리를 증가시킬 수 있으며, 이에 따른 회로 패턴의 파인 패턴 구현에 용이하여 회로 밀집도를 높일 수 있다. According to this, the printed circuit board according to the embodiment may increase the separation distance between the plurality of via portions, and thus, it is easy to implement a fine pattern of the circuit pattern, thereby increasing the circuit density.
또한, 실시 예에서는 비아부의 디자인 변경에 따라 전체적인 인쇄회로기판의 디자인 자유도를 향상시킬 수 있으며, 이에 따른 파인 패턴 구현 및 기판 신뢰성을 확보할 수 있다.In addition, in the embodiment, the design freedom of the printed circuit board as a whole can be improved according to the design change of the via part, and thus fine pattern implementation and board reliability can be secured.
또한, 실시 예에서는 수직 방향 내에서 상호 직접 연결되는 비아부의 중심이 동일 수직 선상에서 정렬되도록 배치할 수 있으며, 이와 다르게 서로 어긋나도록 지그재그로 배치할 수 있다. 여기에서, 상기 정렬되거나 지그재그로 배치되는 부분은 각 비아부의 비아파트일 수 있고, 이와 다르게 각 비아부의 패드일 수 있으며, 이와 다르게 각 비아부의 비아파트 및 패드를 모두 포함할 수 있다. 이에 따르면, 비아부를 포함하는 인쇄회로기판에서 요구되는 회로 패턴의 디자인에 따라 비아부의 형상이나 위치를 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬수 있다.In addition, in the embodiment, the centers of the via portions directly connected to each other in the vertical direction may be arranged to be aligned on the same vertical line, or alternatively, may be arranged in a zigzag manner to be shifted from each other. Here, the aligned or zigzag-arranged portions may be non-apartments of respective vias, and may alternatively be pads of each via, and otherwise include both non-apartments and pads of each via. Accordingly, the shape or position of the via part can be freely changed according to the design of the circuit pattern required in the printed circuit board including the via part, and thus the degree of design freedom can be improved.
도 4 내지 도 10은 도 2에 도시된 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.4 to 10 are views showing the manufacturing method of the printed circuit board according to the first embodiment shown in FIG. 2 in order of process.
먼저, 도 4의 (a)를 참조하면 인쇄회로기판의 기초가 되는 제1 절연층(111)을 준비한다. First, referring to FIG. 4A , the first insulating
상기 제1 절연층(111)은 프리프레그일 수 있다. 제1 절연층(111)은 열경화성 수지일 수 있다. 상기 프리프레그(PPG)는 반경화 상태에서 흐름성 및 점착성이 좋고, 접착제 층 및 절연재 층으로 이용되는 섬유 강화 복합재료용의 중간 기재로 사용되는데, 강화섬유에 매트릭스 수지를 예비 함침한 성형 재료이다. 이러한 프리프레그를 적층하여 가열/가압하여 수지를 경화시킴으로써 성형품이 형성된다. 즉, 프리프레그(Prepreg)는 유리섬유(Glass fiber)에 수지(BT/Epoxy, FR4, FR5 등)가 함침되어 B-stage까지 경화된 재료를 말한다The first insulating
또한, 상기 제1 절연층(111)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다.In addition, the first insulating
즉, 상기 제1 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 판으로, 절연기판 표면에 도체 패턴을 형성할 수 있는 절연 재료로 만들어진, 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.That is, the first insulating
한편, 도 4의 (b)에서와 같이 상기 제1 절연층(111)의 표면에는 금속층(101)이 적층될 수 있다. 상기 금속층(101)은 상기 제1 절연층(111)의 표면에 구리를 포함하는 금속을 무전해 도금하여 형성될 수 있다. 또한, 상기 금속층(101)은 상기 제1 절연층(111)에 무전해 도금을 하여 형성하는 것과는 달리, CCL(Copper Clad Laminate)을 사용할 수도 있다.Meanwhile, as shown in (b) of FIG. 4 , a
상기 금속층(101)을 무전해 도금하여 형성하는 경우, 상기 제1 절연층(111)의 상면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다. When the
이하에서는 상기 금속층(101)이 형성되어 있지 않는 제1 절연층(111)을 가지고, 실시 예에 따른 인쇄회로기판(100)을 제조하는 방법에 대해 설명하기로 한다. Hereinafter, a method of manufacturing the printed
다음으로, 도 5를 참조하면 상기 제1 절연층(111)에 적어도 하나의 제1 비아 홀(VH1)을 형성할 수 있다. 상기 제1 비아 홀(VH1)은 상기 제1 절연층(111)의 상면 및 하면을 관통하며 형성될 수 있다. Next, referring to FIG. 5 , at least one first via hole VH1 may be formed in the first insulating
상기 제1 비아 홀(VH1)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 제1 비아 홀(VH1)이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제1 절연층(111)을 개방할 수 있다.The first via hole VH1 may be formed by any one of mechanical, laser, and chemical processing methods. When the first via hole VH1 is formed by machining, methods such as milling, drilling, and routing may be used, and when formed by laser processing, UV or CO A two- laser method may be used, and in the case of being formed by chemical processing, the first insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the processing by the laser is a cutting method in which a part of the material is melted and evaporated by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed, and in other methods, cutting Even difficult composite materials can be machined.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can have a cutting diameter of at least 0.005mm, and has a wide advantage in a range of possible thicknesses.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. The YAG laser is a laser that can process both the copper foil layer and the insulating layer, and the CO 2 laser is a laser that can process only the insulating layer.
다음으로, 도 6을 참조하면, 상기 제1 절연층(111)에 형성된 제1 비아 홀(VH1)을 금속 물질로 충진하여 제1 비아부(120)를 형성한다. 이때, 상기 제1 비아부(120)는 상기 제1 절연층(111)을 관통하며 배치되는 제1 비아 파트(121)와, 상기 제1 절연층(111)의 상면 및 하면에 각각 배치되고 상기 제1 비아 파트(121)와 연결되는 제1 패드(122, 123)를 포함한다.Next, referring to FIG. 6 , the first via hole VH1 formed in the first insulating
상기 제1 비아 파트(121)는 상기 제1 절연층(111)을 관통하는 제1 비아 홀(VH1)을 전도성 물질로 충진하여 형성할 수 있다. The first via
상기 제1 비아 파트(121)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.The metal material forming the first via
또한, 상기 제1 비아부(120)는 제1 절연층(111)의 상면 및 하면에 배치된 제1 패드(122, 123)를 포함할 수 있다. 바람직하게, 상기 제1 절연층(111)의 상면에는 상기 제1 비아 파트(121)의 상면과 연결되는 제1-1 패드(122)가 배치될 수 있다. 상기 제1-1 패드(122)는 상기 제1 절연층(111)의 상면에 배치되는 복수의 회로 패턴 중 하나일 수 있다. In addition, the first via
또한, 상기 제1 절연층(111)의 하면에는 상기 제1 비아 파트(121)의 하면과 연결되는 제1-2 패드(123)가 배치될 수 있다. 상기 제1-2 패드(123)는 상기 제1 절연층(111)의 하면에 배치되는 복수의 회로 패턴 중 하나일 수 있다. Also, a 1-2
상기 제1 비아 파트(121)는 상면 및 하면의 폭이 서로 다를 수 있다. 바람직하게, 상기 제1 비아 파트(121)의 상면은 제1 폭(W1)을 가질 수 있다. 그리고, 상기 제1 비아 파트(121)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 즉, 상기 제1 비아 파트(121)는 상면에서 하면으로 갈수록 폭이 점차 감소하는 원 기둥 형상을 가질 수 있다. 따라서, 상기 제1 폭(W1) 및 상기 제2 폭(W2)은 상기 제1 비아 파트(121)의 상면의 직경 및 하면의 직경을 각각 의미할 수 있다.The width of the upper surface and the lower surface of the first via
상기 제1-1 패드(122)는 제1 비아부(120)의 캡쳐 패드일 수 있다. 상기 제1-1 패드(122)는 상면 및 하면의 폭이 서로 동일할 수 있다. 바람직하게, 상기 제1-1 패드(122)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.The first-
상기 제1-2 패드(123)는 제1 비아부(120)의 랜드 패드일 수 있다. 상기 제1-2 패드(123)는 상면 및 하면의 폭이 서로 동일할 수 있다. 바람직하게, 상기 제1-2 패드(123)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.The first-
즉, 상기 제1-1 패드(122) 및 상기 제1-2 패드(123)는 상기 제1 비아 파트(121)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다.That is, the first-
상기와 같이, 실시 예에서의 상기 제1-1 패드(122)의 폭은 상기 제1 비아 파트(121)의 상면의 폭과 동일하다. 이에 따라, 실시 예에서, 상기 제1 절연층(111) 내에 배치된 복수의 제1 비아부(120)들 사이의 이격 거리(W3)는 도 1에 도시된 비교 예 대비 증가할 수 있다. 즉, 실시 예에서의 복수의 제1 비아 파트들의 상면 사이의 이격 거리와, 복수의 제1-1 패드들 사이의 이격 거리는 서로 동일할 수 있다. 이에 따라, 실시 예에서는 복수의 제1 비아부들 사이의 이격 거리를 증가시킬 수 있으며, 이에 다른 회로 밀집도를 향상시킬 수 있을 뿐 아니라, 디자인 자유도를 향상시킬 수 있다.As described above, in the embodiment, the width of the first-
다음으로, 도 7에 도시된 바와 같이 상기 제1 절연층(111)의 상면 위에 제2 절연층(112)을 배치하고, 상기 제1 절연층(111)의 하면 아래에 제3 절연층(113)을 배치한다. 이때, 상기 제2 절연층(112) 및 제3 절연층(113)은 광경화성 수지 또는 감광성 수지를 포함할 수 있다. 이를 위해, 상기 제2 절연층(112) 및 제3 절연층(113)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si filler) 및 경화제 등을 포함할 수 있다. 일 예로, 제2 절연층(112) 및 제3 절연층(113)은 광경화성 수지 필름이 적층되거나 광경화성 수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 광경화성수지 재질은 광경화성 폴리히드록시스티렌(PHS), 광경화성 폴리벤조옥사졸(PBO), 광경화성 폴리이미드(PI), 광경화성 벤조시클로부텐(BCB), 광경화성 폴리실록산, 광경화성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다. Next, as shown in FIG. 7 , a second insulating
그리고, 상기 제2 절연층(112)에 상기 제2 절연층(112)의 상면 및 하면을 관통하는 제2 비아 홀(VH2)을 형성할 수 있다. 이때, 상기 제2 비아 홀(VH2)은 상기 제1 비아부(120)를 구성하는 제1-1 패드(122)를 노출하며 형성될 수 있다. In addition, a second via hole VH2 penetrating through the upper and lower surfaces of the second insulating
또한, 상기 제3 절연층(113)에 상기 제3 절연층(113)의 상면 및 하면을 관통하는 제3 비아 홀(VH3)을 형성할 수 있다. 이때, 상기 제3 비아 홀(VH3)은 상기 제1 비아부(120)를 구성하는 제1-2 패드(123)를 노출하며 형성될 수 있다. In addition, a third via hole VH3 penetrating through the upper and lower surfaces of the third insulating
이때, 상기 제2 절연층(112) 및 제3 절연층(113)은 광경화성 수지로 형성되고, 이에 따라 상기 제2 비아 홀(VH2) 및 제3 비아 홀(VH3)은 노광 및 현상 공정 등을 통해 형성됨에 따라 이의 깊이를 용이하게 조절 가능하며, 이에 따라 기존에 이의 스토퍼 역할을 하였던 상기 제1-1 패드(122) 및 제1-2 패드(123)의 폭을 자유롭게 형성할 수 있다.In this case, the second insulating
다음으로, 도 8에 도시된 바와 같이 제2 절연층(112)에 형성된 제2 비아 홀(VH2) 내에 제2 비아부(130)를 형성하고, 상기 제3 절연층(113)에 형성된 제3 비아 홀(VH3) 내에 제3 비아부(140)를 형성한다.Next, as shown in FIG. 8 , a second via
이때, 상기 제2 비아부(130)는 상기 제2 절연층(112)을 관통하며 배치되는 제2 비아 파트(131)와, 상기 제2 절연층(112)의 상면에 배치되고 상기 제2 비아 파트(131)의 상면과 연결되는 제2 패드(132)를 포함할 수 있다. 이때, 상기 제2 비아 파트(131)의 하면은 상기 제1 비아부(120)의 제1-1 패드(122)의 상면과 직접 접촉하며 배치될 수 있다. 상기 제2 비아 파트(131)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제2 비아 파트(131)의 상면은 제1 폭(W1)을 가질 수 있고, 상기 제2 비아 파트(131)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 상기 제2 비아 파트(131)의 상면에 배치된 제2 패드(132)는 상기 제2 비아 파트(131)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제2 패드(132)의 하면은 상기 제2 비아 파트(131)의 상면과 직접 접촉할 수 있다. 구체적으로, 상기 제2 패드(132)의 하면은 상기 제2 절연층(112)의 상면과는 접촉하지 않은 상태에서, 상기 제2 비아 파트(131)의 상면하고만 접촉할 수 있다. In this case, the second via
또한, 상기 제3 비아부(140)는 상기 제3 절연층(113)을 관통하며 배치되는 제3 비아 파트(141)와, 상기 제3 절연층(113)의 하면에 배치되고 상기 제3 비아 파트(141)의 하면과 연결되는 제3 패드(142)를 포함할 수 있다.In addition, the third via
이때, 상기 제3 비아 파트(141)의 상면은 상기 제1 비아부(120)의 제1-2 패드(123)의 하면과 직접 접촉하며 배치될 수 있다. In this case, the upper surface of the third via
상기 제3 비아 파트(141)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제3 비아 파트(141)의 상면은 제2 폭(W2)을 가질 수 있고, 상기 제3 비아 파트(141)의 하면은 상기 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. The upper and lower surfaces of the third via
상기 제3 비아 파트(141)의 하면에 배치된 제3 패드(142)는 상기 제3 비아 파트(141)의 하면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제3 패드(142)의 상면은 상기 제3 비아 파트(141)의 하면과 직접 접촉할 수 있다. 구체적으로, 상기 제3 패드(142)의 상면은 상기 제3 절연층(113)의 하면과는 접촉하지 않은 상태에서, 상기 제3 비아 파트(141)의 하면하고만 접촉할 수 있다. The
다음으로, 도 9에 도시된 바와 같이 상기 제2 절연층(112)의 상면 위에 제4 절연층(114)을 배치하고, 상기 제3 절연층(113)의 하면 아래에 제5 절연층(115)을 배치한다. 이때, 상기 제4 절연층(114) 및 제5 절연층(115)은 광경화성 수지 또는 감광성 수지를 포함할 수 있다. 이를 위해, 상기 제4 절연층(114) 및 제5 절연층(115)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si filler) 및 경화제 등을 포함할 수 있다. 일 예로, 제4 절연층(114) 및 제5 절연층(115)은 광경화성 수지 필름이 적층되거나 광경화성 수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 광경화성수지 재질은 광경화성 폴리히드록시스티렌(PHS), 광경화성 폴리벤조옥사졸(PBO), 광경화성 폴리이미드(PI), 광경화성 벤조시클로부텐(BCB), 광경화성 폴리실록산, 광경화성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다. Next, as shown in FIG. 9 , a fourth insulating
그리고, 상기 제4 절연층(114)에 상기 제4 절연층(114)의 상면 및 하면을 관통하는 제4 비아 홀(VH4)을 형성할 수 있다. 이때, 상기 제4 비아 홀(VH4)은 상기 제2 비아부(130)를 구성하는 제2 패드(132)를 노출하며 형성될 수 있다. In addition, a fourth via hole VH4 penetrating the upper and lower surfaces of the fourth insulating
또한, 상기 제5 절연층(115)에 상기 제5 절연층(115)의 상면 및 하면을 관통하는 제5 비아 홀(VH5)을 형성할 수 있다. 이때, 상기 제5 비아 홀(VH5)은 상기 제3 비아부(140)를 구성하는 제3 패드(142)를 노출하며 형성될 수 있다. In addition, a fifth via hole VH5 penetrating through the upper and lower surfaces of the fifth insulating
이때, 상기 제4 절연층(114) 및 제5 절연층(115)은 광경화성 수지로 형성되고, 이에 따라 상기 제4 비아 홀(VH4) 및 제5 비아 홀(VH5)은 노광 및 현상 공정 등을 통해 형성됨에 따라 이의 깊이를 용이하게 조절 가능하며, 이에 따라 기존에 이의 스토퍼 역할을 하였던 상기 제2 패드(132) 및 제3 패드(142)의 폭을 자유롭게 형성할 수 있다.In this case, the fourth insulating
다음으로, 도 10에 도시된 바와 같이 제4 절연층(114)에 형성된 제4 비아 홀(VH4) 내에 제4 비아부(150)를 형성하고, 상기 제5 절연층(115)에 형성된 제5 비아 홀(VH5) 내에 제5 비아부(160)를 형성한다.Next, as shown in FIG. 10 , a fourth via 150 is formed in the fourth via hole VH4 formed in the fourth insulating
상기 제4 비아부(150)는 상기 제4 절연층(114)을 관통하며 배치되는 제4 비아 파트(151)와, 상기 제4 절연층(114)의 상면에 배치되고 상기 제4 비아 파트(151)의 상면과 연결되는 제4 패드(152)를 포함할 수 있다.The fourth via
이때, 상기 제4 비아 파트(151)의 하면은 상기 제2 비아부(130)의 제2 패드(132)의 상면과 직접 접촉하며 배치될 수 있다. In this case, the lower surface of the fourth via
상기 제4 비아 파트(151)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제4 비아 파트(151)의 상면은 제1 폭(W1)을 가질 수 있고, 상기 제4 비아 파트(151)의 하면은 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. The upper and lower surfaces of the fourth via
상기 제4 비아 파트(151)의 상면에 배치된 제4 패드(152)는 상기 제4 비아 파트(151)의 상면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제4 패드(152)의 하면은 상기 제4 비아 파트(151)의 상면과 직접 접촉할 수 있다. 구체적으로, 상기 제4 패드(152)의 하면은 상기 제4 절연층(114)의 상면과는 접촉하지 않은 상태에서, 상기 제4 비아 파트(151)의 상면하고만 접촉할 수 있다. The
또한, 상기 제2 비아부(130)와 마찬가지로, 상기 제2 비아부(130)의 제2 패드(132)의 폭과 무관하게, 상기 제4 비아 파트(151)를 구성하는 제4 비아 홀(VH4)을 안정적으로 형성할 수 있으며, 이에 따라 상기 제2 패드(132)의 폭을 상기 제2 비아 파트(131)의 상면과 동일한 폭을 가지도록 할 수 있다. In addition, similarly to the second via
한편, 상기 제5 절연층(115) 내에는 제5 비아부(160)가 배치된다. 상기 제5 비아부(160)는 상기 제5 절연층(115)을 관통하며 배치되는 제5 비아 파트(161)와, 상기 제5 절연층(115)의 하면에 배치되고 상기 제5 비아 파트(161)의 하면과 연결되는 제5 패드(162)를 포함할 수 있다.Meanwhile, a fifth via
이때, 상기 제5 비아 파트(161)의 상면은 상기 제3 비아부(140)의 제3 패드(142)의 하면과 직접 접촉하며 배치될 수 있다. In this case, the upper surface of the fifth via
상기 제5 비아 파트(161)의 상면 및 하면은 서로 다른 폭을 가질 수 있다. 바람직하게, 상기 제5 비아 파트(161)의 상면은 제2 폭(W2)을 가질 수 있고, 상기 제5 비아 파트(161)의 하면은 상기 제2 폭(W2)보다 큰 제1 폭(W1)을 가질 수 있다. The upper and lower surfaces of the fifth via
상기 제5 비아 파트(161)의 하면에 배치된 제5 패드(162)는 상기 제5 비아 파트(161)의 하면에 대응하는 제1 폭(W1)을 가질 수 있다. 상기 제5 패드(162)의 상면은 상기 제5 비아 파트(161)의 하면과 직접 접촉할 수 있다. 구체적으로, 상기 제5 패드(162)의 상면은 상기 제5 절연층(115)의 하면과는 접촉하지 않은 상태에서, 상기 제5 비아 파트(161)의 하면하고만 접촉할 수 있다. The
또한, 상기 제2 비아부(130)나 제4 비아부(150)와 마찬가지로, 상기 제3 비아부(140)의 제3 패드(142)의 폭과 무관하게, 상기 제5 비아 파트(161)를 구성하는 제5 비아 홀(VH5)을 안정적으로 형성할 수 있으며, 이에 따라 상기 제3 패드(142)의 폭을 상기 제3 비아 파트(141)의 하면과 동일한 폭을 가지도록 할 수 있다. Also, like the second via
실시 예에 의하면, 다층 구조를 가지는 인쇄회로기판에서, 상호 연결된 각각의 비아부는 절연층을 관통하는 비아 파트와 상기 비아 파트의 일면 상에 배치된 패드를 포함한다. 이때, 실시 예에서의 인쇄회로기판은 상기 패드의 폭이 상기 비아 파트의 상기 일면의 폭보다 크지 않도록 한다. 다시 말해서, 상기 인쇄회로기판에 포함된 각각의 비아부는 패드의 폭이 비아 파트의 일면의 폭과 동일하거나 작을 수 있다. According to an embodiment, in a printed circuit board having a multilayer structure, each via portion interconnected includes a via part penetrating an insulating layer and a pad disposed on one surface of the via part. In this case, in the printed circuit board according to the embodiment, the width of the pad is not greater than the width of the one surface of the via part. In other words, the width of each via part included in the printed circuit board may be equal to or smaller than the width of one surface of the via part.
이에 따르면, 실시 예에서의 인쇄회로기판은 복수의 비아부 사이의 이격 거리를 증가시킬 수 있으며, 이에 따른 회로 패턴의 파인 패턴 구현에 용이하여 회로 밀집도를 높일 수 있다. According to this, the printed circuit board according to the embodiment may increase the separation distance between the plurality of via portions, and thus, it is easy to implement a fine pattern of the circuit pattern, thereby increasing the circuit density.
또한, 실시 예에서는 비아부의 디자인 변경에 따라 전체적인 인쇄회로기판의 디자인 자유도를 향상시킬 수 있으며, 이에 따른 파인 패턴 구현 및 기판 신뢰성을 확보할 수 있다.In addition, in the embodiment, the design freedom of the printed circuit board as a whole can be improved according to the design change of the via part, and thus fine pattern implementation and board reliability can be secured.
또한, 실시 예에서는 수직 방향 내에서 상호 직접 연결되는 비아부의 중심이 동일 수직 선상에서 정렬되도록 배치할 수 있으며, 이와 다르게 서로 어긋나도록 지그재그로 배치할 수 있다. 여기에서, 상기 정렬되거나 지그재그로 배치되는 부분은 각 비아부의 비아파트일 수 있고, 이와 다르게 각 비아부의 패드일 수 있으며, 이와 다르게 각 비아부의 비아파트 및 패드를 모두 포함할 수 있다. 이에 따르면, 비아부를 포함하는 인쇄회로기판에서 요구되는 회로 패턴의 디자인에 따라 비아부의 형상이나 위치를 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬수 있다.In addition, in the embodiment, the centers of the via portions directly connected to each other in the vertical direction may be arranged to be aligned on the same vertical line, or alternatively, may be arranged in a zigzag manner to be shifted from each other. Here, the aligned or zigzag-arranged portions may be non-apartments of respective vias, and may alternatively be pads of each via, and otherwise include both non-apartments and pads of each via. Accordingly, the shape or position of the via part can be freely changed according to the design of the circuit pattern required in the printed circuit board including the via part, and thus the degree of design freedom can be improved.
이하에서는 도 2에서 설명한 제1 실시 예에 따른 인쇄회로기판의 구조를 참조하여, 다양한 변형 실시 예에 대해 설명하기로 한다.Hereinafter, various modified embodiments will be described with reference to the structure of the printed circuit board according to the first embodiment described with reference to FIG. 2 .
이하의 인쇄회로기판의 설명에 있어서, 이전 실시 예와 실질적으로 동일한 부분에 대해서는 동일한 부호를 부여하기로 한다.In the following description of the printed circuit board, the same reference numerals will be given to parts substantially identical to those of the previous embodiment.
도 11은 제2 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.11 is a view showing a printed circuit board according to a second embodiment.
도 11을 참조하면, 인쇄회로기판(100A)은 절연층(110), 비아부(120a, 130, 140, 150, 160) 및 회로 패턴(135)을 포함한다.Referring to FIG. 11 , the printed
절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다.The insulating
비아부(120a, 130, 140, 150, 160)는 제1 절연층(111) 내에 배치된 제1 비아부(120a), 제2 절연층(112) 내에 배치된 제2 비아부(130), 제3 절연층(113) 내에 배치된 제3 비아부(140), 제4 절연층(114) 내에 배치된 제4 비아부(150) 및 제5 절연층(115) 내에 배치된 제5 비아부(160)를 포함한다.The via
여기에서, 제2 실시 예의 인쇄회로기판(100A)에서 제1 비아부(120a)를 제외한 다른 구성은 도 2에서의 제1 실시 예에 따른 인쇄회로기판(100)과 동일하며, 이에 따라 이하에서는 상기 제1 비아부(120a)에 대해서만 설명하기로 한다.Here, in the printed
제1 비아부(120a)는 제1 절연층(111) 내에 배치된 제1 비아 파트(121), 상기 제1 절연층(111)의 상면 및 하면에 배치된 제1 패드(122, 123a)를 포함한다.The first via
상기 제1 패드(122, 123a)는 상기 제1 절연층(111)의 상면에 배치되고 상기 제1 비아 파트(121)의 상면과 접촉하는 제1-1 패드(122)를 포함한다. 상기 제1-1 패드(122)가 가지는 폭은 상기 제1 비아 파트(121)의 상면이 가지는 폭과 동일할 수 있다. The
또한, 상기 제1 패드(122, 123a)는 상기 제1 절연층(111)의 하면에 배치되고 상기 제1 비아 파트(121)의 하면과 접촉하는 제1-2 패드(123a)를 포함한다. 상기 제1-2 패드(123a)가 가지는 폭은 상기 제1 비아 파트(121)의 하면이 가지는 폭과 동일할 수 있다. In addition, the
즉, 도 2에서의 제1-2 패드(123)는 상기 제1 비아 파트(121)의 상면이 가지는 폭과, 상기 제1-1 패드(122)가 가지는 폭과 동일하였다.That is, the width of the first-
이와 다르게, 도 11에서의 제2 실시 예에 따른 제1-2 패드(123)의 폭은 상기 제1 비아 파트(121)의 하면이 가지는 폭과, 상기 제3 비아부(140)의 제3 비아 파트(141)의 상면이 가지는 폭(W2)과 동일할 수 있다. 즉, 상기 제3 비아 홀(VH3)이 노광 및 현상 공정을 통해 형성됨에 따라, 비교 예에서 이의 형성을 위한 스토퍼 기능을 하였던 제1-2 패드(123a)의 폭을 자유롭게 조절 가능하며, 일 예로 상기 제1 비아 파트(121)의 하면과 동일한 폭을 가지도록 할 수 있다.Alternatively, the width of the 1-2
도 12는 제3 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.12 is a view showing a printed circuit board according to a third embodiment.
도 12를 참조하면, 인쇄회로기판(100B)은 절연층(110), 비아부(120b, 130b, 140b, 150, 160) 및 회로 패턴(135)을 포함한다.Referring to FIG. 12 , the printed
절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다.The insulating
비아부(120b, 130b, 140b, 150, 160)는 제1 절연층(111) 내에 배치된 제1 비아부(120b), 제2 절연층(112) 내에 배치된 제2 비아부(130b), 제3 절연층(113) 내에 배치된 제3 비아부(140b), 제4 절연층(114) 내에 배치된 제4 비아부(150) 및 제5 절연층(115) 내에 배치된 제5 비아부(160)를 포함한다.The via
여기에서, 제2 실시 예의 인쇄회로기판(100B)에서 제1 비아부(120b), 제2 비아부(130b) 및 제3 비아부(140b)를 제외한 다른 구성은 도 2에서의 제1 실시 예에 따른 인쇄회로기판(100)과 동일하며, 이에 따라 이하에서는 상기 제1 비아부(120b), 제2 비아부(130b) 및 제3 비아부(140b)에 대해서만 설명하기로 한다.Here, in the printed
제1 비아부(120b)는 제1 절연층(111) 내에 배치된 제1 비아 파트(121), 상기 제1 절연층(111)의 상면 및 하면에 배치된 제1 패드(122b, 123b)를 포함한다.The first via
상기 제1 패드(122b, 123b)는 상기 제1 절연층(111)의 상면에 배치되고 상기 제1 비아 파트(121)의 상면과 접촉하는 제1-1 패드(122b)를 포함한다. 상기 제1-1 패드(122b)가 가지는 폭은 상기 제1 비아 파트(121)의 상면이 가지는 폭보다 작을 수 있다.The
바람직하게, 상기 제1-1 패드(122b)의 폭은 제2 비아부(130b)의 제2 비아 파트(131)의 하면의 폭과 동일할 수 있다. 다시 말해서, 상기 제1-1 패드(122b)의 폭은 제1 비아 파트(121)의 하면의 폭과, 제1-2 패드(123b)의 폭과 동일한 제2 폭(W2)을 가질 수 있다.Preferably, the width of the first-
이에 따라, 제1 실시 예나 제2 실시 예에서의 제1 비아 파트(121)의 상면은 제1-1 패드(122)의 하면하고만 접촉하였으나, 제3 실시 예에서의 제1 비아 파트(121)의 상면은 상기 제2 절연층(112)의 하면과 접촉하는 제1 영역 및 상기 제1-1 패드(122b)의 접촉하는 제2 영역을 포함할 수 있다. Accordingly, the upper surface of the first via
또한, 상기 제1 패드(122b, 123b)는 상기 제1 절연층(111)의 하면에 배치되고 상기 제1 비아 파트(121)의 하면과 접촉하는 제1-2 패드(123b)를 포함한다. 상기 제1-2 패드(123b)가 가지는 폭은 상기 제1 비아 파트(121)의 하면이 가지는 폭과 동일할 수 있다. In addition, the
또한, 제2 비아부(130b)는 제2 비아 파트(131) 및 상기 제2 비아 파트(131)의 상면 위에 배치되는 제2 패드(132b)를 포함할 수 있다. 이때, 상기 제2 패드(132b)는 상기 제2 비아 파트(131)의 상면과 동일한 폭이 아닌 상기 제4 비아부(150)의 제4 비아 파트(151)의 하면 또는 상기 제2 비아 파트(131)의 하면과 동일한 폭을 가질 수 있다.In addition, the second via
또한, 제3 비아부(140b)는 제3 비아 파트(141) 및 상기 제3 비아 파트(141)의 하면 아래에 배치되는 제3 패드(142b)를 포함할 수 있다. 이때, 상기 제3 패드(142b)는 상기 제3 비아 파트(141)의 하면과 동일한 폭이 아닌 상기 제5 비아부(160)의 제5 비아 파트(161)의 상면 또는 상기 제3 비아 파트(141)의 상면과 동일한 폭을 가질 수 있다.Also, the third via
상기와 같이, 제3 실시 예에서는 제1 패드(122b, 123b), 제2 패드(132b) 및 제3 패드(142b)의 폭을 제1 폭(W1)이 아닌 제2 폭(W2)으로 조절할 수 있다.As described above, in the third embodiment, the widths of the
도 13은 제4 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.13 is a view showing a printed circuit board according to a fourth embodiment.
도 13을 참조하면, 인쇄회로기판(100C)은 절연층(110), 비아부(120c, 130c, 140c, 150c, 160c) 및 회로 패턴(135)을 포함한다.Referring to FIG. 13 , the printed
절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다.The insulating
비아부(120c, 130c, 140c, 150c, 160c)는 제1 절연층(111) 내에 배치된 제1 비아부(120c), 제2 절연층(112) 내에 배치된 제2 비아부(130c), 제3 절연층(113) 내에 배치된 제3 비아부(140c), 제4 절연층(114) 내에 배치된 제4 비아부(150c) 및 제5 절연층(115) 내에 배치된 제5 비아부(160c)를 포함한다.The via
여기에서, 제4 실시 예의 인쇄회로기판(100C)에서 비아부(120c, 130c, 140c, 150c, 160c)를 제외한 다른 구성은 도 2에서의 제1 실시 예에 따른 인쇄회로기판(100)과 동일하며, 이에 따라 이하에서는 상기 비아부(120c, 130c, 140c, 150c, 160c)에 대해서만 설명하기로 한다.Here, in the printed
제1 비아부(120c)는 제1 절연층(111) 내에 배치된 제1 비아 파트(121), 상기 제1 절연층(111)의 상면 및 하면에 배치된 제1 패드(122c, 123c)를 포함한다.The first via
상기 제1 패드(122c, 123c)는 상기 제1 절연층(111)의 상면에 배치되고 상기 제1 비아 파트(121)의 상면과 접촉하는 제1-1 패드(122c)를 포함한다. 상기 제1-1 패드(122c)가 가지는 폭은 상기 제1 비아 파트(121)의 상면이 가지는 폭보다 작을 수 있다.The
바람직하게, 상기 제1-1 패드(122c)의 폭은 제2 비아부(130c)의 제2 비아 파트(131c)의 하면의 폭보다도 작을 수 있다. 즉, 제1-1 패드(122c)의 폭은 제1 폭(W1) 및 제2 폭(W2)보다 작은 제4 폭(W4)을 가질 수 있다. Preferably, the width of the first-
이에 따라, 제1 실시 예나 제2 실시 예에서의 제1 비아 파트(121)의 상면은 제1-1 패드(122)의 하면하고만 접촉하였으나, 제4 실시 예에서의 제1 비아 파트(121)의 상면은 상기 제2 절연층(112)의 하면과 접촉하는 제1 영역, 상기 제1-1 패드(122c)의 하면 접촉하는 제2 영역 및 제2 비아 파트(131c)의 하면과 접촉하는 제3 영역을 포함할 수 있다. Accordingly, the upper surface of the first via
또한, 상기 제1 패드(122c, 123c)는 상기 제1 절연층(111)의 하면에 배치되고 상기 제1 비아 파트(121)의 하면과 접촉하는 제1-2 패드(123c)를 포함한다. 상기 제1-2 패드(123c)가 가지는 폭은 상기 제1 비아 파트(121)의 하면이 가지는 폭q보다 작을 수 있다. 즉, 상기 제1-2 패드(123c)는 제4 폭(W4)을 가질 수 있다. In addition, the
또한, 제2 비아부(130c)는 제2 비아 파트(131c) 및 상기 제2 비아 파트(131c)의 상면 위에 배치되는 제2 패드(132c)를 포함할 수 있다. 이때, 상기 제2 패드(132c)는 상기 제2 비아 파트(131c)의 상면 및 하면, 그리고 제4 비아 파트(151c)의 하면보다 작은 제4 폭(W4)을 가질 수 있다. 이에 따라, 상기 제2 비아 파트(131c)의 상면은 상기 제4 절연층(114)의 하면과 접촉하는 제1 영역, 상기 제2 패드(132c)의 하면과 접촉하는 제2 영역 및 제4 비아 파트(151c)의 하면과 접촉하는 제3 영역을 포함할 수 있다. In addition, the second via
또한, 제3 비아부(140c)는 제3 비아 파트(141c) 및 상기 제3 비아 파트(141c)의 하면 아래에 배치되는 제3 패드(142c)를 포함할 수 있다. 이때, 상기 제3 패드(142c)는 상기 제3 비아 파트(141c)의 하면 및 상면과 동일한 폭이 아닌 이보다 작은 제4 폭(W4)을 가질 수 있다. 이에 따라, 제3 비아 파트(141c)의 하면은 제5 절연층(115)과 접촉하는 제1 영역, 제3 패드(142c)와 접촉하는 제2 영역 및 제5 비아 파트(161c)와 접촉하는 제3 영역을 포함할 수 있다.Also, the third via
또한, 제4 비아부(150c)는 제4 비아 파트(151c) 및 상기 제4 비아 파트(151c)의 상면 위에 배치되는 제2 패드(152)를 포함할 수 있다. Also, the fourth via
제5 비아부(150c)는 제5 비아 파트(161c) 및 상기 제5 비아 파트(161c)의 하면 아래에 배치되는 제5 패드(162)를 포함할 수 있다The fifth via
상기와 같이, 제4 실시 예에서는 제1 패드(122c, 123c), 제2 패드(132c) 및 제3 패드(142c)의 폭을 제1 폭(W1) 및 제2 폭(W2)이 아닌 이보다 작은 제4 폭(W4)으로 조절할 수 있고, 이에 따라 이의 상측 또는 하측에 배치된 비아 파트에 의해 감싸지는 구조를 가질 수 있다.As described above, in the fourth embodiment, the widths of the
도 14은 제5 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.14 is a view showing a printed circuit board according to a fifth embodiment.
도 14를 참조하면, 인쇄회로기판(100D)은 절연층(110), 비아부(120c, 130c, 140c, 150d, 160d) 및 회로 패턴(135)을 포함한다.Referring to FIG. 14 , the printed
절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다.The insulating
비아부(120c, 130c, 140c, 150d, 160d)는 제1 절연층(111) 내에 배치된 제1 비아부(120c), 제2 절연층(112) 내에 배치된 제2 비아부(130c), 제3 절연층(113) 내에 배치된 제3 비아부(140c), 제4 절연층(114) 내에 배치된 제4 비아부(150d) 및 제5 절연층(115) 내에 배치된 제5 비아부(160d)를 포함한다.The via
여기에서, 제5 실시 예의 인쇄회로기판(100D)에서 비아부(120c, 130c, 140c, 150c, 160c)를 제외한 다른 구성은 도 13에서의 제4 실시 예에 따른 인쇄회로기판(100)과 동일하며, 이에 따라 이하에서는 상기 제4 및 제5 비아부(150d, 160d)에 대해서만 설명하기로 한다.Here, in the printed
제4 비아부(150d)는 제4 비아 파트(151c) 및 상기 제4 비아 파트(151c)의 상면 위에 배치되는 제4 패드(152d)를 포함할 수 있다. The fourth via
제5 비아부(150d)는 제5 비아 파트(161c) 및 상기 제5 비아 파트(161c)의 하면 아래에 배치되는 제5 패드(162d)를 포함할 수 있다The fifth via
이때, 상기 제4 실시 예에서의 제4 패드(152) 및 제5 패드(162)는 제1 폭(W1)을 가졌다. 이와 다르게 제5 실시 예에서의 제4 패드(152d) 및 제5 패드(162d)는 제1 폭(W1) 및 제2 폭(W2)보다 작은 제4 폭(W4)을 가지도록 할 수 있다.In this case, the
도 15는 제6 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.15 is a view showing a printed circuit board according to a sixth embodiment.
도 15를 참조하면, 인쇄회로기판(100E)은 절연층(110), 비아부(120e, 130e, 140e, 150c, 160c) 및 회로 패턴(135)을 포함한다.Referring to FIG. 15 , the printed
절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115)을 포함한다.The insulating
비아부(120e, 130e, 140e, 150, 160c)는 제1 절연층(111) 내에 배치된 제1 비아부(120e), 제2 절연층(112) 내에 배치된 제2 비아부(130e), 제3 절연층(113) 내에 배치된 제3 비아부(140e), 제4 절연층(114) 내에 배치된 제4 비아부(150c) 및 제5 절연층(115) 내에 배치된 제5 비아부(160c)를 포함한다.The via
여기에서, 제6 실시 예의 인쇄회로기판(100E)에서 비아부(120e, 130e, 140e)를 제외한 다른 구성은 도 13에서의 제4 실시 예에 따른 인쇄회로기판(100)과 동일하며, 이에 따라 이하에서는 상기 비아부(120e, 130e, 140e)에 대해서만 설명하기로 한다.Here, in the printed
제1 비아부(120e)는 제1 절연층(111) 내에 배치된 제1 비아 파트(121), 상기 제1 절연층(111)의 상면 및 하면에 배치된 제1 패드(122e, 123e)를 포함한다.The first via
이때, 이전의 실시 예에서의 제1 비아 파트 및 제1 패드들은 중심이 동일 수직선상에서 정렬되었다.In this case, the centers of the first via part and the first pads in the previous embodiment are aligned on the same vertical line.
이와 다르게, 제1 비아 파트(121)의 중심을 지나는 가상의 수직선은 상기 제1 패드(122e, 123e)의 중심을 지나는 가상의 수직선과 평행할수 있다. 예를 들어, 제1 비아 파트(121)의 중심을 지나는 가상의 수직선은 상기 제1 패드(122e, 123e)의 중심을 지나는 가상의 수직선으로부터 수평 방향으로 일정 간격 이격될 수 있다. 예를 들어, 제1 비아 파트(121)의 중심을 지나는 가상의 수직선과 상기 제1 패드(122e, 123e)의 중심을 지나는 가상의 수직선은 서로 어긋나게 배치될 수 있다.Alternatively, the virtual vertical line passing through the center of the first via
또한, 제2 비아부(130e)는 제2 비아 파트(131c) 및 상기 제2 비아 파트(131c)의 상면 위에 배치되는 제2 패드(132e)를 포함할 수 있다. 이때, 상기 제2 패드(132e)와 상기 제2 비아 파드(131c)도 상기 제1 비아부(120e)와 마찬가지로 중심이 서로 어긋나게 배치될 수 있다. Also, the second via
또한, 제3 비아부(140e)는 제3 비아 파트(141c) 및 상기 제3 비아 파트(141c)의 하면 아래에 배치되는 제3 패드(142e)를 포함할 수 있다. 이때, 상기 제3 패드(142e)와 상기 제3 비아 파트(141c)도 상기 제1 비아부(120e) 및 제2 비아부(130e)와 마찬가지로 중심이 서로 어긋나게 배치될 수 있다. Also, the third via
이때, 상기 제1 내지 제3 비아부(120e, 130e, 140e)에서 각각의 비아 파트들(121, 131c, 141c)의 중심은 하나의 동일한 수직선 상에서 정렬될 수 있다. 그리고, 상기 제1 내지 제3 비아부(120e, 130e, 140e)에서 각각의 패드들(122e, 123e, 132e, 142e)의 중심은 하나의 동일한 수직선 상에서 정렬될 수 있다. 다만, 각각의 비아 파트들(121, 131c, 141c)의 중심과 각각의 패드들(122e, 123e, 132e, 142e)의 중심은 서로 어긋나게 배치될 수 있다.In this case, the centers of the respective via
한편, 상기 제2 비아 파트(131c)의 하면은 상기 제1-1 패드(122e)의 상면과 수직 방향 내에서 적어도 20% 이상 오버랩되도록 한다. 이때, 상기 제2 비아 파트(131c)의 하면과 상기 제1-1 패드(122e)의 상면의 오버랩 영역이 20%보다 작을 경우, 상기 제1 비아부와 제2 비아부 사이의 연결 신뢰성이 낮아질 수 있다. Meanwhile, the lower surface of the second via
도 16은 제7 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.16 is a view showing a printed circuit board according to a seventh embodiment.
도 16을 참조하면, 인쇄회로기판(100F)은 절연층(110), 비아부(120f, 130f, 140f, 150f, 160f) 및 회로 패턴(135)을 포함한다.Referring to FIG. 16 , the printed
상기 비아부(120f, 130f, 140f, 150f, 160f)는 이전에 설명한 바와 같이, 각각 비아 파트 및 패드를 포함한다.As described above, the via
이때, 각각의 비아부를 구성하는 비아 파트와 패드는 중심이 하나의 동일한 수직 선상에서 정렬될 수 있다.In this case, the via part and the pad constituting each via part may be aligned on the same vertical line having one center.
다만, 이웃하는 비아부의 중심은 어긋나게 배치될 수 있다. However, the centers of the adjacent vias may be displaced.
예를 들어, 제1 비아부(120f)를 구성하는 제1 비아 파트(121) 및 제1 패드(122, 123)의 중심은 하나의 동일한 제1 수직선(CL1) 상에서 정렬될 수 있다.For example, the centers of the first via
또한, 제2 비아부(130f)를 구성하는 제2 비아 파트(131) 및 제2 패드(132)의 중심은 하나의 동일한 제2 수직선(CL2) 상에서 정렬될 수 있다.Also, the centers of the second via
다만 상기 제1 수직선(CL1)과 제2 수직선(CL2)은 수평 방향 내에서 일정 간격 이격될 수 있다. However, the first vertical line CL1 and the second vertical line CL2 may be spaced apart from each other by a predetermined interval in the horizontal direction.
실시 예에 의하면, 다층 구조를 가지는 인쇄회로기판에서, 상호 연결된 각각의 비아부는 절연층을 관통하는 비아 파트와 상기 비아 파트의 일면 상에 배치된 패드를 포함한다. 이때, 실시 예에서의 인쇄회로기판은 상기 패드의 폭이 상기 비아 파트의 상기 일면의 폭보다 크지 않도록 한다. 다시 말해서, 상기 인쇄회로기판에 포함된 각각의 비아부는 패드의 폭이 비아 파트의 일면의 폭과 동일하거나 작을 수 있다. According to an embodiment, in a printed circuit board having a multilayer structure, each via portion interconnected includes a via part penetrating an insulating layer and a pad disposed on one surface of the via part. In this case, in the printed circuit board according to the embodiment, the width of the pad is not greater than the width of the one surface of the via part. In other words, the width of each via part included in the printed circuit board may be equal to or smaller than the width of one surface of the via part.
이에 따르면, 실시 예에서의 인쇄회로기판은 복수의 비아부 사이의 이격 거리를 증가시킬 수 있으며, 이에 따른 회로 패턴의 파인 패턴 구현에 용이하여 회로 밀집도를 높일 수 있다. According to this, the printed circuit board according to the embodiment may increase the separation distance between the plurality of via portions, and thus, it is easy to implement a fine pattern of the circuit pattern, thereby increasing the circuit density.
또한, 실시 예에서는 비아부의 디자인 변경에 따라 전체적인 인쇄회로기판의 디자인 자유도를 향상시킬 수 있으며, 이에 따른 파인 패턴 구현 및 기판 신뢰성을 확보할 수 있다.In addition, in the embodiment, the design freedom of the printed circuit board as a whole can be improved according to the design change of the via part, and thus fine pattern implementation and board reliability can be secured.
또한, 실시 예에서는 수직 방향 내에서 상호 직접 연결되는 비아부의 중심이 동일 수직 선상에서 정렬되도록 배치할 수 있으며, 이와 다르게 서로 어긋나도록 지그재그로 배치할 수 있다. 여기에서, 상기 정렬되거나 지그재그로 배치되는 부분은 각 비아부의 비아파트일 수 있고, 이와 다르게 각 비아부의 패드일 수 있으며, 이와 다르게 각 비아부의 비아파트 및 패드를 모두 포함할 수 있다. 이에 따르면, 비아부를 포함하는 인쇄회로기판에서 요구되는 회로 패턴의 디자인에 따라 비아부의 형상이나 위치를 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬수 있다.In addition, in the embodiment, the centers of the via portions directly connected to each other in the vertical direction may be arranged to be aligned on the same vertical line, or alternatively, may be arranged in a zigzag manner to be shifted from each other. Here, the aligned or zigzag-arranged portions may be non-apartments of respective vias, and may alternatively be pads of each via, and otherwise include both non-apartments and pads of each via. Accordingly, the shape or position of the via part can be freely changed according to the design of the circuit pattern required in the printed circuit board including the via part, and thus the degree of design freedom can be improved.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다. In the above, the embodiment has been mainly described, but this is only an example and not limiting the embodiment, and those of ordinary skill in the art to which the embodiment belongs may have several examples not illustrated above in the range that does not deviate from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.
Claims (18)
상기 제1 절연층 위에 배치된 제2 절연층;
상기 제1 절연층 내에 배치된 제1 비아부; 및
상기 제2 절연층 내에 배치된 제2 비아부;를 포함하고,
상기 제1 비아부는,
상기 제1 절연층을 관통하며 배치되는 제1 비아 파트와,
상기 제1 절연층의 상면에 배치되고, 상기 제1 비아 파트의 상면과 연결되는 제1-1 패드와,
상기 제1 절연층의 하면에 배치되고, 상기 제1 비아 파트의 하면과 연결되는 제1-2 패드를 포함하고,
상기 제2 비아부는,
상기 제2 절연층을 관통하며 배치되고, 하면이 상기 제1-1 패드의 상면과 연결되는 제2 비아 파트와,
상기 제2 절연층의 상면에 배치되고, 상기 제2 비아 파트의 상면과 연결되는 제2 패드를 포함하고,
상기 제1-1 패드는,
상기 제1 비아 파트의 상면의 폭보다 작거나 같고,
상기 제2 패드는,
상기 제2 비아 파트의 상면의 폭보다 작거나 같은
인쇄회로기판.a first insulating layer;
a second insulating layer disposed over the first insulating layer;
a first via portion disposed in the first insulating layer; and
a second via portion disposed in the second insulating layer;
The first via part,
a first via part passing through the first insulating layer;
a 1-1 pad disposed on the upper surface of the first insulating layer and connected to the upper surface of the first via part;
and first and second pads disposed on a lower surface of the first insulating layer and connected to a lower surface of the first via part;
The second via part,
a second via part passing through the second insulating layer and having a lower surface connected to the upper surface of the 1-1 pad;
a second pad disposed on the upper surface of the second insulating layer and connected to the upper surface of the second via part;
The 1-1 pad,
less than or equal to the width of the upper surface of the first via part;
The second pad,
less than or equal to the width of the upper surface of the second via part
printed circuit board.
상기 제1 비아 파트 및 상기 제2 비아 파트 각각은,
제1 폭을 가지는 상면과,
상기 제1 폭보다 작은 제2 폭을 가지는 하면을 포함하는
인쇄회로기판.According to claim 1,
each of the first via part and the second via part,
an upper surface having a first width;
including a lower surface having a second width smaller than the first width
printed circuit board.
상기 제1-1 패드 및 상기 제2 패드 각각은,
상기 제1 폭 또는 상기 제2 폭보다 작은 제3 폭을 가지는
인쇄회로기판.3. The method of claim 2,
Each of the 1-1 pad and the second pad,
having a third width smaller than the first width or the second width
printed circuit board.
상기 제1 비아 파트의 상면은,
상기 제2 절연층의 하면과 접촉하는 제1 영역과,
상기 제2 패드의 하면과 접촉하는 제2 영역을 포함하는
인쇄회로기판.4. The method of claim 3,
A top surface of the first via part is
a first region in contact with a lower surface of the second insulating layer;
and a second region in contact with a lower surface of the second pad.
printed circuit board.
상기 제1 비아 파트의 상면은,
상기 제2 비아 파트의 상면과 접촉하는 제3 영역을 포함하는
인쇄회로기판. 5. The method of claim 4,
A top surface of the first via part is
and a third region in contact with an upper surface of the second via part.
printed circuit board.
상기 제1 절연층 아래에 배치된 제3 절연층; 및
상기 제3 절연층 내에 배치된 제3 비아부를 포함하고,
상기 제3 비아부는,
상기 제3 절연층의 하면에 배치된 제3 패드와,
상기 제3 절연층 내에 배치되고, 하면이 상기 제3 패드의 상면과 연결되고, 상면이 상기 제1-2 패드와 연결되는 제3 비아 파트를 포함하는
인쇄회로기판.4. The method of claim 3,
a third insulating layer disposed under the first insulating layer; and
a third via portion disposed in the third insulating layer;
The third via part,
a third pad disposed on a lower surface of the third insulating layer;
a third via part disposed in the third insulating layer, a lower surface connected to the upper surface of the third pad, and a third via part having an upper surface connected to the first-second pad
printed circuit board.
상기 제1-2 패드는,
상기 제2 폭 또는 상기 제2 폭보다 작은 제3 폭을 가지는
인쇄회로기판.7. The method of claim 6,
The 1-2 pad,
the second width or a third width smaller than the second width;
printed circuit board.
상기 제1 비아 파트의 하면은,
상기 제3 절연층의 상면과 접촉하는 제1 영역과,
상기 제3 패드의 상면과 접촉하는 제2 영역과,
상기 제3 비아 파트의 상면과 접촉하는 제3 영역을 포함하는
인쇄회로기판.8. The method of claim 7,
A lower surface of the first via part,
a first region in contact with an upper surface of the third insulating layer;
a second region in contact with the upper surface of the third pad;
and a third region in contact with an upper surface of the third via part.
printed circuit board.
상기 제2 절연층 및 상기 제3 절연층은 광 경화성 수지(PID:Photoimageable dielectics)를 포함하는
인쇄회로기판.7. The method of claim 6,
The second insulating layer and the third insulating layer include a photo-curable resin (PID: Photoimageable dielectics)
printed circuit board.
상기 제1 절연층은 열 경화성 수지를 포함하는
인쇄회로기판.10. The method of claim 9,
The first insulating layer includes a thermosetting resin
printed circuit board.
상기 제1-1 패드, 상기 제1-2 패드, 상기 제1 비아 파트, 상기 제2 비아 파트, 상기 제2 패드, 상기 제3 비아 파트 및 상기 제3 패드의 각각의 중심은 하나의 동일한 수직선 상에서 정렬되는
인쇄회로기판.7. The method of claim 6,
Each center of the 1-1 pad, the 1-2 pad, the first via part, the second via part, the second pad, the third via part, and the third pad has one and the same vertical line. sorted on
printed circuit board.
상기 제1 절연층에 제1 비아 홀을 형성하는 단계;
상기 제1 절연층에 상기 제1 비아 홀을 채우는 제1 비아부를 형성하는 단계;
상기 제1 절연층의 상면 위에 제2 절연층을 형성하고, 상기 제1 절연층의 하면 아래에 제3 절연층을 형성하는 단계;
상기 제2 절연층에 제2 비아 홀을 형성하고, 상기 제3 절연층에 제3 비아 홀을 형성하는 단계;
상기 제2 절연층에 상기 제2 비아 홀을 채우는 제2 비아부를 형성하고, 상기 제3 절연층에 상기 제3 비아 홀을 채우는 제3 비아부를 형성하는 단계를 포함하고,
상기 제1 비아부는,
상기 제1 절연층을 관통하며 배치되는 제1 비아 파트와,
상기 제1 절연층의 상면에 배치되고, 상기 제1 비아 파트의 상면과 연결되는 제1-1 패드와,
상기 제1 절연층의 하면에 배치되고, 상기 제1 비아 파트의 하면과 연결되는 제1-2 패드를 포함하고,
상기 제2 비아부는,
상기 제2 절연층을 관통하며 배치되고, 하면이 상기 제1-1 패드의 상면과 연결되는 제2 비아 파트와,
상기 제2 절연층의 상면에 배치되고, 상기 제2 비아 파트의 상면과 연결되는 제2 패드를 포함하고,
상기 제3 비아부는,
상기 제3 절연층의 하면에 배치된 제3 패드와,
상기 제3 절연층 내에 배치되고, 하면이 상기 제3 패드의 상면과 연결되고, 상면이 상기 제1-2 패드와 연결되는 제3 비아 파트를 포함하며,
상기 제1-1 패드는,
상기 제1 비아 파트의 상면의 폭보다 작거나 같고,
상기 제2 패드는,
상기 제2 비아 파트의 상면의 폭보다 작거나 같으며,
상기 제3 패드는,
상기 제3 비아 파트의 하면의 폭보다 작거나 같은
인쇄회로기판의 제조 방법.preparing a first insulating layer;
forming a first via hole in the first insulating layer;
forming a first via portion filling the first via hole in the first insulating layer;
forming a second insulating layer on an upper surface of the first insulating layer and forming a third insulating layer below the lower surface of the first insulating layer;
forming a second via hole in the second insulating layer and forming a third via hole in the third insulating layer;
forming a second via part filling the second via hole in the second insulating layer and forming a third via part filling the third via hole in the third insulating layer;
The first via part,
a first via part passing through the first insulating layer;
a 1-1 pad disposed on the upper surface of the first insulating layer and connected to the upper surface of the first via part;
and first and second pads disposed on a lower surface of the first insulating layer and connected to a lower surface of the first via part;
The second via part,
a second via part passing through the second insulating layer and having a lower surface connected to the upper surface of the 1-1 pad;
a second pad disposed on the upper surface of the second insulating layer and connected to the upper surface of the second via part;
The third via part,
a third pad disposed on a lower surface of the third insulating layer;
a third via part disposed in the third insulating layer, a lower surface connected to an upper surface of the third pad, and a third via part having an upper surface connected to the first-2 pads;
The 1-1 pad,
less than or equal to the width of the upper surface of the first via part;
The second pad,
less than or equal to the width of the upper surface of the second via part;
The third pad,
It is smaller than or equal to the width of the lower surface of the third via part.
A method for manufacturing a printed circuit board.
상기 제1 비아 파트 및 상기 제2 비아 파트 각각은,
제1 폭을 가지는 상면과,
상기 제1 폭보다 작은 제2 폭을 가지는 하면을 포함하고,
상기 제3 비아 파트는,
상기 제2 폭을 가지는 상면과,
상기 제1 폭을 가지는 하면을 포함하는
인쇄회로기판의 제조 방법.13. The method of claim 12,
each of the first via part and the second via part,
an upper surface having a first width;
Including a lower surface having a second width smaller than the first width,
The third via part is
an upper surface having the second width;
including a lower surface having the first width
A method for manufacturing a printed circuit board.
상기 제1-1 패드 및 상기 제2 패드 각각은,
상기 제1 폭 또는 상기 제2 폭보다 작은 제3 폭을 가지고,
상기 제1-2 패드는,
상기 제2 폭 또는 상기 제2 폭보다 작은 제3 폭을 가지는
인쇄회로기판의 제조 방법.14. The method of claim 13,
Each of the 1-1 pad and the second pad,
having a third width smaller than the first width or the second width;
The 1-2 pad,
the second width or a third width smaller than the second width;
A method for manufacturing a printed circuit board.
상기 제1 비아 파트의 상면은,
상기 제2 절연층의 하면과 접촉하는 제1 영역과,
상기 제2 패드의 하면과 접촉하는 제2 영역과,
상기 제2 비아 파트의 상면과 접촉하는 제3 영역을 포함하는
인쇄회로기판의 제조 방법. 15. The method of claim 14,
A top surface of the first via part is
a first region in contact with a lower surface of the second insulating layer;
a second region in contact with a lower surface of the second pad;
and a third region in contact with an upper surface of the second via part.
A method for manufacturing a printed circuit board.
상기 제1 비아 파트의 하면은,
상기 제3 절연층의 상면과 접촉하는 제1 영역과,
상기 제3 패드의 상면과 접촉하는 제2 영역과,
상기 제3 비아 파트의 상면과 접촉하는 제3 영역을 포함하는
인쇄회로기판의 제조 방법.15. The method of claim 14,
A lower surface of the first via part,
a first region in contact with an upper surface of the third insulating layer;
a second region in contact with the upper surface of the third pad;
and a third region in contact with an upper surface of the third via part.
A method for manufacturing a printed circuit board.
상기 제2 절연층 및 상기 제3 절연층은 광 경화성 수지(PID:Photoimageable dielectics)를 포함하고,
상기 제1 절연층은 열 경화성 수지를 포함하는
인쇄회로기판의 제조 방법.17. The method of claim 16,
The second insulating layer and the third insulating layer include a photo-curable resin (PID: Photoimageable dielectics),
The first insulating layer includes a thermosetting resin
A method for manufacturing a printed circuit board.
상기 제1-1 패드, 상기 제1-2 패드, 상기 제1 비아 파트, 상기 제2 비아 파트, 상기 제2 패드, 상기 제3 비아 파트 및 상기 제3 패드의 각각의 중심은 하나의 동일한 수직선 상에서 정렬되는
인쇄회로기판의 제조 방법.13. The method of claim 12,
Each center of the 1-1 pad, the 1-2 pad, the first via part, the second via part, the second pad, the third via part, and the third pad has one and the same vertical line. sorted on
A method for manufacturing a printed circuit board.
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KR1020190159974A KR20210070012A (en) | 2019-12-04 | 2019-12-04 | Printed circuit board and mehod of manufacturing thereof |
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WO2023043188A1 (en) * | 2021-09-16 | 2023-03-23 | 엘지이노텍 주식회사 | Circuit board and semiconductor package comprising same |
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