KR20220085274A

KR20220085274A - Circuit board and mehod of manufacturing thereof

Info

Publication number: KR20220085274A
Application number: KR1020200175207A
Authority: KR
Inventors: 유재현
Original assignee: 엘지이노텍 주식회사
Priority date: 2020-12-15
Filing date: 2020-12-15
Publication date: 2022-06-22

Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 상면 위에 배치된 제1 회로 패턴; 상기 제1 회로 패턴을 덮으며 상기 제1 절연층의 상면 위에 배치되고, 상면에 리세스가 형성된 제2 절연층; 상기 제2 절연층의 상기 리세스 내에 배치된 제2 회로 패턴; 및 상기 제2 절연층 내에 배치되고, 상기 제1 회로 패턴과 상기 제2 회로 패턴을 연결하는 비아를 포함하고, 상기 제2 절연층은, 상기 제1 절연층의 상면 위에 배치되고, 상기 비아가 형성된 제2-1 절연층과, 상기 제2-1 절연층의 상면 위에 배치되고, 상기 리세스가 형성된 제2-2 절연층을 포함하고, 상기 제2-2 절연층의 두께는 상기 제2 회로 패턴의 두께보다 크다.A circuit board according to an embodiment includes a first insulating layer; a first circuit pattern disposed on an upper surface of the first insulating layer; a second insulating layer covering the first circuit pattern and disposed on an upper surface of the first insulating layer, the second insulating layer having a recess formed thereon; a second circuit pattern disposed in the recess of the second insulating layer; and a via disposed in the second insulating layer and connecting the first circuit pattern and the second circuit pattern, wherein the second insulating layer is disposed on an upper surface of the first insulating layer, the via a 2-1 insulating layer formed thereon, and a 2-2 insulating layer disposed on the upper surface of the 2-1 insulating layer and having the recess, wherein the thickness of the 2-2 insulating layer is the second greater than the thickness of the circuit pattern.

Description

Circuit board and manufacturing method thereof

실시 예는 회로기판에 관한 것으로, 특히 최외층 회로 패턴이 절연층 내에 매립된 회로기판 및 이의 제조 방법에 관한 것이다.The embodiment relates to a circuit board, and more particularly, to a circuit board in which an outermost circuit pattern is embedded in an insulating layer, and a method for manufacturing the same.

전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.As the miniaturization, weight reduction, and integration of electronic components accelerate, the line width of circuits is getting smaller. In particular, as the design rules of semiconductor chips are integrated on a nanometer scale, the circuit line width of a package board or a printed circuit board on which a semiconductor chip is mounted is reduced to several micrometers or less.

인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.In order to increase the degree of circuit integration of the printed circuit board, that is, various methods have been proposed in order to miniaturize the circuit line width. In order to prevent the loss of circuit line width in the etching step to form a pattern after copper plating, a semi-additive process (SAP) method and a modified semi-additive process (MSAP) are proposed. became

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.Thereafter, an Embedded Trace Substrate (hereinafter referred to as 'ETS') method in which copper foil is buried in an insulating layer to implement a finer circuit pattern has been used in the art. The ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.

한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5^th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.Meanwhile, recent efforts are being made to develop an improved ^5th generation (5G) communication system or a pre-5G communication system in order to meet the demand for wireless data traffic. Here, the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.

그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.And, in order to alleviate the path loss of radio waves in the ultra-high frequency band and increase the propagation distance of radio waves, in the 5G communication system, beamforming, massive MIMO, and aggregation of array antennas, etc. technologies are being developed. Considering that these frequency bands can consist of hundreds of active antennas of wavelengths, the antenna system becomes relatively large.

이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다. Since these antennas and AP modules are patterned or mounted on a printed circuit board, low loss of the printed circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.

그리고, 상기와 같은 5G 통신 시스템에 적용되는 인쇄회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다. And, the printed circuit board applied to the 5G communication system as described above is manufactured in the trend of light, thin and compact, and accordingly, the circuit pattern is gradually becoming finer.

이에 따라, 상기 미세화되어 가는 회로 패턴의 보호를 위해, 절연층 내에 회로 패턴을 매립하는 구조의 회로기판이 개발되고 있다.Accordingly, in order to protect the miniaturized circuit pattern, a circuit board having a structure in which the circuit pattern is embedded in an insulating layer has been developed.

그러나, 일반적인 임베디드 트레이스(ETS)의 경우, 최외층 회로 패턴 중 어느 한측의 최외층 회로 패턴만이 절연층 내에 매립되는 구조를 가지며, 이에 따른 비대칭 구조를 가짐에 따라 warpage 특성이 저하되는 문제점이 있다. 또한, 상기와 같은 임베디드 트레이스의 경우, 공법 특성 상 10㎛ 이하의 선폭 및 10㎛ 이하의 간격을 가지는 미세 회로 패턴의 형성에 한계가 있다.However, in the case of a general embedded trace (ETS), only the outermost circuit pattern on either side of the outermost circuit pattern has a structure in which the insulating layer is buried, and as a result, the warpage characteristic is deteriorated as it has an asymmetric structure. . In addition, in the case of the embedded trace as described above, there is a limit to the formation of a fine circuit pattern having a line width of 10 μm or less and an interval of 10 μm or less due to the characteristics of the construction method.

한편, 종래의 양면 매립형 회로 패턴을 포함하는 회로 기판의 경우, 절연층을 트렌치하여 리세스를 형성하고, 상기 리세스 내에 도금을 진행하여 매립형 회로 패턴을 형성하고 있다. 그러나, 상기와 같은 종래의 양면 매립형 회로 패턴을 포함하는 회로 기판의 경우, 유리 섬유를 포함하는 프리프레그 가공을 트렌치하기에 한계가 있고, 이에 따라 RCC나 ABF와 같은 재질에 대해서만 적용이 가능한 문제가 있다. 그리고, 상기와 같이 RCC나 ABF와 같은 재질로만 회로 기판이 제조되는 경우, 전체적인 회로 기판의 강성에 문제가 있다.On the other hand, in the case of a circuit board including a conventional double-sided buried circuit pattern, a recess is formed by trenching an insulating layer, and plating is performed in the recess to form a buried circuit pattern. However, in the case of a circuit board including a conventional double-sided buried circuit pattern as described above, there is a limitation in trenching the prepreg processing including glass fibers, and accordingly, there is a problem that can be applied only to materials such as RCC or ABF. have. In addition, when the circuit board is manufactured only with a material such as RCC or ABF as described above, there is a problem in the rigidity of the overall circuit board.

실시 예에서는 새로운 구조의 회로 기판 및 이의 제조 방법을 제공하도록 한다.In the embodiment, a circuit board having a new structure and a method of manufacturing the same are provided.

또한, 실시 예에서는 최외층의 회로패턴이 모두 절연층 내에 매립된 구조를 가지는 회로 기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a circuit board having a structure in which all circuit patterns of an outermost layer are buried in an insulating layer and a method of manufacturing the same.

또한, 실시 예에서는 최외층의 회로 패턴이 중앙의 절연층을 중심으로 상호 대칭 구조를 가지는 회로 기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a circuit board having a structure in which the circuit pattern of the outermost layer has a mutually symmetric structure with respect to the central insulating layer and a method of manufacturing the same.

또한, 실시 예에서는 유리 섬유와 회로 패턴의 상호 접촉에 의해 발생하는 신호 손실을 최소화할 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a circuit board capable of minimizing signal loss caused by mutual contact between glass fibers and a circuit pattern, and a method of manufacturing the same.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Technical tasks to be achieved in the proposed embodiment are not limited to the technical tasks mentioned above, and other technical tasks not mentioned are clear to those of ordinary skill in the art to which the proposed embodiment belongs from the description below. can be understood clearly.

또한, 상기 제2 회로 패턴의 두께는, 상기 제2-2 절연층의 두께의 70% 내지 98%의 범위를 만족한다.In addition, the thickness of the second circuit pattern satisfies the range of 70% to 98% of the thickness of the 2-2 insulating layer.

또한, 상기 제2-1 절연층은 유리 섬유를 포함하고, 상기 제2-2 절연층은 유리 섬유를 포함하지 않는다.In addition, the 2-1 insulating layer includes glass fibers, and the 2-2 insulating layer does not include glass fibers.

또한, 상기 제2 회로 패턴은, 상기 제2-1 절연층과 접촉하지 않는다.In addition, the second circuit pattern does not contact the 2-1 insulating layer.

또한, 상기 제2 회로 패턴의 상면은, 상기 제2-2 절연층의 상면과 동일 평면 상에 위치한다.In addition, an upper surface of the second circuit pattern is positioned on the same plane as an upper surface of the 2-2 insulating layer.

또한, 상기 제2 회로 패턴의 하면은, 상기 제2-2 절연층의 하면보다 높게 위치한다.In addition, a lower surface of the second circuit pattern is positioned higher than a lower surface of the second insulating layer 2-2.

또한, 상기 제1 회로 패턴의 상면에서 상기 제2-1 절연층의 상면까지의 두께는, 상기 비아의 두께보다 작다.In addition, a thickness from the upper surface of the first circuit pattern to the upper surface of the 2-1 insulating layer is smaller than the thickness of the via.

또한, 상기 비아의 상면은 상기 제2-1 절연층의 상면보다 높게 위치한다.In addition, the top surface of the via is positioned higher than the top surface of the 2-1 insulating layer.

또한, 상기 비아는, 상기 제2-1 절연층에 배치되는 제1 파트와, 상기 제2 회로 패턴과 접촉하고, 상기 제2-2 절연층에 배치되는 제2 파트를 포함한다.In addition, the via includes a first part disposed on the 2-1 insulating layer, and a second part in contact with the second circuit pattern, and disposed on the 2-2 insulating layer.

또한, 상기 제2-2 절연층은, RCC(Resin Coated Copper) 또는 ABF(Ajinomoto build up film)를 포함한다.In addition, the 2-2 insulating layer includes resin coated copper (RCC) or Ajinomoto build up film (ABF).

한편, 실시 예에 따른 회로 기판의 제조 방법은 제1 절연층을 준비하고, 상기 제1 절연층의 상면 위에 제1 회로 패턴을 형성하고, 상기 제1 절연층의 상면 위에, 유리 섬유를 포함하는 제2-1 절연층과 및 유리 섬유를 포함하지 않는 제2-2 절연층을 포함하는 제2 절연층을 적층하고, 상기 제2-2 절연층에 리세스를 형성하고, 상기 제2-1 절연층에 상기 리세스와 연결되는 비아 홀을 형성하고, 상기 비아 홀을 채우는 비아 및 상기 리세스 채우는 제2 회로 패턴을 형성하는 것을 포함하고, 상기 리세스는 상기 제2-2 절연층을 비관통하고, 상기 제2 회로 패턴의 두께는 상기 제2-2 절연층의 두께보다 작다.On the other hand, in the method of manufacturing a circuit board according to an embodiment, a first insulating layer is prepared, a first circuit pattern is formed on an upper surface of the first insulating layer, and a glass fiber is included on the upper surface of the first insulating layer. A second insulating layer including a 2-1 insulating layer and a 2-2 insulating layer not containing glass fibers is laminated, a recess is formed in the 2-2 insulating layer, and the 2-1 insulating layer is formed. forming a via hole connected to the recess in the insulating layer, forming a via filling the via hole and a second circuit pattern filling the recess, wherein the recess does not penetrate the 2-2 insulating layer and a thickness of the second circuit pattern is smaller than a thickness of the 2-2 insulating layer.

또한, 상기 비아 홀은, 상기 제2-1 절연층에 배치되는 제1 파트와, 상기 리세스와 연결되고, 상기 제2-2 절연층에 배치되는 제2 파트를 포함하고, 상기 비아는, 상기 제2-1 절연층의 상기 제1 파트 및 상기 제2-2 절연층의 상기 제2 파트 내에 각각 배치된다.The via hole may include a first part disposed on the 2-1 insulating layer and a second part connected to the recess and disposed on the 2-2 insulating layer, wherein the via includes: It is disposed in the first part of the 2-1 insulating layer and the second part of the 2-2 insulating layer, respectively.

실시 예에서는 하나의 절연층을 복수의 층으로 구분한다. 그리고, 상기 복수의 층은 서로 다른 절연 물질을 포함한다. 예를 들어, 상기 복수의 층 중 하나는 유리 섬유를 포함하고, 다른 하나는 유리 섬유를 포함하지 않는다. 그리고, 실시 예에서는 상기 유리 섬유를 포함하는 절연층에는 비아를 형성하고, 상기 유리 섬유를 포함하지 않는 절연층에는 회로 패턴을 형성한다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 용이하게 매립될 수 있도록 할 수 있다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 매립됨에 따라 이에 대한 신뢰성을 향상시킬 수 있다. 이때, 상기 회로 패턴의 두께는 상기 유리 섬유를 포함하지 않는 절연층의 두께보다 작은 두께를 가진다. 이에 따라, 실시 예에서의 상기 회로 패턴은 상기 유리 섬유를 포함하는 절연층과는 접촉하지 않는다. 따라서, 실시 예에서는 상기 회로 패턴이 상기 유리 섬유와 접촉하지 않도록 함으로써, 상기 회로 패턴에서 발생하는 신호 전송 손실을 최소화할수 있다.In an embodiment, one insulating layer is divided into a plurality of layers. In addition, the plurality of layers include different insulating materials. For example, one of the plurality of layers includes glass fibers and the other does not include glass fibers. And, in the embodiment, a via is formed in the insulating layer including the glass fiber, and a circuit pattern is formed in the insulating layer not including the glass fiber. Accordingly, in the embodiment, the circuit pattern may be easily embedded in the insulating layer. Accordingly, in the embodiment, as the circuit pattern is buried in the insulating layer, reliability thereof may be improved. In this case, the thickness of the circuit pattern is smaller than the thickness of the insulating layer not including the glass fiber. Accordingly, the circuit pattern in the embodiment does not contact the insulating layer including the glass fiber. Accordingly, in the embodiment, by preventing the circuit pattern from contacting the glass fiber, it is possible to minimize signal transmission loss occurring in the circuit pattern.

또한, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다. 즉, 실시 예에서의 회로기판에서, 회로패턴이 배치되는 부분은 낮은 유전율 및 낮은 열팽창 계수를 가지는 RCC(Resin coated copper)나 ABF 로 구성되며, 이에 따른 회로 기판의 전체적인 신뢰성을 향상시킬 수 있어 5G 통신 시스템에 적용되는 회로기판을 제공할 수 있다.In addition, even when the circuit board according to the embodiment is used for high-frequency applications, it is possible to reduce the dielectric constant of the insulating layer to reduce the transmission loss of the high-frequency signal, and to improve the thermal expansion coefficient and mechanical strength of the insulating layer, thereby improving the overall strength of the circuit board. reliability can be ensured. That is, in the circuit board according to the embodiment, the portion on which the circuit pattern is disposed is composed of resin coated copper (RCC) or ABF having a low dielectric constant and a low coefficient of thermal expansion, and thus the overall reliability of the circuit board can be improved. It is possible to provide a circuit board applied to a communication system.

도 1은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.
도 2는 도 1의 일부 영역을 확대한 도면이다.
도 3 내지 도 14는 도 1에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 15는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.1 is a view showing a circuit board according to a first embodiment.
FIG. 2 is an enlarged view of a partial area of FIG. 1 .
3 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 1 in order of process.
15 is a diagram illustrating a circuit board according to a second embodiment.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, the embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar components are assigned the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted.

이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에서 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에서 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일뿐, 첨부된 도면에 의해 본 명세서에서 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The suffixes "module" and "part" for components used in the following description are given or mixed in consideration of only the ease of writing the specification, and do not have distinct meanings or roles by themselves. In addition, in describing the embodiments disclosed in the present specification, if it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed in this specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed in the present specification is not limited by the accompanying drawings, and all changes included in the spirit and scope of the present invention , should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including an ordinal number such as 1st, 2nd, etc. may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When an element is referred to as being “connected” or “connected” to another element, it is understood that it may be directly connected or connected to the other element, but other elements may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The singular expression includes the plural expression unless the context clearly dictates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, terms such as “comprises” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 제1 실시 예에 따른 회로기판을 나타낸 도면이다.1 is a view showing a circuit board according to a first embodiment.

도 1을 참조하면, 회로기판은 제1 절연층(110), 제2 절연층(130), 제3 절연층(140)을 포함한다. 또한, 회로기판은 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150) 및 제4 회로 패턴(160)을 포함한다. 또한, 회로기판은 제1 보호층(170) 및 제2 보호층(180)을 포함한다.Referring to FIG. 1 , the circuit board includes a first insulating layer 110 , a second insulating layer 130 , and a third insulating layer 140 . In addition, the circuit board includes a first circuit pattern 115 , a second circuit pattern 120 , a third circuit pattern 150 , and a fourth circuit pattern 160 . In addition, the circuit board includes a first passivation layer 170 and a second passivation layer 180 .

도 1의 설명에 앞서, 실시 예에 따른 회로 기판은 다층 구조를 가질 수 있다. 예를 들어, 실시 예에 따른 회로 기판은 회로 패턴의 층 수를 기준으로 4층 구조를 가질 수 있다. 다만 실시 예는 이에 한정되지 않으며, 상기 회로 패턴의 층 수는 증가하거나 감소할 수 있을 것이다. 예를 들어, 실시 예에서의 회로 기판은 3층 이하의 층 수를 가질 수 있으며, 이와 다르게 5층 이상의 층 수를 가질 수도 있을 것이다.Prior to the description of FIG. 1 , the circuit board according to the embodiment may have a multilayer structure. For example, the circuit board according to the embodiment may have a four-layer structure based on the number of layers of the circuit pattern. However, the embodiment is not limited thereto, and the number of layers of the circuit pattern may increase or decrease. For example, the circuit board according to the embodiment may have a number of layers of 3 or less, or may have a number of layers of 5 or more, alternatively.

다만, 실시 예에서의 회로기판은 일반적인 ETS 공법이나 SAP, MSAP 공법이 가는 문제를 해결할 수 있도록 한다. 예를 들어, 종래의 회로기판의 양측에 배치된 최외층 회로패턴 중 적어도 하나의 최외층 회로 패턴은 절연층 위로 돌출된 구조를 가진다. 이와 다르게, 실시 예에서는 양측에 배치된 회로 패턴이 절연층 내에 모두 매립된 구조를 가지는 회로 기판을 제공하도록 한다.However, the circuit board in the embodiment allows to solve the problem of the general ETS method, SAP, and MSAP method. For example, at least one outermost circuit pattern among the outermost circuit patterns disposed on both sides of a conventional circuit board has a structure protruding above the insulating layer. Alternatively, in the embodiment, a circuit board having a structure in which circuit patterns disposed on both sides are all buried in an insulating layer is provided.

실시 예의 회로 기판은 절연층을 포함한다.The circuit board of the embodiment includes an insulating layer.

바람직하게, 상기 회로기판은 4층의 회로 패턴의 구조의 구현을 위해, 제1 절연층(110), 제2 절연층(130) 및 제3 절연층(140)을 포함할 수 있다. Preferably, the circuit board may include a first insulating layer 110 , a second insulating layer 130 , and a third insulating layer 140 to implement a structure of a four-layer circuit pattern.

상기 제1 절연층(110)은 다층 구조를 회로 기판에서, 중앙에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(110)은 코어 절연층일 수 있다. 상기 제1 절연층(110)은 유리 섬유를 포함할 수 있다. 예를 들어, 상기 제1 절연층(110)은 레진 내에 유리 섬유가 배치된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연 기판을 모두 포함할 수 있다.The first insulating layer 110 may refer to an insulating layer disposed at the center of a circuit board having a multilayer structure. The first insulating layer 110 may be a core insulating layer. The first insulating layer 110 may include glass fibers. For example, the first insulating layer 110 may have a structure in which glass fibers are disposed in a resin. However, the embodiment is not limited thereto. For example, the first insulating layer 110 is a substrate on which an electric circuit capable of changing wiring is organized, and may include a printed circuit board and an insulating substrate made of an insulating material capable of forming circuit patterns on the surface. can

예를 들어, 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(110) 및 제2 절연층(120) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.For example, the first insulating layer 110 may be rigid or flexible. For example, the first insulating layer 110 may include glass or plastic. In detail, at least one of the first insulating layer 110 and the second insulating layer 120 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (Polyimide, PI), polyethylene terephthalate (PET), propylene glycol (PPG), reinforced or flexible plastic such as polycarbonate (PC), or may include sapphire.

또한, 상기 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the first insulating layer 110 may include an optical isotropic film. For example, the first insulating layer 110 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl methacrylate (PMMA). can

또한, 상기 제1 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 제1 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.Also, the first insulating layer 110 may be bent while having a partially curved surface. That is, the first insulating layer 110 may be bent while partially having a flat surface and partially having a curved surface. In detail, the first insulating layer 110 may have a curved end at an end, or may have a surface including a random curvature, and may be bent or bent.

또한, 상기 제1 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 제1 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.In addition, the first insulating layer 110 may be a flexible substrate having a flexible characteristic. Also, the first insulating layer 110 may be a curved or bent substrate.

제2 절연층(130) 및 제3 절연층(140)은 서로 동일한 구조를 가질 수 있다. 다만, 상기 제2 절연층(130) 및 제3 절연층(140)은 상기 제1 절연층(110)과 다른 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110)은 상기 제2 절연층(130) 및 제3 절연층(140)에 대응하는 구조를 가지며 형성될 수도 있을 것이다.The second insulating layer 130 and the third insulating layer 140 may have the same structure. However, the second insulating layer 130 and the third insulating layer 140 may have different structures from the first insulating layer 110 . However, the embodiment is not limited thereto, and the first insulating layer 110 may be formed to have a structure corresponding to the second insulating layer 130 and the third insulating layer 140 .

제2 절연층(130)은 2층 구조를 가질 수 있다. The second insulating layer 130 may have a two-layer structure.

이를 위해, 상기 제2 절연층(130)은 제2-1 절연층(131) 및 제2-2 절연층(132)을 포함할 수 있다. To this end, the second insulating layer 130 may include a 2-1 insulating layer 131 and a 2-2 insulating layer 132 .

예를 들어, 상기 제2-1 절연층(131)은 상기 제1 절연층(110)의 상면에 배치될 수 있다. 그리고, 상기 제2-2 절연층(132)은 상기 제2-1 절연층(131)의 상면에 배치될 수 있다. For example, the 2-1th insulating layer 131 may be disposed on the upper surface of the first insulating layer 110 . In addition, the 2-2nd insulating layer 132 may be disposed on the upper surface of the 2-1th insulating layer 131 .

상기 제2-1 절연층(131) 및 제2-2 절연층(132)은 서로 다른 절연 물질을 포함할 수 있다. The 2-1th insulating layer 131 and the 2-2nd insulating layer 132 may include different insulating materials.

예를 들어, 상기 제2-1 절연층(131)은 유리 섬유를 포함할 수 있다. 즉, 상기 제2-1 절연층(131)은 유리 섬유를 포함하며, 이에 따라 일정 수준 이상의 강성을 가질 수 있다. 또한, 상기 제2-1 절연층(131)은 수지물 내에 유리 섬유가 함침되어 있으면서, 수지물 내에 필러가 분산되어 있을 수 있다. For example, the 2-1 insulating layer 131 may include glass fibers. That is, the 2-1 insulating layer 131 includes glass fibers, and thus may have a rigidity of a certain level or higher. In addition, in the 2-1 insulating layer 131 , glass fibers may be impregnated in a resin material, and a filler may be dispersed in the resin material.

상기 제2-1 절연층(131)은 상기 제1 절연층(110)보다 얇은 두께를 가질 수 있다. 예를 들어, 상기 제2-1 절연층(131)은 비아(추후 설명)에 대응하는 두께를 가질 수 있다. 상기 제2-1 절연층(131)은 비아를 형성하기 위한 비아 절연층이라고도 할 수 있다. 일 예로, 상기 제2-1 절연층(131)은 프리프레그를 포함할 수 있다. The second-first insulating layer 131 may have a thickness smaller than that of the first insulating layer 110 . For example, the 2-1 th insulating layer 131 may have a thickness corresponding to a via (to be described later). The 2-1 insulating layer 131 may also be referred to as a via insulating layer for forming a via. For example, the 2-1 th insulating layer 131 may include a prepreg.

상기 제2-2 절연층(132)은 상기 제2-1 절연층(131)보다 얇은 두께를 가질 수 있다. 상기 제2-2 절연층(132)는 상기 제2-1 절연층(131)와는 다르게 유리 섬유를 포함하지 않을 수 있다. 예를 들어, 상기 제2-2 절연층(132)은 수지물 내에 유리 섬유가 포함되지 않으면서, 필러가 분산된 구조를 가질 수 있다. 일 예로, 상기 제2-2 절연층(132)은 ABF(Ajinomoto build up film)로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 제2-2 절연층(132)은 RCC(Resin Coated Copper)일 수 있다. 즉, 상기 제2-2 절연층(132)은 수지물 내에 유리 섬유가 포함되지 않은 절연물질 중 어느 하나를 포함할 수 있다. 상기 제2-2 절연층(132)은 회로 패턴을 형성하기 위한 패턴 절연층이라고도 할 수 있다. The 2-2nd insulating layer 132 may have a thickness smaller than that of the 2-1th insulating layer 131 . Unlike the 2-1 insulating layer 131 , the 2-2nd insulating layer 132 may not include glass fibers. For example, the 2-2 insulating layer 132 may have a structure in which the filler is dispersed while glass fibers are not included in the resin material. For example, the 2-2 insulating layer 132 may be formed of an Ajinomoto build up film (ABF), but is not limited thereto. For example, the 2-2nd insulating layer 132 may be resin coated copper (RCC). That is, the 2-2 insulating layer 132 may include any one of insulating materials that do not contain glass fibers in a resin material. The 2-2nd insulating layer 132 may also be referred to as a pattern insulating layer for forming a circuit pattern.

상기 제2-2 절연층(132)에는 상호 일정 간격 이격되는 복수의 제1 리세스(추후 설명)가 형성될 수 있다. 상기 제1 리세스는 상기 제2-2 절연층(132)을 비관통할 수 있다. 예를 들어, 상기 제1 리세스는 상기 제2-2 절연층(132)의 두께보다 작은 깊이를 가질 수 있다. 이에 따라, 상기 제1 리세스의 바닥면은 상기 제2-2 절연층(132)의 하면보다 높게 위치할 수 있다.A plurality of first recesses (to be described later) spaced apart from each other by a predetermined distance may be formed in the 2-2nd insulating layer 132 . The first recess may not penetrate the 2-2nd insulating layer 132 . For example, the first recess may have a depth smaller than a thickness of the 2 - 2 insulating layer 132 . Accordingly, the bottom surface of the first recess may be positioned higher than the bottom surface of the 2-2nd insulating layer 132 .

상기 제2 절연층(130)에 대응하게, 상기 제3 절연층(140)도 2층 구조를 가질 수 있다. Corresponding to the second insulating layer 130 , the third insulating layer 140 may also have a two-layer structure.

이를 위해, 상기 제3 절연층(140)은 제3-1 절연층(141) 및 제3-2 절연층(142)을 포함할 수 있다. To this end, the third insulating layer 140 may include a 3-1 th insulating layer 141 and a 3-2 th insulating layer 142 .

상기 제3-1 절연층(141) 및 제3-2 절연층(142)은 서로 다른 절연 물질을 포함할 수 있다. The 3-1 th insulating layer 141 and the 3-2 th insulating layer 142 may include different insulating materials.

상기 제3-1 절연층(141)은 상기 제1 절연층(110)의 하면에 배치될 수 있다. 또한, 상기 제3-2 절연층(142)은 상기 제3-1 절연층(141)의 하면에 배치될 수 있다. The 3-1 th insulating layer 141 may be disposed on a lower surface of the first insulating layer 110 . Also, the 3-2nd insulating layer 142 may be disposed on the lower surface of the 3-1st insulating layer 141 .

상기 제3-1 절연층(141)은 유리 섬유를 포함할 수 있다. 즉, 상기 제3-1 절연층(141)은 유리 섬유를 포함하며, 이에 따라 일정 수준 이상의 강성을 가질 수 있다. 또한, 상기 제3-1 절연층(141)은 수지물 내에 유리 섬유가 함침되어 있으면서, 수지물 내에 필러가 분산되어 있을 수 있다. The third-first insulating layer 141 may include glass fibers. That is, the third-first insulating layer 141 includes glass fibers, and thus may have a rigidity of a certain level or higher. Also, in the 3-1 insulating layer 141 , glass fibers are impregnated in a resin material, and a filler may be dispersed in the resin material.

상기 제3-1 절연층(141)은 상기 제1 절연층(110)보다 얇은 두께를 가질 수 있다. 예를 들어, 상기 제3-1 절연층(141)은 비아(추후 설명)에 대응하는 두께를 가질 수 있다. 상기 제3-1 절연층(141)은 비아를 형성하기 위한 비아 절연층이라고도 할 수 있다. 일 예로, 상기 제3-1 절연층(141)은 프리프레그를 포함할 수 있다. 상기 제3-1 절연층(141)은 상기 제2-1 절연층(131)과 동일한 두께를 가질 수 있다.The 3-1 th insulating layer 141 may have a thickness smaller than that of the first insulating layer 110 . For example, the 3-1 th insulating layer 141 may have a thickness corresponding to a via (to be described later). The 3-1 th insulating layer 141 may also be referred to as a via insulating layer for forming vias. As an example, the 3-1 th insulating layer 141 may include a prepreg. The 3-1 th insulating layer 141 may have the same thickness as the 2-1 th insulating layer 131 .

상기 제3-2 절연층(142)은 상기 제3-1 절연층(141)보다 얇은 두께를 가질 수 있다. 상기 제3-2 절연층(142)는 상기 제3-1 절연층(141)와는 다르게 유리 섬유를 포함하지 않을 수 있다. 예를 들어, 상기 제3-2 절연층(142)은 수지물 내에 유리 섬유가 포함되지 않으면서, 필러가 분산된 구조를 가질 수 있다. 일 예로, 상기 제3-2 절연층(142)은 ABF(Ajinomoto build up film)로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 제3-2 절연층(142)은 RCC(Resin Coated Copper)일 수 있다. 즉, 상기 제3-2 절연층(432)은 수지물 내에 유리 섬유가 포함되지 않은 절연물질 중 어느 하나를 포함할 수 있다. 상기 제3-2 절연층(142)은 회로 패턴을 형성하기 위한 패턴 절연층이라고도 할 수 있다. The 3-2nd insulating layer 142 may have a thinner thickness than the 3-1st insulating layer 141 . The 3-2nd insulating layer 142 may not include glass fibers, unlike the 3-1st insulating layer 141 . For example, the 3-2 insulating layer 142 may have a structure in which the filler is dispersed while glass fibers are not included in the resin material. For example, the 3-2 insulating layer 142 may be formed of an Ajinomoto build up film (ABF), but is not limited thereto. For example, the 3-2nd insulating layer 142 may be resin coated copper (RCC). That is, the 3-2 insulating layer 432 may include any one of insulating materials that do not contain glass fibers in a resin material. The 3-2 insulating layer 142 may also be referred to as a pattern insulating layer for forming a circuit pattern.

상기 제3-2 절연층(142)에는 상호 일정 간격 이격되는 복수의 제2 리세스(추후 설명)가 형성될 수 있다. 상기 제2 리세스는 상기 제3-2 절연층(142)을 비관통할 수 있다. 예를 들어, 상기 제2 리세스는 상기 제3-2 절연층(142)의 두께보다 작은 깊이를 가질 수 있다. 이에 따라, 상기 제2 리세스의 상면은 상기 제3-2 절층(142)의 상면보다 낮게 위치할 수 있다.A plurality of second recesses (to be described later) spaced apart from each other by a predetermined distance may be formed in the 3-2nd insulating layer 142 . The second recess may not pass through the 3 - 2 insulating layer 142 . For example, the second recess may have a depth smaller than a thickness of the 3 - 2 insulating layer 142 . Accordingly, the upper surface of the second recess may be positioned lower than the upper surface of the 3-2 cut-off layer 142 .

상기와 같이, 실시 예에서는 하나의 절연층을 2층으로 구성하고, 상기 2층의 절연층에 각각 비아 및 회로 패턴을 형성할 수 있도록 한다. 이에 대해 구체적으로 설명하기로 한다.As described above, in the embodiment, one insulating layer is composed of two layers, and a via and a circuit pattern can be formed in each of the two insulating layers. This will be described in detail.

상기 제1 절연층(110), 제2 절연층(130) 및 제3 절연층(140)의 표면에는 각각 회로 패턴이 형성될 수 있다.Circuit patterns may be formed on the surfaces of the first insulating layer 110 , the second insulating layer 130 , and the third insulating layer 140 , respectively.

예를 들어, 상기 제1 절연층(110)의 상면에는 제1 회로 패턴(115)이 형성될 수 있다. 예를 들어, 상기 제1 절연층(110)의 하면에는 제2 회로 패턴(120)이 형성될 수 있다. 예를 들어, 상기 제2 절연층(130)의 상면에는 제3 회로 패턴(150)이 형성될 수 있다. 예를 들어, 상기 제3 절연층(140)의 하면에는 제4 회로 패턴(160)이 형성될 수 있다.For example, a first circuit pattern 115 may be formed on the upper surface of the first insulating layer 110 . For example, a second circuit pattern 120 may be formed on a lower surface of the first insulating layer 110 . For example, a third circuit pattern 150 may be formed on the upper surface of the second insulating layer 130 . For example, a fourth circuit pattern 160 may be formed on a lower surface of the third insulating layer 140 .

한편, 상기 제3 회로 패턴(150)은 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제3 회로 패턴(150)은 2층 구조를 가질 수 있다. 예를 들어, 상기 제3 회로 패턴(150)은 상기 제2-2 절연층(132)의 제1 리세스의 내벽에 형성된 제1-1 도금층(151)과, 상기 제1-1 도금층(151) 내에 상기 제1 리세스의 내부를 채우며 형성되는 제1-2 도금층(152)을 포함할 수 있다. 상기 제1-1 도금층(151)은 화학동도금층일 수 있다. 예를 들어, 상기 제1-1 도금층(151)은 무전해 도금층일 수 있다. 예를 들어, 상기 제1-1 도금층(151)은 상기 제1-2 도금층(152)의 전해 도금을 위해 형성되는 시드층일 수 있다. 상기 제1-1 도금층(151)은 상기 제1-2 도금층(152)의 상면을 제외한 하면 및 측면을 둘러싸며 형성될 수 있다. 상기 제1-2 도금층(152)은 상기 제1-1 도금층(151)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 이와 같은 상기 제3 회로 패턴(150)의 상면은 상기 제2 절연층(130)의 상면과 동일 평면 상에 위치할 수 있다. 바람직하게, 상기 제3 회로 패턴(150)의 상면은 상기 제2 절연층(130)을 구성하는 제2-2 절연층(132)의 상면과 동일 평면 상에 위치할 수 있다.Meanwhile, the third circuit pattern 150 may have a plurality of layer structures. For example, the third circuit pattern 150 may have a two-layer structure. For example, the third circuit pattern 150 includes the 1-1 plating layer 151 formed on the inner wall of the first recess of the 2-2 insulating layer 132 and the 1-1 plating layer 151 . ) may include a 1-2 plated layer 152 formed while filling the inside of the first recess. The 1-1 plating layer 151 may be a chemical copper plating layer. For example, the 1-1 plating layer 151 may be an electroless plating layer. For example, the 1-1 plating layer 151 may be a seed layer formed for electrolytic plating of the 1-2 th plating layer 152 . The 1-1 plating layer 151 may be formed to surround the lower surface and side surfaces of the 1-2 plating layer 152 except for the upper surface. The 1-2 plated layer 152 may be an electrolytic plated layer formed by electrolytic plating the 1-1 plated layer 151 as a seed layer. The top surface of the third circuit pattern 150 may be located on the same plane as the top surface of the second insulating layer 130 . Preferably, the top surface of the third circuit pattern 150 may be located on the same plane as the top surface of the 2-2nd insulating layer 132 constituting the second insulating layer 130 .

이에 대응하게, 상기 제4 회로 패턴(160)은 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제4 회로 패턴(160)은 2층 구조를 가질 수 있다. 예를 들어, 상기 제4 회로 패턴(160)은 상기 제3-2 절연층(142)의 제2 리세스의 내벽에 형성된 제2-1 도금층(161)과, 상기 제2-1 도금층(161) 내에 상기 제2 리세스의 내부를 채우며 형성되는 제2-2 도금층(162)을 포함할 수 있다. 상기 제2-1 도금층(161)은 화학동도금층일 수 있다. 예를 들어, 상기 제2-1 도금층(161)은 무전해 도금층일 수 있다. 예를 들어, 상기 제2-1 도금층(161)은 상기 제2-2 도금층(162)의 전해 도금을 위해 형성되는 시드층일 수 있다. 상기 제2-1 도금층(161)은 상기 제2-2 도금층(162)의 상면을 제외한 하면 및 측면을 둘러싸며 형성될 수 있다. 상기 제2-2 도금층(162)은 상기 제2-1 도금층(161)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 이와 같은, 상기 제4 회로 패턴(160)의 하면은 상기 제3 절연층(140)의 하면과 동일 평면 상에 위치할 수 있다. 바람직하게, 상기 제4 회로 패턴(160)의 하면은 상기 제3 절연층(140) 중 제3-2 절연층(142)의 하면과 동일 평면 상에 위치할 수 있다.Correspondingly, the fourth circuit pattern 160 may have a plurality of layer structures. For example, the fourth circuit pattern 160 may have a two-layer structure. For example, the fourth circuit pattern 160 may include a 2-1 plating layer 161 and a 2-1 plating layer 161 formed on an inner wall of the second recess of the 3-2 insulating layer 142 . ) may include a 2-2 plating layer 162 formed while filling the inside of the second recess. The 2-1 plating layer 161 may be a chemical copper plating layer. For example, the 2-1 plating layer 161 may be an electroless plating layer. For example, the 2-1 plated layer 161 may be a seed layer formed for electrolytic plating of the 2-2 th plated layer 162 . The 2-1 plating layer 161 may be formed to surround the lower surface and side surfaces of the 2-2 plating layer 162 except for the upper surface. The 2-2 plating layer 162 may be an electrolytic plating layer formed by electrolytic plating the 2-1 plating layer 161 as a seed layer. As such, the lower surface of the fourth circuit pattern 160 may be positioned on the same plane as the lower surface of the third insulating layer 140 . Preferably, the lower surface of the fourth circuit pattern 160 may be located on the same plane as the lower surface of the third insulating layer 142 of the third insulating layer 140 .

상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질을 포함할 수 있다. 상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 미세 회로 패턴일 수 있다. 예를 들어, 상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 선폭이 10㎛ 이하이고, 패턴들 사이의 간격이 10㎛이하인 미세 회로 패턴을 포함할 수 있다. 이에 따라, 제3 회로 패턴(150) 및 제4 회로 패턴(160)이 제2 절연층(130) 및 제3 절연층(140)으로부터 돌출된 구조를 가지는 경우, 외부 요인으로부터 상기 미세 회로 패턴에 충격이 가해질 수 있고, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제3 회로 패턴(150) 및 제4 회로 패턴(160)이 제2 절연층(130) 및 제3 절연층(140) 내에 각각 매립된 구조를 가지도록 한다. The first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 are wires that transmit electrical signals, and may include a metal material having high electrical conductivity. can The first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 may be fine circuit patterns. For example, the first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 have a line width of 10 μm or less, and an interval between the patterns It may include a fine circuit pattern of 10 μm or less. Accordingly, when the third circuit pattern 150 and the fourth circuit pattern 160 have a structure protruding from the second insulating layer 130 and the third insulating layer 140 , the fine circuit pattern is affected by external factors. Impacts may be applied, which may result in reliability issues. Accordingly, in the embodiment, the third circuit pattern 150 and the fourth circuit pattern 160 are respectively buried in the second insulating layer 130 and the third insulating layer 140 .

나아가, 실시 예에서는 상기 제3 회로 패턴(150) 및 제4 회로 패턴(160)의 신뢰성을 높일 수 있도록 한다. 여기에서, 신뢰성이란, 제3 회로 패턴(150) 및 제4 회로 패턴(160)에 의한 전송 신호의 손실을 최소화하는 것을 의미할 수 있다. Furthermore, in the embodiment, the reliability of the third circuit pattern 150 and the fourth circuit pattern 160 can be increased. Here, reliability may mean minimizing loss of a transmission signal due to the third circuit pattern 150 and the fourth circuit pattern 160 .

이를 위해, 제3 회로 패턴(150)은 상기 제2 절연층(130)을 구성하는 유리 섬유과 비접촉할 수 있다. 예를 들어, 상기 제3 회로 패턴(150)은 제2 절연층(130) 중 유리 섬유를 포함하는 제2-1 절연층(131)과 비접촉할 수 있다. 이를 위해, 상기 제3 회로 패턴(150)은 상기 제2 절연층(130) 중 상기 제2-2 절연층(132)에 선택적으로 형성될 수 있다. To this end, the third circuit pattern 150 may be non-contact with the glass fibers constituting the second insulating layer 130 . For example, the third circuit pattern 150 may be non-contact with the second insulating layer 131 including glass fibers among the second insulating layers 130 . To this end, the third circuit pattern 150 may be selectively formed on the 2-2 insulating layer 132 of the second insulating layer 130 .

또한, 상기 제4 회로 패턴(160)은 상기 제3 절연층(140)을 구성하는 유리 섬유와 비접촉할 수 있다. 예를 들어, 상기 제4 회로 패턴(160)은 상기 제3 절연층(140) 중 유리 섬유를 포함하는 제3-1 절연층(141)과 비접촉할 수 있다. 이를 위해, 상기 제4 회로 패턴(160)은 상기 제3 절연층(140) 중 상기 제3-2 절연층(142)에 선택적으로 형성될 수 있다. In addition, the fourth circuit pattern 160 may not contact the glass fibers constituting the third insulating layer 140 . For example, the fourth circuit pattern 160 may be non-contact with the 3-1 insulating layer 141 including glass fibers among the third insulating layers 140 . To this end, the fourth circuit pattern 160 may be selectively formed on the 3-2 insulating layer 142 of the third insulating layer 140 .

상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(115), 제2 회로 패턴(120), 제3 회로 패턴(150), 제4 회로 패턴(160)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다. The first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 are gold (Au), silver (Ag), platinum (Pt), titanium ( Ti), tin (Sn), copper (Cu), and zinc (Zn) may be formed of at least one metal material. In addition, the first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 have excellent bonding strength of gold (Au), silver (Ag), platinum ( Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of. Preferably, the first circuit pattern 115 , the second circuit pattern 120 , the third circuit pattern 150 , and the fourth circuit pattern 160 are formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive. can be

한편, 상기 제1 절연층(110), 제2 절연층(130) 및 제3 절연층(140) 내에는 비아가 형성될 수 있다. 상기 비아는 각각의 절연층 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 전기적으로 연결할 수 있다.Meanwhile, vias may be formed in the first insulating layer 110 , the second insulating layer 130 , and the third insulating layer 140 . The vias are disposed in each insulating layer, and thus may electrically connect circuit patterns disposed in different layers.

상기 제1 절연층(110)에는 제1 비아(V1)가 형성될 수 있다. 상기 제1 비아(V1)은 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴(115)과 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴(120)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 비아(V1)의 일단은 상기 제1 회로 패턴(115)의 하면과 접촉하고, 타단은 상기 제2 회로 패턴(120)의 상면과 직접 접촉할 수 있다.A first via V1 may be formed in the first insulating layer 110 . The first via V1 connects a first circuit pattern 115 disposed on an upper surface of the first insulating layer 110 and a second circuit pattern 120 disposed on a lower surface of the first insulating layer 110 . It can be electrically connected. For example, one end of the first via V1 may contact the lower surface of the first circuit pattern 115 , and the other end may directly contact the upper surface of the second circuit pattern 120 .

상기 제2 절연층(130) 내에는 제2 비아(V2)가 형성될 수 있다. 상기 제2 비아(V2)는 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴(115)과, 상기 제2 절연층(130)의 상면에 매립된 제3 회로 패턴(150)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 비아(V2)의 일단은 상기 제1 회로 패턴(115)의 상면과 직접 접촉하고, 타단은 상기 제3 회로 패턴(150)의 하면과 직접 접촉할 수 있다.A second via V2 may be formed in the second insulating layer 130 . The second via V2 includes a first circuit pattern 115 disposed on the upper surface of the first insulating layer 110 and a third circuit pattern 150 buried on the upper surface of the second insulating layer 130 . can be electrically connected. For example, one end of the second via V2 may directly contact the upper surface of the first circuit pattern 115 , and the other end may directly contact the lower surface of the third circuit pattern 150 .

상기 제3 절연층(140) 내에는 제3 비아(V3)가 형성될 수 있다. 상기 제3 비아(V3)는 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴(120)과, 상기 제3 절연층(140)의 하면에 매립된 제4 회로 패턴(160)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 비아(V3)의 일단은 상기 제2 회로 패턴(120)의 하면과 접촉하고, 타단은 상기 제4 회로 패턴(160)의 상면과 직접 접촉할 수 있다. A third via V3 may be formed in the third insulating layer 140 . The third via V3 includes a second circuit pattern 120 disposed on a lower surface of the first insulating layer 110 and a fourth circuit pattern 160 buried on a lower surface of the third insulating layer 140 . can be electrically connected. For example, one end of the third via V3 may contact the lower surface of the second circuit pattern 120 , and the other end may directly contact the upper surface of the fourth circuit pattern 160 .

상기 제2 비아(V2)의 두께는 상기 제2 절연층(130) 중 상기 제2-1 절연층(131)의 두께보다 클 수 있다. 여기에서, 상기 제2-1 절연층(131)의 두께는 상기 제1 회로 패턴(115)의 상면에서부터 상기 제2-1 절연층(131)의 상면까지의 두께를 의미할 수 있다. 이에 따라, 상기 제2 비아(V2)의 상면은 상기 제2-1 절연층(131)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제2 비아(V2)의 적어도 일부는 상기 제2-2 절연층(132) 내에 배치될 수 있다. 예를 들어, 상기 제2 비아(V2)를 형성하는 비아 홀(미도시)은 상기 제2-1 절연층(131)에 형성되는 제1 파트와, 상기 제2-2 절연층(132)에 형성되는 제2 파트를 포함할 수 있다. 따라서, 상기 제2 비아(V2)의 일부는 상기 제2-1 절연층(131) 내에 위치하고, 나머지 일부는 상기 제2-2 절연층(132) 내에 위치할 수 있다.A thickness of the second via V2 may be greater than a thickness of the second insulating layer 131 of the second insulating layer 130 . Here, the thickness of the 2-1 th insulating layer 131 may mean a thickness from the top surface of the first circuit pattern 115 to the top surface of the 2-1 th insulating layer 131 . Accordingly, the upper surface of the second via V2 may be positioned higher than the upper surface of the second-first insulating layer 131 . For example, at least a portion of the second via V2 may be disposed in the 2-2 insulating layer 132 . For example, a via hole (not shown) forming the second via V2 is formed in the first part formed in the 2-1 insulating layer 131 and in the 2-2 insulating layer 132 . and a second part formed thereon. Accordingly, a portion of the second via V2 may be located in the 2-1th insulating layer 131 , and the remaining portion may be located within the 2-2nd insulating layer 132 .

상기 제3 비아(V3)의 두께는 상기 제3 절연층(140) 중 상기 제3-2 절연층(!41)의 두께보다 클 수 있다. 여기에서, 상기 제3-1 절연층(141)의 두께는 상기 제2 회로 패턴(120)의 하면에서부터 상기 제3-1 절연층(141)의 하면까지의 두께를 의미할 수 있다. 이에 따라, 상기 제3 비아(V3)의 하면은 상기 제3-1 절연층(141)의 하면보다 낮게 위치할 수 있다. 예를 들어, 상기 제3 비아(V3)의 적어도 일부는 상기 제3-2 절연층(142) 내에 배치될 수 있다. 예를 들어, 상기 제3 비아(V2)를 형성하는 비아 홀(미도시)은 상기 제3-1 절연층(141)에 형성되는 제1 파트와, 상기 제3-2 절연층(142)에 형성되는 제2 파트를 포함할 수 있다. 따라서, 상기 제3 비아(V3)의 일부는 상기 제3-1 절연층(141) 내에 위치하고, 나머지 일부는 상기 제3-2 절연층(142) 내에 위치할 수 있다.A thickness of the third via V3 may be greater than a thickness of the 3-2th insulating layer !41 of the third insulating layer 140 . Here, the thickness of the 3-1th insulating layer 141 may mean a thickness from the lower surface of the second circuit pattern 120 to the lower surface of the 3-1th insulating layer 141 . Accordingly, a lower surface of the third via V3 may be positioned lower than a lower surface of the 3-1 insulating layer 141 . For example, at least a portion of the third via V3 may be disposed in the 3 - 2 insulating layer 142 . For example, a via hole (not shown) forming the third via V2 is formed in the first part formed in the 3-1 insulating layer 141 and in the 3-2 insulating layer 142 . and a second part formed thereon. Accordingly, a portion of the third via V3 may be located within the 3-1 th insulating layer 141 , and the remaining part may be located within the 3-2 th insulating layer 142 .

상기 제2 비아(V2) 및 상기 제3 비아(V3)는 상기 설명한 바와 같이, 상기 제2 절연층(130) 및 제3 절연층(140)에 형성되는 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다. As described above, the second via V2 and the third via V3 are formed by filling the inside of the via hole formed in the second insulating layer 130 and the third insulating layer 140 with a metal material. can be formed by

상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제2 절연층(130) 및 제3 절연층(140)을 개방할 수 있다.The via hole may be formed by any one of machining methods, including mechanical, laser, and chemical machining. When the via hole is formed by machining, methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO ₂ laser method is used. In the case of being formed by chemical processing, the second insulating layer 130 and the third insulating layer 140 may be opened using chemicals including aminosilane, ketones, and the like.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material. Complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can have a cutting diameter of at least 0.005 mm, and has a wide advantage in a range of possible thicknesses.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO ₂ laser, or an ultraviolet (UV) laser. The YAG laser is a laser that can process both the copper foil layer and the insulating layer, and the CO ₂ laser is a laser that can process only the insulating layer.

상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 제2 비아(V2) 및 제3 비아(V3)를 형성할 수 있다. 상기 제2 비아(V2) 및 제3 비아(V3)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the via hole is formed, the second via V2 and the third via V3 may be formed by filling the interior of the via hole with a conductive material. The metal material forming the second via V2 and the third via V3 may be selected from among copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). It may be any one selected material, and the filling of the conductive material is any one or these of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing. A combination of methods can be used.

한편, 상기 제2 비아(V2) 및 상기 제3 비아(V3)는 상기 제3 회로 패턴(150) 및 상기 제4 회로 패턴(160)에 대응하게, 무전해 도금으로 형성된 화학동도금층인 제1 도금층과, 상기 제1 도금층을 시드층으로 전해 도금하여 형성되는 전해 도금층인 제2 도금층을 포함할 수 있다.On the other hand, the second via V2 and the third via V3 correspond to the third circuit pattern 150 and the fourth circuit pattern 160 , the first being a chemical copper plating layer formed by electroless plating. It may include a plating layer and a second plating layer which is an electrolytic plating layer formed by electroplating the first plating layer as a seed layer.

한편, 회로기판의 최외측에는 보호층이 배치될 수 있다. 바람직하게, 상기 제2 절연층(130)의 상면에는 제1 보호층(170)이 배치될 수 있다. 또한, 상기 제3 절연층(140)의 하면에는 제2 보호층(180)이 배치될 수 있다.Meanwhile, a protective layer may be disposed on the outermost side of the circuit board. Preferably, the first protective layer 170 may be disposed on the upper surface of the second insulating layer 130 . In addition, a second passivation layer 180 may be disposed on a lower surface of the third insulating layer 140 .

상기 제1 보호층(170) 및 제2 보호층(180)은 SR(Solder Resist), 산화물, 및 Au 중 어느 하나 이상을 이용하여 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(170) 및 제2 보호층(180)은 솔더 레지스트일 수 있다.The first passivation layer 170 and the second passivation layer 180 may be formed of at least one layer using any one or more of Solder Resist (SR), oxide, and Au. Preferably, the first passivation layer 170 and the second passivation layer 180 may be solder resist.

상기 제1 보호층(170)은 제2 절연층(130)의 상면에 배치되어, 상기 제2 절연층(130)의 상면 및 상기 제3 회로 패턴(150)의 상면을 보호할 수 있다. 상기 제1 보호층(170)은 상기 제3 회로 패턴(150)의 상면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.The first protective layer 170 may be disposed on the upper surface of the second insulating layer 130 to protect the upper surface of the second insulating layer 130 and the upper surface of the third circuit pattern 150 . The first protective layer 170 may include an opening (not shown) exposing at least a portion of an upper surface of the third circuit pattern 150 .

상기 제2 보호층(180)은 상기 제3 절연층(140)의 하면에 배치되어, 상기 제3 절연층(140)의 상면 및 상기 제4 회로 패턴(160)의 하면을 보호할 수 있다. 예를 들어, 상기 제2 보호층(180)은 상기 제3 절연층(140)의 하면에 배치된 제4 회로 패턴(160)의 하면을 덮으며 배치될 수 있다. 예를 들어, 상기 제2 보호층(180)은 상기 제4 회로 패턴(160)의 하면 중 일부를 노출하는 개구부(미도시)를 포함할 수 있다.The second passivation layer 180 may be disposed on the lower surface of the third insulating layer 140 to protect the upper surface of the third insulating layer 140 and the lower surface of the fourth circuit pattern 160 . For example, the second passivation layer 180 may be disposed to cover the lower surface of the fourth circuit pattern 160 disposed on the lower surface of the third insulating layer 140 . For example, the second passivation layer 180 may include an opening (not shown) exposing a portion of a lower surface of the fourth circuit pattern 160 .

도 2는 도 1의 일부 영역을 확대한 도면이다.FIG. 2 is an enlarged view of a partial area of FIG. 1 .

도 2를 참조하면, 제2 절연층(130)은 복수의 층 구조를 가진다. 예를 들어, 상기 제2 절연층(130)은 제2-1 절연층(131) 및 제2-2 절연층(132)을 포함한다. Referring to FIG. 2 , the second insulating layer 130 has a plurality of layer structures. For example, the second insulating layer 130 includes a 2-1 insulating layer 131 and a 2-2 insulating layer 132 .

그리고, 상기 제2-1 절연층(131)에는 제2 비아(V2)가 형성될 수 있다. 그리고, 상기 제2-2 절연층(132)에는 제3 회로 패턴(150)이 형성될 수 있다. 이때, 상기 설명한 바와 같이 상기 제2 비아(V2)의 적어도 일부는 상기 제2-2 절연층(132) 내에 위치할 수 있다. 다시 말해서, 상기 제2 비아(V2)의 적어도 일부는 상기 제2-2 절연층(132)과 직접 접촉할 수 있다.In addition, a second via V2 may be formed in the second-first insulating layer 131 . In addition, a third circuit pattern 150 may be formed on the 2-2nd insulating layer 132 . In this case, as described above, at least a portion of the second via V2 may be located in the 2-2nd insulating layer 132 . In other words, at least a portion of the second via V2 may directly contact the 2 - 2 insulating layer 132 .

상기 제2-2 절연층(132)은 제1 두께(T1)를 가질 수 있다. 예를 들어, 상기 제2-2 절연층(132)은 18㎛ 내지 30㎛ 범위의 제1 두께(T1)를 가질 수 있다. The 2-2nd insulating layer 132 may have a first thickness T1. For example, the 2-2nd insulating layer 132 may have a first thickness T1 in a range of 18 μm to 30 μm.

상기 제3 회로 패턴(150)은 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 예를 들어, 상기 제3 회로 패턴(150)은 12㎛ 내지 20㎛ 사이의 범위를 가질 수 있다. The third circuit pattern 150 may have a second thickness T2 smaller than the first thickness T1 . For example, the third circuit pattern 150 may have a range of 12 μm to 20 μm.

상기와 같이, 상기 제3 회로 패턴(150)이 가지는 제2 두께(T2)는 상기 제2-2 절연층(132)이 가지는 제1 두께(T1)보다 작다. 이에 따라, 상기 제3 회로 패턴(150)의 하면은 상기 제2-2 절연층(132)의 하면보다 높게 위치한다. 이에 따라, 상기 제3 회로 패턴(150)은 상기 제2-1 절연층(131)과 비접촉할 수 있다. 이때, 상기 제2 두께(T2)는 상기 제1 두께(T1)의 70% 내지 98%일 수 있다. 예를 들어, 상기 제2 두께(T2)는 상기 제1 두께(T1)의 75% 내지 95%일 수 있다. 예를 들어, 상기 제2 두께(T2)는 상기 제1 두께(T1)의 80% 내지 90%일 수 있다. 이때, 상기 제2 두께(T2)가 상기 제1 두께(T1)의 70%보다 낮은 경우, 상기 제3 회로 패턴(150) 대비 상기 제2-2 절연층(132)의 두께가 크고, 상기 제2-2 절연층(132)의 두께가 큰만큼 전체적인 회로 기판의 두께가 증가할 수 있다. 또한, 상기 제2 두께(T2)가 상기 제1 두께(T1)의 98%보다 클 경우, 상기 제3 회로 패턴(150)을 형성하는 공정에서의 공정 오차로 인해, 상기 제3 회로 패턴(150)과 상기 제2-1 절연층(131)이 서로 접촉하는 문제가 발생할 수 있다. 따라서, 실시 예에서는 상기 제3 회로 패턴(150)이 가지는 제2 두께(T2)는 상기 제2-2 절연층(132)이 가지는 제1 두께(T1)의 70% 내지 98% 사이의 범위를 만족하도록 한다.As described above, the second thickness T2 of the third circuit pattern 150 is smaller than the first thickness T1 of the 2-2nd insulating layer 132 . Accordingly, the lower surface of the third circuit pattern 150 is positioned higher than the lower surface of the 2-2nd insulating layer 132 . Accordingly, the third circuit pattern 150 may not contact the second-first insulating layer 131 . In this case, the second thickness T2 may be 70% to 98% of the first thickness T1 . For example, the second thickness T2 may be 75% to 95% of the first thickness T1 . For example, the second thickness T2 may be 80% to 90% of the first thickness T1 . In this case, when the second thickness T2 is less than 70% of the first thickness T1 , the thickness of the 2-2 insulating layer 132 is greater than that of the third circuit pattern 150 , and the thickness of the second insulating layer 132 is large. 2-2 As the thickness of the insulating layer 132 increases, the overall thickness of the circuit board may increase. In addition, when the second thickness T2 is greater than 98% of the first thickness T1 , due to a process error in the process of forming the third circuit pattern 150 , the third circuit pattern 150 is ) and the second-first insulating layer 131 may contact each other. Accordingly, in the embodiment, the second thickness T2 of the third circuit pattern 150 is in the range of 70% to 98% of the first thickness T1 of the 2-2nd insulating layer 132 . make you satisfied

이때 상기 제3 회로 패턴(150)이 상기 제2-2 절연층(132)과 동일한 두께를 가지는 경우, 상기 제3 회로 패턴(150)은 상기 제2-2 절연층(132)을 관통하며 형성될 수 있다. 이와 같은 경우, 상기 제3 회로 패턴(150)은 상기 제2-1 절연층(131)과 접촉할 수 있다. 예를 들어, 상기 제3 회로 패턴(150)의 하면은 상기 제2-1 절연층(131)의 상면과 접촉할 수 있다. 이때, 상기 제2-1 절연층(131) 내에는 유리 섬유가 포함된다. 그리고, 상기 제3 회로 패턴(150)과 상기 제2-1 절연층(131)의 유리 섬유가 상호 접촉하는 경우, 상기 제3 회로 패턴(150)의 스킨 이펙트가 증가하고, 이에 따른 상기 제3 회로 패턴(150)의 신호 전송 손실이 증가할 수 있다.At this time, when the third circuit pattern 150 has the same thickness as the 2-2 insulating layer 132 , the third circuit pattern 150 passes through the 2-2 insulating layer 132 . can be In this case, the third circuit pattern 150 may contact the second-first insulating layer 131 . For example, a lower surface of the third circuit pattern 150 may be in contact with an upper surface of the second-first insulating layer 131 . In this case, glass fibers are included in the 2-1 insulating layer 131 . In addition, when the third circuit pattern 150 and the glass fiber of the 2-1 insulating layer 131 come into contact with each other, the skin effect of the third circuit pattern 150 increases, and thus the third Signal transmission loss of the circuit pattern 150 may increase.

따라서, 실시 예에서는 상기 제3 회로 패턴(150)이 상기 제2-2 절연층(132)보다 작은 두께를 가지도록 함으로써, 상기 제3 회로 패턴(150)과 상기 제2-1 절연층(131)이 접촉하는 것을 방지하고, 이에 따른 상기 제3 회로 패턴(150)에 대한 신뢰성을 향상시킬 수 있도록 한다.Accordingly, in the embodiment, the third circuit pattern 150 and the 2-1 insulating layer 131 are made to have a thickness smaller than that of the 2-2 insulating layer 132, so that the third circuit pattern 150 has a thickness smaller than that of the 2-2 insulating layer 132. ) to prevent contact, thereby improving the reliability of the third circuit pattern 150 .

한편, 상기 설명한 바와 같이 제2 비아(V2)는 상기 제2-1 절연층(131) 내에 일부가 배치되고, 상기 제2-2 절연층(132) 내에 나머지 일부가 배치될 수 있다. 따라서, 상기 제2 비아(V2)의 상면은 상기 제2-1 절연층(131)의 상면보다 높게 위치할 수 있다. 여기에서, 상기 제2 비아(V2)은 레이저 가공에 의해 형성됨에 따라 일측에서 타측으로 갈수록 폭이 점차 감소하는 사다리꼴 형상을 가질 수 있다. 다시 말해서, 상기 제2 비아(V2)는 비아 패드를 제외한 부분이다. 상기 제2 비아(V2)는 제3 두께(T3)를 가질 수 있다. 또한, 상기 제2-1 절연층(131)은 상기 제3 두께(T3)보다 큰 제4 두께(T4)를 가질 수 있다. 여기에서 상기 제4 두께(T4)는 상기 제1 회로 패턴(115)의 상면에서부터 상기 제2-1 절연층(131)의 상면까지의 두께를 의미할 수 있다. Meanwhile, as described above, a part of the second via V2 may be disposed in the 2-1th insulating layer 131 , and the remaining part may be disposed within the 2-2nd insulating layer 132 . Accordingly, a top surface of the second via V2 may be positioned higher than a top surface of the 2-1 th insulating layer 131 . Here, the second via V2 may have a trapezoidal shape in which the width gradually decreases from one side to the other as it is formed by laser processing. In other words, the second via V2 is a portion excluding the via pad. The second via V2 may have a third thickness T3 . Also, the second-first insulating layer 131 may have a fourth thickness T4 greater than the third thickness T3 . Here, the fourth thickness T4 may mean a thickness from the upper surface of the first circuit pattern 115 to the upper surface of the second-first insulating layer 131 .

상기와 같이 실시 예에서는 하나의 절연층을 복수의 층으로 구분한다. 그리고, 상기 복수의 층은 서로 다른 절연 물질을 포함한다. 예를 들어, 상기 복수의 층 중 하나는 유리 섬유를 포함하고, 다른 하나는 유리 섬유를 포함하지 않는다. 그리고, 실시 예에서는 상기 유리 섬유를 포함하는 절연층에는 비아를 형성하고, 상기 유리 섬유를 포함하지 않는 절연층에는 회로 패턴을 형성한다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 용이하게 매립될 수 있도록 할 수 있다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 매립됨에 따라 이에 대한 신뢰성을 향상시킬 수 있다. 이때, 상기 회로 패턴의 두께는 상기 유리 섬유를 포함하지 않는 절연층의 두께보다 작은 두께를 가진다. 이에 따라, 실시 예에서의 상기 회로 패턴은 상기 유리 섬유를 포함하는 절연층과는 접촉하지 않는다. 따라서, 실시 예에서는 상기 회로 패턴이 상기 유리 섬유와 접촉하지 않도록 함으로써, 상기 회로 패턴에서 발생하는 신호 전송 손실을 최소화할 수 있다.As described above, in the embodiment, one insulating layer is divided into a plurality of layers. In addition, the plurality of layers include different insulating materials. For example, one of the plurality of layers includes glass fibers and the other does not include glass fibers. And, in the embodiment, a via is formed in the insulating layer including the glass fiber, and a circuit pattern is formed in the insulating layer not including the glass fiber. Accordingly, in the embodiment, the circuit pattern may be easily embedded in the insulating layer. Accordingly, in the embodiment, as the circuit pattern is buried in the insulating layer, reliability thereof may be improved. In this case, the thickness of the circuit pattern is smaller than the thickness of the insulating layer not including the glass fiber. Accordingly, the circuit pattern in the embodiment does not contact the insulating layer including the glass fiber. Accordingly, in the embodiment, signal transmission loss occurring in the circuit pattern may be minimized by preventing the circuit pattern from contacting the glass fiber.

이하에서는 도 1에 도시된 회로 기판의 제조 방법에 대해 설명하기로 한다.Hereinafter, a method of manufacturing the circuit board shown in FIG. 1 will be described.

도 3 내지 도 14는 도 1에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.3 to 14 are views showing the manufacturing method of the circuit board shown in FIG. 1 in order of process.

도 3을 참조하면, 실시 예에서는 회로 기판의 제조를 위한 기초가 되는 제1 절연층(110)을 준비한다. 상기 제1 절연층(110)은 코어 절연층일 수 있다. 이에 따라, 상기 제1 절연층(110)은 수지물 내에 유리 섬유가 함침된 구조를 가질 수 있다. 또한, 상기 제1 절연층(110)은 수지물 내에 필러가 분산된 구조를 가질 수 있다. 이때, 상기 제1 절연층(110)은 일반적인 CCL(Copper Clad Laminate)을 사용할 수 있다. 이에 따라, 상기 제1 절연층(110)의 표면에는 금속층(115a, 115b)이 형성될 수 있다. 예를 들어, 상기 제1 절연층(110)의 상면 및 하면에는 각각 금속층(115a, 115b)이 형성될 수 있다. Referring to FIG. 3 , in the embodiment, a first insulating layer 110 serving as a basis for manufacturing a circuit board is prepared. The first insulating layer 110 may be a core insulating layer. Accordingly, the first insulating layer 110 may have a structure in which glass fibers are impregnated in a resin material. Also, the first insulating layer 110 may have a structure in which a filler is dispersed in a resin material. In this case, the first insulating layer 110 may use a general copper clad laminate (CCL). Accordingly, metal layers 115a and 115b may be formed on the surface of the first insulating layer 110 . For example, metal layers 115a and 115b may be formed on the upper and lower surfaces of the first insulating layer 110 , respectively.

이때, 상기 금속층(115a, 115b)은 제1 절연층(110)에 무전해 도금을 하여 형성할 수도 있다. 이때, 상기 무전해 도금을 이용하여 상기 금속층을 형성하는 경우, 상기 제1 절연층(110)의 표면에 조도를 부여하여, 도금이 원활히 진행되도록 할 수 있다. 무전해 도금 방식은 탈지 과정, 소프트 부식 과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 금속층(115a, 115b)은 도금이 아닌 플라즈마를 이용하여 금속 입자를 제1 절연층(110)의 표면에 스퍼터링함으로써 형성할 수도 있을 것이다.In this case, the metal layers 115a and 115b may be formed by electroless plating on the first insulating layer 110 . In this case, when the metal layer is formed by using the electroless plating, roughness may be provided to the surface of the first insulating layer 110 so that plating proceeds smoothly. In the electroless plating method, a degreasing process, a soft corrosion process, a preliminary catalyst treatment process, a catalyst treatment process, an activation process, an electroless plating process, and an oxidation prevention process may be performed in the order of treatment. In addition, the metal layers 115a and 115b may be formed by sputtering metal particles on the surface of the first insulating layer 110 using plasma instead of plating.

상기와 같은 금속층(115a, 115b)은 상기 제1 절연층(110)의 표면에 배치되는 제1 회로 패턴(115) 및 제2 회로 패턴(120)을 형성하기 위한 부재일 수 있다.The metal layers 115a and 115b as described above may be members for forming the first circuit pattern 115 and the second circuit pattern 120 disposed on the surface of the first insulating layer 110 .

다음으로, 도 4를 참조하면, 실시 예에서는 상기 금속층(115a, 115b)을 이용하여 상기 제1 절연층(110)의 상면 및 하면에 각각 제1 회로 패턴(115) 및 제2 회로 패턴(120)을 형성할 수 있다.Next, referring to FIG. 4 , in the embodiment, a first circuit pattern 115 and a second circuit pattern 120 are formed on the upper and lower surfaces of the first insulating layer 110 using the metal layers 115a and 115b, respectively. ) can be formed.

이때, 실시 예에서는 상기 제1 회로 패턴(115) 및 상기 제2 회로 패턴(120)의 형성에 앞서, 상기 제1 절연층(110)을 관통하는 비아 홀(미도시)을 형성할 수 있다. 이에 따라 실시 예에서는 상기 제1 회로 패턴(115) 및 상기 제2 회로 패턴(120)과 함께 제1 비아(V1)를 형성할 수 있다.In this case, in the embodiment, prior to the formation of the first circuit pattern 115 and the second circuit pattern 120 , a via hole (not shown) passing through the first insulating layer 110 may be formed. Accordingly, in the embodiment, the first via V1 may be formed together with the first circuit pattern 115 and the second circuit pattern 120 .

다음으로, 도 5를 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상면 위에 제2 절연층(130)의 기초가 되는 부재를 순차적으로 배치할 수 있다. 또한, 실시 예에서는 상기 제1 절연층(110)의 하면 아래에 상기 제3 절연층(140)의 기초가 되는 부재를 순차적으로 배치할 수 있다.Next, referring to FIG. 5 , in the embodiment, the members serving as the basis of the second insulating layer 130 may be sequentially disposed on the upper surface of the first insulating layer 110 . In addition, in an embodiment, the members serving as the basis of the third insulating layer 140 may be sequentially disposed under the lower surface of the first insulating layer 110 .

이때, 상기 제2 절연층(130)은 복수의 층 구조를 가질 수 있다. 또한, 상기 제3 절연층(140)도 복수의 층 구조를 가질 수 있다.In this case, the second insulating layer 130 may have a plurality of layer structures. Also, the third insulating layer 140 may have a plurality of layer structures.

구체적으로, 상기 제2 절연층(130)은 제2-1 절연층(131) 및 제2-2 절연층(132)을 포함할 수 있다.Specifically, the second insulating layer 130 may include a 2-1 insulating layer 131 and a 2-2 insulating layer 132 .

이를 위해, 실시 예에서는 상기 제1 절연층(110) 위에 제2-1 절연층(131)을 배치할 수 있다. 그리고, 실시 예에서는 상기 제2-1 절연층(131) 위에 제2-2 절연층(132)을 배치할 수 있다. 이때, 상기 제2-2 절연층(132)의 상면에는 제1 동박층(133)이 형성될 수 있다.To this end, in the embodiment, the 2-1 insulating layer 131 may be disposed on the first insulating layer 110 . In addition, in an embodiment, a 2-2 insulating layer 132 may be disposed on the 2-1 insulating layer 131 . In this case, a first copper foil layer 133 may be formed on the upper surface of the 2-2 insulating layer 132 .

상기 제2-2 절연층(132)은 상기 제2-1 절연층(131)보다 얇은 두께를 가질 수 있다. 상기 제2-2 절연층(132)는 상기 제2-1 절연층(131)와는 다르게 유리 섬유를 포함하지 않을 수 있다. 예를 들어, 상기 제2-2 절연층(132)은 수지물 내에 유리 섬유가 포함되지 않으면서, 필러가 분산된 구조를 가질 수 있다. 일 예로, 상기 제2-2 절연층(132)은 ABF(Ajinomoto build up film)로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 제2-2 절연층(132)은 RCC(Resin Coated Copper)일 수 있다. 즉, 상기 제2-2 절연층(132)은 수지물 내에 유리 섬유가 포함되지 않은 절연물질 중 어느 하나를 포함할 수 있다. 상기 제2-2 절연층(132)은 회로 패턴을 형성하기 위한 패턴 절연층이라고도 할 수 있다. The 2-2nd insulating layer 132 may have a thinner thickness than the 2-1th insulating layer 131 . Unlike the 2-1 insulating layer 131 , the 2-2nd insulating layer 132 may not include glass fibers. For example, the 2-2 insulating layer 132 may have a structure in which the filler is dispersed while glass fibers are not included in the resin material. For example, the 2-2 insulating layer 132 may be formed of an Ajinomoto build up film (ABF), but is not limited thereto. For example, the 2-2nd insulating layer 132 may be resin coated copper (RCC). That is, the 2-2 insulating layer 132 may include any one of insulating materials in which glass fibers are not included in the resin material. The 2-2nd insulating layer 132 may also be referred to as a pattern insulating layer for forming a circuit pattern.

이를 위해, 실시 예에서는 상기 제1 절연층(110) 아래에 제3-1 절연층(141)을 배치할 수 있다. 그리고, 실시 예에서는 상기 제3-1 절연층(141) 위에 제3-2 절연층(142)을 배치할 수 있다. 이때, 상기 제3-2 절연층(142)의 하면에는 제2 동박층(143)이 형성될 수 있다.To this end, in the embodiment, the 3-1 insulating layer 141 may be disposed under the first insulating layer 110 . Also, in an embodiment, a 3-2 insulating layer 142 may be disposed on the 3-1 insulating layer 141 . In this case, a second copper foil layer 143 may be formed on the lower surface of the 3-2 insulating layer 142 .

다음으로, 도 6을 참조하면, 실시 예에서는 상기 제1 절연층(110) 위에 순차적으로 제2-1 절연층(131) 및 제2-2 절연층(132)가 배치된 상태에서, 상기 제1 동박층(133)을 이용하여 열압착하는 공정을 진행할 수 있다. 이에 따라, 상기 제1 절연층(110) 위에는 제2-1 절연층(131)과, 상기 제2-2 절연층(132)이 순차적으로 배치된 구조의 제2 절연층(130)이 형성될 수 있다Next, referring to FIG. 6 , in the embodiment, in a state in which a 2-1 th insulating layer 131 and a 2-2 th insulating layer 132 are sequentially disposed on the first insulating layer 110 , the 1 A process of thermocompression bonding using the copper foil layer 133 may be performed. Accordingly, on the first insulating layer 110 , the second insulating layer 130 having a structure in which the 2-1 insulating layer 131 and the 2-2 insulating layer 132 are sequentially formed is to be formed. can

또한, 실시 예에서는 상기 제1 절연층(110) 아래에 제3-1 절연층(141) 및 제3-2 절연층(142)이 순차적으로 배치된 상태에서, 상기 제2 동박층(143)을 이용하여 열압착하는 공정을 진행할 수 있다. 이에 따라, 상기 제1 절연층(110) 아래에는 제3-1 절연층(141)과 상기 제3-2 절연층(142)이 순차적으로 배치된 구조의 제3 절연층(140)이 형성될 수 있다.In addition, in the embodiment, in a state in which a 3-1 insulating layer 141 and a 3-2 insulating layer 142 are sequentially disposed under the first insulating layer 110 , the second copper foil layer 143 is The thermocompression bonding process may be performed using the . Accordingly, the third insulating layer 140 having a structure in which the 3-1 th insulating layer 141 and the 3-2 th insulating layer 142 are sequentially disposed under the first insulating layer 110 may be formed. can

다음으로, 도 7을 참조하면, 실시 예에서는 상기 제2 절연층(130) 위에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(140) 아래에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)는 드라이 필름(dry film)을 이용할 수 있으나, 이에 한정되지는 않는다. 한편, 상기 제1 마스크(M1)는 실질적으로 상기 제2-2 절연층(132) 위에 배치된 제1 동박층(133) 위에 형성될 수 있다. 또한, 상기 제2 마스크(M2)는 상기 제3-2 절연층(142) 아래에 배치된 제2 동박층(143) 아래에 배치될 수 있다. Next, referring to FIG. 7 , in the embodiment, a process of forming the first mask M1 on the second insulating layer 130 may be performed. In addition, in an embodiment, a process of forming the second mask M2 under the third insulating layer 140 may be performed. A dry film may be used for the first mask M1 and the second mask M2, but is not limited thereto. Meanwhile, the first mask M1 may be substantially formed on the first copper foil layer 133 disposed on the 2-2nd insulating layer 132 . Also, the second mask M2 may be disposed under the second copper foil layer 143 disposed under the 3-2nd insulating layer 142 .

이후, 실시 예에서는 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)를 패터닝하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)를 노광 및 현상하여, 상기 제1 마스크(M1) 및 상기 제2 마스크(M2) 각각에 적어도 하나 이상의 마스크 패턴(미도시)을 형성하는 공정을 진행할 수 있다. 이때, 상기 마스크 패턴은, 제3 회로 패턴(150) 및 제4 회로 패턴(160)에 대응하는 영역에 형성될 수 있다.Thereafter, in the embodiment, a process of patterning the first mask M1 and the second mask M2 may be performed. To this end, in the embodiment, by exposing and developing the first mask M1 and the second mask M2, at least one mask pattern ( (not shown) may be performed. In this case, the mask pattern may be formed in a region corresponding to the third circuit pattern 150 and the fourth circuit pattern 160 .

다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 동박층(133) 및 상기 제2 동박층(143)을 패터닝하는 공정을 진행할 수 있다. 즉, 실시 예에서는 회로 패턴의 형성을 위한 리세스의 형성에 앞서, 제1 동박층(133) 및 상기 제2 동박층(143)을 우선적으로 제거하는 공정을 진행할 수 있다. Next, referring to FIG. 8 , in the embodiment, a process of patterning the first copper foil layer 133 and the second copper foil layer 143 may be performed. That is, in the embodiment, prior to the formation of the recess for forming the circuit pattern, a process of preferentially removing the first copper foil layer 133 and the second copper foil layer 143 may be performed.

이를 위해, 실시 예에서는 상기 제1 마스크(M1)의 마스크 패턴(미도시)을 통해 노출되는 제1 동박층(133)을 플래시 애칭으로 제거하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 마스크(M2)의 마스크 패턴(미도시)을 통해 노출되는 제2 동박층(143)을 플래시 애칭으로 제거하는 공정을 진행할 수 있다.To this end, in the embodiment, a process of removing the first copper foil layer 133 exposed through the mask pattern (not shown) of the first mask M1 by flash etching may be performed. In addition, in an embodiment, a process of removing the second copper foil layer 143 exposed through a mask pattern (not shown) of the second mask M2 by flash etching may be performed.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 마스크(M1) 및 상기 제1 동박층(133)을 통해 노출된 상기 제2-2 절연층(132)의 상면에 제1 리세스(134)를 형성하는 공정을 진행할 수 있다. 상기 제1 리세스(134)는 상기 제2-2 절연층(132)의 상면에 상호 일정 간격 이격되어 복수 개 형성될 수 있다. 상기 제1 리세스(134)의 폭은 미세 회로 패턴의 선폭에 대응할 수 있다. 또한, 상기 복수의 제1 리세스(134)들 사이의 간격은 미세 회로 패턴의 피치에 대응할 수 있다. 상기 제1 리세스(134)는 상기 제2-2 절연층(132)을 비관통할 수 있다. 예를 들어, 상기 제1 리세스(134)는 상기 제2-2 절연층(132)의 일부를 가공하여 형성될 수 있다. 이에 따라, 상기 제1 리세스(134)의 깊이는, 상기 제2-2 절연층(132)의 두께보다 작을 수 있다. 이에 따라, 상기 제1 리세스(134)의 바닥면은 상기 제2-2 절연층(132)이 상면보다 높게 위치할 수 있다. 상기 제1 리세스(134)는 플라즈마 애칭을 통해 상기 제2-2 절연층(132)을 가공하여 형성될 수 있다. 이에 따라, 상기 제1 리세스(134)는 상면 폭과 하면 폭이 실질적으로 동일한 사각 형상을 가질 수 있다.Next, referring to FIG. 9 , in the embodiment, a first recess ( 134) may be performed. A plurality of the first recesses 134 may be formed to be spaced apart from each other by a predetermined distance on the upper surface of the 2-2nd insulating layer 132 . A width of the first recess 134 may correspond to a line width of the microcircuit pattern. Also, an interval between the plurality of first recesses 134 may correspond to a pitch of the microcircuit pattern. The first recess 134 may not penetrate the 2-2nd insulating layer 132 . For example, the first recess 134 may be formed by processing a part of the 2-2nd insulating layer 132 . Accordingly, a depth of the first recess 134 may be smaller than a thickness of the 2-2nd insulating layer 132 . Accordingly, the bottom surface of the first recess 134 may be positioned higher than the top surface of the 2-2 insulating layer 132 . The first recess 134 may be formed by processing the 2-2 insulating layer 132 through plasma etching. Accordingly, the first recess 134 may have a rectangular shape in which the width of the upper surface and the width of the lower surface are substantially the same.

또한, 실시 예에서는 상기 제2 마스크(M2) 및 상기 제2 동박층(143)을 통해 노출된 제3-2 절연층(142)의 하면에 제2 리세스(144)를 형성하는 공정을 진행할 수 있다. 상기 제2 리세스(144)는 상기 제3-2 절연층(142)의 하면에 상호 일정 간격 이격되어 복수 개 형성될 수 있다. 상기 제2 리세스(144)의 폭은 미세 회로 패턴의 선폭에 대응할 수 있다. 또한, 상기 복수의 제2 리세스(144)들 사이의 간격은 미세 회로 패턴의 피치에 대응할 수 있다. 상기 제2 리세스(144)는 상기 제3-2 절연층(142)을 비관통할 수 있다. 예를 들어, 상기 제2 리세스(144)는 상기 제3-2 절연층(142)의 일부를 가공하여 형성될 수 있다. 이에 따라, 상기 제2 리세스(144)의 깊이는 상기 제3-2 절연층(142)의 두께보다 작을 수 있다. 상기 제2 리세스(144)는 플라즈마 애칭을 통해 상기 제3-2 절연층(142)을 가공하여 형성될 수 있다. 이에 따라, 상기 제2 리세스(144)는 상면 폭과 하면 폭이 실질적으로 동일한 사각 형상을 가질 수 있다.In addition, in the embodiment, a process of forming a second recess 144 is performed on the lower surface of the 3-2 insulating layer 142 exposed through the second mask M2 and the second copper foil layer 143 . can A plurality of second recesses 144 may be formed on the lower surface of the 3-2 insulating layer 142 to be spaced apart from each other by a predetermined distance. A width of the second recess 144 may correspond to a line width of the microcircuit pattern. Also, an interval between the plurality of second recesses 144 may correspond to a pitch of the microcircuit pattern. The second recess 144 may not penetrate the 3-2nd insulating layer 142 . For example, the second recess 144 may be formed by processing a part of the 3-2nd insulating layer 142 . Accordingly, the depth of the second recess 144 may be smaller than the thickness of the 3 - 2 insulating layer 142 . The second recess 144 may be formed by processing the 3-2 insulating layer 142 through plasma etching. Accordingly, the second recess 144 may have a rectangular shape in which the width of the upper surface and the width of the lower surface are substantially the same.

다음으로, 도 10을 참조하면, 실시 예에서는 상기 제2-2 절연층(132)의 일부, 및 상기 제2-1 절연층(131)을 가공하여 제1 비아 홀(135)을 형성하는 공정을 진행할 수 있다. 상기 제1 비아 홀(135)은 레이저 가공에 의해 형성될 수 있다. 이에 따라, 상기 제1 비아 홀(135)은 일측에서 타측으로 갈수록 폭이 변화하는 사다리꼴 형상을 가질 수 있다. 이때, 상기 제1 비아 홀(135)은 상기 복수의 제1 리세스(134) 중 적어도 하나와 수직 방향으로 중첩될 수 있다. 다시 말해서, 상기 제1 비아 홀(135)은 상기 복수의 제1 리세스(134) 중 적어도 하나의 제1 리세스와 연결될 수 있다. 이때, 상기 제1 리세스(134)는 상기 제2-2 절연층(132)을 관통하지 않는다. 이에 따라, 상기 제1 비아 홀(135)은 특정 제1 리세스와 연결되면서, 상기 제2-2 절연층(132)에 일부가 형성되고, 나머지 일부가 상기 제2-1 절연층(131)에 형성될 수 있다. 상기 제1 비아 홀(135)은 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴(115) 중 적어도 하나의 제1 회로 패턴의 상면을 노출할 수 있다.Next, referring to FIG. 10 , in the embodiment, a process of forming a first via hole 135 by processing a portion of the 2-2nd insulating layer 132 and the 2-1th insulating layer 131 can proceed. The first via hole 135 may be formed by laser processing. Accordingly, the first via hole 135 may have a trapezoidal shape whose width changes from one side to the other. In this case, the first via hole 135 may vertically overlap with at least one of the plurality of first recesses 134 . In other words, the first via hole 135 may be connected to at least one first recess among the plurality of first recesses 134 . In this case, the first recess 134 does not penetrate the 2-2nd insulating layer 132 . Accordingly, while the first via hole 135 is connected to a specific first recess, a portion is formed in the 2-2nd insulating layer 132 , and the remaining part is formed in the 2-1th insulating layer 131 . can be formed. The first via hole 135 may expose a top surface of at least one of the first circuit patterns 115 disposed on the top surface of the first insulating layer 110 .

이에 대응하게, 실시 예서는 제3-2 절연층(142)의 일부, 및 상기 제3-2 절연층(141)을 가공하여 제2 비아 홀(145)을 형성하는 공정을 진행할 수 있다. 상기 제2 비아 홀(145)은 레이저 가공에 의해 형성될 수 있다. 이에 따라, 상기 제2 비아 홀(145)은 일측에서 타측으로 갈수록 폭이 변화하는 사다리꼴 형상을 가질 수 있다. 이때, 제2 비아 홀(145)은 상기 복수의 제2 리세스(144) 중 적어도 하나의 수직 방향으로 중첩될 수 있다. 다시 말해서, 상기 제2 비아 홀(145)은 상기 복수의 제2 리세스(144) 중 적어도 하나의 제2 리세스와 연결될 수 있다. 이때, 상기 제2 리세스(144)는 상기 제3-2 절연층(142)을 관통하지 않는다. 이에 따라, 상기 제2 비아 홀(145)은 상기 제3-2 절연층(142)에 일부가 형성되고, 나머지 일부가 상기 제3-1 절연층(141)에 형성될 수 있다. 상기 제2 비아 홀(145)은 상기 제1 절연층(110)의 하면에 배치된 제2 회로 패턴(120) 중 적어도 하나의 제2 회로 패턴의 하면을 노출할 수 있다. Correspondingly, in the embodiment, a process of forming the second via hole 145 may be performed by processing a portion of the 3-2nd insulating layer 142 and the 3-2nd insulating layer 141 . The second via hole 145 may be formed by laser processing. Accordingly, the second via hole 145 may have a trapezoidal shape whose width changes from one side to the other. In this case, the second via hole 145 may overlap at least one of the plurality of second recesses 144 in a vertical direction. In other words, the second via hole 145 may be connected to at least one second recess among the plurality of second recesses 144 . In this case, the second recess 144 does not penetrate the 3-2nd insulating layer 142 . Accordingly, a part of the second via hole 145 may be formed in the 3-2nd insulating layer 142 , and the remaining part may be formed in the 3-1st insulating layer 141 . The second via hole 145 may expose a lower surface of at least one second circuit pattern among the second circuit patterns 120 disposed on the lower surface of the first insulating layer 110 .

다음으로, 도 11을 참조하면, 실시 예에서는 제1 마스크(M1) 및 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다.Next, referring to FIG. 11 , in the embodiment, a process of removing the first mask M1 and the second mask M2 may be performed.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 동박층(133), 제2-2 절연층(132)의 제1 리세스(134) 및 상기 제1 비아 홀(135) 내에 제1-1 도금층(151)을 형성하는 공정을 진행할 수 있다. 상기 제1-1 도금층(151)은 무전해 도금을 통해 형성된 화학동도금층일 수 있다. Next, referring to FIG. 12 , in the embodiment, a first recess 134 of the first copper foil layer 133 , a 2-2 insulating layer 132 , and a first in the first via hole 135 . -1 A process of forming the plating layer 151 may be performed. The 1-1 plating layer 151 may be a chemical copper plating layer formed through electroless plating.

또한, 실시 예에서는 상기 제2 동박층(143), 제3-2 절연층(142)의 제2 리세스(144) 및 상기 제2 비아 홀(145) 내에 제2-1 도금층(161)을 형성하는 공정을 진행할 수 있다. 상기 제2-1 도금층(161)은 무전해 도금을 통해 형성된 화학동도금층일 수 있다.In addition, in the embodiment, a 2-1 plating layer 161 is formed in the second recess 144 of the second copper foil layer 143 , the 3-2 insulating layer 142 , and the second via hole 145 . The forming process may proceed. The 2-1 plating layer 161 may be a chemical copper plating layer formed through electroless plating.

다음으로, 도 13을 참조하면, 실시 예에서는 상기 제1-1 도금층(151)을 시드층으로 전해 도금을 진행하여 상기 제1 리세스(134) 및 상기 제1 비아 홀(135)을 채우는 제1-2 도금층(152)을 형성할 수 있다.Next, referring to FIG. 13 , in the embodiment, the first-first plating layer 151 is electrolytically plated as a seed layer to fill the first recess 134 and the first via hole 135 . 1-2 plating layers 152 may be formed.

또한, 실시 예에서는 상기 제2-1 도금층(161)을 시드층으로 전해 도금을 진행하여, 상기 제2 리세스(144) 및 상기 제2 비아 홀(145)을 채우는 제2-2 도금층(162)을 형성할 수 있다.In addition, in the embodiment, electrolytic plating is performed on the 2-1 plating layer 161 as a seed layer, and the 2-2 plating layer 162 filling the second recess 144 and the second via hole 145 is performed. ) can be formed.

이때, 상기 제1-2 도금층(152)은 상기 제1 동박층(133) 위로 돌출되어 형성될 수 있다. 또한, 상기 제2-2 도금층(162)은 상기 제2 동박층(143) 아래로 돌출되어 형성될 수 있다.In this case, the 1-2 plated layer 152 may be formed to protrude above the first copper foil layer 133 . In addition, the 2-2 plating layer 162 may be formed to protrude under the second copper foil layer 143 .

다음으로, 도 14를 참조하면 실시 예에서는 상기 제1-1 도금층(151) 및 상기 제1-2 도금층(152)을 연마하여, 평탄화하는 공정을 진행할 수 있다. 예를 들어, 상기 제2-2 절연층(132)의 상면을 중심으로, 이보다 높게 위치한 도금층들을 연마하여 제거하는 공정을 진행할 수 있다. 여기에서, 상기 연마되는 도금층들은 상기 제1-1 도금층(151), 상기 제1-2 도금층(152) 및 상기 제1 동박층(133)을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제1-1 도금층(151) 및 상기 제1-2 도금층(152)을 포함하는 제3 회로 패턴(150)의 상면이 상기 제2-2 절연층(132)의 상면과 동일 평면 상에 위치할 수 있다. Next, referring to FIG. 14 , in the embodiment, a process for planarizing the 1-1 plating layer 151 and the 1-2 th plating layer 152 may be performed by polishing. For example, a process of polishing and removing the plating layers positioned higher than the upper surface of the 2-2 insulating layer 132 may be performed. Here, the polished plating layers may include the 1-1 plating layer 151 , the 1-2 plating layer 152 , and the first copper foil layer 133 . Accordingly, in the embodiment, the top surface of the third circuit pattern 150 including the 1-1 plating layer 151 and the 1-2 plating layer 152 is the top surface of the 2-2 insulating layer 132 . may be located on the same plane as

또한, 실시 예에서는 상기 제2-1 도금층(161) 및 상기 제2-2 도금층(162)을 연마하여, 평탄화하는 공정을 진행할 수 있다. 예를 들어, 상기 제3-2 절연층(142)의 하면을 중심으로, 이보다 낮게 위치한 도금층들을 연마하여 제거하는 공정을 진행할 수 있다. 여기에서, 상기 연마되는 도금층들은 상기 제2-1 도금층(161), 상기 제2-2 도금층(162) 및 상기 제2 동박층(143)을 포함할 수 있다. 이에 따라, 실시 예에서는 상기 제2-1 도금층(161) 및 상기 제2-2 도금층(162)을 포함하는 제4 회로 패턴(160)의 하면이 상기 제3-2 절연층(142)의 하면과 동일 평면 상에 위치할 수 있다. In addition, in an embodiment, a process of planarizing the 2-1 plating layer 161 and the 2-2 plating layer 162 may be performed by polishing. For example, a process of polishing and removing plating layers positioned lower than the lower surface of the 3-2 insulating layer 142 may be performed. Here, the polished plating layers may include the 2-1 plating layer 161 , the 2-2 plating layer 162 , and the second copper foil layer 143 . Accordingly, in the embodiment, the lower surface of the fourth circuit pattern 160 including the 2-1 plated layer 161 and the 2-2 plated layer 162 is the lower surface of the 3-2 th insulating layer 142 . may be located on the same plane as

다음으로, 실시 예에서는 상기 제2 절연층(130)의 상면에 제1 보호층(170)을 형성하고, 상기 제3 절연층(140)의 하면에 제2 보호층(180)을 형성하는 공정을 진행할 수 있다. Next, in the embodiment, the process of forming the first passivation layer 170 on the upper surface of the second insulating layer 130 and forming the second passivation layer 180 on the lower surface of the third insulating layer 140 can proceed.

상기와 같이 실시 예에서의 제2 절연층(130)은 복수의 층 구조를 가진다. 예를 들어, 상기 제2 절연층(130)은 제2-1 절연층(131) 및 제2-2 절연층(132)을 포함한다. As described above, the second insulating layer 130 in the embodiment has a plurality of layer structures. For example, the second insulating layer 130 includes a 2-1 insulating layer 131 and a 2-2 insulating layer 132 .

상기와 같이 실시 예에서는 하나의 절연층을 복수의 층으로 구분한다. 그리고, 상기 복수의 층은 서로 다른 절연 물질을 포함한다. 예를 들어, 상기 복수의 층 중 하나는 유리 섬유를 포함하고, 다른 하나는 유리 섬유를 포함하지 않는다. 그리고, 실시 예에서는 상기 유리 섬유를 포함하는 절연층에는 비아를 형성하고, 상기 유리 섬유를 포함하지 않는 절연층에는 회로 패턴을 형성한다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 용이하게 매립될 수 있도록 할 수 있다. 이에 따라, 실시 예에서는 상기 회로 패턴이 절연층 내에 매립됨에 따라 이에 대한 신뢰성을 향상시킬 수 있다. 이때, 상기 회로 패턴의 두께는 상기 유리 섬유를 포함하지 않는 절연층의 두께보다 작은 두께를 가진다. 이에 따라, 실시 예에서의 상기 회로 패턴은 상기 유리 섬유를 포함하는 절연층과는 접촉하지 않는다. 따라서, 실시 예에서는 상기 회로 패턴이 상기 유리 섬유와 접촉하지 않도록 함으로써, 상기 회로 패턴에서 발생하는 신호 전송 손실을 최소화할수 있다.As described above, in the embodiment, one insulating layer is divided into a plurality of layers. In addition, the plurality of layers include different insulating materials. For example, one of the plurality of layers includes glass fibers and the other does not include glass fibers. And, in the embodiment, a via is formed in the insulating layer including the glass fiber, and a circuit pattern is formed in the insulating layer not including the glass fiber. Accordingly, in the embodiment, the circuit pattern may be easily embedded in the insulating layer. Accordingly, in the embodiment, as the circuit pattern is buried in the insulating layer, reliability thereof may be improved. In this case, the thickness of the circuit pattern is smaller than the thickness of the insulating layer not including the glass fiber. Accordingly, the circuit pattern in the embodiment does not contact the insulating layer including the glass fiber. Accordingly, in the embodiment, by preventing the circuit pattern from contacting the glass fiber, it is possible to minimize signal transmission loss occurring in the circuit pattern.

도 15는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.15 is a diagram illustrating a circuit board according to a second embodiment.

도 15를 참조하면, 제1 절연층(210), 제2 절연층(230), 제3 절연층(240)을 포함한다. 또한, 회로기판은 제1 회로 패턴(215), 제2 회로 패턴(220), 제3 회로 패턴(250) 및 제4 회로 패턴(260)을 포함한다. 또한, 회로기판은 제1 보호층(270) 및 제2 보호층(280)을 포함한다.Referring to FIG. 15 , a first insulating layer 210 , a second insulating layer 230 , and a third insulating layer 240 are included. In addition, the circuit board includes a first circuit pattern 215 , a second circuit pattern 220 , a third circuit pattern 250 , and a fourth circuit pattern 260 . In addition, the circuit board includes a first passivation layer 270 and a second passivation layer 280 .

이때, 제2 실시 예의 회로 기판은 도 1에 도시된 제1 실시 예의 회로 기판 대비, 제2-2 절연층과 제3-2 절연층의 층 구조가 다를 수 있다.In this case, the circuit board of the second embodiment may have a different layer structure of the 2-2 insulating layer and the 3-2 insulating layer compared to the circuit board of the first embodiment shown in FIG. 1 .

예를 들어, 제2 실시 예에서의 제2 절연층(230)은 제2-1 절연층(231) 및 제2-2 절연층을 포함할 수 있다. 이때, 상기 제2-2 절연층은 제1 서브 제2-2 절연층(232a)과 제2 서브 제2-2 절연층(232b)을 포함할 수 있다. 제1 서브 제2-2 절연층(232a)과 제2 서브 제2-2 절연층(232b)은 유리 섬유를 포함하지 않으면서, 서로 다른 절연 물질로 구성될 수 있다. 즉, 제1 실시 예에서는 상기 설명한 바와 같이 제2-2 절연층의 일부만을 가공하여 제1 리세스를 형성한다. 이때, 상기 제1 리세스의 가공에 어려움이 있을 수 있다. 이에 따라, 실시 예에서는 상기 제2-2 절연층을 제1 서브 제2-2 절연층(232a)과 제2 서브 제2-2 절연층(232b)과 같이 복수의 층으로 구성하여, 상기 제1 리세스가 상기 제2 서브 제2-2 절연층(232b)을 관통하여 형성되도록 할 수 있다.For example, the second insulating layer 230 in the second embodiment may include a 2-1 insulating layer 231 and a 2-2 insulating layer. In this case, the 2-2nd insulating layer may include a first sub-second-2 insulating layer 232a and a second sub-2-2 insulating layer 232b. The first sub 2-2 insulating layer 232a and the second sub 2-2 insulating layer 232b may be formed of different insulating materials without including glass fibers. That is, in the first embodiment, as described above, only a part of the 2-2 insulating layer is processed to form the first recess. In this case, it may be difficult to process the first recess. Accordingly, in the embodiment, the 2-2 insulating layer is composed of a plurality of layers such as the first sub-second-2 insulating layer 232a and the second sub-second-2 insulating layer 232b, The first recess may be formed to penetrate the second sub-second-second insulating layer 232b.

이와 마찬가지로, 제2 실시 예에서의 제3 절연층(240)은 제3-1 절연층(241) 및 제3-2 절연층을 포함할 수 있다. 이때, 상기 제3-2 절연층은 제1 서브 제3-2 절연층(242a)과 제2 서브 제3-2 절연층(242b)을 포함할 수 있다. 제1 서브 제3-2 절연층(242a)과 제2 서브 제3-2 절연층(242b)은 유리 섬유를 포함하지 않으면서, 서로 다른 절연 물질로 구성될 수 있다. 즉, 제1 실시 예에서는 상기 설명한 바와 같이 제3-2 절연층의 일부만을 가공하여 제2 리세스를 형성하며, 이에 따라 상기 제1 리세스의 가공에 어려움이 있을 수 있다. 이에 따라, 제2 실시 예에서는 상기 제3-2 절연층을 제1 서브 제3-2 절연층(242a)과 제2 서브 제3-2 절연층(242b)과 같이 복수의 층으로 구성하여, 상기 제2 리세스가 상기 제2 서브 제3-2 절연층(242b)을 관통하여 형성되도록 할 수 있다.Similarly, the third insulating layer 240 in the second embodiment may include a 3-1 th insulating layer 241 and a 3-2 th insulating layer. In this case, the 3-2nd insulating layer may include a first sub-th 3-2 insulating layer 242a and a second sub-th 3-2 insulating layer 242b. The first sub-third-second insulating layer 242a and the second sub-third-second insulating layer 242b may not include glass fibers and may be formed of different insulating materials. That is, in the first embodiment, as described above, only a part of the 3-2 insulating layer is processed to form the second recess, and thus, it may be difficult to process the first recess. Accordingly, in the second embodiment, the 3-2 insulating layer is composed of a plurality of layers such as the first sub 3-2 insulating layer 242a and the second sub 3-2 insulating layer 242b, The second recess may be formed to penetrate the second sub-third-second insulating layer 242b.

상기와 같이 제2 실시 예에서는 복수의 서브 절연층을 통해 상기 제3 회로 패턴(250) 및 제4 회로 패턴(260)의 형성을 위한 리세스의 형성의 용이성을 향상시킬 수 있다.As described above, in the second embodiment, easiness of forming a recess for forming the third circuit pattern 250 and the fourth circuit pattern 260 may be improved through the plurality of sub-insulating layers.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the embodiment, and those of ordinary skill in the art to which the embodiment belongs are provided with several examples not illustrated above in the range that does not deviate from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

Claims

a first insulating layer;
a first circuit pattern disposed on an upper surface of the first insulating layer;
a second insulating layer covering the first circuit pattern and disposed on an upper surface of the first insulating layer, the second insulating layer having a recess formed thereon;
a second circuit pattern disposed in the recess of the second insulating layer; and
a via disposed in the second insulating layer and connecting the first circuit pattern and the second circuit pattern;
The second insulating layer,
a 2-1 insulating layer disposed on the upper surface of the first insulating layer and having the via;
and a 2-2 insulating layer disposed on the upper surface of the 2-1 insulating layer and having the recess formed therein;
The thickness of the 2-2 insulating layer is greater than the thickness of the second circuit pattern,
circuit board.

According to claim 1,
The thickness of the second circuit pattern is,
Satisfying the range of 70% to 98% of the thickness of the second 2-2 insulating layer,
circuit board.

According to claim 1,
The 2-1 insulating layer includes glass fibers,
The 2-2 insulating layer does not include glass fibers,
circuit board.

According to claim 1,
The second circuit pattern is not in contact with the 2-1 insulating layer,
circuit board.

According to claim 1,
The upper surface of the second circuit pattern,
Located on the same plane as the upper surface of the 2-2 insulating layer,
circuit board.

6. The method of claim 5,
A lower surface of the second circuit pattern,
Located higher than the lower surface of the 2-2 insulating layer,
circuit board.

According to claim 1,
A thickness from the upper surface of the first circuit pattern to the upper surface of the 2-1 insulating layer is smaller than the thickness of the via;
circuit board.

According to claim 1,
The top surface of the via is located higher than the top surface of the 2-1 insulating layer,
circuit board.

According to claim 1,
The via is
a first part disposed on the 2-1 insulating layer;
and a second part in contact with the second circuit pattern and disposed on the 2-2 second insulating layer;
circuit board.

4. The method of claim 3,
The 2-2 insulating layer,
Containing RCC (Resin Coated Copper) or ABF (Ajinomoto build up film),
circuit board.

Prepare a first insulating layer,
forming a first circuit pattern on an upper surface of the first insulating layer;
A second insulating layer including a 2-1 insulating layer containing glass fibers and a 2-2 insulating layer not containing glass fibers is laminated on the upper surface of the first insulating layer,
forming a recess in the 2-2 insulating layer;
forming a via hole connected to the recess in the 2-1 insulating layer;
and forming a via filling the via hole and a second circuit pattern filling the recess;
The recess does not penetrate through the 2-2 insulating layer,
The thickness of the second circuit pattern is smaller than the thickness of the 2-2 insulating layer,
A method for manufacturing a circuit board.

12. The method of claim 11,
The thickness of the second circuit pattern is,
Satisfying the range of 70% to 98% of the thickness of the 2-2 insulating layer,
A method for manufacturing a circuit board.

12. The method of claim 11,
The second circuit pattern is not in contact with the 2-1 insulating layer,
A method for manufacturing a circuit board.

12. The method of claim 11,
The upper surface of the second circuit pattern,
Located on the same plane as the upper surface of the 2-2 insulating layer,
A method for manufacturing a circuit board.

15. The method of claim 14,
A lower surface of the second circuit pattern,
Located higher than the lower surface of the 2-2 insulating layer,
A method for manufacturing a circuit board.

12. The method of claim 11,
A thickness from the upper surface of the first circuit pattern to the upper surface of the 2-1 insulating layer is smaller than the thickness of the via;
A method for manufacturing a circuit board.

12. The method of claim 11,
The top surface of the via is located higher than the top surface of the 2-1 insulating layer,
A method for manufacturing a circuit board.

12. The method of claim 11,
The via hole is
a first part disposed on the 2-1 insulating layer;
a second part connected to the recess and disposed on the 2-2 second insulating layer;
The via is
disposed in the first part of the 2-1 insulating layer and the second part of the 2-2 insulating layer, respectively,
A method for manufacturing a circuit board.

12. The method of claim 11,
The 2-2 insulating layer,
Containing RCC (Resin Coated Copper) or ABF (Ajinomoto build up film),
A method for manufacturing a circuit board.