KR20210069290A - Ｆｐｇａ 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법 - Google Patents

Abstract

본 발명은 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법에 관한 것으로, 본 발명에 따른 장치는 입력 신호를 입력받아 소정 시간을 지연시키는 게이트 셀, 그리고 상기 게이트 셀에서 출력되는 신호를 상기 게이트 셀로 순환시키면서, 상기 게이트 셀로 상기 입력 신호가 순환된 횟수를 카운팅하며, 미리 설정된 횟수만큼 상기 입력 신호가 상기 게이트 셀을 순환하면 출력시키는 카운터스위칭부를 포함한다. 본 발명에 의하면 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법을 제공할 수 있다. 특히 FPGA 게이트 셀을 통해 시간 지연이 가능함에 따라서 FPGA가 변경되더라도 동일한 시간 지연의 효과를 볼 수 있어, 고해상도의 신호 샘플링 및 가변 가능한 신호 샘플링, 고해상도의 펄스 발생기 또한 제작이 가능하다.

Description

ＦＰＧＡ 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법{Variable Delay Time Apparatus and Method Using FPGA Gate Cell loopback}

본 발명은 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법에 관한 것이다.

종래 FPGA 내부에 존재하는 DCM(Digital Clock Manager)를 이용하여 샘플링 클록을 지연하고 수신되는 신호의 데이터를 구현하기 위한 방법을 설명한다.

도 1은 종래 방식에 따른 신호 샘플링 클록 신호의 파형을 나타낸 도면이다.

도 1을 참고하면, DCM은 개발자의 요구에 따라 입력되는 샘플링 클록을 25ps 단위로 시간지연을 시킬 수 있다. 이를 이용한다면 수신되는 신호를 25ps로 나누어서 샘플링 데이터의 획득이 가능해진다. 트리거를 기준으로 클록1을 발생시켜 신호에 대한 샘플링 데이터를 획득하고 다음의 트리거가 입력되었을 때 △t 만큼 지연시킨 클록2를 발생하여 샘플링 데이터를 획득한다. △t는 DCM의 제어 신호를 주어 지연시킨다. 이와 같은 동작을 클록1에서 클록의 상승 에지부터 다음 클록의 상승에지까지 반복한다. (n회) 클록 n까지 반복한 후에 획득된 샘플링 데이터를 취합하여 도 2에 예시한 것과 같이 정렬한다.

도 2는 종래 따른 신호 샘플링 모듈에서 사용되는 데이터 구조를 예시한 도면이고, 도 3은 종래 신호분석기의 구성을 예시한 도면이다.

샘플링 데이터가 도 2처럼 모두 획득되면 수신 파형을 구현하기 위해서 데이터를 Data 0,0 -> Data 1,0 -> Data 2,0 -> … -> Data m,0 -> Data 0,1 -> Data 1,1 의 형태로 전송한다. 클록 지연에 해당되는 △t를 조절하면 수십 GHz 급의 샘플링 해상도를 갖는 도 3에 예시한 것과 같은 신호분석기를 설계할 수 있었다.

그런데 종래 신호 샘플링 장치는 FPGA 내부에 시간 지연이 가능한 DCM이 있을 때에만 가능한 지연 방법으로 FPGA 내에 DCM이 없을 경우 시간 지연의 역할을 해 줄 수 없다. 때문에 FPGA 변경에 따라 시간이 변경 되거나 시간 지연을 하지 못하게 되는 상황이 발생할 수 있다.

따라서 본 발명이 해결하고자 하는 기술적 과제는 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법을 제공하는 것이다.

상기한 기술적 과제를 해결하기 위한 본 발명에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치는 입력 신호를 입력받아 소정 시간을 지연시키는 게이트 셀, 그리고 상기 게이트 셀에서 출력되는 신호를 상기 게이트 셀로 순환시키면서, 상기 게이트 셀로 상기 입력 신호가 순환된 횟수를 카운팅하며, 미리 설정된 횟수만큼 상기 입력 신호가 상기 게이트 셀을 순환하면 출력시키는 카운터스위칭부를 포함한다.

상기 게이트 셀은 FPGA 내부를 구성할 수 있다.

상기한 기술적 과제를 해결하기 위한 본 발명에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 방법은, 게이트 셀이 입력 신호를 입력받아 소정 시간을 지연시켜 출력하는 단계, 상기 입력 신호를 상기 게이트 셀에 순환시키면서 순환 횟수를 카운팅하는 단계, 그리고 상기 입력 신호가 상기 게이트 셀을 순환한 횟수가 미리 설정된 횟수만큼 상기 입력 신호가 상기 게이트 셀을 순환하면 출력시키는 단계를 포함한다.

컴퓨터에 상기 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 포함할 수 있다.

본 발명에 의하면 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치 및 방법을 제공할 수 있다. 특히 FPGA 게이트 셀을 통해 시간 지연이 가능함에 따라서 FPGA가 변경되더라도 동일한 시간 지연의 효과를 볼 수 있어, 고해상도의 신호 샘플링 및 가변 가능한 신호 샘플링, 고해상도의 펄스 발생기 또한 제작이 가능하다.

도 1은 종래 방식에 따른 신호 샘플링 클록 신호의 파형을 나타낸 도면이다.
도 2는 종래 따른 신호 샘플링 모듈에서 사용되는 데이터 구조를 예시한 도면이다.
도 3은 종래 신호분석기의 구성을 예시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치의 구성도이다.
도 5는 본 발명의 일 실시예에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치의 신호 파형도이다.
도 6은 본 발명의 일 실시예에 따른 클록 위상 지연 장치의 세부 구성도이다.
도 7은 본 발명의 일 실시예에 따른 클록 위상 지연 장치에서 입력 신호에 따른 출력 신호 지연을 나타낸 파형도이다.
도 8은 본 발명에 따라 생성된 신호의 신호 샘플링 예를 나타낸 것이다.
도 9는 본 발명에 따라 생성된 지연 신호를 바탕으로 균일한 시간 지연 신호를 발생하는 예를 나타낸 것이다.
도 10은 본 발명과 비교할 수 있는 FPGA를 이용하여 구현한 회로와 그에 따라 출력되는 신호 파형도이다.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도 4는 본 발명의 일 실시예에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치의 구성도이고, 도 5는 본 발명의 일 실시예에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치의 신호 파형도이다.

도 4를 참고하면, 본 발명의 일 실시예에 따른 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치는 트리거 발생기(110), 클록 위상 지연 장치(120) 및 클록 위상 지연 제어부(130)를 포함할 수 있다.

트리거 발생기(110)는 클록 1을 오실레이터를 통해 입력받을 수 있다. 트리거 발생기(110)는 클록 1을 입력받아 주기성을 가지는 트리거 신호를 발생하고 발생된 트리거 신호를 이용하여 마스크 신호를 생성한다.

클록 2는 FPGA 내부에 있는 클록 위상 지연 제어부(130)를 이용하여 △t 만큼 지연한다. 마스크 신호와 클록 1, 클록 2를 논리연산을 통해 연산하면 마스크 신호의 high 구간, 클록 2의 low 구간에서 임펄스 high 신호를 발생시킬 수 있으며, 이 구간은 수백 ps ~ 수 ns 에 해당한다.

도 6은 본 발명의 일 실시예에 따른 클록 위상 지연 장치의 세부 구성도이다.

도 6을 참고하면, 본 발명에 따른 FPGA 내부를 구성하고 있는 FPGA 게이트 셀(10)을 한 개만 이용하여 입력 신호를 n△d 만큼 지연시킬 수 있다.

카운터스위칭부(20)는 입력 신호가 FPGA 게이트 셀(10)을 순환(loop back)시키면서, 순환한 횟수를 카운팅하고, 미리 설정된 횟수만큼 순환하면 스위칭하여 출력시킨다.

도 7은 본 발명의 일 실시예에 따른 클록 위상 지연 장치에서 입력 신호에 따른 출력 신호 지연을 나타낸 파형도이다.

도 7을 참고하면, n=0으로 설정되어 있으면 입력 신호가 바로 출력된다. 그리고 n=1로 설정되어 있으면, 입력 신호를 1회 순환시킨 후 출력시킴으로써 △d만큼 지연시킨다. 이와 마찬가지로 설정된 횟수(n=1, 2, 3, 4)만큼 입력 신호를 FPGA 게이트 셀(10)을 순환시킨 후 출력시킴으로써 지연 시간(△d, 2△d, 3△d, 4△d)을 단계적으로 조정할 수 있다.

즉 도 4에서 트리거 발생기(110)에서 입력 신호가 클록 위상 지연 장치(120)에 입력되고, 클록 위상 지연 제어부(130)에서 단계별 신호(예컨대 n=1, 2, 3, 4 등)가 클록 위상 지연 장치(120)에 입력되면, 클록 위상 지연 장치(120)에 포함된 카운터스위칭부(20)는 입력 신호를 설정된 횟수만큼 FPGA 게이트 셀(10)에 순환시키면서 순환 횟수를 카운팅한다. 그리고 카운터스위칭부(20)는 미리 설정된 횟수만큼 입력 신호가 순환되면 FPGA 게이트 셀(10)로 순환시키지 않고 외부로 출력시킨다.

도 8은 본 발명에 따라 생성된 신호의 신호 샘플링 예를 나타낸 것이다.

도 8을 참고하면, 본 발명에 따른 도 5에서 시간 지연된 출력 신호를 바탕으로 도 8에 예시한 것과 같이 신호 샘플링을 하여 데이터를 획득할 수 있다.

시간 지연에 따라 샘플링된 신호는 △d의 샘플링 해상도를 가진다.

△d = 100 ps 일 때, 10 GSPS 해상도(Giga Sample Per Second), △d = 80 ps 일 때, 12.5 GSPS 해상도를 보여준다.

도 9는 본 발명에 따라 생성된 지연 신호를 바탕으로 균일한 시간 지연 신호를 발생하는 예를 나타낸 것이다.

도 9를 참고하면, 본 발명에 따른 도 5에서 시간 지연된 출력 신호를 바탕으로 도 9에 예시한 것과 같이 균일한 시간 지연의 신호를 발생하는 신호 발생기를 구현할 수 있다.

도 10은 본 발명과 비교할 수 있는 FPGA를 이용하여 구현한 회로와 그에 따라 출력되는 신호 파형도이다.

예컨대 △d = 100 ps 일 때, 10 GHz 지연 신호 발생기를 구현할 수 있다.

한편 FPGA를 통해 도 10과 동일하게 여러 셀을 이용한 회로를 구성할 수도 있다. 하지만 각 셀의 고정되는 위치마다 지연 시간의 값이 변경되어, 셀 들을 연결하는 라인 지연(Line Delay)으로 인해 균일성을 확보한 시간 지연을 생성하기 어렵다.

이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (5)

1. 입력 신호를 입력받아 소정 시간을 지연시키는 게이트 셀, 그리고
   그리고 상기 게이트 셀에서 출력되는 신호를 상기 게이트 셀로 순환시키면서, 상기 게이트 셀로 상기 입력 신호가 순환된 횟수를 카운팅하며, 미리 설정된 횟수만큼 상기 입력 신호가 상기 게이트 셀을 순환하면 출력시키는 카운터스위칭부
   를 포함하는 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치.
2. 제 1 항에서,
   상기 게이트 셀은 FPGA 내부를 구성하는 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 장치.
3. 게이트 셀이 입력 신호를 입력받아 소정 시간을 지연시켜 출력하는 단계,
   상기 입력 신호를 상기 게이트 셀에 순환시키면서 순환 횟수를 카운팅하는 단계, 그리고
   상기 입력 신호가 상기 게이트 셀을 순환한 횟수가 미리 설정된 횟수만큼 상기 입력 신호가 상기 게이트 셀을 순환하면 출력시키는 단계
   를 포함하는 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 방법.
4. 제 3 항에서,
   상기 게이트 셀은 FPGA 내부를 구성하는 FPGA 게이트 셀 루프백을 이용한 지연 시간 가변 방법.
5. 컴퓨터에 상기한 제3항 또는 제4항 중 어느 한 방법을 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.

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