KR20210068726A - 지문 인식 모듈 및 이를 포함하는 전자 디바이스 - Google Patents

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KR20210068726A
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substrate
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전승호
최소희
한재흥
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 지문 인식 모듈은 기판; 상기 기판 위에 배치되는 전도성 패턴부; 상기 기판 및 상기 전도성 패턴부 위에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제1 접속부; 및 상기 제1 접속부 위에 배치되는 제1 칩을 포함하고, 상기 제1 접속부는, 상기 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 폐루프 형상을 가지며 배치되고, 내부에 전도성 파티클을 포함하는 이방성 전도 접착제를 포함한다.

Description

지문 인식 모듈 및 이를 포함하는 전자 디바이스{FINGERPRINT SENSING MODULE AND ECTRONIC DEVICE COMPRISING THE SAME}
실시 예는 지문 인식 모듈 및 이를 포함하는 전자 디바이스에 관한 것이다.
지문인식센서는 인간의 손가락 지문을 감지하는 센서로서, 최근에는 스마트폰이나 태블릿 컴퓨터 등의 휴대용 전자기기에서 보안성을 강화하기 위한 수단으로 널리 사용되고 있다. 즉, 지문인식센서를 통해 사용자 등록이나 보안 인증 절차를 거치도록 함으로써, 휴대용 전자기기에 저장된 데이터를 보호하고, 보안 사고를 미연에 방지할 수 있다. 일반적으로 스마트폰의 전면 하단에는 홈 키가 마련되어 있다. 홈 키는 스마트폰의 다양한 기능을 원터치 방식으로 구현하여, 사용 편의성을 향상시킨다. 한편, 태블릿 컴퓨터는 전술한 스마트폰과 유사하게 본체의 전면 하단에 홈 키가 마련되어 있다. 이와 같이, 스마트폰 및 태블릿 컴퓨터에서 홈 키는 휴대용 전자기기를 통해 설정된 동작을 구현하도록 해주는데, 일 예로 휴대용 전자기기의 사용 중 홈 키를 누르거나 터치하면 초기 화면으로 복귀하는 것과 같은 편의적인 기능을 제공한다.
한편, 지문인식모듈은, 기판 위에 지문인식센서와 ASIC(Application Specific Integrated Circuit)이 장착되는 구조를 갖는다. 그러나, 상기와 같은 지문인식 모듈은 메인보드와 직접 연결될 수 없다. 즉, 상기 지문인식모듈과 상기 메인보드 사이에는 인쇄회로기판이 요구된다.
디스플레이부를 가지는 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 두께가 증가되는 문제점이 있다. 또한, 복수의 인쇄회로기판의 크기는 전자 디바이스의 소형화에 제약이 될 수 있다. 또한, 복수의 인쇄회로기판의 접합 불량은 전자 디바이스의 신뢰성을 저하시킬 수 있다.
또한, 지문인식모듈은 기판 위에 지문인식센서의 실장을 위해 250℃ 이상에서 고온 본딩 공정을 진행한다. 그러나, 상기와 같은 지문인식센서는 고분자화합물을 포함하는 센서이며, 이에 따라 고온에 취약한 특성을 갖는다. 이에 따라, 상기와 같은 지문인식센서를 고온에서 본딩을 진행하는 경우, 열충격으로 인해 센서의 기능이 상실되거나 고온으로 인한 부품 변경 및 본딩 위치의 미스 얼라인이 발생하는 문제점을 가진다.
따라서, 이와 같은 문제를 해소할 수 있는 새로운 구조의 지문인식모듈이 요구된다.
실시 예는 지문인식 센서와 ASIC이 하나의 기판에 실장되면서, 전자디바이스의 메인보드와 직접 연결될 수 있는 칩 온 필름용 연성 회로기판을 포함하는 지문인식모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
또한, 실시 예는 지문인식센서를 기판에 실장함에 있어 저온경화 타입의 이방 전도성 접착제를 사용하고, 이에 따라 상기 이방 전도성 접착제가 상기 지문인식센서의 측면을 둘러싸는 구조를 가지도록 한 지문인식 모듈 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 지문 인식 모듈은 기판; 상기 기판 위에 배치되는 전도성 패턴부; 상기 기판 및 상기 전도성 패턴부 위에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제1 접속부; 및 상기 제1 접속부 위에 배치되는 제1 칩을 포함하고, 상기 제1 접속부는, 상기 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 폐루프 형상을 가지며 배치되고, 내부에 전도성 파티클을 포함하는 이방성 전도 접착제를 포함한다.
또한, 상기 제1 접속부는, 상기 전도성 패턴부와 상기 제1 칩 사이의 영역에서 상측 방향으로 확장되어 상기 제1 칩의 측면을 둘러싸며 배치된다.
또한, 상기 제1 칩의 측면에 배치된 상기 제1 접속부의 수직 방향으로의 폭은, 상기 제1 칩의 두께의 20% 내지 90% 범위를 가진다.
또한, 상기 제1 접속부는, 상기 제1 오픈 영역을 통해 노출된 상기 전도성 패턴부 위에 배치되는 제1 부분과, 상기 제1 부분과 연결되고, 상기 노출된 전도성 패턴부 사이의 상기 기판 위에 배치되는 제2 부분을 포함한다.
또한, 상기 제1 부분에 위치한 전도성 파티클은 상기 제1 칩의 하면에 위치한 범프와 상기 노출된 전도성 패턴부 사이를 전기적으로 연결하고, 상기 제2 부분에 위치한 전도성 파티클은 상기 제1 부분에 위치한 전도성 파티클과 분리된다.
또한, 상기 제1 접속부의 수평 방향으로 폭은 0.05mm 내지 5mm 사이의 범위를 가진다.
또한, 상기 제1 칩의 상기 범프의 하면은, 상기 제1 접속부의 접촉하는 제1 하면과, 상기 제1 접속부와 비접촉하는 제2 하면을 포함하고, 상기 제2 하면은, 상기 제1 칩의 하부의 센싱 유효 영역과 인접하다.
또한, 상기 이방성 전도 접착제는, 80℃ 내지 150℃ 사이의 범위 내에서 경화되는 이방성 전도 접착 필름 또는 이방성 전도 접착 페이스트를 포함한다.
또한, 상기 제1 칩은, 고분자 화합물을 포함하는 지문 인식 센서를 포함한다.
또한, 상기 보호층의 제2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제2 접속부; 및 상기 제2 접속부 위에 배치되는 제2 칩;을 포함하고, 상기 제2 접속부는 상기 제1 접속부와 다른 물질을 포함하고, 상기 제2 칩은 주문형 집적 회로를 포함한다.
또한, 상기 제2 접속부는 솔더 범프를 포함한다.
또한, 상기 제2 접속부 상에 배치되고, 상기 제2 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 포함한다.
한편, 실시 예에 따른 전자 디바이스는 기판; 상기 기판 위에 배치되는 전도성 패턴부; 상기 기판 및 상기 전도성 패턴부 위에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제1 접속부; 상기 제1 접속부 위에 배치되는 제1 칩; 상기 보호층의 제2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제2 접속부; 및 상기 제2 접속부 위에 배치되는 제2 칩;을 포함하고, 상기 제1 접속부는, 상기 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 폐루프 형상을 가지며 배치되고, 내부에 전도성 파티클을 포함하는 이방성 전도 접착제를 포함하고, 상기 제2 접속부는 솔더 범프를 포함하고, 상기 제1 칩은 지문 인식 센서를 포함하고, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하는 지문 인식 모듈; 상기 제1 칩 상에 부착되는 디스플레이부; 및 상기 지문 인식 모듈의 상기 제2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함한다.
또한, 상기 디스플레이부는, 디스플레이 패널; 및 상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며, 상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착된다.
본 실시 예에 의하면, 저온 경화 타입의 이방 전도성 접착제를 사용하여 기판 상에 지문인식센서를 실장한다. 이에 따르면, 고분자 화합물이 포함된 센서를 COF에 본딩이 가능하며, 기존의 방식이 가지는 고온 공정으로 인한 센서 위치 변형 및 열충격으로 인한 센서 기능 상실 문제를 해결할 수 있다.
또한, 본 실시 예에 의하면, 이방 전도성 접착제 상에 지문인식센서를 실장할 때, 상기 이방 전도성 접착제가 상기 지문인식센서의 측면을 둘러싸며 배치되도록 한다. 이에 따르면, 이방 전도성 접착제가 지문인식센서의 주위를 둘러싸며 배치됨으로써, 센서 보호의 목적으로 추가 진행되는 사이드-필(side-fill) 공정을 제거할 수 있다.
또한, 본 실시 예에 의하면 이방 전도성 접착체 내의 전도성 파티클의 높이로 인해 기판과 지문인식센서사이에 추가 공간의 형성이 가능하여 발진이 필요한 지문인식센서의 특성을 향상시킬 수 있으며, 이에 따라 동작 신뢰성을 향상시킬 수 있다.
또한, 본 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다. 뿐만 아니라 폴리 이미드 기판을 사용함으로 인해 Fine Pitch를 구현(라인 / Space = 10um 이하 / 15um이하) 할 수 있어 지문 인식 모듈의 크기를 감소 시킬 수 있다.
또한, 본 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제1 칩, 제2 칩 및 제3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.
또한, 본 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다. 뿐만 아니라 지문인식용 칩에서 형성된 신호가 메인 보드 까지 전달되는 신호 거리를 줄일 수 있어 지문인식을 빠르게 할 수 있다.
이에 따라, 실시예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부를 가지는 전자디바이스에 적합할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제1 칩과 제2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제1 칩과 제2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제1 칩 및 제2 칩까지의 각각의 거리가 최소 1.6mm가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제2 칩과 제3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제2 칩과 제3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제2 칩과 제3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제3 칩의 위치 틀어짐 현상을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판의 평면도이다.
도 2a는 실시예에 따른 지문 인식 모듈을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 지문 인식 모듈의 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이다.
도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다.
도 3c는 도 3b의 일부 영역을 확대한 도면이다.
도 3d는 비교 예에 따른 미스 얼라인 문제를 설명하기 위한 도면이다.
도 3e는 실시 예에 따른 지문 인식 센서의 배치 구조의 평면도이다.
도 4는 도 3b의 지문 인식 모듈의 절곡 형태를 보여주는 도면이다.
도 5는 실시 예에 따른 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 6은 실시 예에 따른 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈의 또 다른 단면도이다.
도 7은 실시 예에 따른 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 8a는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 단면도이다.
도 8b는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 다른 단면도이다.
도 8c는 실시 예에 따른 지문 인식 모듈을 포함하는 전자 디바이스의 또 다른 단면도이다.
도 9은 내지 도 13은 지문 인식 모듈을 포함하는 다양한 전자 디바이스의 도면들이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1b를 참조하여, 비교 예에 따른 인쇄회로기판을 설명한다.
디스플레이부를 가지는 전자 디바이스는 지문 인식 기능을 구현하기 위해서, 메인보드(40) 이외에 적어도 2개의 기판이 요구된다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 기판은 적어도 2개일 수 있다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스는 제1 기판(10) 및 제2 기판(20)을 포함할 수 있다.
상기 제1 기판(10)은 FPCB 또는 실리콘 웨이퍼(silicon wafer)를 사용하였다.
상기 제2 기판(20)은 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)을 사용하였다.
비교예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제1 및 제2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제1 및 제2 기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.
상기 제1 기판(10) 및 상기 제2 기판(20)은 서로 다른 공정으로 형성되었다. 예를 들어, 상기 제1 기판(10)은 일반적인 적층 공정에 의해서 제조되고, 상기 제2 기판(20)은 시트(sheet) 방식으로 제조되고 있다.
비교 예에 따른 제1, 제2 기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제1 및 제2 기판이 요구된다.
또한, 비교 예에 따른 기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판상에서 접속시키기 어려운 문제점이 있다.
디스플레이 패널(30)의 상부에 접근한 객체로부터 지문을 인식하여 처리 또는 전달하기 위하여 제1 기판(10)은 제2 기판(20)과 연결되고, 제2 기판(20)은 메인보드(40)에 연결된다.
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 커버 윈도우(70)와 상기 제1 기판(10)의 사이, 상기 제1 기판(10)과 상기 제2 기판(20)의 사이, 상기 제2 기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제1 인쇄회로기판(10) 및 상기 제2 인쇄회로기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다.
도 1b를 참조하면, 비교 예는 복수의 기판이 요구되므로, 일 방향에서의 길이(L1)는 각각의 상기 제1 기판(10) 및 상기 제2 기판(20)의 길이의 합이다. 통상 길이(L1)는 300mm 정도이다. 비교 예에 따른 전자 디바이스는 복수의 기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다. 또한 디스플레이부 외부에 지문인식 부품이 실장됨으로 전체 디바이스의 크기가 커져야 하는 문제가 있다.
최근 스마트폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍채 인식, 가상현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다.
비교 예에 따른 전자 디바이스는 서로 다른 종류의 제1 칩, 제2 칩 및 제3 칩이 각각 별도의 제1 기판(10) 및 제2 기판(30)에 배치될 수 있다. 이에 따라, 제1 기판(10) 및 제2 기판(30)의 사이의 접착층(50)의 두께 및 상기 제2 기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다.
또한, 상기 제2 기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다.
또한, 제1 및 제2 기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다.
또한, 비교 예에 따른 전자 디바이스는 지문 인식 센서와 같은 고분자 화합물이 포함된 제1 칩을 제1 기판(10) 상에 실장함에 있어, Sn 도금층을 합금화하는 공정 반응(eutectic) 본딩을 사용한다. 공정 반응 본딩은 합금층을 형성하는 공정으로 통상 250℃ 이상의 고온에서 진행된다. 그러나, 고온에서도 안정적인 특성을 가지는 실리콘 기반의 칩과는 달리, 고온에서 불안정한 고분자 화합물이 포함된 센서를 본딩하기 위해서는 250℃ 이상의 공정 반응 본딩 방식으로는 진행할 수 없다. 이는 고분자 화합물이 포함된 센서는 고온에서 열변형이나 기능상의 문제가 발생하기 때문이다. 이에 따라, 공정 반응 본딩 방식으로 고분자 화합물이 포함된 센서와 같은 칩을 기판 상에 실장하는 경우, 기판 상의 리드 패턴과 칩의 범프 사이의 미스얼라인이 발생하는 문제가 있다.
실시 예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
실시 예와 비교 예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교 예와 중복되는 설명은 제외한다.
도 2a 내지 도 2c를 참조하여, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함하는 지문 인식 모듈이 장착된 전자 디바이스를 설명한다.
실시 예에 따른 전자 디바이스는 디스플레이 패널의 일측에 접근한 객체로부터 획득한 지문 인식 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다.
실시 예에 따른 디스플레이부를 포함하는 전자 디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드와 연결될 수 있다.
자세하게, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다.
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 서로 다른 종류의 제1 칩(c1), 제2 칩(c2) 및 제3 칩(c3)을 배치하기 위한 기판일 수 있다.
실시예에 따른 지문 인식용 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 두께(t2)는 절곡(bending)되기 이전에 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 70㎛ 내지 75㎛일 수 있다.
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 총 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판의 절곡(bending) 전의 두께(t2)는 비교 예에 따른 복수의 기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.
실시예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 칩 온 필름(chip on film)용 연성 회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시예는 비교 예에 포함된 제1 기판 및 제2 기판 사이의 접착층(50)을 생략할 수 있어, 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시 예는 제1 기판과 제2 기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 복수 개의 기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다.
실시 예에 따른 지문 인식 모듈(100)의 칩 온 필름(chip on film)용 연성 회로기판은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40) 사이에 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)이 배치될 수 있다.
실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제1 칩(C1)이 배치될 수 있다. 이에 따라, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제1 칩(c1)의 안정적인 실장이 가능할 수 있다. 또한, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 비절곡 영역 상에는 제2 칩(C2) 및 제3 칩(C3)이 배치될 수 있다. 이에 따라, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 상기 제2 칩(c2) 및 제3 칩(C3)의 안정적인 실장이 가능할 수 있다.
도 2c는 도 2b의 하면에서의 평면도이다.
도 2c를 참조하면, 실시 예는 하나의 기판이 요구되므로, 일 방향에서의 길이(L2)는 하나의 기판의 길이일 수 있다. 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 길이일 수 있다. 일례로, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다.
또한, 별도의 지문인식용 공간이 필요 없고, 디스플레이부와 중첩되도록 형성됨으로 전체 디바이스에서 디스플레이 영역을 넓게 사용할 수 있어 사용자 편의성을 높일 수 있다
실시예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 일 방향에서의 길이(L2)는 비교예에 따른 기판의 일 방향에서의 길이(L1)의 10% 내지 70% 수준의 길이를 가질 수 있다.
이에 따라, 실시 예는 전자 디바이스 내의 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 크기가 감소될 수 있고, 비교 예의 별도의 지문인식용 공간이 필요했던 것을 제거함으로 인해 전체 디스플레이 영역을 확대할 수 있을 뿐만 아니라, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시 예에 따른 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
도 3a는 본 발명의 실시 예에 따른 지문 인식 모듈의 연성 회로 기판을 나타낸 단면도이고, 도 3b는 도 3a의 연성 회로 기판을 포함하는 지문 인식 모듈을 나타낸 단면도이다.
실시예에 따른 칩 온 필름(All in one chip on film)용 연성 회로기판은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130) 및 보호층(140)을 포함할 수 있다.
여기에서, 칩 온 필름(chip on film)용 연성 회로기판은 지문 인식 모듈(100)을 구성하는 제1 칩(C1), 제2 칩(C2) 및 제3 칩(C3)이 실장되기 전의 기판이다.
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다. 상기 절곡 영역은, 상기 기판(110)의 상면 중 제1 칩(C1)과 제2 칩(C2)의 사이 영역일 수 있다. 상기 절곡 영역은, 제1 칩(C1), 제2 칩(C2) 및 제3 칩(C3)이 배치되는 칩 배치 영역을 제외한 영역일 수 있다. 그리고, 상기 비절곡 영역은, 상기 절곡 영역을 제외한 나머지 영역일 수 있다. 상기 비절곡 영역은, 상기 제1 칩(C1)이 배치되는 제1 칩 배치 영역, 상기 제2 칩(C2)이 배치되는 제2 칩 배치 영역 및 상기 제3 칩(C3)이 배치되는 제3 칩 배치 영역을 포함할 수 있다.
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 제한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자 디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자 디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시 예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다.
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다.
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제1 칩(C1), 제2 칩(C2) 및 제3 칩(C3)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.
상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.
바람직하게, 상기 기판(110)의 양면에는 각각 배선이 배치될 수 있다. 즉, 기판(110)의 상면에는 상부 배선 패턴층이 배치될 수 있고, 하면에는 하부 배선 패턴층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 도금층이 배치될 수 있다. 또한, 상부 배선 패턴층 위에는 상부 보호층이 배치될 수 있다. 또한, 하부 배선 패턴층 아래에는 하부 도금층이 배치될 수 있다. 그리고, 상기 하부 배선 패턴층 아래에는 하부 보호층이 배치될 수 있다.
상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다.
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 4㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 6㎛ 내지 9㎛의 두께로 배치될 수 있다.
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 15㎛ 초과인 경우에는 리소 그라피 공법을 사용할 경우 사이드 에칭, 프린팅 공법을 사용할 경우 마스크 사용이 어렵고, 스퍼터링 공법의 경우 장기간에 증착을 해야 함으로 미세패턴을 구현하기 어려울 수 있다.
상기 배선 패턴층(120) 상에는 도금층(130)이 배치될 수 있다. 상기 도금층(130)은 제1 도금층(131) 및 제2 도금층(132)을 포함할 수 있다.
상기 배선 패턴층(120) 상에는 제1 도금층(131)이 배치되고, 상기 제1 도금층(131) 상에는 상기 제2 도금층(132)이 배치될 수 있다. 상기 제1 도금층(131) 및 상기 제2 도금층(132)은 위스커(whisker) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층을 단일층으로 형성하는 경우 도금공정에서 배선패턴층의 구리(cu)가 도금층으로 확산되어 칩과의 본딩시 불량을 초래 할 수 있다. 상기 1층의 도금층 상에 2층의 도금층을 추가로 형성함으로 인해 칩과의 본딩되는 표면에 구리(Cu)의 양이 없거나 감소시켜 칩 본딩이 용이해질 수 있다. 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제1 칩(C1)과 본딩이 용이할 수 있다.
상기 제1 도금층(131)이 배치되는 영역은 상기 제2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제1 도금층(131)이 배치되는 면적은 상기 제2 도금층(132)이 배치되는 면적과 대응될 수 있다.
뿐만 아니라 상기 제1 도금층(131)이 배치되는 영역은 상기 제2 도금층(132)이 배치되는 영역 보다 클수 있다. 상기 제1 도금층(131)을 형성한 후 보호층 (140)을 형성하고 보호층이 형성되지 않은 제1 도금층 상에 상기 제2 도금층(132)를 형성하여도 상기 위스커 현상 및 Cu 확산을 방지 할 수 있다.
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제1 도금층(131) 및 상기 제2 도금층(132)은 주석(Sn)을 포함할 수 있다.
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제1 도금층(131) 및 상기 제2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다.
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다.
상기 제1 도금층(131) 및 상기 제2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다.
실시 예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.
이에 따라, 상기 제1 도금층(131)에서 상기 제2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제1 도금층(131)에서 상기 제2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석을 포함할 수 있다.
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학 작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다.
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤≤x+y≤≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제1 도금층(131)은 주석 및 구리의 합금층일 수 있다.
또한, 상기 제1 도금층(131) 및 상기 제2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제1 도금층(131)은 상기 제2 도금층(132)보다 구리의 함량이 클 수 있다.
상기 제2 도금층(132)은 상기 제1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제2 도금층(132)은 순수 주석을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.
실시 예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다.
다만, 실시 예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다.
상기 제1 도금층(131)은 상기 제2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제1 도금층(131) 및 상기 제2 도금층(132)의 전체 두께는 0.07㎛ 내지 1㎛일 수 있다. 상기 제1 도금층(131) 및 상기 제2 도금층(132)의 전체 두께는 0.15㎛ 내지 0.7㎛일 수 있다. 상기 제1 도금층(131) 및 상기 제2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제1 도금층(131) 및 상기 제2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제1 도금층(131) 및 상기 제2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 메인보드(40), 제1 칩(C1) 또는 제2 칩(C2) 또는 제3 칩(C3)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다.
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)와 부분적으로 중첩될 수 있다.
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제1 오픈 영역(OA1)을 포함할 수 있다. 상기 제1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다. 이때, 상기 제1 오픈 영역(OA1)을 통해 노출된 상기 배선 패턴층(120) 및/또는 상기 도금층(130)은 상기 제1 칩(C1)에 구비된 범프와 연결되기 위한 본딩 패드라고도 할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제2 오픈 영역(OA2)을 포함할 수 있다. 상기 제2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제2 오픈 영역(OA2)에서 측정된 상기 제1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제3 오픈 영역(OA3)을 포함할 수 있다. 상기 제3 오픈 영역(OA3)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제3 칩(C3)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 보호층(140)은 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시예는 상기 메인보드(40)와 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제4 오픈 영역(OA4)을 포함할 수 있다. 이에 따라, 상기 제4 오픈 영역(OA4)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제4 오픈 영역(OA4)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다. 상기 제4 오픈 영역(OA3)은 상기 제1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제4 오픈 영역(OA4)은 상기 제2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제4 오픈 영역(OA4)은 상기 제3 오픈 영역(OA3)보다 기판의 외곽에 위치할 수 있다.
상기 제1 오픈 영역(OA1), 상기 제2 오픈 영역(OA2) 및 상기 제3 오픈 영역(OA3)은 상기 제4 오픈 영역(OA4)보다 기판의 중앙 영역에 위치할 수 있다.
이때, 상기 기판의 길이 방향의 2개의 최외곽 영역 중 적어도 어느 하나의 영역은 보호층(140)에 의해 덮일 수 있다. 다시 말해서, 기판(110)은 제1 외곽 영역 및 제2 외곽 영역을 포함할 수 있다. 상기 제1 외곽 영역은 기판(110)의 좌측 단부 영역일 수 있다. 상기 제2 외곽 영역은 기판(110)의 우측 단부 영역일 수 있다. 그리고, 상기 제2 외곽 영역에는 상기 설명한 바와 같이 메인 보드와 연결되기 위한 제4 오픈 영역(OA4)이 위치한다. 이와 다르게, 제1 외곽 영역은 오픈 영역을 가지지 않는다. 다시 말해서, 상기 제1 외곽 영역은 보호층(140)이 형성되는 보호부(PP)를 포함할 수 있다.
상기 보호층(140)은 절곡 부분(BP, Bending part)에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시 예에 따른 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다.
또한, 상기 제1 외곽 영역에 보호층이 형성됨으로 인해 칩 온 필름(chip on film)용 연성 회로기판을 포함한 지문 인식 모듈(100)의 제1 외곽 영역의 마모를 방지 할 수 있다. 종래 Drive IC를 실장하는 칩 온 필름(chip on film)용 연성 회로기판의 경우, 상기 제1 외곽 영역에 대응하는 부분에 디스플레이와 연결되는 단자가 형성되었으며, 이에 따라 상기 제1 회곽 영역은 디스플레이 패널과 접촉하고 ACF 등의 접착물질로 제1 외곽영역의 노출된 부분이 보호되어 제1 외곽 영역의 마모를 방지할 수 있었다. 그러나, 본 발명의 경우 제1 외곽 영역에 연결되는 부분이 없기 때문에 제1 외곽 영역은 별도의 보호부(PP)를 형성하여 마모를 방지할 수 있다.
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist) 층일 수 있다. 예를 들어, 상기 보호층(140)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 제한되지 않고, 상기 보호층(140)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 5㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 7㎛ 내지 12㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다.
실시 예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130) 및 보호층(140)을 배치할 수 있다.
즉, 실시 예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층 및 하부 보호층이 배치될 수 있다.
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상기 기판(110)은 관통 홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통 홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통 홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통 홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통 홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 및 보호층(140)이 각각 차례대로 배치될 수 있다.
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다.
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다.
상기 기판(110)을 관통하는 비아 홀(V1, V2, V3, V4)의 내부에는 전도성 물질이 채워질 수 있다. 비아 홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아 홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.
뿐만 아니라 상기 기판상에 비아를 형성하고 배선을 형성함으로 인해 상기 비아에 배선과 동일한 물질이 동일한 공정으로 형성될 수 있다. 이를 통해 별도로 비아에 전도성 물질을 채워 넣는 공정을 제거 할 수 있고, 또한, 비아와 배선의 물질 차이로 인한 신호 전달/왜곡 현상을 줄일 수 있다.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다.
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다.
전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)를 포함할 수 있다. 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응되거나 서롤 다를 수 있다. 상기 제1 도금층(131)의 면적은 상기 제2 도금층(132)의 면적과 서로 대응되거나 서로 다를 수 있다.
도 3a를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제1 도금층(131)의 면적은 상기 제2 도금층(132)의 면적과 서로 대응될 수 있다.
도 5를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제1 도금층(131)의 면적과 대응될 수 있다. 상기 제1 도금층(131)의 면적은 상기 제2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제1 도금층(131)의 면적은 상기 제2 도금층(132)의 면적보다 클 수 있다.
도 6을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다.
도 7을 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다.
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제2 도금층(132) 상에 직접 접촉하며 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제1 도금층(131)이 배치되고, 상기 제1 도금층(131) 상에 상기 제2 도금층(132)이 형성되고, 상기 제2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다.
도 5를 참조하면, 상기 배선 패턴층(120) 상에 상기 제1 도금층(131)이 배치되고, 상기 제1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
상기 보호층(140)의 하면이 접촉하는 상기 제1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제2 도금층(132)은 순수 주석을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다.
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제1 도금층(131) 및 제2 도금층(132)이 요구된다.
도 5를 참조하면, 상기 배선 패턴층(120) 상에 상기 제1 도금층(131)이 배치되고, 상에 상기 제1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
이때, 상기 배선 패턴층(120)은 제1 배선 패턴층(121) 및 제2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다.
상기 제1 배선 배턴층(121) 및 상기 제2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.
상기 제1 배선 배턴층(121)은 1㎛ 내지 15㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다.
다음으로, 상기 제2 배선 패턴층(122)은 상기 제1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제2 배선 패턴층(122)은 도금에 의하여 관통홀의 내부에 전체적으로 채워질 수 있다.
상기 제1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기재(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통홀에 전도성 물질을 채우지 않고, 상기 제1 배선 패턴층(121) 상에 상기 제2 배선 패턴층(122)을 배치함과 동시에 비아홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 칩 온 필름용 연성 회로기판 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
도 7을 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다.
예를 들어, 상기 기판의 일면 상에 제1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다.
상기 보호층(141) 상에는 상기 제2 보호층(142)이 배치될 수 있다. 상기 제2 보호층(142)은 상기 제1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제1 보호층(141)보다 큰 영역에 배치될 수 있다.
상기 보호층(142)은 상기 제1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제2 보호층(142)은 상기 제1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 칩 온 필름용 연성 회로기판의 벤딩시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.
상기 제1 및 제2 보호층은 동일 물질을 사용할 수 있다, 이를 통해 상기 보호층은 상기 도금층상에서 단차를 가지도록 형성될 수 있다. 상기 단차가 형성됨으로 인해 상기 보호층(140)과 상기 제1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다.
상기 제2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제1 도금층(131)이 배치되고, 상에 상기 제1 도금층(131) 상에 상기 제2 도금층(132)이 차례대로 배치될 수 있다.
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다.
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다.
한편, 이와 같은 실시예에 따른 칩 온 필름용 연성 회로기판은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP) 및 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다.
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다. 이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제1 접속부(150), 제2 접속부(160) 및 제3 접속부(170)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제1 접속부(150), 제2 접속부(160) 및 제3 접속부(170)가 각각 배치될 수 있다.
상기 제1 접속부(150), 상기 제2 접속부(160) 및 제3 접속부(170) 각각은 서로 다른 형상을 가질 수 있다.
예를 들어, 상기 제1 접속부(150)는 접착제일 수 있다. 예를 들어, 상기 제1 접속부(150)는 접착 페이스트일 수 있다. 예를 들어, 제1 접속부(150)는 이방성 도전 접착제일 수 있다. 예를 들어, 제1 접속부(150)는 내부에 전도성 파티클이 배치된 이방성 전도성 필름(ACF) 또는 이방성 전도성 페이스트(ACP)일 수 있다.
예를 들어, 상기 제2 접속부(160)는 구형 형상을 포함할 수 있다. 상기 제2 접속부(160)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제2 접속부(160)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제2 접속부(160)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제3 접속부(170)는 구형 형상을 포함할 수 있다. 상기 제3 접속부(170)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제3 접속부(170)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제3 접속부(170)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제1 접속부(150), 상기 제2 접속부(160) 및 제3 접속부(170)는 서로 다른 크기를 가질 수 있다. 상기 제1 접속부(150), 상기 제2 접속부(160) 및 제3 접속부(170)의 폭은 서로 다를 수 있다. 상기 제1 접속부(150) 상에는 상기 제1 칩(C1)이 배치될 수 있다.
상기 제1 접속부(150)는 전도성 파티클을 포함할 수 있다. 이에 따라, 상기 제1 접속부(150)는 상기 제1 접속부(150)의 상면에 배치되는 상기 제1 칩(C1) 및 상기 제1 접속부(150)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제2 접속부(160) 상에는 상기 제2 칩(C2)이 배치될 수 있다. 상기 제2 접속부(160)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제2 접속부(160)는 상기 제2 접속부(160)의 상면에 배치되는 상기 제2 칩(C2) 및 상기 제2 접속부(160)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제3 접속부(170) 상에는 상기 제3 칩(C3)이 배치될 수 있다. 상기 제3 접속부(170)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제3 접속부(170)는 상기 제3 접속부(170)의 상면에 배치되는 상기 제3 칩(C3) 및 상기 제3 접속부(170)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 서로 다른 종류의 제1 칩(C1), 제2 칩(C2) 및 제3 칩(C3)이 배치될 수 있다. 자세하게, 실시예에 따른 칩 온 필름용 연성 회로기판의 동일한 일면 상에는 하나의 상기 제1 칩(C1), 하나의 제2 칩(C2) 및 복수 개의 제3 칩(C3)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.
다만, 실시 예에서의 제1 칩(C1)의 본딩 방식은 제2 칩(C2) 및 제3 칩(C3)의 본딩 방식과 다를 수 있다. 예를 들어, 제1 칩(C1)의 저온 본딩 방식을 적용하여 이방성 전도성 접착제와 같은 제1 접속부(150)를 사용하여 기판(110) 상에 실장될 수 있다. 이와 다르게, 제2 칩(C2) 및 제3 칩(C3)은 공정 반응 본딩 방식을 통해 250℃ 이상의 고온에서 기판(110) 상에 실장될 수 있다.
상기 제1 칩(C1)은 지문 인식 센서를 포함할 수 있다. 바람직하게, 제1 칩(C1)은 초음파 지문 인식 센서를 포함할 수 있다. 바람직하게, 제1 칩(C1)은 변환기(transducer)를 포함할 수 있다. 상기 변환기는 지문 인식 센서의 한 종류인 초음파 지문 센서를 구성하며, 이의 원리는 접촉 표면에 놓인 손가락에 초음파를 투사하여 반사되는 음파를 전기적 신호로 변환하여 지문 이미지를 취득한다. 따라서, 상기 제1 칩(C1)은 손가락에 반사되는 음파를 전기적 신호로 변환하는 변환기(transducer)를 포함할 수 있다.
이를 위해, 제1 칩(C1)은 고분자 화합물을 포함할 수 있으며, 발진 방식에 따라 손가락에 반사되는 음파를 전기적 신호로 변환할 수 있다.
상기 제2 칩(C2)은 주문형 집적 회로(ASIC)을 포함할 수 있다. 상기 주문형 집접 회로(ASIC)는 메인 보드(40)를 통해 전달되는 제어 신호를 수신하여 상기 제1 칩(C1)에 전달하거나, 상기 제1 칩(C1)을 통해 획득된 신호를 아날로그 처리하여 상기 메인 보드(40)로 전달할 수 있다.
제3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다.
칩 온 필름용 연성 회로기판 상에 배치되는 복수 개의 제3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 칩 온 필름용 연성 회로기판 상에는 여러 개의 MLCC 칩이 배치될 수 있다.
또한, 상기 제3 칩(C3)은 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 칩 온 필름용 연성 회로기판 상에는 서로 다른 종류의 복수 개의 제3 칩(C3a, C3b)이 배치될 수 있다. 예를 들어, 칩 온 필름용 연성 회로기판 상에는 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제3 칩(C3a) 및 다이오드 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제3 칩(C3b)을 포함할 수 있다.
실시 예에서 상기 제3 칩의 종류가 이에 제한되는 것은 아니며, 상기 제1 칩(C1) 및 제2 칩(C2)의 동작의 신뢰성을 위한 다양한 서브 칩들이 모두 여기에 포함될 수 있다.
한편, 상기 제1 칩(C1)은 제1 접속부(150) 위에 실장될 수 있다. 이때, 상기 제1 칩(C1)은 하면에 배치되는 범프(B1, B2)를 포함할 수 있다. 이때, 상기 범프(B1, B2)는 금(Au)을 포함할 수 있다. 상기 범프(B1, B2)는 골드 범프일 수 있다.
상기 제1 접속부(150)는 이방성 도전 페이스트(ACP)나 이방성 도전 필름(ACF)를 포함할 수 있으며, 그에 따라 상기 제1 칩(C1)의 범프(B1, B2)와 상기 제1 오픈 영역(OA1)을 통해 노출된 전도성 패턴부를 전기적으로 연결할 수 있다.
한편, 상기 제1 접속부(150)는 상기 전도성 패턴부와 상기 범프(B1, B2) 사이의 영역뿐 아니라, 이로부터 확장되어 상기 제1 칩(C1)의 측면으로 연장될 수 있다. 즉, 상기 제1 접속부(150)는 상기 제1 칩(C1)의 측면을 둘러싸며 형성될 수 있다. 이에 따라, 실시 예에서의 제1 접속부(150)는 일반적인 칩 패키지에서 필수적으로 포함되어야 하는 사이드 몰딩 공정을 삭제할 수 있다. 다시 말해서, 실시 예에서의 제1 접속부(150)는 상기 전도성 패턴부 상에 상기 제1 칩(C1)을 실장시키기 위한 접착 기능을 할 뿐 아니라, 상기 제1 칩(C1)의 주위를 둘러싸며 외부 환경으로부터 보호하는 보호 기능을 추가로 할 수 있다.
즉, 상기 제1 접속부(150)는 상기 지문 인식 모듈의 사용 환경에서, 다양한 오염 요인으로부터 상기 제1 칩(C1)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 제1 접속부(150)는 상기 제1 칩(C1)의 하부 영역에는 배치되지 않는다. 바람직하게, 상기 제1 접속부(150)는 상기 범프(B1, B2)와 상기 전도성 패턴부 사이의 영역에 배치되며, 이를 제외한 상기 기판(110)과 상기 제1 칩(C1) 사이의 공간에는 배치되지 않는다.
그에 따라, 상기 제1 접속부(150)는 상기 제1 칩(C1)을 기판(110) 상에 부착시키기 위한 접착력을 제공함과 동시에 상기 제1 칩(C1)의 하부 영역의 주위를 밀폐한다. 따라서, 상기 제1 칩(C1)의 하부 영역에는 상기 기판(110)과 상기 제1 칩(C1) 사이에 공간이 형성된다. 상기 공간은 상기 제1 칩(C1)의 동작 중에 발생하는 진동을 위해 형성된다. 즉, 상기 제1 칩(C1)은 초음파 지문 센서이며, 그에 따라 동작 중에 진동이 발생한다. 따라서, 상기 공간은 상기 제1 칩(C1)의 진동이 안정적으로 발생할 수 있도록 하는 공간을 확보한다.
이때, 상기 공간이 너무 넓으면, 그에 따른 지문 인식 모듈의 전체 부피가 커지는 문제가 있으며, 상기 공간이 너무 좁으면, 상기 지문 인식 센서의 동작 중에 상기 제1 칩(C1)과 상기 기판(110) 사이의 접촉에 따른 제1 칩(C1)의 동작 신뢰성에 문제가 발생할 수 있다.
따라서, 상기 공간의 높이는 7㎛~12㎛ 사이를 가지도록 한다. 또한, 상기 공간의 높이는 8㎛~10㎛ 사이를 가지도록 한다. 바람직하게, 상기 공간의 높이는 최소 7㎛ 이상이 되도록 한다. 즉, 상기 공간의 높이가 7㎛보다 작으면, 상기 제1 칩(C1)의 진동 공간이 충분히 확보되지 않음에 따른 문제가 발생할 수 있다. 이에 따라, 본 발명에서는 상기 전도성 패턴부의 높이가 최소 7㎛ 이상이 되도록 상기 기재한 배선 패턴층(120)의 두께, 제1 도금층(131)의 두께 및 제2 도금층(132)의 두께 범위를 조절한다. 그러나, 상기 전도성 패턴부의 두께 조절만으로는 상기 공간의 높이 제어가 용이하지 않다.
이때, 본 실시 예에서의 상기 제1 접속부(150)는 내부에 전도성 파티클(151)이 배치된다. 그리고, 상기 전도성 파티클(151)에 의해 상기 범프(B1, B2)와 상기 전도성 패턴부 사이에 일정 공간이 형성될 수 있으며, 이에 따라 상기 제1 칩(C1)의 진동 공간을 용이하게 확보할 수 있다.
한편, 상기 제1 칩(C1)의 하면에는 칩 보호층(153)이 배치된다. 상기 칩 보호층(153)은 상기 제1 칩(C1)과 상기 기판 사이에서, 상기 제1 칩(C1)과 상기 기판 사이의 접촉에 따른 상기 제1 칩(C1)을 보호하기 위해 형성된다.
한편, 칩 온 필름용 연성회로기판의 상기 제2 오픈 영역(OA2)에는 제2 접속부(160)가 배치된다.
실시 예에 따른 칩 온 필름용 연성회로기판에 제2 칩(C2)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제2 접속부(160)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제2 칩(C2)을 연결하기 위한 제2 접속부(160)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다. 자세하게, 실시 예에 따른 칩 온 필름용 연성회로기판은 상기 제1 칩(C1)을 실장한 이후에 제2 칩(C2)을 배치하는 경우에도, 선택적인 리플로우(selective reflow) 공정을 통한 부분적인 열공급이 가능할 수 있다.
즉, 실시 예에 따른 제조 공정은 마스크를 통해 상기 제1 오픈 영역(OA)이 열이 노출되는 것을 방지할 수 있다. 이에 따라, 상기 제1 오픈 영역(OA1)에 배치되는 상기 제2 도금층이 열 공급에 의하여 순수 주석으로부터 주석 및 구리의 합금층으로 변성되는 것을 방지할 수 있다. 이에 따라, 하나의 칩 온 필름용 연성 회로기판(100) 상에 서로 다른 제1 칩(C1) 및 제2 칩(C2)을 실장하는 경우에도, 상기 제1 오픈 영역에서 상기 제2 도금층(132a)의 주석(Sn)의 함량은 50 원자% 이상일 수 있어, 제1 칩(C1)의 조립(assembly)이 우수할 수 있다.
상기 제2 접속부(160)는 금(Au)을 포함할 수 있으나, 바람직하게, 상기 제2 접속부(160) 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제2 접속부(160)는 상기 제2 접속부(160)의 하부에 위치한 상기 제2 도금층(132)가 순수 주석이 아닌 경우에도, 상기 제2 칩(C2)과의 조립 성능이 우수할 수 있다. 또한, 상기 제2 접속부(160)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다.
예를 들어, 상기 제2 접속부(160)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
상기 제2 접속부(160)는 솔더 범프일 수 있다. 상기 제2 접속부(160)는 솔더 볼일 수 있다. 상기 리플로우 공정의 온도에서 솔더볼은 용융될 수 있다.
실시 예에 따른 칩 온 필름용 연성회로기판에 하나의 제2 칩(C2)을 배치하기 위해서는 복수 개의 상기 제2 접속부(160)가 상기 제2 칩(C2) 및 상기 제2 도금층(132) 사이에 배치될 수 있다.
상기 리플로우 공정의 온도에서, 제2 칩(C2)은 제2 접속부(160)를 통해 상기 제2 오픈 영역(OA2) 상의 제2 도금층(132)과 우수한 본딩이 가능할 수 있다.
실시예에 따른 칩 온 필름용 연성회로기판은 상기 제1 오픈 영역에서 제1 접속부(150)를 통해 상기 제1 칩(C1)의 연결이 우수한 동시에, 제2 오픈 영역에서 제2 접속부(160)를 통해 상기 제2 칩(C2)의 연결이 우수할 수 있다.
한편, 상기 제2 칩(C2)의 주위에는 사이드 몰딩부(164)가 배치될 수 있다. 상기 사이드 몰딩부(164)는 다양한 오염 요인으로부터 상기 제2 칩(C2)의 동작 신뢰성이 확보될 수 있도록 한다. 이때, 상기 사이드 몰딩부(164)는 상기 제2 칩(C2)의 하부 영역에 배치되지 않을 수 있다. 또한, 이와 다르게 상기 사이드 몰딩부(164)는 상기 제2 칩(C2)의 하부 영역을 모두 채우며 배치될 수 있다. 따라서, 상기 사이드 몰딩부(164)는 상기 제2 칩(C2)의 장착 견고성을 향상시킬 수 있다.
즉, 상기 제1 칩(C1)은 이방성 전도 접착체를 이용하여 사이드 몰딩부 역할까지 수행하는 제1 접속부(150)를 이용하여 본딩을 진행하는 반면, 상기 제2 칩(C2)은 솔더 범프와 같은 제2 접속부(160)를 이용하여 본딩을 진행한 후 사이드 몰딩부(164)를 이용하여 추가 몰딩 공정을 진행한다.
한편, 칩 온 필름용 연성회로기판의 상기 제3 오픈 영역(OA3)에는 제3 접속부(170)가 배치된다.
실시 예에 따른 칩 온 필름용 연성회로기판에 제3 칩(C3)을 배치하기 위해서는, 마스크(도시하지 않음)를 통해서 제3 접속부(170)가 배치되는 영역과 대응되는 부분에만 선택적으로 열을 공급할 수 있다. 자세하게, 실시 예는 선택적인 리플로우(selective reflow) 공정을 통해서 제3 칩(C3)을 연결하기 위한 제3 접속부(170)가 배치되는 영역에 선택적으로 열의 공급을 할 수 있다.
상기 제3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있다. 이에 따라, 상기 제3 접속부(170)는 상기 제3 접속부(170)의 하부에 위치한 상기 제2 도금층(132)이 순수 주석이 아닌 경우에도, 상기 제3 칩(C3)과의 조립 성능이 우수할 수 있다. 또한, 상기 제3 접속부(170)는 금(Au) 이외의 금속을 포함할 수 있어, 제조 비용을 저감시킬 수 있다.
예를 들어, 상기 제3 접속부(170)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
한편, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이는 제1 거리(W1) 만큼 이격되고, 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이는 제2 거리(W2) 만큼 이격된다. 즉 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이는 제1 거리(W1) 만큼 이격되어 있으며, 이에 따라 벤딩 시에 발생하는 크랙 가능성을 최소화하도록 한다.
즉, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이에는 절곡 영역을 포함한다. 보다 명확하게는, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이는 상기 제1 칩(C1)과 인접한 제1 비절곡 영역과, 상기 제2 칩(C2)가 인접한 제2 비절곡 영역과, 상기 제1 비절곡 영역 및 제2 비절곡 영역 사이의 절곡 영역을 포함한다.
이때, 상기 절곡 영역의 폭은 상기 기판(110)의 두께나 전도성 패턴부(CP)의 두께에 의해 결정될 수 있다. 이때, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이의 간격이 너무 좁으면 상기 제1 및 2 비절곡 영역의 폭이 좁아질 수 있다. 이와 같은 경우, 상기 기판의 절곡 시에 상기 실장된 제1 칩(C1) 또는 제2 칩(C2)에 데미지가 가해질 수 있으며, 이에 따른 본딩부의 크랙이 발생할 수 있다. 따라서, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이의 거리는 상기 크랙이 발생하지 않을 수 있는 최소 거리를 가져야 한다. 이때, 절곡 후에, 절곡된 단부로부터 상기 제1 칩(C1) 사이의 거리(W3)는 최소 1.6mm가 되어야 상기 크랙의 발생을 방지할 수 있다. 또한, 절곡 후에, 절곡된 단부로부터 상기 제2 칩(C2) 사이의 거리는 최소 1.6mm가 되어야 상기 크랙의 발생을 방지할 수 있다. 따라서, 제1 칩(C1)과 상기 제2 칩(C2) 사이의 거리(W1)는 최소 3.2mm가 되도록 한다. 여기에서, 상기 절곡된 단부로부터 상기 제1 칩(C1) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제1 칩(C1)의 우측단 까지의 거리를 의미할 수 있다. 여기에서, 상기 절곡된 단부로부터 상기 제2 칩(C2) 사이의 거리는, 상기 기판의 절곡 후에, 최 우측에 위치한 기판의 단부에서 상기 제2 칩(C2)의 좌측 단 까지의 거리를 의미할 수 있다. 또한, 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이의 거리(W1)가 10mm를 초과하는 경우, 상기 제2 칩(C2)에서 수신되는 제1 칩(C1)의 출력 신호에 손실이 발생할 수 있다. 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이의 거리(W1)는 3.2mm 내지 10mm 사이의 범위를 가지도록 한다. 예를 들어 상기 거리(W1)는 3.2mm 내지 5mm 사이 일수 있다. 예를 들어 상기 거리(W1)는 3.2mm 내지 3.6mm 사이 일수 있다.
또한, 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이의 거리를 가까울수록 신호 처리에 있어 유리하다. 즉, 상기 제2 칩(C2)과 제3 칩(C3) 사이의 거리가 멀어지면, 그만큼 신호 배선의 길이가 길어지고, 이에 따른 배선 저항의 상승으로 인해 신호 전달 손실이 발생하게 된다. 그러나, 상기 제2 칩과 제3 칩(C3) 사이의 거리가 너무 인접하는 경우, 상기 제2 칩(C2)과 제3 칩(C3) 사이의 실장 과정에서 신뢰성 문제가 발생할 수 있다. 즉 일반적으로 상기 제2 칩(C2)이 실장된 이후에 상기 제3 칩(C3)의 실장 공정을 진행한다. 이때, 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이의 거리가 너무 인접한 경우, 상기 제3 칩(C3)의 본딩 시에, 상기 본딩이 완료된 제2 접속부(160)가 녹는 현상이 발생하며, 이에 따른 제2 칩(C2)의 위치가 틀어지는 문제가 발생하게 된다. 따라서, 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이의 거리(W2)는 최소 1.0mm가 되도록 하여, 상기 발생할 수 있는 문제점을 해결할 수 있도록 한다. 또한, 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이의 거리(W2)가 5mm를 초과하는 경우, 상기 제2 칩(C2)과 제3 칩(C3) 사이의 신호에 손실이 발생할 수 있다. 상기 제2 칩(C2)과 상기 제3 칩(C3) 사이의 거리(W2)는 1.0mm 내지 5mm 사이의 범위를 가지도록 한다.
예를 들어 상기 거리(W2)는 1.0mm 내지 3mm 사이 일수 있다. 예를 들어 상기 거리(W2)는 1.0mm 내지 1.5mm 사이 일 수 있다.
즉, 상기 거리(W2)는 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이의 거리(W1)보다 작을 수 있다. 이를 통해 신호의 손실을 최소화 하면서 절곡이 가능한 연성회로 기판을 형성할 수 있다.
한편, 상기와 같이 연성 회로 기판은 절곡 영역을 포함한다. 이에 따라, 상기 연성 회로 기판은, 절곡 영역의 일측에 위치한 연성 회로 기판의 제1 비절곡 영역과, 상기 절곡 영역의 타측에 위치한 상기 연성 회로 기판의 제2 비절곡 영역을 포함한다. 이때, 상기 제1 비절곡 영역과 상기 제2 비절곡 영역의 사이에는 접착층(180)이 배치될 수 있다. 상기 접착층(180)은 상기 연성 회로 기판의 절곡 형태가 유지되도록 한다. 또한, 상기 접착층(180)의 표면에는 전자파를 차폐하는 차폐필름(도시하지 않음)이 배치될 수 있다. 상기 차폐 필름은, 상기 제1 비절곡 영역에 배치된 제1 칩(C1)과, 상기 제2 비절곡 영역에 배치된 제2 칩(C2) 및 제3 칩(C3) 사이에서의 신호 간섭을 억제하면서 전자파를 차폐할 수 있다.
도 8a를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제1 칩(C1)은 디스플레이 패널(30)과 접촉할 수 있다. 바람직하게, 상기 제1 칩(C1)의 상면에는 접착층(50)이 배치될 수 있다. 그리고, 상기 제1 칩(C1)은 상기 접착층(50)에 의해 상기 디스플레이 패널(30)의 하면에 부착될 수 있다. 이를 통해 디스플레이의 유효 영역을 최대한 확보하는 디바이스를 제작 할 수 있다.
또한, 이와 다르게 도 8b를 참조하면, 상기 칩 온 필름용 연성 회로기판에 실장된 제1 칩(C1)은 디스플레이 패널(30) 위에 위치한 커버 윈도우(70)와 접촉할 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 상기 디스플레이 패널(30)과 수직으로 중첩되지 않을 수 있다. 바람직하게, 상기 커버 윈도우(70)의 적어도 일 영역은 영상이 표시되지 않은 비유효 영역을 포함할 수 있으며, 이에 따라 상기 제1 칩(C1)은 상기 커버 윈도우(70)의 비유효 영역 하부에 부착될 수 있다.
이에 따라, 상기 디스플레이 패널(30) 또는 상기 커브 윈도우(70) 및 상기 칩 온 필름용 연성 회로기판(명확하게는, 제1 칩)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 이를 통해 디스플레이를 통해 전달되는 지문신호의 왜곡을 최소화 시킬 수 있다.
한편, 상기 커버 윈도우(70)는 글라스 필름일 수 있다.
상기 칩 온 필름용 연성 회로 기판(100)의 일단은 보호부(PP)를 포함할 수 있다. 다시 말해서, 상기 칩 온 필름용 연성 회로 기판(100)의 일단에는 외부 기판이나 칩과 연결될 필요가 없음으로 상기 일단은 보호층에 의해 모두 덮일 수 있으며, 이에 따른 전도성 패턴부가 외부로 노출되지 않는다. 상기 일단에 전도성 패턴부를 노출 시키는 단자가 필요 없음으로 인해 상기 칩 온 필름용 연성 회로기판(100)의 길이를 최소화 할 수 있고 배터리 등 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 칩 온 필름용 연성 회로기판이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 칩 온 필름용 연성 회로기판은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다. 상기 메인보드(40) 및 상기 칩 온 필름용 연성 회로기판 사이에 위치한 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다. 이에 따라, 상기 접착층(50)은 상기 칩 온 필름용 연성 회로기판 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.
한편, 이와 다르게 상기 제1 칩(C1) 위에 배치되는 접착층(50)은 OCA(Optical clear adhesive)로 PET기반의 투명 접착층을 포함할 수 있다.
한편, 도 8c와 같이, 상기 칩 온 필름용 연성 회로기판과 메인보드(40) 사이에는 제2 기판(20)이 추가적으로 배치될 수도 있다. 상기 제2 기판(20)은 추가적인 신호 처리나, 디스플레이상의 스타일러스 펜이나 손의 움직임에 따른 터치 신호를 인식하는 기능 또는 디스플레이의 신호를 처리 하는 Drive IC 등 상기 지문 인식 기능 이외의 추가 기능을 제공하기 위해서, 상기 메인 보드와 상기 칩 온 필름용 연성 회로기판 사이에 배치될 수 있다. 제2 기판(20)은 절연기판(21)과, 전도성 패턴부(22)와 보호층(23)과 강도 확보를 위한 보강부(24)를 포함하는 구성을 가질 수 있다. 이를 통해서 지문인식용 신호와 터치 신화나 디스플레이신호를 처리하는 기판을 별도로 구성하지 않고 하나의 기판상에서 처리 할 수 있다.
한편, 도 3c 내지 도 3e를 참조하여 상기 제1 칩(C1)의 부착에 대해 보다 구체적으로 설명하기로 한다.
도 3c 내지 도 3e를 참조하면, 상기 보호층(140)이 배치되어 있지 않은 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 그리고, 상기 노출된 전도성 패턴부(CP) 상에는 제1 접속부(150)가 배치될 수 있다.
상기 제1 접속부(150)는 전도성 패턴부(CP)와 상기 제1 칩(C1)의 범프(B1, B2) 사이에 배치될 수 있다.
이때, 상기 제1 접속부(150)는 상기 전도성 패턴부(CP)와 상기 제1 칩(C1)의 범프(B1, B2) 사이의 영역뿐 아니라, 이들 사이 영역에도 배치될 수 있다. 다시 말해서, 상기 제1 칩(C1)은 복수의 범프(B1, B2)를 포함한다. 그리고, 상기 보호층(140)은 상기 복수의 범프(B1, B2)와 각각 연결되도록 전도성 패턴부(CP)를 부분적으로 노출할 수있다.
여기에서, 상기 제1 접속부(150)는 상기 전도성 패턴부(CP)와 복수의 범프(B1, B2) 사이의 영역뿐 아니라, 복수의 전도성 패턴부의 사이 영역에 대응하는 기판(110)과 상기 제1 칩(C1) 사이의 영역에도 배치될 수 있다.
다시 말해서, 상기 제1 접속부(150)는 상기 전도성 패턴부(CP)를 폐루프 형상을 가지고 배치될 수 있다. 이에 따라, 상기 제1 접속부(150)과 상기 기판(110) 사이의 결합력을 향상시킬 수 있다.
한편, 상기 제1 접속부(150)를 배치한 상태에서, 상기 제1 칩(C1)을 압착하는 경우, 상기 제1 접속부(150) 내에 전도성 파티클(151)은 상기 전도성 파티클(151)와 상기 범프(B1, B2) 사이에 위치할 수 있다. 그리고, 상기 전도성 파티클(151)에 의해 상기 전도성 패턴부(CP)와 상기 제1 칩(C1)의 범프(B1, B2)는 서로 전기적으로 연결될 수 있다.
이때, 상기 제1 접속부(150)는 상기 전도성 패턴부(CP)와 상기 범프(B1, B2) 사이의 이외의 영역에도 배치된다. 그러나, 상기 전도성 패턴부(CP)와 상기 범프(B1, B2)의 사이 영역이 아닌 다른 영역에서는 상기 전도성 파티클(151)이 서로 분리된 상태이기 때문에, 이 영역에서는 전기적 연결이 이루어지지 않는다. 따라서, 실시 예에서는 상기 제1 접속부(150)가 상기 제1 칩(C1)이 배치될 영역의 주위를 폐루프 형상으로 둘러싸며 배치된다 하더라도, 각각의 전도성 패턴부와 각각의 범프(B1, B2)를 1:1로 전기적으로 연결시킬 수 있다.
이에 대해 보다 구체적으로 연결하면, 상기 기판(110) 상에는 제1 칩(C1)이 배치될 영역 상에 서로 이웃하며 노출되는 복수의 전도성 패턴부(CP)를 포함할 수 있다. 그리고, 상기 제1 접속부(150)는 상기 복수의 전도성 패턴부(CP) 상에 배치될 뿐 아니라, 상기 복수의 전도성 패턴부(CP) 사이의 영역에도 배치된다.
이때, 상기 복수의 전도성 패턴부(CP)와 상기 범프(B1, B2) 사이의 제1 접속부(150) 내에 배치된 전도성 파티클(151)은 상기 제1 칩(C1)의 부착 과정에서 압착이 이루어져, 상기 전도성 패턴부(CP)와 상기 범프(B1, B2) 사이를 전기적으로 연결한다. 그러나, 상기 전도성 패턴부(CP)들 사이에 배치된 전도성 파티클(151)은 상기 과정에서 압착이 이루어지지 않기 때문에 상호 분리된 형태를 유지하게 되며, 이에 따라 복수의 전도성 패턴부들은 서로 전기적으로 연결되지 않고 절연될 수 있다. 다시 말해서, 상기 복수의 전도성 패턴부들 사이에도 상기 제1 접속부(150)가 배치될 수 있으나, 이 영역에서는 전도성 파티클(151)이 서로 분리된 상태로 배치되기 때문에, 상기 복수의 전도성 패턴부들 사이는 절연될 수 있다.
한편, 제1 접속부(150)는 제1 폭(D1)을 가지며 상기 제1 칩(C1)과 전도성 패턴부(CP) 사이에 배치될 수 있다. 이때, 상기 제1 폭(D1)은 상기 제1 접속부(150)의 수평 방향으로의 폭을 의미할 수 있다. 상기 제1 폭(D1)은 0.05mm 내지 5mm 사이의 범위를 가질 수 있다. 상기 제1 폭(D1)이 0.05mm보다 작은 경우, 상기 제1 칩(C1)의 본딩 신뢰성이 낮아질 수 있다. 상기 제1 폭(D1)이 5mm보다 큰 경우, 상기 제1 접속부(150)의 본딩 과정에서 상기 제1 접속부(150)의 일부가 상기 제1 칩(C1)의 하부 영역인 센싱 유효 영역(SAR) 내로 침투할 수 있다.
이에 따라, 상기 제1 접속부(150)는 상기 제1 칩(C1)의 외측면으로부터 제2 폭(D2)을 가지며 수평 방향으로 확장될 수 있고, 일정 폭을 가지고 수직 방향으로 확장될 수 있다. 이때, 상기 제1 칩(C1)의 하면으로부터 확장된 상기 제1 접속부(150)의 수직 방향으로의 폭은 제4 폭(D4)을 가질 수 있다. 이때, 상기 제4 폭(D4)은 상기 제1 칩(C1)의 두께에 의해 결정될 수 있다. 예를 들어, 상기 제4 폭(D4)은 상기 제1 칩(C1)의 두께의 20% 내지 90%일 수 있다.
한편, 상기 제1 칩(C1)은 상기 기판(110)으로부터 제3 폭(D3)만큼 이격되어 배치될 수 있다. 즉, 상기 제1 칩(C1)의 하면으로부터 상기 기판(110)의 상면까지의 수직 방향으로의 거리는 상기 제3 폭(D3)일 수 있다. 이때, 상기 제3 폭(D3)은 0.01mm 내지 1.00mm일 수 있다.
또한, 상기 제1 칩(C1)의 하부 영역에서의 센싱 유효 영역(SAR)은 상기 범프(B1, B2)의 내측면으로부터 제5 폭(D5)만큼 이격될 수 있다. 상기 제5 폭(D5)은 제1 접속부(150)의 스펙에 의해 결정될 수 있으며, 예를 들어, 0.01mm 내지 0.5mm일 수 있다.
한편, 실시 예에서의 상기 범프(B1, B2)는 상기 제1 접속부(150)와 접촉하는 부분 및 비접촉하는 부분을 포함할 수 있다. 다시 말해서, 상기 제1 접속부(150)는 상기 범프(B1, B2)의 하면 중 제1 하면에만 선택적으로 배치될 수 있다. 이에 따라, 상기 범프(B1, B2)의 하면 중 상기 제1 하면을 제외한 제2 하면은 상기 제1 접속부(150)와 접촉하지 않을 수 있다. 상기 제2 하면은 상기 범프(B1, B2)의 하면 중 상기 센싱 유효 영역(SAR)과 인접한 부분일 수 있다. 이는, 상기 제1 접속부(150)의 본딩 과정에서, 상기 제1 접속부(150)의 일부가 상기 센싱 유효 영역(SAR)으로 침투하는 것을 방지하기 위함이며, 나아가 상기 제1 접속부(150)가 상기 제1 칩(C1)의 측면으로 확장되도록 하기 위함이다. 이때, 상기 제2 하면의 폭은 제6 폭(D6)을 가질 수 있다. 상기 제6 폭(D6)은 0.01mm 내지 0.5mm일 수 있다.
상기와 같이 실시 예에서의 제1 접속부(150)는 이방성 전도 접착제로 구성되며, 예를 들어, 이방성 전도 필름이나 이방성 전도 페이스트를 포함할 수 있다.
그리고, 상기 제1 접속부(150)는 상기 기판(110) 상에서 제1 칩(C1)이 배치될 영역을 폐루프 형상을 가지며 배치되고, 이에 따라 본딩 과정에서 상기 제1 칩(C1)의 측면으로 확장되어, 상기 제1 칩(C1)의 주위를 둘러싸며 형성될 수 있다.
또한, 상기 제1 접속부(150)는 상기 범프(B1, B2)의 하면의 전체 영역과 접촉하지 않고, 상기 센싱 유효 영역(SAR)과 인접한 상기 범프(B1, B2)의 하면과는 접촉하지 않도록 하여 상기 제1 접속부(150)의 일부가 상기 센싱 유효 영역(SAR)으로 침투하는 것을 방지하도록 한다.
도 3d의 (a)에서와 같이 전도성 패턴부(CP)와 제1 칩(C1)의 범프(B1, B2)는 수직 방향 내에서 서로 얼라인되어야 한다. 그러나, 고온 본딩 과정으로 상기 제1 칩(C1)을 부착하는 경우, 도 3d의 (b)에서와 같이 상기 전도성 패턴부(CP)와 상기 제1 칩(C1)의 범프(B1, B2)가 일정 간격 만큼 미스 얼라인될 수 있다.
이에 반하여, 도 3e에 도시된 바와 같이, 실시 예에서는 제1 접속부(150)가 상기 제1 칩(C1)이 배치될 영역의 주위를 둘러싸는 폐루프 형상을 갖도록 하면서, 상기 제1 칩(C1)의 측면을 둘러싸며 배치되도록 한다. 이때, 상기 제1 접속부(150)의 본딩 조건은 80℃ 내지 150℃ 범위를 가지도록 하여, 상기 본딩 과정에서 상기 미스 얼라인 문제나 상기 제1 칩(C1)에 발생할 수 있는 열충격 문제를 해결하도록 한다. 이에 따라, 상기 제1 접속부(150)는 저온 경화 타입의 이방성 전도 접착체일 수 있다.
한편, 도 3 내지 도 8을 참조하여, 메인보드(40)와의 연결관계를 설명한다.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)은 관통홀을 포함하는 기판(100); 상기 관통 홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제1 도금층(131); 상기 제1 도금층(131) 상에 배치되는 제2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.
상기 배선 패턴층(120)을 기판의 양면에 형성함으로 인해 지문인식용 칩과 거의 유사한 크기의 기판을 형성할 수 있다.
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제1 칩(C1), 제2 칩(C2), 제3 칩(C3) 및 메인보드(40)와 전기적으로 연결될 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판의 리드 패턴부 및 테스트 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부 및 상기 테스트 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 리드 패턴부 및 테스트 패턴부로 구별될 수 있다.
상기 리드 패턴부는 상기 제1 칩, 상기 제2 칩, 제3 칩(C3), 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.
상기 테스트 패턴부(TP)는 실시예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 지문 인식 모듈의 불량여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.
칩 온 필름용 연성 회로기판은 제1 이너 리드 패턴부(I1), 제2 이너 리드 패턴부(I2), 제3 이너 리드 패턴부(I3), 제4 이너 리드 패턴부(I4), 제5 이너 리드 패턴부(I5) 및 제6 이너 리드 패턴부(I6)를 포함할 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판은 아우터 리드 패턴부(OP)를 포함할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판은 테스트 패턴부(TP)를 포함할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제1 이너 리드 패턴부(I1), 제2 이너 리드 패턴부(I2), 제3 이너 리드 패턴부(I3), 제4 이너 리드 패턴부(I4), 제5 이너 리드 패턴부(I5) 및 제6 이너 리드 패턴부(I6), 그리고 아우터 리드부(OP)가 배치될 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판의 상기 일면과 반대되는 타면 상에는 상기 테스트 패턴부(TP)가 배치될 수 있다.
한편, 상기 아우터 리드부(OP)의 위치와, 상기 테스트 패턴부(TP)의 위치를 서로 바뀔 수 있다. 즉, 도면 상에서, 아우터 리드부(OP)의 위치에 상기 테스트 패턴부(TP)가 위치할 수 있고, 상기 테스트 패턴부(TP)의 위치에 아우터 리드부(OP)가 위치할 수 있다.
도면에서의 상기 테스트 패턴부(TP)와 상기 아우터 리드 패턴부(OP)는 기판의 하면 및 상면에 형성되는 것으로 도식화 하였으나, 설계 효율성에 맞추어 다수의 상기 패턴들의 일부 또는 전부가 상면 및 하면 중 어디에 형성되어도 무방하다.
바람직하게는 상기 칩 온 필름용 연성 회로기판이 절곡 되어 메인 보드에 부착될 경우 상면이 아우터 리드 패턴부(OP)로 형성되고 하면이 테스트 패턴부(TP)를 형성함으로 인해 다수의 패턴부로 인한 공간 제약을 해결할 수 있다.
실시예에 따른 칩 온 필름용 연성 회로기판의 일면 상에 배치되는 상기 제1 칩(C1)은 제1 접속부(150)를 통해, 상기 제1 이너 리드 패턴부(I1) 및 상기 제2 이너 리드 패턴부(I2)와 연결될 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제1 칩(C1)은 상기 제1 이너 리드 패턴부(I1)와 전기적으로 연결될 수 있다.
상기 제1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제1 비아홀(V1)로 전기적인 신호를 전달할 수 있다. 상기 제1 비아홀(V1) 및 상기 제1 이너 리드 패턴부(I1)는 전기적으로 연결될 수 있다.
또한, 상기 제1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제1 비아홀(V1)까지 전기적으로 연결되고, 상기 제1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제3 비아홀(V3)로 전기적인 신호를 전달 할 수 있다. 이때, 상기 제1 비아 홀(V1) 및 제3 비아 홀(V3)을 통해 전달되는 신호는, 상기 제2 칩(C2)과 상기 제1 칩(C1) 사이에 전송되는 신호일 수 있다. 바람직하게, 상기 제1 비아 홀(V1) 및 상기 제3 비아 홀(V3)을 통해 전달되는 신호는 메인 보드(40)를 통해 전달되는 상기 제1 칩(C1)의 제어 신호일 수 있다.
다시 말해서, 상기 제1 칩(C1)으로부터 신호 전송 라인은 상기와 같은 비아 홀을 통해 상기 기판(110)의 하면에 배치될 수 있다.
이를 통해 지문인식을 위한 발신 신호(Tx)는 칩 온 필름용 연성 회로기판(100)의 하면에 형성하여 신호 전송 라인이 상대적으로 길고, 지문이 인식된 후 되돌아 오는 수신 신호(Rx)는 상면에 형성하여 발신 신호 전송 라인보다 짧게 구현하여 좀 더 명확한 지문을 인식 할 수 있다. 바람직하게는 발신 신호(Tx) 신호 전송 라인의 수가 수신 신호(Rx) 신호 전송 라인의 수보다 칩 온 필름용 연성 회로기판(100)의 하면에 더 많을 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제1 칩(C1)은 제1 접속부(150)를 통해 상기 제2 이너 리드 패턴부(I2)와 전기적으로 연결될 수 있다.
상기 기판(110)의 상면에 배치되는 상기 제2 이너 리드 패턴부(I2)는 상기 제2 이너 리드 패턴부(I2)의 하부에 위치한 제2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제4 비아 홀(V4) 및 테스트 패턴부(TP)와 연결될 수 있다.
상기 테스트 패턴부(TP)는 상기 비아홀(V1, V2, V3, V4)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 테스트 패턴부(TP)를 통해, 상기 제1 이너 리드 패턴부(I1)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 테스트 패턴부(TP)에서 전압 또는 전류를 측정함에 따라, 상기 제1 칩과 상기 제2 칩 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
또한, 제2 칩(C2)은 제1 서브 제2 접속부(161), 제2 서브 제2 접속부(162) 및 제3 서브 제2 접속부(163)를 통해 각각 제3 이너 리드 패턴부(I3), 제4 이너 리드 패턴부(I4), 제5 이너 리드 패턴부(I5)와 전기적으로 연결된다. 이때, 상기 제3 이너 리드 패턴부(I3)는 상기 제2 이너 리드 패턴부(I2)와 비아 홀을 거치지 않고, 상기 기판의 상면에 위치한 배선을 통해 직접 연결될 수 있다. 이때, 상기 제3 이너 리드 패턴부(I3)와 상기 제2 이너 리드 패턴부(I2)에는, 상기 제1 칩(C1)에서 획득된 감지 신호가 상기 제2 칩(C2)으로 전달되는 신호 전송라인일 수 있다.
즉, 상기 제2 칩(C2)은 아날로그 신호 처리를 하며, 이에 따라 수신되는 신호의 정확도에 따라 출력되는 신호의 정확도가 결정된다. 이때, 상기 수신되는 신호의 전송 라인이 길어질수록 상기 신호의 손실 정도가 커지게 되며, 이에 따라 상기 제2 칩(C2)에 수신되는 신호에 정확도가 감소하게 된다. 따라서, 본 발명에서는 상기 제1 칩(C1)과 상기 제2 칩(C2) 사이에서, 상기 제2 칩(C2)의 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화하여 신호 손실을 최소화할 수 있다.
상기 디스플레이 패널(30)은 하부 기판 및 상부기판을 포함할 수 있다.
상기 디스플레이 패널이 액정표시패널인 경우, 상기 디스플레이 패널(30)은 박막트랜지스터(Thin Film Transistor, TFT)와 화소 전극을 포함하는 하부기판과 컬러 필터층들을 포함하는 상부 기판이 액정층을 사이에 두고 합착된 구조로 형성될 수 있다.
또한, 상기 디스플레이 패널(30)은 박막트랜지스터, 칼라필터 및 블랙매트릭스가 하부기판에 형성되고, 상부 기판이 액정층을 사이에 두고 상기 하부 기판과 합착되는 COT(color filter on transistor)구조의 액정표시패널일 수도 있다.
또한, 상기 디스플레이 패널(30)이 액정표시패널인 경우, 상기 디스플레이 패널(30) 하부에서 광을 제공하는 백라이트 유닛을 더 포함할 수 있다.
상기 디스플레이 패널(30)이 유기전계발광표시 패널인 경우, 상기 디스플레이 패널(30)은 별도의 광원이 필요하지 않은 자발광 소자를 포함한다. 상기 디스플레이 패널(30)은 하부기판 상에 박막트랜지스터가 형성되고, 상기 박막트랜지스터와 접촉하는 유기발광소자가 형성된다. 상기 유기발광소자는 양극, 음극 및 상기 양극과 음극 사이에 형성된 유기발광층을 포함할 수 있다. 또한, 상기 유기발광소자 상에 인캡슐레이션을 위한 봉지 기판 / 배리어 기판 역할을 하는 상부 기판을 더 포함할 수 있다. 상기 상부 기판은 Rigid 할 수도 있고 Flexible 할 수도 있다.
또한, 상기 커버 윈도우(70) 하부에 편광판을 더 포함할 수 있다. 상기 편광판은 선 편광판 또는 외광 반사 방지 편광판 일 수 있다. 예를 들면, 상기 디스플레이 패널(30)이 액정표시패널인 경우, 상기 편광판은 선 편광판일 수 있다. 또한, 상기 디스플레이 패널(30)이 유기전계발광표시패널인 경우, 상기 편광판은 외광 반사 방지 편광판 일 수 있다.
상기 지문인식 모듈과 지문을 제공하는 사람의 손 사이에 이처럼 많은 층들이 존재함으로 인해 수신 신호가 약할 수 있다. 그럼으로 상기 지문인식 모듈의 상기 신호 수신 라인은 상기 기판의 상면에 위치하도록 하여, 신호 전송 라인의 길이를 최소화하함으로 인해 수신 신호 손실 최소화 할 수 있다.
한편, 제3 칩(C3)은 제3 접속부(170)를 통해 상기 제6 이너 리드 패턴부(I6)와 전기적으로 연결된다. 그리고, 상기 제6 이너 리드 패턴부(I6)는 상기 제4 이너 리드 패턴부(I4) 또는 제5 이너 리드 패턴부(I5)와 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 지문 인식 모듈의 기판으로 2층 구조의 칩 온 필름용 연성회로기판이 적용되며, 이에 따른 파인 피치 대응으로 기판 면적을 획기적으로 감소시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 하나의 기판 위에 서로 다른 종류의 제1 칩, 제2 칩 및 제3 칩을 실장할 수 있어 향상된 신뢰성을 가지는 지문 인식 모듈을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 따르면, 지문 센서가 실장되는 이너리드 패턴부의 높이가 7㎛ 이상으로 형성되도록 함으로써, 상기 지문 센서의 진동 공간을 확보할 수 있으며, 이에 따른 상기 지문 센서의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈과 메인보드를 직접 연결할 수 있다. 이에 따라, 지문 인식 모듈을 통해 감지된 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께가 감소될 수 있다.
이에 따라, 실시예에 따른 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스는 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
이에 따라, 실시예에 따른 지문 인식 모듈 및 이를 포함하는 전자 디바이스는 고해상도의 디스플레이부 가지는 전자디바이스에 적합할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제1 칩과 제2 칩의 주변에 사이드 몰딩부를 추가함으로써, 침습이나 충격으로부터 상기 제1 칩과 제2 칩을 보호할 수 있으며, 이에 따른 동작 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 벤딩 라인을 중심으로, 제1 칩 및 제2 칩까지의 각각의 거리가 최소 1.6mm가 되도록 한다. 따라서, 지문 인식 모듈의 벤딩 시에, 벤딩 외력에 의한 본딩부의 크랙을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 제2 칩과 제3 칩 사이의 거리를 최대한 가깝게 하면서, 최소 1.0mm 이상이 되도록 한다. 따라서, 상기 제2 칩과 제3 칩의 거리가 멀어짐에 따라 발생하는 신호 손실을 최소화할 수 있다. 또한, 상기 제2 칩과 제3 칩의 거리가 상기 1.0mm보다 가까워짐에 따라 발생하는 제3 칩의 위치 틀어짐 현상을 방지할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 지문 인식 모듈을 구성하는 연성 회로 기판이 벤딩 구조를 가지도록 한다. 이에 따라, 상기 지문 인식 모듈이 가지는 전체 길이를 감소할 수 있다.
실시 예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다.
또한, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.
예를 들어, 도 9를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.
예를 들어, 도 10을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
예를 들어, 도 11을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 11a 내지 도 11c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.
도 11a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.
도 11b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
도 11c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.
도 12를 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.
도 13을 참조하면, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 실시예에 따른 칩 온 필름용 연성 회로기판을 포함한 지문 인식 모듈(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 인쇄회로기판
20: 제2 인쇄회로기판
C1: 제1 칩
C2: 제2 칩
30: 디스플레이 패널
40: 메인보드
50: 접착층
60: 배터리
100: 지문 인식 모듈
110: 기판
120: 배선 패턴층
130: 도금층
140: 보호층
CP: 전도성 패턴부
PP: 보호부
OA1, OA2, OA3,OA4, OA5: 오픈 영역
V1, V2, V3: 비아홀
OP: 아우터 리드 패턴부
I1, I2, I3, I4, I5, I6: 이너 리드 패턴부
TP: 테스트 패턴부
150: 제1 접속부
160: 제2 접속부
170: 제3 접속부
180: 접착층

Claims (14)

  1. 기판;
    상기 기판 위에 배치되는 전도성 패턴부;
    상기 기판 및 상기 전도성 패턴부 위에 부분적으로 배치되는 보호층;
    상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제1 접속부; 및
    상기 제1 접속부 위에 배치되는 제1 칩을 포함하고,
    상기 제1 접속부는,
    상기 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 폐루프 형상을 가지며 배치되고, 내부에 전도성 파티클을 포함하는 이방성 전도 접착제를 포함하는
    지문 인식 모듈.
  2. 제1항에 있어서,
    상기 제1 접속부는,
    상기 전도성 패턴부와 상기 제1 칩 사이의 영역에서 상측 방향으로 확장되어 상기 제1 칩의 측면을 둘러싸며 배치되는
    지문 인식 모듈.
  3. 제2항에 있어서,
    상기 제1 칩의 측면에 배치된 상기 제1 접속부의 수직 방향으로의 폭은,
    상기 제1 칩의 두께의 20% 내지 90% 범위를 가지는
    지문 인식 모듈.
  4. 제1항에 있어서,
    상기 제1 접속부는,
    상기 제1 오픈 영역을 통해 노출된 상기 전도성 패턴부 위에 배치되는 제1 부분과,
    상기 제1 부분과 연결되고, 상기 노출된 전도성 패턴부 사이의 상기 기판 위에 배치되는 제2 부분을 포함하는
    지문 인식 모듈.
  5. 제4항에 있어서,
    상기 제1 부분에 위치한 전도성 파티클은 상기 제1 칩의 하면에 위치한 범프와 상기 노출된 전도성 패턴부 사이를 전기적으로 연결하고,
    상기 제2 부분에 위치한 전도성 파티클은 상기 제1 부분에 위치한 전도성 파티클과 분리되어 있는
    지문 인식 모듈.
  6. 제1항에 있어서,
    상기 제1 접속부의 수평 방향으로 폭은
    0.05mm 내지 5mm 사이의 범위를 가지는
    지문 인식 모듈.
  7. 제5항에 있어서,
    상기 제1 칩의 상기 범프의 하면은,
    상기 제1 접속부의 접촉하는 제1 하면과,
    상기 제1 접속부와 비접촉하는 제2 하면을 포함하고,
    상기 제2 하면은, 상기 제1 칩의 하부의 센싱 유효 영역과 인접한
    지문 인식 모듈.
  8. 제1항에 있어서,
    상기 이방성 전도 접착제는,
    80℃ 내지 150℃ 사이의 범위 내에서 경화되는 이방성 전도 접착 필름 또는 이방성 전도 접착 페이스트를 포함하는
    지문 인식 모듈.
  9. 제1항에 있어서,
    상기 제1 칩은,
    고분자 화합물을 포함하는 지문 인식 센서를 포함하는
    지문 인식 모듈.
  10. 제9항에 있어서,
    상기 보호층의 제2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제2 접속부; 및
    상기 제2 접속부 위에 배치되는 제2 칩;을 포함하고,
    상기 제2 접속부는 상기 제1 접속부와 다른 물질을 포함하고,
    상기 제2 칩은 주문형 집적 회로를 포함하는
    지문 인식 모듈.
  11. 제10항에 있어서,
    상기 제2 접속부는 솔더 범프를 포함하는
    지문 인식 모듈.
  12. 제10항에 있어서,
    상기 제2 접속부 상에 배치되고, 상기 제2 칩의 주위를 둘러싸며 배치되는 사이드 몰딩부를 포함하는
    지문 인식 모듈.
  13. 기판; 상기 기판 위에 배치되는 전도성 패턴부; 상기 기판 및 상기 전도성 패턴부 위에 부분적으로 배치되는 보호층; 상기 보호층의 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제1 접속부; 상기 제1 접속부 위에 배치되는 제1 칩; 상기 보호층의 제2 오픈 영역을 통해 노출된 전도성 패턴부 위에 배치되는 제2 접속부; 및 상기 제2 접속부 위에 배치되는 제2 칩;을 포함하고, 상기 제1 접속부는, 상기 제1 오픈 영역을 통해 노출된 전도성 패턴부 위에 폐루프 형상을 가지며 배치되고, 내부에 전도성 파티클을 포함하는 이방성 전도 접착제를 포함하고, 상기 제2 접속부는 솔더 범프를 포함하고, 상기 제1 칩은 지문 인식 센서를 포함하고, 상기 기판은, 일단에 위치하는 제 1 비절곡 영역과, 상기 일단과 반대되는 타단에 위치하는 제 2 비절곡 영역과, 상기 제 1 및 2 비절곡 영역 사이에 위치하는 절곡 영역을 포함하고, 상기 제 1 오픈 영역은 상기 제 1 비절곡 영역 상에 위치하고, 상기 제 2 오픈 영역은 상기 제 2 비절곡 영역 상에 위치하는 지문 인식 모듈;
    상기 제1 칩 상에 부착되는 디스플레이부; 및
    상기 지문 인식 모듈의 상기 제2 비절곡 영역 상에 위치한 상기 전도성 패턴부와 연결되는 메인 보드를 포함하는
    전자 디바이스.
  14. 제13항에 있어서,
    상기 디스플레이부는,
    디스플레이 패널; 및
    상기 디스플레이 패널 상에 위치하는 커버 윈도우를 포함하며,
    상기 제 1 칩은 상기 디스플레이 패널의 하면 또는 상기 커버 윈도우 하면에 부착되는
    전자 디바이스.
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