KR20210066397A - 단일 광자 검출장치, 단일 광자 검출장치에 이용되는 아발란치 포토다이오드 및 이의 제조방법 - Google Patents

단일 광자 검출장치, 단일 광자 검출장치에 이용되는 아발란치 포토다이오드 및 이의 제조방법 Download PDF

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Abstract

단일 광자 검출장치, 단일 광자 검출장치에 이용되는 아발란치 포토다이오드 및 이의 제조방법을 개시한다.
본 실시예의 일 측면에 의하면, 동일한 기판 상에 형성되는 반도체 적층 구조가 제1 영역 및 제2 영역으로 구분되는 아발란치 포토다이오드를 제조하는 과정에 있어서, 상기 동일한 기판 상에 버퍼층, 광흡수층, 그레이딩층, 전기장 조절층, 윈도우층, 옴 접촉층 및 캡층을 순차적으로 적층시키는 적층과정; 상기 제1 영역의 캡층의 적어도 일 부분을 식각하는 캡층 식각과정; 확산소스를 이용하여 제1 영역 및 제2 영역의 윈도우층 내에 각각 제1 확산영역 및 제2 확산영역을 동시에 확산시키는 확산과정; 및 상기 캡층 식각과정 후, 남아 있는 기판상의 캡층을 모두 제거하는 과정을 포함하는 것을 특징으로 하는 아발란치 포토다이오드 제조과정을 제공한다.

Description

단일 광자 검출장치, 단일 광자 검출장치에 이용되는 아발란치 포토다이오드 및 이의 제조방법{Single Photon Detector, Avalanche Photodiode for Single Photon Detector and Method for Manufacturing Thereof}
본 발명은 미약한 아발란치 신호를 검출할 수 있는 단일 광자 검출장치, 단일 광자 검출장치에 사용되는 아발란치 포토다이오드 및 이의 제조방법에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
정보 통신 기술의 발달과 함께 양자 암호 통신에서 단일 광자(Single Photon) 수준의 미약한 광 신호를 검출할 수 있는 단일 광자 검출장치(Single Photon Detector)의 중요성이 대두되고 있다.
단일 광자 검출장치는 1.3㎛ 내지 1.5㎛의 장거리 통신 파장대역에 적합하며, 특히, 단일 광자와 같이 미약한 세기의 광 신호를 검출하는데 효과적이다. 이러한 단일 광자 검출장치는 주로, InGaAs/InP 타입의 APD(Avalanche Photo Diode, 또는, 아발란치 포토다이오드)를 수광소자로 사용한다.
APD는 단일 광자를 검출하기 위해 항복 전압(Breakdown Voltage)이상에서 동작하는데, 이를 가이거 모드(Geiger Mode)라고 한다. 가이거 모드에서는 APD의 접합 영역(PN Junction)으로 큰 역전압이 인가되며, 이로 인해, 접합 영역에는 큰 전자장(Electric Field)이 형성된다. 이때, 접합 영역으로 입사된 광자(Photon)에 의해 접합 영역에는 전자-정공 쌍(Electron-Hole Pair)이 생성된다. 접합 영역에 인가된 강한 전자장에 의해 에너지를 획득한 전자-정공 쌍은 차례로 가속되며, 새로운 전자-정공 쌍을 생성시킨다. 이러한 현상이 누적적으로 발생하는 것을 아발란치(Avalanche, 전자사태) 현상이라고 한다.
아발란치 현상 동안, 아발란치 과정에 의해 생성된 몇몇의 캐리어(전자 혹은 전공)들은 APD의 증폭층(Multiplication Layer)에 존재하는 결함(Defect) 부분에 남아 있게(Trapping) 된다. APD 내부에 남아 있던 캐리어(Trapped Carrier)는 APD가 동작하는 시점에 다시 이동하며(De-trapping) 새로운 아발란치 현상을 야기시키는데, 이를 애프터 펄스(Afterpulse) 현상이라고 한다. 애프터 펄스 현상은 광자 검출 오류의 중요한 원인으로 작용한다.
애프터 펄스 현상에 의한 검출 오류를 줄이기 위해, 아발란치 현상 이후의 시간을 충분히 설정하여 APD 내부에 남아있는 전하 캐리어들을 소멸시키는 것을 데드 타임(Dead Time)이라고 한다. 데드 타임이 길수록 남은 캐리어를 소멸시키에는 적절하지만, 광자를 검출하기 까지 준비되는 시간이 길어지는 단점이 있다.
애프터 펄스 현상의 발생 확률은 아발란치 현상 과정에서 생성된 전하 캐리어의 수가 많을수록, 즉, 아발란치 신호(Avalanche Signal)가 클수록 높아진다. 따라서, 애프터 펄스 현상에 의한 광자 검출의 오류를 줄이기 위해서는, 아발란치 신호 크기가 작은 환경에서 APD를 동작시키는 것이 중요하다.
한편, APD는 아발란치 신호 이외에도 고유의 정전용량에 기인한 정전용량성 응답 신호를 출력한다. 즉, APD에서 발생되는 아발란치 신호가 미약한 경우, APD의 정전용량성 응답 신호에 아발란치 신호가 묻히게 되므로, 단일 광자 검출장치가 APD의 아발란치 신호 만을 획득(검출)하는데 어려움이 있다.
이러한 문제를 해소하기 위해, APD에 인가시키는 초과 바이어스 전압(Excess Bias Voltage)을 증가시키는 방법이 있지만, 이는 광자 검출의 정확도를 높일 수 있으나, APD의 애프터펄스 노이즈(Noise)도 함께 증가한다는 문제가 있다. 특히, 초과 바이어스 전압을 증가시키기 위해 게이팅 신호의 주파수를 증가시킬 경우, 게이팅 시간 간격이 짧아져, APD 내부에 남아 있는 캐리어가 충분히 소멸되지 않는 문제가 발생한다.
본 발명의 일 실시예는, 동일한 기판 상에 형성된 복수 개의 아발란치 포토다이오드를 포함하는 단일 광자 검출장치를 이용하여, 광자에 의해 발생되는 미약한 아발란치 신호를 정확하게 검출할 수 있는 단일 광자 검출장치, 단일 광자 검출장치에 이용되는 아발란치 포토다이오드 및 이의 제조방법을 제공하는 데 일 목적이 있다.
본 발명의 일 측면에 의하면, 동일한 기판 상에 형성되는 반도체 적층 구조가 제1 영역 및 제2 영역으로 구분되는 아발란치 포토다이오드를 제조하는 과정에 있어서, 상기 동일한 기판 상에 버퍼층, 광흡수층, 그레이딩층, 전기장 조절층, 윈도우층, 옴 접촉층 및 캡층을 순차적으로 적층시키는 적층과정; 상기 제1 영역의 캡층의 적어도 일 부분을 식각하는 캡층 식각과정; 확산소스를 이용하여 제1 영역 및 제2 영역의 윈도우층 내에 각각 제1 확산영역 및 제2 확산영역을 동시에 확산시키는 확산과정; 및 상기 캡층 식각과정 후, 남아 있는 기판상의 캡층을 모두 제거하는 과정을 포함하는 것을 특징으로 하는 아발란치 포토다이오드 제조과정을 제공한다.
본 발명의 일 측면에 의하면, 상기 캡층을 모두 제거하는 과정 후, 상기 제1 영역 및 제2 영역의 윈도우층 상에 제1 및 제2 옴 접촉층을 기 설정된 패턴대로 식각하는 옴접촉층 식각과정; 제1 및 제2 옴접촉층의 상면에 금속막을 증착시켜, 복수 개의 전극을 형성시키는 전극 형성과정; 및 상기 복수 개의 전극을 오프닝시키는 패시베이션 과정을 더 포함하는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 아발란치 포토다이오드 제조과정은, 기 설정된 면적과 기 설정된 깊이를 갖는 격벽을 형성시키는 격벽 형성과정을 더 포함하는 것을 특징으로 한다.
본 발명의 일 측면에 의하면, 상기 격벽은, 상기 동일한 기판 상에 형성되는 반도체 적층 구조의 광흡수층까지 식각되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 일 측면에 따르면, 동일한 기판 상에 형성된 복수 개의 아발란치 포토다이오드를 포함하는 단일 광자 검출장치를 이용하여, 정전용량성 응답 신호를 제거함으로써, 광자에 의해 발생된 미약한 아발란치 신호도 정확하게 검출할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 단일 광자 검출장치를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 게이트 신호 발생부로부터 출력되는 게이트 신호의 파형을 도시한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 제1 APD로부터 출력되는 신호의 파형을 도시한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 단일 광자 검출장치가 아발란치 신호를 획득하여 광자의 수신 여부를 판별하는 과정을 도시한 그래프이다.
도 5는 본 발명의 일 실시예에 따른 서로 다른 항복 전압을 갖는 제1 APD 및 제2 APD에 인가된 게이트 신호에 따른 제1 APD 및 제2 APD의 동작을 설명하기 위한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 단면을 도시한 도면이다.
도 7을 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 증폭층의 두께에 따른 항복 전압의 변화를 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 증폭층의 상면을 도시한 도면이다.
도 9 내지 도 10은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD를 제조하는 과정을 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD가 제조되는 과정을 도시한 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에서, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서 "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해서 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 발명의 각 실시예에 포함된 각 구성, 과정, 공정 또는 방법 등은 기술적으로 상호간 모순되지 않는 범위 내에서 공유될 수 있다.
도 1은 본 발명의 일 실시예에 따른 단일 광자 검출장치를 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 게이트 신호 발생부로부터 출력되는 게이트 신호의 파형을 도시한 그래프이다.
도 1에 도시된 바와 같이, 단일 광자 검출장치(100)는 게이트 신호 발생부(110), 수광부(120), 차동 증폭부(130) 및 판별부(140)를 포함한다.
게이트 신호 발생부(110)는 펄스(PS) 또는 사인파 형태의 게이트 신호(GS)를 발생시켜, 이를 수광부(120)로 인가한다.
게이트 신호 발생부(110)는 직류 전압원(112) 및 펄스 발생부(114)를 포함한다.
직류 전압원(112)은 직류 전압인 바이어스 전압(Vdc)을 펄스 발생부(114)로 제공함으로써, 직류 전압원(112)에 의해 펄스 발생부(114)가 펄스(PS) 형태의 게이트 신호(GS)를 발생시킬 수 있도록 한다.
펄스 발생부(114)는 직류 전압원(112)으로부터 바이어스 전압(Vdc)을 수신하여, 주기적인 펄스(PS) 형태의 게이트 신호(GS)를 출력한다.
여기서, 게이트 신호(GS)는 수광부(120)를 게이티드 가이거 모드(Gated Geiger Mode, 이하, '가이거 모드'로 약칭함)로 동작시키기 위한 신호로서, 수광부(120)의 일단에 구비된 캐소드(C)에 의해 제1 APD(APD1) 및 제2 APD(APD2)로 입력된다. 게이트 신호(GS)에 대해서는 도 2를 참조하여 상세하게 설명하도록 한다.
도 2를 참조하면, 일반적으로, 게이트 신호(GS)는 게이트 오프(Gate-off, Tna) 기간 동안 제1 바이어스 전압(Vg1)으로 유지되며, 게이트 온(Gate-on, Ta) 기간 동안 제1 바이어스 전압(Vg1)보다 높은 제2 바이어스 전압(Vgh)으로 유지된다. 여기서, 제1 바이어스 전압(Vg1)은 직류 전압원(112)으로부터 발생된 바이어스 전압(Vdc)과 동일한 전압일 수 있다.
게이트 신호(GS)의 진폭(VG)은 제2 바이어스 전압(Vgh)과 제1 바이어스 전압(Vg1)의 차로 나타낼 수 있으며, 주기(Tg)는 게이트 온(Ta)이 시작되는 지점으로부터 다음 게이트 온(Ta)이 시작되는 지점까지를 의미한다. 항복 전압(VB)과 게이트 신호(GS)의 제2 바이어스 전압(Vgh) 간의 차전압(ΔV, 또는, 차전압의 절대값)은 오버 바이어스(Over Bias) 전압을 의미한다. 게이트 신호(GS)는 수십 메가 헤르츠(MHz) 내지 수 기가 헤르츠(GHz)의 주파수로 구성될 수 있다.
다시, 도 1을 참조하면, 게이트 신호(GS)는 수광부(120)로 전송되며, 게이트 신호(GS)에 의해 제1 APD(APD1) 및 제2 APD(APD2) 중 적어도 어느 하나는 가이거 모드로 동작한다. 이때, 광자(Photon)는 제1 APD(APD1) 및 제2 APD(APD2) 중 어느 한쪽으로만 입력되는데, 여기서, 광자는, 게이트 신호(GS)가 제2 바이어스 전압(Vgh)으로 유지되는 활성화 기간(Ta)에 제1 APD(APD1)로 입사되는 것으로 설정하도록 한다. 이에, 제1 APD(APD1)로 게이트 신호(GS)가 인가됨에 따라, 제1 APD(APD1)는 활성화 기간(Ta) 동안 가이거 모드로 동작한다.
수광부(120)는 게이트 신호 발생부(110)로부터 발생된 펄스(PS) 형태의 게이트 신호(GS)를 인가받아 아발란치 신호(Avalanche Signal, Av)를 출력하고, 고유의 정전용량에 기인한 정전용량성 응답(Capatitive Response) 신호를 출력한다.
보다 구체적으로 설명하면, 수광부(120)는 캐소드단(C), 제1 APD(APD1), 제1 애노드단(A1), 제2 APD(APD2) 및 제2 애노드단(A2)을 포함한다.
캐소드단(C)은 제1 APD(APD1) 및 제2 APD(APD2)의 일단에 구비되며, 게이트 신호 발생부(110)로부터 발생된 게이트 신호(GS)를 입력받아, 이를 제1 APD(APD1) 및 제2 APD(APD2)로 전송한다.
제1 APD(APD1)는 캐소드단(C)으로부터 게이트 신호(GS)를 수신함으로써, 항복 전압(VB)보다 큰 역바이어스 전압(Vgh)에서 광 검출을 수행하는 가이거 모드로 동작한다. 여기서, 가이거 모드는, 제1 APD(APD1)가 항복 전압(VB)보다 큰 역바이어스 조건(Vgh)에서 광검출을 수행하는 동작을 의미한다. 즉, 제1 APD(APD1)가 게이트 신호(GS)에 의해 가이거 모드로 동작하며, 외부로부터 광자를 수신함에 따라, 제1 APD(APD1)의 내부에서는 캐리어가 증폭되는 아발란치 현상(또는, 증폭)이 발생한다. 보다 구체적으로 설명하면, 제1 APD(APD1)는 게이트 신호(GS)에 의해 순방향으로 바이어스될 경우, 문턱값(Threshold Level) 이상에서 턴온(Turn-on)된다. 그러나 제1 APD(APD1)가 역방향으로 바이어스 될 경우, 인가된 게이트 신호(GS)의 제2 바이어스 전압(Vgh)에 의해 제1 APD(APD1)의 PN 접합면에서는 높은 전계가 형성된다. 이때, 광자의 흡수에 의해 생성된 캐리어가 제1 APD(APD1)의 증폭층으로 주입되면, 연속적인 아발란치 증폭(Avalanche Impact Ionization)을 거쳐, 제1 APD(APD1) 내부에서는 전류로 증폭되는 전자 눈사태 현상(Avalanche Breakdown)이 발생한다. 이에 따라, 제1 APD(APD1)는 아발란치 신호(Av)를 출력한다.
이와 더불어, 제1 APD(APD1)가 캐소드단(C)으로부터 게이트 신호(GS)를 인가받음으로써, 제1 APD(APD1)는 제1 APD(APD1)의 고유 정전용량에 기인한 제1 정전용량성 응답 신호(Cp1)를 출력하는데, 제1 정전용량성 응답 신호(Cp1)는 아발란치 신호(Av)의 백그라운드(Background) 신호로 작용될 수 있다.
제1 APD(APD1)로부터 출력되는 아발란치 신호(Av) 및 제1 정전용량성 응답 신호(Cp1)에 대해서는 도 3을 참조하여 더욱 상세하게 설명하도록 한다.
도 3은 본 발명의 일 실시예에 따른 제1 APD로부터 출력되는 신호의 파형을 도시한 그래프이다.
도 3을 참조하면, 제1 APD(APD1)는 아발란치 신호(Av) 및 제1 정전용량성 응답 신호(Cp1)를 출력한다. 여기서, 문턱값(Vth)은 제1 APD(APD1)로부터 출력되는 아발란치 신호(Av)의 발생 여부를 판단할 수 있는 값으로서, 아발란치 신호(Av)의 크기가 문턱값(Vth)보다 큰 값(Av2)을 가질 경우, 단일 광자 검출장치(100)는 문턱값(Vth)을 기준으로 하여 아발란치 신호(Av)의 발생 여부를 판단할 수 있다. 문턱값(Vth)이 작을수록 더 작은 크기의 아발란치 신호(Av)를 검출할 수 있지만, 제1 정전용량성 응답 신호(Cp1)보다 작게 설정되면, 단일 광자 검출장치(100)가 제1 정전용량성 응답 신호(Cp1)를 아발란치 신호(Av)로 판단하는 오작동이 발생할 수도 있다. 이러한 오류를 방지하기 위해, 문턱값(Vth)은 제1 정전용량성 응답 신호(Cp1)보다는 큰 값을 가져야 한다. 이에, 제1 APD(APD1)의 증폭도(또는, 아발란치 신호의 크기)를 증가시켜 문턱값(Vth)을 증가시키기는 방법이 있는데, 제1 APD(APD1)의 증폭도를 증가시키면, 제1 APD(APD1)의 애프터 펄스(Afterpulse) 노이즈(Noise)가 증가한다는 문제점이 있다. 이는 단일 광자 검출장치(100)의 오류를 야기하기 때문에, 에프터 펄스가 발생되는 확률을 저감시키는 것이 중요하다. 애프터 펄스의 발생 확률은, 아발란치 신호(Av)의 크기가 클수록 증가하므로, 따라서, 문턱값(Vth)은 제1 정전용량성 응답 신호(Cp1)의 최대 진폭보다는 높게 설정되어야 하며, 이와 동시에, 제1 APD(APD1)의 아발란치 신호(Av)의 크기를 증가시키지 않는 범위 내에서 설정되어야 한다. 그러나 제1 APD(APD1)로부터 발생되는 아발란치 신호(Av)의 크기가 미약한 경우, 아발란치 신호(Av)는 제1 정전용량성 응답 신호(Cp1)에 묻히게 되어, 단일 광자 검출장치(100)가 아발란치 신호(Av)만을 검출하는데 어려움이 있다. 이러한 문제를 해소하고자, 본 발명에서는 미약한 세기의 아발란치 신호(Av)도 검출할 수 있는 단일 광자 검출장치(100)를 제공하고자 한다.
다시, 도1을 참조하면, 제1 애노드단(A1)은 제1 APD(APD1)의 타단에 구비되며, 제1 APD(APD1)로부터 발생된 제1 정전용량성 응답 신호(Cp1) 및 아발란치 신호(Av1)를 제1 노드(n1)로 출력한다.
제2 APD(APD2)는 공통의 캐소드단(C)으로 입력된 게이트 신호(GS)를 수신하나, 외부로부터 광자를 제공받지 않기 때문에, 아발란치 신호(Av)를 출력하지 않는다. 제1 APD(APD1)와 마찬가지로, 제2 APD(APD2)는 고유의 정전용량에 기인한 제2 정전용량성 응답 신호(Cp2)를 출력한다.
제2 애노드단(A2)은 제2 APD(APD2)의 타단에 구비되며, 제2 APD(APD2)로부터 발생된 제2 정전용량성 응답 신호(Cp2)를 제2 노드(n2)로 출력한다.
제1 APD(APD1) 및 제2 APD(APD2)는 격벽(미도시)에 의해 이격된 채로 동일한 기판 상에 형성됨으로써 반도체 접합 구조를 공유하도록 형성된다. 제1 APD(APD1) 및 제2 APD(APD2)의 구조 및 제조과정에 대해서는 도 6 내지 도 11을 참조하여 상세하게 설명하도록 한다.
상술한 바와 같이, 제1 APD(APD1) 및 제2 APD(APD2)가 동일한 기판 상에 형성됨에 따라, 제1 APD(APD1) 및 제2 APD(APD2)의 반도체 특성(또는, RLC 특성)은 서로 동일하게 구성될 수 있다. 제1 APD(APD1) 및 제2 APD(APD2)의 반도체 특성이 서로 동일하게 구성됨에 따라, 제1 및 제2 APD(APD1, APD2)는 동일한 특성을 갖는 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)를 각각 출력할 수 있다. 제1 정전용량성 응답 신호(Cp1) 및 제2 정전용량성 응답 신호(Cp2)가 동일한 특성을 나타냄에 따라, 제1 정전용량성 응답 신호(Cp1) 및 제2 정전용량성 응답 신호(Cp2)는 후술할 차동 증폭부(130)에 의해 완전히 제거될 수 있으며, 이는, 단일 광자 검출장치(100)의 광 검출 효율을 증가시킨다.
제1 수광소자(APD1) 및 제2 수광소자(APD2)는 서로 다른 기판 상에 형성될 수도 있다. 단, 제1 수광소자(APD1) 및 제2 수광소자(APD2)의 반도체 특성은 튜닝(Tunig)에 의해 동일하게 유지될 수 있다.
나아가, 제1 수광소자(APD1) 및 제2 수광소자(APD2)는 패터닝된 서브마운트(Submount) 상에 하이브리드(Hybrid) 방식으로 집적될 수도 있다.
한편, 제1 APD(APD1) 및 제2 APD(APD2)가 동일한 기판 상에 형성될 경우, 제1 APD(APD1)로 입사된 광자에 의해 생성된 캐리어가 제2 APD(APD2)의 증폭층(미도시)으로 넘어가는 현상에 기인한 크로스토크(Crosstalk, 또는, 누설전류)가 발생할 수 있으며, 이에 따라, 광자가 입사되지 않은 제2 APD(APD2)의 증폭층(미도시)에서도 아발란치 현상이 발생될 우려가 있다. 제2 APD(APD2)에서 아발란치 현상이 발생할 경우, 애프터 펄스 효과가 발생할 확률이 증가하며, 이는 결과적으로, 단일 광자 검출장치(100)의 신뢰성을 감소시킨다.
이러한 문제를 해결하고자, 동일한 기판 상에 형성되는 제1 APD(APD1) 및 제2 APD(APD2)의 사이에는 격벽(미도시)과 같은 이격 공간이 형성될 수 있다. 격벽에 의해 제1 APD(APD1) 및 제2 APD(APD2) 간의 영역은 확실히 분리될 수 있으며, 이에 따라, 제1 APD(APD1)로 입사된 광자가 제2 APD(APD2)로 이동하는 것을 방지할 수 있다. 또한, 제1 APD(APD1) 및 제2 APD(APD2)는 서로 다른 항복 전압을 갖도록 구성될 수 있다. 보다 구체적으로 설명하면, 제2 APD(APD1)의 항복 전압은 제1 APD(APD1)의 항복 전압보다 더 높은 값을 갖도록 구성될 수 있다. 이때, 제1 APD(APD1)의 항복 전압보다 높고 제2 APD(APD2)의 항복 전압보다 낮은 역방향 바이어스 전압이 제1 APD(APD1) 및 제2 APD(APD2)로 인가되면, 제2 APD(APD2)로 광자가 입사되어도 제2 APD(APD2)는 가이거 모드로 동작하지 않는다. 이에 대해서는, 도 5를 참조하여 상세하게 설명하도록 한다.
도 5는 본 발명의 일 실시예에 따른 서로 다른 항복 전압을 갖는 제1 APD 및 제2 APD에 인가된 게이트 신호에 따른 제1 APD 및 제2 APD의 동작을 설명하기 위한 그래프이다.
도 5에 도시된 바와 같이, 제1 APD(APD1)의 항복 전압이 VB1이고, 제2 APD(APD2)의 항복 전압이 VB2'일 경우, 제1 APD(APD1) 및 제2 APD(APD2)로 인가되는 게이트 신호(GS)의 제2 바이어스 전압(Vgh)은 제1 APD(APD1)의 항복 전압(VB1)보다 크고, 제2 APD(APD2)의 항복 전압(VB2')보다 작다. 보다 구체적으로 설명하면, 게이트 신호(GS)의 역방향 바이어스 전압(Vgh)은 제1 APD(APD1)의 항복 전압(VB1)보다 훨씬 높기 때문에, 제1 APD(APD1)가 가이거 모드로 동작할 수 있도록 한다. 반면, 게이트 신호(GS)의 역방향 바이어스 전압(Vgh)은 제2 APD(APD2)의 항복 전압(VB2')보다는 작기 때문에, 제2 APD(APD2)는 가이거 모드로 동작하지 않는다.
제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압은 제1 APD(APD1) 및 제2 APD(APD2)의 증폭층(미도시)의 두께를 조절함으로써 변경될 수 있다. 이에 대해서는 도 6 내지 도 8을 참조하여 후술하도록 한다.
다시, 도 1을 참조하면, 차동 증폭부(130)는 수광부(120)로부터 출력되는 복수 개의 신호(Cp1, Cp2, Av) 중에서 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2) 를 제거하여, 아발란치 신호(Av)만을 판별부(140)로 출력한다.
판별부(140)는 차동 증폭부(130)로부터 출력된 아발란치 신호(Av)에 기초하여 광자의 수신 여부를 판별한다.
판별부(140)가 차동 증폭부(130)로부터 출력된 신호를 토대로 광자의 수신 여부를 판별하는 방법에 대해서는 도 4를 참조하여 상세하게 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 단일 광자 검출장치가 아발란치 신호를 획득하여 광자의 수신 여부를 판별하는 과정을 도시한 그래프이다.
도 4(a)는 차동 증폭부(130)가 제1 APD(APD1)로부터 출력된 신호와 제2 APD(APD2)로부터 출력된 신호를 합성하여 이를 출력하는 과정을 도시한 그래프 이다.
도 4(a)에 도시된 바와 같이, 차동 증폭부(130)는 아발란치 신호(Av)만을 출력하기 위해, 제2 APD(APD2)로부터 출력된 제2 정전용량성 응답 신호(Cp2)의 위상을 180°로 반전시켜, 제1 APD(APD1)로부터 출력된 제1 정전용량성 응답 신호(Cp1)와 합성시킨다. 여기서, 상술한 바와 같이, 동일한 기판 상에 형성된 제1 APD(APD1)와 제2 APD(APD2)는 반도체 특성이 동일하게 때문에, 제2 정전용량성 응답 신호(Cp2)는 제1 정전용량성 응답 신호(Cp1)와 동일한 파형으로 구현될 수 있다. 다시 말하여, 차동 증폭부(130)는 제2 정전용량성 응답 신호(Cp2)의 위상을 제1 정전용량성 응답 신호(Cp1)의 위상과 정반대로 반전시켜, 제1 정전용량성 응답 신호(Cp1)와 제2 정전용량성 응답 신호(Cp2)의 합이 0이 되도록 합성시킴으로써, 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)를 제거할 수 있도록 한다. 결과적으로, 차동 증폭부(130)는 아발란치 신호(Av)만을 출력하여, 이를 판별부(140)로 전송한다.
도 4(b)는 차동 증폭부(130)에 의해 출력된 아발란치 신호(Av)를 도시한 그래프이다.
도 4(b)에 도시된 바와 같이, 차동 증폭부(130)는 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)를 모두 제거함으로써, 아발란치 신호(Av)만을 출력한 후, 이를 판별부(140)로 제공한다. 판별부(140)는 차동 증폭부(130)로부터 수신한 아발란치 신호(Av)의 진폭과 기 설정된 문턱값(Vth)을 비교하여, 아발란치 신호(Av)의 진폭이 기 설정된 문턱값(Vth)보다 크다고 판단되면, 광자를 수신한 것으로 판별한다.
아발란치 신호(Av)는 문턱값(Vth)을 기준으로 판단되기 때문에, 단일 광자 검출장치(100)가 미약한 세기의 아발란치 신호(Av)를 검출하기 위해서는, 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)가 완전히 제거되어야 한다. 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)가 차동 증폭부(130)에 의해 완전히 제거되기 위해서는, 제1 및 제2 APD(APD1, APD2)로부터 출력되는 제1 및 제2 정전용량성 응답 신호(Cp1, Cp2)의 특성은 서로 동일해야 한다. 상술한 바와 같이, 제1 APD(APD1) 및 제2 APD(APD2)가 동일한 기판 상에 제조될 경우, 제1 APD(APD1) 및 제2 APD(APD2)의 RLC(저항(R), 자기 인덕턴스(L), 정전 용량(C)) 특성은 동일하며, 이에 따라, 제1 APD(APD1) 및 제2 APD(APD2)는 동일한 파형을 갖는 정전용량성 응답 신호(Cp1, Cp2)를 각각 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 단면을 도시한 도면이다.
전술한 대로, 제1 APD(APD1) 및 제2 APD(APD2)는 동일한 기판(620) 상에 형성된다. 제1 APD(APD1) 및 제2 APD(APD2)가 동일한 기판(620) 상에 형성됨에 따라,제1 APD(APD1) 및 제2 APD(APD2)는 동일한 반도체 특성을 갖는다.
제1 APD(APD1) 및 제2 APD(APD2)는 동일한 기판(620) 상에 형성되나, 격벽(610)을 기준으로 하여, 제1 영역(AA) 및 제2 영역(BB)으로 구분되는 형태로 구성될 수 있다.
도 6을 참조하면, 제1 APD(APD1) 및 제2 APD(APD2)는 격벽(610), 기판(620), 버퍼층(622), 광흡수층(624), 그레이딩층(626), 전기장 조절층(628), 제1 및 제2 윈도우층(630a, 630b), 제1 및 제2 증폭층(632a, 632b), 제1 및 제2 활성영역(634a, 634b), 제1 및 제2 가드링(636a, 636b), 제1 및 제2 옴 접촉층(638a, 638b), 제1 및 제2 캐소드 전극(642a, 642b), 제1 및 제2 애노드 전극(644a, 644b), 절연막(650), 반사 방지막(660), 차단막(670) 및 광 투과부(680)를 포함한다.
격벽(610)은 제1 APD(APD1) 및 제2 APD(APD2)의 영역을 분리시키는 일종의 트렌치(Trench)로써, 격벽(610)에 의해 제1 APD(APD1) 및 제2 APD(APD2)는 각각 제1 영역(AA) 및 제2 영역(BB)으로 구분된다. 격벽(610)에 의해 제1 APD(APD1) 및 제2 APD(APD2)가 제1 영역(AA) 및 제2 영역(BB)으로 구분됨으로써, 제1 APD(APD1)로 입사된 광자는 제2 APD(APD2)로 쉽게 이동할 수 없으며, 이에 따라, 제2 APD(APD2)로 게이트 신호(GS)가 인가되어도 제2 APD(APD2) 내부에서는 아발란치 증폭이 발생하지 않는다.
격벽(610)은 식각공정에 의해 광흡수층(624)이 위치한 깊이까지 식각됨으로써 형성될 수 있다. 격벽(610)의 제조과정에 대해서는 도 9 내지 도 10을 참조하여 후술하도록 한다.
기판(620)은 n형 InP의 반도체 물질로 구성될 수 있으며, 반절연성(Semi-insulating)일 수 있다. 기판(620)의 상면에는 제1 APD(APD1) 및 제2 APD(APD2)를 구성하는 반도체 물질이 순차적으로 적층된다.
버퍼층(622)은 기판(620)의 상면에 배치되며, 격자 정합의 기능을 수행할 수 있다. 버퍼층(622)은 n형 InP의 반도체 물질로 구성될 수 있다.
광흡수층(624)은 버퍼층(622)의 상면에 배치되며, 제1 APD(APD1)로 입사된 광자를 캐리어로 변환시킨다. 광흡수층(624)은 InGaAs로 구성될 수 있으나, 이에 한정되지 않으며, n형 InGaAsP로 구성될 수도 있다.
그레이딩층(626)은 광흡수층(624)의 상면에 배치되며, n형 InGaAsP로 구성된 복수 개의 층이 적층된 형태로 구성될 수 있다. 그레이딩층(626)은 제1 영역(AA)의 광흡수층(624)에서 생성된 캐리어가 제1 증폭층(632a)으로 잘 전달될 수 있도록, 광흡수층(624)의 에너지 밴드갭(Energy Bandgap)과 전기장 조절층(628)의 에너지 밴드갭 사이의 값을 갖는 물질로 구성될 수 있다.
전기장 조절층(628)은 그레이딩층(626)의 상면에 배치되며, 제1 영역(AA)의 제1 증폭층(632a)의 전기장을 조절한다. 전기장 조절층(628)은 n형 InP의 반도체 물질로 구성될 수 있다.
제1 윈도우층(630a)은 제1 APD(APD1)의 제1 영역(AA)내에 형성되어 있으며, 제1 윈도우층(630a) 내에는 확산 공정에 의해 제1 증폭층(632a), 제1 활성영역(634a) 및 제1 가드링(636a)이 형성된다. 제1 윈도우층(630a)은 n형 InP로 구성될 수 있다.
제2 윈도우층(630b)은 제2 APD(APD2)의 제2 영역(BB)내에 형성되어 있으며, 제2 윈도우층(630b)은 내에는 확산 공정에 의해 제2 증폭층(632b), 제2 활성영역(634b) 및 제2 가드링(636b)이 형성되며, n형 InP의 반도체성 물질로 구성될 수 있다.
제1 증폭층(632a)은 제1 윈도우층(630a) 내에 형성되어 있으며, 제1 영역(AA)의 광흡수층(624)으로부터 전달된 캐리어를 증폭시킨다. 제1 증폭층(632a)은 n형 InP의 반도체성 물질로 구성될 수 있다. 제1 증폭층(632a)의 두께(Tm1)는 제2 증폭층(632b)의 두께(Tm2)보다 더 얇게 구현될 수 있다. 이는, 제1 APD(APD1) 및 제2 APD(APD2)를 제조하는 과정에서, 식각 공정에 의해 컨트롤(Control)될 수 있으며, 이에 대해서는 도 9 내지 도 10을 참조하여 후술하도록 한다.
제2 증폭층(632b)은 제2 윈도우층(630b) 내에 형성되어 있으며, n형 InP의 반도체성 물질로 구성될 수 있다. 제2 증폭층(632b)의 두께(Tm2)는 제1 증폭층(632a)의 두께(Tm1)보다 더 두껍게 구현될 수 있다.
상술한 바와 같이, 제1 증폭층(632a)의 두께(Tm1) 및 제2 증폭층(632b)의 두께(Tm2)는 서로 다르게 구성된다. 제1 및 제2 증폭층(632a, 632b)의 두께(Tm1, Tm2)가 다르게 구성됨으로써, 제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압의 크기가 조절될 수 있으며, 이에 대해서는, 도 7을 참조하여 설명하도록 한다.
도 7을 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 증폭층의 두께에 따른 항복 전압의 변화를 도시한 그래프이다.
도 7을 참조하면, 그래프의 x축은 제1 APD(APD1) 및 제2 APD(APD2)의 제1 및 제2 증폭층(632a, 632b)의 두께를 나타내며, y축은 제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압의 크기를 나타낸다.
제1 APD(APD1) 및 제2 APD(APD2)의 제1 및 제2 증폭층(632a, 632b)의 두께가 각각 A1 영역에 위치하게 되면, 제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압(VB1, VB2)과 제1 및 제2 증폭층(632a, 632b)의 두께는 반비례하는 특성을 나타낸다. 이에, 제1 APD(APD1) 및 제2 APD(APD2)의 제1 및 제2 증폭층(632a, 632b)의 두께는 A1 영역 내에 위치하지 않도록 조절될 수 있다.
반대로, 제1 APD(APD1) 및 제2 APD(APD2)의 제1 및 제2 증폭층(632a, 632b)의 두께가 각각 A2 영역에 위치할 때, 제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압(VB1, VB2)과 제1 및 제2 증폭층(632a, 632b)의 두께는 비례하는 특성을 나타낸다. 즉, 제1 및 제2 증폭층(632a, 632b)의 두께가 두꺼울수록 항복 전압(VB1, VB2)의 크기는 증가한다. 따라서, 제1 APD(APD1)의 증폭층(632a)의 두께가 Tm1, 제2 APD(APD2)의 증폭층(632b)의 두께가 Tm2의 값을 가질 때, 제2 APD(APD2)의 항복 전압(VB2)은 제1 APD(APD1)의 항복 전압(VB1)보다 큰 값을 갖는다. 다시 말해, 제1 APD(APD1) 및 제2 APD(APD2)로 게이트 신호(GS)가 인가되었을 때, 제1 APD(APD1)는 역방향 바이어스 전압(Vgh)에서 가이거 모드로 동작하는 반면, 제2 APD(APD2)는 역방향 바이어스 전압(Vgh)보다 큰 항복 전압(VB2)을 가지므로, 가이거 모드로 동작하지 않는다.
이와 같이, 제1 APD(APD1) 및 제2 APD(APD2)의 제1 및 제2 증폭층(632a, 632b)의 두께(Tm1, Tm2)가 서로 다르게 구성됨에 따라, 제1 APD(APD1) 및 제2 APD(APD2)의 항복 전압(VB1, VB2)이 달라지므로, 역방향 바이어스 전압을 갖는 게이트 신호(GS)가 인가되더라도 제2 APD(APD2)의 내부에서 아발란치 증폭이 발생될 확률은 매우 작다.
한편, 제2 증폭층(632b)의 두께(Tm2)가 제1 증폭층(632a)의 두께(Tm1)보다 두껍게 구성됨에 따라, 제2 APD(APD2)의 정전용량은 제1 APD(APD1)의 정전용량보다 줄어들게 된다. 이는, 제1 APD(APD1) 및 제2 APD(APD2)로부터 출력되는 제1 정전용량성 응답 신호(Cp1) 및 제2 정전용량성 응답 신호(Cp2) 간의 편차를 증가시키는 원인이 된다. 이에, 제1 정전용량성 응답 신호(Cp1) 및 제2 정전용량성 응답 신호(Cp2) 간의 편차를 줄일 수 있는 방법에 대해서는 도 8을 참조하여 설명하도록 한다.
도 8은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD의 증폭층의 상면을 도시한 도면이다.
도 8에 도시된 바와 같이, 제1 및 제2 증폭층(632a, 632b)의 상면은 원형으로 구현될 수 있으며, 여기서, 제2 증폭층(632b)의 직경(d2)은 제1 증폭층(632a)의 직경(d1)보다 더 크게 구성될 수 있다. 이는, 증폭층의 직경과 APD의 정전용량이 비례하는 특성과 관련이 있는데, 즉, 제2 증폭층(632b)의 직경(d2)이 제1 증폭층(632a)의 직경(d1)보다 크게 구성됨에 따라, 제2 APD(APD2)의 정전용량은 제1 APD(APD1)의 정전용량보다 증가된다. 즉, 제2 증폭층(632b)의 두께(Tm2)가 제1 증폭층(632a)의 두께(Tm1)보다 더 두껍게 구성됨에도 불구하고, 제2 증폭층(632b)의 직경(d2)이 증가함으로써, 제2 APD(APD2)의 정전용량과 제1 APD(APD1)의 정전용량은 동일한 수준으로 유지될 수 있다. 결과적으로, 제1 APD(APD1) 및 제2 APD(APD2)로부터 출력되는 제1 정전용량성 응답 신호(Cp1) 및 제2 정전용량성 응답 신호(Cp2) 간의 편차는 사실상 0에 가까워 진다.
다시, 도 6을 참조하면, 제1 활성영역(634a)은 제1 윈도우층(630a) 내에서 확산소스가 확산된 영역으로서, 확산소스는 Zinc로 구성될 수 있으나, 이에 한정되지는 않는다. 제1 활성 영역(634a)의 확산 깊이에 따라, 제1 증폭층(632a)의 두께(Tm1)는 조절될 수 있으며, 이때, 제1 증폭층(632a)의 두께(Tm1)는 제2 증폭층(632b)의 두께(Tm2)보다 더 얇게 구성될 수 있도록 한다.
제2 활성영역(634b)은 제2 윈도우층(630b) 내에 확산소스에 의해 확산된 영역으로서, 확산소스는 Zinc로 구성될 수 있으나, 이에 한정되지는 않는다. 제2 활성영역(634b)의 확산 깊이에 따라, 제2 증폭층(632b)의 두께(Tm2)는 조절될 수 있으며, 이때, 제2 증폭층(632b)의 두께(Tm2)는 제1 증폭층(632a)의 두께(Tm1)보다 더 두껍게 구성될 수 있도록 한다.
제1 및 제2 가드링(636a, 636b)은 각각 제1 및 제2 활성영역(634a, 634b)을 둘러싸는 폐곡선 또는 링(Ring) 형상의 형태로 구성될 수 있으며, 제1 및 제2 활성영역(634a, 634b)의 외곽에 형성된 전기장의 피크(Peak)를 감소시킨다.
제1 및 제2 옴 접촉층(638a, 638b)은 각각 전기적 접속을 위해 제1 및 제2 윈도우층(630a, 630b)의 상면에 형성될 수 있으며, 제1 및 제2 캐소드 전극(642a, 642b) 및 제1 및 제2 애노드 전극(644a, 644b)의 하부에 배치됨으로써, 제1 및 제2 캐소드 전극(642a, 642b) 및 제1 및 제2 애노드 전극(644a, 644b)과 전기적으로 접속될 수 있다.
제1 및 제2 캐소드 전극(642a, 642b)은 n형 전극으로 구성될 수 있으며, 각각 제1 및 제2 옴 접촉층(638a, 638b)의 상면에 전기적으로 접속되도록 상면에 형성된다.
제1 및 제2 애노드 전극(644a, 644b)은 p형 전극으로 구성될 수 있으며, 각각 제1 및 제2 옴 접촉층(638a, 638b)의 상면에 전기적으로 접속되도록 상면에 형성된다.
절연막(650)은 무반사 코팅층의 역할을 수행하며, 제1 APD(APD1) 및 제2 APD(APD2)를 보호할 수 있도록, 제1 APD(APD1) 및 제2 APD(APD2)의 표면을 감싸는 형태로 구성될 수 있다.
반사 방지막(660)은 제1 APD(APD1)로 입사되는 입사광이 반사되어 되돌아 나가지 않도록 한다. 반사 방지막(660)은 SiNx를 제1 활성영역(634a)이 위치한 기판(620) 하부에 증착시키는 형태로 구성될 수 있으나, 이에 한정되지는 않는다.
차단막(670)은 제1 APD(APD1)의 내부, 특히, 제1 활성영역(634a)으로만 광자가 입사될 수 있도록, 광 투과부(680)를 제외한 반사 방지막(660)의 하부 및 기판(620)의 하부에 형성되며, 금속 물질이 증착된 형태로 구성될 수 있다.
광 투과부(680)는 반사 방지막(660)의 하부에 차단막(670)이 증착되지 않은 부분으로서, 외부로부터 제공된 광자가 입사된다. 광자가 제1 활성영역(634a)으로 입사될 수 있도록, 광 투과부(680)는 제1 활성영역(634a)이 형성된 위치와 동일선상에 위치한 반사 방지막(660)의 하부에 형성되며, 제1 활성영역(634a)의 폭과 동일한 폭을 갖는 형태로 구성될 수 있다.
도 9 내지 도 10은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD를 제조하는 과정을 도시한 도면이다. 실시예로 2개의 APD만을 개시하지만, 복수의 APD에 본 제조 방법은 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 에피층을 준비시키는 과정이다.
도 9를 참조하면, 제1 APD(APD1) 및 제2 APD는(APD2)는 에피층(Epi-wafer Structure, 910)를 갖는 반도체 웨이퍼를 가공함으로써 형성된다. 에피층(910)은 기판(620)의 상면으로 복수 개의 반도체 층을 순차적으로 적층시킨 구조로서, 기판(620)의 상면에는 차례대로, InP로 구성된 버퍼층(622), InGaAs로 구성된 광흡수층(624), 적어도 한 층 이상의 InGaAsP로 구성된 그레이딩층(626), InP로 구성된 n형 전기장 조절층(628), InP로 구성되는 윈도우층(630), InGaAs로 구성되는 옴 접촉층(638) 및 InP로 구성되는 캡층(920)이 적층된다.
도 10은 본 발명의 일 실시예에 따른 제1 APD의 증폭층의 두께를 제2 APD의 증폭층의 두께보다 얇게 형성시키기 위한 제1 및 제2 APD 제조과정을 도시한 도면이다.
도 10(a)를 참조하면, 에피층(910)은 격벽(610)이 형성되는 지점(S)을 기준으로 제1 영역(AA) 및 제2 영역(BB)으로 구분되며, 제1 영역(AA)에는 제1 APD(APD1)가 형성되며, 제2 영역(BB)에는 제2 APD(APD2)가 형성된다. 본 실시예에서는 이해를 돕기 위해서 제1, 2 영역을 기준으로 설명하지만, 본 방법은 복수의 영역에 적용 가능하고, 복수의 영역에 형성될 복수의 APD를 그룹해서, 증폭층을 그룹된 APD를 기준으로 다르게 줄 수 있다.
제1 영역(AA)의 캡층(920)의 적어도 일부는 식각에 의해 제거된다. 이를 통해 제1 영역(AA)과 제2 영역(BB)의 캡층(920)의 높이가 서로 다르게 한다. 상기 적어도 일부는 깊이 방향으로 차이를 의미하며, 제1 영역(AA)에서 식각되는 영역(평면)은 제1 영역(AA)의 전체일 수 있고, 일 부분일 수 있다.
도 10(b)를 참조하면, 제1 영역(AA)과 제2영역(BB)에 PN 접합이 형성된다.
PN 접합은 확산(diffusion)과정 및 주입(implant)과정 중 하나 이상을 선택하여 형성될 수 있다. 즉, 확산과정 또는 주입과정을 1~2차례 수행하거나, 또는 확산과정과 주입과정을 듀얼로 이용하여 1~2차례 수행될 수 있다. 이와 같은 과정을 이용하여 제1 영역(AA)과 제2 영역(BB)에 PN 접합인 제1 및 제2 가드링(636a, 636b), 제1 및 제2 활성영역(634a, 634b)이 형성된다. 이 때, 제1 및 제2 활성영역(634a, 634b)은 캡층(920), 옴 접촉층(638), 윈도우층(630)에 걸쳐서 같은 두께로 형성된다.
도 10(c)를 참조하면, 제1 영역(AA)과 제2 영역(BB)에 남아 있는 캡층(920)을 재식각하여 모두 제거한다. 이 과정에서 제1 영역(AA)에 캡층(920)이 없는 에는 제2 영역(BB)의 캡층(920)만을 식각한다. 식각은 건식 식각 또는 습식 식각에 모두를 이용할 수 있다. 제1 영역(AA)의 캡층(920)의 두께와 제2 영역(BB)의 캡층(920)의 두께가 상이하므로, 제1, 2 영역의 캡층(920)을 모두 제거하는 경우에는 상대적으로 제1 및 제2 활성영역(634a, 634b)의 확산된 두께(확산된 깊이)가 서로 상이하게 된다. 본 실시예의 경우에는 캡층(920)을 모두 제거하면 제2 활성영역(634b)에서 확산된 두께는 제1 활성영역(634a)에서 확산된 두께보다 더 얇게 구성된다.
도 10(d)를 참조하면, 식각된 캡층(920) 상부의 소정의 영역에 제1 및 제2 옴 접촉층(638a, 638b)과 제1 금속막(1430)이 형성된다. 옴 접촉층(638a, 638b)과 제1 금속막(1430) 형성 과정은 다음과 같다.
제1 및 제2 옴 접촉층(638a, 638b)의 상부에 박막층이 증착된다. 박막층은 SiO2로 구성될 수 있으나, 이에 한정되지는 않는다.
박막층의 상면에는 포토레지스가 도포된다. 포토레지스트의 상면에는 기 설정된 패턴을 갖는 마스크(미도시)가 배치되며, 포토리소그래피 공정에 의해 박막층이 기 설정된 패턴대로 식각된다. 그 후, 포토레지스트가 제거되고, 박막층에 의해 마스킹(Masking)된 제1 및 제2 옴 접촉층(638a, 638b)만 남게 된다. 박막층은 BOE 용액에 의해 습식 식각될 수 있으나, 이에 한정되지는 않는다.
제1 금속막(1430)은 제1 및 제2 옴 접촉층(638a, 638b)의 상면에 증착된다.
도 10(e)를 참조하면, 제1 영역(AA) 및 제2 영역(BB) 사이에 격벽이 형성된다.
격벽(610)은 격벽 생성지점(S)에서 식각됨과 동시에, 제1 영역(AA) 및 제2 영역(BB)의 광흡수층(624)이 위치한 지점까지 식각되어 형성된다.
상술한 바와 같이, 격벽(610)은 일종의 트렌치로써, 격벽(610)이 형성됨에 따라, 제1 APD(APD1)와 제2 APD(APD2) 사이의 크로스토크(Crosstalk)가 방지되며, 이에 따른, 전류의 누설을 차단할 수 있다. 여기서, 격벽(610)은 건식 식각 또는 습식 식각에 의해 식각될 수 있다.
도 10(f)를 참조하면, 격벽(610)의 상면을 포함하여, 제1 영역(AA)으로부터 제2 영역(BB)에 걸쳐, 제1 및 제2 윈도우층(630a, 630b)의 상면 및 제1 금속막(1430)이 증착된 제1 및 제2 옴 접촉층(638a, 638b)의 상면에 제1 패시베이션 막(1020)이 증착된다. 이 때, 제1 패시베이션 막(1020)은 제1 및 제2 APD의 누설전류를 방지하기 위한 것이므로, 제1 및 제2 캐소드 전극(642a, 642b), 제1 및 제2 애노드 전극(644a, 644b)이 오프닝되도록 증착된다. 제1 패시베이션 막(1020)은 질화물계 화합물로 구성될 수 있으나, 이에 한정되지 않는다.
도 10(g)를 참조하면, 제1 및 제2 애노드 및 캐소드 전극(642a, 642b)의 상면에는 플립 칩 본딩용 메탈(1730)이 형성되며, 제1 및 제2 애노드 전극(644a, 644b)의 상면에는 반사용 메탈(1740)이 형성된다.
도 10(h)를 참조하면, 제1 패시베이션 막(1020) 및 플립 칩 본딩용 메탈(1730)의 상면에 제2 패시베이션 막이 증착된다. 제2 패시베이션 막은 질화물계 화합물로 구성될 수 있으나, 이에 한정되지는 않는다. 그리고 플립 칩 본딩용 메탈(l730) 및 반사용 메탈(1740) 상에 증착된 일부의 제2 패시베이션 막은 식각되어 플립 칩 본딩용 메탈(l730) 및 반사용 메탈(1740)이 오프닝된다. 플립 칩 본딩용 메탈(1730)을 오프닝하는 과정에서 댐(1830)이 형성되며, 댐(1830)은 후속 공정에 의해 플립 칩 본딩용 메탈(1730)의 상면으로 도포되는 솔더(Solder, 미도시)가 외부로 새는 것을 방지할 수 있다.
도 10(i)를 참조하면, 제1 APD(APD1)로 입사되는 입사광이 반사되는 것을 차단하는 반사 방지막(660)이 형성된다. 반사 방지막(660)은 제1 APD(APD1) 하면에 형성되며, 질화물계 화합물로 구성될 수 있으나, 이에 한정되지 않는다.
도 10(j)를 참조하면, 제1 APD(APD1) 및 제2 APD(APD2) 하면에 차단막(670)이 형성된다. 그리고 제1 APD(APD1)로 입사되는 광자가 제1 APD(APD1)의 제1 활성영역(634a)으로 이동할 수 있도록, 제1 활성영역(634a)의 폭만큼 반사 방지막(660)을 오프닝시킨 광 투과부(680)가 형성된다.
도 11은 본 발명의 일 실시예에 따른 제1 APD 및 제2 APD가 제조되는 과정을 도시한 순서도이다.
제1 APD(APD1) 및 제2 APD(APD2)의 제조과정은 도 9 내지 도 10을 참조하여 상세하게 설명하였기 때문에, 자세한 설명은 생략하도록 한다.
반도체 에피층(910)이 준비된다(S1110).
제1 영역(AA)의 캡층(920)의 적어도 일부가 식각된다(S1115).
확산과정 및 주입과정 중 하나 이상을 선택하여 PN 접합을 형성한다. (S1120).
제1 영역(AA) 및 제2 영역(BB)의 캡층(920)을 모두 식각한다(S1125).
제1 및 제2 옴 접촉층(638a, 638b)을 형성하고 옴 접촉층 상면에 제1 금속막이 형성됨으로써, 전극(642a, 642b, 644a, 644b)이 형성된다(S1130).
기 설정된 면적 및 깊이만큼 에피층(910)을 식각하여 격벽(610)을 형성시킨다(S1135).
제 1 패시베이션 막을 소정의 위치에 증착하고, 제1 및 제2 캐소드 전극(642a, 642b), 제1 및 제2 애노드 전극(644a, 644b)을 오프닝 시킨다(S1140).
플립 칩 본딩용 메탈(l730) 및 반사용 메탈(1740)이 증착된다(S1145).
제 2 패시베이션 막을 소정의 위치에 증착하고,
플립 칩 본딩용 메탈(l730) 및 반사용 메탈(1740)이 오프닝되며, 댐(1830)이 형성된다(S1150).
제1 APD(APD1)의 하부에 반사 방지막(660)이 형성된다(S1155).
기판(620)의 하부면에 차단막(670)이 형성된다(S1160).
도 11에서는 각각의 과정을 순차적으로 실행하는 것으로 기재하고 있으나, 이는 본 발명의 일 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것이다. 다시 말해, 본 발명의 일 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 일 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 각각의 도면에 기재된 과정의 순서를 변경하여 실행하거나 과정 중 하나 이상의 과정을 병렬적으로 실행하는 것으로 다양하게 수정 및 변형하여 적용 가능할 것이므로, 도 11은 시계열적인 순서로 한정되는 것은 아니다.
한편, 도 11에 도시된 과정들은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 즉, 컴퓨터가 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 및 캐리어 웨이브(예를 들면, 인터넷을 통한 전송)와 같은 저장매체를 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 단일 광자 검출장치
110: 게이트 신호 발생부
120: 수광부
130: 차동 증폭부
140: 판별부
APD1: 제1 APD
APD2: 제2 APD
C: 캐소드단
A1: 제1 애노드단
A2: 제2 애노드단
GS: 게이트 신호
Vg1: 제1 바이어스 전압
Vgh: 제2 바이어스 전압
Cp1: 제1 정전용량성 응답 신호
Cp2: 제2 정전용량성 응답 신호
Av1: 제1 아발란치 신호
Av2: 제2 아발란치 신호
Vth: 문턱값
VB, VB1, VB2': 항복 전압
610: 격벽
620: 기판
622: 버퍼층
624: 광흡수층
626: 그레이딩층
628: 전기장 조절층
630a, 630b: 제1 및 제2 윈도우층
632a, 632b: 제1 및 제2 증폭층
634a: 634b: 제1 및 제2 활성영역
636a, 636b: 제1 및 제2 가드링
638a, 638b: 제1 및 제2 옴 접촉층
642a, 642b: 제1 및 제2 캐소드 전극
644a, 644b: 제1 및 제2 애노드 전극
650: 절연막
660: 반사 방지막
670: 차단막
680: 광 투과부
910: 반도체 에피층
920: 캡층

Claims (4)

  1. 동일한 기판 상에 형성되는 반도체 적층 구조가 제1 영역 및 제2 영역으로 구분되는 아발란치 포토다이오드를 제조하는 과정에 있어서,
    상기 동일한 기판 상에 버퍼층, 광흡수층, 그레이딩층, 전기장 조절층, 윈도우층, 옴 접촉층 및 캡층을 순차적으로 적층시키는 적층과정;
    상기 제1 영역의 캡층의 적어도 일 부분을 식각하는 캡층 식각과정;
    확산소스를 이용하여 제1 영역 및 제2 영역의 윈도우층 내에 각각 제1 확산영역 및 제2 확산영역을 동시에 확산시키는 확산과정; 및
    상기 캡층 식각과정 후, 남아 있는 기판상의 캡층을 모두 제거하는 과정
    을 포함하는 것을 특징으로 하는 아발란치 포토다이오드 제조과정.
  2. 제1항에 있어서,
    상기 캡층을 모두 제거하는 과정 후,
    상기 제1 영역 및 제2 영역의 윈도우층 상에 제1 및 제2 옴 접촉층을 기 설정된 패턴대로 식각하는 옴접촉층 식각과정;
    제1 및 제2 옴접촉층의 상면에 금속막을 증착시켜, 복수 개의 전극을 형성시키는 전극 형성과정; 및
    상기 복수 개의 전극을 오프닝시키는 패시베이션 과정
    을 더 포함하는 것을 특징으로 하는 아발란치 포토다이오드 제조과정.
  3. 제1항에 있어서,
    상기 아발란치 포토다이오드 제조과정은,
    기 설정된 면적과 기 설정된 깊이를 갖는 격벽을 형성시키는 격벽 형성과정을 더 포함하는 것을 특징으로 하는 아발란치 포토다이오드 제조과정.
  4. 제3항에 있어서,
    상기 격벽은,
    상기 동일한 기판 상에 형성되는 반도체 적층 구조의 광흡수층까지 식각되는 것을 특징으로 하는 아발란치 포토다이오드 제조과정.
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