KR20210062278A - 메모리 장치 - Google Patents

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KR20210062278A
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김영승
유승문
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Abstract

본 발명에 따른 메모리 장치는, 메모리 셀들이 워드 라인들과 비트 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 메모리 셀 어레이에 포함된 메모리 셀 중에서 선택된 메모리 셀로부터 읽혀 직류 형태와 펄스 형태 중 하나로 변형된 데이터를 전달하도록 연쇄적으로 연결되는 복수 개의 병합기; 및 복수 개의 병합기 중 하나가 출력하는 제1 출력 데이터의 에지를 제어 펄스의 에지에 동기하여 지연시키는 정렬기를 포함하여 구성될 수 있다. 데이터 비트 '0'과 데이터 비트 '1' 중 하나인 제1 데이터는 제1 로직의 직류 형태로, 다른 하나인 제2 데이터는 제1 로직에서 제2 로직을 거쳐 다시 제1 로직으로 바뀌는 펄스 형태로, 병합기에 입력될 수 있다. 정렬기는, 제1 데이터가 입력될 때 제1 데이터를 그대로 통과시켜 제1 로직의 직류 형태의 제2 출력 데이터로 출력하고, 제2 로직에서 제1 로직으로 바뀌는 제1 에지가 입력될 때 제1 에지를 제어 펄스의 상승 에지 또는 하강 에지에 동기하여 지연시켜 제2 출력 데이터로 출력할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
이 명세서는 메모리 장치에 관한 것으로, 더욱 상세하게는 메모리에서 스큐를 관리하는 장치에 관한 것이다.
하나의 칩에 메모리와 비메모리를 함께 제공하는 반도체 장치에서 메모리 영역이 차지하는 면적이 크면 클수록, 반도체 장치의 가격 경쟁력을 높이기 위해, 메모리 영역의 크기를 줄이는 것이 더욱 중요하다.
메모리 장치는, 메모리 셀들이 비트 라인들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이마다 셀 어레이에서 읽은 또는 셀 어레이에 저장할 데이터를 임시로 저장하는 데이터 레지스터를 마련한다.
데이터 레지스터가 담당하는 메모리 셀 어레이의 크기를 키울수록 메모리 영역이 차지하는 면적이 적어지고 동작 때 소모되는 전류를 줄일 수 있다.
하지만, 셀 어레이의 사이즈가 커지면 셀 어레이에 액세스 할 때 먼 곳과 가까운 곳의 신호 지연 차이에 의한 문제가 발생할 수 있다. 즉, 데이터 레지스터가 셀 어레이에서 가까운 곳에 있는 메모리 셀을 액세스 할 경우와 먼 곳에 있는 메모리 셀을 액세스 할 경우, 데이터 레지스터에 도달하는 데이터의 시간 편차 또는 스큐(Skew)가 커져, 메모리 장치의 설계가 어려워지고 이를 보정하기 위한 장치가 추가되어야 한다.
이 명세서는 최근에 요구되는 이러한 상황을 감안한 것으로, 이 명세서의 목적은 메모리 영역의 사이즈를 줄이는 메모리 장치를 제공하는 데 있다.
이 명세서의 다른 목적은, 메모리 셀 어레이와 데이터 레지스터 사이 거리를 증가시킬 때 발생하는 스큐를 관리하는 스큐 관리 장치를 제공하는 데 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀들이 워드 라인들과 비트 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 메모리 셀 어레이에 포함된 메모리 셀 중에서 선택된 메모리 셀로부터 읽혀 직류 형태와 펄스 형태 중 하나로 변형된 데이터를 전달하도록 연쇄적으로 연결되는 복수 개의 병합기; 및 복수 개의 병합기 중 하나가 출력하는 제1 출력 데이터의 에지를 제어 펄스의 에지에 동기하여 지연시키는 정렬기를 포함하여 구성되는 것을 특징으로 한다.
메모리 셀 어레이에서 데이터 패드까지 마련되는 여러 단계의 데이터 레지스터 어레이를 줄임으로써, 데이터 레이턴시를 줄일 수 있게 되고, 메모리 장치의 사이즈를 줄일 수 있게 되고, 또한 메모리 셀 어레이가 차지하는 면적을 상대적으로 키울 수 있어서 집적도가 높아지고, 가격 경쟁력을 확보할 수 있게 된다.
또한, 데이터 레지스터 어레이 단계를 줄여 데이터 레지스터 어레이가 담당하는 메모리 셀 어레이가 커지면서 발생하는 데이터 스큐를 잘 관리할 수 있게 되어, 메모리 장치의 안정적인 성능을 확보할 수 있게 된다.
도 1은 데이터 레지스터 어레이가 복수 단계에 걸쳐 마련되어 레이턴시가 발생하는 메모리 장치의 구조를 도시한 것이고,
도 2는 도 1의 메모리 장치의 구체적인 구성을 도시한 것이고,
도 3은 정렬 어레이와 데이터 레지스터 어레이를 채용한 메모리 장치의 구성을 도시한 것이고,
도 4는 도 3의 메모리 장치의 구체적인 구성을 도시한 것이고,
도 5는 도 4의 메모리 장치에 포함된 병합기의 로직 회로를 도시한 것이고,
도 6은 도 5의 병합기에 입력되는 데이터의 파형을 도시한 것이고,
도 7는 도 5의 병합기의 구체적인 연결을 도시한 것이고,
도 8은 도 4의 메모리 장치에 포함된 1차 정렬기의 로직 회로를 도시한 것이고,
도 9는 도 8의 1차 정렬기로부터 거리에 따라 1차 정렬기에 입력되는 데이터의 타이밍이 달라지는 것을 도시한 것이고,
도 10은 1차 정렬기로부터 가까운 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이고,
도 11은 1차 정렬기로부터 중간 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이고,
도 12는 1차 정렬기로부터 먼 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이고,
도 13은 1차 정렬기로부터 더 먼 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이고,
도 14는 1차 정렬기와 2차 정렬기의 구체적인 연결을 도시한 것이고,
도 15는 도 14의 2차 정렬기 어레이에 포함된 2차 정렬기의 로직 회로를 도시한 것이고,
도 16은 2차 정렬기로부터 거리에 따라 1차 정렬기에서 2차 정렬기에 입력되는 데이터의 타이밍을 도시한 것이고,
도 17은 2차 정렬기로부터 거리에 따라 1차 정렬기에서 2차 정렬기에 입력되는 데이터의 다른 타이밍을 도시한 것이고,
도 18은 2차 정렬기로부터 거리에 따라 1차 정렬기로부터 출력되는 데이터가 2차 정렬기에 의해 처리되는 결과를 도시한 것이다.
이하 첨부된 도면을 참조하여 메모리 장치에 대한 바람직한 실시예들을 상세히 설명한다.
명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 데이터 레지스터 어레이가 복수 단계에 걸쳐 마련되어 레이턴시가 발생하는 메모리 장치의 구조를 도시한 것이고, 도 2는 도 1의 메모리 장치의 구체적인 구성을 도시한 것이다.
도 1에서, 메모리 셀들이 매트릭스 형태로 구비된 셀 어레이 유닛(CELL ARRAY Unit)마다 센스 앰프(SA)의 출력을 래치 하는 제1 데이터 레지스터 m개로 구성되는 제1 데이터 레지스터 어레이(1st Data Register Array)가 마련되어 있고, 복수 개, 예를 들어 n개의 제1 데이터 출력 중 선택하여 입력으로 받는 제2 데이터 레지스터 m개로 구성되는 제2 데이터 레지스터 어레이(2nd Data Register Array)가 마련되고, 복수 개, 예를 들어 m개의 제2 데이터 레지스터 출력 중 선택하여 입력으로 받는 제3 데이터 레지스터가 왼쪽과 오른쪽으로 구분되어 최종 하나로 통합되어 제3 데이터 레지스터 어레이(3rd Data Register Array)가 마련된다.
제1 데이터 레지스터는 대응하는 셀 어레이 유닛에서 선택된 메모리 셀들에 저장된 데이터를 임시로 저장하고, 제2 데이터 레지스터는 대응하는 제1 데이터 레지스터들에 임시로 저장된 데이터를 임시로 저장하고, 제3 데이터 레지스터는, 대응하는 제2 데이터 레지스터들에 임시로 저장된 데이터를 저장한 후, 호스트에 데이터를 전달하는 데이터 출력 버퍼에 데이터를 전달한다.
즉, 메모리 셀로부터 최종 데이터 패드까지의 데이터 플로우(DATA flow)에 여러 단계의 데이터 레지스터를 두고 클럭 기반의 펄스를 이용하여 단계적으로 데이터를 임시로 저장하여 메모리 셀 어레이에 액세스 하는데, 이를 레이턴시(Latency)를 이용하여 데이터 입출력 속도를 높인다고 한다.
도 2에서, 제1 데이터 레지스터에는 열 방향으로 1 내지 n의 1차 데이터 레지스터가 배치되고, 행 방향으로 1 내지 m의 2차 데이터 레지스터 어레이가 배치되고, 왼쪽과 오른쪽의 2개의 2차 데이터 레지스터 어레이에 대해 3차 데이터 레지스터 어레이가 배치된다.
도 2에서 보듯이, 데이터 레지스터는 복수 개의 레지스터(Register)와 패스 게이트(Pass gate) 쌍으로 구성된다. 메모리 셀 어레이의 센스 앰프(SA)는 선택된 메모리 셀에서 읽은 데이터를 증폭하여 제1 데이터 레지스터의 대응하는 레지스터에 전달하고, 제1 데이터 레지스터의 패스 게이트는 선택 신호(SELECT[1:n])에 의해 선택되어 제2 데이터 레지스터의 대응하는 레지스터에 데이터를 전달한다. 제2 데이터 레지스터의 패스 게이트도 선택 신호(SELECT[1:m])에 의해 선택되어 레지스터가 저장한 데이터를 제3 데이터 레지스터의 대응하는 레지스터에 전달한다.
하지만, 도 1과 도 2의 구성에서 보듯이, 데이터 입출력은 3 단계의 데이터 레지스터를 거치고, 제1 데이터 레지스터 어레이(1st Data Register Array)가 셀 어레이 유닛(CELL ARRAY Unit) 사이에 배치되어 칩 사이즈가 커지게 되며, 각 레이턴시 단계에서 마진을 확보해야 하므로 싸이클(Cycle) 한계가 빨리 오게 된다.
도 3은 정렬 어레이와 데이터 레지스터 어레이를 채용한 메모리 장치의 구성을 도시한 것이고, 도 4는 도 3의 메모리 장치의 구체적인 구성을 도시한 것으로, 도 1과 도 2의 구성보다 데이터 레지스터 어레이를 적게 마련하여 메모리 장치의 칩 사이즈를 줄이는 구조에 해당한다.
도 3에서, 레지스터 어레이(Data Register Array)와 메모리 셀 어레이 사이에 2 지점에 1차와 2차 정렬기 어레이(1st/2nd Aligning Array)를 마련하여 1차 데이터 레지스터 어레이와 여러 메모리 셀들까지의 물리적 거리의 차이에서 오는 스큐를 효율적으로 관리할 수 있다. 즉, 1차 정렬기 어레이(1st Aligning Array)는 셀 어레이에서 발생하는 스큐를 관리하고, 2차 정렬기 어레이(2nd Aligning Array)는 1차 정렬기 어레이에서 발생하는 스큐를 관리할 수 있다.
도 4에서 보듯이, 각 메모리 셀 어레이에는 열 방향으로 1 내지 n의 n개의 1차 병합기(Merger)가 마련되고, 행 방향으로 1 내지 m의 m개의 1차 정렬기(1st Aligner)와 2차 병합기(Merger) 쌍의 1차 정렬기 어레이(1st Aligning Array)가 마련되고, 왼쪽과 오른쪽의 2개의 1차 정렬기 어레이에 대해 2개의 2차 정렬기(2nd Aligner)가 데이터 레지스터와 함께 2차 정렬기/데이터 레지스터 어레이(2nd Aligning & Data Register Array)로 배치된다.
각 메모리 셀 어레이에서 연쇄적으로 연결되는 1차 병합기의 출력은 대응하는 1차 정렬기에 연결된다. 1차 정렬기 어레이(1st Aligning Array)에서 1차 정렬기는 대응하는 2차 병합기에 연결되고 2차 병합기는 연쇄적으로 연결된다. 각 1차 정렬기 어레이(1st Aligning Array)에서 연쇄적으로 연결되는 2차 병합기의 출력은 2차 정렬기 어레이(2nd Aligning Array)의 대응하는 2차 정렬기에 연결된다.
2차 정렬기/데이터 레지스터 어레이(2nd Aligning & Data Register Array)는 각 2차 정렬기의 출력을 래치 하여 임시로 저장한다.
도 5는 도 4의 메모리 장치에 포함된 병합기의 로직 회로를 도시한 것이고, 도 6은 도 5의 병합기에 입력되는 데이터의 파형을 도시한 것이고, 도 7는 도 5의 병합기의 구체적인 연결을 도시한 것이다.
병합기는 NAND 로직 소자(또는 NAND 게이트)와 NOT 로직 소자(또는 NOT 게이트)가 직렬로 연결된 형태이고, NAND 게이트의 입력으로는 이전 병합기의 출력과 현재 어레이의 데이터 출력 또는 현재 센스 앰프(SA)의 데이터 출력이다.
센스 앰프(SA)의 출력의 파형은, 도 6에 도시한 것과 같이, 데이터 비트 '1'을 가리키는 데이터 하이(DATA High)는 로직 하이를 계속 유지하는 형태이고, 데이터 비트 '0'을 가리키는 데이터 로우(DATA Low)는 레벨이 하이 상태에서 로우 상태로 떨어진 이후 다시 하이 상태로 바뀌는 로우 펄스(Low Pulse) 형태이다.
데이터 읽는 속도에 대응하는 싸이클마다 하나의 어레이(또는 센스 앰프)만이 선택되어 데이터 하이와 데이터 로우 중 하나를 출력하므로, 각 병합기가 도 7과 같이 이전 병합기의 출력과 대응하는 현재 어레이(또는 센스 앰프)의 출력을 병합하는 방식으로 연쇄적으로 연결되어, 최종 병합기가 해당 싸이클에 선택된 어레이(센스 앰프)가 출력하는 도 6의 데이터 파형을 그대로 출력할 수 있다.
도 8은 도 4의 메모리 장치에 포함된 1차 정렬기의 로직 회로를 도시한 것이다.
1차 정렬기(10)는, 입력 데이터(DATA_I)와 제2 NAND 게이트(120)의 출력을 입력 받는 제1 NAND 게이트(110), 제어 펄스(PULSE)와 제1 NAND 게이트(110)의 출력을 입력 받는 제2 NAND 게이트(120), 제1 NAND 게이트(110)의 출력을 반전시키는 제1 NOT 게이트(130), 제어 펄스(PULSE)를 반전시키는 제2 NOT 게이트(140), 제1 NOT 게이트(130)의 출력(DATA_M)과 제4 NAND 게이트(160)의 출력을 입력 받는 제3 NAND 게이트(150), 제3 NAND 게이트(150)의 출력과 제3 NOT 게이트(140)의 출력(/PULSE)을 입력 받는 제4 NAND 게이트(160) 및 제3 NAND 게이트(150)의 출력을 반전시키는 제3 NOT 게이트(170)를 포함하여 구성될 수 있다.
1차 정렬기(10)는, 도 6에서 로직 하이를 유지하는 데이터 하이(DATA High)를 입력 데이터(DATA_I)로 입력 받으면, 최종 출력 데이터, 즉 제3 NOT 게이트(170)의 출력(DATA_O1)으로 입력 데이터(DATA_I)인 데이터 하이(DATA High)를 그대로 출력한다.
반면, 1차 정렬기(10)는, 도 6에서 로우 펄스 형태의 데이터 로우(DATA Low)를 입력 데이터(DATA_I)로 입력 받으면, 로우 펄스의 상승 에지를 제어 펄스(PULSE)에 동기하여 지연시켜 출력한다. 즉, 선택되는 셀 어레이의 위치 또는 같은 셀 어레이에서도 메모리 셀의 위치에 따라 로우 펄스 형태의 입력 데이터가 입력되는 시점이 시간 축 상에서 흔들리더라도 펄스의 로우 레벨을 유지하는 시점을 제어 펄스(PULSE)에 동기시킬 수 있다.
1차 정렬기(10)에서, 제1 NAND 게이트(110), 제2 NAND 게이트(120) 및 제1 NOT 게이트(130)는 제1 에지 지연기(180)에 해당하고, 제3 NAND 게이트(150), 제4 NAND 게이트(160) 및 제3 NOT 게이트(170)는 제2 에지 지연기(190)에 해당하고, 제2 NOT 게이트(140)는 제어 펄스(PULSE)를 반전시켜 반전 제어 펄스(/PULSE)를 생성하여 제2 에지 지연기(190)에 출력한다.
제1 에지 지연기(180)는, 제2 NAND 게이트(120)에 입력되는 제어 펄스(PULSE)가 로직 하이인 기간 중 제1 NAND 게이트(110)에 로우 펄스가 입력 데이터(DATA_I)로 입력되면, 입력 데이터(DATA_I)의 로우 펄스에서 상승 에지를 지연시켜 제어 펄스(PULSE)가 로직 로우로 하강할 때 제1 NOT 게이트(130)가 중간 출력 데이터(DATA_M)로 상승 에지를 출력하도록 한다.
제2 에지 지연기(190)는, 제4 NAND 게이트(160)에 입력되는 반전 제어 펄스(/PULSE)가 로직 하이인 기간 중 1차 에지 지연기의 중간 출력 데이터(DATA_M)가 제3 NAND 게이트(150)에 로우 레벨로 입력되면, 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 하강할 때 제3 NOT 게이트(170)가 제1 정렬기 출력 데이터(DATA_O1)로 상승 에지를 출력하도록 한다.
도 9는 도 8의 1차 정렬기로부터 거리에 따라 1차 정렬기에 입력되는 데이터의 타이밍이 달라지는 것을 도시한 것으로, 도 3에 표시한 것과 같이, 복수 개의 셀 어레이 유닛 중에서 가장 위에 있는 셀 어레이 유닛(CELL ARRAY Unit)이 제1 정렬기 어레이(1st Aligning Array)에 마련된 1차 정렬기로부터 멀리 위치하고(Far point), 가장 아래에 있는 셀 어레이 유닛이 1차 정렬기로부터 가까이 위치하고(Near point), 가운데 있는 셀 어레이 유닛이 1차 정렬기로부터 중간 거리에 위치한다(Middle point).
도 9에 도시한 것과 같이, 1차 정렬기로부터 멀리 위치하는 메모리 셀(Far point)로부터 전달되는 데이터가 지연이 가장 많이 발생하고, 가까이 위치하는 메모리 셀(Near point)로부터 전달되는 데이터가 지연이 가장 적게 발생한다.
도 9에서 가까운 메모리 셀(Near point)로부터 전달되는 로우 펄스 데이터(DATA_I)의 로직 로우가 제어 펄스(PULSE)의 로직 하이와 겹치고, 중간 거리의 메모리 셀(Middle point)과 먼 거리의 메모리 셀(Far point)로부터 전달되는 로우 펄스는 제어 펄스(PULSE)의 로직 하이와 겹치지 않는다.
도 10은 1차 정렬기로부터 가까운 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이다.
도 10에서, 1차 정렬기로부터 가까운 거리에 위치하는 메모리 셀 어레이로부터 1차 병합기를 거쳐 전달되는 입력 데이터(DATA_I)는, 제n 싸이클(Cycle #n)에는 예를 들어 로우 펄스를 갖는 데이터 로우(DATA Low)로 입력되고 제(n+1) 싸이클(Cycle #(n+1))에는 예를 들어 로직 하이를 유지하는 데이터 하이(DATA High)로 입력된다. 제n 싸이클(Cycle #n)에 1차 정렬기로부터 가까운 니어 포인트(Near point)로부터 전달되는 입력 데이터(DATA_I)의 입력 펄스는 지연이 적어 제어 펄스(PULSE)의 로직 하이 구간과 겹친다.
제1 에지 지연기(180)는, 제어 펄스(PULSE)가 로직 하이인 동안은, 입력 데이터(DATA_I)가 로직 로우이면 이를 그대로 반영하여 로직 로우의 중간 출력 데이터(DATA_M)를 출력하고, 입력 데이터(DATA_I)가 로직 하이에서 로직 로우로 바뀌면 이를 그대로 반영하여 로직 하이에서 로직 로우로 바뀌는 중간 출력 데이터(DATA_M)를 출력한다.
하지만, 제1 에지 지연기(180)는, 제어 펄스(PULSE)가 로직 하이인 동안 입력 데이터(DATA_I)가 로직 로우에서 로직 하이로 바뀌더라도, 이를 반영하지 않고 로직 로우의 중간 출력 데이터(DATA_M)를 출력한다.
대신, 제1 에지 지연기(180)는, 제어 펄스(PULSE)가 로직 하이인 기간 중 적어도 일부 기간 동안이라도 입력 데이터(DATA_I)가 로직 로우를 갖는 경우, 제어 펄스(PULSE)가 하이 로직인 기간 동안 로직 로우의 중간 출력 데이터(DATA_M)를 출력하고, 제어 펄스(PULSE)가 로직 하이에서 로직 로우로 하강하는 하강 에지 때, 로직 로우에서 로직 하이로 상승하는 상승 에지를 중간 출력 데이터(DATA_M)로 출력한다.
제2 에지 지연기(190)는 제1 에지 지연기(180)의 출력인 중간 출력 데이터(DATA_M)와 반전 제어 펄스(/PULSE)를 입력으로 하여 1차 정렬기 출력 데이터(DATA_O1)를 출력한다. 제2 에지 지연기(190)의 동작은 제어 펄스(PULSE) 대신 반전 제어 펄스(/PULSE)가 입력되는 것을 제외하고는 제1 에지 지연기(180)의 동작과 같다.
따라서, 제2 에지 지연기(190)는, 반전 제어 펄스(/PULSE)가 로직 하이인 기간 중 적어도 일부 기간 동안이라도 중간 출력 데이터(DATA_M)가 로직 로우를 갖고 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 하강하는 바뀔 때, 로직 로우에서 로직 하이로 바뀌는 1차 정렬기 출력 데이터(DATA_O1)를 출력한다.
도 10에서 니어 포인트(Near point)로부터 전달되는 입력 데이터(DATA_I)는 지연이 적어 로우 펄스의 로직 로우 구간이 제어 펄스(PULSE)의 로직 하이 구간과 겹친다. 이에 따라, 제1 에지 지연기(180)의 중간 출력 데이터(DATA_M)는, 입력 데이터(DATA_I)가 로직 하이에서 로직 로우로 바뀔 때 이를 반영하여 로직 하이에서 로직 로우로 바뀌고, 입력 데이터(DATA_I)가 로직 로우에서 로직 하이로 바뀔 때는 로직 로우를 그대로 유지하고, 제어 펄스(PULSE)가 로직 하이에서 로직 로우로 바뀔 때 로직 로우에서 로직 하이로 바뀐다.
제어 펄스(PULSE)가 로직 하이에서 로직 로우로 바뀔 때, 반전 제어 펄스(/PULSE)는 로직 로우에서 로직 하이로 바뀌고, 또한 중간 출력 데이터(DATA_M)도 로직 로우에서 로직 하이로 바뀐다. 하지만, 중간 출력 데이터(DATA_M)의 전환이 반전 제어 펄스의 전환보다 늦어져, 반전 제어 펄스(/PULSE)가 로직 하이를 유지하는 초기 잠깐 동안 중간 출력 데이터(DATA_M)가 로직 로우를 유지하므로, 제2 에지 지연기(190)의 출력인 1차 정렬기 출력(DATA_O1)은 반전 제어 펄스(/PULSE)가 로직 하이를 유지하는 동안은 로직 로우를 유지한다.
제2 에지 지연기(190)의 출력인 1차 정렬기 출력(DATA_O1)은, 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 바뀔 때, 로직 로우에서 로직 하이로 바뀐다.
따라서, 제2 에지 지연기(190)의 출력 데이터인 1차 정렬기 출력 데이터(DATA_O1)는, 입력 데이터(DATA_I)가 로직 하이에서 로직 로우로 하강할 때 입력 데이터(DATA_I)와 같이 로직 하이에서 로직 로우로 하강하고, 이를 계속 유지하다가, 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 하강할 때 로직 로우에서 로직 로우로 상승한다.
즉, 1차 정렬기 출력 데이터(DATA_O1)는, 반전 제어 펄스(/PULSE)의 하강 에지에 동기하여 상승 에지를 출력한다.
도 11은 1차 정렬기로부터 중간 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이고, 1차 정렬기로부터 중간 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것이다.
도 11과 도 12에서, 1차 정렬기로부터 중간 거리(Middle point) 및 먼 거리(Far point)에 위치하는 메모리 셀 어레이로부터 1차 병합기를 거쳐 전달되는 입력 데이터(DATA_I)는, 제n 싸이클(Cycle #n)과 제(n+1) 싸이클(Cycle #(n+1))에 모두 로우 펄스를 갖는 데이터 로우(DATA Low)로 입력된다.
1차 정렬기로부터 중간 거리 및 먼 거리에 위치하는 메모리 셀 어레이로부터 전달되는 입력 데이터(DATA_I)의 로우 펄스는, 복수 개의 1차 병합기를 거치면서 지연되어, 도 11과 도 12와 같이, 제어 펄스(PULSE)의 로직 하이 구간 이후에 도달할 수 있다.
도 11과 도 12에서, 제1 에지 지연기(180)는, 제어 펄스(PULSE)가 로직 하이인 동안 입력 데이터(DATA_I)가 로직 하이이기 때문에, 중간 출력 데이터(DATA_M)를 입력 데이터(DATA_I)와 같은 로직 하이로 출력한다.
또한, 제1 에지 지연기(180)에서, 제어 펄스(PULSE)가 로직 로우인 동안, 제2 NAND 게이트(120)의 출력이 무조건 로직 하이이므로, 제1 NAND 게이트(110)를 거친 제1 NOT 게이트(130)의 출력은 입력 데이터(DATA_I)와 같은 로직이 된다. 따라서, 제1 에지 지연기(180)는, 제어 펄스(PULSE)가 로직 로우인 동안 입력 데이터(DATA_I)을 그대로 중간 출력 데이터(DATA_M)로 출력하여, 입력 데이터(DATA_I)로 로우 펄스가 입력되면 그대로 로우 펄스를 중간 출력 데이터(DATA_M)로 출력한다.
도 11과 도 12에서, 로직 하이의 반전 제어 펄스(/PULSE)가 제2 에지 지연기(190)에 입력되는 동안 로우 펄스의 중간 출력 데이터(DATA_M)가 제2 에지 지연기(190)에 입력된다.
제2 에지 지연기(190)는, 반전 제어 펄스(/PULSE)가 로직 하이인 동안, 입력되는 중간 출력 데이터(DATA_M)의 하이 로직, 하이 로직에서 로우 로직으로의 하강 에지 및 로우 로직은 그대로 1차 정렬기 출력 데이터(DATA_O1)로 출력한다.
반면, 제2 에지 지연기(190)는, 반전 제어 펄스(/PULSE)가 로직 하이인 동안, 입력되는 중간 출력 데이터(DATA_M)의 로우 로직에서 하이 로직으로의 상승 에지는 지연시켜 로직 로우를 계속 1차 정렬기 출력 데이터(DATA_O1)로 출력하고, 상승 에지를 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 바뀔 때까지 지연시켜 1차 정렬기 출력 데이터(DATA_O1)로 출력한다.
도 10 내지 도 12에 도시한 것과 같이, 1차 정렬기로부터 메모리 셀 어레이까지의 거리가 달라 로우 펄스의 입력 데이터가 1차 정렬기에 입력되는 시점이 서로 다르지만, 2차 에지 지연기(190)의 상승 에지 출력은 반전 제어 펄스(/PULSE)의 하강 에지에 동기하여 지연된다.
따라서, 1차 정렬기가 담당하는 메모리 셀 어레이의 면적을 넓게 하여도 액세스 하려는 메모리 셀의 위치에 상관 없이 데이터의 레벨을 소정 시점까지 유지시킬 수 있어서, 스큐를 극복할 수 있다.
도 13은 1차 정렬기로부터 더 먼 거리에 위치하는 메모리 셀 어레이로부터 출력되는 데이터가 1차 정렬기에 의해 처리되는 결과를 도시한 것으로, 도 12의 파 포인트보다 더 먼 포인트(Farther point)에 위치하는 메모리 셀로부터 데이터를 검출하는 경우에 해당한다.
1차 정렬기로부터 매우 먼 거리에 위치(Farther point)하는 메모리 셀 어레이로부터 전달되는 입력 데이터(DATA_I)의 로우 펄스는 복수 개의 1차 병합기를 거치면서 많이 지연되어, 도 13와 같이, 다음 싸이클(Cycle #(n+1))의 제어 펄스(PULSE)의 로직 하이 구간과 겹칠 수 있다.
이럴 경우, 제1 에지 지연기(180)가, 로우 펄스를 갖는 입력 데이터(DATA_I)의 상승 에지를 다음 싸이클(Cycle #(n+1))의 제어 펄스(PULSE)의 하강 에지까지 지연시켜, 입력 데이터(DATA_I)의 상승 에지를 다음 싸이클(Cycle #(n+1))의 제어 펄스(PULSE)의 상승 에지 부근으로 지연시키는 10 내지 도 12의 결과와 어긋날 수 있다.
이러한 점을 고려하여, 제1 에지 지연기(180)의 제2 NAND 게이트(120)의 입력에 제1 에지 지연기(180)의 동작을 제어하기 위한 온오프 신호(ONOFF)를 추가할 수 있다.
도 10 내지 도 12와 같이 입력 데이터에 지연이 적은 경우 온오프 신호(ONOFF)에 로직 하이(H)를 인가하여 제1 에지 지연기(180)의 동작을 인에이블 시키고, 도 13과 같이 입력 데이터에 지연이 많이 발생할 것으로 예상되는 경우, 온오프 신호(ONOFF)에 로직 로우(L)를 인가하여 제1 에지 지연기(180)의 동작을 디스에이블 시킬 수 있다.
온오프 신호(ONOFF)가 로직 로우(L)이면, 제2 NAND 게이트(120)의 출력이 무조건 하이가 되어, 제1 에지 지연기(180)의 출력인 중간 출력 데이터(DATA_M)이 무조건 입력 데이터(DATA_I)와 같아진다. 온오프 신호(ONOFF)가 로직 하이(H)이면, 도 10 내지 도 12와 관련하여 설명한 제1 에지 지연기(180)의 동작과 같다.
도 13에서, 제2 에지 지연기(190)의 동작은 도 11이나 도 12에서 제2 에지 지연기(190)의 동작과 거의 같다. 즉, 제2 에지 지연기(190)는, 반전 제어 펄스(/PULSE)가 로직 하이인 동안 입력되는 중간 출력 데이터(DATA_M)가 로직 로우에서 로직 하이로 바뀌는 상승 에지를 지연시키고, 반전 제어 펄스(/PULSE)가 로직 하이에서 로직 로우로 바뀔 때 상승 에지를 1차 정렬기 출력 데이터(DATA_O1)로 출력한다.
1차 정렬기로부터 가까운 메모리 셀인지 먼 메모리 셀인지는, 호스트로부터 전달되는 어드레스를 통해 확인할 수 있기 때문에, 컨트롤러(미도시)는 액세스 하려는 메모리 셀의 주소를 근거로 온오프 신호(ONOFF)의 로직을 결정할 수 있다.
도 10 내지 도 13에서, 1차 정렬기의 출력 데이터(DATA_O1)에서 선이 굵은 구간이 데이터가 유효한 구간에 해당한다. 도 10 내지 도 13과 같이, 1차 정렬기를 통과한 데이터는 해당 데이터가 어느 메모리 셀로부터 전달되었는지와 무관하게 데이터가 유효한 구간이 제어 펄스의 에지에 의해 정렬된다.
따라서, 1차 정렬기의 출력을 제어 펄스에 동기하여 래치 하면, 셀 어레이 유닛의 크기를 키우거나 1차 정렬기 어레이가 담당하는 셀 어레이 유닛의 개수를 늘리더라도, 스큐 없이 데이터를 안전하게 액세스 할 수 있다.
도 14는 1차 정렬기와 2차 정렬기의 구체적인 연결을 도시한 것이다.
도 4에 도시한 것과 같이, 복수 개(도 4에서 m개)의 1차 정렬기의 출력이 2차 정렬기로 전달되는데, 1차 정렬기마다 2차 병합기가 마련되고, 각 2차 병합기는 이전 병합기의 출력과 대응하는 1차 정렬기의 출력을 병합하여 다음 2차 병합기로 출력한다.
1차 정렬기는, 도 10 내지 도 13을 참조하여 설명한 것과 같이, 메모리 셀로부터 입력되는 입력 데이터 중에서, 로직 하이의 데이터 하이(DATA High)는 그대로 통과시키고, 로우 펄스를 갖는 데이터 로우(DATA Low)의 상승 에지를 제어 펄스(PULSE)를 반전시킨 반전 제어 펄스(/PULSE)의 하강 에지에 동기하여 지연시켜 출력한다.
1차 정렬기 어레이와 2차 정렬기 어레이에 사용되는 제어 펄스를 서로 연동해야 한다. 이를 위해, 소정의 드라이버(driver)가 제어 펄스(PULSE)를 생성해서 1차 정렬기 어레이(1st Aligning Array #1 ~ #2)에 있는 1차 정렬기(1st Aligner)에 공급한다. 또한, 2차 정렬 어레이(2nd Aligning Array)의 2차 정렬기(2nd Aligner)는 1차 정렬기(1st Aligner)로부터 피드백 되는 피드백 제어 펄스(PULSE_F)를 사용하여 멀리 있는 1차 정렬기의 출력 데이터와 가까이 있는 1차 정렬기의 출력 데이터의 지연 차이를 보상하여 복수 개의 1차 정렬기의 출력을 정렬시킬 수 있다.
도 15는 도 14의 2차 정렬기 어레이에 포함된 2차 정렬기의 로직 회로를 도시한 것이다.
2차 정렬기(2nd Aligner)(20)에는 1차 정렬기의 출력 데이터(DATA_O1)와 피드백 제어 펄스(PULSE_F)가 입력된다. 제4 NOT 게이트(210)는 피드백 제어 펄스(PULSE_F)를 입력 받아 반전 피드백 제어 펄스(/PULSE_F)를 출력하고, 제5 NAND 게이트(220)는 1차 정렬기의 출력 데이터(DATA_O1)와 제6 NAND 게이트(230)의 출력을 입력 받고, 제6 NAND 게이트(230)는 제4 NOT 게이트(210)의 출력인 반전 피드백 제어 펄스(/PULSE_F)와 제5 NAND 게이트(220)의 출력을 입력 받고, 제5 NOT 게이트(240)는 제5 NAND 게이트(220)의 출력을 입력 받아 2차 정렬기 출력 데이터(DATA_O2)를 출력한다.
2차 정렬기는 1차 정렬기(1st Aligner)에서 제1 에지 지연기(180)를 제외한 형태로, 1차 정렬기의 제2 에지 지연기(190)와 동작이 같다.
도 16은 2차 정렬기로부터 거리에 따라 1차 정렬기에서 2차 정렬기에 입력되는 데이터의 타이밍을 도시한 것이고, 도 17은 2차 정렬기로부터 거리에 따라 1차 정렬기에서 2차 정렬기에 입력되는 데이터의 다른 타이밍을 도시한 것이다.
2차 정렬기 어레이와 데이터 레지스터가 같이 배치되어 2차 정렬기 어레이의 데이터를 래치 하여 데이터 레지스터에 저장하는데, 이 때 2차 정렬기 어레이가 사용하는 제어 펄스를 이용할 수 있다
2차 정렬기는 1차 정렬기로부터 되돌아오는 피드백 제어 펄스(PULSE_F)를 1차 정렬기의 출력을 정렬하기 위해 사용한다. 즉, 2차 정렬기는, 보다 안정적인 동작을 위하여, 1차 정렬기의 출력 신호 경로에 따른 지연과 비슷하게 복제한 피드백 제어 펄스(PULSE_F)를 사용하여 1차 정렬기로부터 출력되는 데이터를 정렬한다.
도 16과 도 17에서, 피드백 제어 펄스(PULSE_F)와 제어 펄스(PULSE) 사이 간격이 제어 펄스 지연(PULSE delay)에 해당하고, 제어 펄스(PULSE)의 상승 에지로부터 2차 정렬기에 입력되는 1차 정렬기 출력 데이터(DATA_O1)의 상승 에지까지 간격이 데이터 지연(DATA delay)에 해당한다.
예를 들어, 2차 정렬기 어레이와 함께 배치되는 데이터 레지스터가 피드백 제어 펄스(PULSE_F)의 상승 에지를 이용하여 데이터를 래치 한다면, 도 16과 같이, 제어 펄스 지연(PULSE delay)이 데이터 지연(DATA delay)보다 작으면, 피드백 제어 펄스(PULSE_F)의 상승 에지에 1차 정렬기의 출력 데이터(DATA_O1)가 유효한 값을 유지하게 되어 문제가 없다.
하지만, 도 17과 같이, 제어 펄스 지연(PULSE delay)이 데이터 지연(DATA delay)보다 크면, 피드백 제어 펄스(PULSE_F)의 상승 에지에 1차 정렬기의 출력 데이터(DATA_O1)가 유효한 값을 유지하지 않게 되어 문제가 발생할 수 있다.
데이터 레지스터와 1차 정렬기 어레이 사이 거리는 1차 정렬기 어레이와 셀 어레이 유닛 사이 거리보다 훨씬 짧기 때문에, 도 17과 같은 문제가 발생할 가능성은 거의 없다. 따라서, 2차 정렬기는 불필요할 수도 있다. 하지만, 혹시나 도 17과 같은 문제가 발생할 때를 대비하여, 도 15와 같은 2차 정렬기를 마련할 수 있다.
도 18은 2차 정렬기로부터 거리에 따라 1차 정렬기로부터 출력되는 데이터가 2차 정렬기에 의해 처리되는 결과를 도시한 것이다.
2차 정렬기는, 반전 피드백 제어 펄스(/PULSE_F)가 로직 하이인 동안, 도 17에서 1차 정렬기의 출력 데이터(DATA_O1)를 그대로 출력 데이터(DATA_O2)로 출력하되, DATA_O1이 로직 로우에서 로직 하이로 바뀌더라도 이를 출력 데이터(DATA_O2)에 반영하지 않고 로직 로우를 출력 데이터(DATA_O2)로 계속 출력한다.
이후, 2차 정렬기는, 도 18과 같이, 반전 피드백 제어 펄스(/PULSE_F)가 로직 하이에서 로직 로우로 하강할 때, 로직 로우에서 로직 하이로 상승하는 출력 데이터(DATA_O2)를 출력한다.
따라서, 메모리 셀로부터의 거리에 상관 없이, 메모리 셀에서 독출되는 데이터가 반전 피드백 제어 펄스(/PULSE_F)의 하강 에지 또는 피드백 제어 펄스(PULSE_F)의 상승 에지에 정렬하게 된다.
이후, 데이터 레지스터는, 피드백 제어 펄스(PULSE_F)의 상승 에지에 정렬되는 2차 정렬기의 출력 데이터를 피드백 제어 펄스(PULSE_F)에 동기하여 래치 하여 저장함으로써, 메모리 셀의 위치에 따른 데이터 지연에 의해 발생하는 스큐 문제를 해결할 수 있다.
한편, 도 6의 데이터 파형과 달리, 데이터 비트 '0'을 로직 로우로 하고 데이터 비트 '1'을 하이 펄스 형태로 하고, 도 8의 1차 정렬기를 변형하여, 로직 로우를 그대로 통과시키고 하이 펄스의 하강 펄스를 제어 펄스 에지에 동기하여 지연시켜 출력하게 할 수도 있다.
또는, 데이터 비트 '0'과 '1' 중 하나를 제1 로직 레벨의 펄스 형태로 하고 나머지는 제2 로직 레벨의 직류 형태로 할 때, 변형된 1차 정렬기는 제2 로직 레벨을 그대로 통과시키고 펄스에서 제1 로직 레벨에서 제2 로직 레벨로 바뀌는 에지를 제어 펄스의 에지에 동기하여 지연시켜 출력하게 할 수도 있다.
이와 같이, 메모리 셀 유닛마다 데이터 레지스터를 배치하지 않고 복수 개의 메모리 셀 유닛에 대해 하나의 정렬기 어레이를 배치하여, 같은 사이즈의 메모리 셀 유닛들을 배치하면서도 메모리 장치의 사이즈를 줄일 수 있고, 또한 전력 소모를 줄일 수 있다.
또한, 정렬기 어레이가 담당하는 메모리 셀 유닛의 개수가 늘어나 액세스 하려는 메모리 셀의 위치에 따라 데이터 지연의 차이가 커지더라도, 정렬기를 통해 데이터를 읽을 메모리 셀의 위치와 상관 없이 데이터가 유효한 구간을 정렬할 수 있게 되어, 안정적으로 스큐를 관리할 수 있게 된다.
본 발명의 메모리 장치에 대한 다양한 실시예들을 간단하고 명료하게 설명하면 다음과 같다.
본 발명의 메모리 장치는, 메모리 셀들이 워드 라인들과 비트 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 메모리 셀 어레이에 포함된 메모리 셀 중에서 선택된 메모리 셀로부터 읽혀 직류 형태와 펄스 형태 중 하나로 변형된 데이터를 전달하도록 연쇄적으로 연결되는 복수 개의 병합기; 및 복수 개의 병합기 중 하나가 출력하는 제1 출력 데이터의 에지를 제어 펄스의 에지에 동기하여 지연시키는 정렬기를 포함하여 구성될 수 있다.
일 실시예에서, 병합기는 이전 병합기의 출력과 대응하는 센스 앰프의 출력을 병합하여 출력할 수 있다.
일 실시예에서, 데이터 비트 '0'과 데이터 비트 '1' 중 하나인 제1 데이터는 제1 로직의 직류 형태로, 다른 하나인 제2 데이터는 제1 로직에서 제2 로직을 거쳐 다시 제1 로직으로 바뀌는 펄스 형태로, 병합기에 입력될 수 있다.
일 실시예에서, 정렬기는, 제1 데이터가 입력될 때 제1 데이터를 그대로 통과시켜 제1 로직의 직류 형태의 제2 출력 데이터로 출력하고, 제2 로직에서 제1 로직으로 바뀌는 제1 에지가 입력될 때 제1 에지를 제어 펄스의 상승 에지 또는 하강 에지에 동기하여 지연시켜 제2 출력 데이터로 출력할 수 있다.
일 실시예에서, 정렬기는 제1 에지 지연기와 제2 에지 지연기가 직렬로 연결될 수 있다. 제1 에지 지연기는, 제1 출력 데이터와 제어 펄스를 입력으로 하고, 제어 펄스가 제1 로직인 동안 제1 출력 데이터에 발생하는 제1 에지를 지연시키고, 제어 펄스가 제1 로직에서 제2 로직으로 바뀔 때 제1 에지를 중간 데이터로 출력하고, 제2 에지 지연기는, 중간 데이터와 제어 펄스를 반전한 반전 제어 펄스를 입력으로 하고, 반전 제어 펄스가 제1 로직인 동안 중간 데이터에 발생하는 제1 에지를 지연시키고, 반전 제어 펄스가 제1 로직에서 제2 로직으로 바뀔 때 제1 에지를 제2 출력 데이터로 출력할 수 있다.
일 실시예에서, 제1 로직은 로직 하이이고 제2 로직은 로직 로우일 수 있다. 제1 에지 지연기는, 제1 출력 데이터와 제2 NAND 게이트의 출력을 입력으로 하는 제1 NAND 게이트, 제어 펄스와 제1 NAND 게이트의 출력을 입력으로 하는 제2 NAND 게이트 및 제1 NAND 게이트의 출력을 반전시켜 중간 데이터를 출력하는 제1 NOT 게이트를 포함하고, 제2 에지 지연기는, 중간 데이터와 제4 NAND 게이트의 출력을 입력으로 하는 제3 NAND 게이트, 반전 제어 펄스와 제3 NAND 게이트의 출력을 입력으로 하는 제4 NAND 게이트 및 제3 NAND 게이트의 출력을 반전시켜 제2 출력 데이터를 출력하는 제2 NOT 게이트를 포함할 수 있다.
일 실시예에서, 제2 NAND 게이트는 제1 에지 지연기의 동작을 인에이블 또는 디스에이블 시키기 위한 온오프 제어 신호를 입력으로 더 포함하고, 온오프 제어 신호는 요청된 메모리 셀의 주소가 정렬기로부터 상대적으로 멀 때 로직 로우로 입력될 수 있다.
일 실시예에서, 메모리 장치는, 메모리 셀 어레이 복수 개; 복수 개의 메모리 셀 중 어느 하나에 각각 연결되는 정렬기 복수 개 및 복수 개의 정렬기 각각에 대응하여 연결되는 제2 병합기 복수 개를 포함하여 구성되는 1차 정렬기 어레이 복수 개; 및 복수 개의 1차 정렬기 어레이 중 어느 하나에 포함된 복수 개의 제2 병합기 중 어느 하나에 연결되는 제2 정렬기 복수 개를 포함하는 제2 정렬기 어레이를 더 포함하여 구성될 수 있다.
일 실시예에서, 제2 정렬기는, 복수 개의 1차 정렬기 어레이에 포함된 복수 개의 정렬기로부터 피드백 되는 피드백 제어 펄스를 이용하여, 대응하는 제2 병합기가 출력하는 제2 출력 데이터의 에지를 지연시킬 수 있다.
일 실시예에서, 제2 정렬기는, 제2 출력 데이터와 피드백 제어 펄스를 입력으로 하고, 제1 데이터가 제2 출력 데이터로 입력될 때 제1 데이터를 그대로 통과시켜 제1 로직의 직류 형태의 제3 출력 데이터로 출력하고, 피드백 제어 펄스를 반전시킨 반전 피드백 제어 펄스가 제1 로직인 동안 제2 출력 데이터에 발생하는 제1 에지를 지연시키고, 반전 피드백 제어 펄스가 제1 로직에서 제2 로직으로 바뀔 때 제1 에지를 제3 출력 데이터로 출력할 수 있다.
일 실시예에서, 제2 정렬기는, 피드백 제어 펄스를 반전시켜 반전 피드백 제어 펄스를 출력하기 위한 제4 NOT 게이트, 제2 출력 데이터와 제6 NAND 게이트의 출력을 입력으로 하는 제5 NAND 게이트, 반전 피드백 제어 펄스와 제5 NADN 게이트의 출력을 입력으로 하는 제6 NAND 게이트 및 제5 NAND 게이트의 출력을 반전시키는 제5 NOT 게이트를 포함할 수 있다.
일 실시예에서, 제2 병합기는 이전 제2 병합기의 출력과 대응하는 정렬기의 출력을 입력으로 하는 제7 NAND 게이트 및 제7 NAND 게이트의 출력을 반전시키는 제6 NOT 게이트를 포함할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 1차 정렬기 20: 2차 정렬기
180: 제1 에지 지연기 190: 제2 에지 지연기

Claims (12)

  1. 메모리 셀들이 워드 라인들과 비트 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이;
    상기 메모리 셀 어레이에 포함된 메모리 셀 중에서 선택된 메모리 셀로부터 읽혀 직류 형태와 펄스 형태 중 하나로 변형된 데이터를 전달하도록 연쇄적으로 연결되는 복수 개의 병합기; 및
    상기 복수 개의 병합기 중 하나가 출력하는 제1 출력 데이터의 에지를 제어 펄스의 에지에 동기하여 지연시키는 정렬기를 포함하여 구성되는 메모리 장치.
  2. 제1 항에 있어서,
    상기 병합기는 이전 병합기의 출력과 대응하는 센스 앰프의 출력을 병합하여 출력하는 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    데이터 비트 '0'과 데이터 비트 '1' 중 하나인 제1 데이터는 제1 로직의 직류 형태로, 다른 하나인 제2 데이터는 제1 로직에서 제2 로직을 거쳐 다시 제1 로직으로 바뀌는 펄스 형태로, 상기 병합기에 입력되는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 정렬기는, 상기 제1 데이터가 입력될 때 상기 제1 데이터를 그대로 통과시켜 상기 제1 로직의 직류 형태의 제2 출력 데이터로 출력하고, 상기 제2 로직에서 상기 제1 로직으로 바뀌는 제1 에지가 입력될 때 상기 제1 에지를 상기 제어 펄스의 상승 에지 또는 하강 에지에 동기하여 지연시켜 상기 제2 출력 데이터로 출력하는 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서,
    상기 정렬기는 제1 에지 지연기와 제2 에지 지연기가 직렬로 연결되고,
    상기 제1 에지 지연기는, 상기 제1 출력 데이터와 상기 제어 펄스를 입력으로 하고, 상기 제어 펄스가 상기 제1 로직인 동안 상기 제1 출력 데이터에 발생하는 제1 에지를 지연시키고, 상기 제어 펄스가 상기 제1 로직에서 상기 제2 로직으로 바뀔 때 상기 제1 에지를 중간 데이터로 출력하고,
    상기 제2 에지 지연기는, 상기 중간 데이터와 상기 제어 펄스를 반전한 반전 제어 펄스를 입력으로 하고, 상기 반전 제어 펄스가 상기 제1 로직인 동안 상기 중간 데이터에 발생하는 상기 제1 에지를 지연시키고, 상기 반전 제어 펄스가 상기 제1 로직에서 상기 제2 로직으로 바뀔 때 상기 제1 에지를 상기 제2 출력 데이터로 출력하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 제1 로직은 로직 하이이고, 상기 제2 로직은 로직 로우이고,
    상기 제1 에지 지연기는, 상기 제1 출력 데이터와 제2 NAND 게이트의 출력을 입력으로 하는 제1 NAND 게이트, 상기 제어 펄스와 상기 제1 NAND 게이트의 출력을 입력으로 하는 상기 제2 NAND 게이트 및 상기 제1 NAND 게이트의 출력을 반전시켜 상기 중간 데이터를 출력하는 제1 NOT 게이트를 포함하고,
    상기 제2 에지 지연기는, 상기 중간 데이터와 제4 NAND 게이트의 출력을 입력으로 하는 제3 NAND 게이트, 상기 반전 제어 펄스와 상기 제3 NAND 게이트의 출력을 입력으로 하는 제4 NAND 게이트 및 상기 제3 NAND 게이트의 출력을 반전시켜 상기 제2 출력 데이터를 출력하는 제2 NOT 게이트를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 제2 NAND 게이트는 상기 제1 에지 지연기의 동작을 인에이블 또는 디스에이블 시키기 위한 온오프 제어 신호를 입력으로 더 포함하고,
    상기 온오프 제어 신호는 요청된 메모리 셀의 주소가 상기 정렬기로부터 상대적으로 멀 때 로직 로우로 입력되는 것을 특징으로 하는 메모리 장치.
  8. 제3 항에 있어서,
    상기 메모리 셀 어레이 복수 개;
    상기 복수 개의 메모리 셀 중 어느 하나에 각각 연결되는 정렬기 복수 개 및 상기 복수 개의 정렬기 각각에 대응하여 연결되는 제2 병합기 복수 개를 포함하여 구성되는 1차 정렬기 어레이 복수 개; 및
    상기 복수 개의 1차 정렬기 어레이 중 어느 하나에 포함된 복수 개의 제2 병합기 중 어느 하나에 연결되는 제2 정렬기 복수 개를 포함하는 제2 정렬기 어레이를 더 포함하여 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제8 항에 있어서,
    상기 제2 정렬기는, 상기 복수 개의 1차 정렬기 어레이에 포함된 복수 개의 정렬기로부터 피드백 되는 피드백 제어 펄스를 이용하여, 대응하는 제2 병합기가 출력하는 제2 출력 데이터의 에지를 지연시키는 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 제2 정렬기는, 상기 제2 출력 데이터와 상기 피드백 제어 펄스를 입력으로 하고, 상기 제1 데이터가 상기 제2 출력 데이터로 입력될 때 상기 제1 데이터를 그대로 통과시켜 상기 제1 로직의 직류 형태의 제3 출력 데이터로 출력하고, 상기 피드백 제어 펄스를 반전시킨 반전 피드백 제어 펄스가 상기 제1 로직인 동안 상기 제2 출력 데이터에 발생하는 상기 제1 에지를 지연시키고, 상기 반전 피드백 제어 펄스가 상기 제1 로직에서 상기 제2 로직으로 바뀔 때 상기 제1 에지를 상기 제3 출력 데이터로 출력하는 것을 특징으로 하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 제2 정렬기는, 상기 피드백 제어 펄스를 반전시켜 상기 반전 피드백 제어 펄스를 출력하기 위한 제4 NOT 게이트, 상기 제2 출력 데이터와 제6 NAND 게이트의 출력을 입력으로 하는 제5 NAND 게이트, 상기 반전 피드백 제어 펄스와 상기 제5 NADN 게이트의 출력을 입력으로 하는 제6 NAND 게이트 및 상기 제5 NAND 게이트의 출력을 반전시키는 제5 NOT 게이트를 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제8 항에 있어서,
    상기 제2 병합기는 이전 제2 병합기의 출력과 대응하는 정렬기의 출력을 입력으로 하는 제7 NAND 게이트 및 상기 제7 NAND 게이트의 출력을 반전시키는 제6 NOT 게이트를 포함하여 구성되는 것을 특징으로 하는 메모리 장치.
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