KR20210061745A - Semiconductor package and manufacturing method of the same - Google Patents

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Abstract

A semiconductor package is disclosed. According to the present invention, the semiconductor package comprises: a carrier substrate on which a semiconductor chip is mounted; and a pattern unit disposed on an upper surface of the carrier substrate and having a cavity. The pattern unit is formed before the semiconductor chip is mounted on the carrier substrate. Therefore, the semiconductor package can increase mounting precision of the semiconductor chip.

Description

반도체 패키지 및 반도체 패키지의 제조방법{Semiconductor package and manufacturing method of the same}Semiconductor package and manufacturing method of the same {Semiconductor package and manufacturing method of the same}

본 발명은, 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것에 관한 것으로서, 반도체 칩의 실장 정밀도를 높일 수 있는 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor package and a method of manufacturing a semiconductor package, and to a semiconductor package and a method of manufacturing a semiconductor package capable of increasing the mounting precision of a semiconductor chip.

통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.In general, the semiconductor industry is required to be more lightweight, compact, multifunctional, and high-performance at an inexpensive price. One of the important technologies required to meet these needs is an integrated circuit packaging technology.

집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.Integrated circuit packaging is designed to protect semiconductor chips such as single devices and integrated circuits formed by stacking various electronic circuits and wirings from various external environments such as dust, moisture, electrical, and mechanical loads, and to optimize and maximize the electrical performance of semiconductor chips. Refers to a product formed by forming a signal input/output terminal to a main board using a lead frame or a printed circuit board, and molding using an encapsulant.

한편, 최근의 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 및 WLCSP(Wafer Level Chip Scale Package) 등과 같은 방식을 사용하는 추세이다.On the other hand, as products on which the integrated circuit package is mounted are light, thin, and short, and many functions are required, the integrated circuit package technology is SIP (System in Package), POP (Package On), which mounts a plurality of semiconductor chips in the integrated circuit package. Package) and WLCSP (Wafer Level Chip Scale Package) are being used.

여기서, WLCSP(Wafer Level Chip Scale Package)는 공정 단순화를 통한 비용 절감효과를 가져와 SIP(System in Package), POP(Package on Package)를 보다 더 효과적으로 구조화하기 위한 기술이다. 이러한 WLCSP에서 솔더볼이 반도체 칩에 바로 붙어 있는 구조를 팬 인(Fan-in) 구조라 하고, 일부 솔더볼이 반도체 칩 외곽에 있는 기판(substrate)에 부착된 경우를 팬 아웃(Fan-out) 구조라 한다.Here, WLCSP (Wafer Level Chip Scale Package) is a technology for more effectively structuring SIP (System in Package) and POP (Package on Package) by bringing cost reduction effect through process simplification. In such a WLCSP, a structure in which solder balls are directly attached to a semiconductor chip is called a fan-in structure, and a case in which some solder balls are attached to a substrate outside the semiconductor chip is called a fan-out structure.

한편 종래기술의 반도체 패키지의 제조방법은, 먼저 반도체 칩을 기판에 실장 후 절연막을 기판 상에 도포하여 반도체 칩을 절연막으로 밀봉하는 방식을 사용한다.Meanwhile, in the conventional method of manufacturing a semiconductor package, a semiconductor chip is first mounted on a substrate, and then an insulating film is applied on the substrate to seal the semiconductor chip with an insulating film.

그런데, 페이스 업(face-up) 또는 페이스 다운(face-down) 방식으로 수행되는 종래기술에 따른 반도체 패키지의 제조방법에서 기판 상에 도포된 절연막의 평탄도(Passivation Flatness)가 일정하지 않고 반도체 칩의 측벽 부위에 공극(void)이 발생되어 실장 정밀도가 떨어지는 문제점이 있다.However, in the method of manufacturing a semiconductor package according to the prior art performed in a face-up or face-down method, the passivation flatness of the insulating film applied on the substrate is not constant and the semiconductor chip There is a problem in that the mounting precision is deteriorated due to the generation of voids in the sidewall of the.

또한, 상술한 바와 같이 절연막의 평탄도(Passivation Flatness)의 불균형으로 일정하지 않아 재배선층에 굴곡 또는 단선이 발생되는 문제점이 있다.In addition, as described above, there is a problem in that the redistribution layer is bent or disconnected because it is not constant due to an imbalance in the passivation flatness of the insulating layer.

대한민국 공개특허공보 제10-2014-0045461호, (2014.04.16.)Korean Patent Application Publication No. 10-2014-0045461, (2014.04.16.)

본 발명이 해결하고자 하는 과제는, 반도체 칩의 실장 정밀도를 높일 수 있는 반도체 패키지 및 반도체 패키지의 제조방법을 제공하는 것이다.An object to be solved by the present invention is to provide a semiconductor package and a method of manufacturing a semiconductor package capable of increasing the mounting precision of a semiconductor chip.

본 발명의 일 측면에 따르면, 반도체 칩이 실장되는 캐리어 기판; 및 상기 캐리어 기판의 상면에 배치되며, 캐비티(cavity)를 구비하는 패턴부를 포함하며, 상기 패턴부는 상기 반도체 칩이 상기 캐리어 기판에 실장되기 전에 형성되는 것을 특징으로 하는 반도체 패키지가 제공될 수 있다.According to an aspect of the present invention, there is provided a carrier substrate on which a semiconductor chip is mounted; And a pattern portion disposed on an upper surface of the carrier substrate and having a cavity, wherein the pattern portion is formed before the semiconductor chip is mounted on the carrier substrate.

상기 패턴부는, 상기 캐리어 기판에 지지되며 상호 이격되어 배치되어 상기 캐비티를 형성하는 댐부를 포함할 수 있다.The pattern part may include a dam part supported on the carrier substrate and disposed to be spaced apart from each other to form the cavity.

상기 캐비티는, 상기 반도체 칩이 배치되는 칩용 캐비티; 및 상기 칩용 캐비티와 연통되며 포스트형 전극이 배치되는 전극용 캐비티를 포함할 수 있다.The cavity may include a chip cavity in which the semiconductor chip is disposed; And an electrode cavity in communication with the chip cavity and in which a post-type electrode is disposed.

상기 패턴부는 상기 댐부에 이격되어 배치되는 얼라인용 피두셜 마크(fiducial mark)를 더 포함할 수 있다.The pattern portion may further include a fiducial mark for alignment disposed to be spaced apart from the dam portion.

상기 전극용 캐비티에 배치되는 포스트형 전극; 및 상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 더 포함할 수 있다.A post-type electrode disposed in the electrode cavity; And a support layer shielding the pattern portion and the semiconductor chip and having an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip.

상기 지지층에 지지되며, 상기 포스트형 전극과 상기 반도체 칩에 전기적으로 접속되는 재배선층(RDL, Redistribution layer)을 더 포함할 수 있다.A redistribution layer (RDL) supported by the support layer and electrically connected to the post-type electrode and the semiconductor chip may be further included.

본 발명의 다른 측면에 따르면, 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계; 및 상기 캐비티에 반도체를 실장하는 칩 실장단계를 포함하는 반도체 패키지 제조방법이 제공될 수 있다.According to another aspect of the present invention, a pattern forming step of forming a pattern portion having a cavity on an upper surface of a carrier substrate; And a chip mounting step of mounting a semiconductor in the cavity.

상기 패턴 형성단계는, 상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계; 상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및 상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함할 수 있다.The pattern forming step may include a first insulating film coating step of applying a first insulating film to an upper surface of the carrier substrate; An exposure step for a first insulating layer in which a portion of the first insulating layer is exposed to light to form the cavity; And a developing step for a first insulating layer of developing the first insulating layer so that the cavity is formed.

상기 패턴 형성단계는, 상기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 더 포함할 수 있다.The pattern forming step may further include a curing step for a first insulating film of curing the first insulating film after the developing step for the first insulating film.

상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계를 더 포함하며, 상기 전극 형성단계는, 상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계; 상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계; 상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계; 상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및 상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함할 수 있다.Further comprising an electrode forming step of forming a post-type electrode disposed in the cavity, wherein the electrode forming step includes: a photoresist coating step of applying a photoresist shielding the pattern portion to an upper surface of the carrier substrate; A photoresist exposure step of exposing a portion of the photoresist to light to form the cavity; A photoresist developing step of developing the photoresist so that the cavity is formed; A plating step of forming the post-type electrode disposed in the cavity by plating; And a photoresist removing step of removing the photoresist.

상기 전극 형성단계는, 상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함할 수 있다.The electrode forming step may further include a seed etching step of etching the exposed surface of the post-type electrode.

상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계를 더 포함할 수 있다.A support layer forming step of forming a support layer including an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip while shielding the pattern portion and the semiconductor chip may be further included.

상기 지지층 형성단계는, 상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계; 상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및 상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함할 수 있다.The step of forming the support layer may include a second insulating film coating step of applying a second insulating film to the upper surface of the pattern part; An exposure step for a second insulating layer of exposing a portion of the second insulating layer to light to form the exposed hole; And a developing step for a second insulating film of developing the second insulating film so that the exposed hole is formed.

상기 지지층 형성단계는, 상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 더 포함할 수 있다.The step of forming the support layer may further include a step of curing the second insulating film after the step of developing the second insulating film.

상기 지지층에 지지되며, 상기 포스트형 전극과 상기 반도체 칩에 전기적으로 접속되는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계를 더 포함할 수 있다.A redistribution layer (RDL) supported by the support layer and electrically connected to the post-type electrode and the semiconductor chip may be further included.

본 발명의 실시예들은, 반도체 칩이 실장되는 캐리어 기판의 상면에 배치되고 다수개의 캐비티(cavity)를 포함하며 반도체 칩이 캐리어 기판에 실장되기 전에 형성되는 패턴부를 구비함으로써, 반도체 칩의 실장 정밀도를 높일 수 있다.Embodiments of the present invention are provided with a pattern portion disposed on the upper surface of the carrier substrate on which the semiconductor chip is mounted, including a plurality of cavities, and formed before the semiconductor chip is mounted on the carrier substrate, thereby improving the mounting precision of the semiconductor chip. You can increase it.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 개략적인 구조도이다.
도 2는 도 1의 패턴부가 도시된 평면도이다.
도 3은 도 1의 반도체 패키지의 제조방법이 도시된 도면이다.
도 4는 도 3의 패턴 형성단계가 순차적으로 도시된 공정순서도이다.
도 5는 도 3의 전극 형성단계가 순차적으로 도시된 공정순서도이다.
도 6은 도 3의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이다.
도 7는 패턴부의 여러 형상이 도시된 도면이다.
도 8은 서로 다른 높이를 가지는 댐부가 도시된 도면이다.
도 9는 본 발명의 제2 실시예에 따른 반도체 패키지의 패턴부가 도시된 도면이다.1 is a schematic structural diagram of a semiconductor package according to a first embodiment of the present invention.
2 is a plan view illustrating a pattern portion of FIG. 1.
3 is a diagram illustrating a method of manufacturing the semiconductor package of FIG. 1.
FIG. 4 is a process flow chart sequentially illustrating the steps of forming a pattern of FIG. 3.
5 is a process flow chart sequentially showing the electrode formation step of FIG. 3.
6 is a flowchart illustrating a step of forming a support layer and a step of forming a redistribution of FIG. 3 sequentially.
7 is a diagram illustrating various shapes of a pattern portion.
8 is a view showing dam portions having different heights.
9 is a diagram illustrating a pattern part of a semiconductor package according to a second embodiment of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the implementation of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 다만, 본 발명을 설명함에 있어서 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings. However, in describing the present invention, a description of a function or configuration that is already known will be omitted in order to clarify the gist of the present invention.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지의 개략적인 구조도이고, 도 2는 도 1의 패턴부가 도시된 평면도이며, 도 3은 도 1의 반도체 패키지의 제조방법이 도시된 도면이고, 도 4는 도 3의 패턴 형성단계가 순차적으로 도시된 공정순서도이며, 도 5는 도 3의 전극 형성단계가 순차적으로 도시된 공정순서도이고, 도 6은 도 3의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이고, 도 7는 패턴부의 여러 형상이 도시된 도면이며, 도 8은 서로 다른 높이를 가지는 댐부가 도시된 도면이다.1 is a schematic structural diagram of a semiconductor package according to a first embodiment of the present invention, FIG. 2 is a plan view illustrating a pattern portion of FIG. 1, and FIG. 3 is a diagram illustrating a method of manufacturing the semiconductor package of FIG. 1, FIG. 4 is a process flow chart sequentially showing the pattern formation steps of FIG. 3, FIG. 5 is a process flow chart sequentially showing the electrode formation steps of FIG. 3, and FIG. 6 is a support layer formation step and a redistribution formation step of FIG. Is a process flow chart sequentially shown, FIG. 7 is a view showing various shapes of the pattern portion, and FIG. 8 is a view showing dam portions having different heights.

본 실시예에 따른 반도체 패키지는, 도 1 내지 도 7에 도시된 바와 같이, 반도체 칩(120)이 실장되는 캐리어 기판(110)과, 캐리어 기판(110)의 상면에 배치되며 캐비티(cavity, C)를 구비하는 패턴부(130)와, 캐비티(C)에 배치되는 포스트형 전극(140)과, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)과, 지지층(150)에 지지되며 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속되는 재배선층(RDL, Redistribution layer, 160)과, 재배선층(160)에 부착되는 외부용 단자(170)를 포함한다. The semiconductor package according to the present embodiment, as shown in FIGS. 1 to 7, is disposed on the carrier substrate 110 on which the semiconductor chip 120 is mounted, and on the upper surface of the carrier substrate 110 and has a cavity (C). ), the post-type electrode 140 disposed in the cavity C, and the pattern part 130 and the semiconductor chip 120 are shielded, but the post-type electrode 140 and the semiconductor chip ( A support layer 150 having an exposed hole 151 exposing at least a portion of the 120, and a redistribution layer RDL supported by the support layer 150 and electrically connected to the post-type electrode 140 and the semiconductor chip 120 , Redistribution layer, 160, and an external terminal 170 attached to the redistribution layer 160.

캐리어 기판(110)에는 반도체 칩(120)이 실장된다. 본 실시예에서 반도체 칩(120)은 캐리어 기판(110) 상에 패턴부(130)가 형성된 후에 실장된다. 이러한 캐리어 기판(110)은 실리콘, 유리 또는 금속 재질로 마련된다. A semiconductor chip 120 is mounted on the carrier substrate 110. In this embodiment, the semiconductor chip 120 is mounted after the pattern portion 130 is formed on the carrier substrate 110. The carrier substrate 110 is made of silicon, glass, or metal.

패턴부(130)는 캐리어 기판(110)의 상면에 배치된다. 이러한 패턴부(130)는, 도 1 내지 도 8에 자세히 도시된 바와 같이, 캐리어 기판(110)에 지지되며 상호 이격되어 배치되어 캐비티(C)를 형성하는 다수개의 댐부(131)와, 댐부(131)에 대해 이격되어 배치되는 얼라인용 피두셜 마크(fiducial mark, FM)를 포함한다. The pattern part 130 is disposed on the upper surface of the carrier substrate 110. As shown in detail in FIGS. 1 to 8, the pattern part 130 includes a plurality of dam parts 131 supported by the carrier substrate 110 and spaced apart from each other to form a cavity C, and a dam part ( 131) and a fiducial mark (FM) for alignment that is arranged to be spaced apart from each other.

이러한 다수개의 이러한 댐부(131)들은 도 2에 도시된 바와 같이 규칙적인 사각 형상으로 마련되는데, 이에 본 발명의 권리범위가 한정되는 것은 아니며 도 7에 도시된 바와 같이 댐부(131)은 불규칙적인 다양한 형상 및 다양한 크기로 형성될 수 있다. 또한, 본 실시예의 다수개의 이러한 댐부(131)들은 도 8에 도시된 바와 같이 서로 다른 높이를 가지는 형상으로 마련될 수 있다.Such a plurality of such dams 131 are provided in a regular rectangular shape as shown in FIG. 2, and thus the scope of the present invention is not limited, and as shown in FIG. 7, the dams 131 are irregular and various It can be formed in shapes and various sizes. In addition, a plurality of such dam portions 131 of the present embodiment may be provided in shapes having different heights as shown in FIG. 8.

이러한 댐부(131)들 사이에는 캐비티(C)가 배치된다. 본 실시예에서 캐비티(C)는 그루브(groove)와 같은 형상으로 댐부(131)의 상면에 대해 함몰된 형상으로 마련된다. 이러한 캐비티(C)는, 도 2 및 도 7에 자세히 도시된 바와 같이, 반도체 칩(120)이 배치되는 칩용 캐비티(C1)과, 칩용 캐비티(C1)와 연통되며 포스트형 전극(140)이 배치되는 전극용 캐비티(C2)를 포함한다.A cavity C is disposed between the dam portions 131. In this embodiment, the cavity C has a shape such as a groove and is provided in a shape that is recessed with respect to the upper surface of the dam part 131. This cavity (C), as shown in detail in Figs. 2 and 7, the chip cavity (C1) in which the semiconductor chip 120 is disposed, and the chip cavity (C1) is in communication with the post-type electrode (140) is disposed It includes an electrode cavity (C2).

칩용 캐비티(C1)와 전극용 캐비티(C2)가 상호 연통되는 것과 같이 본 실시예의 캐비티(C)는 서로 연통되어 수로와 같은 역할을 한다. 따라서, 후술할 지지층 형성단계(S140)에서 지지층(150)을 생성하는 후술할 제2 절연막(P2)이 수로와 같은 캐비티(C2)를 따라 원활하게 유동될 수 있다. 이렇게 제2 절연막(P2)이 캐비티(C)를 따라 원활하게 유동됨으로써, 지지층 형성단계(S140)에서 칩용 캐비티(C1)에 배치된 반도체 칩(120)은 제2 절연막(P2)에 충분히 잠길 수 있고, 이에 따라 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다.As the chip cavity C1 and the electrode cavity C2 communicate with each other, the cavity C of the present embodiment communicates with each other to function like a channel. Accordingly, the second insulating layer P2, which will be described later, which creates the support layer 150 in the support layer forming step S140, which will be described later, may flow smoothly along the cavity C2 such as a water channel. As the second insulating layer P2 flows smoothly along the cavity C, the semiconductor chip 120 disposed in the chip cavity C1 in the support layer forming step S140 can be sufficiently immersed in the second insulating layer P2. Accordingly, generation of voids in the sidewall portion of the semiconductor chip 120 is prevented.

또한, 지지층 형성단계(S140)에서 제2 절연막(P2)이 캐비티(C2)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막이 균일한 평탄도(flatness)를 가질 수 있다. 여기서 제2 절연막(P2)의 유막은 제2 절연막(P2)이 경화된 후에는 지지층(150)의 상단부를 형성함으로써, 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다. In addition, since the second insulating layer P2 flows smoothly along the cavity C2 in the support layer forming step S140, the oil layer of the second insulating layer P2 may have a uniform flatness. Here, the oil film of the second insulating layer P2 forms an upper end of the support layer 150 after the second insulating layer P2 is cured, so that the upper end of the support layer 150 may have a uniform flatness.

피두셜 마크(FM)는 캐리어 기판(110)에 반도체 칩(120)을 실장 시 반도체 칩(120)과 캐리어 기판(110)의 얼라인에 사용된다. 피두셜 마크(FM)를 인식하는 감지센서(미도시)가 피두셜 마크(FM)를 인식하여 캐리어 기판(110)의 위치를 인식한 후 반도체 칩(120)을 실장하는 기구(미도시)가 반도체 칩(120) 또는 캐리어 기판(110)을 이동시켜 반도체 칩(120)과 캐리어 기판(110)을 얼라인한다. The fiducial mark FM is used to align the semiconductor chip 120 and the carrier substrate 110 when the semiconductor chip 120 is mounted on the carrier substrate 110. A sensor (not shown) that recognizes the fiducial mark (FM) recognizes the fiducial mark (FM) and recognizes the position of the carrier substrate 110, and then a mechanism (not shown) for mounting the semiconductor chip 120 The semiconductor chip 120 or the carrier substrate 110 is moved to align the semiconductor chip 120 and the carrier substrate 110.

또한, 상술한 패턴부(130)는, 지지층(150)이 형성되기 전에 미리 형성되어 지지층(150)을 하부에서 지지함으로써, 지지층(150)을 안정적으로 지지하여 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다. In addition, the above-described pattern part 130 is formed in advance before the support layer 150 is formed, and supports the support layer 150 from below, thereby stably supporting the support layer 150 to achieve the flatness of the support layer 150. ) To be uniform. The support layer 150 of the present embodiment having such a uniform flatness prevents bending or disconnection from occurring in the redistribution layer 160 disposed above the support layer 150.

포스트형 전극(140)은 칩용 캐비티(C1)에 배치된다. 본 실시예에서 포스트형 전극(140)은 도전성 재질로 마련된다. The post-type electrode 140 is disposed in the chip cavity C1. In this embodiment, the post-type electrode 140 is made of a conductive material.

지지층(150)은 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비한다. The support layer 150 shields the pattern portion 130 and the semiconductor chip 120 and includes an exposed hole 151 for exposing at least a portion of the post-type electrode 140 and the semiconductor chip 120.

재배선층(160)은 지지층(150)에 지지된다. 이러한 재배선층(160)은 재배선 패턴(162)이 형성된 재배선 기판(161)을 포함한다. 본 실시예의 재배선 패턴(162)은 노출공(151)을 관통하여 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속된다. The redistribution layer 160 is supported on the support layer 150. The redistribution layer 160 includes a redistribution substrate 161 on which the redistribution pattern 162 is formed. The redistribution pattern 162 of this embodiment is electrically connected to the post-type electrode 140 and the semiconductor chip 120 through the exposed hole 151.

외부용 단자(170)는 재배선층(160)에 부착된다. 이러한 외부용 단자(170)는 재배선 패턴(162)에 전기적으로 접속된다. 본 실시예에서 외부용 단자(170)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)가 사용될 수 있다. 이러한 외부용 단자(170)는 도전성 재질로 마련된다.The external terminal 170 is attached to the redistribution layer 160. The external terminal 170 is electrically connected to the redistribution pattern 162. In this embodiment, a solder ball or a solder bump may be used for the external terminal 170. The external terminal 170 is made of a conductive material.

한편, 본 실시예의 반도체 패키지는 캐리어 기판(110)이 제거(연마)된 후 다른 반도체 패키지에 적층되어 POP(Package on Package) 패키지로 구성될 수도 있다.Meanwhile, the semiconductor package of the present embodiment may be configured as a POP (Package on Package) package by stacking on another semiconductor package after the carrier substrate 110 is removed (polished).

이하에서 본 실시예에 따른 반도체 패키지의 제조방법을 도 3 내지 도 6을 참고하여 설명한다. Hereinafter, a method of manufacturing a semiconductor package according to the present embodiment will be described with reference to FIGS. 3 to 6.

본 실시예에 따른 반도체 패키지의 제조방법은, 도 3 내지 도 6에 도시된 바와 같이, 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)를 형성하는 패턴 형성단계(S110)와, 캐비티(C)에 배치되는 포스트형 전극(140)을 형성하는 전극 형성단계(S120)와, 캐비티(C)에 반도체를 실장하는 칩 실장단계(S130)와, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)을 형성하는 지지층 형성단계(S140)와, 지지층(150)에 지지되며 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속되는 재배선층(160)을 형성하는 재배선 형성단계(S150)와, 재배선층(160)에 부착되는 외부용 단자(170)를 형성하는 단자 부착단계(S160)를 포함한다.In the method of manufacturing a semiconductor package according to the present embodiment, as shown in FIGS. 3 to 6, a pattern forming step of forming a pattern portion 130 having a cavity C on the upper surface of the carrier substrate 110 ( S110), an electrode forming step (S120) of forming the post-type electrode 140 disposed in the cavity (C), a chip mounting step (S130) of mounting a semiconductor in the cavity (C), and the pattern portion 130 And a support layer forming step (S140) of forming a support layer 150 including an exposed hole 151 for shielding the semiconductor chip 120 and exposing at least a portion of the post-type electrode 140 and the semiconductor chip 120; A redistribution forming step (S150) of forming a redistribution layer 160 supported by the support layer 150 and electrically connected to the post-type electrode 140 and the semiconductor chip 120 (S150), and an external layer attached to the redistribution layer 160 It includes a terminal attaching step (S160) of forming the terminal 170 for.

패턴 형성단계(S110)에서는 캐리어 기판(110)의 상면에 다수개의 캐비티(C)를 구비하는 패턴부(130)가 형성된다. 이러한 패턴 형성단계(S110)는, 도 4에 자세히 도시된 바와 같이, 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)의 상면에 제1 절연막(P1)을 도포하는 제1 절연막용 도포단계(도 4(a))와, 캐비티(C)를 형성하기 위해 제1 절연막(P1)의 일부분을 빛에 노출시키는 제1 절연막용 노광단계(미도시)와, 캐비티(C)가 형성되도록 제1 절연막(P1)을 현상(developing)하는 제1 절연막용 현상단계(도 4(b))와, 제1 절연막용 현상단계 후 제1 절연막(P1)을 경화(curing)하는 제1 절연막용 경화단계(미도시)를 포함한다. In the pattern forming step (S110), the pattern portion 130 having a plurality of cavities C is formed on the upper surface of the carrier substrate 110. In this pattern formation step (S110), as shown in detail in FIG. 4, a cleaning step (not shown) of cleaning the carrier substrate 110 and a first insulating film P1 are applied to the upper surface of the carrier substrate 110 The first insulating film application step (Fig. 4(a)) and the first insulating film exposure step (not shown) exposing a part of the first insulating film P1 to light to form the cavity C, and the cavity The first insulating film developing step (Fig. 4(b)) of developing the first insulating film P1 so that (C) is formed, and the first insulating film P1 after the developing step for the first insulating film is cured. ) And a curing step (not shown) for the first insulating film.

제1 절연막용 도포단계(도 4(a))에서는 제1 절연막(P1)이 캐리어 기판(110)의 상면에 도포된다. In the applying step for the first insulating film (FIG. 4(a)), the first insulating film P1 is applied on the upper surface of the carrier substrate 110.

제1 절연막용 노광단계에서는 칩용 캐비티(C1)과 전극용 캐비티(C2)를 형성하기 위해 제1 절연막(P1)의 일부분이 빛(지외선)에 노출된다. 즉, 칩용 캐비티(C1)과 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제1 절연막(P1)을 노출시킨다. In the exposure step for the first insulating layer, a portion of the first insulating layer P1 is exposed to light (ultraviolet rays) to form the chip cavity C1 and the electrode cavity C2. That is, light (ultraviolet rays) is irradiated with a mask (not shown) provided with a cutout hole (not shown) formed in the shape of the chip cavity C1 and the electrode cavity C2, and the light passing through the cutout hole (not shown) ( The first insulating film P1 applied to (ultraviolet rays) is exposed.

제1 절연막용 현상단계(도 4(b))에서는 빛(자외선)에 노출된 부분이 제거된다. In the developing step for the first insulating film (FIG. 4(b)), a portion exposed to light (ultraviolet rays) is removed.

제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)이 경화(curing)된다. 이러한 제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)을 고온으로 열처리하여 경화(curing)시킨다. 이러한 제1 절연막용 경화단계를 거쳐 댐부(131)와 피두셜 마크(FM)가 완성된다.In the curing step for the first insulating film, the first insulating film P1 remaining after the development step for the first insulating film is cured. In the curing step for the first insulating film, the first insulating film P1 remaining developed after the developing step for the first insulating film is heat treated at a high temperature to be cured. The dam part 131 and the fiducial mark FM are completed through the curing step for the first insulating film.

전극 형성단계(S120)에서는 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)이 형성된다. 이러한 전극 형성단계(S120)는, 도 5에 자세히 도시된 바와 같이, 패턴부(130)와 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)에 금속을 증착하는 스퍼터링 단계(미도시)와, 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)를 도포하는 포토레지스트 도포단계(도 5(a))와, 캐비티(C)를 형성하기 위해 포토레지스트(PR)의 일부분을 빛에 노출시키는 포토레지스트 노광단계(미도시)와, 캐비티(C)가 형성되도록 포토레지스트(PR)를 현상(developing)하는 포토레지스트 현상단계(도 5(b))와, 캐비티(C)에 배치되는 포스트형 전극(140)을 도금(plating)을 이용하여 형성하는 도금단계(도 5(c))와, 포토레지스트(PR)를 제거하는 포토레지스트 제거단계(도 5(d))와, 포스트형 전극(140)의 노출된 표면을 에칭하는 씨드(seed) 에칭단계(미도시)를 포함한다. In the electrode forming step S120, the post-type electrode 140 disposed in the electrode cavity C2 is formed. This electrode formation step (S120), as shown in detail in Figure 5, a cleaning step (not shown) of cleaning the pattern portion 130 and the carrier substrate 110, and depositing a metal on the carrier substrate 110 A sputtering step (not shown) and a photoresist applying step (Fig. 5(a)) of applying a photoresist (PR) shielding the pattern part 130 on the upper surface of the carrier substrate 110, and a cavity (C). A photoresist exposure step (not shown) in which a part of the photoresist PR is exposed to light to form, and a photoresist development step of developing the photoresist PR so that a cavity C is formed (FIG. 5 (b)) and a plating step of forming the post-type electrode 140 disposed in the cavity (C) by using plating (FIG. 5(c)), and a photoresist to remove the photoresist (PR). A removal step (FIG. 5(d)) and a seed etching step (not shown) of etching the exposed surface of the post-type electrode 140 are included.

포토레지스트 도포단계에서는 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)가 도포된다. In the photoresist application step, a photoresist PR that shields the pattern portion 130 is applied on the upper surface of the carrier substrate 110.

포토레지스트 노광단계에서는 전극용 캐비티(C2)를 형성하기 위해 포토레지스트(PR)의 일부분이 빛에 노출된다. 즉, 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 포토레지스트(PR)를 노출시킨다. In the photoresist exposure step, a part of the photoresist PR is exposed to light to form the electrode cavity C2. That is, a photo applied to light (ultraviolet rays) passing through the incision (not shown) by irradiating light (ultraviolet rays) with a mask (not shown) provided with a cutout hole (not shown) formed in the shape of the electrode cavity (C2) The resist PR is exposed.

포토레지스트 현상단계에서는 빛(자외선)에 노출된 부분이 제거된다. In the photoresist development step, portions exposed to light (ultraviolet rays) are removed.

도금단계(도 5(c))에서는 캐비티(C)에 배치되는 포스트형 전극(140)이 도금(plating)에 의해 형성된다.In the plating step (FIG. 5(c)), the post-type electrode 140 disposed in the cavity C is formed by plating.

포토레지스트 제거단계(도 5(d))에서는 남은 포토레지스트(PR)가 모두 제거된다. 본 실시예에 따른 포토레지스트 제거단계(도 5(d))에서는 플라즈마를 이용하여 제거하는 건식방식 또는 유기용매를 이용하여 제거하는 습식 방식이 사용될 수 있다. In the photoresist removing step (FIG. 5D), all remaining photoresist PR is removed. In the photoresist removing step (FIG. 5(d)) according to the present embodiment, a dry method of removing using plasma or a wet method of removing using an organic solvent may be used.

씨드(seed) 에칭단계는 포스트형 전극(140)의 노출된 표면이 에칭된다. 이러한 씨드(seed) 에칭단계에서는 포스트형 전극(140)의 노출된 표면이 에칭되어 포스트형 전극(140)의 노출된 표면에 묻은 이물질이 제거된다. In the seed etching step, the exposed surface of the post-type electrode 140 is etched. In this seed etching step, the exposed surface of the post-type electrode 140 is etched to remove foreign substances from the exposed surface of the post-type electrode 140.

칩 실장단계(S130)에서는 도 5(e)에 도시된 바와 같이 칩용 캐비티(C1)에 반도체가 실장된다. In the chip mounting step S130, a semiconductor is mounted in the chip cavity C1 as shown in FIG. 5(e).

지지층 형성단계(S140)에서는 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)이 형성된다. In the support layer forming step (S140), the support layer 150 including the post-type electrode 140 and the exposed hole 151 for exposing at least a portion of the semiconductor chip 120 while shielding the pattern portion 130 and the semiconductor chip 120 ) Is formed.

지지층 형성단계(S140)는, 도 6에 자세히 도시된 바와 같이, 패턴부(130)의 상면에 제2 절연막(P2)을 도포하는 제2 절연막용 도포단계(도 6(a))와, 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분을 빛에 노출시키는 제2 절연막용 노광단계(미도시)와, 노출공(151)이 형성되도록 제2 절연막(P2)을 현상(developing)하는 제2 절연막용 현상단계(도 6(b))와, 제2 절연막용 현상단계 후 제2 절연막(P2)을 경화(curing)하는 제2 절연막용 경화단계(미도시)를 포함한다. Support layer forming step (S140), as shown in detail in Figure 6, the second insulating film coating step (Fig. 6 (a)) of applying a second insulating film (P2) on the upper surface of the pattern portion 130, and exposure An exposure step for a second insulating film (not shown) in which a portion of the second insulating film P2 is exposed to light to form the hole 151, and the second insulating film P2 is developed so that the exposed hole 151 is formed ( developing) a second insulating film developing step (Fig. 6(b)), and a second insulating film hardening step (not shown) of curing the second insulating film P2 after the second insulating film developing step. .

제2 절연막용 도포단계(도 6(a))에서는 제2 절연막(P2)이 패턴부(130)의 상면에 도포된다. 이러한 제2 절연막용 도포단계(도 6(a))에서 상술한 바와 같이 액체 상태의 제2 절연막(P2)이 칩 배치용 댐부(131)에 의해 칩용 캐비티(C1)에 수용됨으로써, 반도체 칩(120)이 제2 절연막(P2)에 충분히 잠겨 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다. In the application step for the second insulating film (FIG. 6(a)), the second insulating film P2 is applied on the upper surface of the pattern part 130. As described above in the application step for the second insulating film (FIG. 6(a)), the liquid second insulating film P2 is accommodated in the chip cavity C1 by the chip placement dam part 131, so that the semiconductor chip ( 120 is sufficiently locked in the second insulating layer P2 to prevent a void from being generated in the sidewall portion of the semiconductor chip 120.

제2 절연막용 도포단계(도 6(a))에서 도포된 제2 절연막(P2)은 수로와 같은 기능을 하는 캐비티(C2)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막은 균일한 평탄도(flatness)를 가질 수 있다. 제2 절연막용 경화단계(미도시)에 의해 경화된 제2 절연막(P2)의 유막은 지지층(150)의 상단부에 해당됨으로써, 결과적으로 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다.The second insulating film P2 applied in the application step for the second insulating film (Fig. 6(a)) flows smoothly along the cavity C2, which functions like a water channel, so that the oil film of the second insulating film P2 is uniform. It can have a flatness. The oil film of the second insulating film P2 cured by the curing step (not shown) for the second insulating film corresponds to the upper end of the support layer 150, and as a result, the upper end of the support layer 150 achieves uniform flatness. I can have it.

제2 절연막용 노광단계에서는 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분이 빛(지외선)에 노출된다. In the exposure step for the second insulating layer, a portion of the second insulating layer P2 is exposed to light (ultraviolet rays) to form the exposed hole 151.

즉, 노출공(151)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제2 절연막(P2)을 노출시킨다. That is, the second applied to light (ultraviolet rays) passing through the incision (not shown) by irradiating light (ultraviolet rays) with a mask (not shown) provided with a cutout hole (not shown) formed in the shape of the exposed hole 151 The insulating film P2 is exposed.

제2 절연막용 현상단계(도 6(b))에서는 빛(자외선)에 노출된 부분이 제거된다. In the developing step for the second insulating film (FIG. 6(b)), a portion exposed to light (ultraviolet rays) is removed.

제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)이 경화(curing)된다. 이러한 제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)을 고온으로 열처리하여 경화(curing)시킨다. In the curing step for the second insulating film, the second insulating film P2 remaining after the developing step for the second insulating film is cured. In the curing step for the second insulating film, the second insulating film P2 remaining developed after the developing step for the second insulating film is heat-treated at a high temperature to be cured.

상술한 바와 같이 본 실시예의 지지층(150)을 형성하는 제2 절연막(P2)이 패턴부(130)의 상면에 도포됨으로써, 지지층(150)이 패턴부(130)의 상면에 안정적으로 지지되어 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다. As described above, the second insulating film P2 forming the support layer 150 of the present embodiment is applied to the upper surface of the pattern part 130, so that the support layer 150 is stably supported on the upper surface of the pattern part 130 The flatness of (150) is made uniform. The support layer 150 of the present embodiment having such a uniform flatness prevents bending or disconnection from occurring in the redistribution layer 160 disposed above the support layer 150.

재배선 형성단계(S150)에서는 도 6(c)에 도시된 바와 같이 지지층(150)에 지지되며 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속되는 재배선층(160)이 형성된다. 이러한 재배선 형성단계(S150))에서 재배선 패턴(162)은 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속에 전기적으로 접속된다.In the redistribution formation step (S150), a redistribution layer 160 is formed that is supported by the support layer 150 and is electrically connected to the post-type electrode 140 and the semiconductor chip 120 as shown in FIG. 6(c). . In the redistribution forming step (S150), the redistribution pattern 162 is electrically connected to the post-type electrode 140 and the semiconductor chip 120 in electrical connection.

단자 부착단계(S160)에서는 도 6(d)에 도시된 바와 같이 재배선층(160)에 외부용 단자(170)가 부착된다. 본 실시예에 따른 단자 부착단계(S160)에서 외부용 단자(170)는, 포토레지스트를 이용하여 솔더 볼을 형성하는 방식, 필러(pillar) 형상의 범프를 형성하는 구리 필러 솔더 범프(Cu Pillar solder Bump: CPB) 방식, 볼 드롭 스텐실(ball drop stencil)을 이용한 볼 드랍(ball drop) 방식 또는 스크린 인쇄 방식을 통해 형성될 수 있다. In the terminal attaching step (S160), the external terminal 170 is attached to the redistribution layer 160 as shown in FIG. 6(d). In the terminal attaching step (S160) according to the present embodiment, the external terminal 170 is a method of forming a solder ball using a photoresist, a copper filler solder bump forming a pillar-shaped bump. Bump: CPB) method, ball drop method using a ball drop stencil (ball drop stencil) may be formed through a screen printing method.

이와 같이 본 실시예에 따른 반도체 패키지 및 반도체 패키지의 제조방법은, 반도체 칩(120)이 실장되는 캐리어 기판(110)의 상면에 배치되고 다수개의 캐비티(C)를 포함하며 반도체 칩(120)이 캐리어 기판(110)에 실장되기 전에 형성되는 패턴부(130)를 구비함으로써, 반도체 칩(120)의 실장 정밀도를 높일 수 있다.As described above, in the semiconductor package and the method of manufacturing a semiconductor package according to the present embodiment, the semiconductor chip 120 is disposed on the upper surface of the carrier substrate 110 on which the semiconductor chip 120 is mounted and includes a plurality of cavities C, and the semiconductor chip 120 is By providing the pattern portion 130 formed before being mounted on the carrier substrate 110, it is possible to increase the mounting precision of the semiconductor chip 120.

도 9는 본 발명의 제2 실시예에 따른 반도체 패키지의 패턴부가 도시된 도면이다.9 is a diagram illustrating a pattern part of a semiconductor package according to a second embodiment of the present invention.

이하에서는 본 발명의 제2 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 칩용 캐비티(C1)가 다수개로 마련되고 캐리어 기판(110)에 도전성 재배선층(K)이 배치되는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 8의 제1 실시예의 구성과 동일하므로, 이하에서는 다수개의 칩용 캐비티(C1)와 도전성 재배선층(K)에 대해서만 설명한다.Hereinafter, a second embodiment of the present invention will be described. Compared with the first embodiment, the present embodiment differs only in that a plurality of chip cavities C1 are provided and a conductive redistribution layer K is disposed on the carrier substrate 110, and in other configurations, FIGS. Since the configuration is the same as that of the first embodiment of FIG. 8, only the plurality of chip cavities C1 and the conductive redistribution layer K will be described below.

본 실시예에서 칩용 캐비티(C1)는 다수개로 마련된다. 따라서 본 실시예의 캐리어 기판(110)에 복수의 반도체 칩(120)이 실장될 수 있다.In this embodiment, a plurality of chip cavities C1 are provided. Accordingly, a plurality of semiconductor chips 120 may be mounted on the carrier substrate 110 of the present embodiment.

또한, 본 실시예의 캐리어 기판(110)에는 도전성 재배선층(K)이 배치된다. 이러한 도전성 재배선층(K)은 패턴부(130)가 형성되기 전에 형성된다. 본 실시예의 도전성 재배선층(K)은 댐부(131)에 이격되어 배치되어 수동 소자(미도시)에 전기적으로 접속된다. In addition, a conductive redistribution layer K is disposed on the carrier substrate 110 of the present embodiment. This conductive redistribution layer K is formed before the pattern portion 130 is formed. The conductive redistribution layer K of the present embodiment is disposed to be spaced apart from the dam part 131 to be electrically connected to a passive element (not shown).

이와 같이 본 실시예에 따른 반도체 패키지는 수동 소자(미도시)와 전기적으로 접속될 수 있는 도전성 재배선층(K)을 구비함으로써, SIP(System in Package)를 위한 다중 칩 구조도 가능하게 하는 이점이 있다.As described above, the semiconductor package according to the present embodiment has an advantage of enabling a multi-chip structure for a system in package (SIP) by providing a conductive redistribution layer (K) that can be electrically connected to a passive element (not shown). have.

이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.Although the present embodiment has been described in detail with reference to the drawings above, the scope of the present embodiment is not limited to the above-described drawings and description.

이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.As described above, the present invention is not limited to the described embodiments, and it is apparent to those of ordinary skill in the art that various modifications and variations can be made without departing from the spirit and scope of the present invention. Therefore, it should be said that such modifications or variations belong to the scope of the claims of the present invention.

110: 캐리어 기판 120: 반도체 칩
130: 패턴부 131: 댐부
140: 포스트형 전극 150: 지지층
160: 재배선층 170: 외부용 단자
C1: 칩용 캐비티 C2: 전극용 캐비티
FM: 피두셜 마크 P1: 제1 절연막
P2: 제2 절연막 PR: 포토레지스트110: carrier substrate 120: semiconductor chip
130: pattern portion 131: dam portion
140: post-type electrode 150: support layer
160: redistribution layer 170: external terminal
C1: cavity for chip C2: cavity for electrode
FM: fiducial mark P1: first insulating film
P2: second insulating film PR: photoresist

Claims (15)

반도체 칩이 실장되는 캐리어 기판; 및
상기 캐리어 기판의 상면에 배치되며, 캐비티(cavity)를 구비하는 패턴부를 포함하며,
상기 패턴부는 상기 반도체 칩이 상기 캐리어 기판에 실장되기 전에 형성되는 것을 특징으로 하는 반도체 패키지.A carrier substrate on which a semiconductor chip is mounted; And
It is disposed on the upper surface of the carrier substrate and includes a pattern portion having a cavity,
The semiconductor package, wherein the pattern portion is formed before the semiconductor chip is mounted on the carrier substrate. 제1항에 있어서,
상기 패턴부는,
상기 캐리어 기판에 지지되며 상호 이격되어 배치되어 상기 캐비티를 형성하는 댐부를 포함하는 반도체 패키지.The method of claim 1,
The pattern part,
A semiconductor package including a dam part supported on the carrier substrate and spaced apart from each other to form the cavity. 제1항에 있어서,
상기 캐비티는,
상기 반도체 칩이 배치되는 칩용 캐비티; 및
상기 칩용 캐비티와 연통되며 포스트형 전극이 배치되는 전극용 캐비티를 포함하는 반도체 패키지.The method of claim 1,
The cavity,
A chip cavity in which the semiconductor chip is disposed; And
A semiconductor package comprising an electrode cavity in communication with the chip cavity and in which a post-type electrode is disposed. 제2항에 있어서,
상기 패턴부는,
상기 댐부에 이격되어 배치되는 얼라인용 피두셜 마크(fiducial mark)를 더 포함하는 반도체 패키지.The method of claim 2,
The pattern part,
A semiconductor package further comprising a fiducial mark for alignment disposed to be spaced apart from the dam part. 제3항에 있어서,
상기 전극용 캐비티에 배치되는 포스트형 전극; 및
상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 더 포함하는 반도체 패키지.The method of claim 3,
A post-type electrode disposed in the electrode cavity; And
A semiconductor package further comprising a support layer shielding the pattern portion and the semiconductor chip and having an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip. 제5항에 있어서,
상기 지지층에 지지되며, 상기 포스트형 전극과 상기 반도체 칩에 전기적으로 접속되는 재배선층(RDL, Redistribution layer)을 더 포함하는 반도체 패키지.The method of claim 5,
A semiconductor package further comprising a redistribution layer (RDL) supported by the support layer and electrically connected to the post-type electrode and the semiconductor chip. 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계; 및
상기 캐비티에 반도체를 실장하는 칩 실장단계를 포함하는 반도체 패키지 제조방법.A pattern forming step of forming a pattern portion having a cavity on an upper surface of the carrier substrate; And
A method of manufacturing a semiconductor package including a chip mounting step of mounting a semiconductor in the cavity. 제7항에 있어서,
상기 패턴 형성단계는,
상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계;
상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및
상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함하는 반도체 패키지 제조방법.The method of claim 7,
The pattern forming step,
A first insulating film coating step of applying a first insulating film to the upper surface of the carrier substrate;
An exposure step for a first insulating layer in which a portion of the first insulating layer is exposed to light to form the cavity; And
A method of manufacturing a semiconductor package including a developing step for a first insulating layer of developing the first insulating layer so that the cavity is formed. 제8항에 있어서,
상기 패턴 형성단계는,
상기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 더 포함하는 반도체 패키지 제조방법.The method of claim 8,
The pattern forming step,
After the developing step for the first insulating film, a method for manufacturing a semiconductor package further comprising a curing step for a first insulating film of curing the first insulating film. 제7항에 있어서,
상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계를 더 포함하며,
상기 전극 형성단계는,
상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계;
상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계;
상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계;
상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및
상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함하는 반도체 패키지 제조방법.The method of claim 7,
Further comprising an electrode forming step of forming a post-type electrode disposed in the cavity,
The electrode forming step,
A photoresist coating step of applying a photoresist shielding the pattern portion to an upper surface of the carrier substrate;
A photoresist exposure step of exposing a portion of the photoresist to light to form the cavity;
A photoresist developing step of developing the photoresist so that the cavity is formed;
A plating step of forming the post-type electrode disposed in the cavity by plating; And
A method of manufacturing a semiconductor package comprising a photoresist removing step of removing the photoresist. 제10항에 있어서,
상기 전극 형성단계는,
상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함하는 반도체 패키지 제조방법.The method of claim 10,
The electrode forming step,
A method of manufacturing a semiconductor package further comprising a seed etching step of etching the exposed surface of the post-type electrode. 제10항에 있어서,
상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계를 더 포함하는 반도체 패키지 제조방법.The method of claim 10,
A method of manufacturing a semiconductor package further comprising: forming a support layer forming a support layer including an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip while shielding the pattern portion and the semiconductor chip. 제12항에 있어서,
상기 지지층 형성단계는,
상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계;
상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및
상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함하는 반도체 패키지 제조방법.The method of claim 12,
The step of forming the support layer,
A second insulating film coating step of applying a second insulating film on the upper surface of the pattern part;
An exposure step for a second insulating layer of exposing a portion of the second insulating layer to light to form the exposed hole; And
A method of manufacturing a semiconductor package comprising a developing step for a second insulating layer of developing the second insulating layer so that the exposed hole is formed. 제13항에 있어서,
상기 지지층 형성단계는,
상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 더 포함하는 반도체 패키지 제조방법.The method of claim 13,
The step of forming the support layer,
After the developing step for the second insulating film, a method of manufacturing a semiconductor package further comprising a curing step for a second insulating film of curing the second insulating film. 제12항에 있어서,
상기 지지층에 지지되며, 상기 포스트형 전극과 상기 반도체 칩에 전기적으로 접속되는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계를 더 포함하는 반도체 패키지 제조방법.
The method of claim 12,
A method of manufacturing a semiconductor package further comprising a redistribution layer (RDL) supported by the support layer and electrically connected to the post-type electrode and the semiconductor chip.
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