KR102594282B1 - Manufacturing method of CIS semiconductor package - Google Patents

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Abstract

CIS 반도체 패키지의 제조방법이 개시된다. 본 발명에 따른 CIS 반도체 패키지의 제조방법은, 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계와, 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계와, 캐비티에 반도체 칩을 실장하는 칩 실장단계와, 패턴부와 반도체 칩을 차폐하되 포스트형 전극과 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계와, 포스트형 전극과 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계와, 반도체 칩을 차폐하는 글라스를 재배선층에 부착하는 글라스 부착단계와, 캐리어 기판을 제거하는 백 그라인딩단계와, 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함한다.A method of manufacturing a CIS semiconductor package is disclosed. The method of manufacturing a CIS semiconductor package according to the present invention includes a pattern forming step of forming a pattern portion having a cavity on the upper surface of a carrier substrate, an electrode forming step of forming a post-type electrode disposed in the cavity, and A chip mounting step of mounting a semiconductor chip, a support layer forming step of forming a support layer that shields the pattern portion and the semiconductor chip but has an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip, and the post-type electrode and the semiconductor chip. A redistribution forming step of forming a redistribution layer (RDL) that electrically connects the It includes a terminal forming step of attaching an external connection terminal to the type electrode.

Description

CIS 반도체 패키지의 제조방법{Manufacturing method of CIS semiconductor package}Manufacturing method of CIS semiconductor package {Manufacturing method of CIS semiconductor package}

본 발명은, CIS 반도체 패키지의 제조방법에 관한 것에 관한 것으로서, 반도체 칩의 실장 정밀도를 높일 수 있는 CIS 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a CIS semiconductor package, and relates to a method of manufacturing a CIS semiconductor package that can increase the precision of mounting a semiconductor chip.

일반적으로, 웨이퍼는 반도체 칩이 되기까지 세 번의 변화 과정을 거친다. 덩어리 상태의 잉곳(Ingot)을 슬라이스해 웨이퍼로 만드는 것이 첫 번째 변화이고, 전공정을 통해 웨이퍼 전면에 트랜지스터가 새겨지는 것이 두 번째 변화이며, 마지막으로 패키징 공정에서 웨이퍼가 개별 반도체 칩으로 나뉨으로써 비로소 반도체 칩이 된다. Typically, a wafer goes through three transformation processes before becoming a semiconductor chip. The first change is to slice the lumped ingot into a wafer, the second change is to engrave transistors on the front of the wafer through the preprocessing process, and finally, the wafer is divided into individual semiconductor chips in the packaging process. It becomes a semiconductor chip.

후공정에 해당하는 패키지 제조공정에서는 웨이퍼를 육면체 모양의 개별 칩으로 나누는 다이싱(Dicing) 작업을 진행된다. 이러한 웨이퍼의 개별칩화를 싱귤레이션(Singulation)이라고 하며, 웨이퍼 판을 하나하나의 직육면체로 만들기 위해 절단(Sawing)하는 것을 다이소잉(Die Sawing)이라고 한다. In the post-process package manufacturing process, dicing is performed to divide the wafer into individual cube-shaped chips. This process of turning wafers into individual chips is called singulation, and sawing each wafer plate into individual rectangular parallelepipeds is called die sawing.

한편, 다이소잉(Die Sawing)된 반도체 칩을 최종적으로 포장해주는 공정을 패키징 공정이라고 한다.Meanwhile, the process of final packaging of die sawed semiconductor chips is called the packaging process.

패키징 공정은 각종 전자 회로 및 배선이 적층되어 형성된 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화 및 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.The packaging process protects the semiconductor chip, which is formed by stacking various electronic circuits and wiring, from various external environments such as dust, moisture, and electrical and mechanical loads, and uses a lead frame or printed circuit board to optimize and maximize the electrical performance of the semiconductor chip. It refers to forming signal input/output terminals to the main board using a circuit board, etc. and molding them using an encapsulant.

최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), POP(Package on Package) 및 WLCSP(Wafer Level Chip Scale Package) 등과 같은 방식을 사용하는 추세이다.Recently, products with semiconductor packages have become lighter, thinner, and smaller, and as many functions are required, semiconductor package technologies include SIP (System in Package), POP (Package on Package), and WLCSP (WLCSP), which mount multiple semiconductor chips within a semiconductor package. There is a trend to use methods such as Wafer Level Chip Scale Package).

여기서, WLCSP(Wafer Level Chip Scale Package)는 공정 단순화를 통한 비용 절감효과를 가져와 SIP(System in Package), POP(Package on Package)를 보다 더 효과적으로 구조화하기 위한 기술이다. 이러한 WLCSP에서 솔더볼이 반도체 칩에 바로 붙어 있는 구조를 팬 인(Fan-in) 구조라 하고, 일부 솔더볼이 반도체 칩 외곽에 있는 기판(substrate)에 부착된 경우를 팬 아웃(Fan-out) 구조라 한다.Here, WLCSP (Wafer Level Chip Scale Package) is a technology for structuring SIP (System in Package) and POP (Package on Package) more effectively by bringing about cost savings through process simplification. In this WLCSP, the structure in which solder balls are directly attached to the semiconductor chip is called a fan-in structure, and the case in which some solder balls are attached to a substrate outside the semiconductor chip is called a fan-out structure.

한편 종래기술의 반도체 패키지의 제조방법은, 먼저 반도체 칩을 기판에 실장 후 절연막을 기판 상에 도포하여 반도체 칩을 절연막으로 밀봉하는 방식을 사용한다.Meanwhile, the conventional method of manufacturing a semiconductor package uses a method of first mounting a semiconductor chip on a substrate, then applying an insulating film on the substrate, and then sealing the semiconductor chip with the insulating film.

그런데, 페이스 업(face-up) 또는 페이스 다운(face-down) 방식으로 수행되는 종래기술에 따른 반도체 패키지의 제조방법에서 기판 상에 도포된 절연막의 평탄도(Passivation Flatness)가 일정하지 않고 반도체 칩의 측벽 부위에 공극(void)이 발생되어 실장 정밀도가 떨어지는 문제점이 있었다.However, in the manufacturing method of a semiconductor package according to the prior art, which is performed by a face-up or face-down method, the flatness (Passivation Flatness) of the insulating film applied on the substrate is not constant and the semiconductor chip There was a problem in that the mounting precision was low due to voids occurring on the side walls of the device.

또한, 상술한 바와 같이 절연막의 평탄도(Passivation Flatness)의 불균형으로 일정하지 않아 재배선층에 굴곡 또는 단선이 발생되는 문제점이 있었다. 또한, 종래기술의 반도체 패키지의 제조방법은 구조 유연성이 떨어지고 조립 공정이 복잡한 문제점이 있었다. In addition, as described above, there was a problem in that the flatness (passivation flatness) of the insulating film was not constant due to imbalance, causing bending or disconnection in the redistribution layer. In addition, the conventional method of manufacturing a semiconductor package had problems such as poor structural flexibility and a complicated assembly process.

대한민국 공개특허공보 제10-2014-0045461호, (2014.04.16.)Republic of Korea Patent Publication No. 10-2014-0045461, (2014.04.16.)

본 발명이 해결하고자 하는 과제는, 반도체 칩의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있는 CIS 반도체 패키지의 제조방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a method of manufacturing a CIS semiconductor package that can increase the mounting precision of a semiconductor chip, ensure structural flexibility, and simplify the assembly process.

본 발명의 일 측면에 따르면, 캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계; 상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계; 상기 캐비티에 반도체 칩을 실장하는 칩 실장단계; 상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계; 상기 포스트형 전극과 상기 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계; 상기 반도체 칩을 차폐하는 글라스를 상기 재배선층에 부착하는 글라스 부착단계; 상기 캐리어 기판을 제거하는 백 그라인딩단계; 및 상기 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함하는 CIS 반도체 패키지의 제조방법이 제공될 수 있다.According to one aspect of the present invention, a pattern forming step of forming a pattern portion having a cavity on the upper surface of a carrier substrate; An electrode forming step of forming a post-shaped electrode disposed in the cavity; A chip mounting step of mounting a semiconductor chip in the cavity; A support layer forming step of forming a support layer that shields the pattern portion and the semiconductor chip and has an exposed hole exposing the post-type electrode and at least a portion of the semiconductor chip; A redistribution forming step of forming a redistribution layer (RDL) that electrically connects the post-type electrode and the semiconductor chip; A glass attachment step of attaching glass that shields the semiconductor chip to the redistribution layer; A back grinding step of removing the carrier substrate; and a terminal forming step of attaching an external connection terminal to the post-type electrode. A method of manufacturing a CIS semiconductor package may be provided.

상기 백 그라인딩단계에서는 상기 캐리어 기판이 절삭되어 상기 포스트형 전극의 하단부가 외부로 노출될 수 있다.In the back grinding step, the carrier substrate may be cut to expose the lower end of the post-type electrode to the outside.

상기 단자 형성단계에서 상기 외부접속단자는 BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성될 수 있다.In the terminal forming step, the external connection terminal may be formed using a ball grid array (BGA) or land grid array (LGA) method.

상기 글라스 부착단계에서 상기 글라스는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 부착될 수 있다.In the glass attachment step, the glass may be attached using epoxy or UV epoxy.

상기 재배선 형성단계 후 상기 글라스와 상기 반도체 칩 사이의 거리를 조절하기 위해 상기 재배선층의 상면에 보강부재(stiffener)를 배치하는 보강부재 형성단계를 더 포함할 수 있다.After the redistribution forming step, a reinforcing member forming step of disposing a stiffener on the upper surface of the redistribution layer to adjust the distance between the glass and the semiconductor chip may be further included.

상기 패턴 형성단계는, 상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계; 상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및 상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함할 수 있다.The pattern forming step includes a first insulating film application step of applying a first insulating film to the upper surface of the carrier substrate; an exposure step for the first insulating film of exposing a portion of the first insulating film to light to form the cavity; and a developing step for the first insulating film of developing the first insulating film to form the cavity.

상기 패턴 형성단계는, 싱기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 포함할 수 있다.The pattern forming step may include a curing step for the first insulating film of curing the first insulating film after a developing step for the first insulating film.

상기 전극 형성단계는, 상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계; 상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계; 상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계; 상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및 상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함할 수 있다.The electrode forming step includes a photoresist application step of applying a photoresist for shielding the pattern portion on the upper surface of the carrier substrate; A photoresist exposure step of exposing a portion of the photoresist to light to form the cavity; A photoresist developing step of developing the photoresist to form the cavity; A plating step of forming the post-type electrode disposed in the cavity using plating; And it may include a photoresist removal step of removing the photoresist.

상기 전극 형성단계는, 상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함할 수 있다.The electrode forming step may further include a seed etching step of etching the exposed surface of the post-type electrode.

상기 지지층 형성단계는, 상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계; 상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및 상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함할 수 있다.The support layer forming step includes a second insulating film application step of applying a second insulating film to the upper surface of the pattern portion; an exposure step for the second insulating film of exposing a portion of the second insulating film to light to form the exposure hole; and a developing step for the second insulating film of developing the second insulating film to form the exposed hole.

상기 지지층 형성단계는, 상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 포함할 수 있다.The support layer forming step may include a curing step for the second insulating film of curing the second insulating film after the developing step for the second insulating film.

상기 반도체 칩은 광학(CMOS Image Sensor, CIS) 칩으로 이루어질 수 있다.The semiconductor chip may be made of an optical (CMOS Image Sensor, CIS) chip.

본 발명의 실시예들은, 캐리어 기판의 상면에 칩용 캐비티와 전극용 캐비티를 구비하는 패턴부를 형성하는 패턴 형성단계와, 전극용 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계와, 칩용 캐비티에 반도체 칩을 실장하는 칩 실장단계와, 패턴부와 반도체 칩을 차폐하되 포스트형 전극과 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계와, 포스트형 전극과 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계와, 반도체 칩을 차폐하는 글라스를 재배선층에 부착하는 글라스 부착단계와, 캐리어 기판을 제거하는 백 그라인딩단계와, 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 구비함으로써, 반도체 칩의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있다.Embodiments of the present invention include a pattern forming step of forming a pattern portion having a chip cavity and an electrode cavity on the upper surface of a carrier substrate, an electrode forming step of forming a post-type electrode disposed in the electrode cavity, and a chip cavity in the chip cavity. A chip mounting step of mounting a semiconductor chip, a support layer forming step of forming a support layer that shields the pattern portion and the semiconductor chip but has an exposed hole exposing at least a portion of the post-type electrode and the semiconductor chip, and the post-type electrode and the semiconductor chip. A redistribution forming step of forming a redistribution layer (RDL) that electrically connects the By providing a terminal forming step for attaching an external connection terminal to a mold electrode, the mounting precision of the semiconductor chip can be increased, structural flexibility can be secured, and the assembly process can be simplified.

도 1은 본 발명의 제1 실시예에 따른 CIS 반도체 패키지의 제조방법이 도시된 도면이다.
도 2는 도 1의 제조방법에 의해 제조된 CIS 반도체 패키지가 도시된 도면이다.
도 3은 도 1의 패턴 형성단계가 순차적으로 도시된 공정순서도이다.
도 4는 도 3의 패턴 형성단계에 의해 형성된 패턴부가 도시된 평면도이다.
도 5는 도 1의 전극 형성단계가 순차적으로 도시된 공정순서도이다.
도 6은 도 1의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이다.
도 7은 도 1의 글라스 부착단계와 백 그라인딩단계와 단자 형성단계가 순차적으로 도시된 공정순서도이다.
도 8은 본 발명의 제2 실시예에 따른 CIS 반도체 패키지의 제조방법의 보강부재 형성단계가 도시된 도면이다.1 is a diagram illustrating a method of manufacturing a CIS semiconductor package according to a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a CIS semiconductor package manufactured by the manufacturing method of FIG. 1.
Figure 3 is a process flow chart showing the pattern forming steps of Figure 1 sequentially.
Figure 4 is a plan view showing a pattern portion formed by the pattern forming step of Figure 3.
Figure 5 is a process flow chart showing the electrode forming steps of Figure 1 sequentially.
FIG. 6 is a process flow chart showing the support layer forming step and the rewiring forming step of FIG. 1 sequentially.
FIG. 7 is a process flow chart showing the glass attachment step, back grinding step, and terminal forming step of FIG. 1 sequentially.
Figure 8 is a diagram showing the reinforcing member forming step of the CIS semiconductor package manufacturing method according to the second embodiment of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, its operational advantages, and the objectives achieved by practicing the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 다만, 본 발명을 설명함에 있어서 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.Hereinafter, the present invention will be described in detail by explaining preferred embodiments of the present invention with reference to the accompanying drawings. However, in explaining the present invention, descriptions of already known functions or configurations will be omitted to make the gist of the present invention clear.

도 1은 본 발명의 제1 실시예에 따른 CIS 반도체 패키지의 제조방법이 도시된 도면이고, 도 2는 도 1의 제조방법에 의해 제조된 CIS 반도체 패키지가 도시된 도면이며, 도 3은 도 1의 패턴 형성단계가 순차적으로 도시된 공정순서도이고, 도 4는 도 3의 패턴 형성단계에 의해 형성된 패턴부가 도시된 평면도이며, 도 5는 도 1의 전극 형성단계가 순차적으로 도시된 공정순서도이고, 도 6은 도 1의 지지층 형성단계와 재배선 형성단계가 순차적으로 도시된 공정순서도이며, 도 7은 도 1의 글라스 부착단계와 백 그라인딩단계와 단자 형성단계가 순차적으로 도시된 공정순서도이다.Figure 1 is a diagram showing a method of manufacturing a CIS semiconductor package according to a first embodiment of the present invention, Figure 2 is a diagram showing a CIS semiconductor package manufactured by the manufacturing method of Figure 1, and Figure 3 is a diagram showing a method of manufacturing a CIS semiconductor package according to the first embodiment of the present invention. is a process flowchart showing the pattern forming steps sequentially, Figure 4 is a plan view showing the pattern portion formed by the pattern forming step of Figure 3, and Figure 5 is a process flowchart showing the electrode forming steps of Figure 1 sequentially, FIG. 6 is a process flowchart showing the support layer forming step and the redistribution forming step of FIG. 1 sequentially, and FIG. 7 is a process flowchart showing the glass attaching step, back grinding step, and terminal forming step of FIG. 1 sequentially.

본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 도 1 내지 도 7에 도시된 바와 같이, 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)를 형성하는 패턴 형성단계(S110)와, 캐비티(C)에 배치되는 포스트형 전극(140)을 형성하는 전극 형성단계(S120)와, 캐비티(C)에 반도체 칩(120)을 실장하는 칩 실장단계(S130)와, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)을 형성하는 지지층 형성단계(S140)와, 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer, 160)을 형성하는 재배선 형성단계(S150)와, 반도체 칩(120)을 차폐하는 글라스(170)를 재배선층(160)에 부착하는 글라스 부착단계(S160)와, 캐리어 기판(110)을 제거하는 백 그라인딩단계(S170)와, 포스트형 전극(140)에 외부접속단자(181, 182)를 부착하는 단자 형성단계(S180)를 포함한다. The method of manufacturing a CIS semiconductor package according to this embodiment includes a pattern forming step of forming a pattern portion 130 having a cavity (C) on the upper surface of the carrier substrate 110, as shown in FIGS. 1 to 7. (S110), an electrode forming step (S120) of forming the post-type electrode 140 disposed in the cavity (C), a chip mounting step (S130) of mounting the semiconductor chip 120 in the cavity (C), A support layer forming step of forming a support layer 150 that shields the pattern portion 130 and the semiconductor chip 120 and has an exposed hole 151 exposing at least a portion of the post-type electrode 140 and the semiconductor chip 120. (S140), a redistribution forming step (S150) of forming a redistribution layer (RDL, Redistribution layer, 160) that electrically connects the post-type electrode 140 and the semiconductor chip 120, and the semiconductor chip 120. A glass attachment step (S160) of attaching the shielding glass 170 to the redistribution layer 160, a back grinding step (S170) of removing the carrier substrate 110, and an external connection terminal ( It includes a terminal forming step (S180) of attaching 181 and 182).

패턴 형성단계(S110)에서는 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)가 형성된다. In the pattern forming step (S110), a pattern portion 130 having a cavity (C) is formed on the upper surface of the carrier substrate 110.

캐리어 기판(110)은 실리콘, 유리 또는 금속 재질로 마련된다. 패턴부(130)는 캐리어 기판(110)의 상면에 배치된다. 이러한 패턴부(130)는, 도 1 내지 도 7에 자세히 도시된 바와 같이, 캐리어 기판(110)에 지지되며 상호 이격되어 배치되어 캐비티(C)를 형성하는 다수개의 댐부(131)와, 댐부(131)에 대해 이격되어 배치되는 얼라인용 피두셜 마크(fiducial mark, 미도시)를 포함한다. The carrier substrate 110 is made of silicon, glass, or metal. The pattern portion 130 is disposed on the upper surface of the carrier substrate 110. As shown in detail in FIGS. 1 to 7, the pattern portion 130 includes a plurality of dam portions 131 supported on the carrier substrate 110 and spaced apart from each other to form a cavity C, and a dam portion ( 131) and includes a fiducial mark (not shown) for alignment, which is arranged to be spaced apart from each other.

이러한 다수개의 이러한 댐부(131)들은 도 4에 도시된 바와 같이 규칙적인 사각 형상으로 마련되는데, 이에 본 발명의 권리범위가 한정되는 것은 아니며 댐부(131)은 불규칙적인 다양한 형상, 다양한 크기 및 다양한 개수로 형성될 수 있다. 또한, A plurality of these dam parts 131 are provided in a regular square shape as shown in FIG. 4, but the scope of the present invention is not limited thereto, and the dam parts 131 have various irregular shapes, various sizes, and various numbers. It can be formed as also,

이러한 댐부(131)들 사이에는 캐비티(C)가 배치된다. 본 실시예에서 캐비티 (C)는 그루브(groove)와 같은 형상으로 댐부(131)의 상면에 대해 함몰된 형상으로 마련된다. 캐비티(C)는, 도 2 내지 도 7에 자세히 도시된 바와 같이, 반도체 칩(120)이 배치되는 칩용 캐비티(C1)과, 칩용 캐비티(C1)와 연통되며 포스트형 전극(140)이 배치되는 전극용 캐비티(C2)를 포함한다. 즉, 캐비티(C)의 일부에 포스트형 전극(140)과 반도체 칩(120)이 배치될 수 있다.A cavity (C) is disposed between these dam portions 131. In this embodiment, the cavity (C) is provided in a groove-like shape that is recessed with respect to the upper surface of the dam portion 131. As shown in detail in FIGS. 2 to 7, the cavity C communicates with the chip cavity C1 in which the semiconductor chip 120 is disposed, and the post-type electrode 140 is disposed in communication with the chip cavity C1. It includes a cavity (C2) for an electrode. That is, the post-type electrode 140 and the semiconductor chip 120 may be disposed in a portion of the cavity C.

칩용 캐비티(C1)와 전극용 캐비티(C2)가 상호 연통되는 것과 같이 본 실시예의 캐비티(C)는 서로 연통되어 수로와 같은 역할을 한다. 따라서, 후술할 지지층 형성단계(S140)에서 지지층(150)을 생성하는 후술할 제2 절연막(P2)이 수로와 같은 캐비티(C2)를 따라 원활하게 유동될 수 있다. 이렇게 제2 절연막(P2)이 캐비티(C)를 따라 원활하게 유동됨으로써, 지지층 형성단계(S140)에서 칩용 캐비티(C1)에 배치된 반도체 칩(120)은 제2 절연막(P2)에 충분히 잠길 수 있고, 이에 따라 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다.Just as the chip cavity C1 and the electrode cavity C2 are in communication with each other, the cavities C in this embodiment are in communication with each other and play a role like a water conduit. Accordingly, the second insulating film P2, which will be described later and which forms the support layer 150 in the support layer forming step S140, can flow smoothly along the cavity C2, such as a water channel. As the second insulating film (P2) flows smoothly along the cavity (C), the semiconductor chip 120 placed in the chip cavity (C1) in the support layer forming step (S140) can be sufficiently immersed in the second insulating film (P2). Accordingly, voids are prevented from occurring in the sidewall area of the semiconductor chip 120.

또한, 지지층 형성단계(S140)에서 제2 절연막(P2)이 캐비티(C2)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막이 균일한 평탄도(flatness)를 가질 수 있다. 여기서 제2 절연막(P2)의 유막은 제2 절연막(P2)이 경화된 후에는 지지층(150)의 상단부를 형성함으로써, 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다. Additionally, in the support layer forming step (S140), the second insulating film (P2) flows smoothly along the cavity (C2), so that the oil film of the second insulating film (P2) can have uniform flatness. Here, the oil film of the second insulating film P2 forms the upper part of the support layer 150 after the second insulating film P2 is cured, so that the upper part of the support layer 150 can have uniform flatness.

피두셜 마크(미도시)는 캐리어 기판(110)에 반도체 칩(120)을 실장 시 반도체 칩(120)과 캐리어 기판(110)의 얼라인에 사용된다. 피두셜 마크(미도시)를 인식하는 감지센서(미도시)가 피두셜 마크(미도시)를 인식하여 캐리어 기판(110)의 위치를 인식한 후 반도체 칩(120)을 실장하는 기구(미도시)가 반도체 칩(120) 또는 캐리어 기판(110)을 이동시켜 반도체 칩(120)과 캐리어 기판(110)을 얼라인한다. The fiducial mark (not shown) is used to align the semiconductor chip 120 and the carrier substrate 110 when mounting the semiconductor chip 120 on the carrier substrate 110. A detection sensor (not shown) that recognizes the fiducial mark (not shown) recognizes the position of the carrier substrate 110, and then a device (not shown) mounts the semiconductor chip 120. ) moves the semiconductor chip 120 or the carrier substrate 110 to align the semiconductor chip 120 and the carrier substrate 110.

또한, 상술한 패턴부(130)는, 지지층(150)이 형성되기 전에 미리 형성되어 지지층(150)을 하부에서 지지함으로써, 지지층(150)을 안정적으로 지지하여 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다. In addition, the above-described pattern portion 130 is formed in advance before the support layer 150 is formed and supports the support layer 150 from the bottom, thereby stably supporting the support layer 150 and maintaining the flatness of the support layer 150. ) is made uniform. The support layer 150 of this embodiment, which has such uniform flatness, prevents the redistribution layer 160 disposed on the top of the support layer 150 from being bent or disconnected.

본 실시예에 따른 패턴 형성단계(S110)는, 도 3에 자세히 도시된 바와 같이, 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)의 상면에 제1 절연막(P1)을 도포하는 제1 절연막용 도포단계(도 3(a))와, 캐비티(C)를 형성하기 위해 제1 절연막(P1)의 일부분을 빛에 노출시키는 제1 절연막용 노광단계(미도시)와, 캐비티(C)가 형성되도록 제1 절연막(P1)을 현상(developing)하는 제1 절연막용 현상단계(도 3(b))와, 제1 절연막용 현상단계 후 제1 절연막(P1)을 경화(curing)하는 제1 절연막용 경화단계(미도시)를 포함한다. As shown in detail in FIG. 3, the pattern forming step (S110) according to this embodiment includes a cleaning step (not shown) of cleaning the carrier substrate 110, and a first insulating film (S110) on the upper surface of the carrier substrate 110. A coating step for the first insulating film (P1) (FIG. 3(a)) and an exposure step for the first insulating film (not shown) in which a portion of the first insulating film P1 is exposed to light to form the cavity C. ), a developing step for the first insulating film (FIG. 3(b)) of developing the first insulating film (P1) so that the cavity (C) is formed, and the first insulating film (P1) after the developing step for the first insulating film It includes a curing step (not shown) for the first insulating film.

제1 절연막용 도포단계(도 3(a))에서는 제1 절연막(P1)이 캐리어 기판(110)의 상면에 도포된다. In the first insulating film application step (FIG. 3(a)), the first insulating film P1 is applied to the upper surface of the carrier substrate 110.

제1 절연막용 노광단계에서는 칩용 캐비티(C1)과 전극용 캐비티(C2)를 형성하기 위해 제1 절연막(P1)의 일부분이 빛(지외선)에 노출된다. 즉, 칩용 캐비티(C1)과 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제1 절연막(P1)을 노출시킨다. In the exposure step for the first insulating film, a portion of the first insulating film P1 is exposed to light (ultraviolet rays) to form the chip cavity C1 and the electrode cavity C2. That is, light (ultraviolet rays) is irradiated to a mask (not shown) provided with a cut hole (not shown) formed in the shape of a chip cavity (C1) and an electrode cavity (C2), and the light (not shown) passes through the cut hole (not shown). The applied first insulating film P1 is exposed to ultraviolet rays.

제1 절연막용 현상단계(도 3(b))에서는 빛(자외선)에 노출된 부분이 제거된다. In the development step for the first insulating film (FIG. 3(b)), the portion exposed to light (ultraviolet rays) is removed.

제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)이 경화(curing)된다. 이러한 제1 절연막용 경화단계에서는 제1 절연막용 현상단계 후 현상되고 남은 제1 절연막(P1)을 고온으로 열처리하여 경화(curing)시킨다. 이러한 제1 절연막용 경화단계를 거쳐 댐부(131)와 얼라인용 피두셜 마크(fiducial mark, 미도시)가 완성된다.In the curing step for the first insulating film, the first insulating film P1 remaining after being developed after the developing step for the first insulating film is cured. In this curing step for the first insulating film, the first insulating film P1 that has been developed and remains after the developing step for the first insulating film is heat treated at a high temperature and cured. Through this first insulating film curing step, the dam portion 131 and the fiducial mark (not shown) for alignment are completed.

전극 형성단계(S120)에서는 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)이 형성된다. 이러한 전극 형성단계(S120)는, 도 5에 자세히 도시된 바와 같이, 패턴부(130)와 캐리어 기판(110)을 세정하는 세정단계(미도시)와, 캐리어 기판(110)에 금속을 증착하는 스퍼터링 단계(미도시)와, 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)를 도포하는 포토레지스트 도포단계(도 5(a))와, 전극용 캐비티(C2)를 형성하기 위해 포토레지스트(PR)의 일부분을 빛에 노출시키는 포토레지스트 노광단계(미도시)와, 전극용 캐비티(C2)가 형성되도록 포토레지스트(PR)를 현상(developing)하는 포토레지스트 현상단계(도 5(b))와, 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)을 도금(plating)을 이용하여 형성하는 도금단계(도 5(c))와, 포토레지스트(PR)를 제거하는 포토레지스트 제거단계(도 5(d))와, 포스트형 전극(140)의 노출된 표면을 에칭하는 씨드(seed) 에칭단계(미도시)를 포함한다. In the electrode forming step (S120), a post-type electrode 140 disposed in the electrode cavity C2 is formed. As shown in detail in FIG. 5, this electrode forming step (S120) includes a cleaning step (not shown) of cleaning the pattern portion 130 and the carrier substrate 110, and depositing a metal on the carrier substrate 110. A sputtering step (not shown), a photoresist application step of applying photoresist (PR) that shields the pattern portion 130 on the upper surface of the carrier substrate 110 (FIG. 5(a)), and a cavity for electrode (C2) ), a photoresist exposure step (not shown) of exposing a portion of the photoresist (PR) to light to form a photoresist (PR), and a photoresist development step of developing the photoresist (PR) to form the cavity (C2) for the electrode. A step (FIG. 5(b)), a plating step (FIG. 5(c)) of forming the post-type electrode 140 disposed in the electrode cavity C2 using plating, and a photoresist (PR) ) includes a photoresist removal step (FIG. 5(d)) to remove the photoresist, and a seed etching step (not shown) to etch the exposed surface of the post-type electrode 140.

포토레지스트 도포단계에서는 캐리어 기판(110)의 상면에 패턴부(130)를 차폐하는 포토레지스트(PR)가 도포된다. In the photoresist application step, photoresist (PR) for shielding the pattern portion 130 is applied to the upper surface of the carrier substrate 110.

포토레지스트 노광단계에서는 전극용 캐비티(C2)를 형성하기 위해 포토레지스트(PR)의 일부분이 빛에 노출된다. 즉, 전극용 캐비티(C2)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 포토레지스트(PR)를 노출시킨다. In the photoresist exposure step, a portion of the photoresist (PR) is exposed to light to form the cavity (C2) for the electrode. That is, light (ultraviolet rays) is irradiated with a mask (not shown) provided with a cut hole (not shown) formed in the shape of the electrode cavity (C2), and the photo applied to the light (ultraviolet rays) that passes through the cut hole (not shown) is applied. The resist (PR) is exposed.

포토레지스트 현상단계에서는 빛(자외선)에 노출된 부분이 제거된다. In the photoresist development stage, the parts exposed to light (ultraviolet rays) are removed.

도금단계(도 5(c))에서는 전극용 캐비티(C2)에 배치되는 포스트형 전극(140)이 도금(plating)에 의해 형성된다.In the plating step (FIG. 5(c)), the post-shaped electrode 140 disposed in the electrode cavity C2 is formed by plating.

포토레지스트 제거단계(도 5(d))에서는 남은 포토레지스트(PR)가 모두 제거된다. 본 실시예에 따른 포토레지스트 제거단계(도 5(d))에서는 플라즈마를 이용하여 제거하는 건식방식 또는 유기용매를 이용하여 제거하는 습식 방식이 사용될 수 있다. In the photoresist removal step (FIG. 5(d)), all remaining photoresist (PR) is removed. In the photoresist removal step (FIG. 5(d)) according to this embodiment, a dry method of removal using plasma or a wet method of removal using an organic solvent may be used.

씨드(seed) 에칭단계는 포스트형 전극(140)의 노출된 표면이 에칭된다. 이러한 씨드(seed) 에칭단계에서는 포스트형 전극(140)의 노출된 표면이 에칭되어 포스트형 전극(140)의 노출된 표면에 묻은 이물질이 제거된다. In the seed etching step, the exposed surface of the post-type electrode 140 is etched. In this seed etching step, the exposed surface of the post-type electrode 140 is etched to remove foreign substances on the exposed surface of the post-type electrode 140.

칩 실장단계(S130)에서는 도 5(e)에 도시된 바와 같이 칩용 캐비티(C1)에 반도체 칩(120)이 실장된다. 본 실시예에서 반도체 칩(120)은 광학(CMOS Image Sensor, CIS) 칩으로 이루어진다.In the chip mounting step (S130), the semiconductor chip 120 is mounted in the chip cavity C1 as shown in FIG. 5(e). In this embodiment, the semiconductor chip 120 is made of an optical (CMOS Image Sensor, CIS) chip.

지지층 형성단계(S140)에서는 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)이 형성된다. In the support layer forming step (S140), the support layer 150 shields the pattern portion 130 and the semiconductor chip 120 and has an exposed hole 151 that exposes at least a portion of the post-type electrode 140 and the semiconductor chip 120. ) is formed.

지지층 형성단계(S140)는, 도 6에 자세히 도시된 바와 같이, 패턴부(130)의 상면에 제2 절연막(P2)을 도포하는 제2 절연막용 도포단계(도 6(a))와, 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분을 빛에 노출시키는 제2 절연막용 노광단계(미도시)와, 노출공(151)이 형성되도록 제2 절연막(P2)을 현상(developing)하는 제2 절연막용 현상단계(도 6(b))와, 제2 절연막용 현상단계 후 제2 절연막(P2)을 경화(curing)하는 제2 절연막용 경화단계(미도시)를 포함한다. As shown in detail in FIG. 6, the support layer forming step (S140) includes a second insulating film application step (FIG. 6(a)) of applying a second insulating film (P2) on the upper surface of the pattern portion 130, and exposure An exposure step (not shown) for the second insulating film that exposes a portion of the second insulating film (P2) to light to form the hole 151, and developing the second insulating film (P2) to form the exposed hole 151 ( It includes a developing step for the second insulating film (FIG. 6(b)) of developing, and a curing step (not shown) of the second insulating film for curing the second insulating film (P2) after the developing step for the second insulating film. .

제2 절연막용 도포단계(도 6(a))에서는 제2 절연막(P2)이 패턴부(130)의 상면에 도포된다. 이러한 제2 절연막용 도포단계(도 6(a))에서 상술한 바와 같이 액체 상태의 제2 절연막(P2)이 칩 배치용 댐부(131)에 의해 칩용 캐비티(C1)에 수용됨으로써, 반도체 칩(120)이 제2 절연막(P2)에 충분히 잠겨 반도체 칩(120)의 측벽 부위에 공극(void)이 발생되는 것이 방지된다. In the second insulating film application step (FIG. 6(a)), the second insulating film P2 is applied to the upper surface of the pattern portion 130. As described above in the second insulating film application step (FIG. 6(a)), the second insulating film P2 in a liquid state is accommodated in the chip cavity C1 by the chip placement dam 131, thereby forming a semiconductor chip ( 120 is sufficiently immersed in the second insulating film P2 to prevent voids from forming on the sidewall of the semiconductor chip 120 .

제2 절연막용 도포단계(도 6(a))에서 도포된 제2 절연막(P2)은 수로와 같은 기능을 하는 캐비티(C)를 따라 원활하게 유동됨으로써, 제2 절연막(P2)의 유막은 균일한 평탄도(flatness)를 가질 수 있다. 제2 절연막용 경화단계(미도시)에 의해 경화된 제2 절연막(P2)의 유막은 지지층(150)의 상단부에 해당됨으로써, 결과적으로 지지층(150)의 상단부가 균일한 평탄도(flatness)를 가질 수 있다.The second insulating film (P2) applied in the second insulating film application step (FIG. 6(a)) flows smoothly along the cavity (C), which functions like a water channel, so that the oil film of the second insulating film (P2) is uniform. It can have a certain level of flatness. The oil film of the second insulating film (P2) cured through the curing step (not shown) for the second insulating film corresponds to the upper part of the support layer 150, and as a result, the upper part of the support layer 150 has uniform flatness. You can have it.

제2 절연막용 노광단계에서는 노출공(151)을 형성하기 위해 제2 절연막(P2)의 일부분이 빛(지외선)에 노출된다. In the exposure step for the second insulating film, a portion of the second insulating film P2 is exposed to light (ultraviolet rays) to form the exposure hole 151.

즉, 노출공(151)의 형상으로 형성된 절개공(미도시)이 마련된 마스크(미도시)로 빛(자외선)을 조사하여 절개공(미도시)을 통과한 빛(자외선)에 도포된 제2 절연막(P2)을 노출시킨다. That is, light (ultraviolet rays) is irradiated with a mask (not shown) provided with a cut hole (not shown) formed in the shape of the exposure hole 151, and the second layer is applied to the light (ultraviolet rays) that passes through the cut hole (not shown). The insulating film (P2) is exposed.

제2 절연막용 현상단계(도 6(b))에서는 빛(자외선)에 노출된 부분이 제거된다. In the development step for the second insulating film (FIG. 6(b)), the portion exposed to light (ultraviolet rays) is removed.

제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)이 경화(curing)된다. 이러한 제2 절연막용 경화단계에서는 제2 절연막용 현상단계 후 현상되고 남은 제2 절연막(P2)을 고온으로 열처리하여 경화(curing)시킨다. In the curing step for the second insulating film, the second insulating film P2 remaining after being developed after the developing step for the second insulating film is cured. In this curing step for the second insulating film, the second insulating film P2 that has been developed and remains after the developing step for the second insulating film is heat treated at a high temperature and cured.

상술한 바와 같이 본 실시예의 지지층(150)을 형성하는 제2 절연막(P2)이 패턴부(130)의 상면에 도포됨으로써, 지지층(150)이 패턴부(130)의 상면에 안정적으로 지지되어 지지층(150)의 평탄도(flatness)를 균일하게 한다. 이렇게 균일한 평탄도(flatness)를 가지는 본 실시예의 지지층(150)은 지지층(150)의 상측에 배치되는 재배선층(160)에 굴곡 또는 단선이 발생되는 것을 방지한다. As described above, the second insulating film P2 forming the support layer 150 of this embodiment is applied to the upper surface of the pattern portion 130, so that the support layer 150 is stably supported on the upper surface of the pattern portion 130. The flatness of (150) is made uniform. The support layer 150 of this embodiment, which has such uniform flatness, prevents the redistribution layer 160 disposed on the top of the support layer 150 from being bent or disconnected.

재배선 형성단계(S150)에서는 도 6(c)에 도시된 바와 같이 지지층(150)에 지지되며 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속되는 재배선층(160)이 형성된다. 이러한 재배선 형성단계(S150))에서 재배선 패턴(162)은 포스트형 전극(140)과 반도체 칩(120)에 전기적으로 접속에 전기적으로 접속된다.In the redistribution forming step (S150), as shown in FIG. 6(c), a redistribution layer 160 is formed that is supported on the support layer 150 and electrically connected to the post-type electrode 140 and the semiconductor chip 120. . In this redistribution forming step (S150), the redistribution pattern 162 is electrically connected to the post-type electrode 140 and the semiconductor chip 120.

재배선 형성단계(S150)는, 도 6(c)에 도시된 바와 같이, 지지층에 지지되며 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속하는 재배선 본체층(161)을 형성하는 재배선 본체 형성단계와, 재배선 본체층(161)을 차폐하는 배선 보호층(162)을 형성하는 보호층 형성단계를 포함한다. 배선 보호층(162)은 절연재질로 마련된다.In the redistribution forming step (S150), as shown in FIG. 6(c), a redistribution body layer 161 is formed that is supported on a support layer and electrically connects the post-type electrode 140 and the semiconductor chip 120. It includes a redistribution body forming step and a protective layer forming step of forming a wiring protection layer 162 that shields the redistribution body layer 161. The wiring protection layer 162 is made of an insulating material.

글라스 부착단계(S160)에서는 도 7(a)에 도시된 바와 같이 반도체 칩(120)을 차폐하는 글라스(170)가 재배선층(160)에 부착된다. 이러한 글라스 부착단계(S160)에서 글라스(170)는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 배선 보호층(162)의 상면에 본딩된다.In the glass attachment step (S160), the glass 170 that shields the semiconductor chip 120 is attached to the redistribution layer 160, as shown in FIG. 7(a). In this glass attachment step (S160), the glass 170 is bonded to the upper surface of the wiring protection layer 162 using epoxy or UV epoxy.

백 그라인딩단계(S170)에서는 도 7(b)에 도시된 바와 같이 캐리어 기판(110)이 제거된다. 백 그라인딩단계(S170)에서는, 캐리어 기판(110)이 밑면에서부터 그라인딩된다. 그라인딩은 그라인딩 휠(Grinding Wheel) 또는 연마 CMP(Chemical Mechanical Polishing) 등에 의해 이루어질 수 있다. In the back grinding step (S170), the carrier substrate 110 is removed as shown in FIG. 7(b). In the back grinding step (S170), the carrier substrate 110 is ground from the bottom. Grinding may be performed using a grinding wheel or CMP (Chemical Mechanical Polishing).

단자 형성단계(S180)에서는, 도 7(b)에 도시된 바와 같이, 패턴부(130)에 외부접속단자(181, 182)가 형성된다. 이러한 단자 부착단계에서는 포스트형 전극(140)에 외부접속단자(181, 182)가 부착된다. In the terminal forming step (S180), external connection terminals 181 and 182 are formed in the pattern portion 130, as shown in FIG. 7(b). In this terminal attachment step, external connection terminals 181 and 182 are attached to the post-type electrode 140.

본 실시예에 따른 단자 형성단계(S180)에서 외부접속단자(181, 182)는, BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성될 수 있다. LGA(land grid array) 방식에 의해 랜드(181)가 형성되고(도 2(a) 참조), BGA(ball grid array)에 의해 볼(182)이 형성될 수 있다(도 2(b) 참조). In the terminal forming step (S180) according to this embodiment, the external connection terminals 181 and 182 may be formed using a ball grid array (BGA) or land grid array (LGA) method. The land 181 may be formed using a land grid array (LGA) method (see FIG. 2(a)), and the ball 182 may be formed using a ball grid array (BGA) (see FIG. 2(b)). .

이와 같이 본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 캐리어 기판(110)의 상면에 캐비티(C)를 구비하는 패턴부(130)를 형성하는 패턴 형성단계(S110)와, 캐비티(C)에 배치되는 포스트형 전극(140)을 형성하는 전극 형성단계(S120)와, 캐비티(C)에 반도체 칩(120)을 실장하는 칩 실장단계(S130)와, 패턴부(130)와 반도체 칩(120)을 차폐하되 포스트형 전극(140)과 반도체 칩(120)의 적어도 일부분을 노출시키는 노출공(151)을 구비하는 지지층(150)을 형성하는 지지층 형성단계(S140)와, 포스트형 전극(140)과 반도체 칩(120)을 전기적으로 접속시키는 재배선층(160)을 형성하는 재배선 형성단계(S150)와, 반도체 칩(120)을 차폐하는 글라스(170)를 재배선층(160)에 부착하는 글라스 부착단계(S160)와, 캐리어 기판(110)을 제거하는 백 그라인딩단계(S170)와, 포스트형 전극(140)에 외부접속단자(181, 182)를 부착하는 단자 형성단계(S180)를 구비함으로써, 반도체 칩(120)의 실장 정밀도를 높일 수 있으며 구조 유연성을 확보할 수 있고 조립 공정을 단순화시킬 수 있다.As such, the method of manufacturing a CIS semiconductor package according to this embodiment includes a pattern forming step (S110) of forming a pattern portion 130 having a cavity (C) on the upper surface of the carrier substrate 110, and forming the cavity (C) An electrode forming step (S120) of forming the post-type electrode 140 disposed in, a chip mounting step (S130) of mounting the semiconductor chip 120 in the cavity (C), the pattern portion 130 and the semiconductor chip ( A support layer forming step (S140) of forming a support layer 150 that shields the post-type electrode 120 and has an exposed hole 151 exposing at least a portion of the post-type electrode 140 and the semiconductor chip 120 (S140), and a post-type electrode ( A redistribution forming step (S150) of forming a redistribution layer 160 that electrically connects 140 and the semiconductor chip 120, and attaching a glass 170 that shields the semiconductor chip 120 to the redistribution layer 160. A glass attaching step (S160), a back grinding step (S170) of removing the carrier substrate 110, and a terminal forming step (S180) of attaching the external connection terminals 181 and 182 to the post-shaped electrode 140. By providing this, the mounting precision of the semiconductor chip 120 can be increased, structural flexibility can be secured, and the assembly process can be simplified.

도 8은 본 발명의 제2 실시예에 따른 CIS 반도체 패키지의 제조방법의 보강부재 형성단계가 도시된 도면이다.Figure 8 is a diagram showing the reinforcing member forming step of the CIS semiconductor package manufacturing method according to the second embodiment of the present invention.

이하에서는 본 발명의 제2 실시예를 설명한다. 본 실시예는 제1 실시예와 비교할 때에 보강부재 형성단계가 추가되는 점에서 차이가 있을 뿐, 다른 구성에 있어서는 도 1 내지 도 7의 제1 실시예의 구성과 동일하므로, 이하에서는 보강부재 형성단계에 대해서만 설명한다.Below, a second embodiment of the present invention will be described. Compared to the first embodiment, this embodiment differs only in that a reinforcing member forming step is added, and other configurations are the same as those of the first embodiment of FIGS. 1 to 7, so hereinafter, the reinforcing member forming step is described. It only explains.

본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 재배선 형성단계(S150) 후 글라스 부착단계(S160) 전에 글라스(170)와 반도체 칩(120) 사이의 거리를 조절하기 위해 재배선층(160)의 상면에 보강부재(stiffener, 290)를 배치하는 보강부재 형성단계를 포함한다.The method of manufacturing a CIS semiconductor package according to this embodiment includes forming a redistribution layer 160 to adjust the distance between the glass 170 and the semiconductor chip 120 after the redistribution forming step (S150) and before the glass attaching step (S160). It includes a reinforcing member forming step of arranging a reinforcing member (stiffener, 290) on the upper surface of.

보강부재(290)는 글라스(170)와 반도체 칩(120) 사이의 거리조건에 따라 적절한 두께를 가지도록 형성된다. 이러한 보강부재(290)는 에폭시에 의해 글라스(170)의 하면 및 재배선층(160)의 상면에 부착된다. The reinforcing member 290 is formed to have an appropriate thickness depending on the distance condition between the glass 170 and the semiconductor chip 120. This reinforcing member 290 is attached to the lower surface of the glass 170 and the upper surface of the redistribution layer 160 using epoxy.

이와 같이 본 실시예에 따른 이와 같이 본 실시예에 따른 CIS 반도체 패키지의 제조방법은, 재배선층(160)과 글라스(170)의 사이에 보강부재(stiffener, 290)를 배치하는 보강부재 형성단계를 구비함으로써, 글라스(170)와 반도체 칩(120) 사이의 거리를 조절할 수 있는 이점이 있다.As such, the method of manufacturing a CIS semiconductor package according to this embodiment includes a reinforcing member forming step of disposing a reinforcing member (stiffener, 290) between the redistribution layer 160 and the glass 170. By providing this, there is an advantage that the distance between the glass 170 and the semiconductor chip 120 can be adjusted.

이상 도면을 참조하여 본 실시예에 대해 상세히 설명하였지만 본 실시예의 권리범위가 전술한 도면 및 설명에 국한되지는 않는다.Although this embodiment has been described in detail with reference to the drawings, the scope of this embodiment is not limited to the drawings and description.

이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이다.As such, the present invention is not limited to the described embodiments, and it is obvious to those skilled in the art that various modifications and changes can be made without departing from the spirit and scope of the present invention. Accordingly, such modifications or variations should be considered to fall within the scope of the claims of the present invention.

110: 캐리어 기판 120: 반도체 칩
130: 패턴부 131: 댐부
140: 포스트형 전극 150: 지지층
160: 재배선층 C: 캐비티110: carrier substrate 120: semiconductor chip
130: Pattern part 131: Dam part
140: Post-type electrode 150: Support layer
160: Redistribution layer C: Cavity

Claims (12)

캐리어 기판의 상면에 캐비티(cavity)를 구비하는 패턴부를 형성하는 패턴 형성단계;
상기 캐비티에 배치되는 포스트형 전극을 형성하는 전극 형성단계;
상기 캐비티에 반도체 칩을 실장하는 칩 실장단계;
상기 패턴부와 상기 반도체 칩을 차폐하되 상기 포스트형 전극과 상기 반도체 칩의 적어도 일부분을 노출시키는 노출공을 구비하는 지지층을 형성하는 지지층 형성단계;
상기 포스트형 전극과 상기 반도체 칩을 전기적으로 접속시키는 재배선층(RDL, Redistribution layer)을 형성하는 재배선 형성단계;
상기 반도체 칩을 차폐하는 글라스와 상기 반도체 칩 사이의 거리를 조절하기 위해 상기 재배선층의 상면에 보강부재(stiffener)를 배치하는 보강부재 형성단계;
상기 글라스를 상기 보강부재에 부착하는 글라스 부착단계;
상기 캐리어 기판을 제거하는 백 그라인딩단계; 및
상기 포스트형 전극에 외부접속단자를 부착하는 단자 형성단계를 포함하며,
상기 백 그라인딩단계에서는 상기 캐리어 기판이 절삭되어 상기 포스트형 전극의 하단부가 외부로 노출되고,
상기 단자 형성단계에서 상기 외부접속단자는 BGA(ball grid array) 또는 LGA(land grid array) 방식에 의해 형성되며,
상기 보강부재는 에폭시에 의해 상기 글라스의 하면 및 상기 재배선층의 상면에 부착되는 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.A pattern forming step of forming a pattern portion having a cavity on the upper surface of the carrier substrate;
An electrode forming step of forming a post-shaped electrode disposed in the cavity;
A chip mounting step of mounting a semiconductor chip in the cavity;
A support layer forming step of forming a support layer that shields the pattern portion and the semiconductor chip and has an exposed hole exposing the post-type electrode and at least a portion of the semiconductor chip;
A redistribution forming step of forming a redistribution layer (RDL) that electrically connects the post-type electrode and the semiconductor chip;
A reinforcing member forming step of disposing a stiffener on the upper surface of the redistribution layer to adjust the distance between the glass shielding the semiconductor chip and the semiconductor chip;
A glass attachment step of attaching the glass to the reinforcing member;
A back grinding step of removing the carrier substrate; and
It includes a terminal forming step of attaching an external connection terminal to the post-type electrode,
In the back grinding step, the carrier substrate is cut to expose the lower end of the post-shaped electrode to the outside,
In the terminal forming step, the external connection terminal is formed by a BGA (ball grid array) or LGA (land grid array) method,
A method of manufacturing a CIS semiconductor package, wherein the reinforcing member is attached to the lower surface of the glass and the upper surface of the redistribution layer with epoxy. 삭제delete 삭제delete 제1항에 있어서,
상기 글라스 부착단계에서 상기 글라스는 에폭시(epoxy) 또는 자외선 에폭시(UV epoxy)에 의해 부착되는 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.According to paragraph 1,
A method of manufacturing a CIS semiconductor package, characterized in that in the glass attachment step, the glass is attached by epoxy or UV epoxy. 삭제delete 제1항에 있어서,
상기 패턴 형성단계는,
상기 캐리어 기판의 상면에 제1 절연막을 도포하는 제1 절연막용 도포단계;
상기 캐비티를 형성하기 위해 상기 제1 절연막의 일부분을 빛에 노출시키는 제1 절연막용 노광단계; 및
상기 캐비티가 형성되도록 상기 제1 절연막을 현상(developing)하는 제1 절연막용 현상단계를 포함하는 CIS 반도체 패키지의 제조방법.According to paragraph 1,
The pattern forming step is,
A first insulating film application step of applying a first insulating film to the upper surface of the carrier substrate;
an exposure step for the first insulating film of exposing a portion of the first insulating film to light to form the cavity; and
A method of manufacturing a CIS semiconductor package comprising a developing step for a first insulating film of developing the first insulating film to form the cavity. 제6항에 있어서,
상기 패턴 형성단계는,
싱기 제1 절연막용 현상단계 후 상기 제1 절연막을 경화(curing)하는 제1 절연막용 경화단계를 포함하는 CIS 반도체 패키지의 제조방법.According to clause 6,
The pattern forming step is,
A method of manufacturing a CIS semiconductor package comprising a curing step for a first insulating film of curing the first insulating film after a developing step for the first insulating film. 제1항에 있어서,
상기 전극 형성단계는,
상기 캐리어 기판의 상면에 상기 패턴부를 차폐하는 포토레지스트를 도포하는 포토레지스트 도포단계;
상기 캐비티를 형성하기 위해 상기 포토레지스트의 일부분을 빛에 노출시키는 포토레지스트 노광단계;
상기 캐비티가 형성되도록 상기 포토레지스트를 현상(developing)하는 포토레지스트 현상단계;
상기 캐비티에 배치되는 상기 포스트형 전극을 도금(plating)을 이용하여 형성하는 도금단계; 및
상기 포토레지스트를 제거하는 포토레지스트 제거단계를 포함하는 CIS 반도체 패키지의 제조방법.According to paragraph 1,
The electrode forming step is,
A photoresist application step of applying a photoresist for shielding the pattern portion on the upper surface of the carrier substrate;
A photoresist exposure step of exposing a portion of the photoresist to light to form the cavity;
A photoresist developing step of developing the photoresist to form the cavity;
A plating step of forming the post-type electrode disposed in the cavity using plating; and
A method of manufacturing a CIS semiconductor package including a photoresist removal step of removing the photoresist. 제8항에 있어서,
상기 전극 형성단계는,
상기 포스트형 전극의 노출된 표면을 에칭하는 씨드(seed) 에칭단계를 더 포함하는 CIS 반도체 패키지의 제조방법.According to clause 8,
The electrode forming step is,
A method of manufacturing a CIS semiconductor package further comprising a seed etching step of etching the exposed surface of the post-type electrode. 제1항에 있어서,
상기 지지층 형성단계는,
상기 패턴부의 상면에 제2 절연막을 도포하는 제2 절연막용 도포단계;
상기 노출공을 형성하기 위해 상기 제2 절연막의 일부분을 빛에 노출시키는 제2 절연막용 노광단계; 및
상기 노출공이 형성되도록 상기 제2 절연막을 현상(developing)하는 제2 절연막용 현상단계를 포함하는 CIS 반도체 패키지의 제조방법.According to paragraph 1,
The support layer forming step is,
A second insulating film application step of applying a second insulating film to the upper surface of the pattern portion;
an exposure step for the second insulating film of exposing a portion of the second insulating film to light to form the exposure hole; and
A method of manufacturing a CIS semiconductor package comprising a developing step for a second insulating film of developing the second insulating film to form the exposed hole. 제10항에 있어서,
상기 지지층 형성단계는,
상기 제2 절연막용 현상단계 후 상기 제2 절연막을 경화(curing)하는 제2 절연막용 경화단계를 포함하는 CIS 반도체 패키지의 제조방법.According to clause 10,
The support layer forming step is,
A method of manufacturing a CIS semiconductor package comprising a curing step for a second insulating film of curing the second insulating film after the developing step for the second insulating film. 제1항에 있어서,
상기 반도체 칩은 광학(CMOS Image Sensor, CIS) 칩인 것을 특징으로 하는 CIS 반도체 패키지의 제조방법.According to paragraph 1,
A method of manufacturing a CIS semiconductor package, characterized in that the semiconductor chip is an optical (CMOS Image Sensor, CIS) chip.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133388A (en) 2014-01-10 2015-07-23 新光電気工業株式会社 Semiconductor device, and method of manufacturing the same
KR102364314B1 (en) 2020-09-02 2022-02-18 주식회사 에스에프에이반도체 method for manufacturing semiconductor package for receiving and emitting light

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102001416B1 (en) * 2012-09-24 2019-07-18 삼성전자주식회사 Semiconductor package and method of manufacturing the same
KR101474189B1 (en) 2014-01-08 2014-12-17 에스티에스반도체통신 주식회사 Integrated circuit package
KR101705331B1 (en) * 2015-06-09 2017-02-22 주식회사 에스에프에이반도체 Smiconductor package and method for manufacturing wafer level package and method thereof
KR101694932B1 (en) * 2015-06-09 2017-01-23 주식회사 에스에프에이반도체 Smiconductor package and method for manufacturing wafer level package and method thereof
KR102318329B1 (en) * 2019-11-20 2021-10-28 주식회사 에스에프에이반도체 manufacturing method of a semiconductor package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015133388A (en) 2014-01-10 2015-07-23 新光電気工業株式会社 Semiconductor device, and method of manufacturing the same
KR102364314B1 (en) 2020-09-02 2022-02-18 주식회사 에스에프에이반도체 method for manufacturing semiconductor package for receiving and emitting light

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