KR20210060959A - 고속 버스트 데이터 패킷 처리가 가능한 순방향 오류 정정 기반 송수신 장치 및 방법 - Google Patents

고속 버스트 데이터 패킷 처리가 가능한 순방향 오류 정정 기반 송수신 장치 및 방법 Download PDF

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Abstract

고속 버스트 데이터 패킷 처리가 가능한 순방향 오류 정정 기반 송수신 장치 및 방법이 개시된다. 데이터 송신 장치는 N 비트 단위의 블록을 따라 입력된 입력 데이터를 N 비트 보다 큰 M 비트 단위의 블록으로 부호화 하는 N/M 부호화부; 상기 부호화된 입력 데이터에 포함된 이더넷 데이터를 스크램블링 하는 스크램블러; 상기 N 비트 단위의 블록을 따라 스크램블링 된 이더넷 데이터를 정렬하는 FEC 부호화 매핑부; 상기 정렬된 이더넷 데이터에 기초하여 N 비트 단위의 블록을 따라 정렬된 패리티 비트를 생성하는 FEC 부호화부; 상기 스크램블링 된 이더넷 데이터 및 상기 생성된 패리티 비트를 M 비트 단위의 블록을 따라 정렬하는 FEC 부호화 디매핑부; 및 상기 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 PON 네트워크로 출력하는 PON 송신부를 포함하고, 상기 FEC 부호화 매핑부는 순방향 오류 정정 기능을 위하여 상기 이더넷 데이터에 제로 패딩 방식의 데이터를 삽입하는 제로 패딩 삽입부를 포함하고, 상기 FEC 부호화 디매핑부는 상기 제로 패딩 삽입부를 통해 상기 이더넷 데이터에 삽입된 제로 패딩 방식의 데이터를 제거하는 제로 패딩 제거부를 포함할 수 있다.

Description

고속 버스트 데이터 패킷 처리가 가능한 순방향 오류 정정 기반 송수신 장치 및 방법{FORWARD ERROR CORRECTION BASED TRANSCEIVER AND METHOD CAPABLE OF FAST BURST DATA PACKET PROCESSING}
본 발명은 비 연속적인 버스트 데이터를 전송하는 과정에서 발생할 수 있는 오류를 정정하는 순방향 오류 정정 기능(Forward Error Correction, FEC)을 지원하는 광송수신 장치 및 방법에 관한 것이다.
일반적으로 PON(Passive Optical Network)은 P2MP (point-to-multipoint) 방식으로 동작하는 수동형 광액세스 네트워크의 하나이다. 그 중에서 이더넷 수동형 광 가입자 네트워크(Ethernet Passive Optical Network, EPON)는 광대역 비동기식 수동형 광액세스 네트워크에서 이더넷 프레임 구조를 사용하여 통신하는 광 가입자 네트워크이다. EPON의 구조는 하나의 광 선로 단말(Optical Line Terminal, OLT)에 하나 이상의 광 네트워크 유닛(Optical Network Unit, ONU)이 연결되는 1:N 구조이다.
IEEE 802.3 작업 그룹에서 2009 년에 표준화된 10G-EPON 기술은 기가(Giga) 인터넷 서비스 제공 기술이며, 최근 가입자 당 10-Gb/s 이상의 최대 대역폭을 제공할 수 있는 새로운 PON 기술이 표준화되었다. 또한 ITU-T Q2 SG15 작업 그룹도 파장 당 25-Gb/s의 대역폭을 지원함에 따라, 차세대 PON은 채널 당 25-Gb/s의 전송 속도를 처리할 수 있는 PON MAC/PHY 기술을 요구한다.
EPON과는 다른 동기식 네트워크를 제공하고 있는 GPON의 경우, 대표적인 동기식 수동형 광네트워크 방식으로 기가비트 수동형 광가입자 네트워크(GPON, Gigabit-capable Passive Optical Network)로 IEEE ITU-T G.984 표준에 정의되어 있다. 성능은 최대 Down 2.5Gbps, Up 1.25Gbps로 비대칭이며, GPON의 차세대 기술은 XG-PON (ITU-T G.987 표준) 이란 이름을 사용하고 있다.
본 발명은 10G~400Gbps급 수준의 전송 속도에서, FEC를 이용하여 패킷 데이터의 오류를 정정할 수 있는 데이터 송신 장치 및 데이터 수신 장치를 제공하여, 광 액세스망의 광역화 및 전송 거리 확보에 그 목적이 있다.
본 발명의 일실시예에 따른 데이터 송신 장치는 N 비트 단위의 블록을 따라 입력된 입력 데이터를 N 비트 보다 큰 M 비트 단위의 블록으로 부호화 하는 N/M 부호화부; 상기 부호화된 입력 데이터에 포함된 이더넷 데이터를 스크램블링 하는 스크램블러; 상기 N 비트 단위의 블록을 따라 스크램블링 된 이더넷 데이터를 정렬하는 FEC 부호화 매핑부; 상기 정렬된 이더넷 데이터에 기초하여 N 비트 단위의 블록을 따라 정렬된 패리티 비트를 생성하는 FEC 부호화부; 상기 스크램블링 된 이더넷 데이터 및 상기 생성된 패리티 비트를 M 비트 단위의 블록을 따라 정렬하는 FEC 부호화 디매핑부; 및 상기 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 PON 네트워크로 출력하는 PON 송신부를 포함하고, 상기 FEC 부호화 매핑부는 순방향 오류 정정 기능을 위하여 상기 이더넷 데이터에 제로 패딩 방식의 데이터를 삽입하는 제로 패딩 삽입부를 포함하고, 상기 FEC 부호화 디매핑부는 상기 제로 패딩 삽입부를 통해 상기 이더넷 데이터에 삽입된 제로 패딩 방식의 데이터를 제거하는 제로 패딩 제거부를 포함할 수 있다.
본 발명은 수십~수백 기가급의 광대역 동기식/비동기식 수동형 광액세스 망을 위한 순방향 오류 정정 기능을 포함한 데이터 송수신 장치에 관한 것으로, 고속 데이터 처리에 적합함과 동시에 현재 산업표준에 부합하는 효율적인 순방향 오류 정정 기능을 제공함으로써 광액세스 망의 광역화 및 전송 거리 확보에 기여할 수 있다.
또한 본 발명은 한 개의 레인을 여러 개로 확장 운영할 수 있는 탄력적인 구조 채택을 통해 구현이 간단하고 다중 파장을 사용하는 NG-EPON과 XG-PON에 효과적으로 대응할 수 있다.
도 1은 본 발명의 일실시예에 따른 PON 기반 MAC 프레임 FEC 데이터 송수신 처리 구성도를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 PON 기반 FEC 부호화 주요 처리 구성도를 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 PON 기반 FEC 복호화 처리 구성도를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 EPON 시스템에서의 FEC 부호화 매핑부에서의 단축화 부호 처리 방안과 비트 정렬의 예를 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 EPON 시스템에서의 FEC 복호화 매칭부에서의 단축화 부호 처리 방안과 비트 정렬의 예를 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 FEC 부호화/복호화 매핑부/디매핑부에서의 EPON/GPON 비트 정렬 방안을 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 FEC를 포함한 EPON MAC 전송 프레임의 구성을 도시한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 PON 기반 MAC 프레임 FEC 데이터 송수신 처리 구성도를 도시한 도면이다.
광대역 망의 고속 프레임을 처리하기 위해서는 현재 PON 네트워크에서 사용되고 있는 64/66비트 단위의 블록을 다수개의 레인을 이용하여 전송하는 도 1과 같은 데이터 송수신 장치가 필요하다.
도 1은 일실시예에 따른 데이터 송신 장치(100) 및 데이터 수신 장치(110)의 구조를 설명하기 위한 도면이다. 수동형 광 가입자 네트워크(Passive Optical Network, 이하 PON)의 광 선로 단말(Optical Line Terminal, 이하 OLT) 또는 광 네트워크 유닛(Optical Network Unit, ONU)은 도 1과 같이 일실시예에 따른 데이터 송신 장치(100) 및 데이터 수신 장치(110)를 포함할 수 있다. 이하에서는 EPON 기준으로 데이터 송신 장치(100) 및 데이터 수신 장치(110)의 동작을 설명하지만, 본 발명은 EPON에 제한되지 않는다. 예를 들어, 일실시예에 따른 데이터 송신 장치(100) 및 데이터 수신 장치(110)는 GPON(Gigabit-capable Passive Optical Network)의 데이터를 송 수신할 수 있다.
OLT 또는 ONU는 데이터 송신 장치(100)를 이용하여 EPON MAC(Media Access Control) 프레임을 송신할 수 있다. OLT 또는 ONU는 데이터 수신 장치(110)를 이용하여 EPON MAC 프레임을 수신할 수 있다. 데이터 송신 장치(100) 및 데이터 수신 장치(110)은 복수의 레인을 이용한 복수의 EPON MAC 프레임의 송수신을 지원할 수 있다. 특히, 데이터 송신 장치(100) 및 데이터 수신 장치(110)는 한 개의 레인에서 수행되는 동작을 여러 개의 레인으로 확장하여 운영할 수 있는 탄력적인 구조를 가질 수 있다. 데이터 송신 장치(100) 및 데이터 수신 장치(110)가 복수의 레인을 이용하는 특징은 이후 설명한다.
도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 N 비트 단위의 블록을 따라 입력된 입력 데이터를, N 비트 보다 큰 M 비트 단위의 블록을 따라 부호화 하는 N/M 부호화부(101)를 포함할 수 있다. N/M 부호화부(101)에 입력되는 입력 데이터는 EPON MAC 프레임일 수 있다. 일례로, 입력되는 EPON MAC 프레임의 길이는 64 비트, 128 비트 또는 256 비트일 수 있다. 도 1을 참고하면, N/M 부호화부(101)는 복수의 레인들을 통해 복수의 EPON MAC 프레임들을 동시에 수신할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 부호화된 입력 데이터에 포함된 이더넷 데이터를 스크램블링하는 스크램블러(102)를 포함할 수 있다. M 비트 단위의 블록을 따라 부호화된 이더넷 데이터는 이더넷 데이터의 동기화와 관련된 정보가 표시된 동기화 헤더(sync_header)를 포함할 수 있다. 예를 들어, 이더넷 데이터가 66비트 단위의 블록을 따라 정렬된 경우, 66비트 중에서 하위 2 비트가 동기화 헤더로 사용될 수 있다. 이더넷 데이터의 동기화 헤더는 스크램블러(102)에서 변경되지 않고, 원래의 데이터를 유지할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 N 비트 단위의 블록을 따라 스크램블링된 이더넷 데이터를 정렬하는 FEC 부호화 매핑부(103)를 포함할 수 있다. 도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 정렬된 이더넷 데이터에 기초하여, N 비트 단위의 블록을 따라 정렬된 패리티 비트를 생성하는 FEC 부호화부(104)를 포함할 수 있다.
FEC 부호화부(104)는 RS (255, 223) FEC 방식을 이용하여 패리티 비트를 생성할 수 있다. 이 경우, FEC 부호화부(104)가 RS (255, 223) FEC 방식을 수행하기 위해 필요한 사항을 고려하여, FEC 부호화 매핑부(103)는 스크램블링된 이더넷 데이터를 정렬할 수 있다. 예를 들어, FEC 부호화 매핑부(103)는 스크램블링된 이더넷 데이터를 223 바이트로 비트 정렬할 수 있다. 66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 8비트 단위로 나누고 각 단위별로 전송하는데 EPON의 경우에는 LSB(Least Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력하고, GPON의 경우에는 MSB(Most Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력한다. 또한, FEC 부호화 매핑부(103)는 본 발명의 핵심인 버스트 데이터 패킷에 대한 단축화 부호(Shortened Code) 처리방법이 포함된다. 66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 8비트 단위로 나누고 각 단위별로 전송하는데 EPON의 경우에는 LSB(Least Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력하고, GPON의 경우에는 MSB(Most Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력한다. FEC 부호화부(104)는 223 바이트로 정렬된 이더넷 데이터로부터, 32 바이트의 패리티 비트를 생성할 수 있다. 따라서, FEC 부호화부(104)는 223 바이트로 정렬된 이더넷 데이터 및 32 바이트의 패리티 비트를 포함하는 총 255 바이트의 데이터를 출력할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 스크램블링된 이더넷 데이터 및 패리티 비트를 M 비트 단위의 블록을 따라 정렬하는 FEC 부호화 디매핑부(105)를 포함할 수 있다. FEC 부호화부(104)가 RS (255, 223) FEC 방식을 이용하여 총 255 바이트의 데이터를 출력하는 경우, FEC 부호화 디매핑부(105)는 (i) 스크램블러(102)에서 출력된 66 비트 단위의 27개 블록으로 구분된 이더넷 데이터 및 (ii) FEC 부호화부(104)에서 생성된 4개 블록으로 구분된 패리티 비트를 수신할 수 있다. FEC 부호화 디매핑부(105)는 총 31개 블록의 이더넷 데이터 및 패리티 비트를 66 비트 단위의 블록을 따라 정렬할 수 있다. 이 때, FEC 부호화 매핑부(103)에서 버스트 데이터 패킷에 대한 단축화 부호(Shortened Code) 처리가 되어 있는 경우, 해당 내용을 반영하여 입력 데이터를 초기 상태로 되돌리는 기능을 가질 수 있다. 물론 신규 생성된 패리티는 초기 상태의 데이터에 연접하여 송신할 수 있다.
FEC 부호화 디매핑부(105)는 패리티 비트에 대응하는 블록에, 패리티 비트의 영역을 표시하는 동기화 헤더를 결합하여 전송할 수 있다. 패리티 비트의 영역을 표시하는 동기화 헤더는 패리티의 순서대로 '00', '11', '11' 및 '00' 값이 할당될 수 있다. 즉, 패리티 비트에 대응하는 동기화 헤더는 이더넷 데이터에 대응하는 동기화 데이터와 중복되지 않는 값으로써 패리티 비트의 순서를 표시하는 값으로 결정될 수 있다. 따라서, FEC 부호화 디매핑부(105)가 출력하는 M 비트 단위의 블록들은 패리티 비트 또는 이더넷 데이터들 각각에 대응하는 동기화 헤더를 포함할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 송신 장치(100)는 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 PON네트워크로 출력하는 PON 송신부(106)를 포함할 수 있다. 복수의 레인이 사용되는 경우, PON 송신부(106)는 이더넷 데이터 및 패리티 비트를 대응하는 레인 또는 PON 전송 채널을 통하여 출력할 수 있다. PON 송신부(106)는 병렬 데이터에서 직렬 데이터로의 처리를 수행할 수 있다(parallel to serial). 즉, PON 송신부(106) 이전에서, 이더넷 데이터 및 패리티 비트는 병렬 64 비트 또는 128 비트 단위로 처리될 수 있다. PON 송신부(106)는 FEC 부호화 디매핑부(105)의 66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 8비트 단위로 나누고 각 단위별로 전송하는데 EPON의 경우에는 LSB(Least Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력하고, GPON의 경우에는 MSB(Most Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력한다. 변환된 직렬 데이터가 출력되는 레인 또는 PON 전송 채널의 전송 폭은, 예를 들어, 2.5Gbps, 10Gbps 또는 25Gbps일 수 있다. 이더넷 데이터 수신 장치(110)는 추출된 동기화 헤더를 이용하여, 데이터 및 패리티 영역을 표시할 수 있다.
PON 송신부(106)가 출력한 이더넷 데이터 및 패리티 비트는 PON 전송 채널을 따라 데이터 수신 장치(110)로 전송될 수 있다. 도 1을 참고하면, 일실시예에 따른 데이터 수신 장치(110)는 수신된 이더넷 데이터 및 패리티 비트를 정렬하는 PON 수신부(111)를 포함할 수 있다. PON 수신부(111)는 직렬 데이터에서 병렬 데이터로의 처리를 수행할 수 있다. PON 수신부(111)는 FEC용 동기화 헤더(sync_header)를 추출할 수 있다. 추출된 동기화 헤더는 64 비트에 대한 블록 정렬, 데이터 및 패리티 영역의 표시에 활용될 수 있다.
PON 송신부(106)에서 출력된 이더넷 데이터 및 패리티 비트는 M 비트 단위의 블록을 따라 정렬된 데이터일 수 있다. 도 1을 참고하면, 일실시예에 따른 이더넷 데이터 수신 장치(110)는 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를, M 비트 보다 작은 N 비트 단위의 블록을 따라 정렬하는 FEC 복호화 매핑부(112)를 포함할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 수신 장치(110)는 N 비트 단위의 블록을 따라 정렬된 패리티 비트에 기초하여, N 비트 단위의 블록을 따라 정렬된 이더넷 데이터를 변경하는 FEC 복호화부(113)를 포함할 수 있다. 즉, FEC 복호화부(113)는 패리티 비트에 기초하여 이더넷 데이터에 포함된 오류를 정정할 수 있다.
FEC 복호화부(113)는 RS(255, 223) FEC 방식을 이용하여 오류를 정정할 수 있다. 이 경우, FEC 복호화부(113)가 RS(255, 223) FEC 방식을 수행하기 위해 필요한 사항을 고려하여, FEC 복호화 매핑부(112)는 이더넷 데이터 및 패리티 비트를 정렬할 수 있다. 예를 들어, FEC 복호화 매핑부(112)는 255 바이트의 데이터로 비트 정렬을 수행할 수 있다. FEC 복호화부(113)는 입력된 255 바이트에 대한 오류 정정을 수행할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 수신 장치(110)는 FEC 복호화부(113)에 의해 변경된 이더넷 데이터, 즉, 오류 정정이 완료된 데이터를 M 비트 단위의 블록을 따라 정렬하는 FEC 복호화 디매핑부(114)를 포함할 수 있다. FEC 복호화 디매핑부(114)는 디스크램블러(115)에 의해 디스크램블링이 가능한 이더넷 데이터를 생성할 수 있다.
도 1을 참고하면, 일실시예에 따른 데이터 수신 장치(110)는 FEC 복호화 디매핑부(114)가 정렬한 데이터, 즉, M 비트 단위의 블록을 따라 정렬된 이더넷 데이터를 디스크램블링하는 디스크램블러(115)를 포함할 수 있다. 또한, 일실시예에 따른 이더넷 데이터 수신 장치(110)는 디스크램블러(115)에 의해 디스크램블링된 이더넷 데이터를 N 비트 단위의 블록을 따라 복호화하는 N/M 복호화부(116)를 포함할 수 있다. 디스크램블러(115) 및 N/M 복호화부(116)는 N/M 부호화부(101)에 입력된 데이터, 즉, EPON MAC 프레임을 복원할 수 있다.
이하에서는 데이터 송신 장치(100) 및 데이터 수신 장치(110)가 64 비트 단위로 입력되는 EPON MAC 프레임을 처리하는 것으로 가정하고 각 장치의 동작을 상세히 설명한다. 하지만 데이터 송신 장치(100) 및 데이터 수신 장치(110)는 64 비트 단위가 아닌 다른 단위의 EPON MAC 프레임도 처리할 수 있다. 이더넷 데이터 송신 장치(100) 및 이더넷 데이터 수신 장치(110)가 64 비트 단위로 입력되는 EPON MAC 프레임을 처리하는 경우, N=64이고, M=66 일 수 있다.
도 2는 본 발명의 일실시예에 따른 PON 기반 FEC 부호화 주요 처리 구성도를 도시한 도면이다.
도 2은 일실시예에 따른 이더넷 데이터를 송신하는 데이터 송신 장치(100)에 포함된 FEC 부호화부(103)가 패리티를 계산하여 이더넷 데이터의 오류 정정을 목적으로 이더넷 데이터에 연접하여 전송하는 동작을 설명하기 위한 도면이다. FEC 부호화부(103)의 동작이 한 개의 레인을 기준으로 설명되지만, FEC 부호화부(103)는 복수의 레인의 이더넷 데이터에 포함된 오류를 동시에 정정할 수 있다.
1 개의 코드워드는 31개의 클락을 기준으로 처리될 수 있다. FEC 부호화부(103)는 64 비트 단위의 블록으로 정렬된 32개의 블록을 수신하여, 32개의 클락을 이용하여 패리티를 계산해야 한다. 이 경우, FEC 부호화부(103)는 오류를 정정하는데 필요한 클락을 고려하여, 이더넷 데이터를 저장하는 메모리를 포함할 수 있다.
본 발명의 주 목적인 버스트 데이터 처리를 위하여 단축화 부호 길이 측정 및 제로 패딩 삽입부(200)와 단축화 부호 제로 패딩 제거부(260)가 추가될 수 있다, 이 기능들은 메모리를 사용하거나, 레지스터를 사용하여 구현이 가능하고, 제로 패딩 삽입과 제거에 대한 설명은 도4와 도5의 내용을 참고한다.
도 3은 본 발명의 일실시예에 따른 PON 기반 FEC 복호화 처리 구성도를 도시한 도면이다.
도 3은 일실시예에 따른 이더넷 데이터를 수신하는 데이터 수신 장치(110)에 포함된 FEC 복호화부(113)가 패리티 비트를 이용하여 이더넷 데이터의 오류 정정을 수행하는 동작을 설명하기 위한 도면이다. FEC 복호화부(113)의 동작이 한 개의 레인을 기준으로 설명되지만, FEC 복호화부(113)는 복수의 레인의 이더넷 데이터에 포함된 오류를 동시에 정정할 수 있다.
1 개의 코드워드는 31개의 클락을 기준으로 처리될 수 있다. FEC 복호화부(113)는 64 비트 단위의 블록으로 정렬된 32개의 블록을 수신하므로, 32개의 클락을 이용하여 오류를 정정해야 한다. 하지만, FEC 복호화부(113)는 오류를 정정하기 위하여 32개의 클락 이상을 사용할 수 있다. 이 경우, FEC 복호화부(113)는 오류를 정정하는데 필요한 클락을 고려하여, 이더넷 데이터를 저장하는 메모리를 포함할 수 있다.
도 3을 참고하면, FEC 복호화부(113)는 리드 솔로만 FEC 방식을 이용하여 이더넷 데이터의 오류를 정정하는 주요 함수 풀이부 및 오류 수정부를 포함할 수 있다. 오류 수정부는 오류 정정 위치를 탐색하고 오류 값을 수정할 수 있다. 오류 수정부는 Chien Search & Forney 알고리즘을 활용할 수 있다. 주요 함수 풀이부 및 오류 수정부가 32개 클락 이상을 사용하므로, 복수의 주요 함수 풀이부 및 복수의 오류 수정부가 병렬로 구성될 수 있다. 도 3을 참고하면, FEC 복호화부(113)는 주요 함수 풀이부 1,2(350) 각각에 연결된 오류 수정부 1,2(360)을 포함할 수 있다.
FEC 복호화부(113)는 주요 함수 풀이부 및 오류 수정부에서 사용되는 클락 및 FEC 복호화부(113)가 이더넷 데이터를 입력/출력하는데 사용되는 클락 간의 차이를 고려하여, 서로 다른 클락을 사용하는 데이터를 실시간 변경할 수 있는 제1 클락 변경 메모리(310) 및 제2 클락 변경 메모리(380)를 포함할 수 있다. 제1 클락 변경 메모리(310) 및 제2 클락 변경 메모리(380)는 선입 선출(FIFO, First In First Out) 방식으로 이더넷 데이터를 저장할 수 있다. RS(255, 223) FEC 방식은 31개 클락에 기초하여 이더넷 데이터를 처리할 수 있다. 다만, FEC 복호화부(113)는 오류를 수정하기 위하여 최소 32개 클락을 이용해야 한다. 따라서, 제1 클락 변경 메모리(310)는 31개 클락을 이용하는 데이터를 32개 클락을 이용하는 데이터로 변경하는데 이용되고, 제2 클락 변경 메모리(380)는 32개 클락을 이용하는 데이터를 31개 클락을 이용하는 데이터로 변경할 수 있다.
FEC 신드롬 계산부(340)는 도 1의 FEC부호화부(104)에서 계산된 신드롬의 이상 여부를 판단할 수 있다. 오류가 이더넷 데이터를 송수신 하는 도중에 발생되지 않은 경우, FEC 신드롬 계산부(340)는 '0'을 출력할 수 있다. 오류가 발생된 경우, 즉, 이더넷 데이터에 에러가 포함된 경우, FEC 신드롬 계산부(340)는 '0'이 아닌 신드롬 값을 출력할 수 있다.
오류가 발생된 경우, 주요함수 풀이부 1,2(350)는 출력된 신드롬 값에서, 오류 위치 정보 및 오류 값 정보를 추출할 수 있다. 오류 수정부 1,2(360)는 추출된 오류 위치 정보 및 오류 값 정보를 이용하여, 이더넷 데이터에 포함된 오류를 정정할 수 있다. 보다 구체적으로, 오류 수정부 1,2(360)에서 출력된 정확한 오류 위치 및 오류 값 정보는 지연 메모리(330)에 저장된 이더넷 데이터의 위상에 따라 정렬될 수 있다. 지연 메모리(330)는 신드롬 계산부터 오류 정정 블록까지의 처리 과정이 진행되는 동안, 이더넷 데이터를 저장할 수 있다. 즉, 이더넷 데이터의 오류가 정정되기 이전에, 지연 메모리(330)는 이더넷 데이터를 잠시 대기시키는데 사용될 수 있다. 정렬된 오류 위치 및 오류 값 정보는 Exclusive OR 연산에 기초하여 오류를 정정하는데 이용될 수 있다. 지연메모리(330)에는 단축화 부호길이 측정 및 제로 패딩부(300)에서 계산된 단축화 부호길이를 들어오는 데이터와 동기화하여 전송할 수 있다.
본 발명의 주 목적인 버스트 데이터 처리를 위하여 단축화 부호 길이 측정 및 제로 패딩 삽입부(300)와 단축화 부호 제로 패딩 제거부(390)이 추가될 수 있다, 이 기능들은 메모리를 사용하거나, 레지스터를 사용하여 구현이 가능하고, 제로 패딩과 제거에 대한 설명은 도4와 도5의 내용을 참고한다.
그 결과, 송수신 간 전송장치에서 추가된 에러(오류)가 정정된 이더넷 데이터가 출력될 수 있다. 단, RS(255,223) FEC 방식의 특성 상, 오류 정정 기능은 최대 16 바이트 크기의 오류를 정정하는데 이용될 수 있다.
도 4는 본 발명의 일실시예에 따른 EPON 시스템에서의 FEC 부호화 매핑부에서의 단축화 부호 처리 방안과 비트 정렬의 예를 도시한 도면이다.
도 4를 참고하면, 본 발명의 주요 목적인 버스트 데이터 처리방법에 대한 내용이 포함되어 있다. 입력된 이더넷 패킷(410)은 순방향 오류정정 기능을 수행하기 위해서 우선 총 27개의 입력 데이터 구간에 맞추기 위해 부족한 개수만큼 클락을 늘려 각 클럭당 66비트의 데이터 블록을 삽입한다. 삽입되는 데이터는 모두 '0'값을 갖는 '0'패딩 방식을 이용한다. 동기화 헤더 중 어느 한 비트가 제거되므로, 66 비트 단위의 블록들 각각의 길이는 66 비트에서 65 비트로 줄어들 수 있다. 도 4를 참고하면, 데이터 송신 장치(100)가 동기화 헤더 중 어느 한 비트를 제거하여 생성된 이더넷 데이터(420)가 도시된다. 도 4를 참고하면, 이더넷 데이터(420)의 블록 1 내지 27의 길이는 65 비트일 수 있다.
데이터 송신 장치(100)는 N 비트 단위의 블록을 따라 정렬된 이더넷 데이터(430)를 생성하기 위하여, 동기화 헤더의 적어도 한 비트가 제거된 이더넷 데이터(420)에 미리 설정된 비트열을 결합할 수 있다. 데이터 송신 장치(100)가 64 비트 단위로 입력되는 EPON MAC 프레임을 처리하는 경우, 데이터 송신 장치(100)는 이더넷 데이터(420)에 37 비트의 비트열을 결합할 수 있다. 비트열은 블록 1의 앞 부분에 결합될 수 있고, 결합되는 위치가 이에 한정되지 않는다.
도 4를 참고하면, 비트열이 결합되어 N=64 비트 단위의 블록을 따라 정렬된 이더넷 데이터(430)가 도시된다. 즉, 이더넷 데이터(430)는 64 비트 단위의 블록 32개로 구분될 수 있다. 도 2를 참고하면, 이더넷 데이터(430)의 블록 1 내지 28은 미리 설정된 비트열 및 이더넷 데이터(420)의 블록 1 내지 27을 포함할 수 있다. 이더넷 데이터(430)의 블록 29 내지 32는 패리티 비트가 기록될 수 있다. 즉, 패리티 비트는 64 비트 단위의 블록을 따라 생성될 수 있다. 결론적으로, 데이터 송신 장치(100)는 이더넷 데이터(430)의 블록 1 내지 28을 이용하여 이더넷 데이터를 223 바이트 단위로 비트 정렬할 수 있다. 223 바이트 단위로 비트 정렬된 이더넷 데이터는 데이터 송신 장치(100)에 의해 1 바이트만큼 패딩(padding)되어 계산될 수 있고, 데이터 수신 장치(110)에 의해 1 바이트만큼 패딩(padding)되어 계산됨으로써, 에러 검사가 수행될 수 있다.
도 4를 참고하면, 37 비트의 비트열이 결합되므로, 이더넷 데이터(430)의 블록 1은 비트열의 37 비트 및 이더넷 데이터(420)의 블록 1의 처음 27 비트를 포함할 수 있다. 따라서, 이더넷 데이터(430)의 블록 2는 이더넷 데이터(420)의 블록 1의 나머지 38 비트 및 블록 2의 처음 26 비트를 포함할 수 있다. 즉, 이더넷 데이터(430)의 블록 a는 이더넷 데이터(420)의 블록 a-1의 일부 비트 및 블록 a의 일부 비트를 포함할 수 있다. 도 2를 참고하면, 이더넷 데이터(430)의 블록 28은 이더넷 데이터(420)의 블록 27의 하위 64 비트를 포함할 수 있다.
데이터 송신 장치(100)는 64 비트 단위를 따라 정렬된 이더넷 데이터(430)를 이용하여 패리티 비트를 생성할 수 있다. 패리티 비트는 이더넷 데이터(430)의 블록 29 내지 블록 32에 기록될 수 있다. 따라서, 패리티 비트는 64 비트 단위를 따라 정렬될 수 있다. 도 4의 동작은 한 개의 레인의 스크램블링된 이더넷 데이터(420)를 정렬하는 동작을 도시한 것으로, 일실시예에 따른 데이터 송신 장치(100)는 복수의 레인들 각각에 대하여 동일한 동작을 수행할 수 있다.
참고적으로 GPON의 경우는 64비트 데이터를 바로 이용하기 때문에 상기와 같은 비트 정열과는 다른 255,223 FEC를 사용하기 위한 제로패딩 삽입부 및 제거부가 포함될 수 있다.
도 5는 본 발명의 일실시예에 따른 EPON 시스템에서의 FEC 복호화 매칭부에서의 단축화 부호 처리 방안과 비트 정렬의 예를 도시한 도면이다.
도 5를 참고하면, 본 발명의 주요 목적인 버스트 데이터를 처리하기 위해서 도 4에서 설명한 바와 같이, 입력된 이더넷 패킷(410)은 순방향 오류정정 기능을 수행하기 위해서 우선 총 27개의 입력 데이터 구간에 맞추기 위해 부족한 개수만큼 클락을 늘려 각 클럭당 66비트의 데이터 블록이 삽입될 수 있다. 이때, 삽입되는 데이터는 모두 '0'값을 갖는 '0'패딩 방식을 이용한다.
도 5는 일실시예에 따른 데이터 수신 장치(110)가 M=66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를, N=64 비트 단위의 블록을 따라 정렬하는 동작을 설명하기 위한 도면이다. 도 5에서 설명하는 동작은 도 1의 FEC 복호화 매핑부(112)에 의해 수행될 수 있다. 도 1의 FEC 복호화 매핑부(112)는 도 5의 동작에 따라 정렬한 이더넷 데이터 및 패리티 비트를 FEC 복호화부(113)로 전달할 수 있다.
도 5를 참고하면, 데이터 수신 장치(110)가 66 비트 단위의 블록을 따라 정렬한 이더넷 데이터 및 패리티 비트를 포함하는 이더넷 데이터(510)가 도시된다. 이더넷 데이터(510)의 블록 1 내지 27은 데이터 송신 장치(100)로부터 수신된 이더넷 데이터를, 블록 28 내지 31은 데이터 송신 장치(100)로부터 수신된 패리티 비트를 포함할 수 있다. 블록 28 내지 31의 패리티 비트는 블록 1 내지 27의 이더넷 데이터의 오류를 정정하기 위해 이용될 수 있다.
데이터 수신 장치(110)는 M 비트 및 N 비트간의 차이에 기초하여, M 비트 단위의 블록을 따라 부호화된 이더넷 데이터(510)의 동기화 헤더의 적어도 한 비트를 제거할 수 있다. 도 5를 참고하면, 데이터 수신 장치(110)는 66 비트 단위의 볼록들 각각의 동기화 헤더 중 어느 한 자리의 비트를 삭제할 수 있다. 도 5를 참고하면, 동기화 헤더 중 어느 한 자리의 비트가 삭제된 이더넷 데이터(520)가 도시된다. 앞서 설명한 바와 같이, 동기화 헤더에 기록되는 값은 '01' 또는 '10' 중 하나이므로, 두 개의 자리 중 어느 하나만을 남겨도 원래의 값을 복원할 수 있기 때문이다. 동기화 헤더는 도 1의 FEC 복호화 디매핑부(114)에 의해 복원될 수 있다.
데이터 수신 장치(110)는 N 비트 단위의 블록을 따라 정렬된 이더넷 데이터(530)를 생성하기 위하여, 동기화 헤더의 적어도 한 비트가 제거된 이더넷 데이터(520)에 미리 설정된 비트열을 결합할 수 있다. 도 5를 참고하면, 데이터 수신 장치(110)는 이더넷 데이터(520)에 37 비트의 비트열을 결합할 수 있다. 도 5의 '&'는 비트 열의 결합을 의미하는 비트 결합(bit concatenation) 연산자이다. 비트열은 블록 1의 앞 부분에 결합될 수 있고, 결합되는 위치가 이에 한정되지 않는다. 데이터 수신 장치(110)는 64 비트 블록 32개, 총 255바이트에 해당하는 비트 정렬을 수행할 수 있다.
도 5를 참고하면, 데이터 수신 장치(110)가 N=64 비트 단위를 따라 정렬한 이더넷 데이터(530)가 도시된다. 이더넷 데이터(530)는 블록 1 내지 블록 28에 이더넷 데이터를, 블록 29 내지 32에 패리티 비트를 포함할 수 있다. 데이터 수신 장치(110)는 이더넷 데이터(530)를 이용하여 수신된 이더넷 데이터에 포함된 오류를 정정할 수 있다.
도 5에서 설명한 동작은 데이터 수신 장치(110)의 FEC 복호화 디매핑부(114)에 의해 반대로 수행될 수 있다. 즉, FEC 복호화 디매핑부(114)는 오류가 정정되고 N 비트 단위의 블록을 따라 정렬된 이더넷 데이터를 M 비트 단위의 블록을 따라 정렬할 수 있다. 도 5를 참고하면, FEC 복호화 디매핑부(114)는 이더넷 데이터(530)와 동일한 구조의 이더넷 데이터를 수신할 수 있다. FEC 복호화 디매핑부(114)는 이더넷 데이터(530)의 동기화 헤더에 적어도 한 비트, 즉, FEC 복호화 매핑부(112)에서 제거된 비트를 결합할 수 있다. 더 나아가서, FEC 복호화 디매핑부(114)는 FEC 복호화 매핑부(112)가 결합한 미리 설정된 비트열을 이더넷 데이터(530)로부터 제거할 수 있다. 따라서, FEC 복호화 디매핑부(114)는 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터를 출력할 수 있다.
도 5의 동작은 한 개의 레인의 이더넷 데이터(510)를 정렬하는 동작을 도시한 것으로, 일실시예에 따른 데이터 수신 장치(110)는 복수의 레인들 각각에 대하여 동일한 동작을 수행할 수 있다.
도 6은 본 발명의 일실시예에 따른 FEC 부호화/복호화 매핑부/디매핑부에서의 EPON/GPON 비트 정렬 방안을 도시한 도면이다.
도 6은 EPON과 GPON의 비트 정렬 방식의 차이를 보여준다. 예를 들어, 도 1에서의 FEC 부호화 매핑부(103)는 스크램블링된 이더넷 데이터를 223 바이트로 비트 정렬할 수 있다. 66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 8비트 단위로 나누고 각 단위별로 전송하는데 EPON의 경우에는 LSB(Least Significant Bit)부터 차례로 직렬 데이터로 변환하여 출력하고(610), GPON의 경우에는 MSB(Most Significant Bit)부터 차례로 직렬 데이터로 변환하여 출력한다(620).
66 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 8비트 단위로 나누고 각 단위별로 전송하는데 EPON의 경우에는 LSB(Least Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력하고, GPON의 경우에는 MSB(Most Significant Bit) 부터 차례로 직렬 데이터로 변환하여 출력한다. 이는 FEC부호화부(104), FEC복호화부(113)의 입력단과 출력단에 적용되어 FEC 주요 핵심부는 공통으로 사용할 수 있다.
도 7은 본 발명의 일실시예에 따른 FEC를 포함한 EPON MAC 전송 프레임의 구성을 도시한 도면이다.
도 7은 도 1의 FEC 부호화 디매핑부(105)가 출력한 이더넷 데이터 및 FEC 복호화 매핑부(112)로 입력되는 이더넷 데이터를 설명하기 위한 예시적인 도면이다. 데이터 송신 장치(100) 및 데이터 수신 장치(110)가 64 비트 단위로 입력되는 EPON MAC 프레임을 처리하는 경우, 도 1의 FEC 부호화 디매핑부(105)가 출력한 이더넷 데이터 및 FEC 복호화 매핑부(112)로 입력되는 이더넷 데이터는 66 비트 단위의 블록을 따라 정렬된 이더넷 데이터일 수 있다.
도 7을 참고하면, 각 레인의 블록 1 내지 27은 이더넷 데이터를 포함하고, 블록 28 내지 31은 이더넷 데이터에 대응하는 패리티 비트를 포함할 수 있다. 일실시예에 따른 데이터 송신 장치(100)는 도 7에 도시된 이더넷 데이터를 대응하는 레인을 통하여 EPON 네트워크로 출력할 수 있다. 블록 1 내지 27의 이더넷 데이터를 송신하기 위하여 블록 28 내지 31의 패리티 비트를 포함 총 31개의 블록이 생성될 수 있다. 데이터 송신 장치(100)는 31개의 클락을 이용하여 생성된 31개의 블록을 송신할 수 있다. 31개의 클락은 전송 대역의 효율성을 위해 결정된 클락일 수 있다.
도 7을 참고하면, 복수의 레인들이 처리되는 순서(410)가 도시된다. 즉, 복수의 레인들은 66 비트 단위의 블록 별로 화살표 방향대로 처리될 수 있다. 보다 구체적으로, 데이터 송신 장치(100)(보다 구체적으로, 도 1의 FEC 부호화 디매핑부(105)) 또는 데이터 수신 장치(110)(보다 구체적으로, 도 1의 FEC 복호화 매핑부(112))는 각 레인의 첫번째 블록을 다 처리한 다음, 각 레인의 두번째 블록을 처리할 수 있다. 따라서, 데이터 송신 장치(100) 및 데이터 수신 장치(110)는 복수의 레인들 각각의 이더넷 데이터 및 패리티 비트를 병렬로 처리할 수 있다.
한편, 본 발명에 따른 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성되어 마그네틱 저장매체, 광학적 판독매체, 디지털 저장매체 등 다양한 기록 매체로도 구현될 수 있다.
본 명세서에 설명된 각종 기술들의 구현들은 디지털 전자 회로조직으로, 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어로, 또는 그들의 조합들로 구현될 수 있다. 구현들은 데이터 처리 장치, 예를 들어 프로그램가능 프로세서, 컴퓨터, 또는 다수의 컴퓨터들의 동작에 의한 처리를 위해, 또는 이 동작을 제어하기 위해, 컴퓨터 프로그램 제품, 즉 정보 캐리어, 예를 들어 기계 판독가능 저장 장치(컴퓨터 판독가능 매체) 또는 전파 신호에서 유형적으로 구체화된 컴퓨터 프로그램으로서 구현될 수 있다. 상술한 컴퓨터 프로그램(들)과 같은 컴퓨터 프로그램은 컴파일된 또는 인터프리트된 언어들을 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 구성요소, 서브루틴, 또는 컴퓨팅 환경에서의 사용에 적절한 다른 유닛으로서 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 사이트에서 하나의 컴퓨터 또는 다수의 컴퓨터들 상에서 처리되도록 또는 다수의 사이트들에 걸쳐 분배되고 통신 네트워크에 의해 상호 연결되도록 전개될 수 있다.
컴퓨터 프로그램의 처리에 적절한 프로세서들은 예로서, 범용 및 특수 목적 마이크로프로세서들 둘 다, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 둘 다로부터 명령어들 및 데이터를 수신할 것이다. 컴퓨터의 요소들은 명령어들을 실행하는 적어도 하나의 프로세서 및 명령어들 및 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 일반적으로, 컴퓨터는 데이터를 저장하는 하나 이상의 대량 저장 장치들, 예를 들어 자기, 자기-광 디스크들, 또는 광 디스크들을 포함할 수 있거나, 이것들로부터 데이터를 수신하거나 이것들에 데이터를 송신하거나 또는 양쪽으로 되도록 결합될 수도 있다. 컴퓨터 프로그램 명령어들 및 데이터를 구체화하는데 적절한 정보 캐리어들은 예로서 반도체 메모리 장치들, 예를 들어, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM(Compact Disk Read Only Memory), DVD(Digital Video Disk)와 같은 광 기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 롬(ROM, Read Only Memory), 램(RAM, Random Access Memory), 플래시 메모리, EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 등을 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로조직에 의해 보충되거나, 이에 포함될 수 있다.
또한, 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용매체일 수 있고, 컴퓨터 저장매체 및 전송매체를 모두 포함할 수 있다.
본 명세서는 다수의 특정한 구현물의 세부사항들을 포함하지만, 이들은 어떠한 발명이나 청구 가능한 것의 범위에 대해서도 제한적인 것으로서 이해되어서는 안되며, 오히려 특정한 발명의 특정한 실시형태에 특유할 수 있는 특징들에 대한 설명으로서 이해되어야 한다. 개별적인 실시형태의 문맥에서 본 명세서에 기술된 특정한 특징들은 단일 실시형태에서 조합하여 구현될 수도 있다. 반대로, 단일 실시형태의 문맥에서 기술한 다양한 특징들 역시 개별적으로 혹은 어떠한 적절한 하위 조합으로도 복수의 실시형태에서 구현 가능하다. 나아가, 특징들이 특정한 조합으로 동작하고 초기에 그와 같이 청구된 바와 같이 묘사될 수 있지만, 청구된 조합으로부터의 하나 이상의 특징들은 일부 경우에 그 조합으로부터 배제될 수 있으며, 그 청구된 조합은 하위 조합이나 하위 조합의 변형물로 변경될 수 있다.
마찬가지로, 특정한 순서로 도면에서 동작들을 묘사하고 있지만, 이는 바람직한 결과를 얻기 위하여 도시된 그 특정한 순서나 순차적인 순서대로 그러한 동작들을 수행하여야 한다거나 모든 도시된 동작들이 수행되어야 하는 것으로 이해되어서는 안 된다. 특정한 경우, 멀티태스킹과 병렬 프로세싱이 유리할 수 있다. 또한, 상술한 실시형태의 다양한 장치 컴포넌트의 분리는 그러한 분리를 모든 실시형태에서 요구하는 것으로 이해되어서는 안되며, 설명한 프로그램 컴포넌트와 장치들은 일반적으로 단일의 소프트웨어 제품으로 함께 통합되거나 다중 소프트웨어 제품에 패키징 될 수 있다는 점을 이해하여야 한다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 데이터 송신 장치
101 : N/M 부호화부
102 : 스크램블러
103 : FEC 부호화 매핑부
104 : FEC 부호화부
105 : FEC 부호화 디매핑부
106 : PON 송신부
110 : 데이터 수신 장치
111 : PON 수신부
112 : FEC 복호화 매핑부
113 : FEC 복호화부
114 : FEC 복호화 디매핑부
115 : 디스크램블러
116 : N/M 복호화부

Claims (1)

  1. 데이터 송신 장치에 있어서,
    N 비트 단위의 블록을 따라 입력된 입력 데이터를 N 비트 보다 큰 M 비트 단위의 블록으로 부호화 하는 N/M 부호화부;
    상기 부호화된 입력 데이터에 포함된 이더넷 데이터를 스크램블링 하는 스크램블러;
    상기 N 비트 단위의 블록을 따라 스크램블링 된 이더넷 데이터를 정렬하는 FEC 부호화 매핑부;
    상기 정렬된 이더넷 데이터에 기초하여 N 비트 단위의 블록을 따라 정렬된 패리티 비트를 생성하는 FEC 부호화부;
    상기 스크램블링 된 이더넷 데이터 및 상기 생성된 패리티 비트를 M 비트 단위의 블록을 따라 정렬하는 FEC 부호화 디매핑부; 및
    상기 M 비트 단위의 블록을 따라 정렬된 이더넷 데이터 및 패리티 비트를 PON 네트워크로 출력하는 PON 송신부
    를 포함하고,
    상기 FEC 부호화 매핑부는,
    순방향 오류 정정 기능을 위하여 상기 이더넷 데이터에 제로 패딩 방식의 데이터를 삽입하는 제로 패딩 삽입부를 포함하고,
    상기 FEC 부호화 디매핑부는,
    상기 제로 패딩 삽입부를 통해 상기 이더넷 데이터에 삽입된 제로 패딩 방식의 데이터를 제거하는 제로 패딩 제거부를 포함하는 데이터 송신 장치.
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